JPH1139882A - 強誘電体メモリ装置 - Google Patents
強誘電体メモリ装置Info
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- JPH1139882A JPH1139882A JP19120797A JP19120797A JPH1139882A JP H1139882 A JPH1139882 A JP H1139882A JP 19120797 A JP19120797 A JP 19120797A JP 19120797 A JP19120797 A JP 19120797A JP H1139882 A JPH1139882 A JP H1139882A
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- G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
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Abstract
(57)【要約】
【課題】 １Ｔ１Ｃ型強誘電体メモリのセンスアンプに
おけるリファレンス電圧発生方法を提供する。 【解決手段】 メモリセルと同一形状の強誘電体容量を
用いたダミーセルＤＭＣ１、ＤＭＣ２は、予め読み出し
時に分極が反転しない分極方向に設定されている。セン
スアンプＳＡ１には読み出し時に意図的にオフセットを
持たせるためにトランジスタＴ１とＴ２が付加されてい
る。読み出し時には、ダミーセル側のトランジスタをＯ
Ｎ、メモリセル側のトランジスタをＯＦＦとする。Ｔ
１、Ｔ２のサイズは、見かけ上リファレンス電位を分極
が非反転の時のビット線読み出し電位よりもわずかに高
くするものを選ぶ。
おけるリファレンス電圧発生方法を提供する。 【解決手段】 メモリセルと同一形状の強誘電体容量を
用いたダミーセルＤＭＣ１、ＤＭＣ２は、予め読み出し
時に分極が反転しない分極方向に設定されている。セン
スアンプＳＡ１には読み出し時に意図的にオフセットを
持たせるためにトランジスタＴ１とＴ２が付加されてい
る。読み出し時には、ダミーセル側のトランジスタをＯ
Ｎ、メモリセル側のトランジスタをＯＦＦとする。Ｔ
１、Ｔ２のサイズは、見かけ上リファレンス電位を分極
が非反転の時のビット線読み出し電位よりもわずかに高
くするものを選ぶ。
Description
【０００１】
【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置に関し、特に強誘電体材料を用いた強誘電体記憶
装置の読み出しに関するものである。
憶装置に関し、特に強誘電体材料を用いた強誘電体記憶
装置の読み出しに関するものである。
【０００２】
【従来の技術】１トランジスタ１キャパシタ型（１Ｔ１
Ｃ型）メモリセルを用いた強誘電体メモリ装置では、メ
モリセルから読み出されたデータの０／１を判定するた
めにリファレンス電圧を発生する必要がある。その一つ
として、ダミーセルを用いる技術がある。このようなダ
ミーセル構成の一つの方式として、例えば特開平７−１
９２４７６号、特開平７−９３９７８号に開示されたも
のが挙げられる。すなわち、２つの強誘電体キャパシタ
にそれぞれデータ“１”と“０”を書き込んだダミーセ
ルを用意し、両ダミーセルからデータを読み出し、それ
を平均することによりリファレンス電位を発生させる方
式である。前記特開平７−９３９７８に開示された方式
について図６を用いて説明する。図において、ダミーセ
ルＤＭＣａ１、ＤＭＣａ２にはデータ“１”、“０”が
書き込まれている。ダミーセルＤＭＣａ１、ＤＭＣａ２
は、ビット線ＢＬａ１、ＢＬａ２をプリチャージ後、ワ
ード線ＤＷＬａ１、ＤＷＬａ２により選択され、ビット
線ＢＬａ１、ＢＬａ２にそれぞれ“１”および“０”に
相当する信号電位を発生させる。次いで、ビット線短絡
信号によりトランジスタＴＳＷ１をオンすることでビッ
ト線上に“１”と“０”の中間に相当する電圧を発生さ
せることができる。ここで、ＴＳＷ１をオフし、ビット
線ＢＬａ１を再プリチャージ後、メモリセルＭＣａ１か
ら読み出しを行えば、ビット線ＢＬａ１はメモリセルＭ
Ｃａ１から読み出した“１”もしくは“０”に相当する
電位となり、ビット線ＢＬａ２は“１”と“０”の中間
に相当する電位となるため、１トランジスタ１キャパシ
タ型の強誘電体メモリ装置を構成することが可能とな
る。さらに、特開平７−１９２４７６では、ダミーセル
で生成した参照電位を電位記憶部で記憶し、以後の参照
電位生成はダミーセルで行わない構成としている。これ
により、ダミーセルの膜疲労による劣化を抑えることが
可能となる。
Ｃ型）メモリセルを用いた強誘電体メモリ装置では、メ
モリセルから読み出されたデータの０／１を判定するた
めにリファレンス電圧を発生する必要がある。その一つ
として、ダミーセルを用いる技術がある。このようなダ
ミーセル構成の一つの方式として、例えば特開平７−１
９２４７６号、特開平７−９３９７８号に開示されたも
のが挙げられる。すなわち、２つの強誘電体キャパシタ
にそれぞれデータ“１”と“０”を書き込んだダミーセ
ルを用意し、両ダミーセルからデータを読み出し、それ
を平均することによりリファレンス電位を発生させる方
式である。前記特開平７−９３９７８に開示された方式
について図６を用いて説明する。図において、ダミーセ
ルＤＭＣａ１、ＤＭＣａ２にはデータ“１”、“０”が
書き込まれている。ダミーセルＤＭＣａ１、ＤＭＣａ２
は、ビット線ＢＬａ１、ＢＬａ２をプリチャージ後、ワ
ード線ＤＷＬａ１、ＤＷＬａ２により選択され、ビット
線ＢＬａ１、ＢＬａ２にそれぞれ“１”および“０”に
相当する信号電位を発生させる。次いで、ビット線短絡
信号によりトランジスタＴＳＷ１をオンすることでビッ
ト線上に“１”と“０”の中間に相当する電圧を発生さ
せることができる。ここで、ＴＳＷ１をオフし、ビット
線ＢＬａ１を再プリチャージ後、メモリセルＭＣａ１か
ら読み出しを行えば、ビット線ＢＬａ１はメモリセルＭ
Ｃａ１から読み出した“１”もしくは“０”に相当する
電位となり、ビット線ＢＬａ２は“１”と“０”の中間
に相当する電位となるため、１トランジスタ１キャパシ
タ型の強誘電体メモリ装置を構成することが可能とな
る。さらに、特開平７−１９２４７６では、ダミーセル
で生成した参照電位を電位記憶部で記憶し、以後の参照
電位生成はダミーセルで行わない構成としている。これ
により、ダミーセルの膜疲労による劣化を抑えることが
可能となる。
【０００３】また、ダミーセル構成の別の方法として
は、例えば、特開平２−３０１０９３、あるいは米国特
許第４８７３６６４号に開示されたものが挙げられる。
すなわち、ダミーセルの強誘電体キャパシタのサイズを
メモリセルのそれと異ならしめ、これを用いてリファレ
ンス電位を発生させる方式である。特開平２−３０１０
９３に開示された方式について図７を用いて説明する。
図において、メモリセルＭＣａ１はワード線ＷＬａ１に
より選択され、プレート線ＰＬａ１が駆動されることに
よりビット線ＢＬａ１に信号電位を発生させる。また、
ダミーセルＤＭＣａ１はワード線ＤＷＬａ１によって選
択され、プレート線ＤＰＬａ１が駆動されることにより
ビット線ＢＬａ２にリファレンス電位を発生させる。こ
こで、ダミーセルのキャパシタサイズをメモリセルのそ
れよりも小さくし、且つリファレンス電位を発生させる
ときは常に分極反転がおこるようにその分極方向を設定
しておく。
は、例えば、特開平２−３０１０９３、あるいは米国特
許第４８７３６６４号に開示されたものが挙げられる。
すなわち、ダミーセルの強誘電体キャパシタのサイズを
メモリセルのそれと異ならしめ、これを用いてリファレ
ンス電位を発生させる方式である。特開平２−３０１０
９３に開示された方式について図７を用いて説明する。
図において、メモリセルＭＣａ１はワード線ＷＬａ１に
より選択され、プレート線ＰＬａ１が駆動されることに
よりビット線ＢＬａ１に信号電位を発生させる。また、
ダミーセルＤＭＣａ１はワード線ＤＷＬａ１によって選
択され、プレート線ＤＰＬａ１が駆動されることにより
ビット線ＢＬａ２にリファレンス電位を発生させる。こ
こで、ダミーセルのキャパシタサイズをメモリセルのそ
れよりも小さくし、且つリファレンス電位を発生させる
ときは常に分極反転がおこるようにその分極方向を設定
しておく。
【０００４】また、ＣＦａ１は、その分極非反転時の容
量がＤＣＦａ１の分極反転時の容量よりも小さいものを
用いる。その結果、ＤＣＦａ１の容量はＣＦａ１の分極
反転時の容量よりも小さく、分極非反転時の容量よりも
大きくなる。従って、ＢＬａ２にデータ“１”と“０”
の中間に相当する信号電位を発生させることができる。
前記の手法ではＤＣＦａ１の大きさをＣＦａ１のそれよ
り小さいとしたが、米国特許第４８７３６６４号に開示
されているように、ＤＣＦａ１の大きさをＣＦａ１のそ
れよりも大きくし、且つリファレンス電位を発生させる
ときには常に分極が反転しないように分極の方向を設定
することにより、同様の効果を得ることが可能である。
さらに、ダミーセル構成の別の方法として、特開平５−
１１４７４１に開示されたものが挙げられる。すなわ
ち、ダミーセルキャパシタを通常の常誘電体膜を用いた
キャパシタとし、ダミーセルキャパシタの蓄積電荷を利
用して、プリチャージ電位がデータ“１”と“０”の中
間に相当する電位になるように、読み出された信号電位
を昇圧するものである。
量がＤＣＦａ１の分極反転時の容量よりも小さいものを
用いる。その結果、ＤＣＦａ１の容量はＣＦａ１の分極
反転時の容量よりも小さく、分極非反転時の容量よりも
大きくなる。従って、ＢＬａ２にデータ“１”と“０”
の中間に相当する信号電位を発生させることができる。
前記の手法ではＤＣＦａ１の大きさをＣＦａ１のそれよ
り小さいとしたが、米国特許第４８７３６６４号に開示
されているように、ＤＣＦａ１の大きさをＣＦａ１のそ
れよりも大きくし、且つリファレンス電位を発生させる
ときには常に分極が反転しないように分極の方向を設定
することにより、同様の効果を得ることが可能である。
さらに、ダミーセル構成の別の方法として、特開平５−
１１４７４１に開示されたものが挙げられる。すなわ
ち、ダミーセルキャパシタを通常の常誘電体膜を用いた
キャパシタとし、ダミーセルキャパシタの蓄積電荷を利
用して、プリチャージ電位がデータ“１”と“０”の中
間に相当する電位になるように、読み出された信号電位
を昇圧するものである。
【０００５】この方式について、図８を用いて説明す
る。図において、メモリセルキャパシタＣＦａ１の両端
にはＶＣＣ／２が外部から供給されている。また、メモ
リセルＭＣａ１は、ワード線ＷＬａ１によって選択さ
れ、ビット線ＢＬａ１に信号電位を発生させる。また、
ダミーセルキャパシタＤＣａ１はダミーセルワード線Ｄ
ＷＬａ１によって選択され、ビット線ＢＬａ１の電位を
昇圧する。読み出し時には、まず、ビット線ＢＬａ１、
ＢＬａ２をＶＣＣにプリチャージしてから、ワード線Ｗ
Ｌａ１を選択してデータをビット線上に読み出し、次に
ダミーセルワード線ＤＷＬａ１を選択してビット線電位
を昇圧する。このときダミーセルの容量値は、昇圧した
ときのビット線電位が、データ“１”のときはプリチャ
ージ電位よりも高く、かつデータ“０”のときはプリチ
ャージ電位より低くなるようなものを用いる。その結
果、ＢＬａ２のプリチャージ電位をリファレンス電位と
して、センスアンプＳＡによってデータの検出が可能と
なる。
る。図において、メモリセルキャパシタＣＦａ１の両端
にはＶＣＣ／２が外部から供給されている。また、メモ
リセルＭＣａ１は、ワード線ＷＬａ１によって選択さ
れ、ビット線ＢＬａ１に信号電位を発生させる。また、
ダミーセルキャパシタＤＣａ１はダミーセルワード線Ｄ
ＷＬａ１によって選択され、ビット線ＢＬａ１の電位を
昇圧する。読み出し時には、まず、ビット線ＢＬａ１、
ＢＬａ２をＶＣＣにプリチャージしてから、ワード線Ｗ
Ｌａ１を選択してデータをビット線上に読み出し、次に
ダミーセルワード線ＤＷＬａ１を選択してビット線電位
を昇圧する。このときダミーセルの容量値は、昇圧した
ときのビット線電位が、データ“１”のときはプリチャ
ージ電位よりも高く、かつデータ“０”のときはプリチ
ャージ電位より低くなるようなものを用いる。その結
果、ＢＬａ２のプリチャージ電位をリファレンス電位と
して、センスアンプＳＡによってデータの検出が可能と
なる。
【０００６】
【発明が解決しようとする課題】図４に示す強誘電体ヒ
ステリシス特性において、分極が反転した場合と非反転
の場合とでは、膜特性の疲労により、読み出し動作回数
に対して図５に示すような分極電荷量の変化が起こる。
すなわち、分極反転時は読み出し動作回数の増加にした
がって分極電荷量が減少し、分極非反転時は、読み出し
動作回数にあまり依存せず分極電荷量は一定となる。従
って、第一のダミーセル、すなわち図６に示したよう
な、それぞれデータ“１”と“０”を書き込んだ２つの
ダミーセルからデータを読み出し、それを平均すること
によりリファレンス電位を発生させる方式に関しては、
メモリセルとダミーセルのアクセス頻度の違いにより、
多数回使用するうちに正確なリファレンス電圧が発生で
きなくなるという問題があった。この問題は特開平７−
１９２４７６においても同じである。
ステリシス特性において、分極が反転した場合と非反転
の場合とでは、膜特性の疲労により、読み出し動作回数
に対して図５に示すような分極電荷量の変化が起こる。
すなわち、分極反転時は読み出し動作回数の増加にした
がって分極電荷量が減少し、分極非反転時は、読み出し
動作回数にあまり依存せず分極電荷量は一定となる。従
って、第一のダミーセル、すなわち図６に示したよう
な、それぞれデータ“１”と“０”を書き込んだ２つの
ダミーセルからデータを読み出し、それを平均すること
によりリファレンス電位を発生させる方式に関しては、
メモリセルとダミーセルのアクセス頻度の違いにより、
多数回使用するうちに正確なリファレンス電圧が発生で
きなくなるという問題があった。この問題は特開平７−
１９２４７６においても同じである。
【０００７】また、第二のダミーセル、すなわち、図７
に示したような、ダミーセルキャパシタのサイズをメモ
リセルキャパシタのそれと異ならしめ、これを用いてリ
ファレンス電位を発生させる方式に関しては、メモリセ
ルキャパシタの容量値を予め見積もった上で、ダミーセ
ルキャパシタの分極反転時と、分極非反転時の容量値を
見積もってキャパシタサイズを決めなければならないた
め、ダミーセルキャパシタサイズの設計が難しいという
問題があった。これは、第三のダミーセル、すなわち、
図８に示したようなダミーセルキャパシタに通常の常誘
電体膜を用いた場合においても同様である。本発明はこ
のような点に鑑みてなされたものであり、その目的とす
るところは、強誘電体を用いた半導体記憶装置におい
て、１トランジスタ１キャパシタ型メモリセルで必要と
されるリファレンス電圧の発生方法に関する前記の問題
を解決し、信頼性の高い読み出し回路を具備した強誘電
体メモリ装置を提供することである。
に示したような、ダミーセルキャパシタのサイズをメモ
リセルキャパシタのそれと異ならしめ、これを用いてリ
ファレンス電位を発生させる方式に関しては、メモリセ
ルキャパシタの容量値を予め見積もった上で、ダミーセ
ルキャパシタの分極反転時と、分極非反転時の容量値を
見積もってキャパシタサイズを決めなければならないた
め、ダミーセルキャパシタサイズの設計が難しいという
問題があった。これは、第三のダミーセル、すなわち、
図８に示したようなダミーセルキャパシタに通常の常誘
電体膜を用いた場合においても同様である。本発明はこ
のような点に鑑みてなされたものであり、その目的とす
るところは、強誘電体を用いた半導体記憶装置におい
て、１トランジスタ１キャパシタ型メモリセルで必要と
されるリファレンス電圧の発生方法に関する前記の問題
を解決し、信頼性の高い読み出し回路を具備した強誘電
体メモリ装置を提供することである。
【０００８】
【課題を解決するための手段】前記目的を達成するた
め、本発明の不揮発性半導体記憶装置は、強誘電体膜を
用いたキャパシタ１個とＭＯＳトランジスタ１個とで構
成されるモメリセルが複数接続されたビット線と、前記
ビット線２本と接続されたセンスアンプの組み合わせを
複数有し、前記強誘電体膜の分極方向を２情報に対応さ
せて記憶する強誘電体メモリ装置において、前記ビット
線それぞれに前記メモリセルと構成およびキャパシタサ
イズが同じダミーセルを１個ずつ接続し、前記センスア
ンプは読み出し時に意図的にアンバランスを持たせてオ
フセットを発生させる手段を有し、前記ダミーセルの分
極非反転読み出し信号電位とセンスアンプのオフセット
を用いて発生させる電位を基準にしてメモリセルデータ
を読み出すことを特徴とする強誘電体不揮発メモリを提
供する。
め、本発明の不揮発性半導体記憶装置は、強誘電体膜を
用いたキャパシタ１個とＭＯＳトランジスタ１個とで構
成されるモメリセルが複数接続されたビット線と、前記
ビット線２本と接続されたセンスアンプの組み合わせを
複数有し、前記強誘電体膜の分極方向を２情報に対応さ
せて記憶する強誘電体メモリ装置において、前記ビット
線それぞれに前記メモリセルと構成およびキャパシタサ
イズが同じダミーセルを１個ずつ接続し、前記センスア
ンプは読み出し時に意図的にアンバランスを持たせてオ
フセットを発生させる手段を有し、前記ダミーセルの分
極非反転読み出し信号電位とセンスアンプのオフセット
を用いて発生させる電位を基準にしてメモリセルデータ
を読み出すことを特徴とする強誘電体不揮発メモリを提
供する。
【０００９】また、前記センスアンプにオフセットを持
たせる手段として、前記センスアンプに接続される第１
のビット線側と第２のビット線側にそれぞれ１個ずつＭ
ＯＳトランジスタを付加し、読み出し時に前記ＭＯＳト
ランジスタのどちらか一方をＯＮさせることを特徴とす
る強誘電体不揮発メモリを提供する。更に、前記センス
アンプにオフセットを持たせるために前記ＭＯＳトラン
ジスタが、ＰＭＯＳトランジスタあるいは、ＮＭＯＳト
ランジスタである強誘電体不揮発メモリを提供する。こ
のように本発明では、強誘電体の分極が、非反転の場合
の分極電荷量を参照して読み出しリファレンス電位を発
生する。図５に示すように強誘電体の分極が非反転の場
合では、分極電荷量は読み出し動作回数に対する依存性
が非常に小さい。従って、メモリセルとダミーセルのア
クセス頻度の違いによるリファレンス電位の不正確性と
いう問題は除去できる。また、ダミーセルのキャパシタ
サイズをメモリセルと同一とすることにより、キャパシ
タサイズの設計が容易となる。
たせる手段として、前記センスアンプに接続される第１
のビット線側と第２のビット線側にそれぞれ１個ずつＭ
ＯＳトランジスタを付加し、読み出し時に前記ＭＯＳト
ランジスタのどちらか一方をＯＮさせることを特徴とす
る強誘電体不揮発メモリを提供する。更に、前記センス
アンプにオフセットを持たせるために前記ＭＯＳトラン
ジスタが、ＰＭＯＳトランジスタあるいは、ＮＭＯＳト
ランジスタである強誘電体不揮発メモリを提供する。こ
のように本発明では、強誘電体の分極が、非反転の場合
の分極電荷量を参照して読み出しリファレンス電位を発
生する。図５に示すように強誘電体の分極が非反転の場
合では、分極電荷量は読み出し動作回数に対する依存性
が非常に小さい。従って、メモリセルとダミーセルのア
クセス頻度の違いによるリファレンス電位の不正確性と
いう問題は除去できる。また、ダミーセルのキャパシタ
サイズをメモリセルと同一とすることにより、キャパシ
タサイズの設計が容易となる。
【００１０】
【発明の実施の形態】以下に本発明の実施の形態を説明
する。図１は、本発明の第１の実施の形態を示すもの
で、本発明の不揮発性半導体記憶装置の基本的な回路構
成を示したものである。隣接する２本のビット線ＢＬ
１、ＢＬ２の一端末には両ビット線の電位差を増幅して
データを検出するセンスアンプＳＡ１が接続されてい
る。センスアンプＳＡ１は、意図的にアンバランスさせ
てオフセットを持たせるために、ＰＭＯＳトランジスタ
Ｔ１およびＴ２を従来のラッチ型センスアンプのＰＭＯ
Ｓトランジスタと並列に付加される。ここで、Ｔ１とＴ
２のチャネル幅Ｗは、センスアンプにわずかなオフセッ
トを加えて、図５に示すように、見かけ上リファレンス
電位を分極が非反転のときのビット線読み出し電位より
もわずかに高くするものを選ぶ。
する。図１は、本発明の第１の実施の形態を示すもの
で、本発明の不揮発性半導体記憶装置の基本的な回路構
成を示したものである。隣接する２本のビット線ＢＬ
１、ＢＬ２の一端末には両ビット線の電位差を増幅して
データを検出するセンスアンプＳＡ１が接続されてい
る。センスアンプＳＡ１は、意図的にアンバランスさせ
てオフセットを持たせるために、ＰＭＯＳトランジスタ
Ｔ１およびＴ２を従来のラッチ型センスアンプのＰＭＯ
Ｓトランジスタと並列に付加される。ここで、Ｔ１とＴ
２のチャネル幅Ｗは、センスアンプにわずかなオフセッ
トを加えて、図５に示すように、見かけ上リファレンス
電位を分極が非反転のときのビット線読み出し電位より
もわずかに高くするものを選ぶ。
【００１１】また、メモリセルＭＣ１は、強誘電体キャ
パシタＣＦ１とセルトランジスタＴＣ１とからなる。強
誘電体キャパシタの一方の端子はプレート線ＰＬ１と接
続され、もう一方の端子はセルトランジスタＴＣ１のソ
ース・ドレイン端子の一方と接続される。また、セルト
ランジスタのもう一方のソース・ドレイン端子はビット
線ＢＬ１と接続され、ゲート端子はワード線ＷＬ１と接
続される。この他のメモリセルＭＣ２やダミーセルＤＭ
Ｃ１、ＤＭＣ２も同様の回路構成であり、構造及び素子
サイズも同等である。次に、図１の回路の読み出し動作
を説明する。ここでダミーセルキャパシタＤＣＦ１およ
びＤＣＦ２は、予め読み出し時に分極が反転しない分極
方向に設定しておく。まず、ビット線ＢＬ１、ＢＬ２を
ＧＮＤ電位にプリチャージする。次に、ワード線ＷＬ１
を“Ｈ”レベルにしてメモリセルＭＣ１を選択しプレー
ト線ＰＬ１を“Ｈ”にすることによりビット線ＢＬ１に
データを読み出す。また、リファレンス電圧を発生させ
るためにワード線ＤＷＬ２を“Ｈ”にしてダミーセルＤ
ＭＣ２を選択し、プレート線ＤＰＬ２を“Ｈ”にするこ
とにより、ＢＬ２に分極非反転時の電荷が読み出され
る。ここで、センスアンプＳＡ１をアンバランスさせる
ＰＭＯＳトランジスタＴ１をＯＦＦ、Ｔ２をＯＮにして
からセンスアンプを活性化させる。
パシタＣＦ１とセルトランジスタＴＣ１とからなる。強
誘電体キャパシタの一方の端子はプレート線ＰＬ１と接
続され、もう一方の端子はセルトランジスタＴＣ１のソ
ース・ドレイン端子の一方と接続される。また、セルト
ランジスタのもう一方のソース・ドレイン端子はビット
線ＢＬ１と接続され、ゲート端子はワード線ＷＬ１と接
続される。この他のメモリセルＭＣ２やダミーセルＤＭ
Ｃ１、ＤＭＣ２も同様の回路構成であり、構造及び素子
サイズも同等である。次に、図１の回路の読み出し動作
を説明する。ここでダミーセルキャパシタＤＣＦ１およ
びＤＣＦ２は、予め読み出し時に分極が反転しない分極
方向に設定しておく。まず、ビット線ＢＬ１、ＢＬ２を
ＧＮＤ電位にプリチャージする。次に、ワード線ＷＬ１
を“Ｈ”レベルにしてメモリセルＭＣ１を選択しプレー
ト線ＰＬ１を“Ｈ”にすることによりビット線ＢＬ１に
データを読み出す。また、リファレンス電圧を発生させ
るためにワード線ＤＷＬ２を“Ｈ”にしてダミーセルＤ
ＭＣ２を選択し、プレート線ＤＰＬ２を“Ｈ”にするこ
とにより、ＢＬ２に分極非反転時の電荷が読み出され
る。ここで、センスアンプＳＡ１をアンバランスさせる
ＰＭＯＳトランジスタＴ１をＯＦＦ、Ｔ２をＯＮにして
からセンスアンプを活性化させる。
【００１２】これによりＢＬ２の電位は見かけ上、図５
に示すように強誘電体が非反転の場合の読み出し電位よ
りも高く、反転した場合の読み出し電位よりも低いもの
となる。したがって、ビット線ＢＬ１、ＢＬ２の電位
は、メモリセルが反転した場合は、図３（ａ）に示すよ
うにメモリセル側のビット線電位が高電位、ダミーセル
側が低電位になり、メモリセルが非反転の場合は、図３
（ｂ）に示すようにメモリセル側が低電位、ダミーセル
側が高電位になるため、正しい読み出し動作が実現でき
る。また、ダミーセルは読み出し時に分極が反転しない
ため、反転した場合に生じる疲労の問題、すなわちメモ
リセルとのアクセス頻度の違いによるリファレンス電位
の不正確性という問題は発生しない。図２は、本発明に
よる第２の実施形態を示した図である。メモリセルおよ
びダミーセルの構成は第１の実施例と同様である。セン
スアンプＳＡ２はビット線ＢＬ１とＢＬ２の一端末に設
けられており、オフセットを加えるためのＮＭＯＳトラ
ンジスタＴ３およびＴ４が、従来のラッチ型センスアン
プのＮＭＯＳトランジスタに並列に付加されている。
に示すように強誘電体が非反転の場合の読み出し電位よ
りも高く、反転した場合の読み出し電位よりも低いもの
となる。したがって、ビット線ＢＬ１、ＢＬ２の電位
は、メモリセルが反転した場合は、図３（ａ）に示すよ
うにメモリセル側のビット線電位が高電位、ダミーセル
側が低電位になり、メモリセルが非反転の場合は、図３
（ｂ）に示すようにメモリセル側が低電位、ダミーセル
側が高電位になるため、正しい読み出し動作が実現でき
る。また、ダミーセルは読み出し時に分極が反転しない
ため、反転した場合に生じる疲労の問題、すなわちメモ
リセルとのアクセス頻度の違いによるリファレンス電位
の不正確性という問題は発生しない。図２は、本発明に
よる第２の実施形態を示した図である。メモリセルおよ
びダミーセルの構成は第１の実施例と同様である。セン
スアンプＳＡ２はビット線ＢＬ１とＢＬ２の一端末に設
けられており、オフセットを加えるためのＮＭＯＳトラ
ンジスタＴ３およびＴ４が、従来のラッチ型センスアン
プのＮＭＯＳトランジスタに並列に付加されている。
【００１３】図２の回路の読み出し動作について説明す
る。第１の実施の形態と同様、ダミーセルＤＭＣ１およ
びＤＭＣ２は、予め読み出し時に分極が反転しない分極
方向に設定しておく。まず、ビット線ＢＬ１、ＢＬ２を
ＧＮＤプリチャージする。次に、ワード線ＷＬ１を
“Ｈ”レベルにしてメモリセルＭＣ１を選択しプレート
線ＰＬ１を“Ｈ”にすることによりビット線ＢＬ１にデ
ータを読み出す。リファレンス電位はワード線ＤＷＬ２
を“Ｈ”にしてプレート線ＤＰＬ２を“Ｈ”にすること
により、ＢＬ２に分極非反転時の電荷が読み出される。
ここで、センスアンプをアンバランスさせるＮＭＯＳト
ランジスタＴ３をＯＮ、Ｔ４をＯＦＦにしてからセンス
アンプを活性化させる。これにより、ＢＬ２上のビット
線電位が見かけ上、メモリセルの非反転読み出し電位よ
りも高く、反転読み出し時よりも低いものとなるため、
正しい読み出し動作が実現できる。また、ダミーセルは
読み出し時に分極が反転しないため、図１に示した実施
例と同様、メモリセルとのアクセス頻度の違いによるリ
ファレンス電位の不正確性という問題は発生しない。
る。第１の実施の形態と同様、ダミーセルＤＭＣ１およ
びＤＭＣ２は、予め読み出し時に分極が反転しない分極
方向に設定しておく。まず、ビット線ＢＬ１、ＢＬ２を
ＧＮＤプリチャージする。次に、ワード線ＷＬ１を
“Ｈ”レベルにしてメモリセルＭＣ１を選択しプレート
線ＰＬ１を“Ｈ”にすることによりビット線ＢＬ１にデ
ータを読み出す。リファレンス電位はワード線ＤＷＬ２
を“Ｈ”にしてプレート線ＤＰＬ２を“Ｈ”にすること
により、ＢＬ２に分極非反転時の電荷が読み出される。
ここで、センスアンプをアンバランスさせるＮＭＯＳト
ランジスタＴ３をＯＮ、Ｔ４をＯＦＦにしてからセンス
アンプを活性化させる。これにより、ＢＬ２上のビット
線電位が見かけ上、メモリセルの非反転読み出し電位よ
りも高く、反転読み出し時よりも低いものとなるため、
正しい読み出し動作が実現できる。また、ダミーセルは
読み出し時に分極が反転しないため、図１に示した実施
例と同様、メモリセルとのアクセス頻度の違いによるリ
ファレンス電位の不正確性という問題は発生しない。
【００１４】
【発明の効果】以上のように、本発明によれば、ダミー
セルは読み出し時に分極の反転が起こらないため、ダミ
ーセルキャパシタの膜疲労による劣化を抑制でき、メモ
リセルとのアクセス頻度の違いによるリファレンス電位
の不正確性という問題を除去することができる。また、
ダミーセルキャパシタサイズはメモリセルと同一とする
ことができるため、キャパシタサイズの設計が容易とな
る。
セルは読み出し時に分極の反転が起こらないため、ダミ
ーセルキャパシタの膜疲労による劣化を抑制でき、メモ
リセルとのアクセス頻度の違いによるリファレンス電位
の不正確性という問題を除去することができる。また、
ダミーセルキャパシタサイズはメモリセルと同一とする
ことができるため、キャパシタサイズの設計が容易とな
る。
【図１】本発明の強誘電体メモリ装置の第１の実施の形
態を示す回路図。
態を示す回路図。
【図２】本発明の強誘電体メモリ装置の第２の実施の形
態を示す回路図。
態を示す回路図。
【図３】（ａ）本発明の強誘電体メモリ装置におけるデ
ータ読み出し時のビット線電位の変化を示す図。 （ｂ）本発明の強誘電体メモリ装置におけるデータ読み
出し時のビット線電位の変化を示す図。
ータ読み出し時のビット線電位の変化を示す図。 （ｂ）本発明の強誘電体メモリ装置におけるデータ読み
出し時のビット線電位の変化を示す図。
【図４】強誘電体のヒステリシス特性を示す図。
【図５】読み出し動作回数に対する強誘電体の分極電荷
量の変化を示す図。
量の変化を示す図。
【図６】従来のリファレンス電位発生手法を説明するた
めの回路図。
めの回路図。
【図７】従来のリファレンス電位発生手法を説明するた
めの回路図。
めの回路図。
【図８】従来のリファレンス電位発生手法を説明するた
めの回路図。
めの回路図。
ＳＡ１、ＳＡ２ センスアンプ Ｔ１、Ｔ２ オフセットを持たせるためのＰＭＯＳト
ランジスタ Ｔ３、Ｔ４ オフセットを持たせるためのＮＭＯＳト
ランジスタ ＷＬ１、ＷＬ２ ワード線 ＤＷＬ１、ＤＷＬ２ ダミーワード線 ＰＬ１、ＰＬ２ プレート線 ＤＰＬ１、ＤＰＬ２ ダミープレート線 ＢＬ１、ＢＬ２ ビット線 ＭＣ１、ＭＣ２ メモリセル ＤＭＣ１、ＤＭＣ２ ダミーセル ＣＦ１、ＣＦ２、ＤＣＦ１、ＤＣＦ２ 強誘電体キャ
パシタ ＴＣ１、ＴＣ２、ＤＴＣ１、ＤＴＣ２ セルトランジ
スタ
ランジスタ Ｔ３、Ｔ４ オフセットを持たせるためのＮＭＯＳト
ランジスタ ＷＬ１、ＷＬ２ ワード線 ＤＷＬ１、ＤＷＬ２ ダミーワード線 ＰＬ１、ＰＬ２ プレート線 ＤＰＬ１、ＤＰＬ２ ダミープレート線 ＢＬ１、ＢＬ２ ビット線 ＭＣ１、ＭＣ２ メモリセル ＤＭＣ１、ＤＭＣ２ ダミーセル ＣＦ１、ＣＦ２、ＤＣＦ１、ＤＣＦ２ 強誘電体キャ
パシタ ＴＣ１、ＴＣ２、ＤＴＣ１、ＤＴＣ２ セルトランジ
スタ
Claims (4)
- 【請求項１】 強誘電体膜を用いたキャパシタ１個とＭ
ＯＳトランジスタ１個とで構成されるモメリセルが複数
接続されたビット線と、前記ビット線２本と接続された
センスアンプの組み合わせを複数有し、前記強誘電体膜
の分極方向を２情報に対応させて記憶する強誘電体メモ
リ装置において、前記ビット線それぞれに前記メモリセ
ルと構成およびキャパシタサイズが同じダミーセルを１
個ずつ接続し、前記センスアンプは読み出し時に意図的
にアンバランスを持たせてオフセットを発生させる手段
を有し、前記ダミーセルの分極非反転読み出し信号電位
とセンスアンプのオフセットを用いて発生させる電位を
基準にしてメモリセルデータを読み出すことを特徴とす
る強誘電体メモリ装置。 - 【請求項２】 センスアンプにオフセットを持たせる手
段として、前記センスアンプに接続される第１のビット
線側と第２のビット線側にそれぞれ１個ずつＭＯＳトラ
ンジスタを付加し、読み出し時に前記ＭＯＳトランジス
タのどちらか一方をＯＮさせる請求項１に記載の強誘電
体メモリ装置。 - 【請求項３】 センスアンプにオフセットを持たせるた
めの前記ＭＯＳトランジスタが、ＰＭＯＳトランジスタ
である請求項２に記載の強誘電体メモリ装置。 - 【請求項４】 センスアンプにオフセットを持たせるた
めの前記ＭＯＳトランジスタが、ＮＭＯＳトランジスタ
である請求項２に記載の強誘電体メモリ装置。
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| TW087111633A TW388876B (en) | 1997-07-16 | 1998-07-16 | Ferroelectric memory device |
| EP98113296A EP0892408B1 (en) | 1997-07-16 | 1998-07-16 | Ferroelectric memory device |
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Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100296917B1 (ko) * | 1999-06-28 | 2001-07-12 | 박종섭 | 강유전체 메모리 소자의 기준 전압 발생 장치 |
| US6288950B1 (en) | 1999-09-14 | 2001-09-11 | Nec Corporation | Semiconductor memory device capable of generating offset voltage independent of bit line voltage |
| KR100333702B1 (ko) * | 1999-06-28 | 2002-04-24 | 박종섭 | 강유전체 메모리 장치 |
| KR100460767B1 (ko) * | 2001-12-20 | 2004-12-09 | 주식회사 하이닉스반도체 | 강유전체 메모리 소자의 기준전압 발생장치 |
| US7215567B2 (en) | 2004-09-16 | 2007-05-08 | Seiko Epson Corporation | Ferroelectric memory device |
| US7504682B2 (en) | 2006-01-25 | 2009-03-17 | Seiko Epson Corporation | Polarization transfer device and control method therefor |
| JP2019522862A (ja) * | 2016-05-24 | 2019-08-15 | シリコン ストーリッジ テクノロージー インコーポレイテッドＳｉｌｉｃｏｎ Ｓｔｏｒａｇｅ Ｔｅｃｈｎｏｌｏｇｙ， Ｉｎｃ． | フラッシュメモリ装置のための非対称感知増幅器及び関連する方法 |
| US11837270B2 (en) | 2019-03-22 | 2023-12-05 | Sony Semiconductor Solutions Corporation | Ferroelectric memory and memory element thereof |
Families Citing this family (29)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11273360A (ja) * | 1998-03-17 | 1999-10-08 | Toshiba Corp | 強誘電体記憶装置 |
| JPH11273362A (ja) * | 1998-03-18 | 1999-10-08 | Sharp Corp | 不揮発性半導体記憶装置 |
| KR100363102B1 (ko) * | 1998-07-15 | 2003-02-19 | 주식회사 하이닉스반도체 | 강유전체 메모리 |
| JP4490514B2 (ja) * | 1998-10-08 | 2010-06-30 | 株式会社東芝 | 強誘電体メモリ |
| JP3703655B2 (ja) * | 1999-08-11 | 2005-10-05 | 株式会社東芝 | タイミング信号発生回路 |
| KR100348577B1 (ko) | 1999-09-30 | 2002-08-13 | 동부전자 주식회사 | 강유전체 메모리 |
| KR100348576B1 (ko) | 1999-09-30 | 2002-08-13 | 동부전자 주식회사 | 강유전체 메모리 |
| US6573772B1 (en) * | 2000-06-30 | 2003-06-03 | Intel Corporation | Method and apparatus for locking self-timed pulsed clock |
| JP2002197854A (ja) | 2000-12-22 | 2002-07-12 | Matsushita Electric Ind Co Ltd | 強誘電体メモリ装置 |
| JP4329919B2 (ja) | 2001-03-13 | 2009-09-09 | Ｏｋｉセミコンダクタ株式会社 | 半導体メモリおよび半導体メモリの駆動方法 |
| US6876590B2 (en) | 2002-11-20 | 2005-04-05 | Infineon Technologies, Ag | 2T2C signal margin test mode using a defined charge exchange between BL and/BL |
| US6731554B1 (en) * | 2002-11-20 | 2004-05-04 | Infineon Technologies Ag | 2T2C signal margin test mode using resistive element |
| US6826099B2 (en) | 2002-11-20 | 2004-11-30 | Infineon Technologies Ag | 2T2C signal margin test mode using a defined charge and discharge of BL and /BL |
| JP4983062B2 (ja) | 2006-03-20 | 2012-07-25 | 富士通セミコンダクター株式会社 | メモリ装置 |
| US8645793B2 (en) | 2008-06-03 | 2014-02-04 | Marvell International Ltd. | Statistical tracking for flash memory |
| US7649793B1 (en) | 2006-05-04 | 2010-01-19 | Marvell International Ltd. | Channel estimation for multi-level memories using pilot signals |
| KR100715979B1 (ko) * | 2006-05-25 | 2007-05-08 | 경북대학교 산학협력단 | 피형 금속 산화막 반도체 게이팅 셀을 이용한 강유전체메모리 |
| US7808834B1 (en) | 2007-04-13 | 2010-10-05 | Marvell International Ltd. | Incremental memory refresh |
| US8031526B1 (en) | 2007-08-23 | 2011-10-04 | Marvell International Ltd. | Write pre-compensation for nonvolatile memory |
| US8189381B1 (en) | 2007-08-28 | 2012-05-29 | Marvell International Ltd. | System and method for reading flash memory cells |
| US8085605B2 (en) | 2007-08-29 | 2011-12-27 | Marvell World Trade Ltd. | Sequence detection for flash memory with inter-cell interference |
| US9899073B2 (en) * | 2016-06-27 | 2018-02-20 | Micron Technology, Inc. | Multi-level storage in ferroelectric memory |
| US11482529B2 (en) | 2019-02-27 | 2022-10-25 | Kepler Computing Inc. | High-density low voltage non-volatile memory with unidirectional plate-line and bit-line and pillar capacitor |
| US10964357B2 (en) * | 2019-04-24 | 2021-03-30 | Marvell Asia Pte., Ltd. | Skewed sense amplifier for single-ended sensing |
| US11527277B1 (en) | 2021-06-04 | 2022-12-13 | Kepler Computing Inc. | High-density low voltage ferroelectric memory bit-cell |
| US11696451B1 (en) | 2021-11-01 | 2023-07-04 | Kepler Computing Inc. | Common mode compensation for non-linear polar material based 1T1C memory bit-cell |
| US11482270B1 (en) | 2021-11-17 | 2022-10-25 | Kepler Computing Inc. | Pulsing scheme for a ferroelectric memory bit-cell to minimize read or write disturb effect and refresh logic |
| US12041785B1 (en) | 2022-03-07 | 2024-07-16 | Kepler Computing Inc. | 1TnC memory bit-cell having stacked and folded non-planar capacitors |
| US20230395134A1 (en) | 2022-06-03 | 2023-12-07 | Kepler Computing Inc. | Write disturb mitigation for non-linear polar material based multi-capacitor bit-cell |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0713877B2 (ja) * | 1988-10-19 | 1995-02-15 | 株式会社東芝 | 半導体メモリ |
| JP3169599B2 (ja) * | 1990-08-03 | 2001-05-28 | 株式会社日立製作所 | 半導体装置、その駆動方法、その読み出し方法 |
| US5461713A (en) * | 1991-05-10 | 1995-10-24 | Sgs-Thomson Microelectronics S.R.L. | Current offset sense amplifier of a modulated current or current unbalance type for programmable memories |
| US5539279A (en) * | 1993-06-23 | 1996-07-23 | Hitachi, Ltd. | Ferroelectric memory |
| JP3186485B2 (ja) * | 1995-01-04 | 2001-07-11 | 日本電気株式会社 | 強誘電体メモリ装置およびその動作制御方法 |
| JPH097377A (ja) * | 1995-06-20 | 1997-01-10 | Sony Corp | 強誘電体記憶装置 |
| DE69630758T2 (de) * | 1995-09-08 | 2004-05-27 | Fujitsu Ltd., Kawasaki | Ferroelektrischer Speicher und Datenleseverfahren von diesem Speicher |
| US5677865A (en) * | 1995-09-11 | 1997-10-14 | Micron Technology, Inc. | Ferroelectric memory using reference charge circuit |
| JPH09134594A (ja) * | 1995-11-08 | 1997-05-20 | Hitachi Ltd | 半導体不揮発メモリ |
| US5764561A (en) * | 1995-11-16 | 1998-06-09 | Rohm Co., Ltd. | Ferroelectric memory devices and method of using ferroelectric capacitors |
-
1997
- 1997-07-16 JP JP19120797A patent/JP3196824B2/ja not_active Expired - Fee Related
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Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100296917B1 (ko) * | 1999-06-28 | 2001-07-12 | 박종섭 | 강유전체 메모리 소자의 기준 전압 발생 장치 |
| KR100333702B1 (ko) * | 1999-06-28 | 2002-04-24 | 박종섭 | 강유전체 메모리 장치 |
| US6288950B1 (en) | 1999-09-14 | 2001-09-11 | Nec Corporation | Semiconductor memory device capable of generating offset voltage independent of bit line voltage |
| KR100460767B1 (ko) * | 2001-12-20 | 2004-12-09 | 주식회사 하이닉스반도체 | 강유전체 메모리 소자의 기준전압 발생장치 |
| US7215567B2 (en) | 2004-09-16 | 2007-05-08 | Seiko Epson Corporation | Ferroelectric memory device |
| US7504682B2 (en) | 2006-01-25 | 2009-03-17 | Seiko Epson Corporation | Polarization transfer device and control method therefor |
| JP2019522862A (ja) * | 2016-05-24 | 2019-08-15 | シリコン ストーリッジ テクノロージー インコーポレイテッドＳｉｌｉｃｏｎ Ｓｔｏｒａｇｅ Ｔｅｃｈｎｏｌｏｇｙ， Ｉｎｃ． | フラッシュメモリ装置のための非対称感知増幅器及び関連する方法 |
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