KR100460767B1 - 강유전체 메모리 소자의 기준전압 발생장치 - Google Patents

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Abstract

본 발명은 강유전체 메모리 소자에서, 기준신호로서 메모리 셀과 같은 크기의 기준 셀 전하(데이타 "1" 신호)만을 사용하는 것으로서, 강유전체 캐패시터의 스위칭 전하의 크기가 읽는 시간에 비례하여 커지는 점을 이용하여 기준 셀의 스위칭 전하를 읽도록 기준 셀의 워드라인(WL)이 활성화(level high)되어 있는 시간을 메모리 셀의 워드라인(WL)이 활성화되어 있는 시간보다 짧게 함으로써 기준전압을 데이타 "1"과 "0" 신호의 사이로 하는 것이다.

Description

강유전체 메모리 소자의 기준전압 발생장치{REFERENCE VOLTAGE GENERATOR IN FERROELECTRIC RANDOM ACCESS MEMORY}
본 발명은 비휘발성 강유전체 메모리(Ferroelectric Random Access Memory, 이하 FeRAM라 한다) 장치에 관한 것으로서, 특히 저장된 정보의 '읽기'시 감지 증폭 동작의 기준이 되는 기준 전압 발생 장치에 관한 것이다.
FeRAM은 강유전체(Ferroelectric Material)의 분극반전과 히스테리시스 (Hysteresis) 특성을 이용한 비휘발성(Nonvolatile) 기억소자의 일종으로서 전원이 끊어진 상태에서도 저장 정보를 기억하는 장점이 있을 뿐만 아니라 DRAM과 같은 고속, 대용량, 저전력을 가질 수 있는 이상적인 메모리이다.
강유전체는 두 개의 안정한 잔류분극(remnant polarization) 상태를 갖고 있어 이를 박막화하여 비휘발성(nonvolatile) 메모리 소자로의 응용이 실현되고 있다. 강유전체 박막을 이용하는 비휘발성 메모리 소자는, 가해주는 전기장의 방향으로 분극의 방향을 조절하여 신호를 입력하고 전기장을 제거하였을 때 남아있는 잔류분극의 방향에 의해 디지털 신호 1과 0을 저장하는 원리를 이용한다.
도 1은 강유전체 물질을 유전체로 사용하는 캐패시터 양단의 전압과 유기된전하량 사이에 히스테리시스 관계를 나타내는 도면이다.
강유전체 캐패시터는 양단의 전압이 "0"V일 때 유기된 전하량이 두가지 상태로 존재하여 전원의 공급이 없어도 2진 형태의 데이터를 저장할 수 있다. 즉, 스위칭(switching) 전하(Q1)를 이용하여 데이타 "1" 신호를 얻고, 비스위칭(nonswitching) 전하(Q0)을 이용하여 데이타 "0"의 신호를 얻을 수 있어 비휘발성 메모리 소자의 기억수단으로 이용된다.
도 2는 강유전체 메모리 소자의 1개의 캐패시터(205)와 1개의 트랜지스터(200)로 구성된 단위셀을 나타내는 회로도이다.
비트라인(BL), 워드라인(WL), 셀플레이트라인(CP)이 있으며, 상기 비트라인과 워드라인 교차부에 캐패시터의 일측전극과 상기 비트라인 사이에 연결되어 워드라인에 인가되는 신호에 응답하는 스위칭 트랜지스터(200)와 상기 스위칭 트랜지스터에 연결되는 일측전극과 상기 플레이트라인에 결합된 타측전극을 가지는 강유전체 캐패시터(205)를 구비한 복수의 메모리 셀로 메모리 소자가 구성된다.
셀플레이트라인(CP)으로부터 강유전체 캐패시터에 전압을 가하여 스위칭 전하와 비스위칭 전하를 유도하고, 워드라인(WL)에 연결된 트랜지스터를 조절하여 비트라인(BL)에 데이타 "1" 또는 데이타 "0"을 보낸다.
이러한 강유전 기억소자에 저장된 정보를 읽는 과정에서 워드라인(wordline, WL)을 열고 캐패시터 양단에 전압을 가하면, 셀에 저장된 정보("0" 또는"1")에 따라 정비트라인(BL)은 서로 다른 전압 V0 또는 V1을 갖게 된다. 이 전압 V0, V1은 소신호이기 때문에 감지 증폭기를 이용하여 증폭시켜 주어야 하는데, 이 V0, V1을증폭시켜 주기 위해서는 V0와 V1의 사이값을 갖는 기준전압(reference voltage, Vref)이 부비트라인(/BL)에 인가되어야 한다. 즉, 부비트라인(/BL)에 인가된 기준전압(Vref)에 비하여 비트라인(BL)의 전압이 더 낮은지 혹은 더 높은지를 감지증폭기에서 감지하여 증폭한 후 셀에 저장된 정보가 "0"인지 "1"인지를 판독하게 된다.
따라서, 기준전압(Vref)은 항상 V0와 V1 사이의 값을 갖도록 만들어 주어야 하며, V0와 V1의 전압 차이가 클수록 소자의 정보를 정확히 읽을 수 있다. 주기억 셀의 캐패시터 용량이 클수록 V0과 V1의 간격을 넓힐 수 있으나, 이 경우 셀 면적이 증가되는 문제가 발생한다.
종래에는 V0과 V1의 중간값을 갖는 기준전압(Vref)을 부비트라인(/BL)에 인가시켜 주기 위하여 여러 형태의 기준 셀을 사용하였다.
도 3a 및 도 3b는 종래기술에 의한 FeRAM의 기준전압 발생장치를 보여준다.
도 3a는 메모리셀의 강유전체 캐패시터와 같은 크기의 강유전체 캐패시터의 데이터 "1" 신호와 데이타 "0" 신호의 평균값을 이용하여 기준전압을 발생시킨다. 예컨대, '로우'(low) 데이타가 저장된 기준 셀(300)과 '하이'(high) 데이터가 저장된 기준셀(310)을 구비하여 강유전체 메모리 소자의 데이터 읽기 동작시 필요한 기준 전압을 생성한다. 기준셀(300, 310)은 각각 강유전체 메모리 셀과 동일하게 1개의 강유전체 캐패시터(C0 또는 C1)와 1개의 스위칭 트랜지스터(N0 또는 N1)로 이루어진다.
그러나 이 방법은 원칙적으로는 두 신호의 평균값이 정확히 중앙값으로 나와야 하지만 실제로는 강유전체 캐패시터의 스위칭(swiching) 전하와비스위칭(nonswitching) 전하의 열화 속도의 차이 등의 문제로 인하여 메모리 셀의 데이타 "0'과 데이타 "1"의 중앙값을 가지지 못하여 정확한 기준신호를 만들기에 어려운 문제점이 있었다. 또한 두 셀을 각각 데이타 "1"과 "0"으로 항상 쓰고 읽기 위하여 더욱 복잡한 회로가 필요하다.
도 3b는 종래기술에 의한 1개의 강유전체 캐패시터(C2)와 1개의 스위칭 트랜지스터(N2)로 구성된 기준셀(320)이다.
메모리 셀의 강유전체 캐패시터보다 큰 크기의 강유전체 캐패시터에서 나오는 비스위칭(nonswitching) 전하로부터 메모리 셀의 데이타 "0" 신호보다 크고 데이타"1" 신호보다 작은 기준전압을 만든다. 비스위칭(nonswitching) 전하로부터 데이타 "0'이 나오지만 캐패시터의 크기가 메모리 셀의 것보다 크므로 데이타 "0"과 데이타 "1"의 중간 크기의 신호를 얻을 수 있다. 그러나 기준 셀의 강유전체 캐패시터가 메모리 셀의 것보다 크므로 캐패시터의 열화에 의한 영향도 기준 셀이 더욱 크게 받게 되어 메모리의 신뢰성에 나쁜 영향을 주는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로, 기준 신호로서 메모리 셀과 같은 크기 셀의 스위칭 전하(데이타"1" 신호)만을 사용하는 기준전압 발생장치를 제공하는데 그 목적이 있다.
도 1은 강유전체 캐패시터의 히스테리시스 곡선을 나타내는 도면,
도 2는 1개의 캐패시터와 1개의 트랜지스터로 구성된 강유전체 메모리 소자의 단위셀을 나타내는 회로도,
도 3a는 종래 기술에 의한 평균값을 이용한 기준셀.
도 3b는 종래 기술에 의한 1개의 강유전체 캐패시터와 1개의 스위칭 트랜지스터로 구성된 기준셀,
도 4는 본 발명에 따른 강유전체 캐패시터의 스위칭 전하의 크기를 읽는 시간의 함수로 나타낸 도면,
도 5는 본 발명에 따른 FeRAM의 주(main) 회로,
도 6은 본 발명에 따른 FeRAM 주 회로와 연결된 딜레이박스(delay box, 630)를 나타내는 도면,
도 7은 본 발명에 따른 딜레이 박스(delay box)를 나타내는 예시도,
도 8은 본 발명에 따른 FeRAM의 셀 동작 타이밍도.
*도면의 주요 부분에 대한 부호의 설명
600 : 메모리 셀 610 : 기준 셀
620 : 어드레스부 630 : 기준셀 워드라인 구동신호 생성부
상기 목적을 달성하기 위한 본 발명의 강유전체 메모리 소자는, 제1강유전체커패시터와, 상기 제1강유전체커패시터에 저장된 데이터신호를 정비트라인에 전달하기 위한 제1스위칭트랜지스터로 이루어진 메모리 셀; 상기 제1강유전체커패시터와 실질적으로 동일한 크기의 제2강유전체커패시터와, 상기 제2강유전체커패시터에 저장된 기준신호를 부비트라인에 전달하기 위한 제2스위칭트랜지스터로 이루어진 기준 셀; 상기 메모리셀에 저장된 데이터를 읽기 위하여 상기 정비트라인 및 상기 부비트라인의 전압차를 감지증폭하기 위한 감지증폭기; 및 상기 읽기 구동시, 상기 제1스위칭트랜지스터와 상기 제2스위칭트랜지스터를 실질적으로 동일한 시점에 활성화시키고 상기 제1스위칭트랜지스터가 활성화되어 있는 시간 보다 상기 제2스위칭트랜지스터가 활성화되어 있는 시간을 짧게하기 위하여, 워드라인 인에이블 신호(WL Enable)를 입력받아 상기 제2스위칭트랜지스터의 게이트 신호를 생성하는 기준셀 워드라인 구동신호 생성수단을 포함하여 이루어진다.
바람직하게, 본 발명의 상기 구동신호 생성수단은 상기 워드라인 인에이블신호신호를 입력받는 홀수개의 직렬연결된 인버터 체인; 상기 워드라인 인에이블신호를 일입력으로받고 상기 인버터체인의 출력을 타입력으로 받는 NAND 게이트; 및 상기 NAND 게이트의 출력을 반전시켜 상기 제2스위칭트랜지스터의 게이트로 출력하는 인버터를 포함하는 것을 특징으로 한다. 상기 제1 및 제2 스위칭트랜지스터는 엔모스트랜지스터이고 이때 상기 워드라인신호는 하이 액티브신호이며, 상기 기준 셀은 '하이' 레벨 값의 전하(데이타 "1" 신호)을 저장하고 있다.
바람직하게, 본 발명에서 상기 기준 셀은 읽기 구동이 완료된 후 '하이' 레벨 전압을 리스토어시키는 제3스위칭트랜지스터를 더 포함하는 것을 특징으로 한다.
이와 같이 본 발명은 기준신호로서 메모리 셀과 같은 크기의 기준 셀 전하(데이타 "1" 신호)만을 사용한다. 즉, 강유전체 캐패시터의 스위칭 전하의 크기가 읽는 시간에 비례하여 커지는 점을 이용하여 기준 셀의 스위칭 전하를 읽도록 기준 셀의 워드라인(제2스위칭트랜지스터의 게이트신호)을 활성화되어 있는 시간을 메모리 셀의 워드라인(제1스위칭트랜지스터의 게이트신호)이 활성화되어 있는 시간보다 짧게 함으로써 기준전압이 데이타 "1"과 "0" 신호의 중앙값으로 오도록 조절하였다.
상술한 목적, 특징들 및 장점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다. 이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 일실시예를 상세히 설명한다.
도 4는 본 발명에 따른 강유전체 캐패시터의 스위칭 전하(데이타 "1")의 크기를 읽는 시간의 함수로 나타낸 도면이다.
도 4를 통해 알 수 있듯이, 스위칭 전하를 비트라인에 전달하기 위해 워드라인을 '하이'(high level)로 활성화시키는 시간을 길게 할수록 비트라인의 전압(bit line level)은 더 높아진다.
도 5는 본 발명에 따른 FeRAM의 주(main) 회로이다.
감지증폭기 어레이부(520)를 사이에 두고 상, 하부로 메모리 셀 어레이부(500a, 500b)와 기준셀 어레이부(510a, 510b)가 있다. 상부에서 메모리 셀이 선택되면 상부의 비트라인(BL) 전압과 하부의 기준셀 기준전압인 부비트라인(/BL)과 비교하여 감지증폭기에서 데이타를 읽는 구조이다.
기준 셀은 메모리 셀과 동일하게 강유전체캐패시터의 일측전극과 비트라인사이에 연결되어 기준워드라인에 인가되는 신호에 응답하는 스위칭 트랜지스터(511)와 상기 스위칭 트랜지스터(511)에 연결되는 일측전극과 기준플레이트라인(RPL)에 결합된 타측전극을 가지는 강유전체캐패시터(512)를 구비하며, 중요하게 상기 기준셀의 강유전체커패시터는 상기 메모리 셀의 강유전체커패시터와 동일한 크기를 같는다. 그리고 기준 셀은 읽기 구동후 '하이' 레벨을 리스토어하기 위하여 스위칭트랜지스터(511)와 강유전체커패시터(512)의 접속단자와 프리차지라인(RPE) 사이에 결합되어 리스토어신호(RES)에 응답하는 스위칭트랜지스터(513)을 포함한다.
도면에서 설명하지 않은 WLT 및 WLTB는 워드라인, RWLT 및 RWLTB는 기준 셀의 워드라인, PLT, PLTB는 플레이트라인, REST 및 RESTB는 리스토어라인이다. 그리고 각 라인의 뒤에 있는 첨자 T, B는 상부(Top)와 하부(Bottom)을 나타낸다.
도 6은 본 발명에 따른 FeRAM 주 회로와 연결된 기준셀 워드라인 구동신호 생성부(630)를 나타내는 도면이다.
기준셀(610)의 워드라인(RWL)은 외부의 워드라인 인에이블신호(WL enable)를 입력받는 신호 생성부(630)를 통해 생성되어 구동되는 바, 기준셀 워드라인 구동신호 생성부(630)는 메모리 셀(600)의 어드레스부(620)에서 선택된 메모리셀의 워드라인(WL)이 '하이'(high level)로 활성화되는 시간보다 기준 셀(610)의 워드라인(RWL)이 '하이'로 활성화되는 시간을 짧게하여 준다.도 7은 기준셀 워드라인 구동신호 생성부(630)를 나타내는 실시 회로도로서, 워드라인인에이블신호(WL Enable)를 입력받는 직렬연결된 홀수개(2n+1)의 인버터 체인(inverter chain, 720), 상기 워드라인인에이블신호(WL Enable)를 일입력으로받고 상기 인버터체인(720)의 출력을 타입력으로 받는 NAND 게이트(710) 및 상기 낸드게이트(710)의 출력을 입력받아 기준셀(610)의 워드라인(RWL)에 출력하는 인버터(700)로 구성된다.2입력 NAND로직의 특징이 2입력 신호가 모두 '하이'인 경우에만 '로우' 신호를 출력하고, 서로 다른 경우에는 '하이' 신호를 출력한다. 도 7에서는 NAND 로직의 입력이 서로 반전상태에 있기 때문에 신호의 변화가 없는 경우에는 출력단은 고전위를 유지한다. 그러나 입력 신호가 고전위로 변하는 경우에는 일정 지연 시간 동안만 두 입력 신호가 고전위를 유지하게 되므로, 그 일정 시간 동안만 '로우' 신호를 출력한다. 그리고, 최종적으로 인버터(700)에 의해 '하이' 신호가 출력되어 기준셀의 워드라인(RWL)을 활성화시키게 된다.도 8은 본 발명에 따른 FeRAM의 셀 동작 타이밍도를 나타낸다.
메모리 셀의 워드라인 신호(WLT)의 활성화된 시간의 폭(AA)보다 기준 셀의 워드라인 신호(RWLB)가 활성화되어 있는 시간의 폭(BB)이 짧다. 따라서, 도 4를 통해 설명한 바와 같이, 강유전체 캐패시터로부터 나온 스위칭 전하를 비트라인으로 실어주는 시간을 조절하는 워드라인 '하이'(word line high) 구간 폭을 메모리 셀보다 기준 셀이 짧도록 함으로써, 기준 신호를 메모리 신호의 데이타 "1"과 데이타 "0" 사이의 최적값에 오도록 할 수 있다.
도면에서 설명하지 않은 CE는 칩 인에이블 신호, PL은 플레이트라인 구동신호, RPL은 기준 플레이트라인 구동신호, BL은 비트라인 구동신호, PRE는 프리차지 구동신호, RES는 리스토어 구동신호, SAN은 감지증폭기 구동신호를 나타낸다. 그리고, 각 구동신호의 뒤에 있는 첨자인 T, B는 상부(Top)와 하부(Bottom)을 나타낸다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 이루어진 본 발명은, 1 트랜지스터 1 캐패시터(1T1C)의 FeRAM을 제작하기 위하여 필요한 기준전압을 메모리 셀과 같은 크기의 강유전체 캐패시터를 이용하며 단지 FeRAM의 동작상의 읽기 시간(read time)의 폭의 조절을 통하여 얻음으로써 기준 신호를 메모리 셀의 데이타 "1'과 데이타 "0" 사이 최적값을 구성하기 위하여 기준 캐패시터의 크기를 최적화 하는데 필요한 시간과 비용을 절감할 수 있다.
또한, 종래의 메모리 셀보다 큰 강유전체 캐패시터의 데이타 "0" 신호를 기준 신호로 사용한 경우에 비하여 열화에 의한 기준 신호의 변화를 줄이 수 있어 제품의 수명을 늘리고 신뢰성을 향상시킬 수 있다.
또한, 종래의 데이타 "1"과 데이타 "0" 신호의 평균을 이용하여 기준신호를 만드는 방법에 비하여 하나의 셀만을 이용하므로 단순한 회로만 필요하며 정확한 기준 신호를 만들기에 편리하다.
또한, 종래에 사용 중인 여러 종류의 FeRAM 의 기준 회로에 적용 가능하며 단지 메모리 셀과 기준 셀의 읽기 시간(read time)의 폭을 다르게 조절함으로써 기준 신호의 크기 최적화에 유리한 효과가 있다.

Claims (4)

  1. 삭제
  2. 제1강유전체커패시터와, 상기 제1강유전체커패시터에 저장된 데이터신호를 정비트라인에 전달하기 위한 제1스위칭트랜지스터로 이루어진 메모리 셀(500a, 500b);
    상기 제1강유전체커패시터와 실질적으로 동일한 크기의 제2강유전체커패시터와, 상기 제2강유전체커패시터에 저장된 기준신호를 부비트라인에 전달하기 위한 제2스위칭트랜지스터로 이루어진 기준 셀(510a, 510b);
    상기 메모리셀에 저장된 데이터를 읽기 위하여 상기 정비트라인 및 상기 부비트라인의 전압차를 감지증폭하기 위한 감지증폭기(520); 및
    상기 읽기 구동시, 상기 제1스위칭트랜지스터와 상기 제2스위칭트랜지스터를 실질적으로 동일한 시점에 활성화시키고 상기 제1스위칭트랜지스터가 활성화되어 있는 시간 보다 상기 제2스위칭트랜지스터가 활성화되어 있는 시간을 짧게하기 위한 기준셀 워드라인 구동신호 생성수단(630)을 포함하며,
    상기 구동신호 생성수단(630)은,
    상기 워드라인 인에이블신호(WL Enable)를 입력받는 홀수개의 직렬연결된 인버터 체인(720);
    상기 워드라인 인에이블신호(WL Enable)를 일입력으로받고 상기 인버터체인의 출력을 타입력으로 받는 NAND 게이트(710); 및
    상기 NAND 게이트의 출력을 반전시켜 상기 제2스위칭트랜지스터의 게이트로 출력하는 인버터(700)
    를 포함하는 것을 특징으로 하는 강유전체 메모리 소자.
  3. 제2항에 있어서,
    상기 워드라인 인에이블신호는 '하이' 액티브신호이고, 상기 기준 셀은 '하이' 레벨 값을 저장하고 있는 것을 특징으로 하는 강유전체 메모리 소자.
  4. 제2항에 있어서,
    상기 기준 셀은 읽기 구동이 완료된 후 상기 제2강유전체커패시터에 '하이' 레벨 전압을 리스토어시키는 제3스위칭트랜지스터를 더 포함하는 것을 특징으로 하는 강유전체 메모리 소자.
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