KR100293622B1 - 강유전체기억장치 - Google Patents
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- 239000003990 capacitor Substances 0.000 claims abstract description 43
- 230000010287 polarization Effects 0.000 claims abstract description 40
- 238000000034 method Methods 0.000 claims abstract description 22
- 239000000463 material Substances 0.000 claims description 12
- 101000949825 Homo sapiens Meiotic recombination protein DMC1/LIM15 homolog Proteins 0.000 abstract description 4
- 101001046894 Homo sapiens Protein HID1 Proteins 0.000 abstract description 4
- 102100022877 Protein HID1 Human genes 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 8
- 230000003313 weakening effect Effects 0.000 description 4
- 101000967820 Homo sapiens Inactive dipeptidyl peptidase 10 Proteins 0.000 description 3
- 102100040449 Inactive dipeptidyl peptidase 10 Human genes 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 3
- 239000003989 dielectric material Substances 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 238000013461 design Methods 0.000 description 2
- 238000012935 Averaging Methods 0.000 description 1
- 108091006146 Channels Proteins 0.000 description 1
- 102100036966 Dipeptidyl aminopeptidase-like protein 6 Human genes 0.000 description 1
- 101000804935 Homo sapiens Dipeptidyl aminopeptidase-like protein 6 Proteins 0.000 description 1
- 101150052235 KSL7 gene Proteins 0.000 description 1
- 101100510439 Oryza sativa subsp. japonica KSL8 gene Proteins 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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Abstract
본 발명의 목적은 1T1C(1 Transistor 1 Capacitor) 형태의 강유전체 기억 장치에 있어서 센스 증폭기를 사용하여 기준 전압을 생성하기 위한 방법을 제공하는 것이다. 더미 셀(dummy cell)에 저장된 데이타가 판독될 경우 더미 셀 DMC1과 DMC2의 분극 방향이 반전되지 않도록 분극 방향이 설정된다. 메모리 셀에 저장된 데이타가 판독될 때, 센스 증폭기가 불평형 상태가 되도록 하기 위하여 트랜지스터 T1과 T2가 센스 증폭기에 부가되어 있다. 메모리 셀에 저장된 데이타가 판독될 경우, 더미 셀 측에 있는 트랜지스터는 "온"되고 메모리 셀 측에 있는 트랜지스터는 "오프"된다. T1과 T2의 채널 폭은, 더미 셀의 분극 방향이 반전되지 않는 경우, 명시 기준 전압(apparent reference voltage)이 비트선으로부터 판독되는 전압보다 조금 높도록 선택된다.
Description
본 발명은 비휘발성 반도체 기억 장치에 관한 것으로, 특히 강유전체 재료를 사용하는 강유전체 기억 장치에 관한 것이다.
강유전체 기억 장치에 있어서, 메모리 셀에 저장되어 있는 데이타는 대부분의 경우 더미 셀에 의하여 생성된 기준 전압에 기초하여 판독되며, 더미 셀의 특성을 개선시키기 위한 진지한 노력이 있어 왔다. 그러나, 종래의 더미 셀에 대해 두 가지의 문제점이 지적되어 왔다.
기준 전압이 생성될 때마다 분극 방향이 반전되는 강유전체 커패시터를 포함하는 더미 셀에 있어서, 기준 전압이 여러번 생성될 때 더미 셀의 강유전체 재료의 유전 약화(dielectric fatigue)로 인하여 기준 전압이 불안정해진다.
다른 종류의 더미 셀에 있어서, 더미 셀의 강유전체 커패시터는 그 용량이 메모리 셀에서의 강유전체 커패시터의 용량과 다르게 설계된다. 그러나, 이 방법에 따르면, 더미 셀의 강유전체 커패시터의 크기를 설계하기 위한 방법이 너무 복잡해진다.
상술한 바와 같이, 기준 전압이 생성되는 경우 더미 셀의 분극 방향이 반전 되지 않고 더미 셀의 강유전체 커패시터가 메모리 셀의 강유전체 커패시터와 같게 되는 더미 셀을 개발하는 것이 매우 바람직하다.
본 발명에 따른 양호한 실시예의 강유전체 기억 장치를 기술하기 전에, 전술한 종래의 강유전체 기억장치를 도 1내지 도 3을 참조하여 설명하기로 한다.
한 개의 트랜지스터와 한 개의 커패시터(a 1T1C-TYPE)로 된 메모리 셀을 사용하는 강유전체 기억장치에 있어서, 메모리 셀로부터 판독된 데이타가 ＂0＂인지 ＂1＂인지를 식별하기 위하여 기준 전압을 생성하는 것이 필요하다. 기준 전압을 생성하기 위한 한 방법으로서, 더미 셀을 사용하는 기술이 잘 알려져 있다. 더미 셀을 구성하는 방법으로서, 일본 특개평 7-192476호와 7-93978호에 공개된 방법들을 실례로 들 수 있다. 이러한 방법들에 있어서, 강유전체 커패시터를 각각 포함하는 두 개의 더미 셀이 장치되어 있고 두 개의 더미 셀에 ＂1＂과 ＂0＂이 각각 기록된다. 두 개의 더미 셀에 있는 데이타를 판독하고 평균값을 구함으로써 기준 전압이 생성된다.
일본 특개평 7-93978호에 공개된 방법을 도 1을 참조하여 설명한다. 데이타 ＂1＂과 ＂0＂이 더미 셀 DMCa1과 DMCa2에 각각 기록되어 있다. 비트선 BLa1과 BLa2가 미리 충전된 후에 더미 셀 DMCa1과 DMCa2가 워드선 DWLa1과 DWLa2에 의하여 각각 선택되어, 그로 인해 ＂1＂과 ＂0＂에 해당하는 신호 전압이 비트선 BLa1과 BLa2에 각각 생성된다. 다음, 비트선들을 단선시키기 위하여 어떤 신호에 의하여 트랜지스터 TSW1이 ＂온＂되어, ＂1＂과 ＂0＂의 사이의 중간의 신호 전압이 양쪽 비트선에 생성된다. 그런 다음, TSW1이 ＂오프＂되고 비트선 BLa1이 다시 미리 충전되고 메모리 셀 MCa1에 저장되었던 데이타가 판독된다. 이 경우에 있어서, 비트선 BLa1의 전압이 메모리 셀 MCa1으로부터 판독된 데이타, 즉 "1"과 "0",에 해당하고, 비트선 BLa2의 전압이 ＂1＂과 ＂0＂사이의 중간 데이타에 해당한다. 이와 같은 방식으로 한 개의 트랜지스터와 한 개의 커패시터 형태의 강유전체 기억 장치가 구성된다. 게다가, 일본 특개평 7-192476호에 공개된 기술에 의하면, 더미 셀에 의하여 생성된 기준 전압이 기억 장치내에 저장되어 있어서 그 후에는 기준 전압이 더미 셀에 의하여 생성되지 않아도 되므로, 강유전체 재료의 유전 약화에 의하여 야기되는 더미 셀의 성능 저하를 막을 수 있다.
더미 셀을 구성하는 다른 방법으로서, 일본 특개평 2-301093호와 U.S. 특허 4873664호에 공개된 기술을 들 수 있다. 이러한 기술에 있어서, 더미 셀의 강유전체 커패시터의 크기가 메모리 셀의 강유전체 커패시터의 크기와 다르며 기준 전압은 그러한 구조에서 생성된다.
일본 특개평 2-301093호에 공개된 기술을 도 2를 참조하여 설명한다. 도 2에 있어서, 메모리 셀 MCa1은 워드선 WLa1에 의하여 선택되고, 신호 전압은 플레이트선 PLa1을 구동하여 비트선 BLa1에 생성된다. 더미 셀 DMCa1은 워드선 DWLa1에 의하여 선택되고, 기준 전압은 플레이트선 DPLa1을 구동하여 비트선 BLa2에 생성된다. 더미 셀의 커패시터 크기는 메모리 셀의 커패시터 크기보다 작도록 선택되고, 분극의 방향은 기준 전압이 생성될 때마다 분극의 방향이 항상 반전되도록 설정한다.
게다가, CFa1의 분극이 반전되지 않을 경우에는 CFa1의 용량이 DCFa1의 분극이 반전되었을 경우의 DCFa1의 용량보다 작다. 결과적으로, DCFa1의 용량은 CFa1의 분극이 반전되었을 경우의 CFa1의 용량보다 작고 CFa1의 분극이 반전되지 않았을 경우의 CFa1의 용량보다는 크다. 따라서, ＂1＂과 ＂0＂사이의 중간 데이타에 대응하는 신호전압이 비트선 BLa2에 생성될 수 있다. 앞서 언급한 예에 있어서, 커패시터 DCFa1의 크기가 CFa1의 크기보다 작다. 그러나, U.S. 특허 4873664에서 개시된 바와 같이, 커패시터 DCFa1의 크기가 CFa1의 크기보다 클 경우에도 유사한 결과가 얻어지고 기준 전압이 생성되었을 경우에 더미 셀의 분극 방향이 반전되지 않도록 설정된다.
더미 셀을 구성하는 또 다른 기술로서, 일본 특개평 5-114741호에 공개된 기술을 예로 들어 보자. 이 기술에 있어서, 일반적인 유전 재료로 구성된 커패시터가 더미 셀에 사용되고, 메모리 셀로부터 판독된 신호 전압은 미리 충전된 전압이 "1"과 "0" 사이의 중간 레벨에 대응하는 전압과 같아지도록 하기 위해 더미 셀에 저장된 전하를 이용하여 높아진다.
도 3을 참조하여 본 기술을 설명한다. 외부로부터 메모리 셀 커패시터 CFa1의 양쪽 전극에 VCC/2의 전압이 가해진다. 또한, 워드선 WLa1에 의하여 메모리 셀 MCa1이 선택되고 신호 전압이 비트선 BLa1에 생성된다. 더미 셀 커패시터 DCa1이 더미 셀 워드선 DWLa1에 의하여 선택되고 비트선 BLa1의 전압이 높아진다. 메모리 셀 MCa1의 데이타가 판독될 때, 먼저 비트선 BLa1과 BLa2이 VCC전압으로 미리 충전되고 워드선 WLa1이 선택되고 비트선에서 데이타가 판독된다. 다음으로 더미 셀 워드선 DWLa1이 선택되고 비트선의 전압이 상승한다. 이 경우, 비트선의 상승된 전압이, 데이타가 ＂1＂일 경우에는 미리 충전된 전압보다 높고, 데이타가 ＂0＂일 경우에는 미리 충전된 전압보다 낮도록 더미 셀의 용량을 선택해야 한다. 결과적으로, 기충전된 전압 BLa2를 기준 전압으로 이용하는 센스 증폭기 SAa1에 의하여 데이타를 검출할 수 있다.
도 7과 같은 유전체 히스테리시스 특성을 가진 강유전체 재료로 구성된 기억장치로부터 반복적으로 데이타가 판독될 경우, 판독 횟수에 상관없이 분극 전하량이 일정해야 할 것이 요구된다. 그러나, 도 8에 도시된 바와 같이, 데이타가 판독될 때마다 강유전체 재료의 분극 방향이 반전될 경우, 강유전체 재료의 유전 약화에 의하여 판독 횟수가 늘어남에 따라 분극 전하량이 감소한다. 반대로, 데이타가 판독될 때마다 분극 방향이 반전되지 않을 경우에는 판독 횟수에 상관없이 분극 전하량이 거의 일정하게 유지된다. 앞서 언급한 이유와 같이, 데이타 "1"과 "0"이 두 개의 더미 셀에 각각 기록되고 기준 전압이 두 개의 더미 셀로부터 판독된 값들 사이의 중간 레벨로 주어지는 첫번째 경우의 더미 셀에 따르면, 여러번 사용된 후에는 메모리 셀과 더미 셀간의 억세스 횟수가 달라서 정확한 기준 전압이 생성될 수 없다. 이 문제는 일본 특개평 7-192476호에 공개된 더미 셀의 경우에서 발생한다.
게다가, 도 2에 도시된 더미 셀과 메모리 셀의 커패시터 크기가 서로 다른 두번째 경우의 더미 셀에 있어서, 메모리 셀 커패시터의 용량을 미리 추측해야 하고, 그 후에 더미 셀의 분극 방향이 반전될 경우와 반전되지 않을 경우, 두 경우 모두에 대해 더미 셀 커패시터의 용량을 추측하고서, 그 추측 결과를 기초로 하여 더미 셀의 커패시터 크기가 결정된다. 그래서, 더미 셀의 커패시터 크기를 설계하기가 어렵다. 도 3에서 도시된 대로, 일반 유전 재료로 구성된 커패시터가 사용되는 세 번째 경우의 더미 셀에 있어서, 유사한 문제가 발생한다.
본 발명의 목적은 강유전체 재료를 사용하여 1개의 트랜지스터와 1개의 커패시터로 구성된 반도체 기억 장치에 필요한 기준 전압 발생 방법과 관련된 문제를 해결하고 고도로 신뢰할 만한 판독 특성을 가진 강유전체 기억 장치를 제공하는 데에 있다.
본 발명의 특징에 따르면, 강유전체 메모리 장치는
상기 각각의 비트선들과 접속되고, 제각기 한 개의 강유전체 커패시터와 한 개의 MOS 트랜지스터로 구성되어 있는 복수 개의 메모리 셀 - 상기 강유전체 커패시터의 강유전체 재료의 분극 방향이 상기 메모리 셀에 저장되어 있는 데이타에 대응됨 -;
상기 비트선들과 각각 접속되고, 제각기 상기 메모리 셀과 동일한 구조와 동일한 강유전체 커패시터를 갖는 두 개의 더미 셀 - 상기 더미 셀에 저장되어 있는 데이타가 판독될 경우 상기 더미 셀의 강유전체 커패시터의 강유전체 재료의 분극 방향이 반전되지 않도록 설정됨 -; 및
상기 비트선들과 접속되고, 의도적으로 불평형되게 함으로써 오프셋(offset)을 생성하기 위한 수단을 가지며, 상기 오프셋에 의해 생성된 전압과 상기 더미 셀로부터 판독된 신호 전압을 참조하여 메모리 셀에 저장되어 있는 데이타를 판독하는 센스 증폭기
를 포함한다.
도 1은 기준 전압을 발생시키기 위한 종래의 방법을 설명하기 위한 회로도.
도 2은 기준 전압을 발생시키기 위한 종래의 방법을 설명하기 위한 회로도.
도 3은 기준 전압을 발생시키기 위한 종래의 방법을 설명하기 위한 회로도.
도 4는 본 발명의 제1 실시예로서 강유전체 기억 장치를 도시한 회로도.
도 5는 본 발명의 제2 실시예로서 강유전체 기억 장치를 도시한 회로도.
도 6a는 메모리 셀에 저장되었던 데이타가 판독될 때, 시간 영역에서의 강유전체 기억장치의 비트선 전압을 나타내는 도면.
도 6b는 메모리 셀에 저장되었던 데이타가 판독될 때, 시간 영역에서의 강유전체 기억장치의 비트선 전압을 나타내는 도면.
도 7은 강유전체 재료의 히스터리시스 특성도.
도 8은 강유전체 재료의 분극 전하량과 판독 횟수의 관계도.
<도면의 주요 부분에 대한 부호의 설명>
SA1, SA2 : 센스 증폭기
T1, T2 : PMOS 트랜지스터
T3, T4 : NMOS 트랜지스터
WL1, WL2 : 워드선
DWL1, DWL2 : 더미 워드선
PL1, PL2 : 플레이트선
DPL1, DPL2 : 더미 플레이트선
BL1, BL2 : 비트선
MC1, MC2 : 메모리 셀
DMC1, DMC2 : 더미 셀
CF1, CF2 : 강유전체 메모리 셀 커패시터
DCF1, DCF2 : 강유전체 더미 셀 커패시터
TC1, TC2 : 메모리 셀 트랜지스터
DTC1, DTC2 : 더미 셀 트랜지스터
이하, 본 발명의 실시예에 대하여 설명한다.
도 4는 본 발명에 의한 비휘발성 반도체 기억 장치와 관련된 기본적인 회로 구조로서 본 발명의 첫번째 실시예이다. 인접한 두 개의 비트선 BL1과 BL2의 끝에, 두 개의 비트선 사이의 전압을 증폭하여 데이타를 검출해 내는 센스 증폭기 SA1이 접속되어 있다. 의도적으로 센스 증폭기 SA1을 불평형 상태로 만들어 오프셋(offset)을 생성하기 위하여, PMOS 트랜지스터 T1과 T2가 종래의 래치형 센스 증폭기의 PMOS와 병렬로 접속되어 있다. PMOS 트랜지스터 T1과 T2의 채널폭 W는 센스 증폭기 SA1에 미소한 오프셋(slight offset)이 생기고 도 8에 도시되어 있는 더미 셀의 분극 방향이 반전되지 않았을 경우에 비트선의 전압보다 명시 기준 전압이 조금 높도록 선택된다.
메모리 셀 MC1은 강유전체 커패시터 CF1과 셀 트랜지스터 TC1으로 구성되어 있다. 강유전체 커패시터 CF1의 한 단자는 플레이트선 PL1에 접속되어 있고 다른 한 단자는 셀 트랜지스터 TC1의 소스나 드레인 단자중의 하나와 접속되어 있다. 셀 트랜지스터 TC1의 소스와 드레인 중의 다른 하나의 단자는 비트선 BL1과 접속되어 있고 게이트 단자는 워드선 WL1에 접속되어 있다. 다른 메모리 셀 MC2와 더미 셀 DMC1과 DMC2도 메모리 셀 MC1과 같은 회로 구조를 가지고 있고 구성 요소들의 크기도 메모리 셀 MC1과 같다.
더미 셀 커패시터 DCF1과 DCF2에 있어서 분극의 방향은 저장되어 있던 데이타가 판독될 경우 분극 방향이 반전되지 않도록 미리 설정된다. 먼저, 비트선 BL1과 BL2는 미리 그라운드 전압으로 충전 된다. 다음으로, 워드선 WL1에 "H"레벨을 인가하여 메모리 셀 MC1을 선택하고, 플레이트선 PL1에 "H"레벨을 인가하여 비트선 BL1으로부터 메모리 셀 MC1의 데이타를 판독한다. 기준 전압을 생성시키기 위하여, 워드선 DWL2에 "H"레벨을 인가하여 더미 셀 DMC2를 선택하고 플레이트선 DPL2에 "H"레벨을 인가해서 비트선 BL2로부터 분극 방향이 반전되지 않을 경우에 해당하는 전하량을 읽어 들인다. 그 다음, 센스 증폭기 SA1이 불평형상태가 되도록 하기 위하여 PMOS 트랜지스터 T1이 ＂오프＂, 트랜지스터 T2가 ＂온＂되어 센스 증폭기 SA1이 작동한다.
이 방법에 있어서, 도 8에 도시된 바와 같이, 분극 방향이 반전되지 않았을 경우에는 기준 전압이 메모리 셀에 접속된 비트선의 전압보다 분명히 높고 분극 방향이 반전되었을 경우에는 낮아진다. 메모리 셀의 분극 방향이 반전되었을 경우에는 도 6a에 도시된 바와 같이 메모리 셀쪽의 비트선이 고준위에, 더미 셀쪽의 비트선이 저준위에 있다. 메모리 셀의 분극 방향이 반전되지 않을 경우에는 도 6b에 도시된 바와 같이 메모리 셀쪽의 비트선이 저준위에, 더미 셀쪽의 비트선이 고준위에 있다. 따라서, 메모리 셀 MC1에 있는 데이타는 정확하게 판독 된다. 게다가 더미 셀에 저장된 데이타가 판독될 때 더미 셀의 분극 방향이 반전되지 않기 때문에, 분극 방향이 반복적으로 반전될 경우에 발생하는 유전 재료의 약화 문제 즉, 메모리 셀과 더미 셀의 억세스 횟수 차로 인해 생기는 기준 전압의 불안정 문제가 해결된다.
도 5는 본 발명의 두번째 실시예를 도시하고 있다. 메모리 셀과 더미 셀의 구조는 첫번째 실시예에서의 구조와 동일하다. 센스 증폭기 SA2는 비트선 BL1과 BL2와 접속되어 있고 NMOS 트랜지스터 T3과 T4는 종래의 래치형 센스 증폭기의 NMOS 트랜지스터와 병렬로 접속되어 있다.
다음, 메모리 셀내에 저장된 데이타를 판독하기 위한 도 5에 도시된 회로의 동작을 설명하기로 한다. 첫번째 실시예와 동일하게, 더미 셀 DMC1과 DMC2의 분극 방향은 더미 셀에 저장된 데이타가 판독될 경우에 분극 방향이 반전되지 않도록 미리 설정된다. 비트선 BL1과 BL2는 미리 그라운드 전압으로 충전된다. 다음, 워드선 WL1에 "H"레벨을 인가하여 메모리 셀 MC1을 선택하고 플레이트선 PL1에 "H"레벨을 인가하여 비트선 BL1으로부터 메모리 셀 MC1에 저장된 데이타를 판독한다. 기준 전압을 생성하기 위하여, 워드선 DWL2에 "H"레벨을 인가하여 더미 셀 DMC2를 선택하고 플레이트선 DPL2에 "H"레벨을 인가하여 비트선 BL2로부터 더미 셀 DMC2의분극 방향이 반전되지 않을 경우에 대응하는 전하량을 판독한다. 그 후, 센스 증폭기 SA2를 불평형 상태로 만들기 위하여 NMOS 트랜지스터 T3은 ＂온＂되고 T4는 ＂오프＂되어서 센스 증폭기 SA2가 작동한다. 따라서, 비트선 BL2의 명시 전압은 메모리 셀의 분극 방향이 반전되지 않을 경우에는 비트선 BL1의 전압보다 높고 메모리 셀의 분극 방향이 반전될 경우에는 비트선 BL1의 전압보다 낮아서 메모리 셀의 데이타가 정확하게 판독된다. 게다가 첫번째 실시예와 동일하게, 더미 셀에 저장된 데이타가 판독될 경우에는 더미 셀의 분극 방향이 반전되지 않으므로 기준 전압의 불안정 문제가 해결된다.
본 발명을 완전하고 명확하게 설명하기 위하여 특정 실시예를 가지고 상술하였지만, 본 발명은 여기서 한정되지 않으며 상술한 원리를 바탕으로 여러 변형예로 구현될 수 있다.
본 발명에 따르면, 더미 셀에 저장된 데이타가 판독될 경우, 더미 셀의 분극 방향이 반전되지 않으므로, 더미 셀 커패시터의 유전체의 약화가 억제되고 메모리 셀과 더미 셀을 억세스하는 횟수의 차이에 의한 기준 전압의 불안정성 문제가 제거될 수 있다. 게다가, 더미 셀의 커패시터 크기가 메모리 셀의 커패시터 크기와 같으므로 커패시터 크기에 대한 설계가 용이해진다.
Claims (4)
- 서로 인접한 비트선들의 복수쌍으로 구성되어 있는 강유전체 기억 장치에 있어서,상기 각각의 비트선들과 접속되고, 제각기 한 개의 강유전체 커패시터와 한 개의 MOS 트랜지스터로 구성되어 있는 복수 개의 메모리 셀 - 상기 강유전체 커패시터의 강유전체 재료의 분극 방향이 상기 메모리 셀에 저장되어 있는 데이타에 대응됨 -;상기 비트선들과 각각 접속되고, 제각기 상기 메모리 셀과 동일한 구조와 동일한 강유전체 커패시터를 가지고 있는 두 개의 더미 셀(dummy cell) - 상기 더미 셀에 저장되어 있는 데이타가 판독될 경우 상기 더미 셀의 강유전체 커패시터의 강유전체 재료의 분극 방향이 반전되지 않도록 설정됨 -; 및상기 비트선들과 접속되고, 의도적으로 불평형되게 함으로써 오프셋(offset)을 생성하기 위한 수단을 가지며, 상기 오프셋에 의해 생성된 전압과 상기 더미 셀로부터 판독된 신호 전압을 참조하여 메모리 셀에 저장되어 있는 데이타를 판독하는 센스 증폭기를 포함하는 것을 특징으로 하는 강유전체 기억 장치.
- 제1항에 있어서,상기 오프셋을 생성하기 위한 수단은 상기 각각의 비트선들과 직렬로 접속되는 상기 센스 증폭기의 회로 소자와 각각 접속되며, 상기 더미 셀에 저장된 상기 데이타가 판독될 경우 두 개 중 하나는 "온"되어지게 구성된 두 개의 MOS 트랜지스터를 포함하는 것을 특징으로 하는 강유전체 기억 장치.
- 제2항에 있어서,상기 두 개의 트랜지스터는 PMOS 트랜지스터인 것을 특징으로 하는 강유전체 기억 장치.
- 제2항에 있어서,상기 두 개의 트랜지스터는 NMOS 트랜지스터인 것을 특징으로 하는 강유전체 기억 장치.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP97-191207 | 1997-07-16 | ||
| JP19120797A JP3196824B2 (ja) | 1997-07-16 | 1997-07-16 | 強誘電体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19990013853A KR19990013853A (ko) | 1999-02-25 |
| KR100293622B1 true KR100293622B1 (ko) | 2001-07-12 |
Family
ID=16270693
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980028393A Expired - Fee Related KR100293622B1 (ko) | 1997-07-16 | 1998-07-14 | 강유전체기억장치 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5926413A (ko) |
| EP (1) | EP0892408B1 (ko) |
| JP (1) | JP3196824B2 (ko) |
| KR (1) | KR100293622B1 (ko) |
| DE (1) | DE69815600T2 (ko) |
| TW (1) | TW388876B (ko) |
Families Citing this family (40)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11273360A (ja) * | 1998-03-17 | 1999-10-08 | Toshiba Corp | 強誘電体記憶装置 |
| JPH11273362A (ja) * | 1998-03-18 | 1999-10-08 | Sharp Corp | 不揮発性半導体記憶装置 |
| KR100363102B1 (ko) * | 1998-07-15 | 2003-02-19 | 주식회사 하이닉스반도체 | 강유전체 메모리 |
| JP4490514B2 (ja) * | 1998-10-08 | 2010-06-30 | 株式会社東芝 | 強誘電体メモリ |
| KR100296917B1 (ko) * | 1999-06-28 | 2001-07-12 | 박종섭 | 강유전체 메모리 소자의 기준 전압 발생 장치 |
| KR100333702B1 (ko) * | 1999-06-28 | 2002-04-24 | 박종섭 | 강유전체 메모리 장치 |
| JP3703655B2 (ja) * | 1999-08-11 | 2005-10-05 | 株式会社東芝 | タイミング信号発生回路 |
| JP3551858B2 (ja) | 1999-09-14 | 2004-08-11 | 日本電気株式会社 | 半導体メモリ装置 |
| KR100348577B1 (ko) | 1999-09-30 | 2002-08-13 | 동부전자 주식회사 | 강유전체 메모리 |
| KR100348576B1 (ko) | 1999-09-30 | 2002-08-13 | 동부전자 주식회사 | 강유전체 메모리 |
| US6573772B1 (en) * | 2000-06-30 | 2003-06-03 | Intel Corporation | Method and apparatus for locking self-timed pulsed clock |
| JP2002197854A (ja) | 2000-12-22 | 2002-07-12 | Matsushita Electric Ind Co Ltd | 強誘電体メモリ装置 |
| JP4329919B2 (ja) | 2001-03-13 | 2009-09-09 | Ｏｋｉセミコンダクタ株式会社 | 半導体メモリおよび半導体メモリの駆動方法 |
| KR100460767B1 (ko) * | 2001-12-20 | 2004-12-09 | 주식회사 하이닉스반도체 | 강유전체 메모리 소자의 기준전압 발생장치 |
| US6826099B2 (en) | 2002-11-20 | 2004-11-30 | Infineon Technologies Ag | 2T2C signal margin test mode using a defined charge and discharge of BL and /BL |
| US6731554B1 (en) * | 2002-11-20 | 2004-05-04 | Infineon Technologies Ag | 2T2C signal margin test mode using resistive element |
| US6876590B2 (en) | 2002-11-20 | 2005-04-05 | Infineon Technologies, Ag | 2T2C signal margin test mode using a defined charge exchange between BL and/BL |
| JP4161951B2 (ja) | 2004-09-16 | 2008-10-08 | セイコーエプソン株式会社 | 強誘電体メモリ装置 |
| JP4470889B2 (ja) | 2006-01-25 | 2010-06-02 | セイコーエプソン株式会社 | 分極転送デバイス、及びその転送制御方法 |
| JP4983062B2 (ja) * | 2006-03-20 | 2012-07-25 | 富士通セミコンダクター株式会社 | メモリ装置 |
| US7649793B1 (en) | 2006-05-04 | 2010-01-19 | Marvell International Ltd. | Channel estimation for multi-level memories using pilot signals |
| US8645793B2 (en) * | 2008-06-03 | 2014-02-04 | Marvell International Ltd. | Statistical tracking for flash memory |
| KR100715979B1 (ko) * | 2006-05-25 | 2007-05-08 | 경북대학교 산학협력단 | 피형 금속 산화막 반도체 게이팅 셀을 이용한 강유전체메모리 |
| US7808834B1 (en) | 2007-04-13 | 2010-10-05 | Marvell International Ltd. | Incremental memory refresh |
| US8031526B1 (en) | 2007-08-23 | 2011-10-04 | Marvell International Ltd. | Write pre-compensation for nonvolatile memory |
| US8189381B1 (en) | 2007-08-28 | 2012-05-29 | Marvell International Ltd. | System and method for reading flash memory cells |
| US8085605B2 (en) | 2007-08-29 | 2011-12-27 | Marvell World Trade Ltd. | Sequence detection for flash memory with inter-cell interference |
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| US9899073B2 (en) | 2016-06-27 | 2018-02-20 | Micron Technology, Inc. | Multi-level storage in ferroelectric memory |
| US10847201B2 (en) | 2019-02-27 | 2020-11-24 | Kepler Computing Inc. | High-density low voltage non-volatile differential memory bit-cell with shared plate line |
| US11476260B2 (en) | 2019-02-27 | 2022-10-18 | Kepler Computing Inc. | High-density low voltage non-volatile memory with unidirectional plate-line and bit-line and pillar capacitor |
| JP2020155187A (ja) | 2019-03-22 | 2020-09-24 | ソニーセミコンダクタソリューションズ株式会社 | 強誘電体メモリおよびそのメモリ素子 |
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-
1997
- 1997-07-16 JP JP19120797A patent/JP3196824B2/ja not_active Expired - Fee Related
-
1998
- 1998-07-14 KR KR1019980028393A patent/KR100293622B1/ko not_active Expired - Fee Related
- 1998-07-15 US US09/115,344 patent/US5926413A/en not_active Expired - Lifetime
- 1998-07-16 DE DE69815600T patent/DE69815600T2/de not_active Expired - Fee Related
- 1998-07-16 TW TW087111633A patent/TW388876B/zh not_active IP Right Cessation
- 1998-07-16 EP EP98113296A patent/EP0892408B1/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09134594A (ja) * | 1995-11-08 | 1997-05-20 | Hitachi Ltd | 半導体不揮発メモリ |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0892408A3 (en) | 2000-08-16 |
| EP0892408B1 (en) | 2003-06-18 |
| DE69815600D1 (de) | 2003-07-24 |
| US5926413A (en) | 1999-07-20 |
| TW388876B (en) | 2000-05-01 |
| DE69815600T2 (de) | 2004-04-29 |
| KR19990013853A (ko) | 1999-02-25 |
| EP0892408A2 (en) | 1999-01-20 |
| JP3196824B2 (ja) | 2001-08-06 |
| JPH1139882A (ja) | 1999-02-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 19980714 |
|
| PA0201 | Request for examination |
Patent event code: PA02012R01D Patent event date: 19980714 Comment text: Request for Examination of Application |
|
| PG1501 | Laying open of application | ||
| E902 | Notification of reason for refusal | ||
| PE0902 | Notice of grounds for rejection |
Comment text: Notification of reason for refusal Patent event date: 20000825 Patent event code: PE09021S01D |
|
| E701 | Decision to grant or registration of patent right | ||
| PE0701 | Decision of registration |
Patent event code: PE07011S01D Comment text: Decision to Grant Registration Patent event date: 20010316 |
|
| GRNT | Written decision to grant | ||
| PR0701 | Registration of establishment |
Comment text: Registration of Establishment Patent event date: 20010404 Patent event code: PR07011E01D |
|
| PR1002 | Payment of registration fee |
Payment date: 20010406 End annual number: 3 Start annual number: 1 |
|
| PG1601 | Publication of registration | ||
| PR1001 | Payment of annual fee |
Payment date: 20040323 Start annual number: 4 End annual number: 4 |
|
| PR1001 | Payment of annual fee |
Payment date: 20050322 Start annual number: 5 End annual number: 5 |
|
| FPAY | Annual fee payment |
Payment date: 20060327 Year of fee payment: 6 |
|
| PR1001 | Payment of annual fee |
Payment date: 20060327 Start annual number: 6 End annual number: 6 |
|
| LAPS | Lapse due to unpaid annual fee | ||
| PC1903 | Unpaid annual fee |