JP4541530B2 - 集積メモリ - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、メモリセルと基準セルとを有する集積メモリに関する。
【０００２】
【従来の技術】
ＦＲＡＭ（Ferroelectric Random Access Memory）の形態の上記のような集積メモリはＵＳ５８４４８３２Ａに記載されている。基準セルはメモリのビット線に基準電位を形成するために使用され、この基準電位の形成はメモリセルの１つにアクセスが行われる前に行われる。メモリセルの選択はこれに接続されたワード線を介して行われ、これに対して基準セルの選択はこれに接続された基準ワード線を介して行われる。
【０００３】
集積メモリにおいて欠陥を修復するために冗長なメモリセルを設けることは一般的に公知であり、ここでこれらの冗長なメモリセルは冗長なワード線に接続されている。相応のロジックをプログラムすることによって、メモリの動作中に冗長なワード線とそれに接続された冗長なメモリセルとが、通常のワード線とそれに接続されたメモリセルとにアドレスについて置き換わることが可能である。
【０００４】
【発明が解決しようとする課題】
本発明の課題は、通常のメモリセルと基準セルとを共に有しかつ欠陥の修復が冗長なメモリセルによって実行される集積メモリを改善して、冗長な素子に対してできる限り少ないスペースしか消費しないようにすることである。
【０００５】
【課題を解決するための手段】
上記課題は、請求項１の特徴部分に記載された構成を有する集積メモリによって解決される。
【０００６】
本発明の有利な実施形態は従属請求項に記載されている。
【０００７】
【発明の実施の形態】
本発明の集積メモリでは冗長なセルが設けられており、これらのセルはメモリの冗長なワード線とビット線との交差点に配置されている。さらにこのメモリはプログラム可能なアクティブ化ユニットを有しており、ここでこのアクティブ化ユニットのプログラム状態に依存して、前記の冗長なワード線とこのワード線に接続された冗長なメモリセルとが、メモリの動作中に、ワード線の１つとこのワード線に接続されたメモリセルとに置き換わるか、または基準ワード線とこのワード線に接続された基準セルとに置き換わる。
【０００８】
従来のワード線冗長化法では、冗長なワード線は通常のワード線の１つをアドレスについて置き換えるためにだけにしかプログラム可能でないのに対して、本発明の集積メモリでは、冗長なワード線をこのために使用すべきか、または基準ワード線の１つを置き換えるために使用すべきかを選択することができる。したがって本発明により、冗長なワード線とこれに接続された冗長なメモリセルとによって、通常のメモリセルの欠陥も、基準セルの欠陥も、ないしはこれらに接続された通常のワード線ないしは基準ワード線の欠陥も修復可能である。このことが意味するのは、ワード線冗長化法を使用する際に格段にフレキシビリティが高いことである。これに対して別個の冗長なワード線を、一方では通常のワード線の欠陥を修復するため、他方では基準ワード線の１つの欠陥を修復するために設けようとすれば、この集積メモリは本発明のメモリよりも数多くの冗長なワード線を有しなければならないことになってしまう。すなわち本発明の元になっている認識とは、メモリは、数多くの通常のワード線を有してはいるものの、極めてわずかな数の、すなわち例えば１つまたは２つの基準ワード線しかメモリブロック毎に有していないということである。このために基準ワード線の１つが欠陥を有する確率は、通常のワード線の１つに欠陥が発生する確率よりも格段に低い。したがって別個のワード線を、一方では通常のワード線を修復するために、他方では基準ワード線を修復するために設けることは効率的でない。したがって共通の冗長なワード線を、通常のワード線の１つまたは基準ワード線の１つを選択的に修復するために設けることによって、本発明では冗長なワード線の数を比較的少なく保つことができ、これによって必要なスペースも同様にわずかである。
【０００９】
本発明の発展形態では、集積メモリのアクティブ化ユニットは第１部分ユニットを有しており、このユニットは、冗長なワード線によってメモリの動作中にワード線の１つを置き換えるか、または基準ワード線の１つを置き換えるかを区別するために使用される。さらにこのアクティブ化ユニットは第２部分ユニットを有しており、このユニットが、アクティブ化ユニットによる冗長なワード線のアクティブ化時点を決定する。このためにこの第２部分ユニットは、メモリセルの１つへアクセスする際に、基準ワード線を冗長なワード線によって置き換える場合には、ワード線の１つがアクティブ化される前に、この冗長なワード線を基準電位の形成のためにアクティブ化する。ワード線の１つを冗長なワード線によって置き換える場合には、第２部分ユニットは、基準電位の形成のために基準ワード線がアクティブ化された後はじめて、この冗長なワード線をアクティブ化する。
【００１０】
【実施例】
本発明を以下、図面に示した集積メモリの実施例に基づいて詳しく説明する。
【００１１】
図１は、集積メモリのメモリセルＭＣを示しており、これらのメモリセルはビット線ＢＬｉ，／ＢＬｉと、ワード線ＷＬｉとの交差点に配置されている。このメモリは多数のワード線ＷＬｉを有しているが、図１ではそのうちの３つだけが示されている。さらにこのメモリは多数のビット線を有しており、図１ではそのうち２つのビット線対だけを示した。各ビット線対には読み出しアンプＳＡが接続されており、このアンプはビット線対に発生する差分信号を増幅するために使用される。各ビット線対の２つのビット線ＢＬ１，／ＢＬ１；ＢＬ２，／ＢＬ２は、短絡トランジスタＳＨを介して相互に接続されている。短絡トランジスタＳＨのゲートは、短絡信号ＥＱに接続されている。
【００１２】
図１のメモリはさらに基準セルＣＲＥＦを有しており、これらのセルはビット線ＢＬｉ，／ＢＬｉと、基準ワード線ＷＬＲＥＦ，／ＷＬＲＥＦとの交差点に配置されている。基準セルＣＲＥＦは、引き続き以下でさらに詳しく説明するように、基準電位をビット線に形成するために使用されている。さらにこのメモリは冗長なメモリセルＲＣを有しており、これらのメモリセルはビット線ＢＬｉ，／ＢＬｉと、冗長なワード線ＲＷＬ１，ＲＷＬ２との交差点に配置されている。
【００１３】
メモリセルＭＣ、基準セルＣＲＥＦおよび冗長なメモリセルＲＣの構造はそれぞれ同じである。図１では２つの基準セルＣＲＥＦだけが明に示されており、これに対して残りの基準セルＣＲＥＦ、メモリセルＭＣおよび冗長なメモリセルＲＣは、メモリセル領域の各交差点において正方形だけで示されている。各セルは選択トランジスタＴおよびメモリコンデンサＣを有している。メモリコンデンサＣは強誘電性誘電体である。メモリはＦＲＡＭ形の強誘電性メモリである。メモリコンデンサＣの一方の電極は、選択トランジスタＴの制御可能区間を介して所属のビット線ＢＬｉ；／ＢＬｉに接続されている。メモリコンデンサＣの他方の電極は、プレートの電位ＶＰに接続されている。選択トランジスタＴのゲートは、所属のワード線ＷＬｉないしは基準ワード線ＷＬＲＥＦ，／ＷＬＲＥＦないしは冗長なワード線ＲＷＬ１，ＲＷＬ２に接続されている。
【００１４】
ワード線ＷＬｉは、行デコーダＲＤＥＣの出力側に接続されている。基準ワード線ＷＬＲＥＦ，／ＷＬＲＥＦは制御ユニットＣＴＲの出力側に接続されている。冗長なワード線ＲＷＬ１，ＲＷＬ２は、アクティブ化ユニットＡＫＴの出力側に接続されている。アクティブ化ユニットＡＫＴおよび行デコーダＲＤＥＣの入力側には行アドレスＲＡＤＲが供給される。
【００１５】
以下では図３に基づいて、図１に示した回路の動作の仕方を説明する。ここで説明されているのは、いずれのメモリセルＭＣまたは基準セルＣＲＥＦにも欠陥が生じておらず、したがって冗長なワード線ＲＷＬ１，ＲＷＬ２の１つのアクティブ化がアクティブ化ユニットＡＫＴによって行われない場合である。ここで例で説明しているのは、ワード線ＷＬ１とビット線ＢＬ１との交差点にあるメモリセルＭＣへのアクセスである。まず２つのビット線ＢＬ１，／ＢＬ１がアースに放電される。すでにあらかじめ、ビット線ＢＬ１に接続された基準セルＣＲＥＦには論理「１」が、またビット線路／ＢＬ１に接続された基準セルＣＲＥＦには論理「０」が記憶される。２つの基準ワード線ＷＬＲＥＦ，／ＷＬＲＥＦがハイレベルをとると直ちに、第１ビット線対ＢＬ１，／ＢＬ１に接続されている２つの基準セルＣＲＥＦの内容が、これら２つのビット線に読み出される。２つの基準ワード線が再びローレベルをとった後、２つのビット線ＢＬ１，／ＢＬ１が、短絡トランジスタＳＨのゲートにおける短絡信号ＥＱのハイレベルによって短絡される。これによってあらかじめ２つのビット線ＢＬ１，／ＢＬ１に印加されていた電位の平均値に相応する所望の基準電位ＶＲＥＦが２つのビット線に調整される。
【００１６】
短絡信号ＥＱがローレベルをとることによって短絡トランジスタＳＨが再び遮断された後、第１ワード線ＷＬ１は、行デコーダＲＤＥＣに供給された行アドレスＲＡＤＲに依存してハイレベルになり、これによって例えば、読み出すべきメモリセルＭＣの選択トランジスタＴが、交差点において第１ビット線ＢＬ１に導通接続される。図３ではこのメモリセルＭＣに論理「１」が記憶されていることとした。これによって第１ビット線ＢＬ１の電位が、はじめのうちはまだ第２のビット線／ＢＬ１に保持されている基準電位ＶＲＥＦに対して上昇する。引き続き時点ｔ_SAに、それまでは非アクティブ化されていた読み出しアンプＳＡがアクティブ化され、これによってこのアンプはビット線対ＢＬ１，／ＢＬ１の差分信号をフルの給電レベルＶＤＤ、アースに増幅する。
【００１７】
図３から分かるのは、メモリセルＭＣに読み出しアクセスを行う毎にまず２つの基準ワード線ＷＬＲＥＦ，／ＷＬＲＥＦをアクティブ化しなければならないことであり、これはメモリセルＭＣに接続されたワード線ＷＬｉをアクティブ化する前に基準電位ＶＲＥＦを形成するためである。
【００１８】
図１に示した冗長なワード線ＲＷＬ１，ＲＷＬ２とこれに接続された冗長なメモリセルＲＣとは、冗長の場合にそれぞれ使用されて選択的にワード線ＷＬｉの１つとこれに接続されたメモリセルＭＣとに置き換わるか、または基準ワード線ＷＬＲＥＦ，／ＷＬＲＥＦの１つとこれらに接続された基準セルＣＲＥＦとに置き換わる。ここで第１の冗長なワード線ＲＷＬ１はワード線ＷＬ１，ＷＬ３またはＷＬＲＥＦだけを置き換えることができ、ここでこれらのワード線のメモリセルはビット線ＢＬ１，ＢＬ２との交差点に配置されている。これに対して第２の冗長なワード線ＲＷＬ２は欠陥ワード線ＷＬ２ないしは欠陥基準ワード線／ＷＲＥＦを置き換えるために使用され、ここでこれらのワード線のメモリセルはビット線／ＢＬ１，／ＢＬ２との交差点に配置されている。
【００１９】
ワード線ＷＬｉの１つが、冗長なワード線ＲＷＬ１，ＲＷＬ２の１つによって「修復」される場合、後者は前者のアドレスを置き換える。すなわち相応の行アドレスＲＡＤＲが供給される場合、置き換わる冗長のワード線は、置き換えるべきワード線に代わってアクティブ化される。
【００２０】
基準ワード線ＷＬＲＥＦ，／ＷＬＲＥＦの１つが、冗長なワード線ＲＷＬ１，ＲＷＬ２によって「修復」される場合、後者はワード線ＷＬｉの１つをアクティブ化する前、ビット線に基準電位ＶＲＥＦを形成するために、置き換えるべき基準ワード線に代わってアクティブ化される。
【００２１】
アクティブ化ユニットＡＫＴを介して、冗長なワード線ＲＷＬ１，ＲＷＬ２の１つがアクティブ化されると（これについてはさらに図２に基づいて説明する）、アクティブ化ユニットＡＫＴは、制御ユニットＣＴＲないしは行デコーダＲＤＥＣを制御信号ＤＡＫＴによって制御して、置き換えるべきワード線ＷＬｉないしは基準ワード線ＷＬＲＥＦ，／ＷＬＲＥＦがアクティブ化されないようにする。
【００２２】
冗長なワード線によって通常のワード線ＷＬｉの１つ、または基準ワード線ＷＬＲＥＦ，／ＷＲＥＦの１つのいずれが置き換えられるのに応じて、冗長なワード線のアクティブ化が、アクティブ化ユニットＡＫＴによって図３から分かる時間特性で行われる。これによって保証されるのは、冗長なワード線が、ワード線ＷＬｉの１つを置き換える場合に基準ワード線ＷＬＲＥＦ，／ＷＬＲＥＦのアクティブ化後、ひいてはこれに関連する基準電位ＶＲＥＦの形成後にはじめてアクティブ化されることであり、また冗長なワード線が、基準ワード線ＷＬＲＥＦ，／ＷＬＲＥＦの１つを置き換える場合、ワード線ＷＬｉの１つがアクティブ化される前にすでにアクティブ化されて、これらによって基準電位ＶＲＥＦがビット線に形成されることである。
【００２３】
図２は図１のアクティブ化ユニットＡＫＴの構造を示している。アクティブ化ユニットＡＫＴは、冗長なワード線ＲＷＬ１，ＲＷＬ２毎に、図２に示した部材を有する。ここに示したのは第１の冗長なワード線ＲＷＬ１に配属された部材だけである。アクティブ化ユニットＡＫＴは、第１マルチプレクサＭＵＸ１と、第２マルチプレクサＭＵＸ２と、第１部分ユニットＵ１と、第２部分ユニットＵ２とを有する。第１部分ユニットＵ１はプログラム可能であり、これによって冗長なワード線ＲＷＬ１が、ワード線ＷＬｉの１つ、または基準ワード線ＷＬＲＥＦ，／ＷＬＲＥＦの１つのいずれの置き換えに使用されるかを決定することができる。第１部分ユニットＵ１は、マルチプレクサＭＵＸ１，ＭＵＸ２の切換状態を制御する。冗長なワード線ＲＷＬ１が通常のワード線ＷＬｉの１つを置き換える場合、２つのマルチプレクサＭＵＸ１，ＭＵＸ２の第１入力側ＩＮ１の信号が、それらの出力信号を決定する。これに対して冗長なワード線ＲＷＬ１が基準ワード線ＷＬＲＥＦ，／ＷＬＲＥＦの１つを置き換える場合、２つのマルチプレクサＭＵＸ１，ＭＵＸ２の第２入力側ＩＮ２の信号がマルチプレクサの出力信号を決定する。
【００２４】
第１マルチプレクサＭＵＸ１の第１入力側ＩＮ１は、比較器ＣＭＰの出力側に接続されている。これの第１の入力側は電気的なヒューズの形態のプログラム可能な素子Ｆに接続されており、これらは置き換えるべきワード線ＷＬｉのアドレスを設定するために使用される。比較器ＣＭＰの第２の入力側には行アドレスＲＡＤＲが供給される。比較器ＣＭＰによってその２つの入力信号が一致することが検出されると、その出力側はハイレベルをとる。つぎに第１マルチプレクサＭＵＸ１は冗長なワード線ＲＷＬ１のアクティブ化を実行する。これはこのマルチプレクサが給電電位ＶＤＤにトランジスタＴを介して接続されると直ちに行われる。トランジスタＴが導通接続される時点は、第２マルチプレクサＭＵＸ２の出力信号によって決定される。ワード線ＷＬｉの１つを冗長なワード線ＲＷＬ１によって置き換える際には、このことは第２マルチプレクサＭＵＸ２の第１入力側ＩＮ１に接続されている第１タイマユニットＴ１の出力信号によって決定される。第１タイマユニットＴ１によってトランジスタＴの導通接続と、ひいては第１マルチプレクサＭＵＸ１のアクティブ化とが給電電位ＶＤＤとの接続によって行われる。これは基準電位ＶＲＥＦが図３のように基準ワード線ＷＬＲＥＦ，／ＷＬＲＥＦによって形成された後はじめて行われる。
【００２５】
第１マルチプレクサＭＵＸ１の第２入力側ＩＮ２は給電電位ＶＤＤに接続されている。第２マルチプレクサＭＵＸ２の第２入力側ＩＮ２は第２タイマユニットＴ２に接続されており、これはトランジスタＴを介して第１マルチプレクサＭＵＸ１を、基準ワード線ＷＬＲＥＦ，／ＷＬＲＥＦの図３に示した時間特性でアクティブ化する。冗長なワード線ＲＷＬ１が基準ワード線ＷＬＲＥＦ，／ＷＬＲＥＦの１つを置き換える場合、第１マルチプレクサＭＵＸ１の第２入力側ＩＮ２の給電電位ＶＤＤに基づいて、冗長なワード線ＲＷＬ１のアクティブ化が行われる。これはトランジスタＴが、第２タイマユニットＴ２に依存して導通接続されると直ちに行われる。
【００２６】
図２の第１部分ユニットＵ１はさらに制御信号ＤＡＫＴの形成に使用される。この制御信号に依存して図１の行デコーダＲＤＥＣないしは制御ユニットＣＴＲが制御されて、それぞれ冗長なワード線ＲＷＬ１によって置き換えるべきワード線ＷＬｉないしは基準ワード線ＷＬＲＥＦのアクティブ化は行われない。
【図面の簡単な説明】
【図１】本発明の集積メモリのセル領域を示す図である。
【図２】図１のメモリのアクティブ化ユニットを示す図である。
【図３】図１のメモリの電位経過を示す図である。
【符号の説明】
ＭＣ メモリセル
ＢＬ１，／ＢＬ１，ＢＬ２，／ＢＬ２ ビット線
ＷＬ１，ＷＬ２，ＷＬ３ ワード線
ＳＡ 読み出しアンプ
ＳＨ 短絡トランジスタ
ＥＱ 短絡トランジスタ
ＣＲＥＦ 基準セル
ＲＣ 冗長なメモリセル
ＲＷＬ 冗長なメモリセル
Ｔ 選択トランジスタ
Ｃ メモリコンデンサ
ＶＰ プレート電位
ＲＤＥＣ 行デコーダ
ＣＴＲ 制御ユニット
ＡＫＴ アクティブ化ユニット
ＲＡＤＲ 行アドレス
ＶＲＥＦ 基準電位
ＤＡＫＴ 制御信号
ＭＵＸ１，ＭＵＸ２ マルチプレクサ
Ｕ１，Ｕ２ 部分ユニット
ＣＭＰ 比較器
Ｆ プログラム可能素子
Ｔ１，Ｔ２ タイマユニット

Claims (2)

1. メモリセル（ＭＣ）と、基準セル（ＣＲＥＦ）と、冗長なメモリセル（ＲＣ）と、プログラム可能なアクティブ化ユニット（ＡＫＴ）とを有しており、
   前記メモリセル（ＭＣ）は、ワード線（ＷＬｉ）とビット線（ＢＬｉ，／ＢＬｉ）との交差点に配置されており、
   前記基準セル（ＣＲＥＦ）は、少なくとも１つの基準ワード線（ＷＬＲＥＦ，／ＷＬＲＥＦ）とビット線（ＢＬｉ，／ＢＬｉ）との交差点に配置されており、かつメモリセル（ＭＣ）の１つへアクセスする前に、基準電位（ＶＲＥＦ）をビット線に形成するために使用され、
   前記冗長なメモリセル（ＲＣ）は、冗長なワード線（ＲＷＬ１，ＲＷＬ２）とビット線（ＢＬｉ，／ＢＬｉ）との交差点に配置されており、
   前記アクティブ化ユニット（ＡＫＴ）のプログラム状態に依存して、前記冗長なワード線（ＲＷＬ１，ＲＷＬ２）と該ワード線に接続された冗長なメモリセル（ＲＣ）とが、メモリの動作中に、ワード線（ＷＬｉ）の１つと該ワード線に接続されたメモリセル（ＭＣ）とに置き換わるか、または基準ワード線（ＷＬＲＥＦ，／ＷＬＲＥＦ）と該ワード線に接続された基準セル（ＣＲＥＦ）とに置き換わることを特徴とする
   集積メモリ。
2. 前記アクティブ化ユニット（ＡＫＴ）は、第１部分ユニット（Ｕ１）と第２部分ユニット（Ｕ２）とを有しており、
   前記第１部分ユニット（Ｕ１）は、冗長なワード線（ＲＷＬ１，ＲＷＬ２）が、メモリの動作中に、ワード線（ＷＬｉ）の１つ、または基準ワード線（ＷＬＲＥＦ，／ＷＬＲＥＦ）のいずれに置き換わるのかを区別するために使用され、
   前記第２部分ユニット（Ｕ２）は、冗長なワード線（ＲＷＬ１，ＲＷＬ２）がアクティブ化ユニット（ＡＫＴ）によってアクティブ化される時点を決定し、ここで当該決定は、メモリセル（ＭＣ）の１つにアクセスする際に、
   基準ワード線（ＷＬＲＥＦ，／ＷＬＲＥＦ）を冗長なワード線（ＲＷＬ１，ＲＷＬ２）によって置き換える場合には、ワード線（ＷＬｉ）の１つがアクティブ化される前に、アクティブ化ユニット（ＡＫＴ）が冗長なワード線（ＲＷＬ１，ＲＷＬ２）を基準電位（ＶＲＥＦ）の形成のためにアクティブ化し、
   ワード線（ＷＬｉ）の１つを冗長なワード線（ＲＷＬ１，ＲＷＬ２）によって置き換える場合には、基準電位（ＶＲＥＦ）の形成のために基準ワード線（ＷＬＲＥＦ，／ＷＬＲＥＦ）がアクティブ化された後はじめて、アクティブ化ユニット（ＡＫＴ）が冗長なワード線（ＲＷＬ１，ＲＷＬ２）をアクティブ化することによって行われる
   請求項１に記載の集積メモリ。

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