JPH0297000A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
- Publication number
- JPH0297000A JPH0297000A JP63249359A JP24935988A JPH0297000A JP H0297000 A JPH0297000 A JP H0297000A JP 63249359 A JP63249359 A JP 63249359A JP 24935988 A JP24935988 A JP 24935988A JP H0297000 A JPH0297000 A JP H0297000A
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- 239000004065 semiconductor Substances 0.000 title claims description 11
- 230000004044 response Effects 0.000 claims abstract description 13
- 230000015654 memory Effects 0.000 claims description 18
- 239000003990 capacitor Substances 0.000 abstract description 6
- 238000010200 validation analysis Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 9
- 230000002950 deficient Effects 0.000 description 3
- 230000003213 activating effect Effects 0.000 description 2
- 230000004913 activation Effects 0.000 description 2
- 241000838698 Togo Species 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、一般に半導体メモリ装置に関し、特に、冗
長メモリセルをｒｌ−する半導体メモリ装置に関する。
長メモリセルをｒｌ−する半導体メモリ装置に関する。
［従来の技術］
従来、ダイナミックランダムアクセスメモリ（以下Ｄ
ＲＡ Ｍという）では、記憶容量の増加に伴う歩留りの
低下を改りするため、冗長回路が設けられている。冗長
回路は、不良のメモリセルが発見されたとき、予め用意
されているスペアメモリセルを用いて不良のメモリセル
を置換するための回路をいう。冗長回路を使用するか否
か、また、使用するとしたらどこに使用するかなどは、
予めプログラムしておく必要があり、一般にヒユーズの
切１１ｉによりプログラムかなされている。
ＲＡ Ｍという）では、記憶容量の増加に伴う歩留りの
低下を改りするため、冗長回路が設けられている。冗長
回路は、不良のメモリセルが発見されたとき、予め用意
されているスペアメモリセルを用いて不良のメモリセル
を置換するための回路をいう。冗長回路を使用するか否
か、また、使用するとしたらどこに使用するかなどは、
予めプログラムしておく必要があり、一般にヒユーズの
切１１ｉによりプログラムかなされている。
第３図は、従来のＤＲＡＭを示すブロック図である。第
３図を参照して、このＤＲＡＭは、データ信号をストア
するためのメモリセルを篩えたメモリアレイ２０と、メ
モリセルを選択するためのアドレス信号を受けるアドレ
スバッファ１２と、アドレス信号をデコードするロウデ
コーダ１５およびカラムデコーダ１６と、メモリアレイ
２０に接続されメモリセルにストアされた信号を増幅し
て読出すセンスアンプ１７と、データ信号を入出力する
ための入力バッファ１３および出力バッファ１４とを含
む。
３図を参照して、このＤＲＡＭは、データ信号をストア
するためのメモリセルを篩えたメモリアレイ２０と、メ
モリセルを選択するためのアドレス信号を受けるアドレ
スバッファ１２と、アドレス信号をデコードするロウデ
コーダ１５およびカラムデコーダ１６と、メモリアレイ
２０に接続されメモリセルにストアされた信号を増幅し
て読出すセンスアンプ１７と、データ信号を入出力する
ための入力バッファ１３および出力バッファ１４とを含
む。
冗長回路としてこのＤＲＡＭには、メモリアレイ２０中
に設けられたスペアメモリセルの列２０Ｓと、センスア
ンプ１７中に設けられたスペアセンスアンプ１７ｓと、
カラムデコーダ１６中に設けられたスペアカラムデコー
ダ１６ｓと、予めプログラムを行なうことによりスペア
カラムデコーダ１６ｓおよびスペアセンスアンプ１７ｓ
を有効化するためのプログラム回路１０ａとか設けられ
ている。プログラム回路１０ａ中にはプログラムのため
のヒユーズが設けられており、不良のメモリセルか発見
されたとき、このヒユーズが切断される。ヒユーズが切
断されたとき、プログラム回路１０ａから１−ｊ−効化
信号ＥＦが出力され、スペアカラムデコーダ１６ｓおよ
びスペアセンスアンプ１７ｓは信号ＥＦに応答して−ａ
効化される。
に設けられたスペアメモリセルの列２０Ｓと、センスア
ンプ１７中に設けられたスペアセンスアンプ１７ｓと、
カラムデコーダ１６中に設けられたスペアカラムデコー
ダ１６ｓと、予めプログラムを行なうことによりスペア
カラムデコーダ１６ｓおよびスペアセンスアンプ１７ｓ
を有効化するためのプログラム回路１０ａとか設けられ
ている。プログラム回路１０ａ中にはプログラムのため
のヒユーズが設けられており、不良のメモリセルか発見
されたとき、このヒユーズが切断される。ヒユーズが切
断されたとき、プログラム回路１０ａから１−ｊ−効化
信号ＥＦが出力され、スペアカラムデコーダ１６ｓおよ
びスペアセンスアンプ１７ｓは信号ＥＦに応答して−ａ
効化される。
第４図は、従来のプログラム回路１０ａを示す回路図で
ある。第４図を参照して、このプログラム回路１０ａは
、−万端が接地Ｖｓｓに接続されたプログラムのための
ヒユーズ３と、電源Ｖｃｃとヒユーズ３の他方端との間
に各々並列に接続されたキャパシタ１、抵抗２、および
ＰＭＯ５Ｉ−ランジスタ５と、トランジスタ５のドレイ
ンとゲー！・との間に接続されたインバータ４とを含む
。ヒユーズ３の他方端は出力端子６に接続され、前述の
有効化信号か端子６を介して出力される。
ある。第４図を参照して、このプログラム回路１０ａは
、−万端が接地Ｖｓｓに接続されたプログラムのための
ヒユーズ３と、電源Ｖｃｃとヒユーズ３の他方端との間
に各々並列に接続されたキャパシタ１、抵抗２、および
ＰＭＯ５Ｉ−ランジスタ５と、トランジスタ５のドレイ
ンとゲー！・との間に接続されたインバータ４とを含む
。ヒユーズ３の他方端は出力端子６に接続され、前述の
有効化信号か端子６を介して出力される。
抵抗２は、消費電力を減らすため、ヒユーズ３が切断さ
れないときの電源Ｖｃｃから接地Ｖｓｓに流れる貫通電
流を減じることができるように、高い１氏ＩＩ′Ｌｌ直
を持っている。−ｈ゛、ヒユーズ３は、切断されていな
いとき、抵抗２と比較して無硯できるくらいの低い抵抗
値を持っている。
れないときの電源Ｖｃｃから接地Ｖｓｓに流れる貫通電
流を減じることができるように、高い１氏ＩＩ′Ｌｌ直
を持っている。−ｈ゛、ヒユーズ３は、切断されていな
いとき、抵抗２と比較して無硯できるくらいの低い抵抗
値を持っている。
動作において、ヒユーズ３が１ｊＪＩｔｌされていない
とき、インバータ４の入力電圧は、抵抗２およびヒユー
ズ３の抵抗値の比によって決まるので、低レベルとなる
。したがって、インバータ４は１カルベルの電圧をトラ
ンジスタ５のゲートに与え、トランジスタ５がオフ状態
になる。したがって、低レベルの出力電圧が端子６を介
して出力される。
とき、インバータ４の入力電圧は、抵抗２およびヒユー
ズ３の抵抗値の比によって決まるので、低レベルとなる
。したがって、インバータ４は１カルベルの電圧をトラ
ンジスタ５のゲートに与え、トランジスタ５がオフ状態
になる。したがって、低レベルの出力電圧が端子６を介
して出力される。
一方、ヒユーズ３か切断されたとき、インバータ４の入
力電圧が高レベルとなり、トランジスタ５のゲートにｆ
ルレベルの電圧かりえられる。したかって、トランジス
タ５がオンし、高レベルの電圧信号が端子６を介して出
力される。なお、キャパシタ１は、電源Ｖｃｃが早く立
上がったとき、出力電圧を素早く高レベルに立上げるた
めに設けられている。また、電源Ｖｃｃが緩やかに立上
がるとき、出力電圧は抵抗２により高レベルに引上げら
れる。
力電圧が高レベルとなり、トランジスタ５のゲートにｆ
ルレベルの電圧かりえられる。したかって、トランジス
タ５がオンし、高レベルの電圧信号が端子６を介して出
力される。なお、キャパシタ１は、電源Ｖｃｃが早く立
上がったとき、出力電圧を素早く高レベルに立上げるた
めに設けられている。また、電源Ｖｃｃが緩やかに立上
がるとき、出力電圧は抵抗２により高レベルに引上げら
れる。
［発明が解決しようとする課題］
しかしながら、ヒユーズ３が不完全にＦＪＪ断された場
合、電源Ｖｃｃからの電流がリークした状態となる。こ
の場合、抵抗２のみによってインバータ４の入力電圧を
高レベルに引上げるのに１１Ｊ７間がかかる。また、切
断の状態によっては、インバータ４の入力電圧のレベル
が安定しないこととなり、正確なプログラムが行なわれ
ないこととなる。
合、電源Ｖｃｃからの電流がリークした状態となる。こ
の場合、抵抗２のみによってインバータ４の入力電圧を
高レベルに引上げるのに１１Ｊ７間がかかる。また、切
断の状態によっては、インバータ４の入力電圧のレベル
が安定しないこととなり、正確なプログラムが行なわれ
ないこととなる。
この発明は、上記のような課ｊ１℃を解決するためにな
されたもので、ヒユーズ手段の切断が不完全であっても
、冗長メモリセルにアクセスするための冗長アクセス手
段を正確に有効化することのできる半導体メモリ装置を
得ることを目的とする。
されたもので、ヒユーズ手段の切断が不完全であっても
、冗長メモリセルにアクセスするための冗長アクセス手
段を正確に有効化することのできる半導体メモリ装置を
得ることを目的とする。
［課題を解決するだめの手段］
この発明に係る半導体メモリ装置は、冗長メモＪセルに
アクセスするための冗長アクセス手段と、ヒユーズ手段
の切断によってなされるプログラムにバづいて冗長アク
セス手段を（−ｉ効化するためのＧ効化信号を発生する
Ｈ効化手段と、外部から与えられる信号に応答してＨ効
化信号の発生を早める手段とを含む。
アクセスするための冗長アクセス手段と、ヒユーズ手段
の切断によってなされるプログラムにバづいて冗長アク
セス手段を（−ｉ効化するためのＧ効化信号を発生する
Ｈ効化手段と、外部から与えられる信号に応答してＨ効
化信号の発生を早める手段とを含む。
［作用コ
この発明における半導体メモリ装置では、外部から与え
られる信号に応答して冗長アクセス手段を有効化するた
めの信号の発生が早められる。その結果、ヒユーズ手段
が不完全に切断された場合でも、冗長アクセス手段が素
早く有効化される。
られる信号に応答して冗長アクセス手段を有効化するた
めの信号の発生が早められる。その結果、ヒユーズ手段
が不完全に切断された場合でも、冗長アクセス手段が素
早く有効化される。
したがって、冗長アクセス手段の有効化が正確に行なわ
れる。
れる。
［発明の実施例］
第１図は、この発明の一実施例を示すダイナミックラン
ダムアクセスメモリ（以下ＤＲＡＭという）のブロック
図である。第１図を参照して、このＤＲＡＭには、アド
レス信号または入力データ信号などの変化に応答してワ
ンショットパルス信号ＰＳを発生するパルス発生回路１
１と、信号ＰＳを受けるように接続された改善されたプ
ログラム回路１０ｂとが設けられている。他の回路構成
については、第３図に示された従来のものと同様であり
、説明は省略される。
ダムアクセスメモリ（以下ＤＲＡＭという）のブロック
図である。第１図を参照して、このＤＲＡＭには、アド
レス信号または入力データ信号などの変化に応答してワ
ンショットパルス信号ＰＳを発生するパルス発生回路１
１と、信号ＰＳを受けるように接続された改善されたプ
ログラム回路１０ｂとが設けられている。他の回路構成
については、第３図に示された従来のものと同様であり
、説明は省略される。
パルス発生回路１１は、アドレス信号ＡＯないＬＡｎの
変化に応答して低レベルのワンショットパルス信号ＰＳ
を発生ずるためのものである。この他に、点線で示され
るように人力データ信号や、チップセレクト信号Ｃ８１
書込可能信号ＷＥ、およびＡＴＤ信号などの変化に応答
してワンショットパルスを発生する回路をパルス発生回
路１１として設けることができる。さらに、電源電圧の
供給に応答してパルス信号を発生するような、パワーオ
ンリセットパルス発生回路を適用することもできる。
変化に応答して低レベルのワンショットパルス信号ＰＳ
を発生ずるためのものである。この他に、点線で示され
るように人力データ信号や、チップセレクト信号Ｃ８１
書込可能信号ＷＥ、およびＡＴＤ信号などの変化に応答
してワンショットパルスを発生する回路をパルス発生回
路１１として設けることができる。さらに、電源電圧の
供給に応答してパルス信号を発生するような、パワーオ
ンリセットパルス発生回路を適用することもできる。
第２図は、第１図に示された改善されたプログラム回路
１０ｂの一例を示す回路図である。第４図に示された従
来の回路と比較して、第２図に示されたプログラム回路
１０ｂは、キャパシタ１に並列に接続されたＰＭＯ５＋
−ランジスタフおよびキャパシタ８の直列接続を含むこ
とである。トランジスタ７は、そのゲートか第１図に示
されたパルス発生回路１１からワンショットパルス信号
ＰＳを受けるように接続される。他の回路（１η成は第
４図に示された従来のものと同様であるので、説明は省
略される。
１０ｂの一例を示す回路図である。第４図に示された従
来の回路と比較して、第２図に示されたプログラム回路
１０ｂは、キャパシタ１に並列に接続されたＰＭＯ５＋
−ランジスタフおよびキャパシタ８の直列接続を含むこ
とである。トランジスタ７は、そのゲートか第１図に示
されたパルス発生回路１１からワンショットパルス信号
ＰＳを受けるように接続される。他の回路（１η成は第
４図に示された従来のものと同様であるので、説明は省
略される。
次に、第２閃に示されたプログラム回路１０ｂの動作に
ついて説明する。
ついて説明する。
ヒユーズ３か不完全に切断された場合であって、電源Ｖ
ｃｃの電圧がゆっくりと立上がったときについて説明す
る。このとき、前述のように、抵抗２によるインバータ
４の入力端子を高レベルにづ上げる能力が不足している
。しかしながら、トランジスタ７かパルス発生回路１１
から発生された低レベルのワンショットパルス信号ＰＳ
に応答してオンするので、電源Ｖｃｃからトランジスタ
７およびキャパシタ８を介して高レベルの電圧信号がイ
ンバータ４の入力に与えられる。したがって、電源ＶＣ
Ｃの電圧がゆっくりと立上がった場合でも、インバータ
４の入力電圧が素早く高レベルに立上がり、スペアカラ
ムデコーダ１６ｓおよびスペアセンスアンプ１７ｓなど
を有効化するための信号ＣＦを素早く、安定して出力す
ることができる。なお、トランジスタ７は、ヒユーズ３
によって引き起こされるリークに対して、十分な駆動能
力かあるものとする。
ｃｃの電圧がゆっくりと立上がったときについて説明す
る。このとき、前述のように、抵抗２によるインバータ
４の入力端子を高レベルにづ上げる能力が不足している
。しかしながら、トランジスタ７かパルス発生回路１１
から発生された低レベルのワンショットパルス信号ＰＳ
に応答してオンするので、電源Ｖｃｃからトランジスタ
７およびキャパシタ８を介して高レベルの電圧信号がイ
ンバータ４の入力に与えられる。したがって、電源ＶＣ
Ｃの電圧がゆっくりと立上がった場合でも、インバータ
４の入力電圧が素早く高レベルに立上がり、スペアカラ
ムデコーダ１６ｓおよびスペアセンスアンプ１７ｓなど
を有効化するための信号ＣＦを素早く、安定して出力す
ることができる。なお、トランジスタ７は、ヒユーズ３
によって引き起こされるリークに対して、十分な駆動能
力かあるものとする。
なお、キャパシタ８は消費電流を減らすためのもので、
ヒユーズ３が切断されない場合に、ヒユーズ３を介して
過電流が流れるのを防ぐためのものである。
ヒユーズ３が切断されない場合に、ヒユーズ３を介して
過電流が流れるのを防ぐためのものである。
以上の例はＤＲＡＭの場合について説明がなされたが、
この発明は一般に半導体メモリに適用できる。
この発明は一般に半導体メモリに適用できる。
［発明の効果］
以上のように、この発明では、外部からの信号に応答し
て冗長アクセス手段の有効化を早めるための手段を設け
たので、ヒユーズ手段の切断が不完全であっても、素早
く、正確に冗長アクセス手段を有効化できる半導体メモ
リ装置が古られた。
て冗長アクセス手段の有効化を早めるための手段を設け
たので、ヒユーズ手段の切断が不完全であっても、素早
く、正確に冗長アクセス手段を有効化できる半導体メモ
リ装置が古られた。
第１図は、この発明の一実施例を示すダイナミックラン
ダムアクセスメモリのブロック図である。 第２図は、第１図に示される改善されたプログラム回路
の一例を示す回路図である。第３図は、従来のダイナミ
ックランダムアクセスメモリを示すブロック図である。 第４図は、従来のプログラム回路の例を示す回路図であ
る。 図において、１０ａおよび１０ｂはプログラム回路、１
１はパルス発生回路、１６ｓはスペアカラムデコーダ、
１７ｓはスペアセンスアンプ、２０ｓはスペアセル列で
ある。 なお、図中、同一７１号は同一またはＩ１１当ごｌ（分
を示す。 代 理 人 大 ■ 増 雄 ／ Ｓ ＣＣ −〇− 第ｔｉＵＤ ／′ 第１Ｉ！７ め３の
ダムアクセスメモリのブロック図である。 第２図は、第１図に示される改善されたプログラム回路
の一例を示す回路図である。第３図は、従来のダイナミ
ックランダムアクセスメモリを示すブロック図である。 第４図は、従来のプログラム回路の例を示す回路図であ
る。 図において、１０ａおよび１０ｂはプログラム回路、１
１はパルス発生回路、１６ｓはスペアカラムデコーダ、
１７ｓはスペアセンスアンプ、２０ｓはスペアセル列で
ある。 なお、図中、同一７１号は同一またはＩ１１当ごｌ（分
を示す。 代 理 人 大 ■ 増 雄 ／ Ｓ ＣＣ −〇− 第ｔｉＵＤ ／′ 第１Ｉ！７ め３の
Claims (1)
- 【特許請求の範囲】 冗長メモリセルを有する半導体メモリ装置であって、 前記冗長メモリセルにアクセスするための冗長アクセス
手段と、 前記冗長アクセス手段に接続され、ヒューズ手段の切断
によってなされるプログラムに基づいて前記冗長アクセ
ス手段を有効化するたの有効化信号を発生する有効化手
段とを含み、 前記冗長アクセス手段は前記有効化信号に応答して有効
化され、 前記有効化手段に接続され、外部から与えられる信号に
応答して前記有効化信号の発生を早める手段を含む、半
導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63249359A JPH0743958B2 (ja) | 1988-10-03 | 1988-10-03 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63249359A JPH0743958B2 (ja) | 1988-10-03 | 1988-10-03 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0297000A true JPH0297000A (ja) | 1990-04-09 |
| JPH0743958B2 JPH0743958B2 (ja) | 1995-05-15 |
Family
ID=17191854
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63249359A Expired - Lifetime JPH0743958B2 (ja) | 1988-10-03 | 1988-10-03 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0743958B2 (ja) |
-
1988
- 1988-10-03 JP JP63249359A patent/JPH0743958B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0743958B2 (ja) | 1995-05-15 |
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