JPH0334195A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0334195A JPH0334195A JP1168134A JP16813489A JPH0334195A JP H0334195 A JPH0334195 A JP H0334195A JP 1168134 A JP1168134 A JP 1168134A JP 16813489 A JP16813489 A JP 16813489A JP H0334195 A JPH0334195 A JP H0334195A
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- 239000004065 semiconductor Substances 0.000 title claims description 7
- 230000007704 transition Effects 0.000 claims description 4
- 230000004044 response Effects 0.000 claims description 3
- 230000005611 electricity Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 8
- 230000000052 comparative effect Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000013500 data storage Methods 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的]
(産業上の利用分野)
本発明は、メモリセルの情報読み出し手段として本体メ
モリのビット線とダミービット線との電位差を検出しか
つ増幅する差動増幅器を有する半導体記憶装置に関し、
特にその一種であるシングルエンドセンスアンプメモリ
に使用されるもので゛ある。
モリのビット線とダミービット線との電位差を検出しか
つ増幅する差動増幅器を有する半導体記憶装置に関し、
特にその一種であるシングルエンドセンスアンプメモリ
に使用されるもので゛ある。
(従来の技術)
この種の従来例として、第6図のようなEPROM (
紫外線消去型FROM)を用い、説明する。このものは
、本体メモリ11側で、m本のワード線W、Lとn本の
ビット線18〜lbが互いに直交するように交差して配
列され、その各交点にデータ記憶用のメモリセルがmX
nのマトリックス状に配置され、データの読み出しのた
めに各交点のメモリセルがn本のビット線を通して差動
増幅器13の一方に入力される。またダ+、−12側で
はもう一方の差動増幅器入力として比較用のダミービッ
ト線1cが用意され、比較電位発生用のダミーセルTr
9が接続されている。
紫外線消去型FROM)を用い、説明する。このものは
、本体メモリ11側で、m本のワード線W、Lとn本の
ビット線18〜lbが互いに直交するように交差して配
列され、その各交点にデータ記憶用のメモリセルがmX
nのマトリックス状に配置され、データの読み出しのた
めに各交点のメモリセルがn本のビット線を通して差動
増幅器13の一方に入力される。またダ+、−12側で
はもう一方の差動増幅器入力として比較用のダミービッ
ト線1cが用意され、比較電位発生用のダミーセルTr
9が接続されている。
本従来例の構成によれば基準電位発生回路14は、読み
出し時におけるセルの誤書き込みを防ぐために約3V程
度の電位を発生させており、ビット線負荷のトランジス
タTrlとTr2はgmで約2倍トランジスタTr2の
方が大きくしである。
出し時におけるセルの誤書き込みを防ぐために約3V程
度の電位を発生させており、ビット線負荷のトランジス
タTrlとTr2はgmで約2倍トランジスタTr2の
方が大きくしである。
ビット線電位V ta、 V lb、 V lcはそ
れぞれのセルの情報に基づいて電圧がきまる。この電圧
は振幅が微小であるため、このままでは、読み出すこと
ができない。しかし、差動増幅器人力V3a。
れぞれのセルの情報に基づいて電圧がきまる。この電圧
は振幅が微小であるため、このままでは、読み出すこと
ができない。しかし、差動増幅器人力V3a。
v3bには、負荷T rl、 T r2により増幅され
た電圧が現われる様になっている。ここで簡単のため各
トランジスタを抵抗におきかえた第7図で考える。
た電圧が現われる様になっている。ここで簡単のため各
トランジスタを抵抗におきかえた第7図で考える。
この図で抵抗R7とR8とR9はセルで、R7とR9は
″1mデータのセル(ONセル)、R8は“02データ
のセル(offセル)、R1はトランジスタTri、R
2はトランジスタTr2、R’ 3はトランジスタTr
3、R4はトランジスタTr4、R5はトランジスタT
r5、R6はトランジスタTr8を表わしている。また
スイッチS 、S は2 カラム選択トランジスタ2a、2bを表わしている。
″1mデータのセル(ONセル)、R8は“02データ
のセル(offセル)、R1はトランジスタTri、R
2はトランジスタTr2、R’ 3はトランジスタTr
3、R4はトランジスタTr4、R5はトランジスタT
r5、R6はトランジスタTr8を表わしている。また
スイッチS 、S は2 カラム選択トランジスタ2a、2bを表わしている。
さて、いまスイツチS1がオンして、ビット線電流iが
流れていて、比較用ビット線電流i′が流れているとす
ると、トランジスタTri(R1)のgmはトランジス
タTr2(R2)のgmのより小さい、つまりこれは、
R1の抵抗値がR2の抵抗値より大きいということと同
じことで、R7とR9は同じON(オン)セルであるた
め、抵抗値も等しく、差動入力電圧vv は、V、<
1’ 2 V2 (i−t’ )という関係がなりたち、差動増
幅器13は高レベル(1゛)の信号を出力する。
流れていて、比較用ビット線電流i′が流れているとす
ると、トランジスタTri(R1)のgmはトランジス
タTr2(R2)のgmのより小さい、つまりこれは、
R1の抵抗値がR2の抵抗値より大きいということと同
じことで、R7とR9は同じON(オン)セルであるた
め、抵抗値も等しく、差動入力電圧vv は、V、<
1’ 2 V2 (i−t’ )という関係がなりたち、差動増
幅器13は高レベル(1゛)の信号を出力する。
またスイッチS1がオフして、スイッチS2がオンする
ことを考えると、R8はoff(オフ)セルであるから
、抵抗値がR1と比べて非常に大きく、はとんど電流が
流れないので、差動入力電圧vlは、電流電圧Vcc−
iRlまで上昇し、差動入力電圧V = V ハV
> V 2 (1?、 O)という21 関係がなりたち、差動増幅器13は、低レベル(“0“
)の信号を出力する。これが第6図における従来回路の
動作原理である。
ことを考えると、R8はoff(オフ)セルであるから
、抵抗値がR1と比べて非常に大きく、はとんど電流が
流れないので、差動入力電圧vlは、電流電圧Vcc−
iRlまで上昇し、差動入力電圧V = V ハV
> V 2 (1?、 O)という21 関係がなりたち、差動増幅器13は、低レベル(“0“
)の信号を出力する。これが第6図における従来回路の
動作原理である。
(発明が解決しようとする課題)
上記従来回路における最悪のアクセスを行った場合の内
部電圧変化を第8図に示す。この従来技術では、アドレ
スが切り換って選択されるカラムが変化した場合、セン
スアンプ13に入力される本体ll側の電位は、第8図
のv3aに示すように、直列接地レベルにディスチャー
ジされている容量の大きな本体11側ビツト線に電荷を
注入しなければいけないので、必らず接地V (OV
)近くS まで下ってしまう。そこから電位v3aを負荷トランジ
スタTriにより立ち上げなければならない。
部電圧変化を第8図に示す。この従来技術では、アドレ
スが切り換って選択されるカラムが変化した場合、セン
スアンプ13に入力される本体ll側の電位は、第8図
のv3aに示すように、直列接地レベルにディスチャー
ジされている容量の大きな本体11側ビツト線に電荷を
注入しなければいけないので、必らず接地V (OV
)近くS まで下ってしまう。そこから電位v3aを負荷トランジ
スタTriにより立ち上げなければならない。
一方、■ で表わされる比較用の電位v3bは一定b
であるため、offセルを選択した場合には、比較用電
位との差が大きくなり、t からt2までの間結果的に
センスアンプ出力V に−時的にut 反転データがでてしまう゛ことになる。これは比較用電
位との差ΔV′が大きければ大きいほど、本来offセ
ルのデータアウト出力である′O”データが遅れていく
ことになる。これは、シングルエンドセンスアンプ方式
ではさけられないことで0→0よみ(offセルを選択
して低レベルを出力)をした場合には、0→1−0のブ
リッヂとなってアクセスタイムを著しく悪化させる要因
になっていた。
位との差が大きくなり、t からt2までの間結果的に
センスアンプ出力V に−時的にut 反転データがでてしまう゛ことになる。これは比較用電
位との差ΔV′が大きければ大きいほど、本来offセ
ルのデータアウト出力である′O”データが遅れていく
ことになる。これは、シングルエンドセンスアンプ方式
ではさけられないことで0→0よみ(offセルを選択
して低レベルを出力)をした場合には、0→1−0のブ
リッヂとなってアクセスタイムを著しく悪化させる要因
になっていた。
本発明は、従来技術ではカラムアドレス切り換えのとき
に出力データが反転し、−時的に逆のデータが出てしま
い、アクセスを不利にしている現象に対してこの反転デ
ータがでる時間を短くして、高速アクセスを実現するこ
とを目的とする。
に出力データが反転し、−時的に逆のデータが出てしま
い、アクセスを不利にしている現象に対してこの反転デ
ータがでる時間を短くして、高速アクセスを実現するこ
とを目的とする。
[発明の構成]
(課題を解決するための手段と作用)
本発明は、メモリセルの情報読み出し手段として本体メ
モリのビット線とダミービット線との電位差を検出しか
つ増幅する差動増幅器を有する半導体記憶装置において
、前記ダミービット線を2本以上有し、ダミービット線
を介した比較電圧を前記差動増幅器に切り換え供給する
切り換え手段を具備したことを特徴とする半導体記憶装
置である。
モリのビット線とダミービット線との電位差を検出しか
つ増幅する差動増幅器を有する半導体記憶装置において
、前記ダミービット線を2本以上有し、ダミービット線
を介した比較電圧を前記差動増幅器に切り換え供給する
切り換え手段を具備したことを特徴とする半導体記憶装
置である。
即ち上記従来技術では、差動増幅器の比較用電圧が常に
一定であったため、カラムアドレス切り換えにおいて、
−時的に反転データを出力してしまう問題があった。そ
こで本発明では、アドレスの切り換えを受けて、2本以
上設けた比較用ビット線もいっしょに切り換えるように
して、例えば本体側ビット線と同じように比較用ビット
線を接地V 付近まで立ち下げ、接地レベルのビット線
S を選択したときに、本体側ビット線と比較用ビット線の
電位の差がつきにくくなるようにし、上記目的を達成す
るものである。
一定であったため、カラムアドレス切り換えにおいて、
−時的に反転データを出力してしまう問題があった。そ
こで本発明では、アドレスの切り換えを受けて、2本以
上設けた比較用ビット線もいっしょに切り換えるように
して、例えば本体側ビット線と同じように比較用ビット
線を接地V 付近まで立ち下げ、接地レベルのビット線
S を選択したときに、本体側ビット線と比較用ビット線の
電位の差がつきにくくなるようにし、上記目的を達成す
るものである。
(実施例)
以下図面を参照して本発明の一実施例を説明する。第1
図は同実施例の回路図、第2図、第3図は同タイミング
波形図であるが、本実施例は前記従来例と対応させた場
合の例であるから、対応箇所には同一符号を付しておく
。本実施例の特徴は、ダミー側のビット線を、D b
* t 1系とD b i t 2系の2つに分け、こ
れらをトランジスタ21,21□で交互に切り換え使用
することである。T r91 、 T r92はON
セルである。
図は同実施例の回路図、第2図、第3図は同タイミング
波形図であるが、本実施例は前記従来例と対応させた場
合の例であるから、対応箇所には同一符号を付しておく
。本実施例の特徴は、ダミー側のビット線を、D b
* t 1系とD b i t 2系の2つに分け、こ
れらをトランジスタ21,21□で交互に切り換え使用
することである。T r91 、 T r92はON
セルである。
22.22 〜24,242は、本体11側1 2
1 の各対応部 分との条件合わせ用素子である。第4図はアドレス・ト
ランジション・ディテクタ(ATD)回路例、第5図は
この回路出力を受けてその正転、反転分周出力DH,D
H2を得る分周回路で、そのDH,DBzのレベルはア
ドレス切り換わり毎に反転する。
1 の各対応部 分との条件合わせ用素子である。第4図はアドレス・ト
ランジション・ディテクタ(ATD)回路例、第5図は
この回路出力を受けてその正転、反転分周出力DH,D
H2を得る分周回路で、そのDH,DBzのレベルはア
ドレス切り換わり毎に反転する。
第1図において、カラムアドレスが切り換るとカラム選
択信号H8−H7が切り換る。そこで容量の大きなビッ
ト線1aを充電するために、差動人力V3aは第2図の
如くある一定の間Vss側に下がる。ここで従来技術で
は比較用電位V3bとの間に大きな差ΔV′が発生する
。本発明では、第2図の比較用電位V3b’で明らかな
ように、本体側ビット線(第1図の1a〜lb)が切り
換わると、比較用ビット線(第1図のD b it t
。
択信号H8−H7が切り換る。そこで容量の大きなビッ
ト線1aを充電するために、差動人力V3aは第2図の
如くある一定の間Vss側に下がる。ここで従来技術で
は比較用電位V3bとの間に大きな差ΔV′が発生する
。本発明では、第2図の比較用電位V3b’で明らかな
ように、本体側ビット線(第1図の1a〜lb)が切り
換わると、比較用ビット線(第1図のD b it t
。
D b it 2 )も切り換わり、比較用電位V3b
’はビット線の容量を充電するためにVSS側に下がる
。上記切り換え信号(第3図のDH,DB2)を発生さ
せる手段の例として、第4図のATD回路により発生し
たATD信号(第3図のATD)を第5図の分周回路に
より分周して、その信号をダミービット線の切り換え信
号(第3図のDB、。
’はビット線の容量を充電するためにVSS側に下がる
。上記切り換え信号(第3図のDH,DB2)を発生さ
せる手段の例として、第4図のATD回路により発生し
たATD信号(第3図のATD)を第5図の分周回路に
より分周して、その信号をダミービット線の切り換え信
号(第3図のDB、。
DB2)とする方法がある。本体側ビット線電位(第2
図のV3a)と比較用ビット線電位V3b’ は、はぼ
同じ電位から立ち上がるため、本発明により“010″
グリツヂが緩和され、高速カラムアクセスが可能になる
ようにしている。
図のV3a)と比較用ビット線電位V3b’ は、はぼ
同じ電位から立ち上がるため、本発明により“010″
グリツヂが緩和され、高速カラムアクセスが可能になる
ようにしている。
しかして従来技術では、カラムアドレスを切り換えた場
合ビット線には比較的太き収容量が付いているので、差
動増幅器13の入力電位(第8図のV3a)は大きく下
がることになり、切り換わってから比較用電位V3bを
超えるまでの時間(第8図のt2 tt)が長くなる
傾向にあった。
合ビット線には比較的太き収容量が付いているので、差
動増幅器13の入力電位(第8図のV3a)は大きく下
がることになり、切り換わってから比較用電位V3bを
超えるまでの時間(第8図のt2 tt)が長くなる
傾向にあった。
本実施例は、カラムアドレスが切り換わるのを検知して
、比較用ビット線を切り換える信号(第1図のDH,D
B2)を発生させ、本体11側のビット線が切り換るの
に同期させて、比較用ビツト線s(第1図77)Dbl
t 、 Dblt 2) ヲ切り換る。
、比較用ビット線を切り換える信号(第1図のDH,D
B2)を発生させ、本体11側のビット線が切り換るの
に同期させて、比較用ビツト線s(第1図77)Dbl
t 、 Dblt 2) ヲ切り換る。
そこで本体11側差動増幅器人力V3aが下がると同時
に比較用差動増幅器人力V3b’ も下がるので、本体
側のビット線が切り換ってから比較用ビット線電位を越
える時間(第2図のt2t1′)を、従来と比べて短く
することができる。
に比較用差動増幅器人力V3b’ も下がるので、本体
側のビット線が切り換ってから比較用ビット線電位を越
える時間(第2図のt2t1′)を、従来と比べて短く
することができる。
これが意味することは、第1図の差動増幅器出力V
′が第6図の従来例のV outより短い時間out で出力される(第3図t −t ’だけ)という1 ことである。従って本発明により、カラム切り換えで、
接地レベル付近にあるビット線をもつoffセルを選択
した場合でも高速アクセスを実現できる。
′が第6図の従来例のV outより短い時間out で出力される(第3図t −t ’だけ)という1 ことである。従って本発明により、カラム切り換えで、
接地レベル付近にあるビット線をもつoffセルを選択
した場合でも高速アクセスを実現できる。
なお本発明は実施例に限られず種々の応用が可能である
。例えばダミービット線を2本としたが、本体メモリの
ビット線の容量に応じて、ダミービット線側の容量を調
整するため等の目的で、ダミービット線を2本以上用い
てもよい。
。例えばダミービット線を2本としたが、本体メモリの
ビット線の容量に応じて、ダミービット線側の容量を調
整するため等の目的で、ダミービット線を2本以上用い
てもよい。
[発明の効果]
本発明では、アドレスの切り換えを受けて、2本以上設
けた比較用ビット線もいっしょに切り換えるようにして
、例えば本体側ビット線と同じように比較用ビット線を
接地VSS付近まで立ち下げ、接地レベルのビット線を
選択したときに、本体側ビット線と比較用ビット線の電
位の差がつきにくくなるようにしたため、高速アクセス
が可能となるものである。
けた比較用ビット線もいっしょに切り換えるようにして
、例えば本体側ビット線と同じように比較用ビット線を
接地VSS付近まで立ち下げ、接地レベルのビット線を
選択したときに、本体側ビット線と比較用ビット線の電
位の差がつきにくくなるようにしたため、高速アクセス
が可能となるものである。
第1図は本発明の一実施例の回路図、第2図、第3図は
同回路の動作を示すタイミング波形図、第4図、第5図
は上記実施例に用いる回路図、第6図は従来例の回路図
、第7図は同回路の動作を示す等価回路図、第8図は同
回路の動作を示すタイミング波形図である。 11・・・本体メモリ、12・・・ダミーメモリ、13
・・・差動増幅器、21.22□・・・ダミービット線
切り換え用トランジスタ、Tri、Tr2・・・負荷ト
ランジスタ、1m、1b−・・ビット線、D bit
t 。 b1t セル、 2・・・ダミーピッ) p、 T r7. T r8
−・・メモリT r91 、 T r92 ・=ダミー
セル(ONセル)。
同回路の動作を示すタイミング波形図、第4図、第5図
は上記実施例に用いる回路図、第6図は従来例の回路図
、第7図は同回路の動作を示す等価回路図、第8図は同
回路の動作を示すタイミング波形図である。 11・・・本体メモリ、12・・・ダミーメモリ、13
・・・差動増幅器、21.22□・・・ダミービット線
切り換え用トランジスタ、Tri、Tr2・・・負荷ト
ランジスタ、1m、1b−・・ビット線、D bit
t 。 b1t セル、 2・・・ダミーピッ) p、 T r7. T r8
−・・メモリT r91 、 T r92 ・=ダミー
セル(ONセル)。
Claims (3)
- (1)メモリセルの情報読み出し手段として本体メモリ
のビット線とダミービット線との電位差を検出しかつ増
幅する差動増幅器を有する半導体記憶装置において、前
記ダミービット線を2本以上有し、ダミービット線を介
した比較電圧を前記差動増幅器に切り換え供給する切り
換え手段を具備したことを特徴とする半導体記憶装置。 - (2)アドレスの遷移に対応してパルスを発生するアド
レス・トランジション・ディテクタ(ATD)を有し、
カラムアドレスの切り換わりに同期して前記ATDより
パルスを発生し、そのパルスを用いて前記切り換え手段
により、前記ダミービット線を切り換え使用することを
特徴とする請求項1に記載の半導体記憶装置。 - (3)前記メモリセルは不揮発性メモリのセルである請
求項1または2に記載の半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1168134A JPH0334195A (ja) | 1989-06-29 | 1989-06-29 | 半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1168134A JPH0334195A (ja) | 1989-06-29 | 1989-06-29 | 半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0334195A true JPH0334195A (ja) | 1991-02-14 |
Family
ID=15862465
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1168134A Pending JPH0334195A (ja) | 1989-06-29 | 1989-06-29 | 半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0334195A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
USRE41880E1 (en) | 2002-08-28 | 2010-10-26 | Nec Electronics Corporation | Semiconductor memory device |
WO2011102490A1 (ja) | 2010-02-19 | 2011-08-25 | ユニ・チャーム株式会社 | マスク |
-
1989
- 1989-06-29 JP JP1168134A patent/JPH0334195A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
USRE41880E1 (en) | 2002-08-28 | 2010-10-26 | Nec Electronics Corporation | Semiconductor memory device |
WO2011102490A1 (ja) | 2010-02-19 | 2011-08-25 | ユニ・チャーム株式会社 | マスク |
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