JP3465911B2 - 電子式マトリックスアレイ装置 - Google Patents

電子式マトリックスアレイ装置

Info

Publication number
JP3465911B2
JP3465911B2 JP21797992A JP21797992A JP3465911B2 JP 3465911 B2 JP3465911 B2 JP 3465911B2 JP 21797992 A JP21797992 A JP 21797992A JP 21797992 A JP21797992 A JP 21797992A JP 3465911 B2 JP3465911 B2 JP 3465911B2
Authority
JP
Japan
Prior art keywords
circuit
logic gate
output
matrix array
row
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP21797992A
Other languages
English (en)
Other versions
JPH05211301A (ja
Inventor
クリストファー バード ネイル
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Koninklijke Philips NV
Original Assignee
Koninklijke Philips NV
Koninklijke Philips Electronics NV
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Koninklijke Philips NV, Koninklijke Philips Electronics NV filed Critical Koninklijke Philips NV
Publication of JPH05211301A publication Critical patent/JPH05211301A/ja
Application granted granted Critical
Publication of JP3465911B2 publication Critical patent/JP3465911B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/10—Decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
    • G11C17/10—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Liquid Crystal (AREA)
  • Semiconductor Memories (AREA)
  • Shift Register Type Memory (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、行導体と列導体との交
差組と、行導体と列導体との交差点と隣接するマトリッ
クス素子とを具え、少なくとも数個のマトリックス素子
が各行導体と列導体との間に接続した２端子型薄膜非線
形装置を具える電子式マトリックスに関するものであ
る。また、本発明は、このような装置と協働するシステ
ム及びその動作方法にも関するものである。
【０００２】本発明は、限定されるものではないが、特
にデータ記憶装置又はアクティブマトリックス電気光学
表示装置を構成するマトリックスアレイ装置に関する。
【０００３】
【従来の技術】交差する行導体と列導体の組によって形
成されるメモリセルの行列アレイを用いるデータ記憶装
置は既知である。論理“１”又は論理“０”の記憶内容
を表す交差点に配置されている種々の装置を有する種々
の型式のデータ記憶装置、例えばバイステーブルラッチ
を用いるＳＲＡＭ、キャパシタを用いるＤＲＡＭ、ダイ
オードを用いるＲＯＭ、及びダイオードと消去可能なリ
ンクを用いるＰＲＯＭが既知である。データはアドレス
デコーダ及びマルチプレクサを介してアレイから読み出
され、プログラム可能な型式のものの場合アレイに付加
的にデータが書き込まれている。このようなデータ記憶
装置は、通常半導体基板を用いる集積回路として製造さ
れる。また、例えば英国特許出願第２０６６５６６号や
欧州特許出願第３７６８３０号公報に記載されているよ
うに、ガラスやプラスチックのような絶縁性基板上に例
えばアモルファスシリンダダイオードや最近用いられて
いるＭＩＭ装置のような薄膜非線形装置を形成する薄膜
技術を利用してデータ記憶装置を製造することも提案さ
れている。このような装置の基板のコストは、例えば通
常のシリコン装置よりも相当安価である。さらに、デー
タ記憶アレイ用に一層大きな表面積を利用することもで
きる。安価な基板の大表面積上に薄膜装置を形成するた
めに必要な大面積電子技術は十分に確立されており、例
えばアクティブマトリックス表示装置の製造に用いられ
ている。このような特性は、例えばＣＤ−ＲＯＭシステ
ムや光データメモリカードシステムで要求されるよう
に、データを読み出すための電気−機械的手段を用いる
ことなく大量のデータを記憶するための記憶装置に印加
する電位と共に、データ記憶装置を広い範囲に亘って好
適なものとすることができ、特にポータブル型の情報シ
ステムにおいて好適なものとすることができる。
【０００４】
【発明が解決しようとする課題】アレイ構造体に記憶し
たデータのアクセスは、入力アドレス信号とデータ出力
ラインとの間のインターフェースを構成する行デコーダ
回路及び列デコーダ回路を有する周辺回路によって実行
することができる。行デコーダ回路の機能は、各行導体
と関連するデコーダ回路の個々のステージが接続されて
いる共通のアドレスバスに供給されるアドレス値に基づ
き選択された行導体に選択電位を印加することにより個
々の行導体を選択することである。
【０００５】列デコーダ回路の機能は、アドレス値に応
じて個々の列導体を選択し、選択された行導体と列導体
との交点に記憶されている情報ビットを出力することで
ある。メモリセルアレイと周辺回路との間の接続部の数
は、行導体及び列導体の数によって決定される。例え
ば、１Ｍビットアレイの場合、１０２４間の行導体接続
部、１０２４間の列導体接続部及び１個のデータ出力接
続部の少なくとも２０４９個の接続部が通常必要にな
る。従って、周辺回路とアレイとを集積化すること、特
にメモリカードのように１個の回路として永久的に接続
されないデータ記憶装置と周辺回路とを集積化すること
は、明らかに望ましいことである。通常、アドレス信号
化回路及び符号化回路はＦＥＴのスイッチング素子を用
いている。単結晶シリコンメモリ装置の場合、これらの
回路は通常の装置プロセスによってメモリセルと共に容
易に集積化することができる。しかしながら、薄膜ダイ
オードやＭＩＭ装置の場合、これらの回路の集積化に
は、メモリセルアレイに要求される製造プロセスとは異
なる製造プロセスを用いなければならず、製造工程が複
雑化すると共にコストが増大してしまう。
【０００６】液晶表示装置のように薄膜の２端子型薄膜
非線形素子を用いるアクティブマトリックス表示装置に
おいては、画素は各対向支持部材上に支持されている行
及び列アドレス導体組の交差点に配置されている。各画
素は各行導体と列導体との間に接続されると共に、例え
ばＭＩＭ装置、バック対バック型ダイオード又はダイオ
ードリング構造体のようなスイッチとして作用する２端
子型薄膜非線形装置を有し、これら非線形装置は、表示
素子に直列に接続され、２個の対向電極から成り、電気
光学材料と共に支持部材上にサンドイッチされるように
支持されている。動作に際し、選択兼データ信号が２個
の導体組に供給され、表示装置は１行毎にデータ信号の
レベルに応じて充電されて所望の画像表示が行なわれ
る。このような表示装置は既知であり、広く開示されて
いる。一例として、英国特許出願第２１２９１８３号公
報及び米国特許第４４１３８８３号がある。周辺の選択
兼データ信号駆動回路については、表示パネルから分離
して製造することが一般であり、その出力部については
相互接続装置を介してアドレス導体に接続するのが一般
的である。２００×３００個の画素のアレイを具える多
くのデータグラフィック装置やビデオ表示装置の場合の
ように多数のアドレス導体を含む場合、必要な相互接続
部の数が極めて多くなることは問題であり、特に駆動回
路がチイップ−オン−ガラス技術を用いて表示パネル上
に直接装着されている集積回路の形態の場合特に問題と
なる。
【０００７】デコーダ回路がアレイと同一の基板上に形
成された薄膜ダイオード等を用いるメモリアレイ装置及
び表示アレイ装置の例は、米国特許第４７８２３４０号
及び第４８０７９７４号にそれぞれ記載されている。こ
れらの参考例に記載されているデコーダ回路はダイオー
ド抵抗型論理ゲート回路を有している。このような回路
による問題は、必要な抵抗を高い信頼性を持って良好に
制御され高精度の抵抗値を有する薄膜形態のものとして
形成することが困難であることである。さらに、この型
式の論理回路からの出力信号は、供給される入力アドレ
ス信号の時間期間とだけ対応する期間を有する遷移性の
ものである。
【０００８】従って、本発明の目的は、冒頭部で述べた
型式のマトリックスアレイ装置において、周辺のアドレ
ス回路の少なくとも一部をこのアレイの非線形装置を形
成するために用いた基板と同一基板上に製造プロセスを
複雑にすることなくマトリックス素子と共に集積化する
ことができるマトリックスアレイ装置を実現することに
ある。
【０００９】
【課題を解決するための手段並びに作用】本発明の一見
地によれば、行導体と列導体との複数の交差組と、行導
体と列導体との交差点と隣接する複数のマトリックス素
子とを具え、少なくとも数個のマトリックス素子が各行
導体と列導体との間に接続した２端子型薄膜非線形装置
を具える電子式マトリックスアレイ装置であって、当該
電子式マトリックスアレイ装置は、前記導体の交差組用
のアドレス回路を含み、各アドレス回路は複数のステー
ジを有し、各ステージは、関連する導体の交差組の各導
体にそれぞれ接続した出力部を有し、少なくとも１個の
アドレス回路は、個別の複数のステージを含むデコーダ
回路を具え、各ステージは多段入力−単一出力の論理ゲ
ート回路を構成し、各論理ゲート回路の出力部は各ステ
ージの出力を構成し、各論理ゲート回路の入力部は、全
ての論理ゲート回路に共通すると共にアドレス信号を供
給するアドレスバスに結合され、各論理ゲート回路は、
前記アドレス信号から、出力部に接続された導体のため
の選択信号を出力部に発生する電子式マトリックスアレ
イ装置において、前記各論理ゲート回路は、各論理ゲー
ト回路の出力部に接続した電荷蓄積キャパシタと、前記
マトリック素子のアレイを構成する非線形素子と同一構
成の２端子型薄膜非線形装置とを具え、 各論理ゲート
回路の非線形装置は当該論理ゲート回路の入力部と出力
部との間にそれぞれ接続され、前記電荷蓄積キャパシタ
を当該論理ゲート回路の入力部に供給されるアドレス信
号により決定される電荷に充電し、当該キャパシタに蓄
積された電荷により当該論理ゲート回路はラッチ回路と
して動作し、この蓄積した電荷が論理ゲート回路により
行われる論理動作を示すことを特徴とする電子式マトリ
ックスアレイ装置を実現するものである。この場合、デ
コーダ回路及びマトリックスアレイは同様な薄膜素子を
利用する。従って、デコーダ回路とアレイとの集積化は
飛躍的に発展させることができる。特にデコーダ回路と
アレイの作成に用いた処理技術と同一の薄膜処理技術を
用いて形成することができ、この結果デコーダ回路をア
レイの非線形装置と同一の支持基板上にこれらの素子と
共に同時に形成することができる。また、論理ゲート回
路用の薄膜非導体を形成する必要性も回避される。これ
は、製造工程を簡単化し製造コストを低減する上で極め
て大きな利点である。比較的簡単な薄膜非線形装置の製
造プロセスを利用することによる利点は、一層有益であ
る。さらに、ラッチ機能を持って動作させることによ
り、論理ゲート回路は、アドレス信号の供給の後に実行
される論理処理を表す出力を発生する。
【００１０】前記デコーダ回路が例えば行デコーダ回路
を構成する場合、個々のステージの論理ゲート回路は既
知のデコーダ回路の論理ゲートと同様に機能するので、
アドレスバスに供給される個々の行アドレスコードに応
じてあるステージはその関連する行導体に選択信号を供
給するように動作し、一方他の全てのステージはその関
連する行導体に異なる非選択電圧を印加する。このため
には、論理ゲート回路は、各々がアドレスバスに接続さ
れて各アドレスコードにそれぞれ応答すると共に関連す
るキャパシタに維持されている電圧によってそれぞれ表
される第１及び第２の出力状態を有するＡＮＤゲートと
することが好ましい。論理ゲート回路は、ＡＮＤゲート
回路の動作の結果として、選択的にアドレスされたステ
ージのキャパシタにはある電圧が印加され、他の全ての
ステージの電圧は異なる値、例えばＯＶとなるように適
切に動作することができる。論理ゲートとして機能する
ことに加えて、アドレス信号が供給されるとラッチ機能
を達成し、この論理ゲート回路のラッチ機能は、アドレ
ス信号によって設定された出力状態が無限に近い出力の
ＲＣ時定数によりアドレス信号を除去した後にもその状
態に維持されることを意味する。
【００１１】本発明は、例えば２端子型薄膜非線形装置
を用いる撮像アレイのような他の形態の電子式マトリッ
クスアレイ装置にも適用することができるが、データ記
憶装置及びアクティブマトリックス表示装置に特に有益
である。
【００１２】マトリックスアレイ装置でデータ記憶装置
を構成する本発明の実施例においては、行デコーダ回路
は通常の行デコーダ回路と同様に動作し、アドレスバス
に供給される適切なアドレスコードに基づいて選択信号
レベルを関連する行導体に供給することによりメモリ位
置の行を選択する。
【００１３】このデコーダ回路は行デコーダ回路に加え
て又はその代わりに列デコーダ回路として用いることが
でき、この場合論理ゲート回路は上述したと同様に機能
し、アドレスバスに供給される列アドレスコードに応じ
てアレイの中の列を選択する。個々の列を選択する際
に、非線形装置がメモリセルに存在する場合選択された
行のキャパシタはその列と関連する列デコーダステージ
のキャパシタに放電することができる。この転送された
電荷が存在するか否かは適切に検出されて、記憶されて
いるデコーダを表す出力を発生することができ、その後
別のメモリセルをアドレスすることができる。
【００１４】行及び／又は列デコーダ回路をアレイと共
に集積することによる利点は、外部接続部の数を必要以
上に低減できることである。この点に関して最大の効果
は、勿論両方のデコーダ回路を集積化することによって
得られる。
【００１５】マトリックスアレイ装置がアクティブマト
リックス表示装置を構成する実施例においては、デコー
ダ回路は関連する導体組に選択信号を供給するように作
動することができる。適切なアドレス信号を順次供給す
ることにより、導体組の各導体は順次選択信号が供給さ
れるので、画素は、ビデオ型又はテレビ型表示装置につ
いて要求されるように例えば行毎に駆動する。或いは、
デコーダ回路は、アドレスコードを適切に選択すること
により、順次アドレスではなく、個々の導体を選択的に
アドレスするように動作することももできる。グレクス
ケール表示が必要な場合、データ信号は通常の方法で他
の導体組に供給することができる。一方、グレクスケー
ル表示を必要としない場合、同様なデコーダ回路を用い
異なる表示状態例えば液晶表示装置におけるオン及びオ
フを発生するために用いられるステージからの２個の取
り得る出力を用いて他の導体組を駆動することにより、
簡単な表示形態例えばデータグラフィック表示に好適な
画像表示を得ることができる。
【００１６】非線形装置は、例えばpin 又はnip ダイオ
ードのような単方向性装置、或いはＭＩＭ、バッタ対バ
ック型ダイオードまたはダイオードリングのような双方
向性装置で構成することができる。好ましくは、非線形
装置はＭＩＭ装置で構成する。この薄膜型装置は、薄い
絶縁層で分離されている一対の導体層で構成される比較
的簡単な構造である。その製造プロセスはわずかな処理
操作だけを必要とするストレートフォードであり、複雑
で高価な製造装置が不要である。デコーダ回路のステー
ジの構成素子は、共通の堆積層を用いてマトリックス素
子アレイの素子と同時に容易に製造することができる。
【００１７】ステージの出力部に接続されるキャパシタ
は、ある状況下においては、その出力部が接続されるア
ドレス導体と関連するキャパシタで構成することができ
る。一方、専用のキャパシタを用い、その一方の側を出
力部に接続し他方の側は予め定めた電位を印加すること
が好ましい。専用のキャパシタを用いる場合において、
ＭＩＭ装置を用いる場合これらの素子は同一の材料で構
成できるので、専用キャパシタは簡単に形成される。
【００１８】本発明の別の見地にたてば、本発明の第１
の概念に基づく電子式マトリックスアレイと、導体組と
関連するデコーダ回路のアドレスバスに接続され、アド
レスバスにアドレス信号を供給する駆動回路とを具え、
前記アドレス信号が、論理ゲート回路のキャパシタの電
圧を所定のレベルに設定するリセットアドレス信号と、
このリセットアドレス信号に後続し、論理ゲート回路を
作動させる選択アドレス信号とを含み、選択された１個
の論理ゲート回路のキャパシタに蓄積された電荷量と、
非選択論理ゲート回路のキャパシタに蓄積された電荷量
とが互いに相異するシステムを実現することにある。
【００１９】一実施例において、論理ゲート回路の動作
サイクルは、各論理ゲート回路のキャパシタが初期には
一定の状態に設定され、関連するデコーダ回路に応じて
充電又は放電するようにすることができる。このため、
論理ゲート回路に供給されるアドレス信号波形は、キャ
パシタを初期状態にセットするリセットサイクルと、こ
れに続き電荷状態を供給されるアドレスコードに基づい
てセットする入力サイクルとを決定する。このリセット
サイクルにおける充電又は放電は、双方向性装置を用い
る場合、アドレスバスに供給される適当な信号波形を選
択することにより行なうことができる。或いは、単方向
性非線形装置を用いる場合、各ステージは、別の２端子
型薄膜非線形装置例えばＭＩＭ装置を介して出力部に接
続され適当なリセット電圧と印加するためのリセット入
力部をさらに含むことができる。リセット入力を行デコ
ーダ回路に用いる場合、ステージと関連するキャパシタ
は、例えばリセット入力を介して選択電圧レベルまで充
電することができ、その後供給されるアドレスコードに
応じてＡＮＤゲート回路の動作に基づいて放電させ又は
放電させない。データ記憶装置の列デコーダ回路に用い
る場合、ステージと関連するキャパシタは、例えばリセ
ット入力部に適当な電圧を印加することにより最初リセ
ットサイクル中に放電させ、その後行を選択する際この
ステージと関連し選択された行及び列の交差点に非線形
装置が存在するか否かに基づき充電させ又は充電はさせ
ない。次に、入力サイクル中にアドレスコードが列デコ
ーダステージに供給されると、ＡＮＤとして作用する個
々のステージの論理ゲート回路は、アドレスされなかっ
た場合必要に応じてステージのキャパシタを放電させ、
アドレスされた列の場合にはその列と選択された列との
交差点に非線形装置が存在するか否かによって決定され
関連するキャパシタの状態を維持するように動作する。
列デコーダ回路からキャパシタの電荷状態を表す出力つ
まりアレイに記憶されているデータを発生させるため、
列デコーダ回路は少なくとも１個の多段入力−単一出力
の論理ゲート回路を含むことができる。この論理ゲート
回路の入力部は最初に述べた論理ゲート回路の出力部及
びそれぞれ２端子型の非線形装置を介して出力部に接続
する。これら別の論理ゲート回路はその入力部に接続し
たキャパシタを有している。この１個又はそれぞれの論
理ゲート回路はＯＲゲートとして機能する。この別の単
一の論理ゲート回路の入力部は列デコーダ回路の全ての
ステージの出力部に接続すると共に、その数は全てのス
テージの出力部の数に対応させ、このゲート回路はシリ
アル出力で一度に１ビット出力する。多数の別の論理ゲ
ート回路を用い、各回路の入力部を例えば列デコーダ回
路の各８番目のステージの出力部に接続し、最初に述べ
た論理ゲート回路を適切に配置して単一のアドレスコー
ドの受信の際各８番目の列をアクセスしてバイト幅（８
ビット）の出力を得ることができる。
【００２０】変形例として、列（又は行）デコーダ回路
の論理ゲート回路のキャパシタを少なくとも数個の論理
ゲート回路に共通の出力ラインに接続し、アレイデータ
が読み出される際に出力ラインを読出手段の積分回路に
接続して積分回路から出力を得ることもできる。
【００２１】以下、図面に基づき本発明を詳細に説明す
る。
【００２２】
【実施例】図面は線図的に表現したものであり、スケー
ル通りに、記載されていない。また、図面を通して同一
又は類似の部材には同一符号を付して説明する。データ
記憶装置又はアクティブマトリックス表示装置を構成す
る電子マトリックスアレイ装置は、マトリックス素子か
ら成る行及び列アレイ、すなわちメモリセル又は画素素
子をそれぞれ有し、これらのセル及び素子は行及び列導
体組によってアドレスする。データ記憶装置の場合、マ
トリックス素子は、導体部交差組の少なくとも数個の交
点の関連する行導体と列導体との間に接続した２端子型
薄膜非線形素子を具える。表示装置の場合、マトリック
ス素子は、関連する行導体と列導体との間に接続した２
端子型薄膜非線形素子に直列に接続した表示素子からそ
れぞれ構成される画素素子を具える。このアレイ装置
は、さらに行アドレス回路及び列アドレス回路を含み、
少なくとも１個の行アドレス回路及び列アドレス回路
は、上記アレイの非線形装置と同一種類の非線形装置を
用いると共にその関連する組の各導体毎に論理ゲート回
路の形態をしたステージをそれぞれ有している。この論
理ゲート回路は、全てのステージに共通のアドレスバス
に接続した複数の入力部及び関連する導体に接続した単
一の出力部を有する。各入力部は各２端子型薄膜非線形
素子を介して出力部に接続し、出力部は関連するキャパ
シタに接続する。論理ゲート回路はラッチ機能を有する
ＡＮＤゲートの態様で動作するので、アドレスバスに供
給される個々のアドレスコードに応答してある組の導体
を選択でき、データ記憶装置の場合その導体と関連する
メモリ素子に記憶されているデータをアクセスすること
ができ、或いは表示装置の場合には表示情報をその導体
と関連する画素素子に書込むことができる。
【００２３】図１を参照するに、データ記憶装置は個々
のメモリセルが行及び列（Ｙ，Ｘ）アドレス導体１１及
び１２の交差組の交点に形成されている行及び列（Ｙ及
びＸ）メモリアレイ１０を具える。図１に示すアレイの
一部として行Ｎ及びＮ＋１と列Ｍ及びＭ＋１と関連する
４個のメモリセルだけを示す。簡単化するため、図１に
示すアレイは、データビットが選択した交点に２端子型
薄膜非線形素子が存在するか否かによって表示されるＲ
ＯＭ装置を構成する。図示の実施例では、交点Ａ及びＤ
が行と列との間に論理“１”を表わす非線形装置を有
し、交点Ｂ及びＣはこの接続を有さず論理“０”を表わ
すように規定される。本例では、非線形装置１４はＭＩ
Ｍ（金属−絶縁体−金属）装置で構成する。この装置は
ダイオード構造型とみなすことができ、双方向性であ
り、その非線形抵抗性により閾値特性を発揮する。ＭＩ
Ｍ装置は一般に周知である。典型的なＭＩＭ装置は比較
的薄い絶縁層間に挟まれた１対の導体フィルムを具え
る。
【００２４】図１に示すアレイはリードオンリ構造であ
る。ＭＩＭ装置は、通常行導体と列導体との選択したク
ロスオーバに薄い絶縁層を形成することにより形成でき
るので、行導体及び列導体上に位置する領域はＭＩＭ構
造体の対向導電層を構成し、ＭＩＭ装置を必要としない
他のクロスオーバには比較的厚い絶縁層が形成されるこ
とになる。このアレイはプラスチック又はガラスの絶縁
性支持部材上に形成した薄膜層及びリソブラフィ技術に
よって製造することができ、この点に関しては通常のも
のと同様である。このメモリアレイは、ＭＩＭ装置の位
置パターンつまり記憶される“１”又は“０”情報が製
造中に用いられるマスクによって決定されるいわゆるマ
スタープログラム型のメモリアレイである。例えば、行
及び列導体が約５μｍの幅で５μｍの距離で離間してい
るとすれば、１６Ｍビットアレイ（４０９６×４０９
６）は約４cm2 の表面積を占める。
【００２５】アレイ構造に記憶されているデータのアク
セスは、図２に基づいて説明する行デコーダ回路１６及
び列デコーダ回路１８を具える周辺回路によって行う。
これらの回路は、アドレスバス１９に供給される入力ア
ドレス信号とデータ出力ライン２０との間のインタフェ
ースを構成する。
【００２６】メモリアレイの容量が増大すると、これに
対応してアレイの接続部の数も増大する。例えば、小容
量の１Ｍビットアレイの場合、少なくとも２０４９個の
接続部、すなわち１０２４個の行接続部、１０２４個の
列接続部及び１個のデータ出力接続部を必要とする。こ
の理由により、アドレスデコーダをカード上に集積化し
て必要な外部接続部の数を低減する。
【００２７】図２に示すように、回路１６及び１８は、
後述するデータ記憶セルアレイの製造に用いられる技術
と同様な薄膜技術を用いてメモリアレイ１０と同一の支
持基板上に形成することができるので、データ記憶装置
と読出手段とを具える比較的少数の相互接続部を必要と
するメモリ装置が得られる。この読出手段は図２の符号
２６で示すブロックとして図示する。このメモリ装置
は、ポータブル型の望まれる用途、例えばスマートなカ
ードすなわちデータカードの形態のものとして、すなわ
ちデータ記憶装置に永久的に接続されず読出装置から取
り出すことができる用途に特に好適である。このデータ
記憶装置はデータ記憶媒体がＣＤロム及び光データ記録
カードとは異なり、データ読出装置に移動部材を必要と
しない安価な基板で構成されるので、大容量の必要性、
低価格の条件を満たしている。
【００２８】このデータ記憶装置に用いるアドレス復号
化には２ｎ〜２2 デコーダ回路を用い、ｎビットの２進
アドレスコードを、デコーダ回路の場合には１個の行毎
に選択電圧に変換し、列デコーダ回路の場合には１個の
列毎に選択電圧に変換する。１Ｍビットのメモリ装置の
上述した例を用いる場合、このメモリ装置に必要な外部
接続部の数は、必要な給電ライン及びアースラインを除
いて４１個にすぎない（１０個の行アドレス、１０個の
反転行アドレス、１０個の列アドレス、１０個の反転列
アドレス及び１個の出力部）。
【００２９】本例では、行アドレスデコーダ回路１６及
び列アドレスデコーダ回路１８はＭＩＭ装置を用いて構
成するので、メモリアレイについて用いられるＭＩＭ処
理が比較的簡単になる利点が達成される。
【００３０】行デコーダ回路１６の機能は、アドレスバ
ス１９を介して入力するアドレスに基づいてメモリアレ
イ１０中の行１１のいずれかを選択することである。あ
る行導体の電圧が他の行導体の電圧と相異する場合、そ
の行が選択されたものとなすことができる。すなわち、
Ｕhighで示す選択電圧がある行導体に印加され、他の全
ての行導体が異なる基準電位例えばアース電位にある場
合、当該行は選択されたことになる。このため、デコー
ダ回路１６は行導体の数に対応する数のステージ（段）
を具え、各ステージの出力部を各行導体１１に接続す
る。各ステージは複数の入力部と単一の出力部を有する
ＡＮＤ型論理ゲートを構成する。これら論理ゲートの入
力部は全てのステージに共通なアドレスバスの各アドレ
スラインに接続し、各ゲートを異なる個々のアドレスラ
インそれぞれに接続し、論理ゲートの出力部は関連する
行導体１１に接続する。代表的なＡＮＤゲート段の基本
回路形態を図３に線図的に示す。図３において、ＡＮＤ
ゲート段３０は出力キャパシタ３１を具え、その一方の
側を接地し、他方の側は出力部３３に接続するとともに
各ＭＩＭ装置３４を経てゲート回路の２進信号入力部３
５にも接続する。出力部３３及び出力キャパシタ３１
は、別のＭＩＭ装置を介しバスの共通ラインに結合され
ているリセット接続部３８にも接続する。出力部３３に
接続されている行導体１１と関連する容量性負荷をキャ
パシタＣL で示す。入力部の数は要求に応じて変えるこ
とができる。図３に図示した回路は２個の入力部Ａ及び
Ｂだけを図示したが、一例として取り得る別の２個の入
力部を破線で示す。２n 個の行を有するアレイの場合、
各ゲート回路３０はｎ個の入力部を有することになる。
【００３１】このゲート回路の動作はダイナミック論理
回路の動作と同様であり、ＡＮＤ機能の全サイクル中に
リセットサイクル及び入力サイクルを含んでいる。付加
的に、用いる動作モードに応じて転送サイクルを含むこ
とができる。図３のゲート回路は、後述するように、リ
セットサイクル及び入力サイクル中に適当な電圧レベル
を選択することによりＯＲゲート機能を実行するように
構成することもできる。ＡＮＤゲートとしてのゲート回
路３０の動作説明において、電圧レベルは以下のように
規定する。Ｕhighはゲート回路の出力部３３で得られる
行選択電圧であり論理“１”を表示するよう指定する。
この電圧は、実際の場合、約４Ｖとすることができる。
Ｕlow は論理“０”を表示する指定したゲート回路出力
部３３の電圧である。実際の場合、この電圧は公称０Ｖ
に選択することができる。Ｖhighはゲート入力部３５の
１個に印加され出力キャパシタ３１をＵhighに充電する
のに必要な電圧である。Ｖlow は入力部３５に印加され
た出力キャパシタをＵlow まで放電させるのに必要な電
圧である。Ｖhighは、ＭＩＭ装置の電圧が±（Ｕhigh−
Ｖhigh）又は±（Ｕlow −Ｖlow）に等しいか又はこれ
以下となる場合に、このＭＩＭ装置を流れる電流が規定
のリーク電流以下となるように選択した電圧である。Ｖ
r は出力キャパシタを論理“１”すなわちＵhighにリセ
ットするのに必要なリセット電圧である。これらの電圧
値は、実際の場合ゲート回路の回路設計、すなわち出力
キャパシタ、ＭＩＭ装置３４の大きさ、クロック周期等
に用いて定められ、さらにゲート回路の実際の負荷によ
って決定される。これに対して、入力／出力電圧レベル
は予め規定することができ、この場合ＭＩＭ装置の寸法
は、ゲート回路がこれら電圧レベルに対して正しく動作
するように選択する必要がある。
【００３２】１のＡＮＤ機能サイクル中にゲート回路３
０に現れる波形例を図４に示す。この機能サイクルはリ
セットサイクルＲ及び入力サイクルＩを有し、Ａ及びＢ
は前述したように２個の入力端子を表わし、ＲＳ及びＯ
Ｐはリセット接続部３８及び出力端３３における各電圧
をそれぞれ表す。簡単化するため、容量性フィードスル
ー効果は省略した。このＡＮＤゲートは、動作の出力が
関連するキャパシタに電圧として記憶され、その後この
ゲート回路がオフするように動作する。リセットサイク
ルＲ中に、ゲートの出力部すなわち出力キャパシタ３１
は論理“１”を表わす電圧Ｕhighに充電される。この動
作はリセット電圧Ｖr をリセット入力部３８に印加する
ことにより行う。このサイクル中に、入力部Ａ及びＢは
電圧Ｖho ldに維持される。リセットパルスの端部におい
て、ゲートの出力は論理“１”を占め、リセット入力部
３８における電圧は再びＶholdに切り換えられるので、
ゲート回路からの電荷リークはほとんど生じない。リセ
ットサイクルの端部において入力サイクルが開始し、入
力部Ａ及びＢには以下のような電圧が印加される。所定
の入力部の論理“０”は電圧Ｖlow で表わされ、出力キ
ャパシタ３１が論理“０”（Ｕlow ）に放電される。所
定の入力部の論理“１”はＶholdで表される。入力部Ａ
及びＢへのこれらの電圧印加の結果としては、入力部Ａ
又はＢのいずれかが論理“０”（Ｖlow ）になる場合、
出力キャパシタ３１は放電する。これとは逆に、両方の
入力部が論理“１”（Ｖhold）を占める場合だけ、出力
ＯＰが論理“１”（Ｕhigh）を占める。従って、ＡＮＤ
機能が達成される。ゲート回路が２個以上の入力部を有
する場合にも同一作用、すなわち入力サイクル中に全て
の入力部かＶhighにある場合だけ出力が論理“１”を占
めるものとなる。この回路のＲＣ時定数がほぼ無限の場
合ラッチ作用が得られ、出力キャパシタの充電状態は入
力サイクルの終端まで維持される。
【００３３】ｘ入力ゲート回路の場合、出力プルダウン
は、ｘ個の論理“０”入力に達する結果となる。電圧Ｕ
low 値は、ある範囲においてゲート入力部の論理“０”
の実際の数に依存する。この効果は、実際には、ＭＩＭ
装置３４を適切な大きさとすることにより最小にするこ
とができる。
【００３４】上述した動作スキムにおいて、入力サイク
ル中において出力信号は負荷、すなわちメモリセルの行
導体に転送される。換言すれば、負荷はゲート回路の全
出力容量の一部を構成する。ある条件下において、ゲー
ト回路中に出力キャパシタを設ける必要はなく、必要な
機能は負荷Ｃi だけで適切に達成される。一方、負荷容
量ＣL が変化し、負荷容量の変化に対して電圧レベルの
感度が低下する場合には個別の出力キャパシタ２１を設
けることが望ましい。
【００３５】上述したゲート回路の実施例において、個
々のＭＩＭ装置を介してキャパシタにそれぞれ接続した
個別の入力ライン及びリセットラインを用いる。一方、
これらの機能については同一のラインを用いて得ること
もできる。この場合、ゲート入力信号は３値レベル信号
となり、リセットサイクル中リセット電圧をとり、その
値は入力サイクル中の論理入力によって規定される。図
５はゲート回路の２個の入力部Ａ及びＢを有するゲート
回路の第２実施例を示し、図面を簡明にするためリセッ
トライン及び関連するＭＩＭ装置３９を削除した点を除
き図３のゲート回路と同一である。図６は、このゲート
回路の動作中に現れる波形例を示す。前述したように、
容量性フィードスルー効果は図示していない。図面から
明らかなように、リセットサイクル中入力部Ａ及びＢに
は共にリセット電圧Ｖr が印加され、これにより出力キ
ャパシタ（又は負荷）は選択電圧Ｕhighに充電される。
その後、入力サイクルＩにおいて、このゲート回路は上
述した実施例とほぼ同様な態様で動作し、両方の入力部
Ａ及びＢに論理“１”が供給された場合だけ論理“１”
を出力する。
【００３６】行デコーダ回路１６は図３又は図５に基づ
いて説明した複数のゲート回路を具え、各ゲート回路は
メモリアレイ１０の各行導体１１に接続する。デコーダ
回路１６は、アドレスバス１９上のコードによって決定
される行のメモリセルを選択された状態を表わす電圧
（Ｕhigh）まで充電しメモリアレイの残りの選択されな
かった行を非選択状態を表わす電圧（Ｕlow ）に充電又
は放電する１ーオブ−Ｎ型デコーダとして機能する。正
規化論理に関して、この機能は図７に示す態様で得ら
れ、この実施例は３ビット幅のアドレスを用いる場合を
示す。図７は、メモリアレイの４個の行（直接順次する
行ではない）、すなわちＲ0 , Ｒ1 , Ｒ5 及びＲ7 でそ
れぞれ図示した行０，１，５及び７と関連する行デコー
ダ１６の回路の一部を線図的に示す。この論理ゲート回
路は図５に示す型式の論理ゲート回路であり、行Ｒ0 と
関連する回路は詳細に図示し、他の行と関連する回路に
ついてはＡＮＤ論理記号で表わす。
【００３７】各アドレスコードビットはそれぞれ非反転
状態と反転状態にある２本のアドレスバス１９で搬送す
る。従って、６本のラインをｘ，ｙ及びｚ並びにそれら
の反転
【外１】 で示す。このアドレス入力回路により、１−オブ−Ｎ型
デコーダをＡＮＤゲートだけで構成することができる。
例えば、行Ｒ5 と関連するゲートは、アドレスｘｙｚ＝
“１０１”を受信した場合だけ論理“１”（すなわち、
前に規定したようにＵhigh）を出力しその行を選択す
る。このゲート回路はｘ＝“１”及びｚ＝“１”に応答
する必要があるので、その対応する入力部は非反転ｘラ
イン及びｚラインに接続する。ｙビットについては、こ
のゲート回路はｙ＝“０”に応答しなければならず、従
ってその対応する入力部は、ｙ＝“０”のとき“１”と
なる
【外２】 ラインに接続する。この行デコーダ回路３レベル駆動ス
キムを用いており、ゲート回路へのリセットラインの必
要性が回避される。この理由は、アドレス電圧が外部電
圧原（２６）から印加されるからである。一方、所望の
場合、勿論図３の型式の回路を用いることも可能であ
る。
【００３８】行デコーダ回路１８（図２）は、アドレス
バス１９のアドレスに応じていかなる時にもメモリセル
１又はそれ以上の行を選択すると共に、選択された行導
体１２からの信号をデータ出力ライン２０に出力するよ
うに機能し、その出力は、選択された行導体と列導体と
の間の交点のメモリセルの状態つまりビット情報すなわ
ちその位置に記憶されているデータを表わす。図８は行
ＲN-1 及びＲN の８個メモリセル及び関連する列導体を
介して列デコーダ回路１８に至る接続回路を具えるメモ
リアレイの代表的部分を示す。簡単化するため、列導体
にはデコーダ回路１８で接地され行デコーダ回路１６の
操作によって行ＲN が選択されたものとすると、行ＲN
に接続されているＭＩＭ装置の電圧降下が非零Ｖである
ため、電流が列導体ＣM-2 及びＣM-1 と関連する列デコ
ーダ回路の入力部に流れる。（列ＣM-3 及び列ＲN-1 の
交点のＭＩＭ装置は導通せず列ＣM はいかなる行にも接
続されない。）デコーダ回路１８においてアドレスバス
１９の適切なアドレスコートにより列の１本を選択する
際、列信号をデータ出力ライン２０に発生させる。出力
ライン２０は読出手段２６において増幅器に接続し、既
知の方法で低インピーダンス出力部を形成する。
【００３９】行デコーダ回路１６と同様に、列デコーダ
回路１８は多数のステージ（段）を具え（各列導体１２
毎に１個のステージを具える）、これらのステージはメ
モリアレイ１０で用いた方法と同一の薄膜技術を用いて
製造され、回路１８をメモリアレイ及び行デコーダ回路
１６と同一の基板上に集積し、この結果回路１８を回路
１６と共に共通の堆積した層をリソグラフィ法によりメ
モリアレイと同時に製造できる。行デコーダ回路１６と
同様に、列デコーダ回路１８の個々の回路はＭＩＭ装置
を用いてＡＮＤ型の論理ゲート回路で構成する。
【００４０】ＭＩＭ装置を用いる列デコーダ回路１８の
構成について図９を参照して説明する。図９はメモリア
レイの関連する列に接続されている列デコーダ回路の一
部を示す。図示のメモリアレイの一部は３個のメモリセ
ルを具え、論理“１”を表わすＭＩＭ装置１４が列ＲN
と列ＣX-1 との間及び行ＲN と列ＣX+1 との間の交点に
存在し、行ＲN と列ＣX との間の交点にはＭＩＭ装置は
存在せず論理“０”を表示する。各列導体には、図３に
基いて前述したＡＮＤ論理ゲート３０を構成する列デコ
ーダ回路１８の各ステージに接続する。従って、各ゲー
ト回路は複数の入力部３５、本例の場合は３個（３ビッ
トの列アドレスコードを用いるものとする）を有し、こ
れら入力部を各ＭＩＭ装置を介してゲート回路出力キャ
パシタの一方の側に接続する。出力キャパシタ３１の他
方の側は全てのステージ３０に共通のライン５２に接続
する。リセット入力部及びＭＩＭ装置３９を具える各ス
テージは共通のリセットライン５１に接続する。
【００４１】ゲート回路の入力部３５は主アドレスバス
１９からの列アドレスバス５０の個々のラインに接続
し、各ゲート回路の入力部は、行デコーダ回路１６のゲ
ート回路で用いたと同様な態様で異なるアドレスライン
の結合体に接続する。従って、列アドレスバス５０は、
３ビットアドレスコードを担うｘ，ｙ及びｚのライン並
びに３ビットアドレスコードの反転ビットを担う〔外
１〕ラインの６本のラインで構成する。バス５０に供給
されるアドレスコードはバス１９に供給されるアドレス
コードの最下位桁（ビット）を構成し、最上位桁のビッ
トは行デコーダ１６図のアドレスラインを進む。
【００４２】ＭＩＭ装置３４と出力キャパシタ３１との
間の接続部における各ゲート回路の出力部は、各ＭＩＭ
装置５４を介して全てのステージに共通なライン５５に
接続され、このライン５５はキャパシタ６０が接続され
ている出力端子５６に接続する。リセット入力部もＭＩ
Ｍ装置６２を介してライン５５に接続する。出力端子５
６で得られ、図８の出力部２０の出力信号を構成すると
共に記憶されているデータを表わす電圧信号は、読出回
路２６の高インピダンスバッファ回路に供給する。実際
には、キャパシタ６０は寄生キャパシタによって部分的
に構成されると共に読出手段２６のセンスキャパシタ
（又はセンス増幅の入力部）によって部分的に構成され
るので、必ずしも列デコーダ回路の構成素子として構成
する必要はない。
【００４３】ステージのキャパシタ３１とキャパシタ６
０との間に接続したＭＩＭ装置はＯＲ型の論理ゲートを
構成する。素子５４，６０，６１及び５６は図３のゲー
ト回路の態様で相互接続する。このＡＮＤゲート構造及
び図３の回路は、前述したように、その動作サイクルの
リセット／セットサイクル中に適切な電圧レベルを選択
することによりＯＲゲートとして機能することもでき
る。図１０はＯＲゲートのモードとして用いたときの図
３のゲート回路の動作における波形を示し、多くの点に
おいて図４と同様である。図４に示すように、説明を簡
単化するため２個の入力部Ａ及びＢだけを有するゲート
回路について説明する。図３及び図１０を参照するに、
１回の全ＯＲ機能サイクルのリセットサイクルＲ中にゲ
ート回路の全ての入力部、すなわちＡ及びＢは、リセッ
トライン３８を除いてホールド電圧Ｖholdにあり、この
リセットラインにはリセット電圧Ｖr が供給され、この
リセット電圧は、図４及び図１０との比較から明らかな
ように、ＡＮＤゲート機能のために用いた電圧とは相異
する。このリセット電圧Ｖr は出力キャパシタ３１を論
理“０”レベルに充電する。リセットサイクルの端部に
おいて、リセット入力がボルト電圧Ｖholdに切り換わり
入力レベルが次の規則に従って他のゲート入力部Ａ及び
Ｂに印加される。以前規定した語を用いれば、入力部の
論理“０”はＶ holdで表わされる。入力部における論理
“１”はＶholdで表わされ、この電圧は、ゲート回路の
出力部で論理“１”を表わすために選択した電圧Ｖhold
まで出力キャパシタ３１を充電するのに十分な電圧であ
る。このようにして、いずれかの入力部がハイの場合、
出力キャパシタ３１は論理“１”レベルまで充電され、
従ってＯＲ機能が達成される。
【００４４】図９を参照するに、図９では素子５４，６
０，６１及び６２は素子３４，３１，３８及び３９とそ
れぞれ対応しており、列デコーダ回路１８の動作は行デ
コーダ回路１６の動作と同期し、５個のサイクルで行デ
コーダ他の動作と共働する。第１のサイクルは、アレイ
の全ての行が論理“１”を表わす正の電圧Ｖhighに充電
される行デコーダ回路の動作サイクルのリセットサイク
ルと同時に発生するリセットサイクルである。列デコー
ダ回路の動作のリセットサイクルの目的は、このステー
ジのＡＮＤゲート回路３０のキャパシタ３１を完全に放
電することである。このため、負のリセット電圧をリセ
ットライン５１に印加し、一方ＡＮＤゲート回路の入力
分３５をＶholdに継持すると共にライン５２に印加され
る電圧はＤＶに継持する。この結果、出力キャパシタは
充電する。このリセットサイクルの終端において、リセ
ットラインはＶholdのレベルに戻る。
【００４５】この後にＭＳＢ（最上位ビット）サイクル
が続き、このサイクルにおいて行デコーダ回路１６への
バス１９へ入力したＭＳＢアドレスが有効になり、デコ
ーダ回路１６の操作によって、このアドレス値によって
規定される行以外の全ての行をＶlou （非選択状態であ
るＯＶを表わし）に放電させる。列デコーダ回路１８の
ＡＮＤゲート回路３０への全ての入力部３５は、このサ
イクルの時間期間中Ｖ holdに継持する。従って、このア
ドレスによって選択した行デコーダ回路１６の個々のス
テージは論理“１”レベルに充電される。
【００４６】次に、第３のサイクルすなわち行導体転送
サイクルにおいて、選択された行導体１１から、選択さ
れた行キャパシタに記憶されている電圧の結果としてＭ
ＩＭ装置１４によって選択された行導体と関連する列導
体にサイクル電流が流れ関連するキャパシタ３１を充電
し、この行の電荷パターンのコピーを作成する。すなわ
ち、図９に示す実施例に関して、列導体ＣX-1 及びＣ
X+1 は、行導体ＲN からこのアレイのＭＩＭ装置１４を
介して充電される。この電荷転送は行ＶB を負にするこ
とにより行なうことができる。このサイクル及び後述す
る第４及び第５のサイクル中において、行デコーダ回路
１６へのアドレス入力部は有効に継持され、すなわち前
述したように、この行デコーダ回路は入力サイクルとし
て動作する。
【００４７】列導体すなわちＣX-1 と選択された行導体
１１とを接続するＭＩＭ装置の電圧はＶhighボルトにな
り、列導体１２と選択されなかった行導体１１とを接続
するＭＩＭ装置は０ボルトになる。例えば約３ＶのＶ
high項は選択された行ＶB におけるＭＩＭ装置１４を適
切に導通されるには不十分になるおそれがあるため、こ
のサイクルにおいて選択された行ＶB を負にしてアレイ
中の関連するＭＩＭ装置を導通させる。
【００４８】列デコーダ回路のアドレスサイクルは、ア
ドレスコードの最下位ビット（ＬＳＢ）を用いて開始す
る。このアドレスサイクルは行デコーダ回路１６のアド
レスサイクルとほぼ同一であり、このデコーダ回路１８
がアドレスによって規定される個々の列導体を選択する
動作は、図７に基いて説明した行デコーダ回路１６の動
作後に行なわれる。アドレス論理“０”は負の電圧によ
って表示され、アドレス論理“１”はＶholdによって表
示する。この結果、列デコーダ回路１８のＬＳＢアドレ
ス値によって規定されるステージ以外の全てのステージ
のキャパシタは、アドレス入力部の動作によって０Ｖに
放電される。このサイクルの終端部において、列デコー
ダ回路１８のゲート回路３０への入力部はＶholdに戻
り、これらキャパシタ３１の電荷状態は関連する行／列
相互接続部に維持されているデータビットに依存する。
従って、バス１９に供給されたアドレス情報のＭＳＢ及
びＬＳＢによって規定される行及び列の相互接続部のデ
ータビットが論理“１”の場合、すなわちＭＩＭ装置が
この相互接続部に存在する場合、この選択された列導体
と関連する列デコーダ回路ステージのキャパシタ３１は
正電圧に充電され、他の全てのステージのキャパシタは
放電されることになる。この相互接続部のデータビット
が論理“０”の場合、すなわちこの相互接続部にＭＩＭ
装置が存在しない場合、全てのステージのキャパシタ３
１は放電される。
【００４９】次の転送サイクルにおいて、アドレス情報
によって選択されたデータビットは、素子５４及び６０
によって構成されるゲートの操作によりデータ記憶装置
からライン５６を経て出力する。印加されている電圧は
ＭＩＭ装置５４を適切に導通させるためには不十分にな
るおそれがあるため、キャパシタ６０の反対側にトリガ
電圧ＶX を印加し、このトリガ電圧を負の値に設定して
出力部５６を経てアクセスされたデータビットを読出装
置２６にロードする。これ以外の全ての時間において
は、キャパシタ６０の出力ライン５６から離れた側は０
ＶすなわちＶX ＝０に継持する。
【００５０】列デコーダ回路１８の動作サイクルの５個
のサイクルを時間分割シークンスで明瞭に説明した。し
かしながら、実際の場合、ある動作を単一の時間スロッ
トに結合することも可能である。
【００５１】この動作サイクルの後に、新たなアドレス
をバス１９に供給してメモリアレイに記憶されている別
のデータビットをアクセスする。
【００５２】説明を簡明にするため、上述した説明で
は、ＭＩＭ装置の自己容量における取り得る電荷フィー
ルドスルー効果は考慮しなかった。この場合、用いる信
号レベルを適切に選択することにより、これらの効果に
ついて必要な補償を行なうことができる。
【００５３】列デコーダ回路１８について種々の変更が
可能である。行デコーダ回路１０と同様に、リセットラ
イン５１を省略することができ、この場合３値レベルア
ドレスラインによりＡＮＤゲート回路３０においてリセ
ット機能を達成することができる。
【００５４】また、データ記憶装置を再構成することに
より、前述した１ビットアクセスするのではなくビット
幅のデータをアクセスすることもできる。ビット幅のデ
ータ出力、例えば８ビットのデータ出力は、所定のＬＳ
Ｂアドレス値が各８番目の列と関連するステージの出力
キャパシタ３１をアクセスするように構成することによ
り行なうことができる。この場合、前述した１個のＯＲ
ゲートに回路を用いるのではなく、８個のＯＲゲート回
路を用い、各ＯＲゲート回路が並列出力の１ビットを出
力し、第１のＯＲゲートに回路の入力部は列１，９，１
７等と関連するＡＮＤゲート回路３０の出力部に接続
し、第２のＯＲゲート回路の入力部は列２，１０，１８
等と関連するＡＮＤゲート回路の出力部に接続する。
【００５５】一層簡単な形態の列デコーダ回路１８を用
いるデータ記憶装置の変形例においては、ＯＲゲート回
路を用いずその代りに列デコーダ回路のＡＮＤ論理ゲー
ト回路３０のキャパシタ３１の側を図９のライン５２に
対応する共通出力ラインに接続して、データを読み出す
際読出手段２６の積分回路に接続する。この実施例にお
いて、行デコーダ回路及び列デコーダ回路の動作サイク
ルを適切に制御し、行動作サイクル及び列動作サイクル
のサイクルを同期させることにより行導体及び列導体を
同時にアドレスし、選択されたメモリアル位置にＭＩＭ
装置が存在する結果として選択された列の論理ゲート回
路のキャパシタ３１に流れる電流を読出手段の積分回路
によって検知する。出力が論理“１”であるか論理
“０”であるかの決定は、積分回路の出力部に接続され
論理“０”（０Ｖに接続される）と論理“１”との間の
中間に位置する閾値電圧レベルを有する比較器から出力
する。この積分回路出力は、他のメモリアレイ位置に存
在するＭＩＭ装置に起因する加算寄生成分を有する可能
性があるが、この加算寄生容量成分は、選択されたセル
位置にＭＩＭ装置が存在する場合に流れる各積分出力電
流に比べて相当微小なものである。
【００５６】読出手段に積分回路を設ける実施例は、デ
ータ記憶装置の構成素子数を少なくできると共に、ＯＲ
ゲート回路を用いる実施例よりも低い駆動電圧を用いる
ことができる利点が達成される。
【００５７】上述した実施例では、所望の場合例えば８
ビットのバイト幅の並列出力を行なうことができる。こ
の場合、列デコーダ回路の論理ゲート回路を、各々が多
数の隣接する論理ゲート回路を構成するグループとして
配置し、これら論理ゲート回路のキャパシタ３１を各共
通出力ラインに接続し、これら出力ラインは、データを
読み出す際に読出手段２６の各積分回路に接続する。
【００５８】図１１を参照するに、図１１はアクティブ
マトリックス表示装置を構成する本発明の一実施例を示
す。この表示装置は電気光学画素から成る行及び列アレ
イで構成され、各電気光学素子はスイッチとして作用し
ＭＩＭ装置の形態をした２端子型非線形装置を含んでい
る。この型式の表示装置は一般的に周知であり、広く文
献に記載されている。簡単に言えば、各画素７０は行及
び列導体組の各行導体と列導体との間においてＭＩＭ装
置７２と直列に接続した例えば液晶表示素子７１のよう
な電気光学表示７１を具える。ここで、説明を簡単にす
るための、行導体及び列導体は前述したと同様に符号１
１及び１２をそれぞれ付することにする。画素の各行は
同一の行導体１１を共有し、各列は同一の列導体１２を
共有する。表示素子７１は２個のガラス支持部材の各表
面上に形成した第１及び第２の対向電極を有し、これら
ガラス支持部材間に液晶材料を封止する。第１電極はＭ
ＩＭ装置７２及び行導体組と共に一方の支持部材上に形
成し、第２電極は列導体組と共に他方の支持部材上に形
成する。
【００５９】画素７０は行駆動回路及び列駆動回路によ
って駆動され、これら駆動回路はそれぞれ行導体に選択
信号を供給し列導体にデータ信号を供給するように動作
する。画素は、各行導体に順次選択信号を供給すること
により行毎に駆動され、データ信号は適当な列導体に同
期して供給し、これにより表示素子はデータ信号に基い
てあるレベルに充電されて所望の表示効果を達成する。
【００６０】通常、行駆動回路及び列駆動回路は、行列
導体組に接続され個別に形成されると共に集積された回
路として形成する。この表示装置において、行駆動回路
は、図３〜図７に基いて説明したように行デコーダ回路
を具え、これら行デコーダ回路は行導体組及びＭＩＭ装
置のアレイと共に一方の支持部材上に支持されると共に
これの部材と同時に作成する。このように、行駆動回路
を集積化することにより表示装置の製造が相当簡単にな
る。
【００６１】行デコーダ回路１６は各行導体１１に選択
信号を順次供給するように動作し、従って各画素行を順
次選択する。このため、アドレスバス１９に接続して制
御回路７５を適切に配置し、行デコーダ回路１６に適切
なアドレスコード列を供給する。一方、ある型式の表示
装置の場合、画素行を順次ではなく個別に選択するよう
に制御回路を配置することができる。
【００６２】グレイスケールを表示するように構成した
表示装置の場合、図１１で符号７６で示す列駆動回路は
通常の形態のものとすることができると共に、画素アレ
イと分離して形成され既知の方法で列導体に接続した回
路として形成することができる。例えば、画素がオン／
オフ（黒／白）表示だけを発生するデータグラフィック
表示装置のように、グレイスケール表示が不要な画像表
示装置においては、列駆動回路を行デコーダ回路１６と
同様なデコーダ回路で構成することができる。この場
合、個々の画素は、関連する行導体及び列導体を選択す
るデコーダによって駆動することができる。
【００６３】上述した全ての実施例に関して、アレイ中
に用いたＭＩＭ装置及びデコーダ回路は、同様に閾値特
性を有する双方向性装置である例えばバック対バック型
のショットキーダイオード又はダイオードリングのよう
な２端子型薄膜非線形装置の他の適切な形態のもので置
換することができる。
【００６４】本発明は、２端子型薄膜非線形装置が前述
した双方向性素子ではなく単方向性素子を構成する電子
式マトリックスアレイにも適用することができる。図１
２は単方向性装置すなわちダイオード８０を用いるデー
タ記憶装置の変形例のメモリセルアレイの一部を線図的
に示す。前述したように、データは、メモリセルを規定
する行／列交差部に非線型装置が存在する（論理
“１”）か又は存在しないか（論理“０”）によってア
レイ中に表示され、各セルはメモリの１ビットを決定す
る。記憶されている情報は、交差点が読みだす予定のメ
モリセルを規定する行導体及び列導体を選択することに
より１ビット毎に再生することができる。選択された行
は正の電圧を与え、選択された列は負の電圧を与える。
関連するセルにダイオードが存在する場合、行導体から
列導体に電流が流れ、この電流積分器によって検出され
て論理“１”を表示する出力が発生する。ダイオードが
存在しない場合、電流は流れず積分器は論理“０”を表
示する出力が発生する。選択されなかった交差点に存在
するいかなるダイオードにも電流が流れないようにする
ため、選択されたセル以外のメモリセルは全て反転バイ
アスする。非選択行導体は低電位に維持すると共に、非
選択列導体は比較的高電位に維持する。選択された行導
体に接続され又は選択された列導体に接続されているダ
イオードの内交差点に存在するダイオード以外のダイオ
ードだけについて単なる零バイアスではなく適切な反転
バイアスするため、非選択列導体の電位は選択された行
導体の電位よりも若干高くする。図示のように、個々の
メモリセルを読み出すため、選択電圧＋Ｖ及び−Ｖを、
交差点が所望のセルを規定する行導体１１及び列導体に
それぞれ供給し、電圧−（Ｖ＋ａ）及び＋（Ｖ＋ａ）を
他の全ての行導体及び列導体にそれぞれ供給する。ここ
で、ａは固定増分電圧である。
【００６５】行及び列導体組は行デコーダ回路及び列デ
コーダ回路にそれぞれ接続し、これらデコーダ回路は、
双方向性ではなく非方向性非線形装置を用いる点を除
き、前述したデコーダ回路１６及び１８とほぼ同一であ
り、図２に図示した方法と同一の方法でデコーダ回路を
メモリアレイと共に同一の支持部材上に形成する。行デ
コーダ回路の各ステージは、ＭＩＭ装置ではなくダイオ
ードを用いる論理ＡＮＤゲート回路を具える。典型的な
論理ゲート回路の回路形態を図１３に示し、図３に基づ
いて説明した回路と比較する。勿論、単方向非線形装置
を用いているので、各論理ゲート回路はリセット入力部
３８を必要とする。全てのステージのリセット入力部３
８はアドレスバスの共通ラインに接続する。
【００６６】列デコーダ回路のステージの論理ゲート回
路は、ダイオード素子が接続されている点を除き同一で
ある。行デコーダ回路及び列デコーダ回路のＡＮＤゲー
トは行導体及び列導体に対して異なる電圧、すなわち行
導体には＋Ｖ及び−（Ｖ＋ａ）及び列導体には−Ｖ及び
＋（Ｖ＋ａ）に印加する必要があるため、列デコーダ回
路のＡＮＤゲートは行デコーダ回路のＡＮＤゲートとは
異なるように動作する必要がある。一方、行導体及び列
導体に印加される必要な電圧は、選択された場合及び非
選択の場合共に零Ｖに対して対称的であるから、列デコ
ーダ回路のＡＮＤゲートが行デコーダ回路のＡＮＤゲー
トと反対向きの場合、すなわちダイオード素子が図１３
に示すダイオード素子と反対向きに接続されている場
合、列デコーダ回路のＡＮＤゲートは所望の電圧を発生
し得ることとなり、この論理ゲート回路への全ての入力
信号は反対極性とする必要がある。
【００６７】行デコーダ回路及び列デコーダ回路のＡＮ
Ｄ論理ゲートは前述したようにアドレスバスに供給して
アドレスコードによってアドレスされると共に前述した
論理ゲート回路と同様に機能する。従って、ＡＮＤ回路
の出力は関連する行又は列キャパシタ３１に電圧として
記憶され、その後ＡＮＤゲート回路は有効にオフする。
オフしている時間中、選択されたセルにダイオードが存
在する場合選択された行キャパシタ３１は列キャパシタ
に電荷を放電することができる。放電の後このＡＮＤゲ
ート回路は再びアドレスされて別のセルを選択する。列
デコーダ回路のＡＮＤゲートのキャパシタ３１の一方の
端子は共通ラインを介して電荷検知増幅を有する積分器
に接続し、行デコーダ回路のキャパシタ３１は接地す
る。
【００６８】図１４は隣接する２個の列導体１２に接続
されている２個のステージを具える列デコーダ回路１８
の一部を示す。出力キャパシタ３１の一方の端子は共通
ライン８５を介して積分回路８６に接続する。
【００６９】記憶されているデータは、ＡＮＤゲート回
路が積分期間と称せられる非アクティブ状態にある期間
中に選択された交差導体を流れる電流を検地することに
より決定される。
【００７０】このデータ記憶装置の動作は、前述した実
施例と同様に、リセットサイクル及び入力サイクル並び
にその後行われアレイから１ビットの情報を発生する積
分サイクルから成るサイクルによって達成される。典型
的な動作サイクルは図１５は参照して説明する。図１５
はＡＮＤゲート回路３０の動作に用いられる波形を示
し、ＲＳは入力部３８に供給されるリセット信号であ
り、ＩＰ（１）及びＩＰ（０）はアドレスバスを介して
ＡＮＤゲート回路の入力部３５に供給される論理“１”
信号及び論理“０”信号をそれぞれ表し、Ｒはリセット
サイクルであり、Ｉは入力サイクルであり、ＩＮＴは積
分サイクルである。リセットサイクルにおいて、行デコ
ーダ回路１６のゲート回路３０の全てのキャパシタ３１
の電圧は、選択された行について用いるハイレベルに対
応する所定のレベル、すなわち＋Ｖとなる。この動作
は、ＡＮＤゲート回路３０の入力部３５及びリセット入
力部３８にハイ入力信号を供給してキャパシタ３１をリ
セットダイオード３９を介してリセット電圧レベルに充
電することにより達成される。入力サイクルの開始時に
おいて、リセット入力部３８の電圧をリセットダイオー
ド３９を介して反転バイアスまで低下させ、これにより
これらダイオードをオフにする。選択されるべき行導体
１１はこのハイレベルに維持する必要がある。この操作
は、全ての入力部３５が、この期間中論理“１”の供給
アドレスコードによりハイレベルに維持されることによ
り、キャパシタ３１の電荷が入力ダイオード３４を経て
消散するのを阻止することにより達成される。非選択行
導体については、これと関連するキャパシタ３１の電圧
は負に、すなわち−（Ｖ＋ａ）とする必要がある。この
場合、全ての非選択行導体のＡＮＤゲート回路は少なく
とも１個の論理“０”入力信号を有することになるの
で、この操作は、入力サイクル中にローレベル、すなわ
ち−（Ｖ＋ａ）となる波形ＩＰ（０）の論理“０”信号
によって達成され、この結果非選択行導体のキャパシタ
３１は放電する。
【００７１】積分サイクル中、全てのＡＮＤゲート回路
３０は有効に非接続状態とする必要がある。従って、こ
の期間中入力信号波形は、ダイオード３９及び３４を反
転バイアスするように選択する。
【００７２】列デコータ回路１８は、このデコーダ回路
のＡＮＤゲート回路への入力信号が上述したものと反対
極性である点を除き、行デコーダ回路と同一の態様で動
作する。
【００７３】上述の説明において、簡単にするためダイ
オードの容量効果については無視した。実際の場合、ダ
イオードは容量を有し、この結果生ずる電圧レベルに偏
移が生じてしまう。必要な場合には、この偏移はＡＮＤ
ゲート回路入力波形を適切に調整することにより補償す
ることができる。
【００７４】前述したように、ＡＮＤゲートデコーダ回
路１６及び１８は、図７に基づいて説明した実施例の方
法と同様な方法で関連するアドレスバスに接続する。
【００７５】この実施例において、出力は、列デコーダ
回路１８のＡＮＤゲート回路のキャパシタ３１の一方の
側に接続した積分回路を用いるアレイから得られるの
で、双方向性装置５４及び６２を単方向性ダイオードで
置換した図９に基づいて説明したＯＲゲート回路と同様
なＯＲゲート回路を代わりに用いることもできる。これ
とは逆に、図９の実施例で用いたＯＲゲート回路を削除
し、積分回路を上述した方法で共通ラインを介して列デ
コーダ回路１８のＡＮＤ回路３０のキャパシタに接続す
ることもできる。勿論、このような出力形態を用いる場
合、積分回路８６を列デコーダ回路１８のキャパシタ３
１に接続することは必ずしも必要ではなく、その代わり
に積分回路８６を行デコーダ回路１６のキャパシタ３１
に接続し列デコーダ回路１８のキャパシタを接地して同
一の効果を得ることも可能である。
【００７６】データ記憶装置の上述した実施例はＲＯＭ
装置を構成するが、例えばＰＲＯＭ装置のような２端子
型の薄膜非線形装置を用いる他の型式のデータ記憶装置
を構成することもできる。
【００７７】上述した単方向性ダイオードを用いる型式
のデコーダ回路は、１１図に基づいて説明したアクティ
ブマトリックス表示装置の行駆動回路及び／又は列駆動
回路として用いることができ、特に画素７０の各双方向
性非線形装置７２が単方向性装置、例えば２個又はそれ
以上の単方向性ピンダイオードを具えるダイオードリン
グ、又はバッタ対バック型ダイオードのよう単方向性装
置で構成される場合に用いることができ、この場合行駆
動回路及び／又は列駆動回路を非線形装置７２の画素ア
レイと共に同一の製造技術を用いて集積化することがで
きる。
【００７８】本発明は上述した実施例だけに限定されず
種々の変形や変更が可能である。
【図面の簡単な説明】
【図１】図１は、双方向性非線形装置を含むメモリセル
アレイを有するデータ記憶装置を構成する本発明による
マトリックスアレイ装置の第１実施例の一部を示す線図
である。
【図２】図２は、読出手段を有するデータ記憶装置の線
図的回路図である。
【図３】図３は、データ記憶装置の行デコーダ回路を用
いる典型的な論理ゲート回路を示す回路図である。
【図４】図４は、図３の論理ゲート回路をＡＮＤゲート
として用いた場合の動作を示す信号波形図である。
【図５】図５は、行デコーダ回路の第２実施例に用いる
論理ゲート回路の構成を示す回路図である。
【図６】図６は、図５の論理ゲート回路をＡＮＤゲート
として用いる場合の動作を示す信号波形図である。
【図７】図７は、データ記憶装置のメモリアレイの数個
の典型的な行と関連する行デコーダ回路の一部を示す回
路図である。
【図８】図８は、データ記憶装置のメモリアレイ及び列
デコーダ回路の一部を示す回路図である。
【図９】図９は、データ記憶装置に用いる列デコーダ回
路の一部を示す回路図である。
【図１０】図１０は、論理ゲート回路の動作を表わす波
形図である。
【図１１】図１１は、アクティブマトリックス液晶表示
装置を構成する本発明による電子式マトリックスアレイ
の変形零を示す線図である。
【図１２】図１２は、単方向性非線形装置を含むメモリ
セルアレイを有するデータ記憶装置のマトリックスアレ
イの変形零を示す線図である。
【図１３】図１３は、図１２のデータ記憶装置の行デコ
ーダ回路に用いる論理ゲート回路の一例の形態を示す回
路図である。
【図１４】図１４は、図１２のデータ記憶装置の列デコ
ーダ回路の一部を示す回路図である。
【図１５】図１５は、図１２のデータ記憶装置の行デコ
ーダ回路の動作を示す信号波形図である。
【符号の説明】
１０ メモリアレイ １１ 行導体 １２ 列導体 １６ 行デコーダ回路 １８ 列デコーダ回路 １９ アドレスバス ２０ データ出力ライン ２６ 読出手段 ３０ ゲート回路 ３１ 出力キャパシタ ３４ ＭＩＭ装置
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ネイル クリストファー バード イギリス国 サリー ホーレイ オーク ウッド ロード 10 (56)参考文献 特開 昭62−125393（ＪＰ，Ａ) 特開 平４−177699（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/10 H01L 49/00

Claims (15)

    (57)【特許請求の範囲】
  1. 【請求項１】 行導体と列導体との複数の交差組と、行
    導体と列導体との交差点と隣接する複数のマトリックス
    素子とを具え、少なくとも数個のマトリックス素子が各
    行導体と列導体との間に接続した２端子型薄膜非線形装
    置を具える電子式マトリックスアレイ装置であって、当
    該電子式マトリックスアレイ装置は、前記導体の交差組
    用のアドレス回路を含み、各アドレス回路は複数のステ
    ージを有し、各ステージは、関連する導体の交差組の各
    導体にそれぞれ接続した出力部を有し、少なくとも１個
    のアドレス回路は、個別の複数のステージを含むデコー
    ダ回路を具え、各ステージは多段入力−単一出力の論理
    ゲート回路を構成し、各論理ゲート回路の出力部は各ス
    テージの出力を構成し、各論理ゲート回路の入力部は、
    全ての論理ゲート回路に共通すると共にアドレス信号を
    供給するアドレスバスに結合され、各論理ゲート回路
    は、前記アドレス信号から、出力部に接続された導体の
    ための選択信号を出力部に発生する電子式マトリックス
    アレイ装置において、 前記各論理ゲート回路は、各論理ゲート回路の出力部に
    接続した電荷蓄積キャパシタと、前記マトリック素子の
    アレイを構成する非線形素子と同一構成の２端子型薄膜
    非線形装置とを具え、 各論理ゲート回路の非線形装置は当該論理ゲート回路の
    入力部と出力部との間にそれぞれ接続され、前記電荷蓄
    積キャパシタを当該論理ゲート回路の入力部に供給され
    るアドレス信号により決定される電荷に充電し、当該キ
    ャパシタに蓄積された電荷により当該論理ゲート回路は
    ラッチ回路として動作し、この蓄積した電荷が論理ゲー
    ト回路により行われる論理動作を示すことを特徴とする
    電子式マトリックスアレイ装置。
  2. 【請求項２】 請求項１に記載の電子式マトリックスア
    レイ装置において、各論理ゲート回路が、関連するキャ
    パシタの各電圧レベルによって表される第１及び第２の
    出力状態を発生するように動作するＡＮＤゲートを構成
    することを特徴とする電子式マトリックスアレイ装置。
  3. 【請求項３】 請求項１又は２に記載の電子式マトリッ
    クスアレイ装置において、前記アドレスバスが複数のア
    ドレスラインを有し、各論理ゲート回路の入力部をアド
    レスラインの異なる組み合せにそれぞれ接続したことを
    特徴とする電子式マトリックスアレイ装置。
  4. 【請求項４】 請求項１から３までのいずれか１項に記
    載の電子式マトリックスアレイ装置において、前記２端
    子型薄膜非線形装置を双方向性素子で構成したことを特
    徴とする電子式マトリックスアレイ装置。
  5. 【請求項５】 請求項４に記載の電子式マトリックスア
    レイ装置において、各論理ゲート回路が、２端子型薄膜
    非線形装置を介して前記出力部に接続され、供給される
    アドレス信号に応じて前記キャパシタ電圧を所定のレベ
    ルに設定するリセット入力部を具えることを特徴とする
    電子式マトリックスアレイ装置。
  6. 【請求項６】 請求項１から３までのいずれか１項に記
    載の電子式マトリックスアレイ装置において、前記２端
    子型薄膜非線形装置を単方向性装置で構成したことを特
    徴とする電子式マトリックスアレイ装置。
  7. 【請求項７】 請求項６に記載の電子式マトリックスア
    レイ装置において、各論理ゲート回路が、単方向性非線
    形装置を介して前記出力部に接続され、供給されるアド
    レス信号に応じて前記キャパシタ電圧を所定のレベルに
    設定するリセット入力部を具えることを特徴とする電子
    式マトリックスアレイ装置。
  8. 【請求項８】 請求項１から７までのいずれか１項に記
    載の電子式マトリックスアレイ装置において、前記デコ
    ーダ回路が、出力部が行導体組に接続されている行デコ
    ーダ回路を構成することを特徴とする電子式マトリック
    スアレイ装置。
  9. 【請求項９】 請求項１から７までのいずれか１項に記
    載の電子式マトリックスアレイ装置において、前記デコ
    ーダ回路が、出力部が列導体組に接続されている列デコ
    ーダ回路を構成することを特徴とする電子式マトリック
    スアレイ装置。
  10. 【請求項１０】 請求項１から９までのいずれか１項に
    記載の電子式マトリックスアレイ装置において、当該マ
    トリックスアレイ装置は、前記マトリックス素子がメモ
    リセルを構成するデータ記憶装置を構成することを特徴
    とする電子式マトリックスアレイ装置。
  11. 【請求項１１】 請求項９及び１０に記載の電子式マト
    リックスアレイ装置において、前記列デコーダ回路の少
    なくとも１個の論理ゲート回路群の出力部を別の多段入
    力−単一出力の論理ゲート回路の入力部にそれぞれ接続
    し、この別の論理ゲート回路はその出力部に接続されて
    いるキャパシタを具えると共に各入力部が２端子型薄膜
    非線形装置を介して前記別の多段入力−単一出力の論理
    ゲート回路の出力部に接続され、この論理ゲート回路が
    ＯＲゲートとして作動し得ることを特徴とする電子式マ
    トリックスアレイ装置。
  12. 【請求項１２】 請求項１０に記載の電子式マトリック
    スアレイ装置において、前記デコーダ回路の論理ゲート
    回路のキャパシタの一方の側を共通出力ラインを介して
    相互接続したことを特徴とする電子式マトリックスアレ
    イ装置。
  13. 【請求項１３】 請求項１から９までのいずれか１項に
    記載の電子式マトリックスアレイ装置において、当該マ
    トリックスアレイ装置がアクティブマトリックス電気光
    学表示装置を構成し、各マトリックス素子が、各行導体
    と列導体との間で電気光学表示素子及びこれに直列に接
    続した２端子型薄膜非線形装置を有することを特徴とす
    る電子式マトリックスアレイ装置。
  14. 【請求項１４】 請求項１から１３までのいずれか１項
    に記載の電子式マトリックスアレイ装置と、導体組と関
    連するデコーダ回路のアドレスバスに接続され、アドレ
    スバスにアドレス信号を供給する駆動回路とを具え、前
    記アドレス信号が、論理ゲート回路のキャパシタの電圧
    を所定のレベルに設定するリセットアドレス信号と、こ
    のリセットアドレス信号に後続し、論理ゲート回路を作
    動させる選択アドレス信号とを含み、選択された１個の
    論理ゲート回路のキャパシタに蓄積された電荷量と、非
    選択論理ゲート回路のキャパシタに蓄積された電荷量と
    が互いに相異するシステム。
  15. 【請求項１５】 請求項１４及び１２に記載のシステム
    において、前記駆動回路手段が積分回路を含み、前記共
    通出力ラインを積分回路に接続し、この積分回路からデ
    ータ出力が得られるように構成したことを特徴とするシ
    ステム。
JP21797992A 1991-08-16 1992-08-17 電子式マトリックスアレイ装置 Expired - Fee Related JP3465911B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
GB9117680:0 1991-08-16
GB919117680A GB9117680D0 (en) 1991-08-16 1991-08-16 Electronic matrix array devices

Publications (2)

Publication Number Publication Date
JPH05211301A JPH05211301A (ja) 1993-08-20
JP3465911B2 true JP3465911B2 (ja) 2003-11-10

Family

ID=10700057

Family Applications (1)

Application Number Title Priority Date Filing Date
JP21797992A Expired - Fee Related JP3465911B2 (ja) 1991-08-16 1992-08-17 電子式マトリックスアレイ装置

Country Status (5)

Country Link
US (1) US5412614A (ja)
EP (1) EP0528490B1 (ja)
JP (1) JP3465911B2 (ja)
DE (1) DE69225280T2 (ja)
GB (1) GB9117680D0 (ja)

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5818749A (en) * 1993-08-20 1998-10-06 Micron Technology, Inc. Integrated circuit memory device
GB9524560D0 (en) * 1995-12-01 1996-01-31 Philips Electronics Nv Multiplexer circuit
GB9615836D0 (en) * 1996-07-27 1996-09-11 Philips Electronics Nv Multiplexer circuit
GB9620762D0 (en) * 1996-10-04 1996-11-20 Philips Electronics Nv Charge measurement circuit
WO1998044481A1 (en) * 1997-03-27 1998-10-08 Hewlett-Packard Company Addressing arrays of electrically-controllable elements
US6697075B1 (en) * 1997-03-27 2004-02-24 Hewlett-Packard Development Company, L.P. Decoder system capable of performing a plural-stage process
US6130835A (en) * 1997-12-02 2000-10-10 International Business Machines Corporation Voltage biasing for magnetic RAM with magnetic tunnel memory cells
US8009348B2 (en) * 1999-05-03 2011-08-30 E Ink Corporation Machine-readable displays
WO2002091385A1 (en) * 2001-05-07 2002-11-14 Advanced Micro Devices, Inc. Molecular memory cell
DE60233486D1 (de) 2001-05-07 2009-10-08 Advanced Micro Devices Inc Floating-gate-speicherbaustein, der zusammengesetztes molekularmaterial verwendet
WO2002091496A2 (en) 2001-05-07 2002-11-14 Advanced Micro Devices, Inc. Reversible field-programmable electric interconnects
US6809955B2 (en) * 2001-05-07 2004-10-26 Advanced Micro Devices, Inc. Addressable and electrically reversible memory switch
WO2002091495A2 (en) * 2001-05-07 2002-11-14 Coatue Corporation Molecular memory device
JP4886160B2 (ja) * 2001-05-07 2012-02-29 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド セルフアセンブリによるポリマーフィルムを用いた記憶装置およびその製造方法
US6385075B1 (en) * 2001-06-05 2002-05-07 Hewlett-Packard Company Parallel access of cross-point diode memory arrays
US6806526B2 (en) 2001-08-13 2004-10-19 Advanced Micro Devices, Inc. Memory device
EP1434232B1 (en) 2001-08-13 2007-09-19 Advanced Micro Devices, Inc. Memory cell
US6858481B2 (en) 2001-08-13 2005-02-22 Advanced Micro Devices, Inc. Memory device with active and passive layers
US6768157B2 (en) 2001-08-13 2004-07-27 Advanced Micro Devices, Inc. Memory device
US6838720B2 (en) * 2001-08-13 2005-01-04 Advanced Micro Devices, Inc. Memory device with active passive layers
KR100433407B1 (ko) * 2002-02-06 2004-05-31 삼성광주전자 주식회사 업라이트형 진공청소기
US7012276B2 (en) * 2002-09-17 2006-03-14 Advanced Micro Devices, Inc. Organic thin film Zener diodes
KR101620247B1 (ko) 2011-11-04 2016-05-11 휴렛-팩커드 디벨롭먼트 컴퍼니, 엘.피. 금속-절연체-금속 임계 스위치를 갖는 디코더 회로
US8928560B2 (en) 2012-03-20 2015-01-06 Hewlett-Packard Development Company, L.P. Display matrix with resistance switches
FR3007835B1 (fr) * 2013-06-28 2015-06-19 Commissariat Energie Atomique Membrane et systeme de controle d'une ouverture de la membrane
US9711213B2 (en) 2014-09-04 2017-07-18 Micron Technology, Inc. Operational signals generated from capacitive stored charge
US10922465B2 (en) * 2018-09-27 2021-02-16 Arm Limited Multi-input logic circuitry
CN113515908A (zh) * 2021-04-08 2021-10-19 国微集团(深圳)有限公司 驱动矩阵及其生成方法、门电路信息的表示方法、图

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3245052A (en) * 1962-05-17 1966-04-05 Rca Corp Content addressed memory
US3829846A (en) * 1972-11-15 1974-08-13 Honeywell Inc Multi-function logic module employing read-only associative memory arrays
US3781553A (en) * 1972-11-28 1973-12-25 B Podlaskin Apparatus for analyzing an image
US4103349A (en) * 1977-06-16 1978-07-25 Rockwell International Corporation Output address decoder with gating logic for increased speed and less chip area
IL61671A (en) * 1979-12-13 1984-04-30 Energy Conversion Devices Inc Diode and rom or eeprom devices using it
JPS57164494A (en) * 1981-04-02 1982-10-09 Nec Corp Semiconductor device
FR2528613B1 (fr) * 1982-06-09 1991-09-20 Hitachi Ltd Memoire a semi-conducteurs
US4679085A (en) * 1984-12-04 1987-07-07 Energy Conversion Devices, Inc. Digital integrated electronic storage system for video and audio playback
JPH0677186B2 (ja) * 1985-11-27 1994-09-28 日本電気株式会社 薄膜デコ−ダ積層型液晶表示装置
US4782340A (en) * 1986-08-22 1988-11-01 Energy Conversion Devices, Inc. Electronic arrays having thin film line drivers
US4845679A (en) * 1987-03-30 1989-07-04 Honeywell Inc. Diode-FET logic circuitry
JPH0233799A (ja) * 1988-07-22 1990-02-02 Toshiba Corp 半導体記録装置のデコード方法およびその装置
FR2641645B1 (fr) * 1988-12-27 1991-04-26 Paris Chambre Commerce Ind Procede de realisation d'un composant mim et application a la realisation d'un ecran plat ou d'une ram

Also Published As

Publication number Publication date
EP0528490B1 (en) 1998-04-29
DE69225280T2 (de) 1998-11-19
GB9117680D0 (en) 1991-10-02
US5412614A (en) 1995-05-02
EP0528490A2 (en) 1993-02-24
JPH05211301A (ja) 1993-08-20
DE69225280D1 (de) 1998-06-04
EP0528490A3 (ja) 1995-04-19

Similar Documents

Publication Publication Date Title
JP3465911B2 (ja) 電子式マトリックスアレイ装置
US6897843B2 (en) Active matrix display devices
US11893271B2 (en) Computing-in-memory circuit
JP3618687B2 (ja) 表示装置
KR100198206B1 (ko) 반도체 집적회로
EP1471495B1 (en) Dynamic self-refresh display memory
US6670941B2 (en) Slow rate controlled ramp and its use in liquid crystal displays
EP0809838B1 (en) Matrix display devices
JPH08263026A (ja) データ・ライン駆動回路
JPH05242684A (ja) 強誘電体回路用動的調節基準電圧
US4736137A (en) Matrix display device
JP4139687B2 (ja) アクティブマトリックスディスプレイデバイス
JPH0136118B2 (ja)
US5856666A (en) Multiplexer circuit
JP2899681B2 (ja) デマルチプレクサ及びそれに使用される３状態ゲート
JP2006510945A (ja) 集積されたサンプル／ホールド増幅器及びカラムバッファをもつビデオドライバ
JP4014955B2 (ja) 液晶表示装置
US7170485B2 (en) Optical display device having a memory to enhance refresh operations
US6285582B1 (en) Two-dimensional resonant tunneling diode memory system
KR100608967B1 (ko) 표시 장치
JPH11136130A (ja) デコーダおよびこれを用いたデジタルアナログ変換回路並びにマトリクス型液晶表示装置の駆動回路
JP2006119670A (ja) 表示装置の駆動回路及び液晶表示装置
WO2022138463A1 (ja) 積和演算装置およびニューラルネットワーク
JP2909357B2 (ja) 電源回路
JPH05313605A (ja) 多階調アクティブマトリックス液晶駆動回路

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees