JP3465911B2 - 電子式マトリックスアレイ装置 - Google Patents
電子式マトリックスアレイ装置Info
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Description
【0001】
【産業上の利用分野】本発明は、行導体と列導体との交
差組と、行導体と列導体との交差点と隣接するマトリッ
クス素子とを具え、少なくとも数個のマトリックス素子
が各行導体と列導体との間に接続した2端子型薄膜非線
形装置を具える電子式マトリックスに関するものであ
る。また、本発明は、このような装置と協働するシステ
ム及びその動作方法にも関するものである。
差組と、行導体と列導体との交差点と隣接するマトリッ
クス素子とを具え、少なくとも数個のマトリックス素子
が各行導体と列導体との間に接続した2端子型薄膜非線
形装置を具える電子式マトリックスに関するものであ
る。また、本発明は、このような装置と協働するシステ
ム及びその動作方法にも関するものである。
【0002】本発明は、限定されるものではないが、特
にデータ記憶装置又はアクティブマトリックス電気光学
表示装置を構成するマトリックスアレイ装置に関する。
にデータ記憶装置又はアクティブマトリックス電気光学
表示装置を構成するマトリックスアレイ装置に関する。
【0003】
【従来の技術】交差する行導体と列導体の組によって形
成されるメモリセルの行列アレイを用いるデータ記憶装
置は既知である。論理“1”又は論理“0”の記憶内容
を表す交差点に配置されている種々の装置を有する種々
の型式のデータ記憶装置、例えばバイステーブルラッチ
を用いるSRAM、キャパシタを用いるDRAM、ダイ
オードを用いるROM、及びダイオードと消去可能なリ
ンクを用いるPROMが既知である。データはアドレス
デコーダ及びマルチプレクサを介してアレイから読み出
され、プログラム可能な型式のものの場合アレイに付加
的にデータが書き込まれている。このようなデータ記憶
装置は、通常半導体基板を用いる集積回路として製造さ
れる。また、例えば英国特許出願第2066566号や
欧州特許出願第376830号公報に記載されているよ
うに、ガラスやプラスチックのような絶縁性基板上に例
えばアモルファスシリンダダイオードや最近用いられて
いるMIM装置のような薄膜非線形装置を形成する薄膜
技術を利用してデータ記憶装置を製造することも提案さ
れている。このような装置の基板のコストは、例えば通
常のシリコン装置よりも相当安価である。さらに、デー
タ記憶アレイ用に一層大きな表面積を利用することもで
きる。安価な基板の大表面積上に薄膜装置を形成するた
めに必要な大面積電子技術は十分に確立されており、例
えばアクティブマトリックス表示装置の製造に用いられ
ている。このような特性は、例えばCD−ROMシステ
ムや光データメモリカードシステムで要求されるよう
に、データを読み出すための電気−機械的手段を用いる
ことなく大量のデータを記憶するための記憶装置に印加
する電位と共に、データ記憶装置を広い範囲に亘って好
適なものとすることができ、特にポータブル型の情報シ
ステムにおいて好適なものとすることができる。
成されるメモリセルの行列アレイを用いるデータ記憶装
置は既知である。論理“1”又は論理“0”の記憶内容
を表す交差点に配置されている種々の装置を有する種々
の型式のデータ記憶装置、例えばバイステーブルラッチ
を用いるSRAM、キャパシタを用いるDRAM、ダイ
オードを用いるROM、及びダイオードと消去可能なリ
ンクを用いるPROMが既知である。データはアドレス
デコーダ及びマルチプレクサを介してアレイから読み出
され、プログラム可能な型式のものの場合アレイに付加
的にデータが書き込まれている。このようなデータ記憶
装置は、通常半導体基板を用いる集積回路として製造さ
れる。また、例えば英国特許出願第2066566号や
欧州特許出願第376830号公報に記載されているよ
うに、ガラスやプラスチックのような絶縁性基板上に例
えばアモルファスシリンダダイオードや最近用いられて
いるMIM装置のような薄膜非線形装置を形成する薄膜
技術を利用してデータ記憶装置を製造することも提案さ
れている。このような装置の基板のコストは、例えば通
常のシリコン装置よりも相当安価である。さらに、デー
タ記憶アレイ用に一層大きな表面積を利用することもで
きる。安価な基板の大表面積上に薄膜装置を形成するた
めに必要な大面積電子技術は十分に確立されており、例
えばアクティブマトリックス表示装置の製造に用いられ
ている。このような特性は、例えばCD−ROMシステ
ムや光データメモリカードシステムで要求されるよう
に、データを読み出すための電気−機械的手段を用いる
ことなく大量のデータを記憶するための記憶装置に印加
する電位と共に、データ記憶装置を広い範囲に亘って好
適なものとすることができ、特にポータブル型の情報シ
ステムにおいて好適なものとすることができる。
【0004】
【発明が解決しようとする課題】アレイ構造体に記憶し
たデータのアクセスは、入力アドレス信号とデータ出力
ラインとの間のインターフェースを構成する行デコーダ
回路及び列デコーダ回路を有する周辺回路によって実行
することができる。行デコーダ回路の機能は、各行導体
と関連するデコーダ回路の個々のステージが接続されて
いる共通のアドレスバスに供給されるアドレス値に基づ
き選択された行導体に選択電位を印加することにより個
々の行導体を選択することである。
たデータのアクセスは、入力アドレス信号とデータ出力
ラインとの間のインターフェースを構成する行デコーダ
回路及び列デコーダ回路を有する周辺回路によって実行
することができる。行デコーダ回路の機能は、各行導体
と関連するデコーダ回路の個々のステージが接続されて
いる共通のアドレスバスに供給されるアドレス値に基づ
き選択された行導体に選択電位を印加することにより個
々の行導体を選択することである。
【0005】列デコーダ回路の機能は、アドレス値に応
じて個々の列導体を選択し、選択された行導体と列導体
との交点に記憶されている情報ビットを出力することで
ある。メモリセルアレイと周辺回路との間の接続部の数
は、行導体及び列導体の数によって決定される。例え
ば、1Mビットアレイの場合、1024間の行導体接続
部、1024間の列導体接続部及び1個のデータ出力接
続部の少なくとも2049個の接続部が通常必要にな
る。従って、周辺回路とアレイとを集積化すること、特
にメモリカードのように1個の回路として永久的に接続
されないデータ記憶装置と周辺回路とを集積化すること
は、明らかに望ましいことである。通常、アドレス信号
化回路及び符号化回路はFETのスイッチング素子を用
いている。単結晶シリコンメモリ装置の場合、これらの
回路は通常の装置プロセスによってメモリセルと共に容
易に集積化することができる。しかしながら、薄膜ダイ
オードやMIM装置の場合、これらの回路の集積化に
は、メモリセルアレイに要求される製造プロセスとは異
なる製造プロセスを用いなければならず、製造工程が複
雑化すると共にコストが増大してしまう。
じて個々の列導体を選択し、選択された行導体と列導体
との交点に記憶されている情報ビットを出力することで
ある。メモリセルアレイと周辺回路との間の接続部の数
は、行導体及び列導体の数によって決定される。例え
ば、1Mビットアレイの場合、1024間の行導体接続
部、1024間の列導体接続部及び1個のデータ出力接
続部の少なくとも2049個の接続部が通常必要にな
る。従って、周辺回路とアレイとを集積化すること、特
にメモリカードのように1個の回路として永久的に接続
されないデータ記憶装置と周辺回路とを集積化すること
は、明らかに望ましいことである。通常、アドレス信号
化回路及び符号化回路はFETのスイッチング素子を用
いている。単結晶シリコンメモリ装置の場合、これらの
回路は通常の装置プロセスによってメモリセルと共に容
易に集積化することができる。しかしながら、薄膜ダイ
オードやMIM装置の場合、これらの回路の集積化に
は、メモリセルアレイに要求される製造プロセスとは異
なる製造プロセスを用いなければならず、製造工程が複
雑化すると共にコストが増大してしまう。
【0006】液晶表示装置のように薄膜の2端子型薄膜
非線形素子を用いるアクティブマトリックス表示装置に
おいては、画素は各対向支持部材上に支持されている行
及び列アドレス導体組の交差点に配置されている。各画
素は各行導体と列導体との間に接続されると共に、例え
ばMIM装置、バック対バック型ダイオード又はダイオ
ードリング構造体のようなスイッチとして作用する2端
子型薄膜非線形装置を有し、これら非線形装置は、表示
素子に直列に接続され、2個の対向電極から成り、電気
光学材料と共に支持部材上にサンドイッチされるように
支持されている。動作に際し、選択兼データ信号が2個
の導体組に供給され、表示装置は1行毎にデータ信号の
レベルに応じて充電されて所望の画像表示が行なわれ
る。このような表示装置は既知であり、広く開示されて
いる。一例として、英国特許出願第2129183号公
報及び米国特許第4413883号がある。周辺の選択
兼データ信号駆動回路については、表示パネルから分離
して製造することが一般であり、その出力部については
相互接続装置を介してアドレス導体に接続するのが一般
的である。200×300個の画素のアレイを具える多
くのデータグラフィック装置やビデオ表示装置の場合の
ように多数のアドレス導体を含む場合、必要な相互接続
部の数が極めて多くなることは問題であり、特に駆動回
路がチイップ−オン−ガラス技術を用いて表示パネル上
に直接装着されている集積回路の形態の場合特に問題と
なる。
非線形素子を用いるアクティブマトリックス表示装置に
おいては、画素は各対向支持部材上に支持されている行
及び列アドレス導体組の交差点に配置されている。各画
素は各行導体と列導体との間に接続されると共に、例え
ばMIM装置、バック対バック型ダイオード又はダイオ
ードリング構造体のようなスイッチとして作用する2端
子型薄膜非線形装置を有し、これら非線形装置は、表示
素子に直列に接続され、2個の対向電極から成り、電気
光学材料と共に支持部材上にサンドイッチされるように
支持されている。動作に際し、選択兼データ信号が2個
の導体組に供給され、表示装置は1行毎にデータ信号の
レベルに応じて充電されて所望の画像表示が行なわれ
る。このような表示装置は既知であり、広く開示されて
いる。一例として、英国特許出願第2129183号公
報及び米国特許第4413883号がある。周辺の選択
兼データ信号駆動回路については、表示パネルから分離
して製造することが一般であり、その出力部については
相互接続装置を介してアドレス導体に接続するのが一般
的である。200×300個の画素のアレイを具える多
くのデータグラフィック装置やビデオ表示装置の場合の
ように多数のアドレス導体を含む場合、必要な相互接続
部の数が極めて多くなることは問題であり、特に駆動回
路がチイップ−オン−ガラス技術を用いて表示パネル上
に直接装着されている集積回路の形態の場合特に問題と
なる。
【0007】デコーダ回路がアレイと同一の基板上に形
成された薄膜ダイオード等を用いるメモリアレイ装置及
び表示アレイ装置の例は、米国特許第4782340号
及び第4807974号にそれぞれ記載されている。こ
れらの参考例に記載されているデコーダ回路はダイオー
ド抵抗型論理ゲート回路を有している。このような回路
による問題は、必要な抵抗を高い信頼性を持って良好に
制御され高精度の抵抗値を有する薄膜形態のものとして
形成することが困難であることである。さらに、この型
式の論理回路からの出力信号は、供給される入力アドレ
ス信号の時間期間とだけ対応する期間を有する遷移性の
ものである。
成された薄膜ダイオード等を用いるメモリアレイ装置及
び表示アレイ装置の例は、米国特許第4782340号
及び第4807974号にそれぞれ記載されている。こ
れらの参考例に記載されているデコーダ回路はダイオー
ド抵抗型論理ゲート回路を有している。このような回路
による問題は、必要な抵抗を高い信頼性を持って良好に
制御され高精度の抵抗値を有する薄膜形態のものとして
形成することが困難であることである。さらに、この型
式の論理回路からの出力信号は、供給される入力アドレ
ス信号の時間期間とだけ対応する期間を有する遷移性の
ものである。
【0008】従って、本発明の目的は、冒頭部で述べた
型式のマトリックスアレイ装置において、周辺のアドレ
ス回路の少なくとも一部をこのアレイの非線形装置を形
成するために用いた基板と同一基板上に製造プロセスを
複雑にすることなくマトリックス素子と共に集積化する
ことができるマトリックスアレイ装置を実現することに
ある。
型式のマトリックスアレイ装置において、周辺のアドレ
ス回路の少なくとも一部をこのアレイの非線形装置を形
成するために用いた基板と同一基板上に製造プロセスを
複雑にすることなくマトリックス素子と共に集積化する
ことができるマトリックスアレイ装置を実現することに
ある。
【0009】
【課題を解決するための手段並びに作用】本発明の一見
地によれば、行導体と列導体との複数の交差組と、行導
体と列導体との交差点と隣接する複数のマトリックス素
子とを具え、少なくとも数個のマトリックス素子が各行
導体と列導体との間に接続した2端子型薄膜非線形装置
を具える電子式マトリックスアレイ装置であって、当該
電子式マトリックスアレイ装置は、前記導体の交差組用
のアドレス回路を含み、各アドレス回路は複数のステー
ジを有し、各ステージは、関連する導体の交差組の各導
体にそれぞれ接続した出力部を有し、少なくとも1個の
アドレス回路は、個別の複数のステージを含むデコーダ
回路を具え、各ステージは多段入力−単一出力の論理ゲ
ート回路を構成し、各論理ゲート回路の出力部は各ステ
ージの出力を構成し、各論理ゲート回路の入力部は、全
ての論理ゲート回路に共通すると共にアドレス信号を供
給するアドレスバスに結合され、各論理ゲート回路は、
前記アドレス信号から、出力部に接続された導体のため
の選択信号を出力部に発生する電子式マトリックスアレ
イ装置において、前記各論理ゲート回路は、各論理ゲー
ト回路の出力部に接続した電荷蓄積キャパシタと、前記
マトリック素子のアレイを構成する非線形素子と同一構
成の2端子型薄膜非線形装置とを具え、 各論理ゲート
回路の非線形装置は当該論理ゲート回路の入力部と出力
部との間にそれぞれ接続され、前記電荷蓄積キャパシタ
を当該論理ゲート回路の入力部に供給されるアドレス信
号により決定される電荷に充電し、当該キャパシタに蓄
積された電荷により当該論理ゲート回路はラッチ回路と
して動作し、この蓄積した電荷が論理ゲート回路により
行われる論理動作を示すことを特徴とする電子式マトリ
ックスアレイ装置を実現するものである。この場合、デ
コーダ回路及びマトリックスアレイは同様な薄膜素子を
利用する。従って、デコーダ回路とアレイとの集積化は
飛躍的に発展させることができる。特にデコーダ回路と
アレイの作成に用いた処理技術と同一の薄膜処理技術を
用いて形成することができ、この結果デコーダ回路をア
レイの非線形装置と同一の支持基板上にこれらの素子と
共に同時に形成することができる。また、論理ゲート回
路用の薄膜非導体を形成する必要性も回避される。これ
は、製造工程を簡単化し製造コストを低減する上で極め
て大きな利点である。比較的簡単な薄膜非線形装置の製
造プロセスを利用することによる利点は、一層有益であ
る。さらに、ラッチ機能を持って動作させることによ
り、論理ゲート回路は、アドレス信号の供給の後に実行
される論理処理を表す出力を発生する。
地によれば、行導体と列導体との複数の交差組と、行導
体と列導体との交差点と隣接する複数のマトリックス素
子とを具え、少なくとも数個のマトリックス素子が各行
導体と列導体との間に接続した2端子型薄膜非線形装置
を具える電子式マトリックスアレイ装置であって、当該
電子式マトリックスアレイ装置は、前記導体の交差組用
のアドレス回路を含み、各アドレス回路は複数のステー
ジを有し、各ステージは、関連する導体の交差組の各導
体にそれぞれ接続した出力部を有し、少なくとも1個の
アドレス回路は、個別の複数のステージを含むデコーダ
回路を具え、各ステージは多段入力−単一出力の論理ゲ
ート回路を構成し、各論理ゲート回路の出力部は各ステ
ージの出力を構成し、各論理ゲート回路の入力部は、全
ての論理ゲート回路に共通すると共にアドレス信号を供
給するアドレスバスに結合され、各論理ゲート回路は、
前記アドレス信号から、出力部に接続された導体のため
の選択信号を出力部に発生する電子式マトリックスアレ
イ装置において、前記各論理ゲート回路は、各論理ゲー
ト回路の出力部に接続した電荷蓄積キャパシタと、前記
マトリック素子のアレイを構成する非線形素子と同一構
成の2端子型薄膜非線形装置とを具え、 各論理ゲート
回路の非線形装置は当該論理ゲート回路の入力部と出力
部との間にそれぞれ接続され、前記電荷蓄積キャパシタ
を当該論理ゲート回路の入力部に供給されるアドレス信
号により決定される電荷に充電し、当該キャパシタに蓄
積された電荷により当該論理ゲート回路はラッチ回路と
して動作し、この蓄積した電荷が論理ゲート回路により
行われる論理動作を示すことを特徴とする電子式マトリ
ックスアレイ装置を実現するものである。この場合、デ
コーダ回路及びマトリックスアレイは同様な薄膜素子を
利用する。従って、デコーダ回路とアレイとの集積化は
飛躍的に発展させることができる。特にデコーダ回路と
アレイの作成に用いた処理技術と同一の薄膜処理技術を
用いて形成することができ、この結果デコーダ回路をア
レイの非線形装置と同一の支持基板上にこれらの素子と
共に同時に形成することができる。また、論理ゲート回
路用の薄膜非導体を形成する必要性も回避される。これ
は、製造工程を簡単化し製造コストを低減する上で極め
て大きな利点である。比較的簡単な薄膜非線形装置の製
造プロセスを利用することによる利点は、一層有益であ
る。さらに、ラッチ機能を持って動作させることによ
り、論理ゲート回路は、アドレス信号の供給の後に実行
される論理処理を表す出力を発生する。
【0010】前記デコーダ回路が例えば行デコーダ回路
を構成する場合、個々のステージの論理ゲート回路は既
知のデコーダ回路の論理ゲートと同様に機能するので、
アドレスバスに供給される個々の行アドレスコードに応
じてあるステージはその関連する行導体に選択信号を供
給するように動作し、一方他の全てのステージはその関
連する行導体に異なる非選択電圧を印加する。このため
には、論理ゲート回路は、各々がアドレスバスに接続さ
れて各アドレスコードにそれぞれ応答すると共に関連す
るキャパシタに維持されている電圧によってそれぞれ表
される第1及び第2の出力状態を有するANDゲートと
することが好ましい。論理ゲート回路は、ANDゲート
回路の動作の結果として、選択的にアドレスされたステ
ージのキャパシタにはある電圧が印加され、他の全ての
ステージの電圧は異なる値、例えばOVとなるように適
切に動作することができる。論理ゲートとして機能する
ことに加えて、アドレス信号が供給されるとラッチ機能
を達成し、この論理ゲート回路のラッチ機能は、アドレ
ス信号によって設定された出力状態が無限に近い出力の
RC時定数によりアドレス信号を除去した後にもその状
態に維持されることを意味する。
を構成する場合、個々のステージの論理ゲート回路は既
知のデコーダ回路の論理ゲートと同様に機能するので、
アドレスバスに供給される個々の行アドレスコードに応
じてあるステージはその関連する行導体に選択信号を供
給するように動作し、一方他の全てのステージはその関
連する行導体に異なる非選択電圧を印加する。このため
には、論理ゲート回路は、各々がアドレスバスに接続さ
れて各アドレスコードにそれぞれ応答すると共に関連す
るキャパシタに維持されている電圧によってそれぞれ表
される第1及び第2の出力状態を有するANDゲートと
することが好ましい。論理ゲート回路は、ANDゲート
回路の動作の結果として、選択的にアドレスされたステ
ージのキャパシタにはある電圧が印加され、他の全ての
ステージの電圧は異なる値、例えばOVとなるように適
切に動作することができる。論理ゲートとして機能する
ことに加えて、アドレス信号が供給されるとラッチ機能
を達成し、この論理ゲート回路のラッチ機能は、アドレ
ス信号によって設定された出力状態が無限に近い出力の
RC時定数によりアドレス信号を除去した後にもその状
態に維持されることを意味する。
【0011】本発明は、例えば2端子型薄膜非線形装置
を用いる撮像アレイのような他の形態の電子式マトリッ
クスアレイ装置にも適用することができるが、データ記
憶装置及びアクティブマトリックス表示装置に特に有益
である。
を用いる撮像アレイのような他の形態の電子式マトリッ
クスアレイ装置にも適用することができるが、データ記
憶装置及びアクティブマトリックス表示装置に特に有益
である。
【0012】マトリックスアレイ装置でデータ記憶装置
を構成する本発明の実施例においては、行デコーダ回路
は通常の行デコーダ回路と同様に動作し、アドレスバス
に供給される適切なアドレスコードに基づいて選択信号
レベルを関連する行導体に供給することによりメモリ位
置の行を選択する。
を構成する本発明の実施例においては、行デコーダ回路
は通常の行デコーダ回路と同様に動作し、アドレスバス
に供給される適切なアドレスコードに基づいて選択信号
レベルを関連する行導体に供給することによりメモリ位
置の行を選択する。
【0013】このデコーダ回路は行デコーダ回路に加え
て又はその代わりに列デコーダ回路として用いることが
でき、この場合論理ゲート回路は上述したと同様に機能
し、アドレスバスに供給される列アドレスコードに応じ
てアレイの中の列を選択する。個々の列を選択する際
に、非線形装置がメモリセルに存在する場合選択された
行のキャパシタはその列と関連する列デコーダステージ
のキャパシタに放電することができる。この転送された
電荷が存在するか否かは適切に検出されて、記憶されて
いるデコーダを表す出力を発生することができ、その後
別のメモリセルをアドレスすることができる。
て又はその代わりに列デコーダ回路として用いることが
でき、この場合論理ゲート回路は上述したと同様に機能
し、アドレスバスに供給される列アドレスコードに応じ
てアレイの中の列を選択する。個々の列を選択する際
に、非線形装置がメモリセルに存在する場合選択された
行のキャパシタはその列と関連する列デコーダステージ
のキャパシタに放電することができる。この転送された
電荷が存在するか否かは適切に検出されて、記憶されて
いるデコーダを表す出力を発生することができ、その後
別のメモリセルをアドレスすることができる。
【0014】行及び/又は列デコーダ回路をアレイと共
に集積することによる利点は、外部接続部の数を必要以
上に低減できることである。この点に関して最大の効果
は、勿論両方のデコーダ回路を集積化することによって
得られる。
に集積することによる利点は、外部接続部の数を必要以
上に低減できることである。この点に関して最大の効果
は、勿論両方のデコーダ回路を集積化することによって
得られる。
【0015】マトリックスアレイ装置がアクティブマト
リックス表示装置を構成する実施例においては、デコー
ダ回路は関連する導体組に選択信号を供給するように作
動することができる。適切なアドレス信号を順次供給す
ることにより、導体組の各導体は順次選択信号が供給さ
れるので、画素は、ビデオ型又はテレビ型表示装置につ
いて要求されるように例えば行毎に駆動する。或いは、
デコーダ回路は、アドレスコードを適切に選択すること
により、順次アドレスではなく、個々の導体を選択的に
アドレスするように動作することももできる。グレクス
ケール表示が必要な場合、データ信号は通常の方法で他
の導体組に供給することができる。一方、グレクスケー
ル表示を必要としない場合、同様なデコーダ回路を用い
異なる表示状態例えば液晶表示装置におけるオン及びオ
フを発生するために用いられるステージからの2個の取
り得る出力を用いて他の導体組を駆動することにより、
簡単な表示形態例えばデータグラフィック表示に好適な
画像表示を得ることができる。
リックス表示装置を構成する実施例においては、デコー
ダ回路は関連する導体組に選択信号を供給するように作
動することができる。適切なアドレス信号を順次供給す
ることにより、導体組の各導体は順次選択信号が供給さ
れるので、画素は、ビデオ型又はテレビ型表示装置につ
いて要求されるように例えば行毎に駆動する。或いは、
デコーダ回路は、アドレスコードを適切に選択すること
により、順次アドレスではなく、個々の導体を選択的に
アドレスするように動作することももできる。グレクス
ケール表示が必要な場合、データ信号は通常の方法で他
の導体組に供給することができる。一方、グレクスケー
ル表示を必要としない場合、同様なデコーダ回路を用い
異なる表示状態例えば液晶表示装置におけるオン及びオ
フを発生するために用いられるステージからの2個の取
り得る出力を用いて他の導体組を駆動することにより、
簡単な表示形態例えばデータグラフィック表示に好適な
画像表示を得ることができる。
【0016】非線形装置は、例えばpin 又はnip ダイオ
ードのような単方向性装置、或いはMIM、バッタ対バ
ック型ダイオードまたはダイオードリングのような双方
向性装置で構成することができる。好ましくは、非線形
装置はMIM装置で構成する。この薄膜型装置は、薄い
絶縁層で分離されている一対の導体層で構成される比較
的簡単な構造である。その製造プロセスはわずかな処理
操作だけを必要とするストレートフォードであり、複雑
で高価な製造装置が不要である。デコーダ回路のステー
ジの構成素子は、共通の堆積層を用いてマトリックス素
子アレイの素子と同時に容易に製造することができる。
ードのような単方向性装置、或いはMIM、バッタ対バ
ック型ダイオードまたはダイオードリングのような双方
向性装置で構成することができる。好ましくは、非線形
装置はMIM装置で構成する。この薄膜型装置は、薄い
絶縁層で分離されている一対の導体層で構成される比較
的簡単な構造である。その製造プロセスはわずかな処理
操作だけを必要とするストレートフォードであり、複雑
で高価な製造装置が不要である。デコーダ回路のステー
ジの構成素子は、共通の堆積層を用いてマトリックス素
子アレイの素子と同時に容易に製造することができる。
【0017】ステージの出力部に接続されるキャパシタ
は、ある状況下においては、その出力部が接続されるア
ドレス導体と関連するキャパシタで構成することができ
る。一方、専用のキャパシタを用い、その一方の側を出
力部に接続し他方の側は予め定めた電位を印加すること
が好ましい。専用のキャパシタを用いる場合において、
MIM装置を用いる場合これらの素子は同一の材料で構
成できるので、専用キャパシタは簡単に形成される。
は、ある状況下においては、その出力部が接続されるア
ドレス導体と関連するキャパシタで構成することができ
る。一方、専用のキャパシタを用い、その一方の側を出
力部に接続し他方の側は予め定めた電位を印加すること
が好ましい。専用のキャパシタを用いる場合において、
MIM装置を用いる場合これらの素子は同一の材料で構
成できるので、専用キャパシタは簡単に形成される。
【0018】本発明の別の見地にたてば、本発明の第1
の概念に基づく電子式マトリックスアレイと、導体組と
関連するデコーダ回路のアドレスバスに接続され、アド
レスバスにアドレス信号を供給する駆動回路とを具え、
前記アドレス信号が、論理ゲート回路のキャパシタの電
圧を所定のレベルに設定するリセットアドレス信号と、
このリセットアドレス信号に後続し、論理ゲート回路を
作動させる選択アドレス信号とを含み、選択された1個
の論理ゲート回路のキャパシタに蓄積された電荷量と、
非選択論理ゲート回路のキャパシタに蓄積された電荷量
とが互いに相異するシステムを実現することにある。
の概念に基づく電子式マトリックスアレイと、導体組と
関連するデコーダ回路のアドレスバスに接続され、アド
レスバスにアドレス信号を供給する駆動回路とを具え、
前記アドレス信号が、論理ゲート回路のキャパシタの電
圧を所定のレベルに設定するリセットアドレス信号と、
このリセットアドレス信号に後続し、論理ゲート回路を
作動させる選択アドレス信号とを含み、選択された1個
の論理ゲート回路のキャパシタに蓄積された電荷量と、
非選択論理ゲート回路のキャパシタに蓄積された電荷量
とが互いに相異するシステムを実現することにある。
【0019】一実施例において、論理ゲート回路の動作
サイクルは、各論理ゲート回路のキャパシタが初期には
一定の状態に設定され、関連するデコーダ回路に応じて
充電又は放電するようにすることができる。このため、
論理ゲート回路に供給されるアドレス信号波形は、キャ
パシタを初期状態にセットするリセットサイクルと、こ
れに続き電荷状態を供給されるアドレスコードに基づい
てセットする入力サイクルとを決定する。このリセット
サイクルにおける充電又は放電は、双方向性装置を用い
る場合、アドレスバスに供給される適当な信号波形を選
択することにより行なうことができる。或いは、単方向
性非線形装置を用いる場合、各ステージは、別の2端子
型薄膜非線形装置例えばMIM装置を介して出力部に接
続され適当なリセット電圧と印加するためのリセット入
力部をさらに含むことができる。リセット入力を行デコ
ーダ回路に用いる場合、ステージと関連するキャパシタ
は、例えばリセット入力を介して選択電圧レベルまで充
電することができ、その後供給されるアドレスコードに
応じてANDゲート回路の動作に基づいて放電させ又は
放電させない。データ記憶装置の列デコーダ回路に用い
る場合、ステージと関連するキャパシタは、例えばリセ
ット入力部に適当な電圧を印加することにより最初リセ
ットサイクル中に放電させ、その後行を選択する際この
ステージと関連し選択された行及び列の交差点に非線形
装置が存在するか否かに基づき充電させ又は充電はさせ
ない。次に、入力サイクル中にアドレスコードが列デコ
ーダステージに供給されると、ANDとして作用する個
々のステージの論理ゲート回路は、アドレスされなかっ
た場合必要に応じてステージのキャパシタを放電させ、
アドレスされた列の場合にはその列と選択された列との
交差点に非線形装置が存在するか否かによって決定され
関連するキャパシタの状態を維持するように動作する。
列デコーダ回路からキャパシタの電荷状態を表す出力つ
まりアレイに記憶されているデータを発生させるため、
列デコーダ回路は少なくとも1個の多段入力−単一出力
の論理ゲート回路を含むことができる。この論理ゲート
回路の入力部は最初に述べた論理ゲート回路の出力部及
びそれぞれ2端子型の非線形装置を介して出力部に接続
する。これら別の論理ゲート回路はその入力部に接続し
たキャパシタを有している。この1個又はそれぞれの論
理ゲート回路はORゲートとして機能する。この別の単
一の論理ゲート回路の入力部は列デコーダ回路の全ての
ステージの出力部に接続すると共に、その数は全てのス
テージの出力部の数に対応させ、このゲート回路はシリ
アル出力で一度に1ビット出力する。多数の別の論理ゲ
ート回路を用い、各回路の入力部を例えば列デコーダ回
路の各8番目のステージの出力部に接続し、最初に述べ
た論理ゲート回路を適切に配置して単一のアドレスコー
ドの受信の際各8番目の列をアクセスしてバイト幅(8
ビット)の出力を得ることができる。
サイクルは、各論理ゲート回路のキャパシタが初期には
一定の状態に設定され、関連するデコーダ回路に応じて
充電又は放電するようにすることができる。このため、
論理ゲート回路に供給されるアドレス信号波形は、キャ
パシタを初期状態にセットするリセットサイクルと、こ
れに続き電荷状態を供給されるアドレスコードに基づい
てセットする入力サイクルとを決定する。このリセット
サイクルにおける充電又は放電は、双方向性装置を用い
る場合、アドレスバスに供給される適当な信号波形を選
択することにより行なうことができる。或いは、単方向
性非線形装置を用いる場合、各ステージは、別の2端子
型薄膜非線形装置例えばMIM装置を介して出力部に接
続され適当なリセット電圧と印加するためのリセット入
力部をさらに含むことができる。リセット入力を行デコ
ーダ回路に用いる場合、ステージと関連するキャパシタ
は、例えばリセット入力を介して選択電圧レベルまで充
電することができ、その後供給されるアドレスコードに
応じてANDゲート回路の動作に基づいて放電させ又は
放電させない。データ記憶装置の列デコーダ回路に用い
る場合、ステージと関連するキャパシタは、例えばリセ
ット入力部に適当な電圧を印加することにより最初リセ
ットサイクル中に放電させ、その後行を選択する際この
ステージと関連し選択された行及び列の交差点に非線形
装置が存在するか否かに基づき充電させ又は充電はさせ
ない。次に、入力サイクル中にアドレスコードが列デコ
ーダステージに供給されると、ANDとして作用する個
々のステージの論理ゲート回路は、アドレスされなかっ
た場合必要に応じてステージのキャパシタを放電させ、
アドレスされた列の場合にはその列と選択された列との
交差点に非線形装置が存在するか否かによって決定され
関連するキャパシタの状態を維持するように動作する。
列デコーダ回路からキャパシタの電荷状態を表す出力つ
まりアレイに記憶されているデータを発生させるため、
列デコーダ回路は少なくとも1個の多段入力−単一出力
の論理ゲート回路を含むことができる。この論理ゲート
回路の入力部は最初に述べた論理ゲート回路の出力部及
びそれぞれ2端子型の非線形装置を介して出力部に接続
する。これら別の論理ゲート回路はその入力部に接続し
たキャパシタを有している。この1個又はそれぞれの論
理ゲート回路はORゲートとして機能する。この別の単
一の論理ゲート回路の入力部は列デコーダ回路の全ての
ステージの出力部に接続すると共に、その数は全てのス
テージの出力部の数に対応させ、このゲート回路はシリ
アル出力で一度に1ビット出力する。多数の別の論理ゲ
ート回路を用い、各回路の入力部を例えば列デコーダ回
路の各8番目のステージの出力部に接続し、最初に述べ
た論理ゲート回路を適切に配置して単一のアドレスコー
ドの受信の際各8番目の列をアクセスしてバイト幅(8
ビット)の出力を得ることができる。
【0020】変形例として、列(又は行)デコーダ回路
の論理ゲート回路のキャパシタを少なくとも数個の論理
ゲート回路に共通の出力ラインに接続し、アレイデータ
が読み出される際に出力ラインを読出手段の積分回路に
接続して積分回路から出力を得ることもできる。
の論理ゲート回路のキャパシタを少なくとも数個の論理
ゲート回路に共通の出力ラインに接続し、アレイデータ
が読み出される際に出力ラインを読出手段の積分回路に
接続して積分回路から出力を得ることもできる。
【0021】以下、図面に基づき本発明を詳細に説明す
る。
る。
【0022】
【実施例】図面は線図的に表現したものであり、スケー
ル通りに、記載されていない。また、図面を通して同一
又は類似の部材には同一符号を付して説明する。データ
記憶装置又はアクティブマトリックス表示装置を構成す
る電子マトリックスアレイ装置は、マトリックス素子か
ら成る行及び列アレイ、すなわちメモリセル又は画素素
子をそれぞれ有し、これらのセル及び素子は行及び列導
体組によってアドレスする。データ記憶装置の場合、マ
トリックス素子は、導体部交差組の少なくとも数個の交
点の関連する行導体と列導体との間に接続した2端子型
薄膜非線形素子を具える。表示装置の場合、マトリック
ス素子は、関連する行導体と列導体との間に接続した2
端子型薄膜非線形素子に直列に接続した表示素子からそ
れぞれ構成される画素素子を具える。このアレイ装置
は、さらに行アドレス回路及び列アドレス回路を含み、
少なくとも1個の行アドレス回路及び列アドレス回路
は、上記アレイの非線形装置と同一種類の非線形装置を
用いると共にその関連する組の各導体毎に論理ゲート回
路の形態をしたステージをそれぞれ有している。この論
理ゲート回路は、全てのステージに共通のアドレスバス
に接続した複数の入力部及び関連する導体に接続した単
一の出力部を有する。各入力部は各2端子型薄膜非線形
素子を介して出力部に接続し、出力部は関連するキャパ
シタに接続する。論理ゲート回路はラッチ機能を有する
ANDゲートの態様で動作するので、アドレスバスに供
給される個々のアドレスコードに応答してある組の導体
を選択でき、データ記憶装置の場合その導体と関連する
メモリ素子に記憶されているデータをアクセスすること
ができ、或いは表示装置の場合には表示情報をその導体
と関連する画素素子に書込むことができる。
ル通りに、記載されていない。また、図面を通して同一
又は類似の部材には同一符号を付して説明する。データ
記憶装置又はアクティブマトリックス表示装置を構成す
る電子マトリックスアレイ装置は、マトリックス素子か
ら成る行及び列アレイ、すなわちメモリセル又は画素素
子をそれぞれ有し、これらのセル及び素子は行及び列導
体組によってアドレスする。データ記憶装置の場合、マ
トリックス素子は、導体部交差組の少なくとも数個の交
点の関連する行導体と列導体との間に接続した2端子型
薄膜非線形素子を具える。表示装置の場合、マトリック
ス素子は、関連する行導体と列導体との間に接続した2
端子型薄膜非線形素子に直列に接続した表示素子からそ
れぞれ構成される画素素子を具える。このアレイ装置
は、さらに行アドレス回路及び列アドレス回路を含み、
少なくとも1個の行アドレス回路及び列アドレス回路
は、上記アレイの非線形装置と同一種類の非線形装置を
用いると共にその関連する組の各導体毎に論理ゲート回
路の形態をしたステージをそれぞれ有している。この論
理ゲート回路は、全てのステージに共通のアドレスバス
に接続した複数の入力部及び関連する導体に接続した単
一の出力部を有する。各入力部は各2端子型薄膜非線形
素子を介して出力部に接続し、出力部は関連するキャパ
シタに接続する。論理ゲート回路はラッチ機能を有する
ANDゲートの態様で動作するので、アドレスバスに供
給される個々のアドレスコードに応答してある組の導体
を選択でき、データ記憶装置の場合その導体と関連する
メモリ素子に記憶されているデータをアクセスすること
ができ、或いは表示装置の場合には表示情報をその導体
と関連する画素素子に書込むことができる。
【0023】図1を参照するに、データ記憶装置は個々
のメモリセルが行及び列(Y,X)アドレス導体11及
び12の交差組の交点に形成されている行及び列(Y及
びX)メモリアレイ10を具える。図1に示すアレイの
一部として行N及びN+1と列M及びM+1と関連する
4個のメモリセルだけを示す。簡単化するため、図1に
示すアレイは、データビットが選択した交点に2端子型
薄膜非線形素子が存在するか否かによって表示されるR
OM装置を構成する。図示の実施例では、交点A及びD
が行と列との間に論理“1”を表わす非線形装置を有
し、交点B及びCはこの接続を有さず論理“0”を表わ
すように規定される。本例では、非線形装置14はMI
M(金属−絶縁体−金属)装置で構成する。この装置は
ダイオード構造型とみなすことができ、双方向性であ
り、その非線形抵抗性により閾値特性を発揮する。MI
M装置は一般に周知である。典型的なMIM装置は比較
的薄い絶縁層間に挟まれた1対の導体フィルムを具え
る。
のメモリセルが行及び列(Y,X)アドレス導体11及
び12の交差組の交点に形成されている行及び列(Y及
びX)メモリアレイ10を具える。図1に示すアレイの
一部として行N及びN+1と列M及びM+1と関連する
4個のメモリセルだけを示す。簡単化するため、図1に
示すアレイは、データビットが選択した交点に2端子型
薄膜非線形素子が存在するか否かによって表示されるR
OM装置を構成する。図示の実施例では、交点A及びD
が行と列との間に論理“1”を表わす非線形装置を有
し、交点B及びCはこの接続を有さず論理“0”を表わ
すように規定される。本例では、非線形装置14はMI
M(金属−絶縁体−金属)装置で構成する。この装置は
ダイオード構造型とみなすことができ、双方向性であ
り、その非線形抵抗性により閾値特性を発揮する。MI
M装置は一般に周知である。典型的なMIM装置は比較
的薄い絶縁層間に挟まれた1対の導体フィルムを具え
る。
【0024】図1に示すアレイはリードオンリ構造であ
る。MIM装置は、通常行導体と列導体との選択したク
ロスオーバに薄い絶縁層を形成することにより形成でき
るので、行導体及び列導体上に位置する領域はMIM構
造体の対向導電層を構成し、MIM装置を必要としない
他のクロスオーバには比較的厚い絶縁層が形成されるこ
とになる。このアレイはプラスチック又はガラスの絶縁
性支持部材上に形成した薄膜層及びリソブラフィ技術に
よって製造することができ、この点に関しては通常のも
のと同様である。このメモリアレイは、MIM装置の位
置パターンつまり記憶される“1”又は“0”情報が製
造中に用いられるマスクによって決定されるいわゆるマ
スタープログラム型のメモリアレイである。例えば、行
及び列導体が約5μmの幅で5μmの距離で離間してい
るとすれば、16Mビットアレイ(4096×409
6)は約4cm2 の表面積を占める。
る。MIM装置は、通常行導体と列導体との選択したク
ロスオーバに薄い絶縁層を形成することにより形成でき
るので、行導体及び列導体上に位置する領域はMIM構
造体の対向導電層を構成し、MIM装置を必要としない
他のクロスオーバには比較的厚い絶縁層が形成されるこ
とになる。このアレイはプラスチック又はガラスの絶縁
性支持部材上に形成した薄膜層及びリソブラフィ技術に
よって製造することができ、この点に関しては通常のも
のと同様である。このメモリアレイは、MIM装置の位
置パターンつまり記憶される“1”又は“0”情報が製
造中に用いられるマスクによって決定されるいわゆるマ
スタープログラム型のメモリアレイである。例えば、行
及び列導体が約5μmの幅で5μmの距離で離間してい
るとすれば、16Mビットアレイ(4096×409
6)は約4cm2 の表面積を占める。
【0025】アレイ構造に記憶されているデータのアク
セスは、図2に基づいて説明する行デコーダ回路16及
び列デコーダ回路18を具える周辺回路によって行う。
これらの回路は、アドレスバス19に供給される入力ア
ドレス信号とデータ出力ライン20との間のインタフェ
ースを構成する。
セスは、図2に基づいて説明する行デコーダ回路16及
び列デコーダ回路18を具える周辺回路によって行う。
これらの回路は、アドレスバス19に供給される入力ア
ドレス信号とデータ出力ライン20との間のインタフェ
ースを構成する。
【0026】メモリアレイの容量が増大すると、これに
対応してアレイの接続部の数も増大する。例えば、小容
量の1Mビットアレイの場合、少なくとも2049個の
接続部、すなわち1024個の行接続部、1024個の
列接続部及び1個のデータ出力接続部を必要とする。こ
の理由により、アドレスデコーダをカード上に集積化し
て必要な外部接続部の数を低減する。
対応してアレイの接続部の数も増大する。例えば、小容
量の1Mビットアレイの場合、少なくとも2049個の
接続部、すなわち1024個の行接続部、1024個の
列接続部及び1個のデータ出力接続部を必要とする。こ
の理由により、アドレスデコーダをカード上に集積化し
て必要な外部接続部の数を低減する。
【0027】図2に示すように、回路16及び18は、
後述するデータ記憶セルアレイの製造に用いられる技術
と同様な薄膜技術を用いてメモリアレイ10と同一の支
持基板上に形成することができるので、データ記憶装置
と読出手段とを具える比較的少数の相互接続部を必要と
するメモリ装置が得られる。この読出手段は図2の符号
26で示すブロックとして図示する。このメモリ装置
は、ポータブル型の望まれる用途、例えばスマートなカ
ードすなわちデータカードの形態のものとして、すなわ
ちデータ記憶装置に永久的に接続されず読出装置から取
り出すことができる用途に特に好適である。このデータ
記憶装置はデータ記憶媒体がCDロム及び光データ記録
カードとは異なり、データ読出装置に移動部材を必要と
しない安価な基板で構成されるので、大容量の必要性、
低価格の条件を満たしている。
後述するデータ記憶セルアレイの製造に用いられる技術
と同様な薄膜技術を用いてメモリアレイ10と同一の支
持基板上に形成することができるので、データ記憶装置
と読出手段とを具える比較的少数の相互接続部を必要と
するメモリ装置が得られる。この読出手段は図2の符号
26で示すブロックとして図示する。このメモリ装置
は、ポータブル型の望まれる用途、例えばスマートなカ
ードすなわちデータカードの形態のものとして、すなわ
ちデータ記憶装置に永久的に接続されず読出装置から取
り出すことができる用途に特に好適である。このデータ
記憶装置はデータ記憶媒体がCDロム及び光データ記録
カードとは異なり、データ読出装置に移動部材を必要と
しない安価な基板で構成されるので、大容量の必要性、
低価格の条件を満たしている。
【0028】このデータ記憶装置に用いるアドレス復号
化には2n〜22 デコーダ回路を用い、nビットの2進
アドレスコードを、デコーダ回路の場合には1個の行毎
に選択電圧に変換し、列デコーダ回路の場合には1個の
列毎に選択電圧に変換する。1Mビットのメモリ装置の
上述した例を用いる場合、このメモリ装置に必要な外部
接続部の数は、必要な給電ライン及びアースラインを除
いて41個にすぎない(10個の行アドレス、10個の
反転行アドレス、10個の列アドレス、10個の反転列
アドレス及び1個の出力部)。
化には2n〜22 デコーダ回路を用い、nビットの2進
アドレスコードを、デコーダ回路の場合には1個の行毎
に選択電圧に変換し、列デコーダ回路の場合には1個の
列毎に選択電圧に変換する。1Mビットのメモリ装置の
上述した例を用いる場合、このメモリ装置に必要な外部
接続部の数は、必要な給電ライン及びアースラインを除
いて41個にすぎない(10個の行アドレス、10個の
反転行アドレス、10個の列アドレス、10個の反転列
アドレス及び1個の出力部)。
【0029】本例では、行アドレスデコーダ回路16及
び列アドレスデコーダ回路18はMIM装置を用いて構
成するので、メモリアレイについて用いられるMIM処
理が比較的簡単になる利点が達成される。
び列アドレスデコーダ回路18はMIM装置を用いて構
成するので、メモリアレイについて用いられるMIM処
理が比較的簡単になる利点が達成される。
【0030】行デコーダ回路16の機能は、アドレスバ
ス19を介して入力するアドレスに基づいてメモリアレ
イ10中の行11のいずれかを選択することである。あ
る行導体の電圧が他の行導体の電圧と相異する場合、そ
の行が選択されたものとなすことができる。すなわち、
Uhighで示す選択電圧がある行導体に印加され、他の全
ての行導体が異なる基準電位例えばアース電位にある場
合、当該行は選択されたことになる。このため、デコー
ダ回路16は行導体の数に対応する数のステージ(段)
を具え、各ステージの出力部を各行導体11に接続す
る。各ステージは複数の入力部と単一の出力部を有する
AND型論理ゲートを構成する。これら論理ゲートの入
力部は全てのステージに共通なアドレスバスの各アドレ
スラインに接続し、各ゲートを異なる個々のアドレスラ
インそれぞれに接続し、論理ゲートの出力部は関連する
行導体11に接続する。代表的なANDゲート段の基本
回路形態を図3に線図的に示す。図3において、AND
ゲート段30は出力キャパシタ31を具え、その一方の
側を接地し、他方の側は出力部33に接続するとともに
各MIM装置34を経てゲート回路の2進信号入力部3
5にも接続する。出力部33及び出力キャパシタ31
は、別のMIM装置を介しバスの共通ラインに結合され
ているリセット接続部38にも接続する。出力部33に
接続されている行導体11と関連する容量性負荷をキャ
パシタCL で示す。入力部の数は要求に応じて変えるこ
とができる。図3に図示した回路は2個の入力部A及び
Bだけを図示したが、一例として取り得る別の2個の入
力部を破線で示す。2n 個の行を有するアレイの場合、
各ゲート回路30はn個の入力部を有することになる。
ス19を介して入力するアドレスに基づいてメモリアレ
イ10中の行11のいずれかを選択することである。あ
る行導体の電圧が他の行導体の電圧と相異する場合、そ
の行が選択されたものとなすことができる。すなわち、
Uhighで示す選択電圧がある行導体に印加され、他の全
ての行導体が異なる基準電位例えばアース電位にある場
合、当該行は選択されたことになる。このため、デコー
ダ回路16は行導体の数に対応する数のステージ(段)
を具え、各ステージの出力部を各行導体11に接続す
る。各ステージは複数の入力部と単一の出力部を有する
AND型論理ゲートを構成する。これら論理ゲートの入
力部は全てのステージに共通なアドレスバスの各アドレ
スラインに接続し、各ゲートを異なる個々のアドレスラ
インそれぞれに接続し、論理ゲートの出力部は関連する
行導体11に接続する。代表的なANDゲート段の基本
回路形態を図3に線図的に示す。図3において、AND
ゲート段30は出力キャパシタ31を具え、その一方の
側を接地し、他方の側は出力部33に接続するとともに
各MIM装置34を経てゲート回路の2進信号入力部3
5にも接続する。出力部33及び出力キャパシタ31
は、別のMIM装置を介しバスの共通ラインに結合され
ているリセット接続部38にも接続する。出力部33に
接続されている行導体11と関連する容量性負荷をキャ
パシタCL で示す。入力部の数は要求に応じて変えるこ
とができる。図3に図示した回路は2個の入力部A及び
Bだけを図示したが、一例として取り得る別の2個の入
力部を破線で示す。2n 個の行を有するアレイの場合、
各ゲート回路30はn個の入力部を有することになる。
【0031】このゲート回路の動作はダイナミック論理
回路の動作と同様であり、AND機能の全サイクル中に
リセットサイクル及び入力サイクルを含んでいる。付加
的に、用いる動作モードに応じて転送サイクルを含むこ
とができる。図3のゲート回路は、後述するように、リ
セットサイクル及び入力サイクル中に適当な電圧レベル
を選択することによりORゲート機能を実行するように
構成することもできる。ANDゲートとしてのゲート回
路30の動作説明において、電圧レベルは以下のように
規定する。Uhighはゲート回路の出力部33で得られる
行選択電圧であり論理“1”を表示するよう指定する。
この電圧は、実際の場合、約4Vとすることができる。
Ulow は論理“0”を表示する指定したゲート回路出力
部33の電圧である。実際の場合、この電圧は公称0V
に選択することができる。Vhighはゲート入力部35の
1個に印加され出力キャパシタ31をUhighに充電する
のに必要な電圧である。Vlow は入力部35に印加され
た出力キャパシタをUlow まで放電させるのに必要な電
圧である。Vhighは、MIM装置の電圧が±(Uhigh−
Vhigh)又は±(Ulow −Vlow)に等しいか又はこれ
以下となる場合に、このMIM装置を流れる電流が規定
のリーク電流以下となるように選択した電圧である。V
r は出力キャパシタを論理“1”すなわちUhighにリセ
ットするのに必要なリセット電圧である。これらの電圧
値は、実際の場合ゲート回路の回路設計、すなわち出力
キャパシタ、MIM装置34の大きさ、クロック周期等
に用いて定められ、さらにゲート回路の実際の負荷によ
って決定される。これに対して、入力/出力電圧レベル
は予め規定することができ、この場合MIM装置の寸法
は、ゲート回路がこれら電圧レベルに対して正しく動作
するように選択する必要がある。
回路の動作と同様であり、AND機能の全サイクル中に
リセットサイクル及び入力サイクルを含んでいる。付加
的に、用いる動作モードに応じて転送サイクルを含むこ
とができる。図3のゲート回路は、後述するように、リ
セットサイクル及び入力サイクル中に適当な電圧レベル
を選択することによりORゲート機能を実行するように
構成することもできる。ANDゲートとしてのゲート回
路30の動作説明において、電圧レベルは以下のように
規定する。Uhighはゲート回路の出力部33で得られる
行選択電圧であり論理“1”を表示するよう指定する。
この電圧は、実際の場合、約4Vとすることができる。
Ulow は論理“0”を表示する指定したゲート回路出力
部33の電圧である。実際の場合、この電圧は公称0V
に選択することができる。Vhighはゲート入力部35の
1個に印加され出力キャパシタ31をUhighに充電する
のに必要な電圧である。Vlow は入力部35に印加され
た出力キャパシタをUlow まで放電させるのに必要な電
圧である。Vhighは、MIM装置の電圧が±(Uhigh−
Vhigh)又は±(Ulow −Vlow)に等しいか又はこれ
以下となる場合に、このMIM装置を流れる電流が規定
のリーク電流以下となるように選択した電圧である。V
r は出力キャパシタを論理“1”すなわちUhighにリセ
ットするのに必要なリセット電圧である。これらの電圧
値は、実際の場合ゲート回路の回路設計、すなわち出力
キャパシタ、MIM装置34の大きさ、クロック周期等
に用いて定められ、さらにゲート回路の実際の負荷によ
って決定される。これに対して、入力/出力電圧レベル
は予め規定することができ、この場合MIM装置の寸法
は、ゲート回路がこれら電圧レベルに対して正しく動作
するように選択する必要がある。
【0032】1のAND機能サイクル中にゲート回路3
0に現れる波形例を図4に示す。この機能サイクルはリ
セットサイクルR及び入力サイクルIを有し、A及びB
は前述したように2個の入力端子を表わし、RS及びO
Pはリセット接続部38及び出力端33における各電圧
をそれぞれ表す。簡単化するため、容量性フィードスル
ー効果は省略した。このANDゲートは、動作の出力が
関連するキャパシタに電圧として記憶され、その後この
ゲート回路がオフするように動作する。リセットサイク
ルR中に、ゲートの出力部すなわち出力キャパシタ31
は論理“1”を表わす電圧Uhighに充電される。この動
作はリセット電圧Vr をリセット入力部38に印加する
ことにより行う。このサイクル中に、入力部A及びBは
電圧Vho ldに維持される。リセットパルスの端部におい
て、ゲートの出力は論理“1”を占め、リセット入力部
38における電圧は再びVholdに切り換えられるので、
ゲート回路からの電荷リークはほとんど生じない。リセ
ットサイクルの端部において入力サイクルが開始し、入
力部A及びBには以下のような電圧が印加される。所定
の入力部の論理“0”は電圧Vlow で表わされ、出力キ
ャパシタ31が論理“0”(Ulow )に放電される。所
定の入力部の論理“1”はVholdで表される。入力部A
及びBへのこれらの電圧印加の結果としては、入力部A
又はBのいずれかが論理“0”(Vlow )になる場合、
出力キャパシタ31は放電する。これとは逆に、両方の
入力部が論理“1”(Vhold)を占める場合だけ、出力
OPが論理“1”(Uhigh)を占める。従って、AND
機能が達成される。ゲート回路が2個以上の入力部を有
する場合にも同一作用、すなわち入力サイクル中に全て
の入力部かVhighにある場合だけ出力が論理“1”を占
めるものとなる。この回路のRC時定数がほぼ無限の場
合ラッチ作用が得られ、出力キャパシタの充電状態は入
力サイクルの終端まで維持される。
0に現れる波形例を図4に示す。この機能サイクルはリ
セットサイクルR及び入力サイクルIを有し、A及びB
は前述したように2個の入力端子を表わし、RS及びO
Pはリセット接続部38及び出力端33における各電圧
をそれぞれ表す。簡単化するため、容量性フィードスル
ー効果は省略した。このANDゲートは、動作の出力が
関連するキャパシタに電圧として記憶され、その後この
ゲート回路がオフするように動作する。リセットサイク
ルR中に、ゲートの出力部すなわち出力キャパシタ31
は論理“1”を表わす電圧Uhighに充電される。この動
作はリセット電圧Vr をリセット入力部38に印加する
ことにより行う。このサイクル中に、入力部A及びBは
電圧Vho ldに維持される。リセットパルスの端部におい
て、ゲートの出力は論理“1”を占め、リセット入力部
38における電圧は再びVholdに切り換えられるので、
ゲート回路からの電荷リークはほとんど生じない。リセ
ットサイクルの端部において入力サイクルが開始し、入
力部A及びBには以下のような電圧が印加される。所定
の入力部の論理“0”は電圧Vlow で表わされ、出力キ
ャパシタ31が論理“0”(Ulow )に放電される。所
定の入力部の論理“1”はVholdで表される。入力部A
及びBへのこれらの電圧印加の結果としては、入力部A
又はBのいずれかが論理“0”(Vlow )になる場合、
出力キャパシタ31は放電する。これとは逆に、両方の
入力部が論理“1”(Vhold)を占める場合だけ、出力
OPが論理“1”(Uhigh)を占める。従って、AND
機能が達成される。ゲート回路が2個以上の入力部を有
する場合にも同一作用、すなわち入力サイクル中に全て
の入力部かVhighにある場合だけ出力が論理“1”を占
めるものとなる。この回路のRC時定数がほぼ無限の場
合ラッチ作用が得られ、出力キャパシタの充電状態は入
力サイクルの終端まで維持される。
【0033】x入力ゲート回路の場合、出力プルダウン
は、x個の論理“0”入力に達する結果となる。電圧U
low 値は、ある範囲においてゲート入力部の論理“0”
の実際の数に依存する。この効果は、実際には、MIM
装置34を適切な大きさとすることにより最小にするこ
とができる。
は、x個の論理“0”入力に達する結果となる。電圧U
low 値は、ある範囲においてゲート入力部の論理“0”
の実際の数に依存する。この効果は、実際には、MIM
装置34を適切な大きさとすることにより最小にするこ
とができる。
【0034】上述した動作スキムにおいて、入力サイク
ル中において出力信号は負荷、すなわちメモリセルの行
導体に転送される。換言すれば、負荷はゲート回路の全
出力容量の一部を構成する。ある条件下において、ゲー
ト回路中に出力キャパシタを設ける必要はなく、必要な
機能は負荷Ci だけで適切に達成される。一方、負荷容
量CL が変化し、負荷容量の変化に対して電圧レベルの
感度が低下する場合には個別の出力キャパシタ21を設
けることが望ましい。
ル中において出力信号は負荷、すなわちメモリセルの行
導体に転送される。換言すれば、負荷はゲート回路の全
出力容量の一部を構成する。ある条件下において、ゲー
ト回路中に出力キャパシタを設ける必要はなく、必要な
機能は負荷Ci だけで適切に達成される。一方、負荷容
量CL が変化し、負荷容量の変化に対して電圧レベルの
感度が低下する場合には個別の出力キャパシタ21を設
けることが望ましい。
【0035】上述したゲート回路の実施例において、個
々のMIM装置を介してキャパシタにそれぞれ接続した
個別の入力ライン及びリセットラインを用いる。一方、
これらの機能については同一のラインを用いて得ること
もできる。この場合、ゲート入力信号は3値レベル信号
となり、リセットサイクル中リセット電圧をとり、その
値は入力サイクル中の論理入力によって規定される。図
5はゲート回路の2個の入力部A及びBを有するゲート
回路の第2実施例を示し、図面を簡明にするためリセッ
トライン及び関連するMIM装置39を削除した点を除
き図3のゲート回路と同一である。図6は、このゲート
回路の動作中に現れる波形例を示す。前述したように、
容量性フィードスルー効果は図示していない。図面から
明らかなように、リセットサイクル中入力部A及びBに
は共にリセット電圧Vr が印加され、これにより出力キ
ャパシタ(又は負荷)は選択電圧Uhighに充電される。
その後、入力サイクルIにおいて、このゲート回路は上
述した実施例とほぼ同様な態様で動作し、両方の入力部
A及びBに論理“1”が供給された場合だけ論理“1”
を出力する。
々のMIM装置を介してキャパシタにそれぞれ接続した
個別の入力ライン及びリセットラインを用いる。一方、
これらの機能については同一のラインを用いて得ること
もできる。この場合、ゲート入力信号は3値レベル信号
となり、リセットサイクル中リセット電圧をとり、その
値は入力サイクル中の論理入力によって規定される。図
5はゲート回路の2個の入力部A及びBを有するゲート
回路の第2実施例を示し、図面を簡明にするためリセッ
トライン及び関連するMIM装置39を削除した点を除
き図3のゲート回路と同一である。図6は、このゲート
回路の動作中に現れる波形例を示す。前述したように、
容量性フィードスルー効果は図示していない。図面から
明らかなように、リセットサイクル中入力部A及びBに
は共にリセット電圧Vr が印加され、これにより出力キ
ャパシタ(又は負荷)は選択電圧Uhighに充電される。
その後、入力サイクルIにおいて、このゲート回路は上
述した実施例とほぼ同様な態様で動作し、両方の入力部
A及びBに論理“1”が供給された場合だけ論理“1”
を出力する。
【0036】行デコーダ回路16は図3又は図5に基づ
いて説明した複数のゲート回路を具え、各ゲート回路は
メモリアレイ10の各行導体11に接続する。デコーダ
回路16は、アドレスバス19上のコードによって決定
される行のメモリセルを選択された状態を表わす電圧
(Uhigh)まで充電しメモリアレイの残りの選択されな
かった行を非選択状態を表わす電圧(Ulow )に充電又
は放電する1ーオブ−N型デコーダとして機能する。正
規化論理に関して、この機能は図7に示す態様で得ら
れ、この実施例は3ビット幅のアドレスを用いる場合を
示す。図7は、メモリアレイの4個の行(直接順次する
行ではない)、すなわちR0 , R1 , R5 及びR7 でそ
れぞれ図示した行0,1,5及び7と関連する行デコー
ダ16の回路の一部を線図的に示す。この論理ゲート回
路は図5に示す型式の論理ゲート回路であり、行R0 と
関連する回路は詳細に図示し、他の行と関連する回路に
ついてはAND論理記号で表わす。
いて説明した複数のゲート回路を具え、各ゲート回路は
メモリアレイ10の各行導体11に接続する。デコーダ
回路16は、アドレスバス19上のコードによって決定
される行のメモリセルを選択された状態を表わす電圧
(Uhigh)まで充電しメモリアレイの残りの選択されな
かった行を非選択状態を表わす電圧(Ulow )に充電又
は放電する1ーオブ−N型デコーダとして機能する。正
規化論理に関して、この機能は図7に示す態様で得ら
れ、この実施例は3ビット幅のアドレスを用いる場合を
示す。図7は、メモリアレイの4個の行(直接順次する
行ではない)、すなわちR0 , R1 , R5 及びR7 でそ
れぞれ図示した行0,1,5及び7と関連する行デコー
ダ16の回路の一部を線図的に示す。この論理ゲート回
路は図5に示す型式の論理ゲート回路であり、行R0 と
関連する回路は詳細に図示し、他の行と関連する回路に
ついてはAND論理記号で表わす。
【0037】各アドレスコードビットはそれぞれ非反転
状態と反転状態にある2本のアドレスバス19で搬送す
る。従って、6本のラインをx,y及びz並びにそれら
の反転
状態と反転状態にある2本のアドレスバス19で搬送す
る。従って、6本のラインをx,y及びz並びにそれら
の反転
【外1】
で示す。このアドレス入力回路により、1−オブ−N型
デコーダをANDゲートだけで構成することができる。
例えば、行R5 と関連するゲートは、アドレスxyz=
“101”を受信した場合だけ論理“1”(すなわち、
前に規定したようにUhigh)を出力しその行を選択す
る。このゲート回路はx=“1”及びz=“1”に応答
する必要があるので、その対応する入力部は非反転xラ
イン及びzラインに接続する。yビットについては、こ
のゲート回路はy=“0”に応答しなければならず、従
ってその対応する入力部は、y=“0”のとき“1”と
なる
デコーダをANDゲートだけで構成することができる。
例えば、行R5 と関連するゲートは、アドレスxyz=
“101”を受信した場合だけ論理“1”(すなわち、
前に規定したようにUhigh)を出力しその行を選択す
る。このゲート回路はx=“1”及びz=“1”に応答
する必要があるので、その対応する入力部は非反転xラ
イン及びzラインに接続する。yビットについては、こ
のゲート回路はy=“0”に応答しなければならず、従
ってその対応する入力部は、y=“0”のとき“1”と
なる
【外2】
ラインに接続する。この行デコーダ回路3レベル駆動ス
キムを用いており、ゲート回路へのリセットラインの必
要性が回避される。この理由は、アドレス電圧が外部電
圧原(26)から印加されるからである。一方、所望の
場合、勿論図3の型式の回路を用いることも可能であ
る。
キムを用いており、ゲート回路へのリセットラインの必
要性が回避される。この理由は、アドレス電圧が外部電
圧原(26)から印加されるからである。一方、所望の
場合、勿論図3の型式の回路を用いることも可能であ
る。
【0038】行デコーダ回路18(図2)は、アドレス
バス19のアドレスに応じていかなる時にもメモリセル
1又はそれ以上の行を選択すると共に、選択された行導
体12からの信号をデータ出力ライン20に出力するよ
うに機能し、その出力は、選択された行導体と列導体と
の間の交点のメモリセルの状態つまりビット情報すなわ
ちその位置に記憶されているデータを表わす。図8は行
RN-1 及びRN の8個メモリセル及び関連する列導体を
介して列デコーダ回路18に至る接続回路を具えるメモ
リアレイの代表的部分を示す。簡単化するため、列導体
にはデコーダ回路18で接地され行デコーダ回路16の
操作によって行RN が選択されたものとすると、行RN
に接続されているMIM装置の電圧降下が非零Vである
ため、電流が列導体CM-2 及びCM-1 と関連する列デコ
ーダ回路の入力部に流れる。(列CM-3 及び列RN-1 の
交点のMIM装置は導通せず列CM はいかなる行にも接
続されない。)デコーダ回路18においてアドレスバス
19の適切なアドレスコートにより列の1本を選択する
際、列信号をデータ出力ライン20に発生させる。出力
ライン20は読出手段26において増幅器に接続し、既
知の方法で低インピーダンス出力部を形成する。
バス19のアドレスに応じていかなる時にもメモリセル
1又はそれ以上の行を選択すると共に、選択された行導
体12からの信号をデータ出力ライン20に出力するよ
うに機能し、その出力は、選択された行導体と列導体と
の間の交点のメモリセルの状態つまりビット情報すなわ
ちその位置に記憶されているデータを表わす。図8は行
RN-1 及びRN の8個メモリセル及び関連する列導体を
介して列デコーダ回路18に至る接続回路を具えるメモ
リアレイの代表的部分を示す。簡単化するため、列導体
にはデコーダ回路18で接地され行デコーダ回路16の
操作によって行RN が選択されたものとすると、行RN
に接続されているMIM装置の電圧降下が非零Vである
ため、電流が列導体CM-2 及びCM-1 と関連する列デコ
ーダ回路の入力部に流れる。(列CM-3 及び列RN-1 の
交点のMIM装置は導通せず列CM はいかなる行にも接
続されない。)デコーダ回路18においてアドレスバス
19の適切なアドレスコートにより列の1本を選択する
際、列信号をデータ出力ライン20に発生させる。出力
ライン20は読出手段26において増幅器に接続し、既
知の方法で低インピーダンス出力部を形成する。
【0039】行デコーダ回路16と同様に、列デコーダ
回路18は多数のステージ(段)を具え(各列導体12
毎に1個のステージを具える)、これらのステージはメ
モリアレイ10で用いた方法と同一の薄膜技術を用いて
製造され、回路18をメモリアレイ及び行デコーダ回路
16と同一の基板上に集積し、この結果回路18を回路
16と共に共通の堆積した層をリソグラフィ法によりメ
モリアレイと同時に製造できる。行デコーダ回路16と
同様に、列デコーダ回路18の個々の回路はMIM装置
を用いてAND型の論理ゲート回路で構成する。
回路18は多数のステージ(段)を具え(各列導体12
毎に1個のステージを具える)、これらのステージはメ
モリアレイ10で用いた方法と同一の薄膜技術を用いて
製造され、回路18をメモリアレイ及び行デコーダ回路
16と同一の基板上に集積し、この結果回路18を回路
16と共に共通の堆積した層をリソグラフィ法によりメ
モリアレイと同時に製造できる。行デコーダ回路16と
同様に、列デコーダ回路18の個々の回路はMIM装置
を用いてAND型の論理ゲート回路で構成する。
【0040】MIM装置を用いる列デコーダ回路18の
構成について図9を参照して説明する。図9はメモリア
レイの関連する列に接続されている列デコーダ回路の一
部を示す。図示のメモリアレイの一部は3個のメモリセ
ルを具え、論理“1”を表わすMIM装置14が列RN
と列CX-1 との間及び行RN と列CX+1 との間の交点に
存在し、行RN と列CX との間の交点にはMIM装置は
存在せず論理“0”を表示する。各列導体には、図3に
基いて前述したAND論理ゲート30を構成する列デコ
ーダ回路18の各ステージに接続する。従って、各ゲー
ト回路は複数の入力部35、本例の場合は3個(3ビッ
トの列アドレスコードを用いるものとする)を有し、こ
れら入力部を各MIM装置を介してゲート回路出力キャ
パシタの一方の側に接続する。出力キャパシタ31の他
方の側は全てのステージ30に共通のライン52に接続
する。リセット入力部及びMIM装置39を具える各ス
テージは共通のリセットライン51に接続する。
構成について図9を参照して説明する。図9はメモリア
レイの関連する列に接続されている列デコーダ回路の一
部を示す。図示のメモリアレイの一部は3個のメモリセ
ルを具え、論理“1”を表わすMIM装置14が列RN
と列CX-1 との間及び行RN と列CX+1 との間の交点に
存在し、行RN と列CX との間の交点にはMIM装置は
存在せず論理“0”を表示する。各列導体には、図3に
基いて前述したAND論理ゲート30を構成する列デコ
ーダ回路18の各ステージに接続する。従って、各ゲー
ト回路は複数の入力部35、本例の場合は3個(3ビッ
トの列アドレスコードを用いるものとする)を有し、こ
れら入力部を各MIM装置を介してゲート回路出力キャ
パシタの一方の側に接続する。出力キャパシタ31の他
方の側は全てのステージ30に共通のライン52に接続
する。リセット入力部及びMIM装置39を具える各ス
テージは共通のリセットライン51に接続する。
【0041】ゲート回路の入力部35は主アドレスバス
19からの列アドレスバス50の個々のラインに接続
し、各ゲート回路の入力部は、行デコーダ回路16のゲ
ート回路で用いたと同様な態様で異なるアドレスライン
の結合体に接続する。従って、列アドレスバス50は、
3ビットアドレスコードを担うx,y及びzのライン並
びに3ビットアドレスコードの反転ビットを担う〔外
1〕ラインの6本のラインで構成する。バス50に供給
されるアドレスコードはバス19に供給されるアドレス
コードの最下位桁(ビット)を構成し、最上位桁のビッ
トは行デコーダ16図のアドレスラインを進む。
19からの列アドレスバス50の個々のラインに接続
し、各ゲート回路の入力部は、行デコーダ回路16のゲ
ート回路で用いたと同様な態様で異なるアドレスライン
の結合体に接続する。従って、列アドレスバス50は、
3ビットアドレスコードを担うx,y及びzのライン並
びに3ビットアドレスコードの反転ビットを担う〔外
1〕ラインの6本のラインで構成する。バス50に供給
されるアドレスコードはバス19に供給されるアドレス
コードの最下位桁(ビット)を構成し、最上位桁のビッ
トは行デコーダ16図のアドレスラインを進む。
【0042】MIM装置34と出力キャパシタ31との
間の接続部における各ゲート回路の出力部は、各MIM
装置54を介して全てのステージに共通なライン55に
接続され、このライン55はキャパシタ60が接続され
ている出力端子56に接続する。リセット入力部もMI
M装置62を介してライン55に接続する。出力端子5
6で得られ、図8の出力部20の出力信号を構成すると
共に記憶されているデータを表わす電圧信号は、読出回
路26の高インピダンスバッファ回路に供給する。実際
には、キャパシタ60は寄生キャパシタによって部分的
に構成されると共に読出手段26のセンスキャパシタ
(又はセンス増幅の入力部)によって部分的に構成され
るので、必ずしも列デコーダ回路の構成素子として構成
する必要はない。
間の接続部における各ゲート回路の出力部は、各MIM
装置54を介して全てのステージに共通なライン55に
接続され、このライン55はキャパシタ60が接続され
ている出力端子56に接続する。リセット入力部もMI
M装置62を介してライン55に接続する。出力端子5
6で得られ、図8の出力部20の出力信号を構成すると
共に記憶されているデータを表わす電圧信号は、読出回
路26の高インピダンスバッファ回路に供給する。実際
には、キャパシタ60は寄生キャパシタによって部分的
に構成されると共に読出手段26のセンスキャパシタ
(又はセンス増幅の入力部)によって部分的に構成され
るので、必ずしも列デコーダ回路の構成素子として構成
する必要はない。
【0043】ステージのキャパシタ31とキャパシタ6
0との間に接続したMIM装置はOR型の論理ゲートを
構成する。素子54,60,61及び56は図3のゲー
ト回路の態様で相互接続する。このANDゲート構造及
び図3の回路は、前述したように、その動作サイクルの
リセット/セットサイクル中に適切な電圧レベルを選択
することによりORゲートとして機能することもでき
る。図10はORゲートのモードとして用いたときの図
3のゲート回路の動作における波形を示し、多くの点に
おいて図4と同様である。図4に示すように、説明を簡
単化するため2個の入力部A及びBだけを有するゲート
回路について説明する。図3及び図10を参照するに、
1回の全OR機能サイクルのリセットサイクルR中にゲ
ート回路の全ての入力部、すなわちA及びBは、リセッ
トライン38を除いてホールド電圧Vholdにあり、この
リセットラインにはリセット電圧Vr が供給され、この
リセット電圧は、図4及び図10との比較から明らかな
ように、ANDゲート機能のために用いた電圧とは相異
する。このリセット電圧Vr は出力キャパシタ31を論
理“0”レベルに充電する。リセットサイクルの端部に
おいて、リセット入力がボルト電圧Vholdに切り換わり
入力レベルが次の規則に従って他のゲート入力部A及び
Bに印加される。以前規定した語を用いれば、入力部の
論理“0”はV holdで表わされる。入力部における論理
“1”はVholdで表わされ、この電圧は、ゲート回路の
出力部で論理“1”を表わすために選択した電圧Vhold
まで出力キャパシタ31を充電するのに十分な電圧であ
る。このようにして、いずれかの入力部がハイの場合、
出力キャパシタ31は論理“1”レベルまで充電され、
従ってOR機能が達成される。
0との間に接続したMIM装置はOR型の論理ゲートを
構成する。素子54,60,61及び56は図3のゲー
ト回路の態様で相互接続する。このANDゲート構造及
び図3の回路は、前述したように、その動作サイクルの
リセット/セットサイクル中に適切な電圧レベルを選択
することによりORゲートとして機能することもでき
る。図10はORゲートのモードとして用いたときの図
3のゲート回路の動作における波形を示し、多くの点に
おいて図4と同様である。図4に示すように、説明を簡
単化するため2個の入力部A及びBだけを有するゲート
回路について説明する。図3及び図10を参照するに、
1回の全OR機能サイクルのリセットサイクルR中にゲ
ート回路の全ての入力部、すなわちA及びBは、リセッ
トライン38を除いてホールド電圧Vholdにあり、この
リセットラインにはリセット電圧Vr が供給され、この
リセット電圧は、図4及び図10との比較から明らかな
ように、ANDゲート機能のために用いた電圧とは相異
する。このリセット電圧Vr は出力キャパシタ31を論
理“0”レベルに充電する。リセットサイクルの端部に
おいて、リセット入力がボルト電圧Vholdに切り換わり
入力レベルが次の規則に従って他のゲート入力部A及び
Bに印加される。以前規定した語を用いれば、入力部の
論理“0”はV holdで表わされる。入力部における論理
“1”はVholdで表わされ、この電圧は、ゲート回路の
出力部で論理“1”を表わすために選択した電圧Vhold
まで出力キャパシタ31を充電するのに十分な電圧であ
る。このようにして、いずれかの入力部がハイの場合、
出力キャパシタ31は論理“1”レベルまで充電され、
従ってOR機能が達成される。
【0044】図9を参照するに、図9では素子54,6
0,61及び62は素子34,31,38及び39とそ
れぞれ対応しており、列デコーダ回路18の動作は行デ
コーダ回路16の動作と同期し、5個のサイクルで行デ
コーダ他の動作と共働する。第1のサイクルは、アレイ
の全ての行が論理“1”を表わす正の電圧Vhighに充電
される行デコーダ回路の動作サイクルのリセットサイク
ルと同時に発生するリセットサイクルである。列デコー
ダ回路の動作のリセットサイクルの目的は、このステー
ジのANDゲート回路30のキャパシタ31を完全に放
電することである。このため、負のリセット電圧をリセ
ットライン51に印加し、一方ANDゲート回路の入力
分35をVholdに継持すると共にライン52に印加され
る電圧はDVに継持する。この結果、出力キャパシタは
充電する。このリセットサイクルの終端において、リセ
ットラインはVholdのレベルに戻る。
0,61及び62は素子34,31,38及び39とそ
れぞれ対応しており、列デコーダ回路18の動作は行デ
コーダ回路16の動作と同期し、5個のサイクルで行デ
コーダ他の動作と共働する。第1のサイクルは、アレイ
の全ての行が論理“1”を表わす正の電圧Vhighに充電
される行デコーダ回路の動作サイクルのリセットサイク
ルと同時に発生するリセットサイクルである。列デコー
ダ回路の動作のリセットサイクルの目的は、このステー
ジのANDゲート回路30のキャパシタ31を完全に放
電することである。このため、負のリセット電圧をリセ
ットライン51に印加し、一方ANDゲート回路の入力
分35をVholdに継持すると共にライン52に印加され
る電圧はDVに継持する。この結果、出力キャパシタは
充電する。このリセットサイクルの終端において、リセ
ットラインはVholdのレベルに戻る。
【0045】この後にMSB(最上位ビット)サイクル
が続き、このサイクルにおいて行デコーダ回路16への
バス19へ入力したMSBアドレスが有効になり、デコ
ーダ回路16の操作によって、このアドレス値によって
規定される行以外の全ての行をVlou (非選択状態であ
るOVを表わし)に放電させる。列デコーダ回路18の
ANDゲート回路30への全ての入力部35は、このサ
イクルの時間期間中V holdに継持する。従って、このア
ドレスによって選択した行デコーダ回路16の個々のス
テージは論理“1”レベルに充電される。
が続き、このサイクルにおいて行デコーダ回路16への
バス19へ入力したMSBアドレスが有効になり、デコ
ーダ回路16の操作によって、このアドレス値によって
規定される行以外の全ての行をVlou (非選択状態であ
るOVを表わし)に放電させる。列デコーダ回路18の
ANDゲート回路30への全ての入力部35は、このサ
イクルの時間期間中V holdに継持する。従って、このア
ドレスによって選択した行デコーダ回路16の個々のス
テージは論理“1”レベルに充電される。
【0046】次に、第3のサイクルすなわち行導体転送
サイクルにおいて、選択された行導体11から、選択さ
れた行キャパシタに記憶されている電圧の結果としてM
IM装置14によって選択された行導体と関連する列導
体にサイクル電流が流れ関連するキャパシタ31を充電
し、この行の電荷パターンのコピーを作成する。すなわ
ち、図9に示す実施例に関して、列導体CX-1 及びC
X+1 は、行導体RN からこのアレイのMIM装置14を
介して充電される。この電荷転送は行VB を負にするこ
とにより行なうことができる。このサイクル及び後述す
る第4及び第5のサイクル中において、行デコーダ回路
16へのアドレス入力部は有効に継持され、すなわち前
述したように、この行デコーダ回路は入力サイクルとし
て動作する。
サイクルにおいて、選択された行導体11から、選択さ
れた行キャパシタに記憶されている電圧の結果としてM
IM装置14によって選択された行導体と関連する列導
体にサイクル電流が流れ関連するキャパシタ31を充電
し、この行の電荷パターンのコピーを作成する。すなわ
ち、図9に示す実施例に関して、列導体CX-1 及びC
X+1 は、行導体RN からこのアレイのMIM装置14を
介して充電される。この電荷転送は行VB を負にするこ
とにより行なうことができる。このサイクル及び後述す
る第4及び第5のサイクル中において、行デコーダ回路
16へのアドレス入力部は有効に継持され、すなわち前
述したように、この行デコーダ回路は入力サイクルとし
て動作する。
【0047】列導体すなわちCX-1 と選択された行導体
11とを接続するMIM装置の電圧はVhighボルトにな
り、列導体12と選択されなかった行導体11とを接続
するMIM装置は0ボルトになる。例えば約3VのV
high項は選択された行VB におけるMIM装置14を適
切に導通されるには不十分になるおそれがあるため、こ
のサイクルにおいて選択された行VB を負にしてアレイ
中の関連するMIM装置を導通させる。
11とを接続するMIM装置の電圧はVhighボルトにな
り、列導体12と選択されなかった行導体11とを接続
するMIM装置は0ボルトになる。例えば約3VのV
high項は選択された行VB におけるMIM装置14を適
切に導通されるには不十分になるおそれがあるため、こ
のサイクルにおいて選択された行VB を負にしてアレイ
中の関連するMIM装置を導通させる。
【0048】列デコーダ回路のアドレスサイクルは、ア
ドレスコードの最下位ビット(LSB)を用いて開始す
る。このアドレスサイクルは行デコーダ回路16のアド
レスサイクルとほぼ同一であり、このデコーダ回路18
がアドレスによって規定される個々の列導体を選択する
動作は、図7に基いて説明した行デコーダ回路16の動
作後に行なわれる。アドレス論理“0”は負の電圧によ
って表示され、アドレス論理“1”はVholdによって表
示する。この結果、列デコーダ回路18のLSBアドレ
ス値によって規定されるステージ以外の全てのステージ
のキャパシタは、アドレス入力部の動作によって0Vに
放電される。このサイクルの終端部において、列デコー
ダ回路18のゲート回路30への入力部はVholdに戻
り、これらキャパシタ31の電荷状態は関連する行/列
相互接続部に維持されているデータビットに依存する。
従って、バス19に供給されたアドレス情報のMSB及
びLSBによって規定される行及び列の相互接続部のデ
ータビットが論理“1”の場合、すなわちMIM装置が
この相互接続部に存在する場合、この選択された列導体
と関連する列デコーダ回路ステージのキャパシタ31は
正電圧に充電され、他の全てのステージのキャパシタは
放電されることになる。この相互接続部のデータビット
が論理“0”の場合、すなわちこの相互接続部にMIM
装置が存在しない場合、全てのステージのキャパシタ3
1は放電される。
ドレスコードの最下位ビット(LSB)を用いて開始す
る。このアドレスサイクルは行デコーダ回路16のアド
レスサイクルとほぼ同一であり、このデコーダ回路18
がアドレスによって規定される個々の列導体を選択する
動作は、図7に基いて説明した行デコーダ回路16の動
作後に行なわれる。アドレス論理“0”は負の電圧によ
って表示され、アドレス論理“1”はVholdによって表
示する。この結果、列デコーダ回路18のLSBアドレ
ス値によって規定されるステージ以外の全てのステージ
のキャパシタは、アドレス入力部の動作によって0Vに
放電される。このサイクルの終端部において、列デコー
ダ回路18のゲート回路30への入力部はVholdに戻
り、これらキャパシタ31の電荷状態は関連する行/列
相互接続部に維持されているデータビットに依存する。
従って、バス19に供給されたアドレス情報のMSB及
びLSBによって規定される行及び列の相互接続部のデ
ータビットが論理“1”の場合、すなわちMIM装置が
この相互接続部に存在する場合、この選択された列導体
と関連する列デコーダ回路ステージのキャパシタ31は
正電圧に充電され、他の全てのステージのキャパシタは
放電されることになる。この相互接続部のデータビット
が論理“0”の場合、すなわちこの相互接続部にMIM
装置が存在しない場合、全てのステージのキャパシタ3
1は放電される。
【0049】次の転送サイクルにおいて、アドレス情報
によって選択されたデータビットは、素子54及び60
によって構成されるゲートの操作によりデータ記憶装置
からライン56を経て出力する。印加されている電圧は
MIM装置54を適切に導通させるためには不十分にな
るおそれがあるため、キャパシタ60の反対側にトリガ
電圧VX を印加し、このトリガ電圧を負の値に設定して
出力部56を経てアクセスされたデータビットを読出装
置26にロードする。これ以外の全ての時間において
は、キャパシタ60の出力ライン56から離れた側は0
VすなわちVX =0に継持する。
によって選択されたデータビットは、素子54及び60
によって構成されるゲートの操作によりデータ記憶装置
からライン56を経て出力する。印加されている電圧は
MIM装置54を適切に導通させるためには不十分にな
るおそれがあるため、キャパシタ60の反対側にトリガ
電圧VX を印加し、このトリガ電圧を負の値に設定して
出力部56を経てアクセスされたデータビットを読出装
置26にロードする。これ以外の全ての時間において
は、キャパシタ60の出力ライン56から離れた側は0
VすなわちVX =0に継持する。
【0050】列デコーダ回路18の動作サイクルの5個
のサイクルを時間分割シークンスで明瞭に説明した。し
かしながら、実際の場合、ある動作を単一の時間スロッ
トに結合することも可能である。
のサイクルを時間分割シークンスで明瞭に説明した。し
かしながら、実際の場合、ある動作を単一の時間スロッ
トに結合することも可能である。
【0051】この動作サイクルの後に、新たなアドレス
をバス19に供給してメモリアレイに記憶されている別
のデータビットをアクセスする。
をバス19に供給してメモリアレイに記憶されている別
のデータビットをアクセスする。
【0052】説明を簡明にするため、上述した説明で
は、MIM装置の自己容量における取り得る電荷フィー
ルドスルー効果は考慮しなかった。この場合、用いる信
号レベルを適切に選択することにより、これらの効果に
ついて必要な補償を行なうことができる。
は、MIM装置の自己容量における取り得る電荷フィー
ルドスルー効果は考慮しなかった。この場合、用いる信
号レベルを適切に選択することにより、これらの効果に
ついて必要な補償を行なうことができる。
【0053】列デコーダ回路18について種々の変更が
可能である。行デコーダ回路10と同様に、リセットラ
イン51を省略することができ、この場合3値レベルア
ドレスラインによりANDゲート回路30においてリセ
ット機能を達成することができる。
可能である。行デコーダ回路10と同様に、リセットラ
イン51を省略することができ、この場合3値レベルア
ドレスラインによりANDゲート回路30においてリセ
ット機能を達成することができる。
【0054】また、データ記憶装置を再構成することに
より、前述した1ビットアクセスするのではなくビット
幅のデータをアクセスすることもできる。ビット幅のデ
ータ出力、例えば8ビットのデータ出力は、所定のLS
Bアドレス値が各8番目の列と関連するステージの出力
キャパシタ31をアクセスするように構成することによ
り行なうことができる。この場合、前述した1個のOR
ゲートに回路を用いるのではなく、8個のORゲート回
路を用い、各ORゲート回路が並列出力の1ビットを出
力し、第1のORゲートに回路の入力部は列1,9,1
7等と関連するANDゲート回路30の出力部に接続
し、第2のORゲート回路の入力部は列2,10,18
等と関連するANDゲート回路の出力部に接続する。
より、前述した1ビットアクセスするのではなくビット
幅のデータをアクセスすることもできる。ビット幅のデ
ータ出力、例えば8ビットのデータ出力は、所定のLS
Bアドレス値が各8番目の列と関連するステージの出力
キャパシタ31をアクセスするように構成することによ
り行なうことができる。この場合、前述した1個のOR
ゲートに回路を用いるのではなく、8個のORゲート回
路を用い、各ORゲート回路が並列出力の1ビットを出
力し、第1のORゲートに回路の入力部は列1,9,1
7等と関連するANDゲート回路30の出力部に接続
し、第2のORゲート回路の入力部は列2,10,18
等と関連するANDゲート回路の出力部に接続する。
【0055】一層簡単な形態の列デコーダ回路18を用
いるデータ記憶装置の変形例においては、ORゲート回
路を用いずその代りに列デコーダ回路のAND論理ゲー
ト回路30のキャパシタ31の側を図9のライン52に
対応する共通出力ラインに接続して、データを読み出す
際読出手段26の積分回路に接続する。この実施例にお
いて、行デコーダ回路及び列デコーダ回路の動作サイク
ルを適切に制御し、行動作サイクル及び列動作サイクル
のサイクルを同期させることにより行導体及び列導体を
同時にアドレスし、選択されたメモリアル位置にMIM
装置が存在する結果として選択された列の論理ゲート回
路のキャパシタ31に流れる電流を読出手段の積分回路
によって検知する。出力が論理“1”であるか論理
“0”であるかの決定は、積分回路の出力部に接続され
論理“0”(0Vに接続される)と論理“1”との間の
中間に位置する閾値電圧レベルを有する比較器から出力
する。この積分回路出力は、他のメモリアレイ位置に存
在するMIM装置に起因する加算寄生成分を有する可能
性があるが、この加算寄生容量成分は、選択されたセル
位置にMIM装置が存在する場合に流れる各積分出力電
流に比べて相当微小なものである。
いるデータ記憶装置の変形例においては、ORゲート回
路を用いずその代りに列デコーダ回路のAND論理ゲー
ト回路30のキャパシタ31の側を図9のライン52に
対応する共通出力ラインに接続して、データを読み出す
際読出手段26の積分回路に接続する。この実施例にお
いて、行デコーダ回路及び列デコーダ回路の動作サイク
ルを適切に制御し、行動作サイクル及び列動作サイクル
のサイクルを同期させることにより行導体及び列導体を
同時にアドレスし、選択されたメモリアル位置にMIM
装置が存在する結果として選択された列の論理ゲート回
路のキャパシタ31に流れる電流を読出手段の積分回路
によって検知する。出力が論理“1”であるか論理
“0”であるかの決定は、積分回路の出力部に接続され
論理“0”(0Vに接続される)と論理“1”との間の
中間に位置する閾値電圧レベルを有する比較器から出力
する。この積分回路出力は、他のメモリアレイ位置に存
在するMIM装置に起因する加算寄生成分を有する可能
性があるが、この加算寄生容量成分は、選択されたセル
位置にMIM装置が存在する場合に流れる各積分出力電
流に比べて相当微小なものである。
【0056】読出手段に積分回路を設ける実施例は、デ
ータ記憶装置の構成素子数を少なくできると共に、OR
ゲート回路を用いる実施例よりも低い駆動電圧を用いる
ことができる利点が達成される。
ータ記憶装置の構成素子数を少なくできると共に、OR
ゲート回路を用いる実施例よりも低い駆動電圧を用いる
ことができる利点が達成される。
【0057】上述した実施例では、所望の場合例えば8
ビットのバイト幅の並列出力を行なうことができる。こ
の場合、列デコーダ回路の論理ゲート回路を、各々が多
数の隣接する論理ゲート回路を構成するグループとして
配置し、これら論理ゲート回路のキャパシタ31を各共
通出力ラインに接続し、これら出力ラインは、データを
読み出す際に読出手段26の各積分回路に接続する。
ビットのバイト幅の並列出力を行なうことができる。こ
の場合、列デコーダ回路の論理ゲート回路を、各々が多
数の隣接する論理ゲート回路を構成するグループとして
配置し、これら論理ゲート回路のキャパシタ31を各共
通出力ラインに接続し、これら出力ラインは、データを
読み出す際に読出手段26の各積分回路に接続する。
【0058】図11を参照するに、図11はアクティブ
マトリックス表示装置を構成する本発明の一実施例を示
す。この表示装置は電気光学画素から成る行及び列アレ
イで構成され、各電気光学素子はスイッチとして作用し
MIM装置の形態をした2端子型非線形装置を含んでい
る。この型式の表示装置は一般的に周知であり、広く文
献に記載されている。簡単に言えば、各画素70は行及
び列導体組の各行導体と列導体との間においてMIM装
置72と直列に接続した例えば液晶表示素子71のよう
な電気光学表示71を具える。ここで、説明を簡単にす
るための、行導体及び列導体は前述したと同様に符号1
1及び12をそれぞれ付することにする。画素の各行は
同一の行導体11を共有し、各列は同一の列導体12を
共有する。表示素子71は2個のガラス支持部材の各表
面上に形成した第1及び第2の対向電極を有し、これら
ガラス支持部材間に液晶材料を封止する。第1電極はM
IM装置72及び行導体組と共に一方の支持部材上に形
成し、第2電極は列導体組と共に他方の支持部材上に形
成する。
マトリックス表示装置を構成する本発明の一実施例を示
す。この表示装置は電気光学画素から成る行及び列アレ
イで構成され、各電気光学素子はスイッチとして作用し
MIM装置の形態をした2端子型非線形装置を含んでい
る。この型式の表示装置は一般的に周知であり、広く文
献に記載されている。簡単に言えば、各画素70は行及
び列導体組の各行導体と列導体との間においてMIM装
置72と直列に接続した例えば液晶表示素子71のよう
な電気光学表示71を具える。ここで、説明を簡単にす
るための、行導体及び列導体は前述したと同様に符号1
1及び12をそれぞれ付することにする。画素の各行は
同一の行導体11を共有し、各列は同一の列導体12を
共有する。表示素子71は2個のガラス支持部材の各表
面上に形成した第1及び第2の対向電極を有し、これら
ガラス支持部材間に液晶材料を封止する。第1電極はM
IM装置72及び行導体組と共に一方の支持部材上に形
成し、第2電極は列導体組と共に他方の支持部材上に形
成する。
【0059】画素70は行駆動回路及び列駆動回路によ
って駆動され、これら駆動回路はそれぞれ行導体に選択
信号を供給し列導体にデータ信号を供給するように動作
する。画素は、各行導体に順次選択信号を供給すること
により行毎に駆動され、データ信号は適当な列導体に同
期して供給し、これにより表示素子はデータ信号に基い
てあるレベルに充電されて所望の表示効果を達成する。
って駆動され、これら駆動回路はそれぞれ行導体に選択
信号を供給し列導体にデータ信号を供給するように動作
する。画素は、各行導体に順次選択信号を供給すること
により行毎に駆動され、データ信号は適当な列導体に同
期して供給し、これにより表示素子はデータ信号に基い
てあるレベルに充電されて所望の表示効果を達成する。
【0060】通常、行駆動回路及び列駆動回路は、行列
導体組に接続され個別に形成されると共に集積された回
路として形成する。この表示装置において、行駆動回路
は、図3〜図7に基いて説明したように行デコーダ回路
を具え、これら行デコーダ回路は行導体組及びMIM装
置のアレイと共に一方の支持部材上に支持されると共に
これの部材と同時に作成する。このように、行駆動回路
を集積化することにより表示装置の製造が相当簡単にな
る。
導体組に接続され個別に形成されると共に集積された回
路として形成する。この表示装置において、行駆動回路
は、図3〜図7に基いて説明したように行デコーダ回路
を具え、これら行デコーダ回路は行導体組及びMIM装
置のアレイと共に一方の支持部材上に支持されると共に
これの部材と同時に作成する。このように、行駆動回路
を集積化することにより表示装置の製造が相当簡単にな
る。
【0061】行デコーダ回路16は各行導体11に選択
信号を順次供給するように動作し、従って各画素行を順
次選択する。このため、アドレスバス19に接続して制
御回路75を適切に配置し、行デコーダ回路16に適切
なアドレスコード列を供給する。一方、ある型式の表示
装置の場合、画素行を順次ではなく個別に選択するよう
に制御回路を配置することができる。
信号を順次供給するように動作し、従って各画素行を順
次選択する。このため、アドレスバス19に接続して制
御回路75を適切に配置し、行デコーダ回路16に適切
なアドレスコード列を供給する。一方、ある型式の表示
装置の場合、画素行を順次ではなく個別に選択するよう
に制御回路を配置することができる。
【0062】グレイスケールを表示するように構成した
表示装置の場合、図11で符号76で示す列駆動回路は
通常の形態のものとすることができると共に、画素アレ
イと分離して形成され既知の方法で列導体に接続した回
路として形成することができる。例えば、画素がオン/
オフ(黒/白)表示だけを発生するデータグラフィック
表示装置のように、グレイスケール表示が不要な画像表
示装置においては、列駆動回路を行デコーダ回路16と
同様なデコーダ回路で構成することができる。この場
合、個々の画素は、関連する行導体及び列導体を選択す
るデコーダによって駆動することができる。
表示装置の場合、図11で符号76で示す列駆動回路は
通常の形態のものとすることができると共に、画素アレ
イと分離して形成され既知の方法で列導体に接続した回
路として形成することができる。例えば、画素がオン/
オフ(黒/白)表示だけを発生するデータグラフィック
表示装置のように、グレイスケール表示が不要な画像表
示装置においては、列駆動回路を行デコーダ回路16と
同様なデコーダ回路で構成することができる。この場
合、個々の画素は、関連する行導体及び列導体を選択す
るデコーダによって駆動することができる。
【0063】上述した全ての実施例に関して、アレイ中
に用いたMIM装置及びデコーダ回路は、同様に閾値特
性を有する双方向性装置である例えばバック対バック型
のショットキーダイオード又はダイオードリングのよう
な2端子型薄膜非線形装置の他の適切な形態のもので置
換することができる。
に用いたMIM装置及びデコーダ回路は、同様に閾値特
性を有する双方向性装置である例えばバック対バック型
のショットキーダイオード又はダイオードリングのよう
な2端子型薄膜非線形装置の他の適切な形態のもので置
換することができる。
【0064】本発明は、2端子型薄膜非線形装置が前述
した双方向性素子ではなく単方向性素子を構成する電子
式マトリックスアレイにも適用することができる。図1
2は単方向性装置すなわちダイオード80を用いるデー
タ記憶装置の変形例のメモリセルアレイの一部を線図的
に示す。前述したように、データは、メモリセルを規定
する行/列交差部に非線型装置が存在する(論理
“1”)か又は存在しないか(論理“0”)によってア
レイ中に表示され、各セルはメモリの1ビットを決定す
る。記憶されている情報は、交差点が読みだす予定のメ
モリセルを規定する行導体及び列導体を選択することに
より1ビット毎に再生することができる。選択された行
は正の電圧を与え、選択された列は負の電圧を与える。
関連するセルにダイオードが存在する場合、行導体から
列導体に電流が流れ、この電流積分器によって検出され
て論理“1”を表示する出力が発生する。ダイオードが
存在しない場合、電流は流れず積分器は論理“0”を表
示する出力が発生する。選択されなかった交差点に存在
するいかなるダイオードにも電流が流れないようにする
ため、選択されたセル以外のメモリセルは全て反転バイ
アスする。非選択行導体は低電位に維持すると共に、非
選択列導体は比較的高電位に維持する。選択された行導
体に接続され又は選択された列導体に接続されているダ
イオードの内交差点に存在するダイオード以外のダイオ
ードだけについて単なる零バイアスではなく適切な反転
バイアスするため、非選択列導体の電位は選択された行
導体の電位よりも若干高くする。図示のように、個々の
メモリセルを読み出すため、選択電圧+V及び−Vを、
交差点が所望のセルを規定する行導体11及び列導体に
それぞれ供給し、電圧−(V+a)及び+(V+a)を
他の全ての行導体及び列導体にそれぞれ供給する。ここ
で、aは固定増分電圧である。
した双方向性素子ではなく単方向性素子を構成する電子
式マトリックスアレイにも適用することができる。図1
2は単方向性装置すなわちダイオード80を用いるデー
タ記憶装置の変形例のメモリセルアレイの一部を線図的
に示す。前述したように、データは、メモリセルを規定
する行/列交差部に非線型装置が存在する(論理
“1”)か又は存在しないか(論理“0”)によってア
レイ中に表示され、各セルはメモリの1ビットを決定す
る。記憶されている情報は、交差点が読みだす予定のメ
モリセルを規定する行導体及び列導体を選択することに
より1ビット毎に再生することができる。選択された行
は正の電圧を与え、選択された列は負の電圧を与える。
関連するセルにダイオードが存在する場合、行導体から
列導体に電流が流れ、この電流積分器によって検出され
て論理“1”を表示する出力が発生する。ダイオードが
存在しない場合、電流は流れず積分器は論理“0”を表
示する出力が発生する。選択されなかった交差点に存在
するいかなるダイオードにも電流が流れないようにする
ため、選択されたセル以外のメモリセルは全て反転バイ
アスする。非選択行導体は低電位に維持すると共に、非
選択列導体は比較的高電位に維持する。選択された行導
体に接続され又は選択された列導体に接続されているダ
イオードの内交差点に存在するダイオード以外のダイオ
ードだけについて単なる零バイアスではなく適切な反転
バイアスするため、非選択列導体の電位は選択された行
導体の電位よりも若干高くする。図示のように、個々の
メモリセルを読み出すため、選択電圧+V及び−Vを、
交差点が所望のセルを規定する行導体11及び列導体に
それぞれ供給し、電圧−(V+a)及び+(V+a)を
他の全ての行導体及び列導体にそれぞれ供給する。ここ
で、aは固定増分電圧である。
【0065】行及び列導体組は行デコーダ回路及び列デ
コーダ回路にそれぞれ接続し、これらデコーダ回路は、
双方向性ではなく非方向性非線形装置を用いる点を除
き、前述したデコーダ回路16及び18とほぼ同一であ
り、図2に図示した方法と同一の方法でデコーダ回路を
メモリアレイと共に同一の支持部材上に形成する。行デ
コーダ回路の各ステージは、MIM装置ではなくダイオ
ードを用いる論理ANDゲート回路を具える。典型的な
論理ゲート回路の回路形態を図13に示し、図3に基づ
いて説明した回路と比較する。勿論、単方向非線形装置
を用いているので、各論理ゲート回路はリセット入力部
38を必要とする。全てのステージのリセット入力部3
8はアドレスバスの共通ラインに接続する。
コーダ回路にそれぞれ接続し、これらデコーダ回路は、
双方向性ではなく非方向性非線形装置を用いる点を除
き、前述したデコーダ回路16及び18とほぼ同一であ
り、図2に図示した方法と同一の方法でデコーダ回路を
メモリアレイと共に同一の支持部材上に形成する。行デ
コーダ回路の各ステージは、MIM装置ではなくダイオ
ードを用いる論理ANDゲート回路を具える。典型的な
論理ゲート回路の回路形態を図13に示し、図3に基づ
いて説明した回路と比較する。勿論、単方向非線形装置
を用いているので、各論理ゲート回路はリセット入力部
38を必要とする。全てのステージのリセット入力部3
8はアドレスバスの共通ラインに接続する。
【0066】列デコーダ回路のステージの論理ゲート回
路は、ダイオード素子が接続されている点を除き同一で
ある。行デコーダ回路及び列デコーダ回路のANDゲー
トは行導体及び列導体に対して異なる電圧、すなわち行
導体には+V及び−(V+a)及び列導体には−V及び
+(V+a)に印加する必要があるため、列デコーダ回
路のANDゲートは行デコーダ回路のANDゲートとは
異なるように動作する必要がある。一方、行導体及び列
導体に印加される必要な電圧は、選択された場合及び非
選択の場合共に零Vに対して対称的であるから、列デコ
ーダ回路のANDゲートが行デコーダ回路のANDゲー
トと反対向きの場合、すなわちダイオード素子が図13
に示すダイオード素子と反対向きに接続されている場
合、列デコーダ回路のANDゲートは所望の電圧を発生
し得ることとなり、この論理ゲート回路への全ての入力
信号は反対極性とする必要がある。
路は、ダイオード素子が接続されている点を除き同一で
ある。行デコーダ回路及び列デコーダ回路のANDゲー
トは行導体及び列導体に対して異なる電圧、すなわち行
導体には+V及び−(V+a)及び列導体には−V及び
+(V+a)に印加する必要があるため、列デコーダ回
路のANDゲートは行デコーダ回路のANDゲートとは
異なるように動作する必要がある。一方、行導体及び列
導体に印加される必要な電圧は、選択された場合及び非
選択の場合共に零Vに対して対称的であるから、列デコ
ーダ回路のANDゲートが行デコーダ回路のANDゲー
トと反対向きの場合、すなわちダイオード素子が図13
に示すダイオード素子と反対向きに接続されている場
合、列デコーダ回路のANDゲートは所望の電圧を発生
し得ることとなり、この論理ゲート回路への全ての入力
信号は反対極性とする必要がある。
【0067】行デコーダ回路及び列デコーダ回路のAN
D論理ゲートは前述したようにアドレスバスに供給して
アドレスコードによってアドレスされると共に前述した
論理ゲート回路と同様に機能する。従って、AND回路
の出力は関連する行又は列キャパシタ31に電圧として
記憶され、その後ANDゲート回路は有効にオフする。
オフしている時間中、選択されたセルにダイオードが存
在する場合選択された行キャパシタ31は列キャパシタ
に電荷を放電することができる。放電の後このANDゲ
ート回路は再びアドレスされて別のセルを選択する。列
デコーダ回路のANDゲートのキャパシタ31の一方の
端子は共通ラインを介して電荷検知増幅を有する積分器
に接続し、行デコーダ回路のキャパシタ31は接地す
る。
D論理ゲートは前述したようにアドレスバスに供給して
アドレスコードによってアドレスされると共に前述した
論理ゲート回路と同様に機能する。従って、AND回路
の出力は関連する行又は列キャパシタ31に電圧として
記憶され、その後ANDゲート回路は有効にオフする。
オフしている時間中、選択されたセルにダイオードが存
在する場合選択された行キャパシタ31は列キャパシタ
に電荷を放電することができる。放電の後このANDゲ
ート回路は再びアドレスされて別のセルを選択する。列
デコーダ回路のANDゲートのキャパシタ31の一方の
端子は共通ラインを介して電荷検知増幅を有する積分器
に接続し、行デコーダ回路のキャパシタ31は接地す
る。
【0068】図14は隣接する2個の列導体12に接続
されている2個のステージを具える列デコーダ回路18
の一部を示す。出力キャパシタ31の一方の端子は共通
ライン85を介して積分回路86に接続する。
されている2個のステージを具える列デコーダ回路18
の一部を示す。出力キャパシタ31の一方の端子は共通
ライン85を介して積分回路86に接続する。
【0069】記憶されているデータは、ANDゲート回
路が積分期間と称せられる非アクティブ状態にある期間
中に選択された交差導体を流れる電流を検地することに
より決定される。
路が積分期間と称せられる非アクティブ状態にある期間
中に選択された交差導体を流れる電流を検地することに
より決定される。
【0070】このデータ記憶装置の動作は、前述した実
施例と同様に、リセットサイクル及び入力サイクル並び
にその後行われアレイから1ビットの情報を発生する積
分サイクルから成るサイクルによって達成される。典型
的な動作サイクルは図15は参照して説明する。図15
はANDゲート回路30の動作に用いられる波形を示
し、RSは入力部38に供給されるリセット信号であ
り、IP(1)及びIP(0)はアドレスバスを介して
ANDゲート回路の入力部35に供給される論理“1”
信号及び論理“0”信号をそれぞれ表し、Rはリセット
サイクルであり、Iは入力サイクルであり、INTは積
分サイクルである。リセットサイクルにおいて、行デコ
ーダ回路16のゲート回路30の全てのキャパシタ31
の電圧は、選択された行について用いるハイレベルに対
応する所定のレベル、すなわち+Vとなる。この動作
は、ANDゲート回路30の入力部35及びリセット入
力部38にハイ入力信号を供給してキャパシタ31をリ
セットダイオード39を介してリセット電圧レベルに充
電することにより達成される。入力サイクルの開始時に
おいて、リセット入力部38の電圧をリセットダイオー
ド39を介して反転バイアスまで低下させ、これにより
これらダイオードをオフにする。選択されるべき行導体
11はこのハイレベルに維持する必要がある。この操作
は、全ての入力部35が、この期間中論理“1”の供給
アドレスコードによりハイレベルに維持されることによ
り、キャパシタ31の電荷が入力ダイオード34を経て
消散するのを阻止することにより達成される。非選択行
導体については、これと関連するキャパシタ31の電圧
は負に、すなわち−(V+a)とする必要がある。この
場合、全ての非選択行導体のANDゲート回路は少なく
とも1個の論理“0”入力信号を有することになるの
で、この操作は、入力サイクル中にローレベル、すなわ
ち−(V+a)となる波形IP(0)の論理“0”信号
によって達成され、この結果非選択行導体のキャパシタ
31は放電する。
施例と同様に、リセットサイクル及び入力サイクル並び
にその後行われアレイから1ビットの情報を発生する積
分サイクルから成るサイクルによって達成される。典型
的な動作サイクルは図15は参照して説明する。図15
はANDゲート回路30の動作に用いられる波形を示
し、RSは入力部38に供給されるリセット信号であ
り、IP(1)及びIP(0)はアドレスバスを介して
ANDゲート回路の入力部35に供給される論理“1”
信号及び論理“0”信号をそれぞれ表し、Rはリセット
サイクルであり、Iは入力サイクルであり、INTは積
分サイクルである。リセットサイクルにおいて、行デコ
ーダ回路16のゲート回路30の全てのキャパシタ31
の電圧は、選択された行について用いるハイレベルに対
応する所定のレベル、すなわち+Vとなる。この動作
は、ANDゲート回路30の入力部35及びリセット入
力部38にハイ入力信号を供給してキャパシタ31をリ
セットダイオード39を介してリセット電圧レベルに充
電することにより達成される。入力サイクルの開始時に
おいて、リセット入力部38の電圧をリセットダイオー
ド39を介して反転バイアスまで低下させ、これにより
これらダイオードをオフにする。選択されるべき行導体
11はこのハイレベルに維持する必要がある。この操作
は、全ての入力部35が、この期間中論理“1”の供給
アドレスコードによりハイレベルに維持されることによ
り、キャパシタ31の電荷が入力ダイオード34を経て
消散するのを阻止することにより達成される。非選択行
導体については、これと関連するキャパシタ31の電圧
は負に、すなわち−(V+a)とする必要がある。この
場合、全ての非選択行導体のANDゲート回路は少なく
とも1個の論理“0”入力信号を有することになるの
で、この操作は、入力サイクル中にローレベル、すなわ
ち−(V+a)となる波形IP(0)の論理“0”信号
によって達成され、この結果非選択行導体のキャパシタ
31は放電する。
【0071】積分サイクル中、全てのANDゲート回路
30は有効に非接続状態とする必要がある。従って、こ
の期間中入力信号波形は、ダイオード39及び34を反
転バイアスするように選択する。
30は有効に非接続状態とする必要がある。従って、こ
の期間中入力信号波形は、ダイオード39及び34を反
転バイアスするように選択する。
【0072】列デコータ回路18は、このデコーダ回路
のANDゲート回路への入力信号が上述したものと反対
極性である点を除き、行デコーダ回路と同一の態様で動
作する。
のANDゲート回路への入力信号が上述したものと反対
極性である点を除き、行デコーダ回路と同一の態様で動
作する。
【0073】上述の説明において、簡単にするためダイ
オードの容量効果については無視した。実際の場合、ダ
イオードは容量を有し、この結果生ずる電圧レベルに偏
移が生じてしまう。必要な場合には、この偏移はAND
ゲート回路入力波形を適切に調整することにより補償す
ることができる。
オードの容量効果については無視した。実際の場合、ダ
イオードは容量を有し、この結果生ずる電圧レベルに偏
移が生じてしまう。必要な場合には、この偏移はAND
ゲート回路入力波形を適切に調整することにより補償す
ることができる。
【0074】前述したように、ANDゲートデコーダ回
路16及び18は、図7に基づいて説明した実施例の方
法と同様な方法で関連するアドレスバスに接続する。
路16及び18は、図7に基づいて説明した実施例の方
法と同様な方法で関連するアドレスバスに接続する。
【0075】この実施例において、出力は、列デコーダ
回路18のANDゲート回路のキャパシタ31の一方の
側に接続した積分回路を用いるアレイから得られるの
で、双方向性装置54及び62を単方向性ダイオードで
置換した図9に基づいて説明したORゲート回路と同様
なORゲート回路を代わりに用いることもできる。これ
とは逆に、図9の実施例で用いたORゲート回路を削除
し、積分回路を上述した方法で共通ラインを介して列デ
コーダ回路18のAND回路30のキャパシタに接続す
ることもできる。勿論、このような出力形態を用いる場
合、積分回路86を列デコーダ回路18のキャパシタ3
1に接続することは必ずしも必要ではなく、その代わり
に積分回路86を行デコーダ回路16のキャパシタ31
に接続し列デコーダ回路18のキャパシタを接地して同
一の効果を得ることも可能である。
回路18のANDゲート回路のキャパシタ31の一方の
側に接続した積分回路を用いるアレイから得られるの
で、双方向性装置54及び62を単方向性ダイオードで
置換した図9に基づいて説明したORゲート回路と同様
なORゲート回路を代わりに用いることもできる。これ
とは逆に、図9の実施例で用いたORゲート回路を削除
し、積分回路を上述した方法で共通ラインを介して列デ
コーダ回路18のAND回路30のキャパシタに接続す
ることもできる。勿論、このような出力形態を用いる場
合、積分回路86を列デコーダ回路18のキャパシタ3
1に接続することは必ずしも必要ではなく、その代わり
に積分回路86を行デコーダ回路16のキャパシタ31
に接続し列デコーダ回路18のキャパシタを接地して同
一の効果を得ることも可能である。
【0076】データ記憶装置の上述した実施例はROM
装置を構成するが、例えばPROM装置のような2端子
型の薄膜非線形装置を用いる他の型式のデータ記憶装置
を構成することもできる。
装置を構成するが、例えばPROM装置のような2端子
型の薄膜非線形装置を用いる他の型式のデータ記憶装置
を構成することもできる。
【0077】上述した単方向性ダイオードを用いる型式
のデコーダ回路は、11図に基づいて説明したアクティ
ブマトリックス表示装置の行駆動回路及び/又は列駆動
回路として用いることができ、特に画素70の各双方向
性非線形装置72が単方向性装置、例えば2個又はそれ
以上の単方向性ピンダイオードを具えるダイオードリン
グ、又はバッタ対バック型ダイオードのよう単方向性装
置で構成される場合に用いることができ、この場合行駆
動回路及び/又は列駆動回路を非線形装置72の画素ア
レイと共に同一の製造技術を用いて集積化することがで
きる。
のデコーダ回路は、11図に基づいて説明したアクティ
ブマトリックス表示装置の行駆動回路及び/又は列駆動
回路として用いることができ、特に画素70の各双方向
性非線形装置72が単方向性装置、例えば2個又はそれ
以上の単方向性ピンダイオードを具えるダイオードリン
グ、又はバッタ対バック型ダイオードのよう単方向性装
置で構成される場合に用いることができ、この場合行駆
動回路及び/又は列駆動回路を非線形装置72の画素ア
レイと共に同一の製造技術を用いて集積化することがで
きる。
【0078】本発明は上述した実施例だけに限定されず
種々の変形や変更が可能である。
種々の変形や変更が可能である。
【図1】図1は、双方向性非線形装置を含むメモリセル
アレイを有するデータ記憶装置を構成する本発明による
マトリックスアレイ装置の第1実施例の一部を示す線図
である。
アレイを有するデータ記憶装置を構成する本発明による
マトリックスアレイ装置の第1実施例の一部を示す線図
である。
【図2】図2は、読出手段を有するデータ記憶装置の線
図的回路図である。
図的回路図である。
【図3】図3は、データ記憶装置の行デコーダ回路を用
いる典型的な論理ゲート回路を示す回路図である。
いる典型的な論理ゲート回路を示す回路図である。
【図4】図4は、図3の論理ゲート回路をANDゲート
として用いた場合の動作を示す信号波形図である。
として用いた場合の動作を示す信号波形図である。
【図5】図5は、行デコーダ回路の第2実施例に用いる
論理ゲート回路の構成を示す回路図である。
論理ゲート回路の構成を示す回路図である。
【図6】図6は、図5の論理ゲート回路をANDゲート
として用いる場合の動作を示す信号波形図である。
として用いる場合の動作を示す信号波形図である。
【図7】図7は、データ記憶装置のメモリアレイの数個
の典型的な行と関連する行デコーダ回路の一部を示す回
路図である。
の典型的な行と関連する行デコーダ回路の一部を示す回
路図である。
【図8】図8は、データ記憶装置のメモリアレイ及び列
デコーダ回路の一部を示す回路図である。
デコーダ回路の一部を示す回路図である。
【図9】図9は、データ記憶装置に用いる列デコーダ回
路の一部を示す回路図である。
路の一部を示す回路図である。
【図10】図10は、論理ゲート回路の動作を表わす波
形図である。
形図である。
【図11】図11は、アクティブマトリックス液晶表示
装置を構成する本発明による電子式マトリックスアレイ
の変形零を示す線図である。
装置を構成する本発明による電子式マトリックスアレイ
の変形零を示す線図である。
【図12】図12は、単方向性非線形装置を含むメモリ
セルアレイを有するデータ記憶装置のマトリックスアレ
イの変形零を示す線図である。
セルアレイを有するデータ記憶装置のマトリックスアレ
イの変形零を示す線図である。
【図13】図13は、図12のデータ記憶装置の行デコ
ーダ回路に用いる論理ゲート回路の一例の形態を示す回
路図である。
ーダ回路に用いる論理ゲート回路の一例の形態を示す回
路図である。
【図14】図14は、図12のデータ記憶装置の列デコ
ーダ回路の一部を示す回路図である。
ーダ回路の一部を示す回路図である。
【図15】図15は、図12のデータ記憶装置の行デコ
ーダ回路の動作を示す信号波形図である。
ーダ回路の動作を示す信号波形図である。
10 メモリアレイ
11 行導体
12 列導体
16 行デコーダ回路
18 列デコーダ回路
19 アドレスバス
20 データ出力ライン
26 読出手段
30 ゲート回路
31 出力キャパシタ
34 MIM装置
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 ネイル クリストファー バード
イギリス国 サリー ホーレイ オーク
ウッド ロード 10
(56)参考文献 特開 昭62−125393(JP,A)
特開 平4−177699(JP,A)
(58)調査した分野(Int.Cl.7,DB名)
H01L 27/10
H01L 49/00
Claims (15)
- 【請求項1】 行導体と列導体との複数の交差組と、行
導体と列導体との交差点と隣接する複数のマトリックス
素子とを具え、少なくとも数個のマトリックス素子が各
行導体と列導体との間に接続した2端子型薄膜非線形装
置を具える電子式マトリックスアレイ装置であって、当
該電子式マトリックスアレイ装置は、前記導体の交差組
用のアドレス回路を含み、各アドレス回路は複数のステ
ージを有し、各ステージは、関連する導体の交差組の各
導体にそれぞれ接続した出力部を有し、少なくとも1個
のアドレス回路は、個別の複数のステージを含むデコー
ダ回路を具え、各ステージは多段入力−単一出力の論理
ゲート回路を構成し、各論理ゲート回路の出力部は各ス
テージの出力を構成し、各論理ゲート回路の入力部は、
全ての論理ゲート回路に共通すると共にアドレス信号を
供給するアドレスバスに結合され、各論理ゲート回路
は、前記アドレス信号から、出力部に接続された導体の
ための選択信号を出力部に発生する電子式マトリックス
アレイ装置において、 前記各論理ゲート回路は、各論理ゲート回路の出力部に
接続した電荷蓄積キャパシタと、前記マトリック素子の
アレイを構成する非線形素子と同一構成の2端子型薄膜
非線形装置とを具え、 各論理ゲート回路の非線形装置は当該論理ゲート回路の
入力部と出力部との間にそれぞれ接続され、前記電荷蓄
積キャパシタを当該論理ゲート回路の入力部に供給され
るアドレス信号により決定される電荷に充電し、当該キ
ャパシタに蓄積された電荷により当該論理ゲート回路は
ラッチ回路として動作し、この蓄積した電荷が論理ゲー
ト回路により行われる論理動作を示すことを特徴とする
電子式マトリックスアレイ装置。 - 【請求項2】 請求項1に記載の電子式マトリックスア
レイ装置において、各論理ゲート回路が、関連するキャ
パシタの各電圧レベルによって表される第1及び第2の
出力状態を発生するように動作するANDゲートを構成
することを特徴とする電子式マトリックスアレイ装置。 - 【請求項3】 請求項1又は2に記載の電子式マトリッ
クスアレイ装置において、前記アドレスバスが複数のア
ドレスラインを有し、各論理ゲート回路の入力部をアド
レスラインの異なる組み合せにそれぞれ接続したことを
特徴とする電子式マトリックスアレイ装置。 - 【請求項4】 請求項1から3までのいずれか1項に記
載の電子式マトリックスアレイ装置において、前記2端
子型薄膜非線形装置を双方向性素子で構成したことを特
徴とする電子式マトリックスアレイ装置。 - 【請求項5】 請求項4に記載の電子式マトリックスア
レイ装置において、各論理ゲート回路が、2端子型薄膜
非線形装置を介して前記出力部に接続され、供給される
アドレス信号に応じて前記キャパシタ電圧を所定のレベ
ルに設定するリセット入力部を具えることを特徴とする
電子式マトリックスアレイ装置。 - 【請求項6】 請求項1から3までのいずれか1項に記
載の電子式マトリックスアレイ装置において、前記2端
子型薄膜非線形装置を単方向性装置で構成したことを特
徴とする電子式マトリックスアレイ装置。 - 【請求項7】 請求項6に記載の電子式マトリックスア
レイ装置において、各論理ゲート回路が、単方向性非線
形装置を介して前記出力部に接続され、供給されるアド
レス信号に応じて前記キャパシタ電圧を所定のレベルに
設定するリセット入力部を具えることを特徴とする電子
式マトリックスアレイ装置。 - 【請求項8】 請求項1から7までのいずれか1項に記
載の電子式マトリックスアレイ装置において、前記デコ
ーダ回路が、出力部が行導体組に接続されている行デコ
ーダ回路を構成することを特徴とする電子式マトリック
スアレイ装置。 - 【請求項9】 請求項1から7までのいずれか1項に記
載の電子式マトリックスアレイ装置において、前記デコ
ーダ回路が、出力部が列導体組に接続されている列デコ
ーダ回路を構成することを特徴とする電子式マトリック
スアレイ装置。 - 【請求項10】 請求項1から9までのいずれか1項に
記載の電子式マトリックスアレイ装置において、当該マ
トリックスアレイ装置は、前記マトリックス素子がメモ
リセルを構成するデータ記憶装置を構成することを特徴
とする電子式マトリックスアレイ装置。 - 【請求項11】 請求項9及び10に記載の電子式マト
リックスアレイ装置において、前記列デコーダ回路の少
なくとも1個の論理ゲート回路群の出力部を別の多段入
力−単一出力の論理ゲート回路の入力部にそれぞれ接続
し、この別の論理ゲート回路はその出力部に接続されて
いるキャパシタを具えると共に各入力部が2端子型薄膜
非線形装置を介して前記別の多段入力−単一出力の論理
ゲート回路の出力部に接続され、この論理ゲート回路が
ORゲートとして作動し得ることを特徴とする電子式マ
トリックスアレイ装置。 - 【請求項12】 請求項10に記載の電子式マトリック
スアレイ装置において、前記デコーダ回路の論理ゲート
回路のキャパシタの一方の側を共通出力ラインを介して
相互接続したことを特徴とする電子式マトリックスアレ
イ装置。 - 【請求項13】 請求項1から9までのいずれか1項に
記載の電子式マトリックスアレイ装置において、当該マ
トリックスアレイ装置がアクティブマトリックス電気光
学表示装置を構成し、各マトリックス素子が、各行導体
と列導体との間で電気光学表示素子及びこれに直列に接
続した2端子型薄膜非線形装置を有することを特徴とす
る電子式マトリックスアレイ装置。 - 【請求項14】 請求項1から13までのいずれか1項
に記載の電子式マトリックスアレイ装置と、導体組と関
連するデコーダ回路のアドレスバスに接続され、アドレ
スバスにアドレス信号を供給する駆動回路とを具え、前
記アドレス信号が、論理ゲート回路のキャパシタの電圧
を所定のレベルに設定するリセットアドレス信号と、こ
のリセットアドレス信号に後続し、論理ゲート回路を作
動させる選択アドレス信号とを含み、選択された1個の
論理ゲート回路のキャパシタに蓄積された電荷量と、非
選択論理ゲート回路のキャパシタに蓄積された電荷量と
が互いに相異するシステム。 - 【請求項15】 請求項14及び12に記載のシステム
において、前記駆動回路手段が積分回路を含み、前記共
通出力ラインを積分回路に接続し、この積分回路からデ
ータ出力が得られるように構成したことを特徴とするシ
ステム。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
GB9117680:0 | 1991-08-16 | ||
GB919117680A GB9117680D0 (en) | 1991-08-16 | 1991-08-16 | Electronic matrix array devices |
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Publication Number | Publication Date |
---|---|
JPH05211301A JPH05211301A (ja) | 1993-08-20 |
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Family
ID=10700057
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP21797992A Expired - Fee Related JP3465911B2 (ja) | 1991-08-16 | 1992-08-17 | 電子式マトリックスアレイ装置 |
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---|---|
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JP (1) | JP3465911B2 (ja) |
DE (1) | DE69225280T2 (ja) |
GB (1) | GB9117680D0 (ja) |
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GB9620762D0 (en) * | 1996-10-04 | 1996-11-20 | Philips Electronics Nv | Charge measurement circuit |
WO1998044481A1 (en) * | 1997-03-27 | 1998-10-08 | Hewlett-Packard Company | Addressing arrays of electrically-controllable elements |
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WO2002091496A2 (en) | 2001-05-07 | 2002-11-14 | Advanced Micro Devices, Inc. | Reversible field-programmable electric interconnects |
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WO2002091495A2 (en) * | 2001-05-07 | 2002-11-14 | Coatue Corporation | Molecular memory device |
JP4886160B2 (ja) * | 2001-05-07 | 2012-02-29 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | セルフアセンブリによるポリマーフィルムを用いた記憶装置およびその製造方法 |
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EP1434232B1 (en) | 2001-08-13 | 2007-09-19 | Advanced Micro Devices, Inc. | Memory cell |
US6858481B2 (en) | 2001-08-13 | 2005-02-22 | Advanced Micro Devices, Inc. | Memory device with active and passive layers |
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KR101620247B1 (ko) | 2011-11-04 | 2016-05-11 | 휴렛-팩커드 디벨롭먼트 컴퍼니, 엘.피. | 금속-절연체-금속 임계 스위치를 갖는 디코더 회로 |
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