JPH05242684A

JPH05242684A - 強誘電体回路用動的調節基準電圧

Info

Publication number: JPH05242684A
Application number: JP4211063A
Authority: JP
Inventors: Andreas G Papaliolios; ジイ．パパリオリオスアンドリーズ
Original assignee: National Semiconductor Corp
Current assignee: National Semiconductor Corp
Priority date: 1991-08-15
Filing date: 1992-08-07
Publication date: 1993-09-21
Also published as: KR930005013A; US5218566A; KR100263084B1

Abstract

(57)【要約】（修正有）【目的】強誘電体コンデンサの分極状態を決定するた
めに使用される基準電圧回路を提供する。【構成】回路は、一対の強誘電体コンデンサ４０，４
４を有しており、その各々は反対の分極状態へ分極され
る。各強誘電体コンデンサ内に格納されている電荷がそ
れぞれの検知コンデンサ５６，５８へ放電され、その際
に各々が異なった分極状態を表わす異なった電圧を発生
する。次いで、検知コンデンサが共通して短絡状態とさ
れ、その際にそれぞれの電圧を平均化しその中間の値で
ある基準電圧Ｖｒｅｆを供給する。次いで、該基準電圧
は、他の強誘電体コンデンサにより発生される信号と比
較し、それぞれの分極状態を決定するために使用するこ
とが可能である。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、大略、強誘電体回路に
関するものであって、更に詳細には、強誘電体コンポー
ネントの分極状態を決定するために強誘電体回路におい
て使用される基準電圧発生回路に関するものである。

【０００２】

【従来の技術】強誘電体物質の独特な特性は長年の間知
られている。強誘電体コンポーネント、特にそのコンデ
ンサの開発において新たな興味が発生した。なぜなら
ば、二進値に対応する分極状態を非揮発態様で格納する
能力を有しているからである。この能力のために、強誘
電体コンデンサは、デジタル集積回路において使用する
ために開発されている。勿論、強誘電体コンデンサのヒ
ステリシス特性は、非揮発性メモリセルにおける格納メ
カニズムとして使用することを良好なものとしている。

【０００３】強誘電体コンポーネントの特性を完全に利
用するためには、該コンポーネント内に前に格納されて
いる分極状態を決定することが必要である。強誘電体物
質がコンデンサを製造する場合の誘電体乃至は絶縁体と
して使用される場合には、その実効容量は、そのコンデ
ンサが一方の状態に分極されているか又は他方の状態に
分極されているかに依存して異なるものである。この本
質的な特性のために、強誘電体コンデンサが一方の方向
に分極されていた場合には一つの大きさを持った電圧を
発生させ、且つその強誘電体コンデンサが反対の方向に
分極されていた場合には異なった大きさの電圧を発生さ
せるように強誘電体コンデンサを放電させることが可能
である。従って、強誘電体コンデンサの放電の結果とし
て発生される電圧は、基準電圧と比較することにより、
そのコンデンサの分極状態を決定することが可能であ
る。単一トランジスタ、単一コンデンサ強誘電体メモリ
セルと関連して使用される場合には、この様なタイプの
分極状態の決定はシングルエンデッド検知動作として知
られている。

【０００４】強誘電体コンデンサの分極状態のシングル
エンデッド検知動作に関する従来の問題は、強誘電体コ
ンデンサから放電乃至は読取られる電荷が、短期及び長
期の変化を発生させることである。強誘電体コンデンサ
の特性における短期変化は、最初にセルに書込みが行な
われ、次いでその直後で分極状態が零入力値に復帰する
前に発生する。その結果、両方の書込み動作期間中にお
けるコンデンサから放電される電荷は異なったものであ
り、そのことは、分極状態が同一の場合であっても発生
する。強誘電体コンデンサ特性における長期変化は、経
年変化及び疲労現象に起因して発生する。経年変化特性
により、強誘電体コンデンサの分極状態の大きさは次第
に時間と共に劣化する。分極状態の大きさは、更に、メ
モリセルを異なったデータで何回も書込んだことの結果
として分極状態変化の数が増加する場合に疲労現象によ
り劣化する。

【０００５】これらの問題を強誘電体メモリセルのシン
グルエンデッド検知動作で解消するために、相補的なタ
イプのセルアーキテクチャが開発され、それは一対の強
誘電体コンデンサと選択トランジスタとを有しており、
その場合に、各強誘電体コンデンサが反対の状態へ分極
される。一対のビット線もこのタイプのセルアーキテク
チャと共に使用される。この様なメモリセルが読取られ
る場合には、それぞれの強誘電体コンデンサから放電さ
れる電荷が各ビット線上に異なった電圧を発生する。異
なったセンスアンプの入力端を該対のビット線へ接続さ
せることが可能であり、且つ一方のビット線電圧が他方
のビット線電圧よりも大きいか又はその逆であるか否か
を差動的に検知し、且つその際に該対の強誘電体コンデ
ンサの分極状態を決定することが可能である。この方法
によれば、各メモリセルが単一トランジスタ単一コンデ
ンサセルのコンポーネントの数の２倍の数のコンポーネ
ントを有しており、従ってチップ当りのメモリセルの集
積度に関し妥協がされねばならない。

【０００６】

【発明が解決しようとする課題】前述したことから理解
される如く、単一トランジスタ、単一コンデンサ強誘電
体セル及びシングルエンデッド検知動作を使用する高集
積度のメモリアーキテクチャであって、検知回路用の基
準電圧が強誘電体コンデンサの特性により動的に変化す
ることが可能なものを提供することが所望されている。
瞬間的な強誘電体コンデンサ特性に対応する電圧を発生
させる改良した基準回路を提供することが望まれてい
る。更に、強誘電体コンデンサ特性における短期変化及
び長期変化を追従する電圧を発生する基準電圧発生回路
を提供することが望まれている。

【０００７】

【課題を解決するための手段】本発明によれば、従来の
回路及び技術に関連した上述した如き欠点を解消するか
又は実質的に減少させた動的基準回路及びその動作方法
が提供される。本発明の１側面によれば、一つの分極状
態を格納した基準強誘電体コンデンサを放電させ且つ異
なった分極状態を格納した別の基準強誘電体コンデンサ
を放電させることにより基準電圧が発生される。強誘電
体コンデンサを放電させる結果として発生される電荷は
検知容量を横断してそれぞれの電圧を発生し、それらの
電圧はそれぞれの分極状態を表わす。次いで、それぞれ
の分極状態を表わす電圧を平均化させ、その際に該コン
デンサのそれぞれの分極状態の読取りの中間の値を有す
る基準電圧を発生させる。重要なことであるが、その平
均電圧は、強誘電体基準コンデンサの長期及び短期特性
に従って動的に変化する。本発明の好適実施形態によれ
ば、これら二つの分極状態を表わす電圧はそれらの電圧
を共通的に短絡させることにより平均化される。

【０００８】この様な基準回路が強誘電体メモリと接続
して使用される場合には、関連するデータワードがアド
レスされる毎に基準コンデンサがアドレスされ、その際
に該基準セルの強誘電体特性、従ってその基準電圧は、
関連するデータワードを格納する強誘電体コンデンサの
特性に従って変化する。従って、本発明の好適実施形態
では、各々がアドレス可能なデータワードを有する基準
強誘電体コンデンサセルを組込んでいる。

【０００９】本発明の別の形態によれば、単一トランジ
スタ、単一コンデンサ強誘電体メモリセル及び変化する
特性に従って動的に変化する基準電圧を発生する一つ又
はそれ以上の２トランジスタ２コンデンサ基準セルのア
レイを有する強誘電体メモリが実現される。この構成に
よれば、基準セルは各アドレス可能なデータワードと関
連するものではないが、反対に分極した強誘電体コンデ
ンサの読取り出力の平均である動的基準電圧を提供す
る。この様に、より少ない数の基準セルが使用されてお
り、その際に半導体ウエハの面積を節約している。

【００１０】

【実施例】図１は、強誘電体コンデンサが反対の分極状
態を格納することを可能とする特性を示している。図１
の横軸は、強誘電体コンデンサのプレート間に印加され
る電界を示しており、一方縦軸は強誘電体物質の分極の
大きさを表わしている。参照番号１０で示したヒステリ
シスループ自身は、強誘電体コンデンサのプレートへ印
加された電圧における差の変化を介してトラバースされ
る。安定な正の分極状態（＋Ｐ_r）は参照番号１２で示
してあり、一方安定な負の分極状態（−Ｐ_r）は参照番
号１４で示してある。強誘電体物質内において一度に一
つのみ存在することが可能なこれらの分極状態は、強誘
電体物質へ印加される電圧が存在しない場合に残存す
る。強誘電体物質が一度分極され且つその分極電界が除
去された場合に強誘電体物質内に残存するものは残存分
極である。

【００１１】強誘電体コンデンサのプレートへ負の電圧
を印加すると、ヒステリシス曲線は下側、即ち左側の点
１６へ向けてトラバース即ち移動する。電界が０となっ
た後に、該物質は数字１４により示される大きさの負の
分極状態を維持する。次いでその様に分極させた強誘電
体コンデンサへ正極性の電界を印加すると、ヒステリシ
スループ１０は点２０へ向かって経路１８に沿ってトラ
バース即ち移動する。再度、電界を０とさせると、該物
質は数字１２により示される大きさの正の分極状態を維
持する。重要なことであるが、点１４と２０との間の遷
移は、負の状態から正の状態への分極変化を表わしてい
る。一方、強誘電体物質が初期的に正の状態（＋Ｐ_r）
に分極されている場合で、且つその後に正の極性の電界
が印加される場合には、ヒステリシスループ１０は経路
２２に沿って点２０へトラバースし、次いで反対方向に
点１２へ帰還する。この場合には、正極性の電界に露呈
された場合に分極状態が変化することはない。安定な分
極状態の大きさにおける差異は矢印２４で示してある。

【００１２】前述したことは強誘電体コンポーネントの
ヒステリシスループの典型的な変化を示しているが、実
際上は、点線２６及び２８で示した如く、ループは多少
異なった経路をトラバースする。例えば、点線２６は、
コンデンサを横断して正の電界が印加され次いで０とさ
れた場合のヒステリシスループに沿って移動する経路を
示している。この場合における分極の大きさは（＋Ｐ
_r ）＋（＋△Ｐ）である。次いで、ミリ秒で、分極状態
はより小さな大きさへ変化し且つ点１２における安定な
大きさ＋Ｐ_rへ復帰する。理解される如く、＋Ｐ_r分極
状態に到達する前に強誘電体コンポーネントに対してア
クセスが行なわれる場合には、異なった瞬間的な分極の
大きさが存在する場合があり、従って異なった電荷の放
電を発生させる場合がある。この現象は、更に、破線２
８で示した如く、負の電界の印加の場合にも発生する。
従って、強誘電体コンポーネントがどれだけ迅速に再ア
クセスされるかに依存して、分極状態が異なった大きさ
にある場合がある。このタイプの分極の大きさにおける
変化は短期変動と呼ばれる。

【００１３】一般的に、強誘電体物質は、アクセス回
数、経年変化、時間及び温度における変化により特性が
変化することが知られている。分極の大きさは、これら
の長期変化のために減少する傾向がある。理解される如
く、小型の強誘電体コンデンサの読取り電圧がミリボル
トの程度であるということに鑑み、短期変化又は長期変
化に起因する強誘電体特性における変化は、分極状態を
決定する上での信頼性に深刻な影響を与える場合があ
る。

【００１４】図２は、強誘電体メモリセル３０において
格納された分極状態を決定する公知のシングルエンデッ
ド検知技術を示している。メモリセル３０は、強誘電体
コンデンサ３２と選択トランジスタ３４とを有する従来
のタイプのものである。強誘電体コンデンサ３２は、選
択トランジスタ３４がワード線（ＷＬ）上の信号により
導通状態へ駆動される場合に、駆動線（ＤＬ）とビット
線（ＢＬ）との間に接続可能である。該ビット線は、参
照番号３６として示された内在する寄生容量を有してい
る。該ビット線は、センスアンプ３８へ接続されてお
り、該アンプはＩ／Ｏ端子上に出力するために対応する
デジタル信号へビット線信号を変換させるか、又は該ビ
ット線を所望のデジタル状態で駆動し強誘電体コンデン
サ３２を対応する分極状態で書込む。注意すべきことで
あるが、強誘電体コンデンサ３２が所望の分極状態で書
込まれる場合には、駆動線（ＤＬ）及びビット線（Ｂ
Ｌ）は、強誘電体コンデンサのプレートを横断して適宜
の正又は負の電界が印加され且つ対応する分極状態が格
納されるように駆動される。

【００１５】シングルエンデッド検知動作が以下の如く
に実施される。説明の便宜上、強誘電体コンデンサ３２
が読取られる場合には、選択トランジスタ３４が導通状
態へ駆動され、電圧が駆動線（ＤＬ）へ印加され、その
際に電荷が分極状態に依存してビット線（ＢＬ）へ転送
されるものとする。説明の便宜上、強誘電体コンデンサ
３２は０の分極状態に対してビット線上に１００ミリボ
ルトの信号を発生することが可能であり、且つ一方の分
極状態が読取られる場合に該ビット線上に１５０ミリボ
ルトの信号を発生することが可能であるものとする。基
本的に、ビット線の寄生容量３６は強誘電体コンデンサ
３２の読取り動作により充電され、その際にビット線電
圧を発生する。前述したビット線電圧の場合には、約１
２５ミリボルトの固定された基準電圧がビット線電圧と
比較するためにセンスアンプ３８へ供給されて、強誘電
体コンデンサ３２内に前に格納されている状態が０か又
は１の何れの分極状態であるかを決定する。換言する
と、読取り動作の検知フェーズ期間中、センスアンプ３
８がビット線電圧が該固定した基準電圧よりも大きいも
のであると判別する場合には、強誘電体コンデンサ３２
内には１の分極状態が格納されている。一方、センスア
ンプ３８が、ビット線電圧が固定した基準電圧未満のも
のであると判別する場合には、強誘電体コンデンサ３２
内には０の分極状態が格納されている。理解される如
く、強誘電体コンデンサ３２の何れかの分極状態の大き
さが短期変動又は長期変動に起因して変化し、及び／又
は基準電圧が変化する場合には、分極状態を検知する場
合のエラーの蓋然性が増加する。

【００１６】次に、図３を参照すると、本発明の強誘電
体基準セルが示されている。該基準セルは、基本的に、
第一基準強誘電体コンデンサ４０とそれと関連する選択
トランジスタ４２、及び第二基準強誘電体コンデンサ４
４及びそれと関連する選択トランジスタ４６を有する相
補的セルを有している。強誘電体コンデンサ４０及び４
４は、好適には、同一の寸法であり、且つ図示していな
い回路により反対の分極状態へ分極される。各強誘電体
コンデンサ４０及び４４の一方のプレートは駆動線４８
へ接続されており、一方各強誘電体コンデンサは、それ
と関連する選択トランジスタにより、異なったビット線
５０及び５２へ接続される。ビット線５０及び５２は、
相補的なタイプのもの、即ちＢＬ及びＢＬ_（尚、英文
字記号の後の_を付したものはその英文字記号の反転状
態を表わしている）として示してある。選択トランジス
タ４２及び４６は共通のワード線５４により駆動され
る。相補的なビット線５０及び５２は、それぞれの個別
的な又は寄生の検知容量５６及び５８（これらも好適に
は同一の寸法のものである）へ接続されている。検知容
量５６及び５８の各々の一方のプレートは接地されてい
る。更に、ＣＭＯＳパスゲート６０は、相補的なビット
線５０及び５２間に接続されており、検知信号に応答し
てそれらの間に短絡回路を与える。ＣＭＯＳパスゲート
６０は、Ｐチャンネルトランジスタ６２及びＮチャンネ
ルトランジスタ６４を有しており、ビット線５０及び５
２の間に低抵抗経路を与えている。更に、Ｎチャンネル
トランジスタ６４は、インバータ６６により駆動される
ゲートを有しており、一方Ｐチャンネルトランジスタ６
２は検知信号自身により駆動される。

【００１７】動作について説明すると、強誘電体基準セ
ルは、ワード線５４へ電圧を印加し、次いで駆動線４８
へ電圧を印加することにより基準電圧を発生する。ビッ
ト線５０及び５２へ接続されている強誘電体コンデンサ
４０及び４４が、それに対して電荷を転送又は放電す
る。相補的に分極された強誘電体コンデンサを読取る場
合には、一方が分極状態をスイッチし、一方他方のコン
デンサはその初期的な分極状態に止どまる。その結果、
検知コンデンサ５６及び５８はコンデンサ４０及び４４
からそれぞれのビット線５０及び５２へ転送される電荷
量に基づいた電圧へ充電される。重要なことであるが、
正の状態に分極された強誘電体コンデンサは、状態をス
イッチさせる強誘電体コンデンサ、即ち初期的に負の状
態に分極されていたものよりも、それと関連するビット
ラインへより小さな電荷を転送する。検知コンデンサ５
６及び５８は異なって充電され、従って異なった電圧を
有する。駆動線信号の印加前、その間、又はその後に、
検知信号がＣＭＯＳパスゲート６０へ印加され、その際
にトランジスタ６２及び６４の両方を導通状態へ駆動さ
せ且つビット線５０と５２との間に短絡回路を付与す
る。検知容量５６及び５８上の電荷は等しくなり、且つ
基準電圧がＶ_ref 出力端６８に確立される。重要なこと
であるが、この基準電圧は、これらのコンデンサが実質
的に等しい値のものである場合には、一方の検知コンデ
ンサ上の電圧の大きさと他方のコンデンサ上の電圧の大
きさとの間のちょうど中間の値である。出力基準電圧が
必要とされる限り、検知信号は基準セルへ印加される。
図３には示していないが、駆動線信号（ＤＬ）がアレイ
内の関連する単一トランジスタメモリセルへの印加と一
致して、基準セルへ印加される。

【００１８】図４は、該基準電圧の動的特性を示してお
り、即ち、該基準電圧は、強誘電体基準セルの強誘電体
コンデンサ４０及び４４の特性変化に一致して変化す
る。特に、図４は、強誘電体特性における短期変動に基
づいた基準電圧の発生の相継ぐ二つのサイクルを示して
いる。最初の時間期間７０の期間中に、ワード線及び駆
動線信号が基準セルへ印加される。強誘電体コンデンサ
４０が初期的に負の分極状態を格納していると仮定する
と、該コンデンサは分極状態をスイッチさせ且つ電圧７
２が検知コンデンサ５６を横断して発生される。説明の
便宜上、該コンデンサの読取り電圧７２及び７４の大き
さを著しく異なったものとして示してあるが、実際上
は、それよりも小さな大きさであったり又は大きな大き
さである場合がある。強誘電体コンデンサ４４は正の分
極状態を格納しているので、分極の逆転は発生せず、従
って、検知コンデンサ５８を横断してより小さな電圧７
４が発生される。この時間期間中、ＣＭＯＳパスゲート
６０は非導通状態であるが、検知時間期間７６の間に導
通状態となる。この時間期間中、検知信号がＣＭＯＳパ
スゲート６０へ印加され、その際にビット線５０及び５
２を短絡させ且つ中間基準電圧７８を発生する。他の強
誘電体コンポーネントの分極状態を決定するために使用
するための基準電圧を発生することが可能であるのはこ
の時間期間７６の間である。一方、ＣＭＯＳパスゲート
６０は、時間期間７０の期間中においても導通状態へ駆
動させることが可能である。時間期間８０の間に、ビッ
ト線５０及び５２は図示していない他の回路により放電
され、且つ強誘電体コンデンサ４０及び４４は、この場
合にも図示していない回路により反対の分極状態へ再書
込みが行なわれる。

【００１９】上述した如く、強誘電体コンデンサ４０及
び４４は、図１に関して説明した如き短期変動に起因し
て分極状態の大きさが安定化する前に直ぐに読取られる
場合には、その分極状態の大きさは幾分大きなものであ
る。このことを、図４において、時間期間８２として示
してあり、その場合には、ワード線及び駆動線信号は基
準セルへ印加されて強誘電体コンデンサ４０及び４４を
放電させる。この場合には、検知コンデンサ５６及び５
８を横断して発生される電圧は、セル動作の直前の期間
中に発生するものよりも大きな大きさのものである。増
加された検知コンデンサ電圧を数字８４及び８６として
示してある。時間期間８８の期間中、検知信号は、再
度、ＣＭＯＳパスゲート６０へ印加され、ビット線５０
及び５２を短絡させ、その際に電圧８４と８６とのちょ
うど中間である基準電圧９０を発生する。注意すべきこ
とであるが、基準電圧７８及び９０は異なった大きさで
あり、且つ二つのセル動作期間中に変化した強誘電体コ
ンデンサ４０及び４４の特性を追従する。図４は短期変
動に対する基準電圧の動的特性を示しているが、強誘電
体物質の特性における長期変動に対しても同一のトラッ
キング即ち追従動作が発生する。

【００２０】前述したことは動的基準電圧を発生する基
準強誘電体セルを説明するものであるが、その他の回路
変形例も可能である。例えば、反対の極性とさせた強誘
電体コンデンサを同時的に放電させる代わりに、単一の
強誘電体コンデンサを一方の状態へ分極させ、第一検知
コンデンサへ放電させ、次いで異なった状態へ分極させ
次いで第二検知コンデンサ内に放電させることも可能で
ある。前述した如く、次いで、検知コンデンサを短絡状
態とさせて基準信号に対する平均電圧を発生させること
が可能である。この変形実施例は製造する場合に必要と
する半導体面積をより少ないものとすることが可能であ
るが、それは、逐次的動作を必要とし、従って基準電圧
を発生するのにより長い時間が必要である。

【００２１】図５は本発明の原理及び概念を使用したメ
モリアーキテクチャを示している。強誘電体メモリは単
一トランジスタ単一コンデンサセルからなる一つ又はそ
れ以上のアレイ１００，１０１を有している。単一トラ
ンジスタタイプの強誘電体セルを使用することにより、
高集積度メモリが実現される。好適には、各メモリアレ
イ１００及び１０１は８，１６，３２などのビット幅で
あり、その場合に、水平行内のアレイの各ビットはマル
チビットワードとして一体的にアクセスされる。駆動線
デコーダ１０２は、ワード線デコーダ１０４と共に動作
して、アレイ１００又はアレイ１０１の何れかにおける
単一の行のセルをアクセスする。この例示的なメモリに
おいては、ワード線デコーダ１０４はアレイ１００及び
１０１に共通の行に沿って延在するワード線を有してい
るが、駆動線デコーダ１０２は、どのアレイがメモリア
ドレスに対応するデータを格納しているかに依存して、
アレイ１００又はアレイ１０１のみをアクセスする。駆
動線デコーダ１０２及びワード線デコーダ１０４は、更
に、アレイ１００又はアレイ１０１がアクセスされる毎
に基準電圧を発生させるために、基準セルアレイ１０６
及び１０７へ接続されている。好適には、必ずしも必要
ということではないが、基準セルアレイ１０６及び１０
７の各々は、単一列の基準セルを有しており、メモリア
レイ１００及び１０１の各アドレス可能なデータワード
に対する一つのこの様な基準セルを除いて、各セルは図
３に示したものと同様のものである。この様に、各メモ
リアレイ行の強誘電体コンデンサ、及びその基準セル行
と関連するものは同一のアクセスサイクル、タイミング
などで動作され、従って短期及び長期特性においてトラ
ッキング即ち追従が発生する。アレイ１０６及び１０７
の基準セルは、共通出力端６８上に動的基準電圧を与え
るために接続されている。多数のセンスアンプ１１０が
基準線６８上に発生される動的基準電圧を受取る。好適
には、メモリアレイ１００及び１０１の両方における一
つの列と関連して１個のセンスアンプが設けられてい
る。このことを達成するために、アレイ１００及び１０
１のビット線を、クロスポイント論理又はその他の回路
で共通の組のセンスアンプ１１０に対して多重化動作さ
せることが可能である。データは、センスアンプ１１０
によりメモリアレイ１００及び１０１へ入力及び出力さ
れる。

【００２２】図６は、図５のメモリアレイ１００及び基
準セルアレイ１０６の詳細を示している。メモリアレイ
１０１及び基準アレイ１０７は同様に構成されている。
ワード線により駆動されるアレイ１００の各アドレス可
能なデータワードに対し、反対の状態で分極される強誘
電体コンデンサを有する対応する基準セルが設けられて
いる。従って、本発明の好適な実施形態においては、各
独立的にアドレス可能なデータワードに対し、対応する
動的基準セルが設けられている。アレイ１００内のアド
レス可能な行乃至はデータワードの数は、所要のメモリ
空間の量に依存して、適宜の数とすることが可能であ
る。列数も任意の数のビットとすることが可能である
が、好適には、一つ又はそれ以上のバイトを有する複数
個のビットに対応している。図６の例示的なアレイにお
いては、Ｍ個の列数が設けられており、その各列は個別
的にセンスアンプ１１０と関連されている。各センスア
ンプは、典型的に、二つの信号を差動的に検知するため
の一対の入力端を有する従来のＳＲＡＭ又はＤＲＡＭタ
イプのものとすることが可能である。各センスアンプの
一方の入力端上に、メモリアレイ１００の列を介して延
在する例えばビット線１１２のようなビット線が接続さ
れている。該センスアンプの他方の入力端は、アクセス
されるメモリ行と関連した特定の基準セルにより発生さ
れる基準電圧を受取るために基準電圧線６８へ接続され
ている。

【００２３】基準セルアレイ１０６は、他の回路に加え
て、図３に関して上述した回路を有している。例えば、
トランジスタ１２０及び１２２は、時間期間８０（図
４）期間中に検知信号に応答して駆動され、ビット線５
０及び５２を反対のデジタル状態へ駆動し、基準セルア
レイ１０６の強誘電体コンデンサを反対の分極状態へ書
込む。トランジスタ１２４及び１２６もそれぞれのビッ
ト線５０及び５２と接地との間に接続されており、読取
り動作の前であって基準セルアレイの再書込み時間期間
の後に該ビット線へ放電する。トランジスタ１２４及び
１２６は等化信号により駆動される。

【００２４】図７は該メモリの種々の動作を制御するた
めに該メモリへ印加される波形を示している。例えば、
駆動線（ＤＬ）波形が図５に示した駆動線のうちのデコ
ードされた一つへ印加される。ワード線（ＷＬ）信号が
読取り、書込み及び書戻しサイクル期間中に、ワード線
（ＷＬ₀−ＷＬ_N）のうちの選択した一つへ印加され
る。検知／書戻し（Ｓ／Ｗ）信号が基準セルアレイ１０
６へ印加されて、センスアンプ１１０による検知動作及
び基準セルアレイ１０６の強誘電体コンデンサにおける
分極状態の書戻しの両方を達成する。検知／書戻し（Ｓ
／Ｗ）信号は、関連するデータワードが書込まれない場
合に、検知モードに維持される。等化（ＥＱ）信号も基
準セルアレイ１０６へ印加されて、新たなメモリサイク
ルの準備として該ビット線を放電させる。

【００２５】図６のメモリ回路の動作を、図７に関連し
て以下に説明する。一例の波形は、読取り動作、書戻し
動作及びその後の書込み動作を示している。メモリアク
セスの前に、等化信号（ＥＱ）が高状態へ駆動されてト
ランジスタ１２４及び１２６をターンオンさせ、基準メ
モリアレイ１０６のビット線を放電させる。該等化信号
は、更に、メモリアレイ１００のビット線も放電させ
る。検知／書戻し信号がこの時に低状態であり、且つ読
取り動作期間中にも低状態であって、パスゲートトラン
ジスタ６２及び６４を導通状態へ駆動する。ワード線
（ＷＬ_N ）がアクセスされるように本発明の強誘電体メ
モリに対してアドレスが付与されると、水平行ＮのＭ個
のメモリセルの全てが同時的にアクセスされると共に基
準セル１３０もアクセスされる。該ワード線信号はＮ番
目の行のセルのトランジスタを導通状態へ駆動し、その
際に駆動線（ＤＬ）とそれぞれのビット線との間に対応
する強誘電体コンデンサを結合させる。その後に、駆動
線信号（ＤＬ）が高レベル、好適にはデジタル論理レベ
ルへ駆動され、その際にアクセスされたメモリアレイ行
の強誘電体コンデンサからの電荷をそれぞれのビット線
へ転送させる。この場合も、その転送される電荷は、そ
れぞれの強誘電体コンデンサ内に前に格納されていた分
極状態に依存する。図７に示した如く、基準セルアレイ
１０６のビット線５０及び５２は、更に、どの基準強誘
電体コンデンサ４０又は４４が１又は０状態にあるかに
依存して、それぞれの電圧へ駆動される。メモリアレイ
１００のビット線は、更に、アレイコンデンサによりそ
れぞれの電圧へ駆動され且つそれぞれのセンスアンプ１
１０へ結合される。図７に示した如く、等化（ＥＱ）波
形は読取り動作期間中に低状態であり、その際にトラン
ジスタ１２４及び１２６を非導通状態に維持する。上述
した如く、検知／書戻し信号も読取り動作期間中にデジ
タル低レベルに維持され、ＣＭＯＳパスゲートトランジ
スタ６２及び６４を導通状態に維持し、その際に寄生ビ
ット線容量５６及び５８上の転送電荷を平均化させる。
この作用は、ビット線５０及び５２上の電圧を、波形で
示した如く、同一の中間レベルへ数学的に平均化させる
べく作用する。次いで、動的に調節された基準電圧はセ
ンスアンプ１１０の各々に対する基準線６８上に供給さ
れる。図示していないが、次いで、センスアンプ１１０
がイネーブルされてメモリアレイ１００内のアクセスさ
れたセルの分極状態を検知する。センスアンプ１１０の
データ出力は、次いで、それぞれのアレイ列内の各アク
セスされたセルの分極状態に対応するデジタル状態へ駆
動される。

【００２６】本発明の強誘電体メモリを読取ると、メモ
リアレイ１００のアクセスされたセル内のこれらの強誘
電体コンデンサのスイッチされた分極状態が、基準セル
アレイ１０６内の強誘電体コンデンサ４０及び４４と同
様に、回復又は書戻しが行なわれる。図７に示した書戻
しシーケンスは、Ｓ／Ｗ信号が論理高レベルへ移行する
と開始される。Ｓ／Ｗ信号のこの遷移は、パスゲートト
ランジスタ６２及び６４を非導通状態とさせ、且つトラ
ンジスタ１２０及び１２２を導通状態へ駆動する。トラ
ンジスタ１２０が高論理状態をビット線５０へ印加し、
一方トランジスタ１２２が低論理状態をビット線５２へ
印加する。従って、ビット線５０及び５２は、再書込み
動作期間中、反対のデジタル状態に保持される。ワード
線信号はいまだに高レベルにないので、基準強誘電体コ
ンデンサ４０及び４４は駆動線４８とそれぞれのビット
線５０及び５２との間に接続される。駆動線４８がその
高状態にある場合に、ビット線５２が低論理状態にある
と、一方の分極状態が強誘電体コンデンサ４４内に格納
される。駆動線電圧が低状態へ変化すると、それと関連
するビット線５０が論理高状態にあるので、強誘電体コ
ンデンサ４０は反対の状態に分極される。トランジスタ
１２０及び１２２がビット線５０及び５２を反対の状態
へ保持するために電源及び接地へそれぞれ接続されてい
るので、強誘電体コンデンサ４０及び４４は常に同一の
前の分極状態へ回復される。当業者は、相継ぐ再書込み
動作期間中に強誘電体コンデンサ４０及び４４をして分
極状態を交代させるためのフリップフロップ又はその他
の回路を容易に構成することが可能である。

【００２７】書込みシーケンスも図７の波形に示してあ
る。メモリアレイ１００及び基準セルアレイ１０６の駆
動線及びワード線は共通に接続されているので、メモリ
アレイ１００の書込みは、基準アレイ１０６の書込みを
発生させる。書込み動作の前に、ビット線５０及び５２
が等化状態とされてその上にある電圧を放電させる。次
いで、検知／書戻し信号が高状態へ駆動されて、基準ア
レイビット線を反対の状態へ駆動する。駆動線４８が高
状態であり一方のビット線が低状態であると、一つの基
準強誘電体コンデンサは一方の方向へ分極される。次い
で、駆動線信号が低レベルとされて、他方の基準強誘電
体コンデンサを他方の分極状態へ分極させる。メモリア
レイ１００のセルの書込み動作は上述した態様で実施さ
れるが、センスアンプ１１０へ論理信号を入力して単一
ビット線を所望の状態へ駆動し強誘電体コンデンサを所
望の状態へ分極させる。

【００２８】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。例えば、基準セル及びメモリアレイを電界効果トラ
ンジスタの代わりにバイポーラトランジスタを使用して
製造することも可能である。更に、本発明は、強誘電体
コンデンサ以外の容量格納要素を使用するタイプのトラ
ンジスタ・コンデンサメモリシステムにおいて実現させ
ることも可能である。

【図面の簡単な説明】

【図１】特性における短期間変化を示した強誘電体コ
ンデンサのヒステリシスループを示したグラフ図。

【図２】シングルエンデッド検知動作を使用した従来
の単一トランジスタ強誘電体メモリセルを示した概略
図。

【図３】本発明に基づく強誘電体基準セルを示した概
略図。

【図４】本発明の基準セルの動的特性を示した波形
図。

【図５】本発明に基づくメモリアーキテクチャを示し
た概略図。

【図６】図５のメモリアレイアーキテクチャの詳細な
構成を示した概略図。

【図７】本発明の強誘電体基準セルの動作を示した波
形線図。

【符号の説明】

４０第一基準強誘電体コンデンサ４２選択トランジスタ４４第二基準強誘電体コンデンサ４６選択トランジスタ４８駆動線５０，５２ビット線５４ワード線５６，５８寄生検知容量６０ＣＭＯＳパスゲート６２Ｐチャンネルトランジスタ６４Ｎチャンネルトランジスタ６６インバータ

Claims

【特許請求の範囲】

【請求項１】強誘電体メモリ回路に使用する基準電圧
を発生する基準回路において、第一及び第二検知容量が
設けられており、第一強誘電体コンデンサと第一選択ト
ランジスタとが電圧により選択された場合に前記第一強
誘電体コンデンサが前記第一検知容量と直列接続される
ように接続されており、第二強誘電体コンデンサと第二
選択トランジスタとが信号により選択される場合に前記
第二強誘電体コンデンサが前記第二検知容量と直列接続
されるように接続されており、前記第一強誘電体コンデ
ンサと前記第一検知容量との間の接続部を前記第二強誘
電体コンデンサと前記第二検知容量との間の接続部へ短
絡させる回路が設けられており、前記短絡した接続部に
おける電圧が前記基準電圧を画定することを特徴とする
基準回路。
【請求項２】請求項１において、前記選択トランジス
タが電界効果トランジスタを有しており、その各々が同
時的選択のためにゲート端子を共通接続していることを
特徴とする基準回路。
【請求項３】請求項１において、更に、一対のビット
線が設けられており、各ビット線が異なった前記強誘電
体コンデンサへ接続されていることを特徴とする基準回
路。
【請求項４】請求項１において、前記各強誘電体コン
デンサが強誘電体物質を介在させて互いに離隔されたプ
レートを有しており、且つ前記各強誘電体コンデンサの
前記一方のプレートが共通接続されていることを特徴と
する基準回路。
【請求項５】請求項１において、前記接続部を短絡す
る回路が少なくとも１個のトランジスタを有しているこ
とを特徴とする基準回路。
【請求項６】請求項１において、前記短絡する回路が
ＣＭＯＳパスゲートトランジスタ対を有することを特徴
とする基準回路。
【請求項７】請求項１において、更に、前記各強誘電
体コンデンサを異なった分極状態に書込む手段が設けら
れていることを特徴とする基準回路。
【請求項８】強誘電体メモリに使用する基準回路にお
いて、一対の検知容量が設けられており、一対の選択ト
ランジスタと前記各トランジスタと関連する強誘電体コ
ンデンサにより画定された相補的セルが設けられてお
り、前記各選択トランジスタは、それぞれの強誘電体コ
ンデンサから読取られた電荷の量がそれぞれの強誘電体
コンデンサ内に格納されている分極状態に比例して前記
検知容量へ転送されるように前記一方の検知容量と直列
して前記一方の強誘電体コンデンサを接続させることが
可能であり、前記検知容量を横断する電圧の平均電圧を
発生する回路が設けられており、前記平均電圧が前記基
準電圧を画定することを特徴とする基準回路。
【請求項９】請求項８において、更に、前記各強誘電
体コンデンサに異なった分極状態を格納する手段が設け
られていることを特徴とする基準回路。
【請求項１０】請求項８において、更に、行及び列の
形態のメモリセルを有する強誘電体メモリアレイ及び各
アドレス可能なデータワードに対し前記一つの基準回路
が設けられていることを特徴とする基準回路。
【請求項１１】強誘電体メモリ回路用の基準電圧を発
生する方法において、一対の強誘電体コンデンサ内に反
対の分極状態を格納し、検知容量が対応する値に充電さ
れるようにそれぞれの検知容量内に前記各強誘電体容量
の電荷を放電させ、各検知容量の電圧を平均化して前記
検知容量が充電された対応する電圧の間の中間の基準電
圧を提供する、上記各ステップを有することを特徴とす
る方法。
【請求項１２】請求項１１において、更に、前記各検
知容量の一方のプレートを共通して短絡させることによ
り前記平均化ステップを実施することを特徴とする方
法。
【請求項１３】請求項１１において、更に、前記各平
均化ステップの後にそれぞれの強誘電体コンデンサ内に
反対の分極状態を回復させることを特徴とする方法。
【請求項１４】請求項１３において、更に、前記各強
誘電体コンデンサの一方のプレートを反対の電圧状態へ
駆動することにより前記回復ステップを実施することを
特徴とする方法。
【請求項１５】強誘電体メモリにおいて、強誘電体メ
モリセルからなるアレイが設けられており、各セルは、
単一の選択トランジスタと前記選択トランジスタにより
駆動線とビット線との間に接続される単一の強誘電体コ
ンデンサとを有しており、前記アレイが前記セルからな
る複数個の行及び複数個の列を有しており、前記各ビッ
ト線へ接続したセンスアンプが設けられており、前記ア
レイの各行のセルに対して一対の選択トランジスタ及び
反対の状態に分極可能な一対の強誘電体コンデンサによ
り画定された関連した基準セルが設けられており、前記
各基準セルの前記各強誘電体コンデンサは基準セルの異
なったビット線へ接続可能であり、強誘電体メモリセル
からなるアレイの各行がアクセスされる場合に、対応す
る基準セルもアクセスされ、各基準セルの各ビット線に
関連して検知容量が設けられており、前記検知容量を横
断して発生された平均電圧を得るために各基準セルのビ
ット線を共通的に短絡させる手段が設けられており、前
記平均電圧を前記各センスアンプへ結合させる導体が設
けられていることを特徴とする強誘電体メモリ。
【請求項１６】請求項１５において、各行のメモリア
レイがアクセスサイクル期間中に読取られる複数個のビ
ットを有していることを特徴とする強誘電体メモリ。
【請求項１７】請求項１５において、更に、前記各基
準セルの強誘電体コンデンサを反対の状態へ分極させる
手段が設けられていることを特徴とする強誘電体メモ
リ。
【請求項１８】請求項１５において、各基準セルが一
対のビット線へ共通接続されていることを特徴とする強
誘電体メモリ。
【請求項１９】請求項１５において、更に、前記メモ
リアレイの一行の選択トランジスタへ接続されており且
つ基準セルの選択トランジスタへ接続されているメモリ
ワード線が設けられており、且つ前記アレイのメモリセ
ル及び少なくとも１個の基準セルへ共通接続された駆動
線が設けられていることを特徴とする強誘電体メモリ。
【請求項２０】強誘電体メモリの動作方法において、
強誘電体コンデンサが駆動線とビット線との間に選択ト
ランジスタにより接続されるようにメモリセルをアクセ
スし、前記アクセス動作は、前記強誘電体コンデンサ内
に格納されている分極状態に比例したビット線電圧を発
生させるために強誘電体コンデンサから前記ビット線へ
電荷を転送させ、第一基準強誘電体コンデンサの分極状
態に対応する第一電圧を発生させるために分極状態を格
納する第一基準強誘電体コンデンサを放電させ、反対分
極状態を格納する第二基準強誘電体コンデンサを放電さ
せて前記第二基準強誘電体コンデンサの分極状態に対応
する第二電圧を発生させ、前記第一及び第二電圧を平均
化し、前記メモリセルのビット線電圧を前記平均電圧と
比較して前記メモリセルの前記強誘電体コンデンサ内に
格納されている分極状態を決定する、上記各ステップを
有することを特徴とする方法。
【請求項２１】請求項２０において、前記メモリが前
記メモリセルからなる複数個の行及び列を有しており、
且つアクセスした各行のセルに対し異なった前記第一及
び第二基準強誘電体コンデンサを放電させることを特徴
とする方法。
【請求項２２】請求項２０において、更に、前記各ア
クセスステップの後に前記第一及び第二基準強誘電体コ
ンデンサの各々において反対の分極状態を回復させるこ
とを特徴とする方法。
【請求項２３】請求項２０において、更に、前記第一
及び第二電圧を共通的に短絡させることにより前記平均
化ステップを実施することを特徴とする方法。
【請求項２４】強誘電体回路内の分極状態を決定する
ために使用する基準電圧を発生する方法において、強誘
電体コンデンサを一つの分極状態へ分極させ、強誘電体
コンデンサを異なった分極状態へ分極させ、前記一方の
分極状態を格納する強誘電体コンデンサを放電させて前
記第一分極状態を表わす電圧を発生させ、前記異なった
分極状態を格納する強誘電体コンデンサを放電させて前
記異なった分極状態を表わす電圧を発生させ、前記それ
ぞれの分極状態を表わす電圧の平均電圧を発生させ、尚
前記平均電圧が基準電圧を画定する、上記各ステップを
有することを特徴とする方法。
【請求項２５】請求項２４において、更に、前記異な
った強誘電体を各々の異なった分極状態に同時的に分極
させることを特徴とする方法。
【請求項２６】請求項２４において、更に、一方の強
誘電体コンデンサを一方の分極状態へ分極させ、且つそ
の後に該強誘電体コンデンサを異なった分極状態へ逐次
的に分極させることを特徴とする方法。
【請求項２７】請求項２４において、前記平均電圧を
発生させるステップを、前記平均電圧を得るために前記
それぞれの分極状態を表わす電圧を共通的に短絡させる
ことにより実施することを特徴とする方法。
【請求項２８】請求項２４において、更に、前記一方
の分極状態を有する強誘電体コンデンサを第一の直列接
続したコンデンサへ放電させ、且つ前記異なった分極状
態を有する強誘電体コンデンサを第二の直列接続したコ
ンデンサへ放電させることを特徴とする方法。
【請求項２９】請求項２８において、更に、前記直列
接続したコンデンサの各々のプレートを共通的に短絡さ
せて前記それぞれの分極状態を表わす電圧の平均電圧を
発生させることを特徴とする方法。
【請求項３０】請求項２９において、更に、前記各直
列接続したコンデンサへ接続されているトランジスタを
導通状態に駆動することにより前記直列接続したコンデ
ンサを短絡させることを特徴とする方法。