JP3573394B2 - デュアルモード基準回路、メモリ回路、強誘電体メモリ回路、強誘電体メモリ回路のために基準電圧を発生させる方法、および強誘電体メモリを動作させる方法 - Google Patents
デュアルモード基準回路、メモリ回路、強誘電体メモリ回路、強誘電体メモリ回路のために基準電圧を発生させる方法、および強誘電体メモリを動作させる方法 Download PDFInfo
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Description
【０００１】
【発明の属する技術分野】
本発明は、広くは強誘電体メモリ回路に関する。より詳細には、本発明は、強誘電体メモリセルのデータ状態を判定するために強誘電体メモリ回路において利用される基準電圧発生回路に関する。
【０００２】
【従来の技術】
ダイナミックランダムアクセスメモリ（ＤＲＡＭ）装置において、メモリセルは、直列接続されているキャパシタと、トランジスタ（好ましくはＭＯＳＦＥＴ）とから構成されている。このようなメモリセルは、単一トランジスタ、単一キャパシタメモリセルと呼ばれている。キャパシタの一方の極板は、固定された電圧に接続されており、もう一方の極板は、トランジスタのソース端子に接続されている。トランジスタのドレイン端子は、その他複数のメモリセルの多数の選択トランジスタに共通に結合されているビットラインに接続されている。キャパシタは、２進「１」のデータ状態を表す選択された電圧に充電されるか、または、２進「０」のデータ状態を表す０ボルトに放電される。データ（つまり「１」または「０」）は、トランジスタをスイッチとして用いることによってアクセス（つまり、読み出しまたは書き込み）される。トランジスタのゲートがハイにスイッチされると、キャパシタ上の電荷は、トランジスタを介して、ビットライン上の別のキャパシタ上へと転送される。ビットラインキャパシタ電圧（すなわち、格納された状態のレベル）を検出するために、基準電圧が、比較器への第２の入力として用いられる。ここで、比較器の第１の入力は、問題にしているビットラインである。典型的には、基準電圧は、充電された状態におけるメモリセルによって生成された電圧と、放電された状態におけるメモリセルによって生成された電圧との間の差分の半分であるものとして選択される。このタイプの基準電圧は、２分信号電圧（ｈａｌｆ−ｓｉｇｎａｌ ｖｏｌｔａｇｅ）と呼ばれる。２分信号電圧を発生させる最も一般的な方法は、２つのビットラインキャパシタを通して１個のメモリセルキャパシタを放電させることによって、それぞれのビットラインキャパシタが、充電されたセルキャパシタの電圧の半分になるようにする方法である。
【０００３】
不揮発的にメモリ値を格納する能力をもっているので、強誘電体の構成要素、特に強誘電体キャパシタは、コンピュータメモリ装置の分野では非常に有効である。強誘電体キャパシタは、２つのデータ格納モードをもっている。第１のモードは、上記ＤＲＡＭで用いられているモードと同じである。このＤＲＡＭモードにおいて、２進データを表現する電荷は、キャパシタの極板を通る電圧として格納される。第２のモードは、供給電圧が失われた時に生じる。このように不揮発的方式でメモリへの格納をおこなう（このようなメモリは、正式には、ＮＶＲＡＭと呼ばれる）ときには、電荷は、強誘電体キャパシタの誘電体層内にトラップされる。
【０００４】
【発明が解決しようとする課題】
このような強誘電体キャパシタは、ダイナミックシャドウＲＡＭ（ＤＳＲＡＭ）、すなわち、ＤＲＡＭとしてもＮＶＲＡＭとしても機能可能なデュアルモードメモリと共に用いるのが理想的である。強誘電体キャパシタを用いるメモリセル構造を有しているメモリ装置は、このようなデュアルモードメモリを提供することができる。既に述べたように、強誘電体キャパシタは、メモリセルが正常に動作している間はＤＲＡＭモードで動作し、かつ、電力が切られた時にはＮＶＲＡＭモードで動作する能力をもっている。いずれのモードにおいても、第２の入力を比較器に供給してメモリセルの状態を判定するためには、基準電圧が必要になる。対応する基準セルは、２つの動作モードのそれぞれについて、データ「１」およびデータ「０」のメモリ状態を表現する２つの基準レベルを与えることができなければならない。
【０００５】
ＤＲＡＭ動作時には、基準セルは、バイアス電荷を強誘電体基準キャパシタ上の電圧として格納する。一方、ＮＶＲＡＭ動作時には、基準セルは、分極電荷を同じキャパシタの誘電体層内に格納する。ＤＲＡＭモードにおけるダイナミックシャドウＲＡＭの状態を検出するために、検知動作は、既に述べた従来のＤＲＡＭ動作と同様におこなわれる。ＮＶＲＡＭ動作において、メモリセルの状態は、基準セルの分極電荷を基準ビットライン容量へと転送することによって検知される。この電荷は、もし電荷が基準セルに格納されている（例えば、データ「１」のメモリ状態である）のなら、ビットライン上に予想される電圧をつくる。一方、もしキャパシタ内には格納されている電荷がない（例えば、データ「０」のメモリ状態である）のなら、電圧の変化を最小化するか、またはまったく変化しないようにする。ビットラインは、２つのメモリ状態を正確に検知することができるように、分極電荷の半分に等しい中間点電圧を供給する。
【０００６】
多目的に利用できるものであるにもかかわらず、強誘電体キャパシタは、その電気的特性が（特に不揮発記憶に応用する際には）さまざまな変化を受けることが知られている。具体的には、強誘電体キャパシタは、時を経るに従ってその分極電荷の絶対値が劣化する。この絶対値は、また、メモリセルに対して異なるデータの書き込みをおこなった結果である、分極状態の変更回数の増加につれても劣化する。このような疲労現象は、同一の基準セルが、数百本あるいは数千本のメモリセルロウに用いられる場合を想定すれば、一層ひどいものになる。小型強誘電体キャパシタの電圧が数十ミリ〜数百ミリボルトのオーダーであるという事実を考慮に入れれば、分極電荷の絶対値がほんのわずかに変化しただけでも、分極判定の信頼性には多大な影響が及ぼされ、ひいては、メモリセルの状態検知時の正確さにも甚大な影響が及ぼされることとなる。
【０００７】
分極電荷の劣化量を低減するために、例えば米国特許第５，２１８，５６６号に記載されている、公知の従来技術によるメモリ装置は、１対の基準強誘電体キャパシタを用いて基準電圧を発生させる。不揮発動作時では、これら２つの基準キャパシタの一方は、ある分極状態を格納し、もう一方のキャパシタは、逆の分極状態を格納する。基準キャパシタを放電した結果として拡散された電荷は、検知容量を通るそれぞれの電圧を発生させる。これらの電圧を短絡させることによって、これらの電圧が平均化されることによって、基準キャパシタの２つの分極状態の中間である値をもつ基準電圧を発生させる。このような基準回路が強誘電体メモリセルと接続されて用いられる時、メモリセルにおいて関連づけられたデータワードがアドレス指定されるたびに、基準キャパシタもアドレス指定される。このようにして、基準セルキャパシタの強誘電特性、およびそれに伴う基準電圧を、メモリセルキャパシタの特性を短期間毎に変動させることによって変化させようと試みられている。
【０００８】
しかし、この従来技術による基準セルスキームの基準キャパシタは、メモリセルにおいて関連づけられたデータワードがアドレス指定されるたびにアドレス指定されるので、このような基準キャパシタは、平均的なメモリセルキャパシタよりも疲労および劣化がずっと早くなる。また、このスキームは、特定のデータ状態を基準キャパシタに「刻印する（ｉｍｐｒｉｎｔ）」可能性を補償することができない。「刻印する」とは、ある特定の分極状態で連続的に分極された後も、その分極状態にとどまることのほうを選択することを示す強誘電体キャパシタの経験する現象の特徴を表すために用いられる用語である。また、従来の基準スキームを従来のメモリアレイ構成に用いた時の別の欠点（詳細については後述する）としては、関連づけられたメモリセルの状態を正確に複製（もしくは復元）する能力を失ってしまう（ｌｏｏｓｅ）ことである。
【０００９】
したがって、強誘電体基準キャパシタの経験する疲労および刻印の量を減らすことができる基準スキームが必要とされている。また、ＤＲＡＭモードの動作時にもＮＶＲＡＭモードの動作時にも共に、基準電圧をダイナミックシャドウＲＡＭに供給できる、改善された基準回路も必要とされている。また、これに伴って、ＤＲＡＭモードの動作時にもＮＶＲＡＭモードの動作時にも共に同一の基準セルを利用する、このような基準回路も必要とされている。さらには、強誘電体基準セルが、関連づけられた強誘電体メモリセルの状態をより正確に複写できる、改善された強誘電体メモリアーキテクチャも必要とされている。
【００１０】
本発明は、上記課題を解決するためになされたものであり、その目的とするところは、強誘電体基準キャパシタの経験する疲労および刻印の量を減らすことができる基準スキームを提供すること、ＤＲＡＭモードの動作時にもＮＶＲＡＭモードの動作時にも共に、基準電圧をダイナミックシャドウＲＡＭに供給できる、改善された基準回路を提供すること、ＤＲＡＭモードの動作時にもＮＶＲＡＭモードの動作時にも共に同一の基準セルを利用する、このような基準回路を提供すること、および強誘電体基準セルが、関連づけられた強誘電体メモリセルの状態をより正確に複写できる、改善された強誘電体メモリアーキテクチャを提供することにある。
【００１１】
【課題を解決するための手段】
本発明によるデュアルモード基準回路は、ＤＲＡＭモードまたはＮＶＲＡＭモードで動作する強誘電体メモリ回路と共に用いられる、基準電圧を発生させるデュアルモード基準回路であって、互いに逆のデータ状態を格納できる、少なくとも１ペアの強誘電体基準セルを備えているデュアルモード基準回路において、該基準セルがそれぞれ、該互いに逆のデータ状態を交互に格納でき、そのことにより上記目的が達成される。
【００１２】
ある実施形態では、前記基準セルがそれぞれ、２枚の極板と、該極板間の強誘電体材料と、を有する強誘電体キャパシタを備えている。
【００１３】
ある実施形態では、前記メモリ回路が前記ＤＲＡＭモードで動作する時には、該強誘電体キャパシタが該極板を通してバイアス電荷を格納し、該メモリ回路が前記ＮＶＲＡＭモードで動作する時には、該強誘電体キャパシタが該強誘電体材料における分極電荷を格納する。
【００１４】
ある実施形態では、前記基準セルのそれぞれに関連づけられたセンス容量をさらに備えており、該基準セルがそれぞれ、前記強誘電体キャパシタを該関連づけられたセンス容量に直列接続するのに有効である、関連づけられた選択トランジスタをさらに備えている、デュアルモード基準回路であって、該強誘電体キャパシタによって格納される前記データ状態を表す電荷が、該関連づけられたセンス容量へと転送される。
【００１５】
ある実施形態では、前記少なくとも１つの基準セルペアに関連づけられた前記２つのセンス容量を通る前記電荷の平均を表す電圧を発生させる回路をさらに備えており、該電圧が前記基準電圧を規定する。
【００１６】
ある実施形態では、前記基準セルペアを前記互いに逆のデータ状態に設定する手段をさらに備えている。
【００１７】
ある実施形態では、前記メモリ回路のデータアクセスサイクル毎に、前記基準セルそれぞれの前記データ状態を交互反転させる手段をさらに備えている。
【００１８】
ある実施形態では、前記設定する手段が、前記基準セルのそれぞれに関連づけられたリセットトランジスタを備えている。
【００１９】
ある実施形態では、前記交互反転させる手段が、アクセスされたデータワードのアドレスを検出する手段を備えている。
【００２０】
本発明による強誘電体メモリセルのアレイは、強誘電体メモリセルロウのペアを複数個備えている、アレイと、該ロウのそれぞれに接続されているメモリビットラインと、該ロウペアのそれぞれに関連づけられたセンス増幅器と、該ロウペアのそれぞれに関連づけられた少なくとも１つの基準回路であって、１ペアの基準セルによって規定され、該基準セルのそれぞれに関連づけられた基準ビットラインを有する、少なくとも１つの基準回路であって、あるロウペアの該２本のロウのうちの１本がデータ転送サイクル中に選択される時には、該少なくとも１つの関連づけられた基準回路も選択される、少なくとも１つの基準回路と、該基準ビットラインのそれぞれに関連づけられたセンス容量と、該それぞれの基準セルペアの該基準ビットラインを短絡させることによって、該関連づけられたセンス容量間に生じた電圧の平均を得る手段と、を備えているメモリ回路であって、該それぞれのロウペアのうちの１本のロウが選択される時、該もう１本のロウは選択されず、該選択されないロウの該メモリビットラインが、該平均電圧を該関連づけられたセンス増幅器へと結合する導体として利用可能であり、そのことにより上記目的が達成される。
【００２１】
ある実施形態では、前記基準セルの状態を設定する基準リセット回路をさらに備えているメモリ回路であって、前記それぞれの基準セルペアの前記２つの基準セルが、互いに逆のデータ状態に設定される。
【００２２】
ある実施形態では、前記基準リセット回路が、前記基準セルの前記データ状態を交互反転させる手段を備えている。
【００２３】
ある実施形態では、前記それぞれのメモリセルおよび前記それぞれの基準セルが、選択トランジスタによって駆動ラインと前記それぞれのビットラインとの間に接続される強誘電体キャパシタを有する単一トランジスタ・単一キャパシタ構成を備えており、該選択トランジスタがすべて同じ大きさであり、かつ、該キャパシタがすべて同じ大きさである。
【００２４】
ある実施形態では、前記基準リセット回路が、前記それぞれの基準セルに関連づけられたリセットトランジスタを備えている。
【００２５】
ある実施形態では、前記ロウペアのそれぞれに関連づけられた２つの基準回路を備えているメモリ回路であって、該２つの基準回路が、データ転送サイクル毎に交互に選択される。
【００２６】
ある実施形態では、オープンビットライン構成を備えている。
【００２７】
ある実施形態では、折返しビットライン構成を備えている。
【００２８】
本発明による強誘電体メモリ回路は、複数のメモリセルロウをそれぞれが備えている、第１および第２の強誘電体メモリセルアレイであって、該ロウがそれぞれ、対応するメモリビットラインに接続されている、第１および第２の強誘電体メモリセルアレイと、少なくとも１つの基準回路をそれぞれが備えており、該基準回路のそれぞれが１ペアの基準ビットラインに接続されている、第１および第２の基準セル回路アレイであって、該第１のメモリセルアレイがアクセスされる時には、該第１の基準セル回路アレイもアクセスされ、該第２のメモリセルアレイがアクセスされる時には、該第２の基準セル回路アレイもアクセスされる、第１および第２の基準セル回路アレイと、該第１のメモリセルアレイの１本のメモリビットラインに接続されており、かつ、該第２のメモリセルアレイの対応するメモリビットラインにも接続されているセンス増幅器と、該基準ビットラインのそれぞれに関連づけられたセンス容量と、該基準ビットラインペアを短絡させることによって、該関連づけられたセンス容量間に生じた電圧の平均を得る手段と、を備えている強誘電体メモリ回路において、該第１のメモリセルアレイがアクセスされる時、該第２のメモリセルアレイの該対応するメモリビットラインが、該平均電圧を該センス増幅器へと結合する導体として用いられ、該第２のメモリセルアレイがアクセスされる時、該第１のメモリセルアレイの該対応するメモリビットラインが、該平均電圧を該センス増幅器へと結合する導体として用いられ、そのことにより上記目的が達成される。
【００２９】
ある実施形態では、オープンビットライン構成を備えている。
【００３０】
ある実施形態では、折返しビットライン構成を備えている。
【００３１】
ある実施形態では、前記基準セルアレイがそれぞれ、前記メモリセルロウのそれぞれに関連づけられた２つの基準回路を備えている。
【００３２】
本発明による強誘電体メモリ回路のために基準電圧を発生させる方法は、ＤＲＡＭモードまたはＮＶＲＡＭモードのいずれかで動作する、メモリセルアレイを有する強誘電体メモリ回路のために基準電圧を発生させる方法であって、１ペアの強誘電体キャパシタ上に互いに逆の電荷を格納するステップであって、該強誘電体キャパシタのそれぞれの上のそれぞれの電荷が、以前に格納された該電荷の逆である、ステップと、該強誘電体キャパシタのそれぞれの該電荷をそれぞれのセンス容量へと放電するステップであって、該センス容量が対応する電圧に充電される、ステップと、該センス容量の該対応する電圧の平均である基準電圧を得るステップと、を含んでおり、そのことにより上記目的が達成される。
【００３３】
本発明による強誘電体メモリ回路のために基準電圧を発生させる方法は、ＤＲＡＭモードまたはＮＶＲＡＭモードのいずれかで動作する強誘電体メモリ回路のために基準電圧を発生させる方法であって、１ペアの強誘電体キャパシタ上に互いに逆の電荷を格納するステップと、該強誘電体キャパシタのそれぞれをそれぞれのセンス容量へと放電するステップであって、該センス容量が該電荷を表す対応する電圧に充電される、ステップと、該センス容量の該対応する電圧の平均である基準電圧を得るステップと、該強誘電体キャパシタペア上の該電荷を交互反転させるステップであって、該強誘電体キャパシタのそれぞれの上の該電荷が、以前に格納された該電荷の逆である、ステップと、を含んでおり、そのことにより上記目的が達成される。
【００３４】
本発明による強誘電体メモリを動作させる方法は、ＤＲＡＭモードまたはＮＶＲＡＭモードで動作する強誘電体メモリを動作させる方法であって、メモリセルアレイの一部のメモリセルにアクセスするステップであって、メモリ電圧がメモリビットライン上に生成され、該メモリ電圧が該メモリセルに格納される電荷に比例する、ステップと、第１および第２の基準セルからの電荷をそれぞれ、第１および第２の基準ビットラインへと転送するステップであって、該第１および該第２の基準セルに格納されている該電荷にそれぞれ比例している第１および第２の電圧が生成され、該電荷が該第１および該第２の基準セルの状態を表している、ステップと、該第１および該第２の電圧を平均するステップであって、該平均された電圧が、該メモリセルアレイの、アクセスされていない部分におけるメモリビットライン上に供給される、ステップと、該メモリビットライン上の該電圧を検知するステップと、を含んでおり、そのことにより上記目的が達成される。
【００３５】
ある実施形態では、前記第１および前記第２の基準セル上の前記電荷をリセットするステップをさらに含んでいる方法であって、前記基準セルのそれぞれの上の該リセットされた電荷が、該セル上の初期電荷の逆である。
【００３６】
ある実施形態では、前記第１の基準セルが第１の強誘電体キャパシタを備えており、前記第２の基準セルが第２の強誘電体キャパシタを備えている。
【００３７】
ある実施形態では、前記リセットするステップが、分極電荷を前記第１および前記第２の強誘電体キャパシタへと供給するステップを含んでおり、それによって、前記強誘電体メモリがＮＶＲＡＭモードで動作する時に、該第１および該第２の強誘電体キャパシタが互いに逆の状態に分極される。
【００３８】
ある実施形態では、前記リセットするステップが、バイアス電荷を前記第１および前記第２の強誘電体キャパシタへと供給するステップを含んでおり、それによって、前記強誘電体メモリがＤＲＡＭモードで動作する時に、該第１および該第２の強誘電体キャパシタが互いに逆の状態にバイアスされる。
【００３９】
以下に作用を説明する。本発明によれば、ダイナミック（ＤＲＡＭ）モードまたは不揮発（ＮＶＲＡＭ）モードで動作する強誘電体メモリセルのデータ状態の判定に用いられる基準電圧回路を設けるダイナミックシャドウランダムアクセスメモリ用の基準スキームが提供される。この基準電圧回路は、関連づけられたデータ状態設定トランジスタを有する２つの強誘電体キャパシタを備えており、ＤＲＡＭ動作モードあるいはＮＶＲＡＭ動作モードのいずれにおいても、これら２つのキャパシタが互いに逆のデータ状態を格納するようにする。また、この回路は、それぞれのキャパシタのデータ状態を交互反転させる手段も備えている。動作時において、これらの強誘電体キャパシタが、関連づけられたビットラインへと放電されることによって、中間状態基準電圧レベルを得るために平均される電圧を生成する。基準電圧は、関連づけられたメモリセルの状態を判定するために用いられる。また、基準キャパシタが経験する疲労および刻印を緩和することができるように構成され、動作される基準電圧回路のアレイを備えた強誘電体メモリ回路も提供される。
【００４０】
本発明は、ＤＳＲＡＭ用の基準スキームを提供する。この基準スキームは、ＤＲＡＭ動作モードおよびＮＶＲＡＭ動作モードの両方で強誘電体キャパシタの２進データ状態を判定するために基準電圧回路を利用する。この基準電圧回路は、基準電圧を発生させるための、互いに逆極性に充電された１対の基準セルを含んでいる。ここで、それぞれのセルは、ＤＲＡＭ動作モードあるいはＮＶＲＡＭ動作モードのいずれにおいても、２つのキャパシタが互いに逆のデータ状態を格納することができるように、関連づけられたデータ状態設定トランジスタを含む強誘電体キャパシタを備えている。１対の基準セルに含まれる２つのセルは、各データ転送（読み出し／書き込み）サイクルが終了するたびに、逆の状態に交互にプリセットされうる。その結果、基準セルキャパシタの疲労率および基準セルキャパシタに刻印される可能性を低減することができる。
【００４１】
本発明は、また、ＤＲＡＭモードあるいはＮＶＲＡＭモードのいずれかで動作する強誘電体メモリ回路に対して基準電圧を発生する方法も提供する。この方法は、１対の強誘電体キャパシタ上に互いに逆の電荷を格納することと、それぞれの強誘電体キャパシタを対応するセンス容量へと放電する（ここで、センス容量は、対応する電圧に充電される）ことと、センス容量の対応する電圧の平均である基準電圧を得ることと、それぞれの強誘電体キャパシタ上の電荷が当初格納された電荷の逆になるように、１対の強誘電体キャパシタ上の電荷を交互反転させることと、を含んでいる。
【００４２】
本発明の別の局面によれば、上述したデュアルモード基準スキームを用い、基準セルの経験する疲労および刻印の量を減らすはたらきをする構成を有するメモリ回路が提供される。このメモリ回路は、強誘電体メモリセルのアレイを備えている。ここで、それぞれのアレイは、複数の強誘電体メモリセルからそれぞれが構成されるロウのペアを複数個含んでいる。メモリビットラインは、それぞれのメモリセルロウに接続されており、センス増幅器および少なくとも１つの基準回路が、それぞれのロウペアに関連づけられている。ここで、あるデータ転送サイクル中に、あるロウペアの２本のロウのうちの１本がアクセスされる時、それに関連づけられている基準回路もまたアクセスされる。それぞれの基準回路は、１ペアの基準セルによって規定される。１ペアの基準セルのそれぞれのセルには、基準ビットラインとセンス容量とが関連づけられている。それぞれの基準セルペアの基準ビットラインを短絡させることによって、関連づけられたセンス容量を通して発生された電圧の平均を得るための手段が提供される。この構成では、それぞれのロウペアのうちの１本のロウが選択されると、そのペアのもう１本のロウは選択されないので、選択されなかったロウのメモリビットラインは、平均電圧を関連づけられたセンス増幅器へと結合するための導体として利用可能となる。
【００４３】
本発明によれば、基準セルが耐える疲労および刻印をさらに減らすことができる、さらに別の強誘電体メモリ回路が提供される。このメモリ回路は、上述の回路に類似しているが、１本のメモリセルロウにつき２つの基準回路を用いる点が異なる。さらに、本発明によれば、これらのメモリ回路を動作させる方法も提供される。
【００４４】
【発明の実施の形態】
さてここで、図面を参照する。なお、図面において、同一の参照番号は、同一の要素を示している。特に図１を参照すると、従来の基準回路が図示されている。この基準回路は、おおまかにいうと、第１の基準強誘電体キャパシタ１０およびそれに関連づけられた選択トランジスタ１２、ならびに、第２の基準強誘電体キャパシタ１４およびそれに関連づけられた選択トランジスタ１６を有する相補的セルペアから構成されている。強誘電体キャパシタ１０および１４は、典型的には、同一のサイズである。強誘電体キャパシタ１０および１４それぞれの上側の極板は駆動ライン１８に接続されており、それぞれ強誘電体キャパシタは、それに関連づけられた選択トランジスタを介して別々のビットライン２０および２２に接続されている。選択トランジスタ１２および１６は、共通のワードライン２４によって駆動される。相補ビットライン２０および２２は、それぞれの離散または寄生センスキャパシタ２６および２８のある極板に接続されている。ここで、これらのキャパシタのもう一方の極板はグラウンドに接続されている。トランジスタ３０が相補ビットライン２０および２２の間に接続されることによって、センス回路３２（詳細は不図示）によって供給された信号に応答して、それらのビットライン間を短絡させる。基準キャパシタ１０および１４の下側の極板は、共通のタイミング回路３８によって駆動される、リセットトランジスタ３４および３６にそれぞれ接続されている。トランジスタ３４のソースは、固定された電圧（Ｖ＋）４０に接続されており、トランジスタ３６のソースは、グラウンド基準（ＶＧＲＤ）４２に接続されている。この構成では、基準キャパシタ１０および１４は互いに逆極性に充電または分極される。すなわち、第１の基準キャパシタ１０は正に充電され、第２の基準キャパシタ１４は負に充電される。
【００４５】
動作時において、読み出しサイクルになると、電圧がワードライン２４および駆動ライン１８に印加される。基準キャパシタ１０および１４は、それぞれビットライン２０および２２に結合されているので、それぞれの電荷を対応するビットラインへと転送、すなわち放電する。その結果、センスキャパシタ２６および２８が充電され、リセットトランジスタ３４および３６によって供給された電荷に基づいて、それぞれ正および負の電圧をもつようになる。センス信号はトランジスタ３０を導通状態にし、それによってビットライン２０および２２の間を短絡させる。センスキャパシタ２６および２８上の電荷が等化した後、基準電圧がＶｒｅｆ出力４０に確立される。Ｖｒｅｆは、センスキャパシタ２６および２８間の電圧の絶対値の中間値である。読み出しサイクルの後、基準キャパシタ１０および１４は、回路３８によって、それぞれに対応する充電された状態へと書き換えられる。基準キャパシタ１０のみがこのような疲労サイクルを経験するので、基準キャパシタ１０は、グラウンド基準によって設定される基準キャパシタ１４よりも、疲労率がずっと早くなる。
【００４６】
図２は、図１の基準回路を用いる従来のメモリアーキテクチャを図示している。このメモリは、メモリアレイ１００（複数のメモリアレイを含んでいてもよい）と、同様に構成された複数の単一トランジスタ・単一キャパシタセルである基準アレイ１０２とを備えている。メモリアレイ１００におけるそれぞれのセルは、１ビットを表現している。ここで、複数のメモリセルから構成されるそれぞれの水平ロウは、マルチプルビットデータワードを表現している。アレイ１００のアドレス指定可能なそれぞれのデータワード（つまり、複数のメモリセルから構成される１本のロウ）は、ある本数のワードライン（ＷＬ０〜ＷＬＮ）２４の中から選択された１本のワードラインによって駆動される。独立してアドレス指定可能なそれぞれのデータワードには、それに対応する基準セルが基準アレイ１０２にある。駆動ライン１８およびワードライン２４は、１本のメモリセルロウと、それに対応する１本の基準セルロウとにアクセスするために、連係して動作する。メモリアレイ１００において複数のセルから構成されるそれぞれのカラムには、１セットのセンス増幅器１０４のうち、１個のセンス増幅器が関連づけられている。センス増幅器１０４は、それぞれ、２つの入力をもっている。そのうちの一方の入力は、関連づけられたメモリセルビットライン（ＣＢＬｍｅｍ）１０６に接続されており、もう一方の入力は、アクセスされているメモリロウに関連づけられた特定の基準セルペアによって発生された基準電圧を受け取るために、基準電圧ライン（Ｖｒｅｆ）４４に接続されている。センス増幅器１０４は、それぞれのメモリセルビットライン１０６を通る電圧を中間点電圧４４に比較することによって、関連づけられたメモリセルのメモリ状態を検知する。
【００４７】
図２を参照して説明した、メモリアレイおよび基準アレイ、ならびにそれに関連づけられたセンス増幅器を含む構成の場合、注目すべきことは、ある特定のワードラインがアクティベートされるたびに、セット１０４に含まれるすべてのセンス増幅器が用いられることである。これは、それぞれのセンス増幅器１０４が、アドレス指定可能なデータワードを保持している１本のメモリセルロウではなく、１本のメモリセルカラムに関連づけられているからである。あるメモリセルロウがアクセスされる時、そのメモリセルロウにおけるそれぞれのメモリセルのメモリ状態を正しく検知することができるように、基準電圧は、複数のセンス増幅器を通ら（ｂｕｓｓｅｄ ｔｈｒｏｕｇｈ）なければならない。したがって、それぞれのメモリビットライン入力１０６の容量（ＣＢＬｍｅｍ）は、関連づけられた基準ビットライン入力２６、２８の容量（ＣＢＬｒｅｆ）よりも小さくなる。その結果、基準セルは、関連づけられたメモリセルのメモリ状態と整合することができなくなる。
【００４８】
次に図３を参照すると、オープンビットライン構成を用いる本発明によるメモリアーキテクチャの模式図が示されている。このメモリは、左から右へと順に、第１の基準セルアレイ２００と、第２のメモリセルアレイ２３０と、１セットのセンスアンプ２４０と、第１のメモリセルアレイ２５０と、第２の基準セルアレイ２７０と、を備えている。この構成では、第１の基準セルアレイ２００は、第１のメモリセルアレイ２５０と連係して動作する。また、同様に、第２の基準セルアレイ２７０は、第２のメモリセルアレイ２３０と連係して動作する。注目すべきことは、第２のメモリセルアレイ２３０がアクセスされている時、第１のメモリセルアレイ２５０はアクティブではなく、逆の場合もそうであることである。この構成によって、アクティブである基準セルアレイが、基準電圧入力をセンス増幅器２４０へと供給するのにアクティブではないそれぞれのメモリセルビットラインを用いることが可能になる。図４および図５を参照して、このメモリアーキテクチャの動作を以下にさらに詳しく説明する。このメモリアーキテクチャの詳細な説明も以下に示す。
【００４９】
なお、ここでは説明の簡略化を目的として、第１の基準セルアレイ２００および第１のメモリセルアレイ２５０の各構成要素についてのみ、その詳細を図示し、説明することとする。ただし、もう１つの基準セルアレイ２７０およびもう１つのメモリセルアレイ２３０の回路構成も、それに対応する回路構成と同様であるものとする。その構成自体は関連する技術分野においてよく知られているメモリセルアレイ２５０は、複数の単一トランジスタ・単一キャパシタメモリセル２５２から構成されている。ここで、それぞれのメモリセルカラムは、マルチプルビットデータワードとして同時にアクセスされる。それぞれのメモリセル２５２のキャパシタおよびトランジスタは、強誘電体材料からなり、等価なサイズおよび動作パラメータをもっている。それぞれのメモリセル２５２は、格納されたデータワードの１ビットの２進状態（データ「０」およびデータ「１」）を格納する。複数のメモリセル２５２から構成される単一のロウにアクセスするために、駆動ライン２５４およびワードライン２５６が連係して動作する。駆動ライン２５４およびワードライン２５６がアクティベートされると、個々のメモリセル２５２のキャパシタ（ＣＣＥＬＬ）２５８上の電荷は、関連づけられた選択トランジスタ２６０を介して、関連づけられたメモリセルビットライン２６２のメモリセルビットラインキャパシタ（ＣＢＬｍｅｍ）２６４へと転送される。メモリセルビットラインキャパシタ２６４の上側の極板はセンスアンプ２４０への２つの入力の１つに接続されており、キャパシタ２６４の下側の極板はグラウンドに接続されている。
【００５０】
メモリセルアレイ２５０における特定のメモリセルビットライン２６２は、１本のメモリセルロウにおけるそれぞれのメモリセルに関連づけられている。メモリセルアレイ２５０におけるそれぞれのビットライン２６２について（よって、メモリセル２５２から構成されるそれぞれのロウについても）、基準セルアレイ２００には、それに関連づけられた基準セル（例えば、基準セルＡ ２０２）がある。基準回路２０６は、１ペアの基準セル、すなわちセルＡ ２０２およびセルＢ ２０４を備えている。これらのセルはそれぞれ、基準強誘電体キャパシタ２０８と、それに関連づけられた選択トランジスタ２１０とを有している（図では、セルＡの要素だけに参照番号が付けられている）。キャパシタ２０８は、好ましくは同じ大きさであり、トランジスタ２１０も、好ましくは同じ大きさである。また、セルペア２０６の強誘電体キャパシタ２０８および選択トランジスタ２１０は、好ましくは、メモリセルアレイ２５０において用いられるキャパシタ２５８およびトランジスタ２６０と同じ大きさである。
【００５１】
それぞれの強誘電体キャパシタ２０８の上側の極板は、基準駆動ライン２１２に接続されており、下側の極板は、基準リセットトランジスタ２１４に接続されている。選択トランジスタ２１０は、共通の基準ワードライン（ＲｅｆＷＬ）２１８によって駆動される。基準キャパシタ２０８は、それぞれ、それに関連づけられた選択トランジスタ２１０を介して、基準ビットラインキャパシタ（ＣＢＬｒｅｆ）２２２を有する関連づけられた基準ビットライン２２０に接続されている。これらのビットライン２２０は、メモリセルアレイ２３０のビットラインを介して、基準ビットラインキャパシタ２２２に結合されている。メモリセルアレイ２３０のビットラインは、メモリセルアレイ２５０と基準セルアレイ２００とが動作している間はアクティブではない。キャパシタ２２２の上側の極板は、関連づけられたセンス増幅器２４０のある入力に接続されており、キャパシタ２２０のもう一方の極板は、グラウンドに接続されている。ビットライン分路または短絡トランジスタ２２４が、基準セルペア２０６の２本の基準ビットライン２２０の間に接続されており、ビットライン短絡信号（ＢＬＳＨ）２２６に応答して、これらのビットラインの間を短絡させる。それぞれの基準キャパシタ２０８の下側の極板は、対応するリセットトランジスタ２１４のドレイン端子に接続されている。セルＡおよびＢのリセットトランジスタ２１４のソース端子は、基準キャパシタ２０８のバイアス電荷（ＤＲＡＭモード動作の場合）または分極電荷（ＮＶＲＡＭモード動作の場合）を設定するために、基準リセット信号（ＲＲＡ）２２８および（ＲＲＢ）２３０にそれぞれ接続されている。基準リセットトランジスタ２１４の動作は、それぞれのリセットトランジスタ２１４のゲート端子に結合されている共通の基準プリセット信号（ＲｅｆＰＲ）２１６によって駆動される。ＲＲＡ信号およびＲＲＢ信号は、常に逆電圧である。すなわち、ＲＲＡが正である時、ＲＲＢは負であり、逆も同様である。
【００５２】
動作時には、ＤＲＡＭ動作モードにおいても、ＮＶＲＡＭ動作モードにおいても、基準回路２０６は、データ「０」（Ｑ０）またはデータ「１」（Ｑ１）のいずれかを表現する、メモリセルビットラインキャパシタＣＢＬｍｅｍ上の電荷を複製することによって、中間点基準電圧を供給する。それぞれの基準ビットライン２２０上の電圧は、それぞれの基準セルのデータ状態次第で、Ｑ０／（ＣＢＬｒｅｆ＋ＣＣＥＬＬ）またはＱ１／（ＣＢＬｒｅｆ＋ＣＣＥＬＬ）によって表現される。ＣＢＬｒｅｆは、それぞれの基準セルビットライン２２０の容量２２２であり、ＣＣＥＬＬは、それぞれのメモリセルキャパシタ２５８および基準セルキャパシタ２０８の容量負荷であり、Ｑ０およびＱ１は、それぞれの基準キャパシタ２０８上の電荷である。所望の基準電圧は、それぞれの基準セルペア２０６に対応する２本のビットライン２２０上の２つの電圧の絶対値の中間の電圧である。セルＡおよびセルＢは、一方がデータ「１」のメモリ状態を保持し、他方がデータ「０」のメモリ状態を保持するようにプリセットされるので、基準電圧は（Ｑ１＋Ｑ０）／２×（ＣＢＬｒｅｆ＋ＣＣＥＬＬ）と表せる。この所望の基準電圧を得る方法を以下に説明する。
【００５３】
既に述べたように、正しい基準電圧（つまり、基準ビットライン２２０上の電圧）をセンス増幅器２４０に対して発生するのに必要な基準ビットライン容量（ＣＢＬｒｅｆ）を正確に再生するために、本発明のメモリは、メモリ（図３に図示されている例ではメモリセルアレイ２３０）の選択されていない、つまりアクティブではないビットラインを、容量性負荷（ＣＢＬｒｅｆ）を発生させる基準電圧として用いるように構成されている。このようなものであるので、メモリセルアレイ２５０においてどのデータワードアドレスを選択しても、基準セルアレイ２００における対応する基準セルロウをアクティベートすることができる。基準ワードライン２１８および基準駆動ライン２１２がアクティベートされると、基準キャパシタ２０８を通る電荷は、基準ビットライン２２０、および、メモリセルアレイ２３０のアクティブではないメモリビットラインを通して、基準ビットライン容量２２２へと転送される。基準セルＡおよびＢは、一方がデータ「０」を保持し、他方がデータ「１」を保持するように、それぞれのリセットトランジスタ２１４およびＲｅｆＰＲ信号２１６の動作によってプリセットされる。ＢＬＳＨ信号２２６がアクティブである時、短絡トランジスタ２２４がターンオンし、それぞれのビットライン２２０間を短絡させる。この時点で、（Ｑ１＋Ｑ０）／２×（ＣＢＬｒｅｆ＋ＣＣＥＬＬ）ボルトの電圧が、基準セルのそれぞれのビットライン２２０上に供給され、センス増幅器２４０の入力２４２に基準電圧として供給される。メモリビットラインキャパシタ２６４は、センス増幅器２４０へと第２の入力を供給する。電荷転送が完了した後、ＢＬＳＨ信号２２６がアクティブではなくなり、短絡トランジスタ２２４をターンオフする。これによって、入力２４２と入力２４４とを比較することによって、それぞれのセンス増幅器２４０は、それぞれのメモリセル２５２の状態を独立して検出することができるようになる。
【００５４】
本発明による上記基準スキームは、ＤＲＡＭモードにおいても、ＮＶＲＡＭモードにおいても共に動作可能である。ＤＲＡＭモードで動作する時には、データ「０」およびデータ「１」のメモリ状態は、基準キャパシタ２０８の極板を通して格納される電圧として表現される。ＮＶＲＡＭモードで動作する時には、データ状態は、基準キャパシタ２０８の誘電体層の分極方向によって表現される。いずれの場合においても、基準セルＡおよびＢは、互いに逆の状態を保持する。ＤＲＡＭ動作時には、一方のセルが充電され、もう一方のセルが放電される。ＮＶＲＡＭ動作時には、これらのセルは互いに逆極性になるように、つまり一方が正で、他方が負となるように分極される。
【００５５】
さて次に図４および図５を参照すると、図３のオープンビットラインメモリアーキテクチャが、それぞれＮＶＲＡＭモードおよびＤＲＡＭモードで動作する時の、メモリの動作特性と、基準セル制御信号とを示すタイミング図が図示されている。以下の説明では、簡略化のために、読み出しサイクルの動作のみに言及するが、検知動作は、読み出しサイクルにおいても、書き込みサイクルにおいても起こるものである。なぜなら、メモリへの書き込みは、本質的に、いわゆる「破壊」読み出しサイクルを伴うものであるからである。
【００５６】
ＮＶＲＡＭ動作特性を図示している図４に示されている例では、セルはまず、互いに逆の状態にプリセットされる、つまり分極されるものとする。メモリセルアレイにおいて選択されたデータワードの読み出しサイクルになると、選択されたメモリセルワードライン（ＷＬｘ）および対応する基準セルワードライン（ＲｅｆＷＬｘ）がアクティブになる。すると、ＢＬＳＨ信号がアクティブになり、２本の基準ビットライン間を短絡させることによって、基準電圧をつくる。選択されたメモリセル駆動ライン（ＤＬｘ）および対応する基準セル駆動ライン（ＲｅｆＤＬｘ）の信号がパルスとして与えられ、選択されたメモリセルキャパシタおよび関連づけられた基準セルキャパシタの状態が、それぞれ、メモリビットライン容量および基準ビットライン容量へと転送されるようにする。次に、基準電圧がセンス増幅器によって「検知」された、つまり「読み出された」時点で、センス信号が与えられる。検知の後、選択されたＲｅｆＷＬｘ信号がアクティブではなくなって、読み出しサイクルを終了する。この時点で、基準セルキャパシタ上の電荷は、アクティブになっていくＲｅｆＰＲ信号によってリセットされる。それぞれのリセットトランジスタがターンオンし、基準セルキャパシタを基準リセット信号ＲＲＡおよびＲＲＢへと結合する。選択されたメモリセル駆動ライン信号ＤＬｘおよび基準セル駆動ライン信号ＲｅｆＤＬｘが再びアクティブになり、基準リセット信号ＲＲＡおよびＲＲＢが、分極電圧をそれぞれの基準セルキャパシタの誘電体極板つまり内部極板へと供給できるようにすることによって、それぞれのキャパシタの所望の分極を実現する。キャパシタの下側の極板がＲｅｆＤＬｘ信号に接続されており、上側の極板が、基準リセット信号（ＲＲＡおよびＲＲＢ）によって、規定された正の電圧（つまり、Ｖｃｃ、典型的には３〜５ボルト）か、またはゼロボルトのいずれかにバイアスされている時、下側の極板には、正の電圧になった後、ゼロボルトに戻るようにパルスが与えられる。強誘電体キャパシタは独特のヒステリシス特性を有しているので、当初は負に分極されていた基準キャパシタは正に分極されるようになるが、当初は正に分極されていた基準キャパシタは正に分極されたままとなる。正の状態に分極された基準キャパシタは、分極状態を切り替える基準キャパシタ（つまり、当初は負の分極状態に分極されていた基準キャパシタ）に比べて、そのキャパシタに関連づけられた基準ビットラインへと転送する電荷の量が少なくなる。検知されるのは、これら２つの基準キャパシタ間における電荷の変化量の大きさの差である。ＲＲＡ信号およびＲＲＢ信号は、これらの基準セルを互いに「逆の」状態に分極するために、ＲｅｆＤＬｘパルスの間は、互いに逆のデータ状態に保持される。ＲｅｆＰＲ信号がアクティブではなくなってリセットトランジスタをスイッチオフする前に、（ＤＲＡＭモードの場合のように）バイアス電荷が転送されるのではなく、分極電荷のみが基準ビットラインへと転送されるように、ＲｅｆＤＬｘ信号が、それぞれの基準キャパシタの下側の極板から取り除かれる。なお、図４の例では、基準リセット動作または基準プリセット動作は、読み出し動作の後におこなわれるが、リセット／プリセット動作は、読み出しサイクルの前におこなわれてもよい。
【００５７】
図５は、ＤＲＡＭモード動作に対応する、同様のタイミング図を示している。図４の例の場合と同様に、基準セルキャパシタは、互いに逆の状態にプリセットされているものとする。また、読み出しサイクルは、基準セルキャパシタをリセットする以前に起こるものとして図示されているが、リセット動作は、読み出し動作の後におこなわれてもよい。ＤＲＡＭモードの動作の場合、メモリセルアレイにおいて選択された駆動ライン信号（ＤＬｘ）、および基準セルアレイにおいて選択された駆動ライン信号（ＲｅｆＤＬｘ）は、常に同一の電圧（この場合は、グラウンド）に保持され、ＮＶＲＡＭモードの動作の場合とは異なりパルスとして与えられない。メモリセルアレイにおいて選択されたデータワードに対する読み出しサイクルが開始されると、関連づけられた基準セルのＲｅｆＷＬｘ信号がアクティブになることによって、基準キャパシタ上の電荷が、それぞれの基準セルビットライン容量へと転送されるようにする。同時に、ＢＬＳＨ信号がアクティブになることによって、基準ビットラインを互いに結合することによって、検知信号がアクティベートされるとセンス増幅器によって検知される基準電圧を供給する。検知後は、ＲｅｆＷＬｘ信号がアクティブではなくなり、基準キャパシタの状態のリセットに備えて、ＲｅｆＰＲ信号がアクティブになる。リセットトランジスタが両方ともターンオンすると、それぞれのリセット信号ＲＲＡおよびＲＲＢを互いに結合する。これらの信号は、ＤＲＡＭモードでは、固定された正の電圧またはゼロボルトにおける、基準キャパシタの下側の極板に対するバイアス電圧である。ＲＲＡおよびＲＲＢは常に互いに逆の電圧であるので、基準セルキャパシタには互いに逆のバイアス電荷が供給される。
【００５８】
本発明による基準回路は、好ましくは、ＤＲＡＭ動作においても、ＮＶＲＡＭ動作においても、同一の基準セルを用いて、基準電圧をＤＳＲＡＭに対して発生する。具体的には、これらの基準セルは、ＤＲＡＭモードの時にはバイアス電荷を供給し、ＮＶＲＡＭモードの時には分極電荷を供給する。また、本発明による基準スキームによれば、ＮＶＲＡＭモードにおいても、ＤＲＡＭモードにおいても、読み出しサイクル毎にＲＲＡ信号ラインおよびＲＲＢ信号ライン上の電圧レベルを交互に反転させることが可能になる。（図示されている例では、データ「１」の状態を表現する）正の電圧に設定されている基準セルのみが疲労サイクルを経験するので、基準セルペアの全体的性能は、基準リセット信号上の電圧レベルを交互反転させることによって改善される。よって、ＲＲＡおよびＲＲＢは、基準プリセット動作の間は互いに逆の電圧レベルでなければならないが、読み出しサイクル毎にそれらの電圧は交互に反転されるので、１個の基準セルペアにおける２つの基準キャパシタの間では、同じ回数の疲労サイクルが共有されることとなる。また、ある基準セルにある特定のデータ状態が刻印される可能性は、そのセルを互いに逆の状態に交互に分極させることによって最小化することができる。
【００５９】
本発明によれば、基準リセット信号の電圧レベルの交互反転は、片方のメモリセルアレイ（例えば、図３のメモリセルアレイ２３０）については、基準リセット信号の一方が常に正の電圧に保持されるようにし、もう片方のメモリセルアレイ（例えば、図３のメモリセルアレイ２５０）については、ゼロボルトに保持されるように、選択されたデータワードのメモリロウアドレスを読み出す手段を基準リセット回路に設けることによって実現される。メモリロウアドレスが片方のアレイともう片方のアレイとでは違っている時には、基準リセット電圧レベルを切り替えることとなる。ある特定の基準セルによって経験される疲労は、それぞれの基準セルペアのうちどちらのセルが分極または充電され、それに伴って疲労を経験するかを選択するためのアドレスを用いることによって、半分に減らすことができる。アドレス指定のための適切な回路および技術は、この技術分野ではよく知られている。
【００６０】
以上の説明では、オープンビットラインメモリアレイ構成について詳細に説明したが、既に述べたように本発明により図３の基準セルスキームおよびデュアルモード動作原理によって得られる効果は、例えば図６に図示されている折返しビットラインメモリアレイ構成でも同様に得られる。折返しビットラインメモリアーキテクチャは、メモリ回路の設計に携わる当業者にはよく知られている。
【００６１】
図６の構成は、メモリセルアレイ３００と、対応する基準セルアレイ３２０とを備えている。図６に模式的に図示されているように、メモリセルアレイ３００のそれぞれのロウおよびそれぞれカラムでは、１つおきのメモリセル空間のみがメモリセルとして利用されており、それによって使用可能な複数のメモリセル３０２から構成されるチェッカーボード（千鳥形の）パターンをなしている。個々のメモリセル構造は、図３を参照して説明した単一トランジスタ、単一キャパシタメモリセルの構成と同様である。単一のメモリセルロウによって表現される１個のデータワードが選択されると、複数のメモリセルカラムが、マルチプルビットデータワードとして１つおきに同時にアクセスされる。換言すれば、ある与えられたデータ転送サイクル中に、メモリアレイの偶数番目のカラムにおけるメモリセルのみ、または奇数番目のカラムにおけるメモリセルのみが選択されることになる。
【００６２】
図６において、メモリセルアレイ３００におけるメモリセルビットライン３０４は、あるメモリセルロウにおけるそれぞれのメモリセル３０２ｂに関連づけられている。メモリアレイ３００におけるそれぞれのビットライン３０４について、よってそれぞれのメモリセルロウについても、基準セルアレイ３２０には、それに関連づけられた基準セル（例えば、基準セルＡ ３２２）がある。基準セルアレイ３２０の個々のセルの構造は、図３のオープンビットライン構成について説明したものと同様ではあるが、折返しビットライン構成では、違ったやり方で基準セルを組み合わせて基準セルペアを作っている。後者の構成では、ある特定の基準セルは、隣接するビットラインに関連づけられた基準セルとは組み合わせられないが、そのかわり非隣接ビットラインに関連づけられた非隣接基準セル（例えば、基準セルＢ ３２４）と組み合わせられる。基準セルＡおよびＢ（３２２および３２４）ならびにそれらに関連づけられたビットライン３０４の組み合わせは、スイッチングトランジスタ３２６によって制御される。この場合でも、基準セルアレイ３２０のそれぞれのキャパシタおよびトランジスタは、好ましくは、メモリセルアレイ３００で用いられるものと同一のサイズである。
【００６３】
図３のオープンビットライン構成の場合と同様に、図６の折返しビットライン構成も、メモリアレイ３００におけるこれらのメモリビットライン３０４、および、選択されないメモリロウの関連づけられたビットライン容量３０６を用いることによって、センス増幅器３１０へと基準電圧入力を与える。しかし、メモリのアクティブではない「半分」のメモリセルビットラインを用いるオープンビットライン構成とは異なり、折返しビットライン構成のアクティブではないメモリビットラインは、アクティブなメモリビットラインと同じメモリセルアレイに属している。換言すれば、それぞれのセンス増幅器３１０への２つの入力は共に、同一のメモリアレイ３００の２本のビットラインによって供給される。すなわち、１本のビットラインは、関連づけられたメモリセルの電荷を表現する電圧を供給し、他方のビットラインは、関連づけられた基準セルペアによって発生された基準電圧を供給する。
【００６４】
図３のオープンビットライン構成について上に述べた、本発明のすべての局面（例えば、ＮＶＲＡＭモード動作およびＤＲＡＭモード動作の両方で適用される、リセット基準信号の交互反転など）は、折返しビットライン構成によっても実現される。
【００６５】
基準セルの経験する疲労および刻印は、オープンビットライン構成においても、折返しビットライン構成においても共に、多数の基準セルロウを用いることによってさらに低減されうる。その結果、それぞれの基準セルが耐える疲労サイクルの回数をさらに減らすことができる。例えば、図７のオープンビットラインメモリ構成に示されているように、関連づけられたメモリセルロウのそれぞれに対して、もう１本の基準セルペアのロウが追加されている。図７のメモリ構成は、図３の構成に類似しており、左から右へと順に、第１の基準セルアレイ４００と、第２のメモリセルアレイ４３０と、１セットのセンスアンプ４４０と、第１のメモリセルアレイ４５０と、第２の基準セルアレイ４７０とを備えている。図３の構成の場合と同様に、第１の基準セルアレイ４００は、第１のメモリセルアレイ４５０と連係して動作する。また、同様に、第２の基準セルアレイ４７０は、第２のメモリセルアレイ４３０と連係して動作する。第１のメモリセルアレイ４５０がアクセスされている時、第２のメモリセルアレイ４３０はアクティブではなく、逆もまた同様である。この構成によれば、図３について既に説明したように、アクティブである基準セルアレイが、基準電圧入力をセンス増幅器４４０へと供給するのに、アクティブではないそれぞれのメモリセルビットラインを用いることが可能になる。
【００６６】
しかし、図３の実施形態とは異なり、それぞれの基準ビットライン４２０には、ただ１つの基準セルペアではなく、２つの基準セルペア４０２および４０４が関連づけられている。それぞれのペア４０２、４０４は、図３のセルと同様に構成された相補セルＡおよびＢを有している。これらのセルはそれぞれ、強誘電体キャパシタ４０８と選択トランジスタ４１０とを有している。それぞれの基準セルペア４０２、４０４には、別々のワードライン（ＷＬｒｅｆ１またはＷＬｒｅｆ２）、駆動ライン（ＤＬｒｅｆ１またはＤＬｒｅｆ２）および基準プリセット信号（ＰＲ１またはＰＲ２）が関連づけられている。しかし、スイッチングトランジスタ４０６および基準リセット信号ＲＲＡおよびＲＲＢは、これらのセルペア４０２および４０４の両方に共通である。ここで、ＲＲＡは、それぞれの基準セルペア内のセルＡへとリセット電圧信号を供給し、ＲＲＢは、それぞれの基準セルペア内のセルＢへとリセット電圧信号を供給する。スイッチングトランジスタ４０６の一方の側は、それぞれの基準セルペアにおける一方の選択トランジスタ４１０に結合されており、スイッチングトランジスタ４０６のもう一方の側は、２つの選択トランジスタ４１０のもう一方に結合されている。
【００６７】
基準リセット信号ＲＲＡおよびＲＲＢの状態を交互に反転させるための、上述したロウアドレス指定技術は、基準セルペア４０２、４０４を交互反転させるのにも用いることができる。それぞれの読み出しサイクルがおこなわれるあいだに、基準リセット信号ＲＲＡおよびＲＲＢのデータ状態を切り替えるために第１のアドレスが用いられ、基準セルペア４０２、４０４を切り替えるために第２のアドレスが用いられる。よって、それぞれの読み出しサイクルについて、一方の基準セルペアがアクティブである時、もう一方の基準セルペアはアクティブではない。したがって、ある与えられたセルの経験する疲労および刻印の量は、この場合も、半減される。例えば、ある与えられた読み出しサイクルにおいて、１２８本のロウがデータを含んでいるとみなされ、残りの１２８本のロウが基準電圧を供給する、２５６本のロウから構成されるメモリアレイを考える。もし基準として用いられるロウにおけるセルが常に同じ状態にプリセットされるのなら、基準キャパシタは、平均的なメモリセルの経験する疲労サイクルの１２８倍の疲労サイクルに耐えることになる。本発明によれば、ある基準セルペア内の２つの基準セルの状態を交互に反転させるのにロウアドレス指定を用いることによって、それぞれの基準セルに対応する疲労率は、平均的なメモリセルの耐える疲労率と比較して、１／２〜１／６４に減らすことができる。また、１本のメモリセルロウについて２本の基準セルロウを用いることによっても、疲労率は、平均的なメモリセルの耐える疲労率と比較して、１／２〜１／３２に減らすことができる。もちろん、疲労および刻印をさらに減らすためには、何本の基準セルロウを用いてもよい。しかし、用いるロウの本数が増えれば増えるほど、メモリチップ上にそれだけ大きなスペースが必要になることになる。
【００６８】
以上の説明は、単に本発明の原理に基づく一例を示したものにすぎず、当業者には、本発明の範囲および着想内でさまざまな改変が発想可能であることは理解されたい。また、本発明の特定の実施形態を述べた以上の詳細な説明は、添付の請求の範囲によって規定される本発明の範囲を限定することを意図しているものではない。
【００６９】
【発明の効果】
本発明によれば、強誘電体基準キャパシタの経験する疲労および刻印の量を減らす基準スキーム、ＤＲＡＭモードの動作時にもＮＶＲＡＭモードの動作時にも共に、基準電圧をダイナミックシャドウＲＡＭに供給できる基準回路、およびＤＲＡＭモードの動作時にもＮＶＲＡＭモードの動作時にも共に同一の基準セルを利用する基準回路を提供することができる。
【図面の簡単な説明】
【図１】従来の基準電圧回路の模式図である。
【図２】図１の基準電圧回路を用いる従来のメモリアーキテクチャのブロック図である。
【図３】オープンビットラインメモリアレイと共に用いられる、本発明によるメモリアーキテクチャのブロック図である。
【図４】図３の強誘電体基準電圧回路がＮＶＲＡＭモードで動作する時の、メモリセルおよび基準セルの制御信号を示すタイミング図である。
【図５】図３の強誘電体基準電圧回路がＤＲＡＭモードで動作する時の、メモリセルおよび基準セルの制御信号を示すタイミング図である。
【図６】折返しビットラインメモリアレイと共に用いられる、本発明による別のメモリアーキテクチャのブロック図である。
【図７】本発明によるさらに別のメモリアーキテクチャのブロック図である。
【符号の説明】
２００ 第１の基準セルアレイ
２０２ セルＡ
２０４ セルＢ
２０６ 基準回路
２０８ キャパシタ
２１０ 選択トランジスタ
２１２ 基準駆動ライン
２１６ 基準プリセット信号
２１８ 基準ワードライン
２２２ 基準ビットラインキャパシタ
２２６ ビットライン短絡信号
２２８ 基準リセット信号
２３０ 第２のメモリセルアレイ
２４０ センスアンプ
２４２ 入力
２４４ 入力
２５０ 第１のメモリセルアレイ
２５２ 単一トランジスタ・単一キャパシタメモリセル
２５４ 駆動ライン
２５６ ワードライン
２５８ キャパシタ
２６４ メモリセルビットラインキャパシタ
２７０ 第２の基準セルアレイ
【発明の属する技術分野】
本発明は、広くは強誘電体メモリ回路に関する。より詳細には、本発明は、強誘電体メモリセルのデータ状態を判定するために強誘電体メモリ回路において利用される基準電圧発生回路に関する。
【０００２】
【従来の技術】
ダイナミックランダムアクセスメモリ（ＤＲＡＭ）装置において、メモリセルは、直列接続されているキャパシタと、トランジスタ（好ましくはＭＯＳＦＥＴ）とから構成されている。このようなメモリセルは、単一トランジスタ、単一キャパシタメモリセルと呼ばれている。キャパシタの一方の極板は、固定された電圧に接続されており、もう一方の極板は、トランジスタのソース端子に接続されている。トランジスタのドレイン端子は、その他複数のメモリセルの多数の選択トランジスタに共通に結合されているビットラインに接続されている。キャパシタは、２進「１」のデータ状態を表す選択された電圧に充電されるか、または、２進「０」のデータ状態を表す０ボルトに放電される。データ（つまり「１」または「０」）は、トランジスタをスイッチとして用いることによってアクセス（つまり、読み出しまたは書き込み）される。トランジスタのゲートがハイにスイッチされると、キャパシタ上の電荷は、トランジスタを介して、ビットライン上の別のキャパシタ上へと転送される。ビットラインキャパシタ電圧（すなわち、格納された状態のレベル）を検出するために、基準電圧が、比較器への第２の入力として用いられる。ここで、比較器の第１の入力は、問題にしているビットラインである。典型的には、基準電圧は、充電された状態におけるメモリセルによって生成された電圧と、放電された状態におけるメモリセルによって生成された電圧との間の差分の半分であるものとして選択される。このタイプの基準電圧は、２分信号電圧（ｈａｌｆ−ｓｉｇｎａｌ ｖｏｌｔａｇｅ）と呼ばれる。２分信号電圧を発生させる最も一般的な方法は、２つのビットラインキャパシタを通して１個のメモリセルキャパシタを放電させることによって、それぞれのビットラインキャパシタが、充電されたセルキャパシタの電圧の半分になるようにする方法である。
【０００３】
不揮発的にメモリ値を格納する能力をもっているので、強誘電体の構成要素、特に強誘電体キャパシタは、コンピュータメモリ装置の分野では非常に有効である。強誘電体キャパシタは、２つのデータ格納モードをもっている。第１のモードは、上記ＤＲＡＭで用いられているモードと同じである。このＤＲＡＭモードにおいて、２進データを表現する電荷は、キャパシタの極板を通る電圧として格納される。第２のモードは、供給電圧が失われた時に生じる。このように不揮発的方式でメモリへの格納をおこなう（このようなメモリは、正式には、ＮＶＲＡＭと呼ばれる）ときには、電荷は、強誘電体キャパシタの誘電体層内にトラップされる。
【０００４】
【発明が解決しようとする課題】
このような強誘電体キャパシタは、ダイナミックシャドウＲＡＭ（ＤＳＲＡＭ）、すなわち、ＤＲＡＭとしてもＮＶＲＡＭとしても機能可能なデュアルモードメモリと共に用いるのが理想的である。強誘電体キャパシタを用いるメモリセル構造を有しているメモリ装置は、このようなデュアルモードメモリを提供することができる。既に述べたように、強誘電体キャパシタは、メモリセルが正常に動作している間はＤＲＡＭモードで動作し、かつ、電力が切られた時にはＮＶＲＡＭモードで動作する能力をもっている。いずれのモードにおいても、第２の入力を比較器に供給してメモリセルの状態を判定するためには、基準電圧が必要になる。対応する基準セルは、２つの動作モードのそれぞれについて、データ「１」およびデータ「０」のメモリ状態を表現する２つの基準レベルを与えることができなければならない。
【０００５】
ＤＲＡＭ動作時には、基準セルは、バイアス電荷を強誘電体基準キャパシタ上の電圧として格納する。一方、ＮＶＲＡＭ動作時には、基準セルは、分極電荷を同じキャパシタの誘電体層内に格納する。ＤＲＡＭモードにおけるダイナミックシャドウＲＡＭの状態を検出するために、検知動作は、既に述べた従来のＤＲＡＭ動作と同様におこなわれる。ＮＶＲＡＭ動作において、メモリセルの状態は、基準セルの分極電荷を基準ビットライン容量へと転送することによって検知される。この電荷は、もし電荷が基準セルに格納されている（例えば、データ「１」のメモリ状態である）のなら、ビットライン上に予想される電圧をつくる。一方、もしキャパシタ内には格納されている電荷がない（例えば、データ「０」のメモリ状態である）のなら、電圧の変化を最小化するか、またはまったく変化しないようにする。ビットラインは、２つのメモリ状態を正確に検知することができるように、分極電荷の半分に等しい中間点電圧を供給する。
【０００６】
多目的に利用できるものであるにもかかわらず、強誘電体キャパシタは、その電気的特性が（特に不揮発記憶に応用する際には）さまざまな変化を受けることが知られている。具体的には、強誘電体キャパシタは、時を経るに従ってその分極電荷の絶対値が劣化する。この絶対値は、また、メモリセルに対して異なるデータの書き込みをおこなった結果である、分極状態の変更回数の増加につれても劣化する。このような疲労現象は、同一の基準セルが、数百本あるいは数千本のメモリセルロウに用いられる場合を想定すれば、一層ひどいものになる。小型強誘電体キャパシタの電圧が数十ミリ〜数百ミリボルトのオーダーであるという事実を考慮に入れれば、分極電荷の絶対値がほんのわずかに変化しただけでも、分極判定の信頼性には多大な影響が及ぼされ、ひいては、メモリセルの状態検知時の正確さにも甚大な影響が及ぼされることとなる。
【０００７】
分極電荷の劣化量を低減するために、例えば米国特許第５，２１８，５６６号に記載されている、公知の従来技術によるメモリ装置は、１対の基準強誘電体キャパシタを用いて基準電圧を発生させる。不揮発動作時では、これら２つの基準キャパシタの一方は、ある分極状態を格納し、もう一方のキャパシタは、逆の分極状態を格納する。基準キャパシタを放電した結果として拡散された電荷は、検知容量を通るそれぞれの電圧を発生させる。これらの電圧を短絡させることによって、これらの電圧が平均化されることによって、基準キャパシタの２つの分極状態の中間である値をもつ基準電圧を発生させる。このような基準回路が強誘電体メモリセルと接続されて用いられる時、メモリセルにおいて関連づけられたデータワードがアドレス指定されるたびに、基準キャパシタもアドレス指定される。このようにして、基準セルキャパシタの強誘電特性、およびそれに伴う基準電圧を、メモリセルキャパシタの特性を短期間毎に変動させることによって変化させようと試みられている。
【０００８】
しかし、この従来技術による基準セルスキームの基準キャパシタは、メモリセルにおいて関連づけられたデータワードがアドレス指定されるたびにアドレス指定されるので、このような基準キャパシタは、平均的なメモリセルキャパシタよりも疲労および劣化がずっと早くなる。また、このスキームは、特定のデータ状態を基準キャパシタに「刻印する（ｉｍｐｒｉｎｔ）」可能性を補償することができない。「刻印する」とは、ある特定の分極状態で連続的に分極された後も、その分極状態にとどまることのほうを選択することを示す強誘電体キャパシタの経験する現象の特徴を表すために用いられる用語である。また、従来の基準スキームを従来のメモリアレイ構成に用いた時の別の欠点（詳細については後述する）としては、関連づけられたメモリセルの状態を正確に複製（もしくは復元）する能力を失ってしまう（ｌｏｏｓｅ）ことである。
【０００９】
したがって、強誘電体基準キャパシタの経験する疲労および刻印の量を減らすことができる基準スキームが必要とされている。また、ＤＲＡＭモードの動作時にもＮＶＲＡＭモードの動作時にも共に、基準電圧をダイナミックシャドウＲＡＭに供給できる、改善された基準回路も必要とされている。また、これに伴って、ＤＲＡＭモードの動作時にもＮＶＲＡＭモードの動作時にも共に同一の基準セルを利用する、このような基準回路も必要とされている。さらには、強誘電体基準セルが、関連づけられた強誘電体メモリセルの状態をより正確に複写できる、改善された強誘電体メモリアーキテクチャも必要とされている。
【００１０】
本発明は、上記課題を解決するためになされたものであり、その目的とするところは、強誘電体基準キャパシタの経験する疲労および刻印の量を減らすことができる基準スキームを提供すること、ＤＲＡＭモードの動作時にもＮＶＲＡＭモードの動作時にも共に、基準電圧をダイナミックシャドウＲＡＭに供給できる、改善された基準回路を提供すること、ＤＲＡＭモードの動作時にもＮＶＲＡＭモードの動作時にも共に同一の基準セルを利用する、このような基準回路を提供すること、および強誘電体基準セルが、関連づけられた強誘電体メモリセルの状態をより正確に複写できる、改善された強誘電体メモリアーキテクチャを提供することにある。
【００１１】
【課題を解決するための手段】
本発明によるデュアルモード基準回路は、ＤＲＡＭモードまたはＮＶＲＡＭモードで動作する強誘電体メモリ回路と共に用いられる、基準電圧を発生させるデュアルモード基準回路であって、互いに逆のデータ状態を格納できる、少なくとも１ペアの強誘電体基準セルを備えているデュアルモード基準回路において、該基準セルがそれぞれ、該互いに逆のデータ状態を交互に格納でき、そのことにより上記目的が達成される。
【００１２】
ある実施形態では、前記基準セルがそれぞれ、２枚の極板と、該極板間の強誘電体材料と、を有する強誘電体キャパシタを備えている。
【００１３】
ある実施形態では、前記メモリ回路が前記ＤＲＡＭモードで動作する時には、該強誘電体キャパシタが該極板を通してバイアス電荷を格納し、該メモリ回路が前記ＮＶＲＡＭモードで動作する時には、該強誘電体キャパシタが該強誘電体材料における分極電荷を格納する。
【００１４】
ある実施形態では、前記基準セルのそれぞれに関連づけられたセンス容量をさらに備えており、該基準セルがそれぞれ、前記強誘電体キャパシタを該関連づけられたセンス容量に直列接続するのに有効である、関連づけられた選択トランジスタをさらに備えている、デュアルモード基準回路であって、該強誘電体キャパシタによって格納される前記データ状態を表す電荷が、該関連づけられたセンス容量へと転送される。
【００１５】
ある実施形態では、前記少なくとも１つの基準セルペアに関連づけられた前記２つのセンス容量を通る前記電荷の平均を表す電圧を発生させる回路をさらに備えており、該電圧が前記基準電圧を規定する。
【００１６】
ある実施形態では、前記基準セルペアを前記互いに逆のデータ状態に設定する手段をさらに備えている。
【００１７】
ある実施形態では、前記メモリ回路のデータアクセスサイクル毎に、前記基準セルそれぞれの前記データ状態を交互反転させる手段をさらに備えている。
【００１８】
ある実施形態では、前記設定する手段が、前記基準セルのそれぞれに関連づけられたリセットトランジスタを備えている。
【００１９】
ある実施形態では、前記交互反転させる手段が、アクセスされたデータワードのアドレスを検出する手段を備えている。
【００２０】
本発明による強誘電体メモリセルのアレイは、強誘電体メモリセルロウのペアを複数個備えている、アレイと、該ロウのそれぞれに接続されているメモリビットラインと、該ロウペアのそれぞれに関連づけられたセンス増幅器と、該ロウペアのそれぞれに関連づけられた少なくとも１つの基準回路であって、１ペアの基準セルによって規定され、該基準セルのそれぞれに関連づけられた基準ビットラインを有する、少なくとも１つの基準回路であって、あるロウペアの該２本のロウのうちの１本がデータ転送サイクル中に選択される時には、該少なくとも１つの関連づけられた基準回路も選択される、少なくとも１つの基準回路と、該基準ビットラインのそれぞれに関連づけられたセンス容量と、該それぞれの基準セルペアの該基準ビットラインを短絡させることによって、該関連づけられたセンス容量間に生じた電圧の平均を得る手段と、を備えているメモリ回路であって、該それぞれのロウペアのうちの１本のロウが選択される時、該もう１本のロウは選択されず、該選択されないロウの該メモリビットラインが、該平均電圧を該関連づけられたセンス増幅器へと結合する導体として利用可能であり、そのことにより上記目的が達成される。
【００２１】
ある実施形態では、前記基準セルの状態を設定する基準リセット回路をさらに備えているメモリ回路であって、前記それぞれの基準セルペアの前記２つの基準セルが、互いに逆のデータ状態に設定される。
【００２２】
ある実施形態では、前記基準リセット回路が、前記基準セルの前記データ状態を交互反転させる手段を備えている。
【００２３】
ある実施形態では、前記それぞれのメモリセルおよび前記それぞれの基準セルが、選択トランジスタによって駆動ラインと前記それぞれのビットラインとの間に接続される強誘電体キャパシタを有する単一トランジスタ・単一キャパシタ構成を備えており、該選択トランジスタがすべて同じ大きさであり、かつ、該キャパシタがすべて同じ大きさである。
【００２４】
ある実施形態では、前記基準リセット回路が、前記それぞれの基準セルに関連づけられたリセットトランジスタを備えている。
【００２５】
ある実施形態では、前記ロウペアのそれぞれに関連づけられた２つの基準回路を備えているメモリ回路であって、該２つの基準回路が、データ転送サイクル毎に交互に選択される。
【００２６】
ある実施形態では、オープンビットライン構成を備えている。
【００２７】
ある実施形態では、折返しビットライン構成を備えている。
【００２８】
本発明による強誘電体メモリ回路は、複数のメモリセルロウをそれぞれが備えている、第１および第２の強誘電体メモリセルアレイであって、該ロウがそれぞれ、対応するメモリビットラインに接続されている、第１および第２の強誘電体メモリセルアレイと、少なくとも１つの基準回路をそれぞれが備えており、該基準回路のそれぞれが１ペアの基準ビットラインに接続されている、第１および第２の基準セル回路アレイであって、該第１のメモリセルアレイがアクセスされる時には、該第１の基準セル回路アレイもアクセスされ、該第２のメモリセルアレイがアクセスされる時には、該第２の基準セル回路アレイもアクセスされる、第１および第２の基準セル回路アレイと、該第１のメモリセルアレイの１本のメモリビットラインに接続されており、かつ、該第２のメモリセルアレイの対応するメモリビットラインにも接続されているセンス増幅器と、該基準ビットラインのそれぞれに関連づけられたセンス容量と、該基準ビットラインペアを短絡させることによって、該関連づけられたセンス容量間に生じた電圧の平均を得る手段と、を備えている強誘電体メモリ回路において、該第１のメモリセルアレイがアクセスされる時、該第２のメモリセルアレイの該対応するメモリビットラインが、該平均電圧を該センス増幅器へと結合する導体として用いられ、該第２のメモリセルアレイがアクセスされる時、該第１のメモリセルアレイの該対応するメモリビットラインが、該平均電圧を該センス増幅器へと結合する導体として用いられ、そのことにより上記目的が達成される。
【００２９】
ある実施形態では、オープンビットライン構成を備えている。
【００３０】
ある実施形態では、折返しビットライン構成を備えている。
【００３１】
ある実施形態では、前記基準セルアレイがそれぞれ、前記メモリセルロウのそれぞれに関連づけられた２つの基準回路を備えている。
【００３２】
本発明による強誘電体メモリ回路のために基準電圧を発生させる方法は、ＤＲＡＭモードまたはＮＶＲＡＭモードのいずれかで動作する、メモリセルアレイを有する強誘電体メモリ回路のために基準電圧を発生させる方法であって、１ペアの強誘電体キャパシタ上に互いに逆の電荷を格納するステップであって、該強誘電体キャパシタのそれぞれの上のそれぞれの電荷が、以前に格納された該電荷の逆である、ステップと、該強誘電体キャパシタのそれぞれの該電荷をそれぞれのセンス容量へと放電するステップであって、該センス容量が対応する電圧に充電される、ステップと、該センス容量の該対応する電圧の平均である基準電圧を得るステップと、を含んでおり、そのことにより上記目的が達成される。
【００３３】
本発明による強誘電体メモリ回路のために基準電圧を発生させる方法は、ＤＲＡＭモードまたはＮＶＲＡＭモードのいずれかで動作する強誘電体メモリ回路のために基準電圧を発生させる方法であって、１ペアの強誘電体キャパシタ上に互いに逆の電荷を格納するステップと、該強誘電体キャパシタのそれぞれをそれぞれのセンス容量へと放電するステップであって、該センス容量が該電荷を表す対応する電圧に充電される、ステップと、該センス容量の該対応する電圧の平均である基準電圧を得るステップと、該強誘電体キャパシタペア上の該電荷を交互反転させるステップであって、該強誘電体キャパシタのそれぞれの上の該電荷が、以前に格納された該電荷の逆である、ステップと、を含んでおり、そのことにより上記目的が達成される。
【００３４】
本発明による強誘電体メモリを動作させる方法は、ＤＲＡＭモードまたはＮＶＲＡＭモードで動作する強誘電体メモリを動作させる方法であって、メモリセルアレイの一部のメモリセルにアクセスするステップであって、メモリ電圧がメモリビットライン上に生成され、該メモリ電圧が該メモリセルに格納される電荷に比例する、ステップと、第１および第２の基準セルからの電荷をそれぞれ、第１および第２の基準ビットラインへと転送するステップであって、該第１および該第２の基準セルに格納されている該電荷にそれぞれ比例している第１および第２の電圧が生成され、該電荷が該第１および該第２の基準セルの状態を表している、ステップと、該第１および該第２の電圧を平均するステップであって、該平均された電圧が、該メモリセルアレイの、アクセスされていない部分におけるメモリビットライン上に供給される、ステップと、該メモリビットライン上の該電圧を検知するステップと、を含んでおり、そのことにより上記目的が達成される。
【００３５】
ある実施形態では、前記第１および前記第２の基準セル上の前記電荷をリセットするステップをさらに含んでいる方法であって、前記基準セルのそれぞれの上の該リセットされた電荷が、該セル上の初期電荷の逆である。
【００３６】
ある実施形態では、前記第１の基準セルが第１の強誘電体キャパシタを備えており、前記第２の基準セルが第２の強誘電体キャパシタを備えている。
【００３７】
ある実施形態では、前記リセットするステップが、分極電荷を前記第１および前記第２の強誘電体キャパシタへと供給するステップを含んでおり、それによって、前記強誘電体メモリがＮＶＲＡＭモードで動作する時に、該第１および該第２の強誘電体キャパシタが互いに逆の状態に分極される。
【００３８】
ある実施形態では、前記リセットするステップが、バイアス電荷を前記第１および前記第２の強誘電体キャパシタへと供給するステップを含んでおり、それによって、前記強誘電体メモリがＤＲＡＭモードで動作する時に、該第１および該第２の強誘電体キャパシタが互いに逆の状態にバイアスされる。
【００３９】
以下に作用を説明する。本発明によれば、ダイナミック（ＤＲＡＭ）モードまたは不揮発（ＮＶＲＡＭ）モードで動作する強誘電体メモリセルのデータ状態の判定に用いられる基準電圧回路を設けるダイナミックシャドウランダムアクセスメモリ用の基準スキームが提供される。この基準電圧回路は、関連づけられたデータ状態設定トランジスタを有する２つの強誘電体キャパシタを備えており、ＤＲＡＭ動作モードあるいはＮＶＲＡＭ動作モードのいずれにおいても、これら２つのキャパシタが互いに逆のデータ状態を格納するようにする。また、この回路は、それぞれのキャパシタのデータ状態を交互反転させる手段も備えている。動作時において、これらの強誘電体キャパシタが、関連づけられたビットラインへと放電されることによって、中間状態基準電圧レベルを得るために平均される電圧を生成する。基準電圧は、関連づけられたメモリセルの状態を判定するために用いられる。また、基準キャパシタが経験する疲労および刻印を緩和することができるように構成され、動作される基準電圧回路のアレイを備えた強誘電体メモリ回路も提供される。
【００４０】
本発明は、ＤＳＲＡＭ用の基準スキームを提供する。この基準スキームは、ＤＲＡＭ動作モードおよびＮＶＲＡＭ動作モードの両方で強誘電体キャパシタの２進データ状態を判定するために基準電圧回路を利用する。この基準電圧回路は、基準電圧を発生させるための、互いに逆極性に充電された１対の基準セルを含んでいる。ここで、それぞれのセルは、ＤＲＡＭ動作モードあるいはＮＶＲＡＭ動作モードのいずれにおいても、２つのキャパシタが互いに逆のデータ状態を格納することができるように、関連づけられたデータ状態設定トランジスタを含む強誘電体キャパシタを備えている。１対の基準セルに含まれる２つのセルは、各データ転送（読み出し／書き込み）サイクルが終了するたびに、逆の状態に交互にプリセットされうる。その結果、基準セルキャパシタの疲労率および基準セルキャパシタに刻印される可能性を低減することができる。
【００４１】
本発明は、また、ＤＲＡＭモードあるいはＮＶＲＡＭモードのいずれかで動作する強誘電体メモリ回路に対して基準電圧を発生する方法も提供する。この方法は、１対の強誘電体キャパシタ上に互いに逆の電荷を格納することと、それぞれの強誘電体キャパシタを対応するセンス容量へと放電する（ここで、センス容量は、対応する電圧に充電される）ことと、センス容量の対応する電圧の平均である基準電圧を得ることと、それぞれの強誘電体キャパシタ上の電荷が当初格納された電荷の逆になるように、１対の強誘電体キャパシタ上の電荷を交互反転させることと、を含んでいる。
【００４２】
本発明の別の局面によれば、上述したデュアルモード基準スキームを用い、基準セルの経験する疲労および刻印の量を減らすはたらきをする構成を有するメモリ回路が提供される。このメモリ回路は、強誘電体メモリセルのアレイを備えている。ここで、それぞれのアレイは、複数の強誘電体メモリセルからそれぞれが構成されるロウのペアを複数個含んでいる。メモリビットラインは、それぞれのメモリセルロウに接続されており、センス増幅器および少なくとも１つの基準回路が、それぞれのロウペアに関連づけられている。ここで、あるデータ転送サイクル中に、あるロウペアの２本のロウのうちの１本がアクセスされる時、それに関連づけられている基準回路もまたアクセスされる。それぞれの基準回路は、１ペアの基準セルによって規定される。１ペアの基準セルのそれぞれのセルには、基準ビットラインとセンス容量とが関連づけられている。それぞれの基準セルペアの基準ビットラインを短絡させることによって、関連づけられたセンス容量を通して発生された電圧の平均を得るための手段が提供される。この構成では、それぞれのロウペアのうちの１本のロウが選択されると、そのペアのもう１本のロウは選択されないので、選択されなかったロウのメモリビットラインは、平均電圧を関連づけられたセンス増幅器へと結合するための導体として利用可能となる。
【００４３】
本発明によれば、基準セルが耐える疲労および刻印をさらに減らすことができる、さらに別の強誘電体メモリ回路が提供される。このメモリ回路は、上述の回路に類似しているが、１本のメモリセルロウにつき２つの基準回路を用いる点が異なる。さらに、本発明によれば、これらのメモリ回路を動作させる方法も提供される。
【００４４】
【発明の実施の形態】
さてここで、図面を参照する。なお、図面において、同一の参照番号は、同一の要素を示している。特に図１を参照すると、従来の基準回路が図示されている。この基準回路は、おおまかにいうと、第１の基準強誘電体キャパシタ１０およびそれに関連づけられた選択トランジスタ１２、ならびに、第２の基準強誘電体キャパシタ１４およびそれに関連づけられた選択トランジスタ１６を有する相補的セルペアから構成されている。強誘電体キャパシタ１０および１４は、典型的には、同一のサイズである。強誘電体キャパシタ１０および１４それぞれの上側の極板は駆動ライン１８に接続されており、それぞれ強誘電体キャパシタは、それに関連づけられた選択トランジスタを介して別々のビットライン２０および２２に接続されている。選択トランジスタ１２および１６は、共通のワードライン２４によって駆動される。相補ビットライン２０および２２は、それぞれの離散または寄生センスキャパシタ２６および２８のある極板に接続されている。ここで、これらのキャパシタのもう一方の極板はグラウンドに接続されている。トランジスタ３０が相補ビットライン２０および２２の間に接続されることによって、センス回路３２（詳細は不図示）によって供給された信号に応答して、それらのビットライン間を短絡させる。基準キャパシタ１０および１４の下側の極板は、共通のタイミング回路３８によって駆動される、リセットトランジスタ３４および３６にそれぞれ接続されている。トランジスタ３４のソースは、固定された電圧（Ｖ＋）４０に接続されており、トランジスタ３６のソースは、グラウンド基準（ＶＧＲＤ）４２に接続されている。この構成では、基準キャパシタ１０および１４は互いに逆極性に充電または分極される。すなわち、第１の基準キャパシタ１０は正に充電され、第２の基準キャパシタ１４は負に充電される。
【００４５】
動作時において、読み出しサイクルになると、電圧がワードライン２４および駆動ライン１８に印加される。基準キャパシタ１０および１４は、それぞれビットライン２０および２２に結合されているので、それぞれの電荷を対応するビットラインへと転送、すなわち放電する。その結果、センスキャパシタ２６および２８が充電され、リセットトランジスタ３４および３６によって供給された電荷に基づいて、それぞれ正および負の電圧をもつようになる。センス信号はトランジスタ３０を導通状態にし、それによってビットライン２０および２２の間を短絡させる。センスキャパシタ２６および２８上の電荷が等化した後、基準電圧がＶｒｅｆ出力４０に確立される。Ｖｒｅｆは、センスキャパシタ２６および２８間の電圧の絶対値の中間値である。読み出しサイクルの後、基準キャパシタ１０および１４は、回路３８によって、それぞれに対応する充電された状態へと書き換えられる。基準キャパシタ１０のみがこのような疲労サイクルを経験するので、基準キャパシタ１０は、グラウンド基準によって設定される基準キャパシタ１４よりも、疲労率がずっと早くなる。
【００４６】
図２は、図１の基準回路を用いる従来のメモリアーキテクチャを図示している。このメモリは、メモリアレイ１００（複数のメモリアレイを含んでいてもよい）と、同様に構成された複数の単一トランジスタ・単一キャパシタセルである基準アレイ１０２とを備えている。メモリアレイ１００におけるそれぞれのセルは、１ビットを表現している。ここで、複数のメモリセルから構成されるそれぞれの水平ロウは、マルチプルビットデータワードを表現している。アレイ１００のアドレス指定可能なそれぞれのデータワード（つまり、複数のメモリセルから構成される１本のロウ）は、ある本数のワードライン（ＷＬ０〜ＷＬＮ）２４の中から選択された１本のワードラインによって駆動される。独立してアドレス指定可能なそれぞれのデータワードには、それに対応する基準セルが基準アレイ１０２にある。駆動ライン１８およびワードライン２４は、１本のメモリセルロウと、それに対応する１本の基準セルロウとにアクセスするために、連係して動作する。メモリアレイ１００において複数のセルから構成されるそれぞれのカラムには、１セットのセンス増幅器１０４のうち、１個のセンス増幅器が関連づけられている。センス増幅器１０４は、それぞれ、２つの入力をもっている。そのうちの一方の入力は、関連づけられたメモリセルビットライン（ＣＢＬｍｅｍ）１０６に接続されており、もう一方の入力は、アクセスされているメモリロウに関連づけられた特定の基準セルペアによって発生された基準電圧を受け取るために、基準電圧ライン（Ｖｒｅｆ）４４に接続されている。センス増幅器１０４は、それぞれのメモリセルビットライン１０６を通る電圧を中間点電圧４４に比較することによって、関連づけられたメモリセルのメモリ状態を検知する。
【００４７】
図２を参照して説明した、メモリアレイおよび基準アレイ、ならびにそれに関連づけられたセンス増幅器を含む構成の場合、注目すべきことは、ある特定のワードラインがアクティベートされるたびに、セット１０４に含まれるすべてのセンス増幅器が用いられることである。これは、それぞれのセンス増幅器１０４が、アドレス指定可能なデータワードを保持している１本のメモリセルロウではなく、１本のメモリセルカラムに関連づけられているからである。あるメモリセルロウがアクセスされる時、そのメモリセルロウにおけるそれぞれのメモリセルのメモリ状態を正しく検知することができるように、基準電圧は、複数のセンス増幅器を通ら（ｂｕｓｓｅｄ ｔｈｒｏｕｇｈ）なければならない。したがって、それぞれのメモリビットライン入力１０６の容量（ＣＢＬｍｅｍ）は、関連づけられた基準ビットライン入力２６、２８の容量（ＣＢＬｒｅｆ）よりも小さくなる。その結果、基準セルは、関連づけられたメモリセルのメモリ状態と整合することができなくなる。
【００４８】
次に図３を参照すると、オープンビットライン構成を用いる本発明によるメモリアーキテクチャの模式図が示されている。このメモリは、左から右へと順に、第１の基準セルアレイ２００と、第２のメモリセルアレイ２３０と、１セットのセンスアンプ２４０と、第１のメモリセルアレイ２５０と、第２の基準セルアレイ２７０と、を備えている。この構成では、第１の基準セルアレイ２００は、第１のメモリセルアレイ２５０と連係して動作する。また、同様に、第２の基準セルアレイ２７０は、第２のメモリセルアレイ２３０と連係して動作する。注目すべきことは、第２のメモリセルアレイ２３０がアクセスされている時、第１のメモリセルアレイ２５０はアクティブではなく、逆の場合もそうであることである。この構成によって、アクティブである基準セルアレイが、基準電圧入力をセンス増幅器２４０へと供給するのにアクティブではないそれぞれのメモリセルビットラインを用いることが可能になる。図４および図５を参照して、このメモリアーキテクチャの動作を以下にさらに詳しく説明する。このメモリアーキテクチャの詳細な説明も以下に示す。
【００４９】
なお、ここでは説明の簡略化を目的として、第１の基準セルアレイ２００および第１のメモリセルアレイ２５０の各構成要素についてのみ、その詳細を図示し、説明することとする。ただし、もう１つの基準セルアレイ２７０およびもう１つのメモリセルアレイ２３０の回路構成も、それに対応する回路構成と同様であるものとする。その構成自体は関連する技術分野においてよく知られているメモリセルアレイ２５０は、複数の単一トランジスタ・単一キャパシタメモリセル２５２から構成されている。ここで、それぞれのメモリセルカラムは、マルチプルビットデータワードとして同時にアクセスされる。それぞれのメモリセル２５２のキャパシタおよびトランジスタは、強誘電体材料からなり、等価なサイズおよび動作パラメータをもっている。それぞれのメモリセル２５２は、格納されたデータワードの１ビットの２進状態（データ「０」およびデータ「１」）を格納する。複数のメモリセル２５２から構成される単一のロウにアクセスするために、駆動ライン２５４およびワードライン２５６が連係して動作する。駆動ライン２５４およびワードライン２５６がアクティベートされると、個々のメモリセル２５２のキャパシタ（ＣＣＥＬＬ）２５８上の電荷は、関連づけられた選択トランジスタ２６０を介して、関連づけられたメモリセルビットライン２６２のメモリセルビットラインキャパシタ（ＣＢＬｍｅｍ）２６４へと転送される。メモリセルビットラインキャパシタ２６４の上側の極板はセンスアンプ２４０への２つの入力の１つに接続されており、キャパシタ２６４の下側の極板はグラウンドに接続されている。
【００５０】
メモリセルアレイ２５０における特定のメモリセルビットライン２６２は、１本のメモリセルロウにおけるそれぞれのメモリセルに関連づけられている。メモリセルアレイ２５０におけるそれぞれのビットライン２６２について（よって、メモリセル２５２から構成されるそれぞれのロウについても）、基準セルアレイ２００には、それに関連づけられた基準セル（例えば、基準セルＡ ２０２）がある。基準回路２０６は、１ペアの基準セル、すなわちセルＡ ２０２およびセルＢ ２０４を備えている。これらのセルはそれぞれ、基準強誘電体キャパシタ２０８と、それに関連づけられた選択トランジスタ２１０とを有している（図では、セルＡの要素だけに参照番号が付けられている）。キャパシタ２０８は、好ましくは同じ大きさであり、トランジスタ２１０も、好ましくは同じ大きさである。また、セルペア２０６の強誘電体キャパシタ２０８および選択トランジスタ２１０は、好ましくは、メモリセルアレイ２５０において用いられるキャパシタ２５８およびトランジスタ２６０と同じ大きさである。
【００５１】
それぞれの強誘電体キャパシタ２０８の上側の極板は、基準駆動ライン２１２に接続されており、下側の極板は、基準リセットトランジスタ２１４に接続されている。選択トランジスタ２１０は、共通の基準ワードライン（ＲｅｆＷＬ）２１８によって駆動される。基準キャパシタ２０８は、それぞれ、それに関連づけられた選択トランジスタ２１０を介して、基準ビットラインキャパシタ（ＣＢＬｒｅｆ）２２２を有する関連づけられた基準ビットライン２２０に接続されている。これらのビットライン２２０は、メモリセルアレイ２３０のビットラインを介して、基準ビットラインキャパシタ２２２に結合されている。メモリセルアレイ２３０のビットラインは、メモリセルアレイ２５０と基準セルアレイ２００とが動作している間はアクティブではない。キャパシタ２２２の上側の極板は、関連づけられたセンス増幅器２４０のある入力に接続されており、キャパシタ２２０のもう一方の極板は、グラウンドに接続されている。ビットライン分路または短絡トランジスタ２２４が、基準セルペア２０６の２本の基準ビットライン２２０の間に接続されており、ビットライン短絡信号（ＢＬＳＨ）２２６に応答して、これらのビットラインの間を短絡させる。それぞれの基準キャパシタ２０８の下側の極板は、対応するリセットトランジスタ２１４のドレイン端子に接続されている。セルＡおよびＢのリセットトランジスタ２１４のソース端子は、基準キャパシタ２０８のバイアス電荷（ＤＲＡＭモード動作の場合）または分極電荷（ＮＶＲＡＭモード動作の場合）を設定するために、基準リセット信号（ＲＲＡ）２２８および（ＲＲＢ）２３０にそれぞれ接続されている。基準リセットトランジスタ２１４の動作は、それぞれのリセットトランジスタ２１４のゲート端子に結合されている共通の基準プリセット信号（ＲｅｆＰＲ）２１６によって駆動される。ＲＲＡ信号およびＲＲＢ信号は、常に逆電圧である。すなわち、ＲＲＡが正である時、ＲＲＢは負であり、逆も同様である。
【００５２】
動作時には、ＤＲＡＭ動作モードにおいても、ＮＶＲＡＭ動作モードにおいても、基準回路２０６は、データ「０」（Ｑ０）またはデータ「１」（Ｑ１）のいずれかを表現する、メモリセルビットラインキャパシタＣＢＬｍｅｍ上の電荷を複製することによって、中間点基準電圧を供給する。それぞれの基準ビットライン２２０上の電圧は、それぞれの基準セルのデータ状態次第で、Ｑ０／（ＣＢＬｒｅｆ＋ＣＣＥＬＬ）またはＱ１／（ＣＢＬｒｅｆ＋ＣＣＥＬＬ）によって表現される。ＣＢＬｒｅｆは、それぞれの基準セルビットライン２２０の容量２２２であり、ＣＣＥＬＬは、それぞれのメモリセルキャパシタ２５８および基準セルキャパシタ２０８の容量負荷であり、Ｑ０およびＱ１は、それぞれの基準キャパシタ２０８上の電荷である。所望の基準電圧は、それぞれの基準セルペア２０６に対応する２本のビットライン２２０上の２つの電圧の絶対値の中間の電圧である。セルＡおよびセルＢは、一方がデータ「１」のメモリ状態を保持し、他方がデータ「０」のメモリ状態を保持するようにプリセットされるので、基準電圧は（Ｑ１＋Ｑ０）／２×（ＣＢＬｒｅｆ＋ＣＣＥＬＬ）と表せる。この所望の基準電圧を得る方法を以下に説明する。
【００５３】
既に述べたように、正しい基準電圧（つまり、基準ビットライン２２０上の電圧）をセンス増幅器２４０に対して発生するのに必要な基準ビットライン容量（ＣＢＬｒｅｆ）を正確に再生するために、本発明のメモリは、メモリ（図３に図示されている例ではメモリセルアレイ２３０）の選択されていない、つまりアクティブではないビットラインを、容量性負荷（ＣＢＬｒｅｆ）を発生させる基準電圧として用いるように構成されている。このようなものであるので、メモリセルアレイ２５０においてどのデータワードアドレスを選択しても、基準セルアレイ２００における対応する基準セルロウをアクティベートすることができる。基準ワードライン２１８および基準駆動ライン２１２がアクティベートされると、基準キャパシタ２０８を通る電荷は、基準ビットライン２２０、および、メモリセルアレイ２３０のアクティブではないメモリビットラインを通して、基準ビットライン容量２２２へと転送される。基準セルＡおよびＢは、一方がデータ「０」を保持し、他方がデータ「１」を保持するように、それぞれのリセットトランジスタ２１４およびＲｅｆＰＲ信号２１６の動作によってプリセットされる。ＢＬＳＨ信号２２６がアクティブである時、短絡トランジスタ２２４がターンオンし、それぞれのビットライン２２０間を短絡させる。この時点で、（Ｑ１＋Ｑ０）／２×（ＣＢＬｒｅｆ＋ＣＣＥＬＬ）ボルトの電圧が、基準セルのそれぞれのビットライン２２０上に供給され、センス増幅器２４０の入力２４２に基準電圧として供給される。メモリビットラインキャパシタ２６４は、センス増幅器２４０へと第２の入力を供給する。電荷転送が完了した後、ＢＬＳＨ信号２２６がアクティブではなくなり、短絡トランジスタ２２４をターンオフする。これによって、入力２４２と入力２４４とを比較することによって、それぞれのセンス増幅器２４０は、それぞれのメモリセル２５２の状態を独立して検出することができるようになる。
【００５４】
本発明による上記基準スキームは、ＤＲＡＭモードにおいても、ＮＶＲＡＭモードにおいても共に動作可能である。ＤＲＡＭモードで動作する時には、データ「０」およびデータ「１」のメモリ状態は、基準キャパシタ２０８の極板を通して格納される電圧として表現される。ＮＶＲＡＭモードで動作する時には、データ状態は、基準キャパシタ２０８の誘電体層の分極方向によって表現される。いずれの場合においても、基準セルＡおよびＢは、互いに逆の状態を保持する。ＤＲＡＭ動作時には、一方のセルが充電され、もう一方のセルが放電される。ＮＶＲＡＭ動作時には、これらのセルは互いに逆極性になるように、つまり一方が正で、他方が負となるように分極される。
【００５５】
さて次に図４および図５を参照すると、図３のオープンビットラインメモリアーキテクチャが、それぞれＮＶＲＡＭモードおよびＤＲＡＭモードで動作する時の、メモリの動作特性と、基準セル制御信号とを示すタイミング図が図示されている。以下の説明では、簡略化のために、読み出しサイクルの動作のみに言及するが、検知動作は、読み出しサイクルにおいても、書き込みサイクルにおいても起こるものである。なぜなら、メモリへの書き込みは、本質的に、いわゆる「破壊」読み出しサイクルを伴うものであるからである。
【００５６】
ＮＶＲＡＭ動作特性を図示している図４に示されている例では、セルはまず、互いに逆の状態にプリセットされる、つまり分極されるものとする。メモリセルアレイにおいて選択されたデータワードの読み出しサイクルになると、選択されたメモリセルワードライン（ＷＬｘ）および対応する基準セルワードライン（ＲｅｆＷＬｘ）がアクティブになる。すると、ＢＬＳＨ信号がアクティブになり、２本の基準ビットライン間を短絡させることによって、基準電圧をつくる。選択されたメモリセル駆動ライン（ＤＬｘ）および対応する基準セル駆動ライン（ＲｅｆＤＬｘ）の信号がパルスとして与えられ、選択されたメモリセルキャパシタおよび関連づけられた基準セルキャパシタの状態が、それぞれ、メモリビットライン容量および基準ビットライン容量へと転送されるようにする。次に、基準電圧がセンス増幅器によって「検知」された、つまり「読み出された」時点で、センス信号が与えられる。検知の後、選択されたＲｅｆＷＬｘ信号がアクティブではなくなって、読み出しサイクルを終了する。この時点で、基準セルキャパシタ上の電荷は、アクティブになっていくＲｅｆＰＲ信号によってリセットされる。それぞれのリセットトランジスタがターンオンし、基準セルキャパシタを基準リセット信号ＲＲＡおよびＲＲＢへと結合する。選択されたメモリセル駆動ライン信号ＤＬｘおよび基準セル駆動ライン信号ＲｅｆＤＬｘが再びアクティブになり、基準リセット信号ＲＲＡおよびＲＲＢが、分極電圧をそれぞれの基準セルキャパシタの誘電体極板つまり内部極板へと供給できるようにすることによって、それぞれのキャパシタの所望の分極を実現する。キャパシタの下側の極板がＲｅｆＤＬｘ信号に接続されており、上側の極板が、基準リセット信号（ＲＲＡおよびＲＲＢ）によって、規定された正の電圧（つまり、Ｖｃｃ、典型的には３〜５ボルト）か、またはゼロボルトのいずれかにバイアスされている時、下側の極板には、正の電圧になった後、ゼロボルトに戻るようにパルスが与えられる。強誘電体キャパシタは独特のヒステリシス特性を有しているので、当初は負に分極されていた基準キャパシタは正に分極されるようになるが、当初は正に分極されていた基準キャパシタは正に分極されたままとなる。正の状態に分極された基準キャパシタは、分極状態を切り替える基準キャパシタ（つまり、当初は負の分極状態に分極されていた基準キャパシタ）に比べて、そのキャパシタに関連づけられた基準ビットラインへと転送する電荷の量が少なくなる。検知されるのは、これら２つの基準キャパシタ間における電荷の変化量の大きさの差である。ＲＲＡ信号およびＲＲＢ信号は、これらの基準セルを互いに「逆の」状態に分極するために、ＲｅｆＤＬｘパルスの間は、互いに逆のデータ状態に保持される。ＲｅｆＰＲ信号がアクティブではなくなってリセットトランジスタをスイッチオフする前に、（ＤＲＡＭモードの場合のように）バイアス電荷が転送されるのではなく、分極電荷のみが基準ビットラインへと転送されるように、ＲｅｆＤＬｘ信号が、それぞれの基準キャパシタの下側の極板から取り除かれる。なお、図４の例では、基準リセット動作または基準プリセット動作は、読み出し動作の後におこなわれるが、リセット／プリセット動作は、読み出しサイクルの前におこなわれてもよい。
【００５７】
図５は、ＤＲＡＭモード動作に対応する、同様のタイミング図を示している。図４の例の場合と同様に、基準セルキャパシタは、互いに逆の状態にプリセットされているものとする。また、読み出しサイクルは、基準セルキャパシタをリセットする以前に起こるものとして図示されているが、リセット動作は、読み出し動作の後におこなわれてもよい。ＤＲＡＭモードの動作の場合、メモリセルアレイにおいて選択された駆動ライン信号（ＤＬｘ）、および基準セルアレイにおいて選択された駆動ライン信号（ＲｅｆＤＬｘ）は、常に同一の電圧（この場合は、グラウンド）に保持され、ＮＶＲＡＭモードの動作の場合とは異なりパルスとして与えられない。メモリセルアレイにおいて選択されたデータワードに対する読み出しサイクルが開始されると、関連づけられた基準セルのＲｅｆＷＬｘ信号がアクティブになることによって、基準キャパシタ上の電荷が、それぞれの基準セルビットライン容量へと転送されるようにする。同時に、ＢＬＳＨ信号がアクティブになることによって、基準ビットラインを互いに結合することによって、検知信号がアクティベートされるとセンス増幅器によって検知される基準電圧を供給する。検知後は、ＲｅｆＷＬｘ信号がアクティブではなくなり、基準キャパシタの状態のリセットに備えて、ＲｅｆＰＲ信号がアクティブになる。リセットトランジスタが両方ともターンオンすると、それぞれのリセット信号ＲＲＡおよびＲＲＢを互いに結合する。これらの信号は、ＤＲＡＭモードでは、固定された正の電圧またはゼロボルトにおける、基準キャパシタの下側の極板に対するバイアス電圧である。ＲＲＡおよびＲＲＢは常に互いに逆の電圧であるので、基準セルキャパシタには互いに逆のバイアス電荷が供給される。
【００５８】
本発明による基準回路は、好ましくは、ＤＲＡＭ動作においても、ＮＶＲＡＭ動作においても、同一の基準セルを用いて、基準電圧をＤＳＲＡＭに対して発生する。具体的には、これらの基準セルは、ＤＲＡＭモードの時にはバイアス電荷を供給し、ＮＶＲＡＭモードの時には分極電荷を供給する。また、本発明による基準スキームによれば、ＮＶＲＡＭモードにおいても、ＤＲＡＭモードにおいても、読み出しサイクル毎にＲＲＡ信号ラインおよびＲＲＢ信号ライン上の電圧レベルを交互に反転させることが可能になる。（図示されている例では、データ「１」の状態を表現する）正の電圧に設定されている基準セルのみが疲労サイクルを経験するので、基準セルペアの全体的性能は、基準リセット信号上の電圧レベルを交互反転させることによって改善される。よって、ＲＲＡおよびＲＲＢは、基準プリセット動作の間は互いに逆の電圧レベルでなければならないが、読み出しサイクル毎にそれらの電圧は交互に反転されるので、１個の基準セルペアにおける２つの基準キャパシタの間では、同じ回数の疲労サイクルが共有されることとなる。また、ある基準セルにある特定のデータ状態が刻印される可能性は、そのセルを互いに逆の状態に交互に分極させることによって最小化することができる。
【００５９】
本発明によれば、基準リセット信号の電圧レベルの交互反転は、片方のメモリセルアレイ（例えば、図３のメモリセルアレイ２３０）については、基準リセット信号の一方が常に正の電圧に保持されるようにし、もう片方のメモリセルアレイ（例えば、図３のメモリセルアレイ２５０）については、ゼロボルトに保持されるように、選択されたデータワードのメモリロウアドレスを読み出す手段を基準リセット回路に設けることによって実現される。メモリロウアドレスが片方のアレイともう片方のアレイとでは違っている時には、基準リセット電圧レベルを切り替えることとなる。ある特定の基準セルによって経験される疲労は、それぞれの基準セルペアのうちどちらのセルが分極または充電され、それに伴って疲労を経験するかを選択するためのアドレスを用いることによって、半分に減らすことができる。アドレス指定のための適切な回路および技術は、この技術分野ではよく知られている。
【００６０】
以上の説明では、オープンビットラインメモリアレイ構成について詳細に説明したが、既に述べたように本発明により図３の基準セルスキームおよびデュアルモード動作原理によって得られる効果は、例えば図６に図示されている折返しビットラインメモリアレイ構成でも同様に得られる。折返しビットラインメモリアーキテクチャは、メモリ回路の設計に携わる当業者にはよく知られている。
【００６１】
図６の構成は、メモリセルアレイ３００と、対応する基準セルアレイ３２０とを備えている。図６に模式的に図示されているように、メモリセルアレイ３００のそれぞれのロウおよびそれぞれカラムでは、１つおきのメモリセル空間のみがメモリセルとして利用されており、それによって使用可能な複数のメモリセル３０２から構成されるチェッカーボード（千鳥形の）パターンをなしている。個々のメモリセル構造は、図３を参照して説明した単一トランジスタ、単一キャパシタメモリセルの構成と同様である。単一のメモリセルロウによって表現される１個のデータワードが選択されると、複数のメモリセルカラムが、マルチプルビットデータワードとして１つおきに同時にアクセスされる。換言すれば、ある与えられたデータ転送サイクル中に、メモリアレイの偶数番目のカラムにおけるメモリセルのみ、または奇数番目のカラムにおけるメモリセルのみが選択されることになる。
【００６２】
図６において、メモリセルアレイ３００におけるメモリセルビットライン３０４は、あるメモリセルロウにおけるそれぞれのメモリセル３０２ｂに関連づけられている。メモリアレイ３００におけるそれぞれのビットライン３０４について、よってそれぞれのメモリセルロウについても、基準セルアレイ３２０には、それに関連づけられた基準セル（例えば、基準セルＡ ３２２）がある。基準セルアレイ３２０の個々のセルの構造は、図３のオープンビットライン構成について説明したものと同様ではあるが、折返しビットライン構成では、違ったやり方で基準セルを組み合わせて基準セルペアを作っている。後者の構成では、ある特定の基準セルは、隣接するビットラインに関連づけられた基準セルとは組み合わせられないが、そのかわり非隣接ビットラインに関連づけられた非隣接基準セル（例えば、基準セルＢ ３２４）と組み合わせられる。基準セルＡおよびＢ（３２２および３２４）ならびにそれらに関連づけられたビットライン３０４の組み合わせは、スイッチングトランジスタ３２６によって制御される。この場合でも、基準セルアレイ３２０のそれぞれのキャパシタおよびトランジスタは、好ましくは、メモリセルアレイ３００で用いられるものと同一のサイズである。
【００６３】
図３のオープンビットライン構成の場合と同様に、図６の折返しビットライン構成も、メモリアレイ３００におけるこれらのメモリビットライン３０４、および、選択されないメモリロウの関連づけられたビットライン容量３０６を用いることによって、センス増幅器３１０へと基準電圧入力を与える。しかし、メモリのアクティブではない「半分」のメモリセルビットラインを用いるオープンビットライン構成とは異なり、折返しビットライン構成のアクティブではないメモリビットラインは、アクティブなメモリビットラインと同じメモリセルアレイに属している。換言すれば、それぞれのセンス増幅器３１０への２つの入力は共に、同一のメモリアレイ３００の２本のビットラインによって供給される。すなわち、１本のビットラインは、関連づけられたメモリセルの電荷を表現する電圧を供給し、他方のビットラインは、関連づけられた基準セルペアによって発生された基準電圧を供給する。
【００６４】
図３のオープンビットライン構成について上に述べた、本発明のすべての局面（例えば、ＮＶＲＡＭモード動作およびＤＲＡＭモード動作の両方で適用される、リセット基準信号の交互反転など）は、折返しビットライン構成によっても実現される。
【００６５】
基準セルの経験する疲労および刻印は、オープンビットライン構成においても、折返しビットライン構成においても共に、多数の基準セルロウを用いることによってさらに低減されうる。その結果、それぞれの基準セルが耐える疲労サイクルの回数をさらに減らすことができる。例えば、図７のオープンビットラインメモリ構成に示されているように、関連づけられたメモリセルロウのそれぞれに対して、もう１本の基準セルペアのロウが追加されている。図７のメモリ構成は、図３の構成に類似しており、左から右へと順に、第１の基準セルアレイ４００と、第２のメモリセルアレイ４３０と、１セットのセンスアンプ４４０と、第１のメモリセルアレイ４５０と、第２の基準セルアレイ４７０とを備えている。図３の構成の場合と同様に、第１の基準セルアレイ４００は、第１のメモリセルアレイ４５０と連係して動作する。また、同様に、第２の基準セルアレイ４７０は、第２のメモリセルアレイ４３０と連係して動作する。第１のメモリセルアレイ４５０がアクセスされている時、第２のメモリセルアレイ４３０はアクティブではなく、逆もまた同様である。この構成によれば、図３について既に説明したように、アクティブである基準セルアレイが、基準電圧入力をセンス増幅器４４０へと供給するのに、アクティブではないそれぞれのメモリセルビットラインを用いることが可能になる。
【００６６】
しかし、図３の実施形態とは異なり、それぞれの基準ビットライン４２０には、ただ１つの基準セルペアではなく、２つの基準セルペア４０２および４０４が関連づけられている。それぞれのペア４０２、４０４は、図３のセルと同様に構成された相補セルＡおよびＢを有している。これらのセルはそれぞれ、強誘電体キャパシタ４０８と選択トランジスタ４１０とを有している。それぞれの基準セルペア４０２、４０４には、別々のワードライン（ＷＬｒｅｆ１またはＷＬｒｅｆ２）、駆動ライン（ＤＬｒｅｆ１またはＤＬｒｅｆ２）および基準プリセット信号（ＰＲ１またはＰＲ２）が関連づけられている。しかし、スイッチングトランジスタ４０６および基準リセット信号ＲＲＡおよびＲＲＢは、これらのセルペア４０２および４０４の両方に共通である。ここで、ＲＲＡは、それぞれの基準セルペア内のセルＡへとリセット電圧信号を供給し、ＲＲＢは、それぞれの基準セルペア内のセルＢへとリセット電圧信号を供給する。スイッチングトランジスタ４０６の一方の側は、それぞれの基準セルペアにおける一方の選択トランジスタ４１０に結合されており、スイッチングトランジスタ４０６のもう一方の側は、２つの選択トランジスタ４１０のもう一方に結合されている。
【００６７】
基準リセット信号ＲＲＡおよびＲＲＢの状態を交互に反転させるための、上述したロウアドレス指定技術は、基準セルペア４０２、４０４を交互反転させるのにも用いることができる。それぞれの読み出しサイクルがおこなわれるあいだに、基準リセット信号ＲＲＡおよびＲＲＢのデータ状態を切り替えるために第１のアドレスが用いられ、基準セルペア４０２、４０４を切り替えるために第２のアドレスが用いられる。よって、それぞれの読み出しサイクルについて、一方の基準セルペアがアクティブである時、もう一方の基準セルペアはアクティブではない。したがって、ある与えられたセルの経験する疲労および刻印の量は、この場合も、半減される。例えば、ある与えられた読み出しサイクルにおいて、１２８本のロウがデータを含んでいるとみなされ、残りの１２８本のロウが基準電圧を供給する、２５６本のロウから構成されるメモリアレイを考える。もし基準として用いられるロウにおけるセルが常に同じ状態にプリセットされるのなら、基準キャパシタは、平均的なメモリセルの経験する疲労サイクルの１２８倍の疲労サイクルに耐えることになる。本発明によれば、ある基準セルペア内の２つの基準セルの状態を交互に反転させるのにロウアドレス指定を用いることによって、それぞれの基準セルに対応する疲労率は、平均的なメモリセルの耐える疲労率と比較して、１／２〜１／６４に減らすことができる。また、１本のメモリセルロウについて２本の基準セルロウを用いることによっても、疲労率は、平均的なメモリセルの耐える疲労率と比較して、１／２〜１／３２に減らすことができる。もちろん、疲労および刻印をさらに減らすためには、何本の基準セルロウを用いてもよい。しかし、用いるロウの本数が増えれば増えるほど、メモリチップ上にそれだけ大きなスペースが必要になることになる。
【００６８】
以上の説明は、単に本発明の原理に基づく一例を示したものにすぎず、当業者には、本発明の範囲および着想内でさまざまな改変が発想可能であることは理解されたい。また、本発明の特定の実施形態を述べた以上の詳細な説明は、添付の請求の範囲によって規定される本発明の範囲を限定することを意図しているものではない。
【００６９】
【発明の効果】
本発明によれば、強誘電体基準キャパシタの経験する疲労および刻印の量を減らす基準スキーム、ＤＲＡＭモードの動作時にもＮＶＲＡＭモードの動作時にも共に、基準電圧をダイナミックシャドウＲＡＭに供給できる基準回路、およびＤＲＡＭモードの動作時にもＮＶＲＡＭモードの動作時にも共に同一の基準セルを利用する基準回路を提供することができる。
【図面の簡単な説明】
【図１】従来の基準電圧回路の模式図である。
【図２】図１の基準電圧回路を用いる従来のメモリアーキテクチャのブロック図である。
【図３】オープンビットラインメモリアレイと共に用いられる、本発明によるメモリアーキテクチャのブロック図である。
【図４】図３の強誘電体基準電圧回路がＮＶＲＡＭモードで動作する時の、メモリセルおよび基準セルの制御信号を示すタイミング図である。
【図５】図３の強誘電体基準電圧回路がＤＲＡＭモードで動作する時の、メモリセルおよび基準セルの制御信号を示すタイミング図である。
【図６】折返しビットラインメモリアレイと共に用いられる、本発明による別のメモリアーキテクチャのブロック図である。
【図７】本発明によるさらに別のメモリアーキテクチャのブロック図である。
【符号の説明】
２００ 第１の基準セルアレイ
２０２ セルＡ
２０４ セルＢ
２０６ 基準回路
２０８ キャパシタ
２１０ 選択トランジスタ
２１２ 基準駆動ライン
２１６ 基準プリセット信号
２１８ 基準ワードライン
２２２ 基準ビットラインキャパシタ
２２６ ビットライン短絡信号
２２８ 基準リセット信号
２３０ 第２のメモリセルアレイ
２４０ センスアンプ
２４２ 入力
２４４ 入力
２５０ 第１のメモリセルアレイ
２５２ 単一トランジスタ・単一キャパシタメモリセル
２５４ 駆動ライン
２５６ ワードライン
２５８ キャパシタ
２６４ メモリセルビットラインキャパシタ
２７０ 第２の基準セルアレイ
Claims (8)
- ＤＲＡＭモードまたはＮＶＲＡＭモードで動作する強誘電体メモリ回路と共に用いられる、基準電圧を発生させるデュアルモード基準回路であって、
互いに逆のデータ状態を格納できる、少なくとも１ペアの強誘電体基準セルを備えているデュアルモード基準回路において、
該基準セルがそれぞれ、該互いに逆のデータ状態を交互に格納でき、
前記基準セルがそれぞれ、２枚の極板と、該極板間の強誘電体材料と、を有する強誘電体キャパシタを備えており、
前記メモリ回路が前記ＤＲＡＭモードで動作する時には、該強誘電体キャパシタが該極板を通してバイアス電荷を格納し、
該メモリ回路が前記ＮＶＲＡＭモードで動作する時には、該強誘電体キャパシタが該強誘電体材料における分極電荷を格納する、デュアルモード基準回路。 - 前記基準セルのそれぞれに関連づけられたセンス容量をさらに備えており、
該基準セルがそれぞれ、前記強誘電体キャパシタを該関連づけられたセンス容量に直列接続するのに有効である、関連づけられた選択トランジスタをさらに備えている、デュアルモード基準回路であって、
該強誘電体キャパシタによって格納される前記データ状態を表す電荷が、該関連づけられたセンス容量へと転送される、請求項１に記載のデュアルモード基準回路。 - 前記少なくとも１つの基準セルペアに関連づけられた前記２つのセンス容量を通る前記電荷の平均を表す電圧を発生させる回路をさらに備えており、該電圧が前記基準電圧を規定する、請求項２に記載のデュアルモード基準回路。
- 前記基準セルペアを前記互いに逆のデータ状態に設定する手段をさらに備えている、請求項１に記載のデュアルモード基準回路。
- 前記メモリ回路のデータアクセスサイクル毎に、前記基準セルそれぞれの前記データ状態を交互反転させる手段をさらに備えている、請求項 ４に記載のデュアルモード基準回路。
- 前記設定する手段が、前記基準セルのそれぞれに関連づけられたリセットトランジスタを備えている、請求項５に記載のデュアルモード基準回路。
- 前記交互反転させる手段が、アクセスされたデータワードのアドレスを検出する手段を備えている、請求項６に記載のデュアルモード基準回路。
- ＤＲＡＭモードまたはＮＶＲＡＭモードで動作する強誘電体メモリを動作させる方法であって、
メモリセルアレイの一部のメモリセルにアクセスするステップであって、メモリ電圧がメモリビットライン上に生成され、該メモリ電圧が該メモリセルに格納される電荷に比例する、ステップと、
第１および第２の基準セルからの電荷をそれぞれ、第１および第２の基準ビットラインへと転送するステップであって、該第１および該第２の基準セルに格納されている該電荷にそれぞれ比例している第１および第２の電圧が生成され、該電荷が該第１および該第２の基準セルの状態を表している、ステップと、
該第１および該第２の電圧を平均するステップであって、該平均された電圧が、該メモリセルアレイの、アクセスされていない部分におけるメモリビットライン上に供給される、ステップと、
該メモリビットライン上の該電圧を検知するステップと、
を含んでおり、
前記第１および前記第２の基準セル上の前記電荷をリセットするステップをさらに含んでおり、前記基準セルのそれぞれの上の該リセットされた電荷が、該セル上の初期電荷の逆であり、
前記第１の基準セルが第１の強誘電体キャパシタを備えており、前記第２の基準セルが第２の強誘電体キャパシタを備えており、
前記リセットするステップが、分極電荷を前記第１および前記第２の強誘電体キャパシタへと供給するステップを含んでおり、それによって、前記強誘電体メモリがＮＶＲＡＭモードで動作する時に、該第１および該第２の強誘電体キャパ シタが互いに逆の状態に分極され、
前記リセットするステップが、バイアス電荷を前記第１および前記第２の強誘電体キャパシタへと供給するステップを含んでおり、それによって、前記強誘電体メモリがＤＲＡＭモードで動作する時に、該第１および該第２の強誘電体キャパシタが互いに逆の状態にバイアスされる、方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/626,614 | 1996-03-27 | ||
| US08/626,614 US5737260A (en) | 1996-03-27 | 1996-03-27 | Dual mode ferroelectric memory reference scheme |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09265785A JPH09265785A (ja) | 1997-10-07 |
| JP3573394B2 true JP3573394B2 (ja) | 2004-10-06 |
Family
ID=24511127
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02085897A Expired - Fee Related JP3573394B2 (ja) | 1996-03-27 | 1997-02-03 | デュアルモード基準回路、メモリ回路、強誘電体メモリ回路、強誘電体メモリ回路のために基準電圧を発生させる方法、および強誘電体メモリを動作させる方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5737260A (ja) |
| JP (1) | JP3573394B2 (ja) |
Families Citing this family (53)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3622304B2 (ja) * | 1995-12-27 | 2005-02-23 | 株式会社日立製作所 | 半導体記憶装置 |
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| US5768287A (en) | 1996-10-24 | 1998-06-16 | Micron Quantum Devices, Inc. | Apparatus and method for programming multistate memory device |
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Family Cites Families (8)
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-
1996
- 1996-03-27 US US08/626,614 patent/US5737260A/en not_active Expired - Lifetime
-
1997
- 1997-02-03 JP JP02085897A patent/JP3573394B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09265785A (ja) | 1997-10-07 |
| US5737260A (en) | 1998-04-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040625 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040625 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070709 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080709 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080709 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090709 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100709 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110709 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110709 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120709 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120709 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130709 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees | ||
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: R3D04 |