JP2004127496A - 広い動作電圧及びセル当り複数ビット記憶を持つ強誘電体メモリ - Google Patents

広い動作電圧及びセル当り複数ビット記憶を持つ強誘電体メモリ Download PDF

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Abstract

【課題】 単一FeRAMセル(510)内に複数ビットデータを記憶して読み出すことのできる複数レベルFeRAMメモリ装置(500)についての方法と装置が開示される。
【解決手段】 複数レベルFeRAMメモリ装置(500)と関連した書き込み及び読み出し回路(505)を使用して、単一の分極方向に関連した複数データ状態が強誘電体メモリ装置に書き込まれそして読み出されることにより、単一セル(510)が複数ビットデータを含むことが可能となる。
【選択図】 図8

Description

 本発明は一般に半導体装置に関し、より詳細には、メモリ装置において広い電圧範囲でセルを動作して、強誘電体メモリセル内に複数ビットデータを記憶しそして読出すための装置及び方法に関する。
 強誘電体メモリ装置、及び他のタイプの半導体メモリは、埋め込みプロセッサに基づいたシステム、パーソナル・コンピュータ・システム、及びその他においてデータ及び/又はプログラムコードを記憶するために使用される。強誘電体メモリは普通、単一トランジスタ、単一キャパシタ(1T1C)又は2トランジスタ、2キャパシタ(2T2C)構成で組織されていて、アドレス信号及びさまざまな他の制御信号を使用して装置からデータを読出し又は書込む。個々のメモリセルは、典型的に、2進値データ・ビットを記憶するように構成された1つ又は複数の強誘電体キャパシタ(FeCap)、及び、一対の相補的ビット線の1つを選択的にFeCapに接続しそして他のビット線を基準電圧に接続するように動作する典型的にはMOSトランジスタの1つ又は複数のアクセス・トランジスタを含む。個々のセルは普通、対応するデータワードの個々のビットとして組織されていて、そしてあるワードのセルはアドレスデコード回路によるプレート線及びワード線の活性化を通じて同時的にアクセスされる。
 強誘電体メモリ装置は、非揮発性データ記憶を提供する。ここで、データメモリセルは2進値を記憶するために一方向又は別方向に分極される強誘電体材料で構成されたキャパシタを含む。強誘電体効果は、誘電体材料のペロフスカイト結晶中の内部双極子の整列に起因して電界が加えられなくとも安定的に分極を維持することが可能である。この整列は、強誘電体キャパシタに材料の保持電界を越える電界を加えることにより選択的に達成できる。逆に、加えられる電界を逆にすると内部双極子が反転する。各双極子の個々の分極は相対的に小さいが、いくつかの整列した双極子をそれぞれが含むいくつかのドメインの正味の分極は、例えば、標準のセンス増幅器設計を用いて検出するのに十分に大きい。分極の総体効果は、時間が経過しても消滅しない強誘電体キャパシタの単位面積あたりの非ゼロ電荷である。
 図1Aに、従来の強誘電体キャパシタについての特性ヒシテリシス・ループの曲線10が示されており、そして、加えられた電圧の関数として強誘電体キャパシタ上の全電荷が表示されている。曲線10は、電荷Q(Y軸)と電圧V(X軸)を示す。残存電荷(Qr)と、飽和電荷(Qs)と、保持電圧(Vc)とはループを特徴付ける3つの重要なパラメータである。キャパシタを横断する電圧が0Vの時、キャパシタは2つの安定な状態“0”15又は“1”20のひとつをとる。キャパシタ上に記憶される総電荷は、“0”15でQr、又は“1”20で−Qrである。“0”はキャパシタを横断する負の電圧パルスを加えることにより、“1”に切り替えることができる。そのようにすることにより、キャパシタ上の全電荷は2Qrだけ減少されて、センス増幅器(amp)により検知することのできる電荷の変化である。同様に、“1”はキャパシタを横断する正の電圧パルスを加えることにより、“0”に切り替えて戻すことができ、よってキャパシタ電荷を+Qrに回復する。
 特性曲線部分25は状態“1”20から電荷が加えられる時にVccを通るFeCapの電荷経路を表し、そしてFeCapへの電圧が緩和される時に曲線部分30を通って他の状態“1”15へのFeCapの電荷経路を表す。図1Bは、キャパシタンスCFEで図1AのFeCapを図式的な記号50で示し、FeCap記号のそばの“+”と“−”の記号は加えられる電圧の極性を表す。
 これらの特性は、以下を除いて磁気コアメモリセルのそれとある点で類似している:強誘電体キャパシタのヒシテリシス・ループは保持点、−Vc及び+Vc、の付近で鋭い遷移を示さない。これは、強誘電体キャパシタの電気ドメインの部分的なスイッチングを反映していて、そしてVccの半分の電圧レベルでさえキャパシタの状態を乱すことができる。この結果、交差点配列内の同じ行又は列のキャパシタを乱すことなく強誘電体キャパシタにアクセスすることは困難である。したがって、多くの強誘電体メモリ(FeRAM)セル設計は、FeCapと直列なアクセス・トランジスタを含む。
 強誘電体メモリセル内のデータは、基準電圧を第1ビット線に接続し、セルキャパシタを相補的ビット線とプレート線信号電圧の間に接続し、そしてセルに質問することにより読み出される。FeRAMセルに質問するためのいくつかの技術が存在する。もっとも普通な2つの質問の技術は、ステップ検知とパルス検知である。これら質問技術の両方において、セルキャパシタはアクセス又は通過ゲート・トランジスタをONにすることにより相補的ビット線に接続される。ステップ検知では、プレート線電圧は接地(Vss)から電源電圧(Vdd)へステップされる。パルス検知では、プレート線電圧はVssからVddへパルスされてそしてVssへ戻される。これはビット線対上に差動電圧を与えて、これがセンス増幅器回路へ接続される。基準電圧は典型的に図1Aの2進値“0”15にプログラムされたキャパシタに関連する電圧(V“0”)と2進値“1”20にプログラムされたキャパシタのそれと(V“1”)との間の中間の電圧で供給される(例えば、約0.5Vcc)。センス増幅器端子に得られる差動電圧はセルに記憶されているデータを表し、バッフアされてローカルIO線へ加えられる。
 FeRAM、センス増幅器回路、及びローカル・ビット線間のデータ転送は、装置内の制御回路により提供される信号を切り替えることによりさまざまなアクセス・トランジスタ、典型的にはMOS装置、により制御される。典型的な強誘電体メモリの読み出しシーケンスにおいては、2つのセンス増幅器ビット線が最初に接地電位に前充電され、そして浮かされ、その後に目標の強誘電体メモリセルが1つのセンス増幅器ビット線に接続されて質問される。その後に、基準電圧が残りのセンス増幅器ビット線に接続され、そしてセンス増幅器はビット線を横断する差動電圧を検知して、目標のセルが2進値“0”又は“1”にプログラムされていたかを示す電圧をラッチする。
 数百万のデータセルを持つ現代のメモリ装置では、装置密度を最大にするため、部品サイズを減少しそして装置内の回路面積を節約する必要性が続いている。したがって、折り返されたビット線構成などのメモリセル・レイアウト・アーキテクチュアが、64メガビット又はそれより大きい装置などの大規模メモリを実現するために必要なダイ面積の量を節約するために開発されている。このような装置は典型的に、内部がブロック、セクション、セグメント、行及び列に分割される。例えば、64M装置は各々8Mの8つのブロックを含み、各ブロックは各々1Mの8つのセクションからなり、各セクションは32セグメントからなり、各セグメントは512ワード又は64ビットの行又はワード当たりの列を含む。データワードが読み出される時、各列内の対応するビットからセルデータが個別のデータセル列と関連した64の個別のセンス増幅器を使用して検出される。
 現在の傾向が続くと、装置の集積化とプロセス・スケーリングの増加したレベルの必要性も増大する。プロセス技術スケーリングの一つの結果は、スケーリングが小さくなるにつれて装置の動作電圧を一層に低下する必要性である。特に、CMOS回路については低電圧動作の必要性がある。さらに、将来の製品はオンチップ(埋め込み)メモリの大量な集積化を必要とするであろう。しかし、ほとんどのメモリ構造は低電圧動作を可能にしない。
 例えば、SRAM及びDRAMは完全に完全に研究されている。6−TSRAMは一般にDRAM、フラッシュ、又はFeRAMと比較して大変「大きい面積」を必要とする。DRAMは典型的に高い電力消費を持ち、これがDRAMを低電力応用の増加する需要について両立できないようにしている。
 フラッシュメモリの誘電体層をスケールする試みは、結合比の劣化のためにスケールすることが不可能又は困難であることが証明されている。フラッシュメモリはセンス回路面積が増加する問題はあるが2倍の密度増加を可能にする「セル当たり2ビット」が可能である。しかし、フラッシュメモリもプログラム及び消去操作のために高電圧を必要とする。
 上述の通り、これらのメモリ技術は完全ではなく、最低限の改良を結果するだけである。そして、特にメモリ装置の動作電圧及び技術のスケールを小さくする際、実現が困難である。したがって、広い電圧範囲でメモリ装置内のセルを動作させながら、強誘電体メモリセル内に複数ビットデータを記憶し且つ読み出すための改良された装置及び方法が必要である。
 上述において、本発明の一つ又は複数の観点の基本的な理解を提供するための簡単な要約が行われた。この要約は本発明の網羅的な概観でもなく、本発明の重要な要素又は大切な点を識別するために意図されたものでもなく、また、本発明の範囲を決めるものでもない。それよりは、この要約の主な目的は、後で述べられるより詳細な説明の前奏として単純化された形式で本発明のコンセプトを提供するものである。
 データビット線に接続可能なアクセス・トランジスタ及びFeCapを有するFeRAMセルを含んだ複数ビット強誘電体メモリ装置が開示される。このメモリ装置は、メモリ書き込み操作中にFeRAMの複数のスイッチされた及びスイッチされない分極電荷レベルの1つにデータを記憶するためにプログラム・パルスを発生するように動作するプログラム及び読み出しパルス発生器も有する。この「複数のスイッチされた及びスイッチされない分極電荷レベル」を、以降、一般に「複数の分極電荷レベル」という。複数レベルセンス増幅器回路が、読み出し操作中、強誘電体セル中に記憶された複数の分極電荷レベルの1つに対応した差動電圧の大きさを検知するためにデータビット線に接続可能である。
 本発明の1つの観点によれば、書き込み操作中にプログラム及び読み出しパルス発生器と第1及び第2データビット線の内の1つとに接続される1つ又は複数の強誘電体メモリセルを含む強誘電体メモリ装置が提供される。プログラム及び読み出しパルス発生器は、例えば、プログラム・パルスを発生するために使用でき、プログラム・パルスはFeRAM強誘電体キャパシタに加えられる時、FeCapを複数のデータ状態の1つに対応したスイッチされた分極電荷レベル(大きさ)に充電する。この方法で、複数ビットデータが単一の強誘電体メモリセル内に記憶できる。センス増幅器が第1データビット線を強誘電体メモリセルに接続し、第2データビット線を基準電圧に接続する複数レベルセンス増幅器が提供される。複数レベルセンス増幅器は、例えば、読み出し操作中に、強誘電体メモリセル内に記憶された複数の分極電荷レベルの1つ対応した差動電圧の大きさを検知するために使用される。この方法で、複数ビットデータが単一強誘電体メモリセルから読み出すことができる。
 選択的に、本発明の別の観点において、リフレッシュ回路が、所定の時間間隔後にメモリセルの回復(読み出し及び書き込み)メモリ操作を含むリフレッシュ操作を開始するために追加できる。複数のプログラム電圧及び基準電圧の1つがリフレッシュ操作で使用され、これにより周期的にメモリセルデータをリフレッシュする。メモリセルデータを周期的にリフレッシュすることにより、FeCapの分極飽和レベル以下の分極電荷レベルがデータの損失なくレベルに維持される。
 したがって、本発明はいくつかの従来の設計において経験された増加する電力要求及び高電圧問題を回避しながら、メモリ記憶に要求される実効面積を減少するために使用できる。さらに、本発明は低電圧操作を可能とするメモリ構造に使用できる。
 本発明の別の観点によれば、書き込み操作中にプログラム及び読み出しパルス発生器と第1及び第2データビット線の1つとに接続された1つ又は複数の強誘電体メモリセルを含んだ強誘電体メモリ装置が提供される。プログラム及び読み出しパルス発生器は、例えば、FeRAMの強誘電体キャパシタに加えられる時、複数のデータ状態の1つに対応するスイッチされた分極電荷レベルにFeCapを充電するプログラムパルスを発生するために使用できる。この方法で、単一強誘電体メモリセル中に複数ビットデータが記憶できる。センス増幅器が第1データビット線を強誘電体メモリセルに接続しそして第2データビット線をセンス増幅器のために複数の基準電圧の1つを例えば発生するように動作する基準電圧発生器へ接続する複数レベルセンス増幅器が提供される。この複数レベルセンス増幅器は、例えば、読み出し操作中に、強誘電体メモリセル中に記憶された複数の分極電荷レベルの1つに対応する差動電圧の大きさを検知するために使用できる。この方法で、データの複数のビットが単一の強誘電体メモリセルから読み出すことができる。
 本発明の別の選択的な観点において、所定時間周期後にメモリセルの回復メモリ操作を含むリフレッシュ操作を開始するためのリフレッシュ回路を追加でき、リフレッシュ操作ではプログラムパルス及び複数の基準電圧の1つが使用され、よってデータの損失を回避するために周期的に分極電荷レベルを元のレベルにリフレッシュする。
 本発明のさらに別の観点によれば、プログラム及び読み出しパルス発生器が書き込み操作中に複数のプログラムパルス電圧、パルス幅、パルス極性、及びパルス数の1つを発生することができ、そしてデータ状態に対応する複数の分極電荷レベルの1つが強誘電体メモリセル内に記憶されるメモリ装置が提供される。
 1つの実施の形態では、プログラム及び読み出しパルス発生器及びFeRAMは最初に第1データビット線に接続され、そしてFeCapのプレート線は例えばVss又は接地に接続されている。プログラムパルスが、FeRAMに加えられてFeCapを複数ビットデータ状態の1つに対応する複数の分極電荷レベルの1つに充電する。その後に、データビット線がプログラム及び読み出しパルス発生器及びFeRAMから切り離される。このように、単一強誘電体メモリセルは複数ビットデータを複数の分極電荷レベルの1つに記憶できる。
 本発明の別の観点によれば、メモリ装置内の強誘電体メモリセルからデータを検知する方法が提供される。本発明の方法は、メモリセルを第1データビット線と複数レベルセンス増幅器とに接続し、一方、第2データビット線をセンス増幅器と基準電圧とに接続することを含む。複数レベルセンス増幅器回路は、基準電圧とFeCap上の分極電荷により発生された電圧との間のビット線を横断して加えられる差動電圧を検知する。記憶されたデータの状態は、強誘電体メモリセルに記憶された複数の分極電荷レベルの1つに対応した差動電圧の大きさに基づいて決定できる。
 その後、第1データビット線がセンス増幅器及びFeRAMから切り離され、そして第2データビット線が基準電圧及びセンス増幅器第2ビット線から切り離される。このように、本発明は単一強誘電体メモリセルから複数ビットデータを読み出すために使用できる。
 上記及び関連の目的を達成するため、以下に添付図面を参照して本発明の実施の形態を詳細に説明する。これらは本発明の原理が使用されるさまざまな態様の内のいくつかの例示である。本発明の他の観点、利点及び新規な特徴は、添付図面と一緒に以下の本発明の詳細な説明から明らかとなるであろう。
 同様な要素には同様な参照符号を付した添付図面を参照して以下に本発明を以下に詳細に説明する。本発明は、複数レベルFeRAMメモリ装置の書き込み及び読み出し操作に使用できるメモリ装置及び方法に関する。以下に、本発明のさまざまな観点の1つ又は複数の例示的な実施の形態が、折り畳まれたビット線アーキテクチュアにより組織された単一トランジスタ、単一強誘電体キャパシタ(1T1C)メモリセルを含む強誘電体メモリ装置の文脈で説明される。
 上記の例示的なアーキテクチュアにおいて、書き込み操作中にプログラムパルスがデータをFeCap内に複数のスイッチされた及びスイッチされない分極電荷レベル(分極電荷レベル、又は大きさ)の1つとして記憶するためにメモリセルに結合される。読み出し操作中に、複数レベルセンス増幅器回路が第1及び第2データビット線に接続され、強誘電体メモリセル(検知される)が第1データビット線に接続されそして基準電圧が第2データビット線に接続される。複数レベルセンス増幅回路がデータビット線を横断する差動電圧を検知し、これにより強誘電体メモリセルに記憶された複数の分極電荷レベルの1つに対応する差動電圧の大きさに基づいて複数のデータ状態の1つが決定できる。この方法で、複数ビットデータが単一強誘電体メモリセルに記憶でき、そして取り出すことができる。しかし、この技術分野で通常の知識を有するものには理解されるように、本発明はこのような強誘電体メモリ応用に限定されるものではなく、そしてここに提供される説明は例示的な性質のものである。
 発明者達は、本発明を用いることでFeRAMメモリセルが広い電圧範囲で動作でき、そしてメモリ装置内の大きさの減少と動作電圧の減少を可能にすることを見つけた。さらに、単一セル内に複数状態を記憶することにより、メモリ密度が改良できる。
 FeCapのこれら及び他の性質は、複数レベルFeRAMメモリ装置内のFeRAMメモリセルに複数データ状態を記憶しそして読み出すために使用できる本発明と以下の図面に関連して説明する。
 例えば、図2は、FeRAMメモリセルに加えられた10μsプログラムパルスの電圧をx軸に、そして平均のスイッチされた分極(PSW)の単位面積当たりの電荷(μC/cm2)をy軸に示したスイッチされた分極応答の図表200を示す。この例では、FeCapが、固定幅(例えば、10μs)でさまざまなパルス振幅のプログラムパルスによりさまざまな電荷密度に充電(分極がスイッチ)される。図表200は、1つのFeRAMメモリセルが異なるスイッチされた分極電荷レベル(大きさ)にプログラムできることを示す。例えば、10μsのパルス幅を持つ1ボルトの振幅のプログラムパルスが90nmPZT FeCapに加えられると、平均のスイッチされた分極電荷密度の測定は約40μC/cm2である。平均のスイッチされた分極電荷密度とは、電荷密度の正及び負分極方向の測定の数学的平均である。正及び負分極の間の差の測定は相対的に小さいく、FeCapの電荷密度は一般に「分極中立」であるが、FeCapをわずかにより良く特徴付けるために平均がここに示された。
 図表200はまた、約1.8ボルトと約52μC/cm2の電荷密度を示し、応答は一般にFeCapの「飽和点」を示す高原又は飽和する傾向を持つ。飽和点よりも上では、加えられる電圧パルスの振幅の増加は、FeCapの電荷密度にほとんど変化を生じない。典型的に、従来のFeRAMメモリ装置では、これらのより高い電圧が強誘電体キャパシタの有利な非揮発性メモリ特性を可能にするので、飽和点又はそれより上の電圧及び電荷レベルのみがメモリセルをプログラミングするために使用される。しかし、これとは対照的に、本発明では以下に説明されるように、複数ビットのデータが複数の分極電荷レベルの1つに記憶することができるようにするため、与えられたFeCapの飽和点の下及び上のより広い範囲の電圧及び電荷も使用する。
 FeRAMメモリセルに加えられた異なる電圧の大きさのプログラミング・パルスのパルス幅(x軸)と単位面積当たりの正にスイッチされた分極の電荷(y軸)とを示すスイッチされた分極応答図表を作ることができる。例えば、900nsパルス幅を持つ1ボルト振幅プログラムパルスが90nmPZT FeCapに加えられる時、その後の読み出し操作の際に測定される正にスイッチされた分極電荷密度は第1の値となる。しかし、もし、同じパルス幅の1.5ボルト・プログラムパルスがFeCapに加えられると、異なる電荷密度の第2の値が得られる。
 このように、2つの異なる記憶されたデータ状態を表すために2つの異なるスイッチ分極電荷レベルPSWにFeCapを充電するため、2つの異なるプログラム電圧が本発明の装置及び方法に関連して使用できる。同様に、本発明の別の観点によれば、潜在的にさらにメモリ密度を増加するため、どんな数のデータ状態を表すためにいくつかのスイッチ分極電荷レベルPSWのいずれか1つをFeCap内に記憶することができる。
 この点について、本発明に使用されるFeCapは、例えば、固定又は可変のプログラムパルス振幅、パルスデューテイサイクル、パルス幅、及び極性の1つ又は組合せを使用して、さまざまな電荷密度に充電できることを理解すべきである。
 図3は、FeRAMメモリセルのプログラム電圧の関数として1000秒後に失われるスイッチされた分極電荷のパーセンテイジを示す図表である。図表300は、x軸上にセルに加えられるプログラム電圧を、y軸上にPSW損失の%を示す。図表300は、データ損失に関する強誘電体メモリセルのプログラム電圧依存性を示す。例えば、90nmPZT FeRAMメモリセルが固定パルス幅の1ボルト振幅プログラムパルスによりプログラムされた後、1000秒後にセルが同じ電圧の読み出しパルスで読み出され、その後、スイッチされた分極電荷の測定は約20%のPSWの損失を示した。FeCapに記憶された特定の電荷密度は、センス増幅器入力においた対応した電圧としてFeCap上で検知される特定の電荷レベルを結果することに注意する。
 さらに、図3の特定のFeRAMメモリセルの応答は、約1.35ボルト以下のどんなプログラム(書き込み)電圧もある程度揮発性であることを示す。したがって実際にデータ損失を防ぐためにリフレッシュ回路を必要とする。もし、例えば、上述したような1ボルトメモリ操作による電荷の20%損失がリフレッシュを必要とする前に許容できるならば、リフレッシュは1000秒毎に1回だけ必要とされる。例えば、100秒のリフレッシュ・レートさえ、メモリ装置の顕著な電力の節約ができ、FeRAMのためにDRAM類似回路の大変低い電圧操作を与える。そして、このような例では、より広いプログラム電圧範囲がFeCapをプログラムするために使用でき、よって単一セル内に複数ビットデータを記憶することを可能にする。
 図4は、プログラム又は読み出し電圧“V”(x軸)、及び分極電荷密度“Q”(y軸)を示す強誘電体キャパシタの別の特性図表である。図表310は、本発明による強誘電体メモリ装置に用いられるセルのいくつかの重要な特性パラメータをまた含んでいる。特に、Psat及び−PsatはFeCapメモリセルに加えられた最大電圧及びプロセス・パラメータにより設定されるFeCapのそれぞれ正及び負の分極飽和点である。Pr及び−Prは、“0”315及び“1”320のセルの最終的に緩和されたデータ状態を設定する分極緩和点を識別する。例えば、もし、セルが正電圧の書き込みパルスでプログラムされると線部分325を横方向に移動してPsatを達成し、そしてセルが“0”データ状態315を示すPrへ緩和される。もし、セルが負電圧の書き込みパルスでプログラムされると線部分330を横方向に移動し−Psatを達成し、そして、セルは“1”データ状態320を示す−Prへ緩和される。
 その後、“0”データ状態315メモリセルがFeCapに関連したプレート線への正の読み出しパルスの印加により読み出される時、Pnswがセンス増幅器により検知されるスイッチされない分極電荷を示す。又は、
(1)  Pnsw=Psat−Pr
逆に、“1”データ状態320メモリセルが正の読み出しパルスの印加により読み出される時、Pswがセンス増幅器により検知されるスイッチされた分極電荷を示す。又は、
(2)  Psw=Psat+Pr
スイッチされた“1”データ状態320の式(2)は、2つのデータ状態の検知で読み出されるより大きな電荷を示す。
 図5は、本発明による強誘電体メモリ装置のプログラム又は読み出し電圧“V”(x軸)及び分極電荷密度“Q”(y軸)を示す強誘電体キャパシタの3つの特性曲線のファミリーの図表である。図表340の曲線は、プロセス(例えば、90nmCVD PZT膜)により製作されたFeRAMメモリセルへ加えられた固定パルス幅の1ボルト345、1.5ボルト350、及び2.0ボルト355のプログラムパルスへの応答により生成される。FeCapが3つの書き込み電圧VPR(例えば、プログラム又は読み出し電圧)の1つによりプログラムされる時、3つの異なる分極飽和電荷レベルPsat及び3つの異なる分極緩和レベルPrに対応してFeCap中に3つの異なる電荷密度が設定される。
 テストから得られる例示的なパラメータデータ点は以下の値を生ずる。
 VPR1.0=1.0V  Pr1.0=15μC/cm2  Psat1.0=30μC/cm2
 VPR1.5=1.5V  Pr1.5=20μC/cm2  Psat1.5=40μC/cm2
 VPR2.0=2.0V  Pr2.0=21μC/cm2  Psat2.0=46μC/cm2
 図6Aは、本発明による複数ビット強誘電体メモリ装置のFeRAMメモリセルに加えられた2つの異なる電圧プログラムパルスにより作られた、プログラム電圧“V”(x軸)及び分極電荷密度“Q”(y軸)を示す、強誘電体キャパシタの2つの特性ヒシテリシス曲線のファミリーの図表である。図表360は、図5に類似しているが、2つの書き込み電圧パルスをFeCapがプログラムできる4つの異なる分極電荷レベルに対応した4つのデータ状態を含む。与えられたプログラミング電圧に対する各特性曲線は、図6Aに示すように、スイッチされていない“0”状態(曲線の上側)及びスイッチされた“1”状態(曲線の下側)を有する。
 さらに、もし、複数(例えば、2つ、3つ、複数)電圧がメモリセルをプログラムするために使用されて、複数(例えば、2つ、3つ、複数)分極電荷レベルが作られると、対応する数のデータ状態が表される。例えば、本発明の1つの観点によれば、従来の単一FeCapから2ビットメモリセルを設定するために2ボルト書き込み電圧曲線362及び1ボルト書き込み電圧曲線364が一緒に使用できる。2ボルト曲線のスイッチされていない分極部分はある程度任意に割り当てられた“00”データ状態370であり、2ボルト曲線のスイッチされた分極部分は割り当てられた“11”データ状態375である。一方、1ボルト曲線のスイッチされない分極部分は“01”データ状態380に割り当てられ、2ボルト曲線のスイッチされた分極部分は“10”データ状態385に割り当てられる。
 図6Bは、例示的な1ビット単一レベルFeRAMメモリ装置のプログラミング及び読み出し電圧、データ状態、電荷密度レベルを示す表390である。図6Bは、図5Aにそれぞれ示されるような“0”及び“1”データ状態に割り当てられた検知された電荷レベルを得るために、上述のPNSW及びPSWの式(1)及び(2)の図5の2ボルト曲線から導出された電荷密度データ点を使用している。
 これらの値を代入すると、
(1)から、Pnsw=Psat−Pr=46−21=25μC/cm2
(2)から、Psw=Psat+Pr=46+21=67μC/cm2
 この例では、書き込み及び読み出し電圧(例えば、2ボルト)が一般に共にほぼ同じ電圧である。2ボルト書き込みパルスによるこの例のFeRAMメモリセルのプログラミングは、典型的に、不揮発性データ記憶を生ずる。しかし、本発明の観点によれば、長いリフレッシュ時間を発生するDRAM類似のリフレッシュ回路と一緒に使用される時、より有利な低電圧動作(例えば、1ボルト書き込み及び読み出しパルスによる)が実現できる。
 図6Bの単一レベルFeRAMメモリセルと対照的に、図6Cは本発明の観点による例示的な2ビット複数レベルFeRAMメモリ装置のプログラミング及び読み出し電圧、データ状態、電荷密度レベルを示す。図6Cは、図6Aに示されるような4つの割り当てられたデータ状態の検知された電荷レベルを得るために、上述のPNSW及びPSWの式(1)及び(2)の図5の1ボルト及び2ボルト曲線から導出された電荷密度データ点を使用している。
これらの値を代入すると、
 1Vで(1)から、Pnsw1.0=Psat−Pr=30−15=15μC/cm2
 2Vで(1)から、Pnsw2.0=Psat−Pr=46−21=25μC/cm2
 1Vで(2)から、Psw1.0=Psat+Pr=30+15=45μC/cm2
 2Vで(2)から、Psw2.0=Psat+Pr=46+21=67μC/cm2
 このように、2ビット複数レベルメモリ記憶のために2電圧を使用してFeCap中に4つの状態の1つをプログラムできる。セルがその後にセルをプログラムするのに使用したのと同じ電圧を使用して読み出され検知される時、上記に示されそして図6Cの表395に示される電荷レベルが発生する。示された電荷レベルは、センス増幅器の単純読み出し検知のためにデータ状態の間に明瞭な電荷分離を示す。図6Cに示されるプログラム電圧値と一致した読み出し電圧値は特徴付けるため及び説明のために主として用いられたことに注意する。そして、実際には異なる読み出し電圧を使用してFeRAMを読み出すことは行われないことが理解される。
 しかし、FeRAMメモリセルの読み出し操作は典型的に破壊的であるため、どの書き込み電圧が使用されたかを複数レベルメモリ装置の読み出し中に知ることはできず、割り当てられたデータ状態間でもっとも広い可能な電荷分離を与える単一の読み出し電圧が好まれる。
 例えば、図7Aは、FeRAMメモリセルから5つの読み出し電圧の1つで読み出されるさまざまなスイッチされた電荷レベル(P)及びスイッチされない(U)電荷レベルを示す表である。図7Aの表400に示される分極電荷レベルは、5つの書き込み電圧の1つによりセルをプログラミングした後に読み出したものである。表400は、図6Aの2つの曲線で示されるように、スイッチされた及びスイッチされない分極状態で2つの例示的な書き込み電圧(例えば、最低0.5V、及び最高2.5Vレベル)に割り当てられた4つのデータ状態をさらに強調表示している。表400は、本発明のさまざまな観点を実効できる例示的な複数レベルFeRAMメモリ装置の十分な検知のために十分な電荷分離を持つ電圧範囲の識別に役立つ。例えば、特に0.5V及び2.5V書き込み電圧がP&U電荷レベルの両方で選ばれる時、最低の0.5Vと最高2.5Vの書き込み及び読み出し電圧レベルの間の真中で、4つのデータ状態間に広い電荷分離を持つ1.5ボルト読み出し電圧が識別される。
 ここに与えられたデータは単に例示的であり、本発明は他のタイプのFeCaps及びさまざまなプログラム及び読み出し電圧に適用可能である。一層の最適化により、あるFeCapにおいてさらに多くのデータ状態を与えるために十分な電荷分離でもって追加の分極電荷レベルを繰り返し設定できることが理解される。そして、このような変形も本発明の範囲内に入ることが意図される。
 図7Aにおいて、1.5ボルト読み出し操作に対して、スイッチされた電荷レベル410及びスイッチされない電荷レベル420は、0.5V及び2.5V書き込み電圧に割り与えられたデータ状態を使用して、例えば、以下を生ずる。
 “データ00”=Pnsw2.5  〜22.5μC/cm2
 “データ01”=Pnsw0.5  〜32.9μC/cm2
 “データ10”=Psw0.5  〜41.0μC/cm2
 “データ11”=Psw2.5  〜49.6μC/cm2
 上記及び表400に示されるように、例示的な電荷レベルは各データ状態間で約8−10μC/cm2の分離を有し、検知のために十分な電荷分離レベルを与えると信じられる。サンプルの90nmPZTFeRAMメモリセルを使用した現在の方法では、各1μC/cm2は約8−10mVの検知電圧を発生し、おおよそ次の差動検知電圧を生ずる。
 “データ00”=Pnsw2.5  〜22.5μC/cm2  〜225mV
 “データ01”=Pnsw0.5  〜32.9μC/cm2  〜329mV
 “データ10”=Psw0.5  〜41.0μC/cm2   〜410mV
 “データ11”=Psw2.5  〜49.6μC/cm2   〜496mV
 したがって、本発明によると、もし、FeRAMメモリセルが2つの書き込み電圧の1つでプログラムされると、2ビット複数レベルFeRAMメモリ装置を与えるため、4つのデータ状態が結果として得られる4つの分極電荷レベルに対応して割り当てられる。
 本発明によると、表400のデータからの別の例において、もし、約3.2μC/cm2が各データ状態の間の検知のための電荷分離について十分なレベルを与えるならば、3ビット複数レベルFeRAMメモリ装置が提供できる。3つの書き込み電圧(例えば、0.5V、1.0V、及び2.5V)の1つが、FeRAMメモリセルをプログラムするために使用できる。なお、2.0V又は2.5Vのいずれかが同様の検知結果のために使用することができる。この例では、3つの書き込み電圧は6つの潜在的なデータ状態を与える。2.5Vの読み出し電圧では、これらは以下を生ずる。
 “データ000”=Pnsw2.5  〜31.5μC/cm2  〜315mV
 “データ001”=Pnsw1.0  〜35.3μC/cm2  〜353mV
 “データ010”=Pnsw0.5  〜42.5μC/cm2  〜425mV
 “データ011”=Psw0.5  〜56.8μC/cm2   〜568mV
 “データ100”=Psw1.0  〜60.0μC/cm2   〜600mV
“データ101”=Psw2.5  〜63.6μC/cm2   〜636mV
2進値データの完全な3ビットの8データ状態を与えるためには、4つの電圧が必要とされる。したがって、3つの書き込み電圧を使用した前例では、2進値データの2.5ビットに等しい6データ状態が与えられる。
 図7Bは、図7Aの表に示される5つの書き込み電圧の各々によりセルをプログラミングした後に、1.5ボルト読み出し電圧でFeRAMメモリセルから読み出される5つのスイッチされた電荷レベル(P)460及びスイッチされない電荷レベル(U)470を含む2つの曲線を示す図表450である。図表450の曲線は、本発明のさまざまな観点が実行できる例示的な複数レベルFeRAMメモリ装置での十分な検知のために十分な電荷分離を持つ中間の読み出し電圧(例えば、1.5V)における書き込み電圧の識別を助ける。この中間の読み出し電圧においては、電荷分離のレベルは中間から上側の書き込み電圧で最大であることが観察される。
 図8は、本発明のさまざまな観点が実行できる例示的な複数レベルFeRAMメモリ装置500のブロック図を示す。例示的な複数レベルFeRAMメモリ装置500は、FeRAMメモリセル510に動作可能に接続したプログラム及び読み出しパルス発生器505を含む。発生器505は、FeRAMセル510の列の1つ又は複数に電圧VPRのプログラム(書き込み)パルス又は読み出しパルスを供給することができる。発生器505はさらに、書き込み中に複数のプログラムパルス電圧レベルの1つに基づいて、メモリセルをメモリセル内に記憶されるスイッチされた分極電荷レベルと関連した複数のデータ状態の1つにプログラムすることができる。FeRAMメモリセル510は、複数のプログラムパルス電圧レベルの1つのプログラムパルスを受け取り、そして分極電荷レベルに関連した複数のデータ状態の1つを記憶するために、データビット線BL又はBL’に接続することができる。(図8には簡潔さのために、プログラム電圧のビット線への接続は示されていないが、必要ならば、このような接続を使用することができる。)
 書き込み操作中に、プログラム及び読み出しパルス発生器505はデータビット線BL及びBL’に接続したFeRAMメモリセル510に接続する。例えば、プログラム及び読み出しパルス発生器505はワード線が主張されてプレート線が接地されたメモリセルにプログラムパルス(書き込みパルス)を加えて、プログラムパルスの複数のレベル(例えば、電圧)の1つがメモリセル内に記憶される複数の分極電荷レベルの1つである複数のデータ状態の1つを決定する。
 選択的に、複数レベルセンス増幅器520は、読み出し操作中に、データビット線BL及びBL’に接続可能で、データビット線を横断する差動電圧を検知可能であり、差動電圧の大きさはFeRAMメモリセル510内に記憶される複数のデータ状態の1つに対応しており、複数レベルセンス増幅器520から複数のデータ状態525の1つが出力される。
 メモリ読み出し操作中には、ビット線が前充電されそして浮かされる。その後に複数レベルセンス増幅器520がデータビット線BL及びBL’に接続される。FeRAMメモリセル510が、ビット線の1つに接続され、そして基準電圧が他のビット線に接続される。プログラム及び読み出しパルス発生器505がFeRAMメモリセル510に接続されて、ワード線が主張されたメモリセルのプレート線に読み出しパルスを加える。そして、センス増幅器がセル内に記憶された分極電荷レベルに基づいてセルにより発生される信号と基準電圧の間のビット線を横断する差動電圧を検知する。そして、FeRAMメモリセル510に記憶される複数の分極電荷レベルの1つと関連した差動電圧の大きさに基づいて複数レベルセンス増幅器から複数のデータ状態B0-n525の1つが決定されて出力される。
 図9には、別のオプションの本発明のいくつかの観点によるリフレッシュ回路及び複数レベル基準発生器をさらに含む例示的な複数レベルFeRAMメモリ装置530のブロック図が示されている。この例示的な複数レベルFeRAMメモリ装置530は、FeRAMメモリセル510及びリフレッシュ回路550に接続できる複数レベルプログラム及び読み出しパルス発生器535を含む。リフレッシュ回路は読み出し操作後に複数レベルセンス増幅器520から複数の潜在的なデータ状態525の1つを受け取ることができ、そして複数の電圧レベル制御信号555の1つを発生し、この電圧レベル制御信号555を複数レベルプログラム及び読み出しパルス発生器535に接続することができる。
 複数レベルプログラム及び読み出しパルス発生器535は、リフレッシュ回路550から電圧レベル制御信号555を受け取ることができ、電圧レベル制御信号に基づいて複数の電圧レベルのプログラムパルスの1つを選択することができる。図8で説明したように、図9のパルス発生器535のプログラムパルスは、メモリ書き込み操作中にFeRAMメモリセル510をプログラムパルスの電圧レベルにプログラムするために使用される。また、プログラムパルス電圧レベルがメモリセル内に記憶される複数の分極電荷レベルの1つである複数のデータ状態の1つを決定する。
 リフレッシュ回路550はさらに、所定時間間隔後に読み出し及び再書き込み操作(回復操作)を含むリフレッシュ操作を開始することができる。すなわち、複数レベルFeRAMメモリ装置530のリフレッシュ回路550は、FeRAMメモリセル510内に記憶されている複数データ状態の1つの定期的な再書き込みを行う。さらに、読み出し操作は破壊的であるため、リフレッシュ回路550又はこれと類似した回路を読み出し操作後にセルへデータを書き戻すために使用できる。
 前述した通り、本発明ではリフレッシュは飽和電圧(例えば、上記例では約1.35ボルト)以下のメモリ動作電圧が使用される時に必要とされる。例えば、もし、本発明で1.5V及び2.5Vのプログラミング及び読み出し電圧が使用されるならば、リフレッシュは必要でないであろう。しかし、もし、図7Aと関連して説明した例のように、0.5V及び2.5V電圧が使用される場合、リフレッシュ回路が望まれる。0.5Vと関連したデータのみが実際に再書き込みが必要であるが、どの電圧レベルが使用されたかはデータが初めて読み出されて検知されるまでは知ることができない。本発明の代替的な別の観点では、リフレッシュの必要なプログラム電圧でプログラムされたセル位置、セグメント、又は配列部分を記憶するために1つ又は複数のレジスタ又は他の管理制御回路が使用できる。このような例においては、リフレッシュ回路およびそれと関連したリソースがリフレッシュの必要なセルのみを知的にリフレッシュするためにこのようなレジスタを監視又はアクセスできる。代替的に、もし、異なるセルが異なるリフレッシュ時間間隔でリフレッシュを必要とするならば(異なる低電圧プログラムパルスに起因して)、所望ならばこのようなデータを異なるリフレッシュ時間間隔に従いさまざまなセルを選択的にリフレッシュするためにも使用できる。
 選択的に、図9はさらに、メモリセルを読み出すために複数レベルセンス増幅器により使用される複数の基準電圧の1つを発生することのできる複数レベル基準発生器560を含む。特に、もし、基準電圧がデータの“0”及び“1”状態と関連した検知電圧の真中である時に良く動作する従来の種類のセンス増幅器である場合、さまざまなレベルの基準電圧がメモリセルを読み出すためにセンス増幅器に必要とされるであろう。選択的には、複数レベル基準発生器560はさらに複数の電圧レベル制御信号555の1つを受け取ることができ、これにより基準電圧の最良のレベルの選択を発生することができる。代替的に、基準電圧はさまざまなデータ状態の予想される電荷レベルに基づいて予め選択することができる。
 図10は、本発明のさまざまな観点による選択的で例示的な複数レベルFeRAMメモリ装置600のブロック図である。複数レベルメモリ装置600は、図9の複数レベルプログラム及び読み出しパルス発生回路535が図9の複数レベル基準電圧発生器560と結合された発生回路535aと、リフレッシュ回路550と、図8及び図9のFeRAMメモリセル510とを含む。いくつかの機能は結合されているが、その他は図8及び図9の説明と一般に同じように動作する。
 図11は、図9と同様な例示的な複数レベルFeRAMメモリ装置700のセグメント部分を示す概略図である。メモリ装置部分700は、折り返されたビット線アーキテクチャで構成された512行(ワード)及び64列(ビット)のデータ記憶セルC行−列を有する。セルの各列は一対の相補的なビット線BL列及びBL列’を介して関連している。後で、装置700の1つの列の例示的な部分を図17乃至図19に示しより詳細に説明する。図11はさらに、どのようにC1−1乃至C1−64のセルがワード線WL1及び相補的ビット線対BL1/BL1’乃至BL64/BL64’を介してアクセス可能なデータワードを形成するかを示し、セルデータはデータ読み出し操作中にそれぞれ列1乃至64に関連した複数レベルセンス増幅回路MLS/AC1乃至MLS/AC64(712)を使用して検知される。
 典型的な折り返しビット線アーキテクチャの強誘電体メモリ装置では、セルC行−列は1つ又は複数の強誘電体セルキャパシタ、及び、セル列に関連した相補的ビット線の1つとプレート線との間にセルキャパシタを接続するための1つ又は複数のアクセストランジスタを個々に含む。ここで、他のビット線は基準電圧に接続される。折り返されたビット線アーキテクチャが複数ビットFeRAMシステムが使用できる1つの例示的文脈を理解するために説明されたが、代替的に他のアーキテクチャも使用でき、本発明の範囲内に入ると考える。
 装置700では、偶数列に関連した複数レベルセンス増幅器はセグメントの底に位置し、一方、奇数列に関連した複数レベルセンス増幅器MLS/AC1−64(712)はセグメントの上に位置している。例示的装置700の部品数を減少して、その中の装置密度を増すために、個別の複数レベルプログラム及び読み出しパルス発生器及び基準電圧発生器は各相補的ビット線対には設けられていない。その代わり、本例においては共有の複数レベルプログラム及び読み出しパルス発生器と基準電圧発生器がセグメント列の上と底に設けられている。偶数列プログラム/読み出し及び基準発生器708は偶数列に関連したセンス増幅器にサービスするためにセグメント列の底に設けられており、そして奇数列プログラム/読み出し及び基準発生器708’は奇数列に関連したセンス増幅器にサービスするためにセグメント列の上に設けられている。発生器708及び708’からのプログラム及び基準電圧は、奇数(奇数ワード線に関連した)又は偶数(偶数ワード線に関連した)目標データワードが読み出されるかに依存して、複数レベルセンス増幅器MLS/AC1−64(712)内の一対のビット線選択スイッチの1つを利用して列のビット線の1つに接続することができる。
 しかし、複数データ列間でプログラム/読み出し及び基準発生器708、708’を共有することは、複数レベルセンス増幅器MLS/AC1−64(712)内の活性化された接続スイッチを通じて、全ての奇数列からの基準ビット線を互いに接続すること、及び全ての偶数データ列からの基準ビット線を一緒に接続することが必要である。標準の強誘電体メモリ読み出しシーケンスでは、相補的ビット線は前充電又は接地電位に等しくされ、その後に浮される。そして、センスビット線(たとえば、アクセスされるべきセルに関連した相補的ビット線の1つ)が興味のある目標のデータセルに接続されて、セルが問い合わせられる。そして、プログラム/読み出し及び基準発生器708、708’が基準ビット線(相補的ビット線対の他)に接続されて、センス増幅器端子に差動電圧を設定する。
 装置700中のワード線WL1に沿って示されたセグメントの第1データワードを読み出す際は、セルC1−1乃至C1−64がセンスビット線BL1、BL2、・・・、BL63、及びBL64に接続されて、一方、相補的基準ビット線BL1’、BL2’、・・・、BL63’、及びBL64’が浮される。その後に、基準ビット線BL1’、BL2’、・・・、BL63’、及びBL64’がプログラム/読み出し及び基準発生器708、708’(奇数列基準ビット線線BL1’、BL3’、・・・、及びBL63’が互いに接続され、そして偶数列基準ビット線線BL2’、BL4’、・・・、及びBL64’が互いに接続される)に接続される時、接続された基準ビット線上が基準電圧VREFとなる。
 装置700は、512個の1T1C強誘電体メモリセルのデータセル列からなる。FEキャパシタ及びMOSアクセストランジスタを含んだセルは、一対の相補的ビット線対BL1及びBL1’に沿った列に構成される。セルC1−1乃至C1−64及びそれらの内容が、読み出し、回復、及び書き込み操作中に、ワード線及びプレート線信号WL1−WL512及びPL1−PL512をそれぞれ使用してビット線BL1及びBL1’を介してアクセスされる。典型的に、FERAMにおいては、グループ内の隣接したプレート線はプレート線ドライバの数を減少するために一緒に短絡される。例えば、プレート線PL1−PL32は一緒に短絡されて1つのドライバにより駆動される。この例では、512プレート線はたった16個のプレート線ドライバを必要とする。問い合わせられたセルについては、プレート及びワード線の両方がオンになる。ある時間においては、1つのワード線のみがオンとなるため、問い合わせられたセルは唯一に定義される。
 基準電圧VREFが、共有されたプログラム/読み出し及び基準発生器708から他のデータセル列ビット線へ加えられる。上述したように、発生器はいくつかのデータセル列により共有される。すなわち、基準発生器は基準発生器に接続された全ての列に共通である。
 以下の例示的な説明では、データビット線BL1/BL1’のある1つは、「センスビット線」及び「基準ビット線」とさまざまに呼ばれる。これらの用語はここでは、どのセルが検知されるかに依存して、検知されるメモリセル又はプログラム/読み出し及び基準電圧発生器708のいずれかに特に関連したあるビット線の読み出し操作を示すために使用される。特定の読み出し操作中、ビット線の1つが基準電圧VREFに接続することが定められ、その読み出し操作に関してここでは基準ビット線として呼ばれる。他のビット線が読み出し操作の部分中に検知されるセルと接続され、そしてセンスビット線と呼ばれる。この点に関して、同じビット線が、列内のどのセルがアクセスされているかに依存して、ある読み出し操作では基準ビット線であり、別の読み出し操作ではセンスビット線であることが理解される。
 読み出し操作中、ビット線BL1及びBL1’が最初にVss又は接地電位に充電されて、その後に浮される。そして、センスビット線(例えば、アクセスされるべきセルと関連した相補的ビット線の1つ)が興味のある目標データセルに接続される。例えば、第1セルC1−1が読み出される時、ビット線BL1がセンスビット線であり、相補的ビット線BL1’が基準ビット線である。逆に、第2セルC2−1が読み出される時、ビット線BL1’がセンスビット線であり、相補的ビット線BL1が基準ビット線である。
 本発明は、セル内に各分極電荷レベルが複数のデータ状態の1つに関連した複数の分極電荷レベルの1つを記憶できる単一のFeRAMメモリセル内に複数ビットデータを書き込み、読み出し、そして回復するために使用できる方法及び装置を提供する。
 図8の505は、複数レベルパルス発生器として示されて説明されており、一方、図9の535及び図10の535aは電圧発生器として示されて説明されているが、図8のパルス発生器505は単に複数レベル電圧発生器として使用でき、図9及び図10の電圧発生器535及び535aはそれぞれ複数レベルパルス発生器として動作できる。
 図12−19は、本発明による複数レベル強誘電体メモリ装置のさまざまな例示的な支援回路を示す。以下には複数レベル強誘電体メモリ装置の部分として示されて説明されるが、本発明によるさまざまな回路部分又は他の支援回路は別個の回路としてそしてここに示されて説明される例示的回路とは別の他の複数レベルFeRAM回路と関連して使用されることができる。さらに、本発明のさまざまな観点はここに示されて説明された例示的な複数レベル強誘電体メモリ装置とは異なる大きさ及び構成のメモリ装置と関連しても使用できることが理解できる。
 図12は、図8及び9の複数レベルFeRAMメモリ装置のそれぞれの例示的な複数レベルプログラム及び読み出しパルス発生器505又は535の簡略化した図である。接地Gndに対してVP-REFで加えられるプログラム基準電圧レベルは、電圧分割器810から複数の電圧レベルV0−Vn820の1つの選択に基づいて出力電圧VPRのパルスを発生するために535の複数段電圧分割器810を通じて分割される。パルス発生器505、535は分割器の各段の複数の電圧レベル選択スイッチ820の1つを選択することができ、そして本発明によるFeRAMメモリセルをプログラミングし又は読み出すために十分なパルス幅を発生する時間の間、電圧レベル選択を保持する。
 発生器505、535のパルス出力VPRは、書き込み操作中に、セルと関連したビット線を介して直接的に、又は、複数レベルセンス増幅器内に含まれた又は別個に使用される一対のビット線選択スイッチの1つを使用して間接的に、セルにこのパルスを加えることによりFeRAMメモリセルをプログラムするために使用できる。
 発生器505、535のパルス出力VPRはまた、読み出し操作中にセルのプレート線にこのパルスを加えることにより、FeRAMメモリセルの読み出しを開始するためにも使用できる。
 代替的に、複数レベルFeRAMメモリ装置の例示的な複数レベルプログラム及び読み出しパルス発生器は、単に複数レベル電圧を発生するために使用でき、この場合、書き込み又は読み出しメモリ操作と関連したパルス発生のためのタイミングは後で図17−19と関連して説明される偶数/奇数ビット線選択スイッチング回路などの後の回路で行われる。
 図13は、図8−10及び11の複数レベルFeRAMメモリ装置の例示的な複数レベルセンス増幅器520aの概略図である。複数レベルセンス増幅器520aは、読み出し操作中にビット線BL及びBL’を介してFeRAMメモリセル510に接続して、セルに記憶された複数の分極電荷レベルの1つに関連したセルのデータ状態を検知する。この特定の例では、複数レベルセンス増幅器520aは、各々が特定の分極電荷レベルを検知してそれに関連した複数のデータ状態525の1つを決定できるセンス増幅器850の複数からなる。複数レベルセンス増幅器520aの各々のセンス増幅器850は、複数のデータ状態B0-n525の1つのデータ状態を形成する。
 しかし、従来のセンス増幅器と異なり、複数のセンス増幅器850は各センス増幅器をビット線へのローディングから隔離して、1つのセンス増幅器ラッチング動作が全ての他のセンス増幅器の検知に影響を与えることを防止するために、追加的なバッフア段を必要とする。
 例えば、前で説明したように読み取りメモリ操作の際、浮かされた後、複数レベルセンス増幅器520aはデータビット線BL及びBL’に接続される。そして、FeRAMメモリセル510は、ビット線の1つに接続され、基準電圧が他のビット線に接続される。複数レベルプログラム及び読み出しパルス発生器(例えば、図9の535)がFeRAMメモリセル510に接続されて、ワード線が主張されたメモリセルのプレート線へ読み出しパルスを加える。そして、複数レベルセンス増幅器520aは基準電圧及びセル内に記憶された分極電荷のレベルに基づいてセルにより発生された信号の間のビット線を横断する差動電圧を検知する。複数のデータ状態525の1つが、FeRAMメモリセル510内に記憶された複数の分極電荷レベルの1つと関連した差動電圧の大きさに基づいて、複数レベルセンス増幅器520aのセンス増幅器850の1つから決定されて出力される。
 図14は、図8−10の例示的な複数レベルFeRAMメモリ装置の別の例示的な複数レベルセンス増幅器520bを示す概略図である。複数レベルセンス増幅器520bは、読み出し操作中にビット線BL及びBL’を介してFeRAMメモリセル510に接続して、セル内に記憶されている複数の分極電荷レベルの1つと関連したセルのデータ状態を検知する。この例では、複数レベルセンス増幅器520bは、1つのビット線上のセルの分極電荷電圧と他のビット線上の基準電圧との合いだの電圧差を検知して、複数の分極電荷レベルの1つに関連した複数のデータ状態B0-n525を決定することができるアナログ−デジタル変換器890へ差動電圧885を出力することができる差動増幅器880を含む。通常の読み出し条件を仮定すると、FeRAMメモリセルがワード線により主張されて、関連するビット線へ電荷電圧を発生するために読み出しパルスによりポールされ、一方、基準電圧が他のビット線に加えられる。
 代替的に、差動増幅器880をメモリセルと関連したビット線に接続したバッフア増幅器で置き換えて、A/D変換器890が内部基準電圧を供給するようにしてもよい。
 図15は、図9の複数レベルFeRAMメモリ装置の例示的な複数レベル基準電圧発生器560の簡略化した図を示す。センス基準電圧レベルが接地Gndに対してVS-REFで加えられて、出力VREFで複数の電圧レベルV0−Vnの1つの基準電圧を発生するために560の複数段電圧分割器910を通じて分割される。基準発生器560は、分割器の各段の複数の電圧レベル選択スイッチ920の1つを選択して、本発明によりFeRAMメモリセルを読み出すために電圧レベル選択を保持する。
 発生器560の基準電圧出力VREFは、読み出し操作中にセルに複数レベル基準電圧の1つの電圧として加えることにより、FeRAMメモリセルの状態を検知するために使用できる。基準電圧は、基準ビット線(セルに関連した相補的なビット線)に直接的、又は、一対のビット線選択スイッチの1つを使用して間接的のいずれかにより加えることができる。プログラム及び読み出しパルス発生器と同じように、これらのスイッチは複数レベルセンス増幅器内に含まれ、又は、別個に使用できる。
 図16は、図10及び11の例示的な複数レベルFeRAMメモリ装置の例示的な複数レベルプログラム及び基準電圧発生器535aの概略的な図を示す。発生器535aは、図12のプログラム及び電圧発生器と図15の基準電圧発生器とを結合するが、共通電圧分割器960を使用できる。接地Gndに対してVPS-REFで加えられたプログラム及びセンス基準電圧レベルは、出力VPRで複数電圧レベルVP0−VPnの1つによりプログラム又は読み出しパルスを発生し、そして出力VREFで複数電圧レベルVR0−VRnの1つにより基準電圧を発生するために535aの複数段電圧分割器960を通じて分割できる。発生器535aは、分割器の複数の各段の基準電圧レベル選択スイッチ980及びプログラム/読み出し電圧レベル選択スイッチ970の1つを選択して、本発明によるFeRAMメモリセルを読み出す又はプログラムするために十分なパルス幅を発生する時間の間、電圧レベル選択を保持する。全ての機能と動作は前で説明したのと同じであり、よって再度説明する必要がない。
 図17は、本発明によるFeRAMメモリセル1010に接続された例示的な2レベルプログラム及び読み出しパルス発生器1005を使用した例示的な複数レベルFeRAMメモリ装置1000の概略図を示す。プログラム及び読み出しパルス発生器1005は、2つのトランジスタ1005a及び1005bを含む。低電圧トランジスタ1005aは、低電圧プログラム/読み出し電圧LVPRにより供給されて、LVONによりゲートされる。高電圧トランジスタ1005bは、高電圧プログラム/読み出し電圧HVPRにより供給されて、プログラム/読み出し電圧パルス出力VPRを与えるためにHVONによりゲートされる。FeRAMメモリセル1010は、ワード線WL1が主張された時、アクセストランジスタ1010bにより関連したビット線BL1に接続されるキャパシタンスCFE1を持つFeCap1010aを含む。プレート線PL1は、書き込み操作中に接地され、又は、メモリ読み出し操作中にVPRからの読み出しパルスがプレート線PL1に加えられる。
 図示するように、図17は、1ビット複数レベル記憶、又は、2ビットの複数レベル記憶(ただし、この例では単一の分極)のためにメモリセルを選択的にプログラミングすることを示すために使用される。例えば、
1)2ビット記憶のため、2データ状態を発生するために1つの分極方向でLV及びHV電圧レベルの各々について、“0”及び“1”データ状態を割り当てる。修正回路又は追加の回路により、このようなLV及びHVレベルは前述したように4データ状態を与えるためにセルへ反対方向に書き込むことができる。
2)1ビット記憶のため、2データ状態を発生するために、“0”データ状態をLV電圧レベルに、“1”データ状態をHV電圧レベルに割り当てる。代替的には、LV及びHVレベルの1つのみがプログラミングに使用されて、2進値状態を与えるために異なるバイアス方向へ加えられる。
 図17において、従来の強誘電体メモリセルのプレート線PL1は典型的に低から高へパルスされる。本発明では、理解されるように、プレート線は同様に低から高へ又は低からプログラムデータレベルと関連した別の電圧レベルへパルスされるか、又は代替的に、中間レベル(例えば、基準VDD/2)に維持される。以下の方法では、異なるプログラム電圧レベルが強誘電体メモリセルを、反対の分極方向へ複数の分極電荷密度レベル及び1つの分極方向へ複数の分極電荷密度レベルにプログラムするために、プレート線と関連して用いられる。
 図18は、FeRAMメモリセルへ奇数及び偶数ビット線を介して複数レベルのプログラム電圧を接続するための複数レベルFeRAMメモリ装置の例示的な接続回路部分1050の概略図である。接続回路部分1050は、共に上述されたビット線選択回路1060とメモリセル1010を含む。プログラム/読み出し及び基準発生器出力(例えば、図11の708/708’、図12の535、図16の535、及び図17の1005)は、VPRでビット線選択回路1060への入力である。そして、一対のビット線選択スイッチの1つが選択されて、VPR入力をメモリセルと関連した奇数又は偶数ビット線BL1及びBL1’へ接続する。
 本例では、奇数メモリセルC1−1、C3−1、・・・、C511−1は奇数行WL1、WL3、・・・、WL511に関連し、偶数メモリセルC2−1、C4−1、・・・、C512−1は偶数行WL2、WL4、・・・、WL512に関連する。プログラムセルゲート信号RWPRに従いトランジスタ1060dを用いて複数のプログラム電圧の1つに前充電された選択的なプログラムキャパシタ1060c及び行ワード線プログラム信号RWP奇数又はRWP偶数を介してトランジスタ1060a又は1060bを使用して、プログラム及び読み出し電圧VPRが、共有プログラム/読み出し及び基準発生器(例えば、図11の708/708’)からメモリセル列ビット線へ加えられる。上述したように、プログラム/読み出し及び基準発生器708は、いくつかのデータセル列で共有される。すなわち、プログラムキャパシタ1060c及びトランジスタ1060dはプログラム/読み出し及び基準発生器に取り付けられた全ての列に共通である。しかし、トランジスタ1060a及び1060bは各列で独特である。
 発生器(図11の708、708’)からのプログラム及び基準電圧は、奇数又は偶数目標データワードが読み出されているかに依存して、一対のビット線選択スイッチの1つを使用して列内のビット線の1つに接続される。図18のビット線選択回路1060の一対のビット線選択スイッチは別回路として示されているが、代替的に、選択回路は複数レベルセンス増幅器(図11のMLS/AC1−64、712)内に存在することができる。
 図19は、FeRAMメモリセルとセンス増幅器へそれぞれ奇数及び偶数ビット線を介して複数レベルのプログラム電圧及び基準電圧を接続する手段を示す、別の例示的な複数レベルFeRAMメモリ装置回路部分1102の概略図である。回路部分1102は、プログラム電圧ビット線選択回路1104(図18の1060と同様な)と、基準電圧ビット線選択回路1106と、前述したセルと同様なメモリセル1110の配列とを含む。
 プログラム電圧VPRが、プログラム電圧ビット線選択回路1104とメモリセル列ビット線へ、前述したような共有プログラム/読み出し及び基準発生器から、プログラムセルゲート信号RWPRに従いトランジスタ1104dを用いて複数のプログラム電圧の1つに前充電された選択的なプログラムキャパシタ1104c及び行ワード線プログラム信号RWP奇数又はRWP偶数を介してトランジスタ1104a又は1104bを使用して加えられる。すなわち、メモリ書き込み操作のためにメモリセルに接続されるプログラム電圧は、複数のプログラム電圧レベルの1つである。
 基準電圧VREFが、基準電圧ビット線選択回路1106と他のメモリセル列ビット線へ、前述したような共有プログラム/読み出し及び基準発生器から、基準セルゲート信号RWREFに従いトランジスタ1106dを用いて複数の基準電圧の1つに前充電された選択的な基準キャパシタ1106c及び行ワード線基準信号RWR奇数又はRWR偶数を介してトランジスタ1106a又は1106bを使用して加えられる。
 すなわち、発生器(図11の708、708’)からのプログラム及び基準電圧が、奇数又は偶数目標データワードが読み出されているかに依存して、一対のビット選択スイッチの1つを使用して列内のビット線の1つに接続される。図19のビット線選択回路1104及び1106の一対のビット線選択スイッチは別回路として示されているが、代替的に、選択回路は複数レベルセンス増幅器(図11のMLS/AC1−64、712)内に存在することができる。
 図19の装置回路部分1102は、1110内に4つが1110a−dとして示されている、512個の1T1C強誘電体メモリセルのデータセル列からなる。FeCaps(CFE1−CFE512)1108a−d及びMOSアクセストランジスタ1109a−dが、一対の相補的なビット線BL1及びBL1’に沿った列に構成されている。セル1110a−d及びそれらの内容は、それぞれワード線及びプレート線信号WL1−WL512及びPL1−PL512を使用してビット線BL1及びBL1’を介して読み出し、回復、及び書き込み操作中にアクセスされる。典型的に、FeRAMでは、プレート線ドライバの数を減らすために隣接したグループのプレート線は一緒に短絡される。例えば、プレート線PL1−PL32は一緒に短絡されてたった1つのドライバで駆動できる。この例では、512個のプレート線はたった16個のプレート線ドライバを必要とする。問い合わせられるべきセルについては、プレート及びワード線の両方がオンとなる。ある時間では1つのワード線のみがオンとなるから、問い合わせられるべきセルは独特に定義される。奇数データワード中のFeCaps、CFE1及びCFE3など、はそれぞれWL1及びPL1又はWL3及びPL3を介してビット線BL1に接続され、そして偶数データワード中のFEキャパシタ、CFE2及びCFE512、はそれぞれWL2及びPL2又はWL512及びPL512を介してビット線BL1’に接続される。
 読み出し操作中、ビット線BL1とBL1’及びセンス増幅ビット線は最初にVSS又は接地に前充電され、そして浮される。そして、センスビット線(例えば、アクセスされるべきセルに関連した相補的ビット線の1つ)は興味のある目標データセルへ接続される。例えば、第1セル1110aが読み出される時、ビット線BL1’/MLSABL’がセンスビット線であり、そして相補ビット線BL1/MLSABLが基準ビット線であってゲート信号RWR奇数により主張されたトランジスタ1106bを介して基準電圧VREFへ接続される。この場合、基準電圧は複数の基準電圧レベルの1つであってよい。
 このように、本発明は図8−11などのFeRAMメモリ装置の単一メモリセル中に複数ビットデータを書き込み、読み出し、そして回復するために有利に使用できる。すなわち、図8−11において、書き込み又は回復メモリ操作のいかなる部分の間に強誘電体メモリセル内に複数の分極電荷レベルの1つで複数ビットデータの1つを記憶するいかなる実現、又は、読み出し又は回復メモリ操作のいかなる部分の間に複数の分極電荷レベルの1つと関連した複数データ状態の1つを検知するいかなる実現は本発明の請求項の範囲に入ると考えられる。さらに、本発明は、メモリセルが複数レベルプログラム/読み出し電圧発生器に接続された後に何時でもセル内の分極電荷ベルに影響を与えてメモリセルに複数のプログラム電圧の1つを書き込むこと、及び、メモリセルが複数レベルセンス増幅器に接続された後に何時でもセルの状態を検知することを含む。
 以下に、本発明の別の観点のいくつかがそれぞれ、ここに説明された及びその他の複数レベルFeRAMメモリ装置の1つのFeRAMメモリセルに又はから、このような装置の書き込みメモリ操作中にプログラム電圧として複数の電圧レベルの1つを使用し及び読み出し操作中に読み出し電圧を使用して、複数の分極電荷レベルの1つを用いて書き込み及び読み出す方法を提供する。
 図20Aを参照すると、本発明の1つの観点が、メモリ書き込み操作中に複数レベルFeRAMメモリ装置の強誘電体メモリセルに複数レベルデータを書き込む方法1200を提供する。この方法は以下に一連の動作又は事象として説明されるが、本発明はこのような動作又は事象の説明された順番により制限されないことが理解される。例えば、本発明によれば、ここに説明される順番とは別にいくつかの動作は異なった順番で及び/又は他の動作又は事象と同時に行うことができる。これに加えて、本発明による方法を実現するためには全ての説明されたステップは必要とされない。さらに、本発明による方法はここに説明されたメモリ装置の操作と関連して、及び、ここに説明されていない他の構造と関連して、実行できる。
 1202で開始される例示的な方法1202は、1204でプログラムされるべき強誘電体メモリセルにプログラム電圧を接続することを含む(例えば、データビット線を介して)。これと同時又はその後に、このセルのプレート線にVss又は別の所定の電位が加えられて、1206でメモリセルを複数の分極電荷レベルの1つに充電する。ここで、電荷レベルは電圧パルスの大きさの関数である。これは、例えば、このメモリセルのワード線が主張されている間に達成することができる。その後、1208でデータビット線がセルプレート線とワード線と同様にメモリセルから切り離される。
 図20Bは、読み出し操作中に強誘電体メモリ装置を操作する方法1250を提供する本発明の別の観点を示す。1252で開始される例示的な方法1250は、1254で第1データビット線を強誘電体メモリセル及び複数レベルセンス増幅器の入力に接続する。動作1254はさらに、第2データビット線を基準電圧及び複数レベルセンス増幅器の他の入力へ接続する。そして、読み出し電圧が、1256でメモリセルのワード線が主張されている間にメモリセルのプレート線に加えられる。
 複数レベルセンス増幅器が使用可能にされて、そして複数の分極電荷レベルの1つがデータビット線入力間の差動電圧により作られて複数レベルセンス増幅器により検知される。この差を使用して、1258でデータ状態が決定される。その後、1260でデータビット線がメモリセル、基準電圧、及びセンス増幅器と切り離される。動作1260はさらに、決定されたデータ状態をローカルIO線に転送すること、及びその後に1262で検知されたメモリセルに元の複数のデータ状態の1つを回復することを含む。
 本発明が複数の実施の形態に関して説明されたが、当該技術分野の知識を有するものが本明細書と添付された図面を読んで理解すれば等価な変更及び修正を思いつくであろう。特に、上述された部品(アセンブリ、装置、回路、システム等)により実行されるさまざまな機能に関して、このような部品を説明するのに使用された用語(「手段」という言葉を含む)は特に示されなければ、ここで説明された本発明の例示的な実施の形態の機能を実行する開示された構造と構造的には均等でなくても、説明された部品の特定の機能を実行するどんな部品(例えば、機能的な均等物)にも対応することを意図している。さらに、本発明の特定の特徴はいくつかの実施の形態の1つについてのみに開示されているが、このような特徴はどんな応用に対して望まれてそして有利ならば他の実施の形態の1つ又は複数の特徴と組み合わせることができる。さらに、発明の詳細な説明及び特許請求の範囲のいずれかに使用された「含む」、「有する」、「持つ」等の用語は排他的ではなく包括的であることを意図している。
 以上の記載に関連して、以下の各項を開示する。
1.強誘電体メモリセルと、
上記強誘電体メモリセルを1つの分極方向で複数の異なる分極電荷密度レベルの1つに選択的にプログラムできるプログラム回路と、
を含む強誘電体メモリ装置。
2.上記プログラム回路がさらに、上記強誘電体メモリセルを第1分極方向及びそれとは別に反対の第2分極方向で複数の異なる分極電荷密度レベルの1つに選択的にプログラムできる第1項記載の強誘電体メモリ装置。
3.上記プログラム回路がさらに、上記強誘電体メモリセルのプログラム電圧としてそのプログラミングのために使用される複数の異なる電圧値を発生できる複数レベル電圧発生器を含む第1項記載の強誘電体メモリ装置。
4.上記強誘電体メモリセルが、アクセストランジスタに接続された1つの端子を持つ強誘電体キャパシタを含み、アクセストランジスタがメモリ操作中に強誘電体キャパシタをデータビット線に接続できる第1項記載の強誘電体メモリ装置。
5.上記強誘電体メモリセルに接続した読み出し回路をさらに含み、上記強誘電体メモリセルがプログラムされた複数の使用可能な状態の1つを確認できる第1項記載の強誘電体メモリ装置。
6.上記読み出し回路が、読み出し操作中にプログラムされた強誘電体メモリセルに関連した複数の異なる分極電荷密度の1つを示す上記強誘電体メモリセルからの入力電圧を受けて、分極電荷密度を示す出力信号を発生することのできるセンス増幅器を含む第5項記載の強誘電体メモリ装置。
7.強誘電体メモリセル内に複数の分極電荷密度レベルの1つに対応したデータ状態を書き込むための方法であって、
単一の分極方向に関連して複数のプログラム電圧を発生できるプログラム電圧回路をプログラムされる強誘電体メモリセルに接続し、そして
上記プログラム電圧回路からのプログラム電圧により、上記メモリセルを上記1つの分極方向に関連して複数の分極電荷密度レベルの1つに充電することを含む方法。
8.プログラム電圧により上記強誘電体メモリセルを複数の分極電荷密度レベルの1つに充電する上記ステップが、
上記セルのプレーン線にVss又は接地電位を加え、
上記強誘電体メモリセルをデータビット線に接続し、
上記強誘電体メモリセルに接続されたデータビット線を介してプログラム電圧を加え、そして
データビット線をメモリセル及びプログラム電圧回路から切り離し、そしてセルプレート線をVss又は接地電位から切り離すことを含む第7項に記載の方法。
9.上記強誘電体メモリセルをデータビット線に接続するステップが、
プログラムされる上記強誘電体メモリセルと関連したワード線を主張し、そして
ワード線への主張に基づいて、上記強誘電体メモリセルとデータビット線との間に接続されたアクセストランジスタを活性化することを含む第8項に記載の方法。
10.複数レベルFeRAMメモリ装置500についての方法と装置が開示される。メモリ装置500と関連した書き込み及び読み出し回路505を使用して、単一の分極方向に関連した複数データ状態が強誘電体メモリ装置に書き込まれそして読み出されることにより、単一セル510が複数ビットデータを含むことが可能となる。
電荷“Q”(y軸)と電圧“V”(x軸)を示し、典型的な強誘電体キャパシタ(FeCap)における“1”状態及び“0”状態の特性的位置関係を含む強誘電体キャパシタの特性曲線。 FeCapを横断して加えられる典型的な電圧方向と図1Aの強誘電体キャパシタの随伴する図式的な記号を示す図。 本発明による異なる電荷レベルにFeCapをプログラムできる能力を示す、FeRAMメモリセルに加えられた10μsプログラムパルスの電圧(x軸)及び平均のスイッチされた分極の単位面積当たり(y軸)の電荷を示すスイッチされた分極応答曲線。 本発明による強誘電体メモリ装置内に用いられるセルの強い電圧依存性を示す、1000秒後に失われるスイッチされた分極電荷のパーセンテイジを示す曲線をFeRAMメモリセルに加えられるプログラム電圧(x軸)及び%PSW(y軸)の関係で示す図。 本発明による強誘電体メモリ装置に用いられるセルのいくつかの特性パラメータを含む、プログラム電圧“V”(x軸)及び分極電荷密度“Q”(y軸)を示す強誘電体キャパシタの特性曲線。 本発明による強誘電体メモリ装置において3つの異なる電荷密度及びFeCapをプログラムできる3つの対応する飽和電荷レベルを含む、FeRAMメモリセルに加えられた1ボルト、1.5ボルト、及び2.0ボルトプログラムパルスに応答して発生されるプログラム電圧“V”(x軸)及び分極電荷密度“Q”(y軸)を示す、強誘電体キャパシタの3つの特性曲線のファミリー。 本発明による複数ビット強誘電体メモリ装置において、FeCapをプログラムすることができる4つの異なる分極電荷レベルに対応する4つのデータ状態を含む、FeRAMメモリセルに加えられた2つの異なる電圧プログラムパルスにより作られたプログラム電圧“V”(x軸)及び分極電荷密度“Q”(y軸)を示す、強誘電体キャパシタの2つの特性ヒシテリシス曲線のファミリー。 本発明のさまざまな観点が実行できる例示的な1ビット複数レベルFeRAMメモリ装置と関連したプログラミング及び読み出し電圧と、電荷密度レベルと、データ状態とを示す表。 本発明のさまざまな観点が実行できる例示的な2ビット複数レベルFeRAMメモリ装置と関連したプログラミング及び読み出し電圧と、電荷密度レベルと、データ状態とを示す表。 本発明のさまざまな観点が実行できる例示的な2ビット複数レベルFeRAMメモリ装置の十分な検知のために十分な電荷分離を持つ電圧範囲の識別を助けるため、図6Aの2つの曲線に示されるような、スイッチされた及びスイッチされない分極状態の2つの例示的な書き込み電圧に割り当てられた4つのデータ状態を含む、5つの書き込み電圧の1つで持ってセルをプログラミングした後に、FeRAMメモリセルから5つの読み出し電圧の1つで読み出すことのできるさまざまなスイッチされた(P)電荷レベル及びスイッチされてない(U)電荷レベルを示す表。 本発明のさまざまな観点が実行できる例示的な2ビット複数レベルFeRAMメモリ装置の十分な検知のために十分な電荷分離を持つ中央読み出し電圧において書き込み電圧の識別を助けるため、図7Aの表に示される5つの書き込み電圧の各々によりセルをプログラムした後、FeRAMメモリセルから1.5ボルトの読み出し電圧で読み出した5つのスイッチされた(P)電荷レベル及びスイッチされてない及び(U)電荷レベルを示す曲線。 本発明のさまざまな観点が実行できる例示的な複数レベルFeRAMメモリ装置を示すブロック図。 本発明のさまざまな観点が実行できるリフレッシュ回路を含んだ例示的な複数レベルFeRAMメモリ装置を示すブロック図。 本発明のさまざまな観点が実行できるリフレッシュ回路と、複数レベル結合プログラミング電圧及び基準電圧発生器とを含んだ例示的な複数レベルFeRAMメモリ装置を示すブロック図。 図9と同様な例示的な複数レベルFeRAMメモリ装置のセグメント部分を示す概略図。 図8及び図9の例示的な複数レベルFeRAMメモリ装置の複数レベルプログラム及び読み出し電圧発生器を示す概略図。 図8乃至図10の例示的な複数レベルFeRAMメモリ装置の複数レベルセンス増幅器を示す概略図。 図8乃至図10の例示的な複数レベルFeRAMメモリ装置の別の複数レベルセンス増幅器を示す概略図。 図9の例示的な複数レベルFeRAMメモリ装置の複数レベル基準電圧発生器を示す概略図。 図10の例示的な複数レベルFeRAMメモリ装置の複数レベル結合プログラミング電圧及び基準電圧発生器を示す概略図。 本発明による1ビット複数レベルFeRAMメモリ装置のFeRAMメモリセルへの2レベルのプログラムパルスを結合するための例示的な回路を示す概略図。 本発明による複数レベルFeRAMメモリ装置のFeRAMメモリセルへ奇数及び偶数ビット線を介して複数レベルのプログラムパルスを結合するための例示的な結合回路の部分を示す概略図。 本発明による複数レベルFeRAMメモリ装置のFeRAMメモリセルの配列へ奇数及び偶数ビット線を介して複数レベルのプログラム電圧及び基準電圧を結合するための別の例示的な回路を示す概略図。 本発明の1つの観点による強誘電体メモリセルへ複数レベルデータを書き込むための例示的な方法を示すフローチャート。 本発明の別の観点によるFeRAMメモリセルへ検知された複数レベルデータを回復するため及び強誘電体メモリセルから複数レベルデータを読み出すための例示的な方法を示すフローチャート。
符号の説明
500、530、600、700 複数レベルFeRAMメモリ装置
505、535         複数レベルプログラム/読み出しパルス発生器
510             FeRAMメモリセル
520             複数レベルセンス増幅器
525             複数のデータ状態

Claims (2)

  1.  強誘電体メモリセルと、
     上記強誘電体メモリセルを1つの分極方向で複数の異なる分極電荷密度レベルの1つに選択的にプログラムできるプログラム回路と、
    を含む強誘電体メモリ装置。
  2.  強誘電体メモリセル内に複数の分極電荷密度レベルの1つに対応したデータ状態を書き込むための方法であって、
     単一の分極方向に関連して複数のプログラム電圧を発生できるプログラム電圧回路をプログラムされる強誘電体メモリセルに接続し、そして
     上記プログラム電圧回路からのプログラム電圧により、上記メモリセルを上記1つの分極方向に関連して複数の分極電荷密度レベルの1つに充電することを含む方法。
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