JPH1145586A

JPH1145586A - 不揮発性半導体メモリ装置

Info

Publication number: JPH1145586A
Application number: JP19757097A
Authority: JP
Inventors: Sadao Yoshikawa; 定男吉川; Masanori Kajitani; 雅典梶谷
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1997-07-23
Filing date: 1997-07-23
Publication date: 1999-02-16

Abstract

(57)【要約】【目的】フローティングゲートを有する不揮発性半導
体メモリ装置で、動作速度を低下することなく、動作精
度を向上する。【構成】メモリセルアレイ２０と共に基準セルアレイ
３０及び予備セルアレイ４０を設ける。基準セルアレイ
３０と予備セルアレイ４０との動的な読み出し特性を一
致させるように予備セルアレイ４０に対して基準値を書
き込んだ後、予備セルアレイ４０とメモリセルアレイ２
０との静的な読み出し特性を一致させるようにメモリセ
ルアレイ２０に対して書き込みを行う。予備セルアレイ
４０に対する書き込みは、メモリセルアレイ２０の一括
消去動作に連続して行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、フローティングゲ
ートを有するメモリセルトランジスタによって多値デー
タの記憶を可能にする不揮発性半導体メモリ装置に関す
る。

【０００２】

【従来の技術】メモリセルが単一のトランジスタからな
る電気的に消去可能なプログラマブルＲＯＭ(EEPROM:El
ectrically Erasable Programmable ROM)においては、
フローティングゲートとコントロールゲートとを有する
２重ゲート構造のトランジスタによって各メモリセルが
形成される。このような２重ゲート構造のメモリセルト
ランジスタの場合、フローティングゲートのドレイン領
域側で発生したホットエレクトロンを加速してフローテ
ィングゲートに注入することでデータの書き込みが行わ
れる。そして、フローティングゲートに電荷が注入され
たか否かによるメモリセルトランジスタの動作特性の差
を検出することで、データの読み出しが行われる。

【０００３】図１２は、フローティングゲートを有する
不揮発性半導体メモリ装置のメモリセル部分の平面図
で、図１３は、そのＸ−Ｘ線の断面図である。この図に
おいては、コントロールゲートの一部がフローティング
ゲートに並んで配置されるスプリットゲート構造を示し
ている。Ｐ型のシリコン基板１の表面領域に、選択的に
厚く形成される酸化膜(LOCOS)よりなる複数の分離領域
２が短冊状に形成され、素子領域が区画される。シリコ
ン基板１上に、酸化膜３を介し、隣り合う分離領域２の
間に跨るようにしてフローティングゲート４が配置され
る。このフローティングゲート４は、１つのメモリセル
毎に独立して配置される。また、フローティングゲート
４上の酸化膜３ａは、フローティングゲート４の中央部
で厚く形成され、フローティングゲート４の端部を鋭角
にしている。これにより、データの消去動作時にフロー
ティングゲート４の端部で電界集中が生じ易いようにし
ている。複数のフローティングゲート４が配置されたシ
リコン基板１上に、フローティングゲート４の各列毎に
対応してコントロールゲート５が配置される。このコン
トロールゲート５は、一部がフローティングゲート４上
に重なり、残りの部分が酸化膜３を介してシリコン基板
１に接するように配置される。また、これらのフローテ
ィングゲート４及びコントロールゲート５は、それぞれ
隣り合う列が互いに面対称となるように配置される。コ
ントロールゲート５の間の基板領域及びフローティング
ゲート４の間の基板領域に、Ｎ型の第１拡散層６ｄ及び
第２拡散層６ｓが形成される。第１拡散層６ｄは、コン
トロールゲート５の間で分離領域２に囲まれてそれぞれ
が独立し、第２拡散層６ｓは、各フローティングゲート
４の間で、コントロールゲート５の延在する方向に連続
する。これらのフローティングゲート４、コントロール
ゲート５、第１拡散層６ｄ及び第２拡散層６ｓによりメ
モリセルトランジスタが構成される。このとき、第１拡
散層６ｄがドレインとなり、第２拡散層６ｓがソースと
なる。そして、コントロールゲート５上に、酸化膜７を
介して、アルミニウム配線８がコントロールゲート５と
交差する方向に配置される。このアルミニウム配線８
は、コンタクトホール９を通して、第１拡散層６ｄに接
続される。

【０００４】このような２重ゲート構造のメモリセルト
ランジスタの場合、フローティングゲート４に注入され
る電荷の量に応じてソース、ドレイン間のオン抵抗値が
変動する。そこで、フローティングゲート４に記憶情報
に応じた量の電荷を選択的に注入することにより、特定
のメモリセルトランジスタのオン抵抗値を多段階に変動
させるようにしている。

【０００５】図１３は、図１１に示したメモリセル部分
の回路図である。この図においては、メモリセルを４行
×４列に配置した場合を示している。２重ゲート構造の
メモリセルトランジスタ１１は、コントロールゲート５
がワード線１２に接続され、第１拡散層６ｄ（ドレイ
ン）及び第２拡散層６ｓ（ソース）がそれぞれビット線
１３及びソース線１４に接続される。各ビット線１３
は、それぞれ選択トランジスタ１５を介してデータ線１
６に接続されると共に、電圧値を読み出すセンスアンプ
（図示せず）に接続される。

【０００６】ソース線１４は、各行が共通に接続され、
各メモリセルトランジスタ１１に対して一定周期の書き
込みクロックφWを供給する。また、選択トランジスタ
１５を介して各ビット線１３に選択的に接続されるデー
タ線１５は、各メモリセルトランジスタ１１に対して選
択的に読み出しクロックφRを供給する。通常の装置で
は、同一行のメモリセルトランジスタ１１でそれぞれ共
通に形成されるコントロールゲート５自体がワード線１
２として用いられ、第１拡散層６ｄに接続されるアルミ
ニウム配線８がビット線１３として用いられる。また、
コントロールゲート５と平行して延在する第２拡散層６
ｓがソース線１４として用いられる。

【０００７】行選択信号ＬＳ１〜ＬＳ４は、ロウアドレ
ス情報に基づいて生成されるものであり、ワード線１２
の１本を選択することにより、メモリセルトランジスタ
１１の特定の行を活性化する。列選択信号ＣＳ１〜ＣＳ
４は、カラムアドレス情報に基づいて生成されるもので
あり、選択トランジスタ１５の１つをオンさせることに
より、メモリセルトランジスタ１１の特定の列を活性化
する。これにより、行列配置される複数のメモリセルト
ランジスタ１１の内の１つが、ロウアドレス情報及びカ
ラムアドレス情報に従って指定され、データ線１６に接
続される。

【０００８】メモリセルトランジスタ１１に対してデー
タを書き込む際には、メモリセルトランジスタ１１に対
し、ビット線１３から接地電位（例えば０Ｖ）を印加
し、ソース線１４から書き込み電位（例えば１４Ｖ）を
印加する。これにより、行選択信号ＬＳ１〜ＬＳ４及び
列選択信号ＣＳ１〜ＣＳ４に応答して選択された特定の
メモリセルトランジスタ１１において、データの書き込
み、即ち、フローティングゲート４への電荷の注入が行
われる。また、メモリセルトランジスタ１１に書き込ま
れたデータを読み出す際には、メモリセルトランジスタ
１１に対し、ビット線１３から読み出し電位（例えば５
Ｖ）を印加し、ソース線１４から接地電位（例えば０
Ｖ）を印加する。このとき、選択状態にあるメモリセル
トランジスタ１１を通して電流が流れ、ビット線１３の
電位がメモリセルトランジスタ１１のオン抵抗値に応じ
て変化するため、そのときのビット線電位をセンスアン
プにより読み出すように構成される。

【０００９】メモリセルトランジスタ１１に対してアナ
ログ情報を書き込む場合、記録精度を高めるため、電荷
の注入（書き込み）と注入量の確認（読み出し）とが短
い周期で繰り返される。即ち、メモリセルトランジスタ
１１への書き込みを少しずつ行いながら、その都度読み
出しを行い、記憶させようとしているデータの内容に読
み出し結果が一致した時点で書き込みを停止するように
構成される。例えば、図１４に示すように、書き込みク
ロックφwと読み出しクロックφRとが、互いに逆の位相
に設定され、ビット線１３及びソース線１４に、それぞ
れ一定の周期で書き込み電位あるいは読み出し電位の一
方と接地電位とが交互に印加される。これにより、書き
込みクロックφWが立ち上げられてソース線１４に書き
込み電位が印加され、ビット線１３に接地電位が印加さ
れる期間が書き込み期間Ｗとなる。また、読み出しクロ
ックφRが立ち上げられてビット線１３に読み出し電位
が印加され、ソース線１４に接地電位が印加される期間
が書き込み期間Ｒとなる。そして、読み出し動作におい
て、読み出し結果が記憶情報に対応付けられる所望の電
位に達した時点で書き込みクロックφWを停止するよう
に構成され、書き込み動作が終了となる。

【００１０】

【発明が解決しようとする課題】上述のメモリセルトラ
ンジスタ１１に対する読み出し動作においては、フロー
ティングゲートへの注入電荷量、即ち、書き込み量に応
じて変化するメモリセルトランジスタ１１のオン抵抗値
が読み出される。この読み出し方法の一つは、読み出し
負荷を介してビット線１３に読み出し電位を印加し、読
み出し負荷の抵抗値とメモリセルトランジスタ１１のオ
ン抵抗値との比に応じて変化するビット線電位ＶBLに対
して判定が行われる。このような静的判定方法は、短い
時間で判定を完了することができるため、高速動作に適
しているが、動作環境の影響を受けやすく、判定精度を
高くすることが困難である。また、その他の読み出し方
法は、一定の電位に充電したビット線１３をメモリセル
トランジスタ１１を介してソース線１４側へ放電し、あ
る期間経過したときのビット線電位ＶBLに対して判定が
行われる。このような動的判定方法は、静的判定方法と
は逆に、動作環境の影響を受けにくく、高い判定精度を
得ることができるが、判定を完了するまでにある程度の
時間を要するため、高速動作には適さない。

【００１１】そこで本発明は、多値情報を記憶するメモ
リセルトランジスタから高速且つ安定して正確に多値情
報を読み出すようにすることを目的とする。

【００１２】

【課題を解決するための手段】本発明は、上述の課題を
解決するために成されたもので、第１の特徴とするとこ
ろは、電気的に独立したフローティングゲートを有し、
このフローティングゲートに電荷を蓄積して多値情報を
記憶するメモリセルトランジスタと、上記メモリセルト
ランジスタと同一構造を有し、動的な読み出し特性が多
値情報の判定基準レベルに対応付けられた基準セルトラ
ンジスタと、上記メモリセルトランジスタと同一構造を
有し、上記基準セルトランジスタに対応付けられた予備
セルトランジスタと、上記予備セルトランジスタのソー
ス・ドレイン間に周期的に第１の電位差を与えて書き込
み動作を制御すると共に、この書き込み動作と交互に、
上記基準セルトランジスタ及び上記予備セルトランジス
タのソース・ドレイン間に第２の電位差を与えて読み出
し動作を制御する制御回路と、上記予備セルトランジス
タの動的な読み出し特性を上記基準セルトランジスタの
動的な読み出し特性と対比するダイナミック判定回路
と、を備え、上記予備セルトランジスタに対する書き込
み動作を上記ダイナミック判定回路の判定結果に応答し
て停止し、上記メモリセルトランジスタに対する多値情
報の判定基準値を上記予備セルトランジスタに記憶させ
ることにある。

【００１３】そして、第２の特徴とするところは、電気
的に独立したフローティングゲートを有し、このフロー
ティングゲートに電荷を蓄積して多値情報を記憶するメ
モリセルトランジスタと、上記メモリセルトランジスタ
と同一構造を有し、動的な読み出し特性が多値情報の判
定基準レベルに対応付けられた基準セルトランジスタ
と、上記メモリセルトランジスタと同一構造を有し、上
記基準セルトランジスタに対応付けられた予備セルトラ
ンジスタと、上記メモリセルトランジスタ及び上記予備
セルトランジスタのソース・ドレイン間に周期的に第１
の電位差を与えて書き込み動作を制御すると共に、この
書き込み動作と交互に、上記メモリセルトランジスタ、
上記基準セルトランジスタ及び上記予備セルトランジス
タのソース・ドレイン間に第２の電位差を与えて読み出
し動作を制御する制御回路と、上記予備セルトランジス
タの動的な読み出し特性を上記基準セルトランジスタの
動的な読み出し特性と対比するダイナミック判定回路
と、上記メモリセルトランジスタの静的な読み出し特性
を上記予備セルトランジスタの静的な読み出し特性と対
比するスタティック判定回路と、を備え、上記予備セル
トランジスタに対する書き込み動作を上記ダイナミック
判定回路の判定結果に応答して停止し、上記メモリセル
トランジスタに対する多値情報の判定基準値を上記予備
セルトランジスタに記憶させ、上記メモリセルトランジ
スタに対する書き込み動作を上記スタティック判定回路
の判定結果に応答して停止し、上記メモリセルトランジ
スタに多値情報を記憶させることにある。

【００１４】本発明によれば、書き込みの頻度が少ない
予備セルトランジスタに対しては、基準セルトランジス
タを基準とした動的判定方法によって判定基準レベルが
書き込まれる。これに対して、書き込み及び読み出しの
頻度が高いメモリセルトランジスタに対しては、判定基
準レベルが書き込まれた予備セルトランジスタを基準と
した静的判定方法により、書き込み情報が読み出され
る。

【００１５】

【発明の実施の形態】図１は、本発明の不揮発性半導体
メモリ装置の構成を示すブロック図であり、図２は、そ
の動作を説明するタイミング図である。本発明の不揮発
性半導体メモリ装置は、メモリセルアレイ２０、基準セ
ルアレイ３０、予備セルアレイ４０、書き込み／読み出
し制御回路５０、ダイナミック（動的）判定回路６０及
びスタティック（静的）判定回路７０より構成される。

【００１６】メモリセルアレイ２０は、行列配置された
複数のメモリセルトランジスタを含み、各メモリセルト
ランジスタの行毎にワード線配置され、列毎にビット線
がが配置される。尚、メモリセルトランジスタ自体は、
図１３に示すメモリセルトランジスタ１１と同一であ
り、フローティングゲート及びコントロールゲートを有
する。このメモリセルアレイ２０においては、予備セル
アレイ４０から読み出される判定電位に基づくスタティ
ック判定回路７０の判定動作に基づき、書き込み／読み
出し制御回路５０により多値情報の書き込み及び読み出
しが制御される。また、各メモリセルトランジスタに書
き込まれた多値情報については、ワード線の電位を所定
の高電位とすることにより、一括消去が可能である。

【００１７】基準セルアレイ３０は、メモリセルアレイ
２０のメモリセルトランジスタと同一構造を有する複数
の基準セルトランジスタを含み、メモリセルトランジス
タの配列に対応するように各基準セルトランジスタが配
置される。また、基準セルトランジスタは、メモリセル
アレイ２０で記憶しようとするする多値情報のステップ
数に応じて、動的な読み出し特性、即ち、所定量の電荷
を放電させるのに要する時間を段階的に設定する。例え
ば、メモリセルに４値の情報を記憶させる場合には、２
種類の書き込み基準値と３種類の読み出し基準値とを得
られるうように、５段階に設定される。この動的な読み
出し特性は、基準セルトランジスタのオン抵抗値と基準
セルトランジスタが接続される基準ビット線の容量との
比によって決定される。この基準セルアレイ３０におい
ては、図２に示すように、メモリセルアレイ２０に対す
る一括消去動作に続いて行われる予備セルアレイ４０へ
の書き込み動作の際、時間経過と共にそれぞれ固有の変
化を示す所定の基準値が取り出され、ダイナミック判定
回路６０へ供給される。

【００１８】予備セルアレイ４０は、メモリセルアレイ
２０のメモリセルトランジスタと同一構造を有する予備
セルトランジスタを含む。予備セルトランジスタは、メ
モリセルアレイ２０で記憶しようとする多値情報のステ
ップ数、即ち、基準セルアレイ３０で設定される動的な
読み出し特性の段階数に応じた数が、メモリセルアレイ
２０のメモリセルトランジスタの各行に対応して配置さ
れる。予備セルアレイ４０においては、メモリセルアレ
イ２０で情報の一括消去が行われたとき、同時に一括消
去が行われる。そして、図２に示すように、一括消去動
作に続いて、基準セルアレイ３０から得られる経時変化
する基準値に基づくダイナミック判定回路６０の判定動
作に従い、書き込み／読み出し制御回路５０の制御によ
って新たに判定値の書き込みが成される。さらに、予備
セルアレイ４０では、メモリセルアレイ２０の書き込み
動作の際、書き込む多値情報に応じた書き込み基準値が
取り出され、スタティック判定回路７０へ供給される。
また、メモリセルアレイ２０に書き込まれた多値情報を
読み出す際には、読み出し基準値が取り出されてそれぞ
れスタティック判定回路７０に供給される。

【００１９】書き込み／読み出し制御回路５０は、書き
込み動作において、メモリセルアレイ２０及び予備セル
アレイ４０に対して、メモリセルトランジスタ及び予備
セルトランジスタの書き込み動作に必要な電圧を供給す
る。また、読み出し動作において、メモリセルアレイ２
０、基準セルアレイ３０及び予備セルアレイ４０に対し
て、メモリセルトランジスタ及び予備セルトランジスタ
の読み出し動作に必要な電圧を供給する。この読み出し
動作では、基準セルアレイ３０及び予備セルアレイ４０
で動的な特性の読み出しを行うとき、一定の期間電圧を
供給した後に電圧供給を停止し、メモリセルアレイ２０
及び予備セルアレイ４０で静的な特性の読み出しを行う
とき、継続して電圧を供給する。

【００２０】ダイナミック判定回路６０は、基準セルア
レイ３０から供給される基準値の経時変化と予備セルア
レイ４０からの読み出し値の経時変化とを対比し、互い
の一致が得られたときに、書き込み／読み出し制御回路
５０に対して書き込み停止の指示与える。スタティック
判定回路７０は、予備セルアレイ４０から供給される基
準値とメモリセルアレイ２０からの読み出し値とを対比
し、互いの一致が得られたときに、書き込み／読み出し
制御回路５０に対して書き込み停止の指示与える。この
ときの基準値の選択を記憶させる多値情報に対応付ける
ことで、メモリセルアレイ２０に所望の多値情報が書き
込まれる。また、スタティック判定回路７０は、予備セ
ルアレイ４０から供給される基準値とメモリセルアレイ
２０からの読み出し値とを対比し、その比較結果に基づ
いて、読み出し値が表す多値情報を再生する。このスタ
ティック判定回路７０による一致の判定は、ダイナミッ
ク判定回路６０における動的な特性の対比とは異なり、
単純な電圧の比較であるため、短い時間での判定が可能
である。

【００２１】以上の装置によれば、予備セルアレイ３０
に対して高精度の書き込みが可能なダイナミック判定方
式により判定値の書き込みが行われ、メモリセルアレイ
４０に対して高速の書き込みが可能なスタティック判定
方式により多値情報の書き込みが行われる。予備セルア
レイ４０に対する書き込みは、メモリセルアレイ２０の
消去動作に続いて集中的に行われるため、時間的な余裕
があり、高速動作が困難であっても書き込み精度が高い
ダイナミック判定方式が用いられる。これに対して、メ
モリセルアレイ２０に対する書き込みは、任意に入力さ
れる多値情報に応じて不定期に行われるため、高速動作
に適したスタティック判定方式が用いられる。

【００２２】図３は、本発明の不揮発性半導体メモリ装
置の基準セルアレイ３０、予備セルアレイ４０及びスタ
ティック判定回路６０の構成の一例を示す回路図であ
り、図４は、その動作を説明するタイミング図である。
この図においては、４値（２ビット分）の情報を記憶で
きるようにするため、中間レベルを示す２種類の基準値
を供給できるようにする場合を示す。

【００２３】基準セルアレイ３０は、基準セルトランジ
スタ３１、基準ビット線３２及び容量切り換え回路３３
を有する。この基準セルアレイ３０には、読み出し／書
き込み制御回路５０からプリチャージクロックφCが供
給され、メモリセルアレイ２０と共通の行選択信号ＬＳ
１〜ＬＳ４が供給される。基準セルトランジスタ３１
は、図１３に示すメモリセルトランジスタ１１と同一構
造であり、フローティングゲート及びコントロールゲー
トを備えたスプリットゲート構造を有している。複数の
基準セルトランジスタ３１は、それぞれ消去状態（フロ
ーティングゲートに電荷が蓄積されていない状態）に維
持され、各行毎に基準ビット線３２と接地点との間に、
それぞれ並列に接続される。これらの基準セルトランジ
スタ３１のコントロールゲートは、メモリセルアレイ２
０及び予備セルアレイ４０と共通のワード線２２に接続
され、行選択信号ＬＳ１〜ＬＳ４が印加される。これに
より、各基準セルトランジスタ３１は、予備セルアレイ
４０の予備セルトランジスタ４１と同一行で同時に選択
される。基準ビット線３２は、基準セルトランジスタ３
１の各列に沿って配置され、各基準セルトランジスタ３
１のドレイン側が接続される。この基準ビット線３２
は、読み出し／書き込み制御回路５０及びダイナミック
判定回路６０に接続され、読み出し／書き込み制御回路
５０からプリチャージクロックφCが印加される。容量
切り換え回路３３は、２種類の基準値に対応して基準ビ
ット線３２の容量を２段階で変化させる。即ち、後述す
る予備ビット線４２の容量（Ｃ）に対して、基準ビット
線３２の容量を１．５倍または３倍とするように切り換
えられる。これらの容量の差は、予備ビット線４２を構
成する配線と同一構造の配線を複数本並列に配置し、そ
れらの配線を選択的に基準ビット線３２に接続するよう
にして得ることができる。例えば、基準ビット線３２
に、２本の配線を接続して３倍の容量（３Ｃ）とし、１
／２の長さに切断した配線を接続して１．５倍の容量
（１．５Ｃ）とする。

【００２４】ところで、基準セルアレイ３０について
は、容量切り換え回路３３を設ける他に、基準セルトラ
ンジスタ３１を２列に配置し、予備ビット線４２に対す
る各列の容量比が１：１．５：３となる基準ビット線を
接続して２種類の基準値を得られるようにしてもよい。
この場合、２本の基準ビット線の内の１本を選択してダ
イナミック判定回路６０に接続するように構成される。

【００２５】予備セルアレイ４０は、複数の予備セルト
ランジスタ４１、予備ビット線４２、予備ソース線４３
及び列選択回路４４を有する。この予備セルアレイ４０
には、読み出し／書き込み制御回路５０からプリチャー
ジクロックφC及び書き込みクロックφWが供給され、メ
モリセルアレイ２０と共通の行選択信号ＬＳ１〜ＬＳ４
が供給される。

【００２６】予備セルトランジスタ４１は、基準セルト
ランジスタ３１と同様、図１３に示すメモリセルトラン
ジスタ１１と同一構造であり、フローティングゲート及
びコントロールゲートを備えたスプリットゲート構造を
有している。各予備セルトランジスタ４１は、２種類の
基準値に対応し、各行毎に２つずつ位置するように２列
に配置される。各予備セルトランジスタ４１のコントロ
ールゲートは、各行毎に、ワード線２２に共通に接続さ
れ、行選択信号ＬＳ１〜ＬＳ４が印加される。これによ
り、基準セルアレイ３０の基準セルトランジスタ３１と
共に、行選択信号ＬＳ１〜ＬＳ４に応答して同時に活性
化される。予備ビット線４２は、予備セルトランジスタ
４１の各列に沿って配置され、各予備セルトランジスタ
４１のドレイン側が接続される。この予備ビット線４２
は、読み出し／書き込み制御回路５０及び列選択回路４
４に接続され、読み出し／書き込み制御回路５０からプ
リチャージクロックφCが印加されると共に、何れか１
本が選択されてダイナミック判定回路６０に接続され
る。予備ソース線４３は、ワード線２２と並行して、予
備セルトランジスタ４１の各行に沿って配置され、各予
備セルトランジスタ４１のソース側が接続される。この
予備ソース線４３は、全ての行が共通に読み出し／書き
込み制御回路５０に接続され、読み出し／書き込み制御
回路５０から書き込みクロックφWが印加される。列選
択回路４４は、予備ビット線４２の内の１つを選択し、
ダイナミック判定回路６０に接続する。この列選択回路
４４の選択動作は、基準セルアレイ３０の容量切り換え
回路３３の切り換え動作に同期し、予備セルトランジス
タ４１の各列毎に書き込みの基準値を切り換えるように
している。

【００２７】書き込み／読み出し制御回路５０は、基準
ビット線３２、予備ビット線４２及び予備ソース線４３
に接続され、基準ビット線３２及び予備ビット線４２に
対してプリチャージクロックφCを供給し、予備ソース
線４３に対して書き込みクロックφWを供給する。書き
込みクロックφWは、図４に示すように、一定の周期で
立ち上がりと立ち下がりとを繰り返し、ハイレベルの期
間に書き込み期間を設定し、ロウレベルの期間に読み出
し期間を設定する。プリチャージクロックφCは、図４
に示すように、書き込みクロックφWと同一周期を有
し、書き込みクロックφWの立ち下がりの直後に立ち上
がり、書き込みクロックφWの立ち下がりの期間の前半
で基準ビット線３２ａ〜３２ｃ及び予備ビット線４２を
所定の電位に充電する。書き込みクロックφWがロウレ
ベルとなる読み出し期間は、プリチャージクロックφC
の立ち下がりまでがプリチャージ期間となり、残りが判
定期間となる。従って、書き込み期間においては、予備
セルトランジスタ４１に対して、予備ビット線４２から
接地電位、予備ソース線４３から書き込み電位がそれぞ
れ印加される。これにより、行選択信号ＬＳ１〜ＬＳ４
に応答して選択された特定の予備セルトランジスタ４１
に書き込み電流が流れ、予備セルトランジスタ４１への
書き込み、即ち、予備セルトランジスタ４１のフローテ
ィングゲートへの電荷の注入が行われる。また、読み出
し期間においては、プリチャージ期間で各基準ビット線
３２及び予備ビット線４２が電源電位まで充電された
後、判定期間で基準セルトランジスタ３１及び予備セル
トランジスタ４１を通して放電が行われる。

【００２８】ダイナミック判定回路６０は、２つの差動
アンプ６１、６２及びフリップフロップ６３を含む。こ
のダイナミック判定回路６０は、基準セルトランジスタ
３１を通して放電したときの基準ビット線３２の電位Ｖ
Rの変動と、予備セルトランジスタ４１を通して放電し
たときの予備ビット線４２の電位ＶPの変動とを対比さ
せて予備セルトランジスタ４１の書き込み状態を判定す
る。

【００２９】第１の差動アンプ６１は、列選択回路４４
で選択して取り出された予備ビット線４２の電位ＶPを
反転入力に受けると共に、接地電位から電源電位の間の
所定値に設定される判定電位ＶTHを非反転入力に受け、
その比較出力ＣD0を各フリップフロップ６３のデータ入
力に与える。第２の差動アンプ６２は、基準ビット線３
２の電位ＶRを反転入力に受けると共に、差動アンプ４
５と共通の判定電位ＶTHを非反転入力に受け、その比較
出力ＣD1をフリップフロップ６３のタイミング入力に与
える。フリップフロップ６３は、ラッチとして動作する
ものであり、第１の差動アンプ６１の比較出力ＣD0を第
２の差動アンプ６２の比較出力ＣD1の立ち上がりのタイ
ミングでラッチし、そのラッチ出力を書き込み停止信号
ＣＷDとして書き込み／読み出し制御回路５０に供給す
る。

【００３０】予備セルトランジスタ４１の書き込み状態
を判定する場合、先ず、基準ビット線３２及び予備ビッ
ト線４２をそれぞれ電源電位ＶDDまで充電し、予備ソー
ス線４３を接地する。続いて、行選択信号ＬＳ１〜ＬＳ
４に応じてワード線２２の１本を選択状態とし、その行
の基準セルトランジスタ３１を活性化して基準ビット線
３２及び予備ビット線４２を基準セルトランジスタ３１
及び予備セルトランジスタ４１を通して放電させる。予
備セルトランジスタ４１が消去状態にあるとき、基準セ
ルトランジスタ３１に流れる電流ＩRと予備セルトラン
ジスタ４１に流れる電流ＩPとは等しくなるが、基準ビ
ット線３２と予備ビット線４２とで容量に差があるた
め、それぞれの電位ＶRと電位ＶPとの降下速度に差が生
じる。例えば、基準ビット線３２の容量を予備ビット線
４２の容量の１．５倍に設定した場合の電位ＶR1は、図
５に示すように、電位ＶPよりも降下速度が遅くなる。
同様に、基準ビット線３２の容量を予備ビット線４２の
容量の３倍に設定した場合の電位ＶR2は、さらに降下速
度が遅くなる。そこで、ダイナミック判定回路６０にお
いては、電位ＶR1、ＶR2が判定電位ＶThまで降下したと
きのタイミングｔ１、ｔ２で、第１の差動アンプ６１の
比較出力ＣD0をラッチし、そのときの予備ビット線４２
の電位ＶPが判定電位ＶTHより低下しているか否かを判
定している。

【００３１】予備セルトランジスタ４１では、フローテ
ィングゲートに保持される電荷量が多くなるとオン抵抗
値が高くなるため、書き込み動作が繰り返される度に、
予備セルトランジスタ４１を流れる電流ＩPは減少す
る。このため、予備ビット線４２の電位ＶPの降下速度
は、予備セルトランジスタ４１に対する書き込み動作が
繰り返される毎に段階的に遅くなる。そこで、予備セル
トランジスタ４１に、電位ＶR1、ＶR2に対応する２種類
の基準値を記憶させる場合には、各タイミングｔ１、ｔ
２において、電位ＶPが判定電位ＶTHに達するまで書き
込み動作を繰り返す。

【００３２】ところで、４値の情報を記憶する場合、書
き込み用に用いられる２種類の基準値に加えて、４値を
区別するための読み出し用の３種類の判定基準値が必要
となる。即ち、図６に示すように、４つの状態に対応す
る４種類の基準値ＶR0〜ＶR3と共に、これらの４値の間
のしきい値となる３種類の判定基準値Ｖr1〜Ｖr3が必要
である。読み出し動作において、安定した判定を行うた
めには、書き込み用基準値ＶR0〜ＶR3と読み出し用基準
値Ｖr1〜Ｖr3との差を大きくすることが好ましいため、
一般的は、接地電位から電源電位までの間を６分割する
７種類の電位を基準値に選ぶようにしている。基準セル
アレイ３０においては、基準ビット線３２の容量を１．
５Ｃ、３Ｃとして２種類の基準値ＶR1、ＶR2を得ると同
時に、基準ビット線３２の容量を１．２Ｃ、２Ｃ、６Ｃ
とすることにより、基準値Ｖr1〜Ｖr3を得ることができ
る。尚、ＶR0及びＶR3は、接地電位及び電源電位により
得られるため、基準セルアレイ３０で基準値を設定する
必要はない。このような読み出し用の３種類の基準値Ｖ
r1〜Ｖr3は、図７に示すように、４種類の基準値ＶR0〜
ＶR3に対して、それぞれの間の特性を示すことになる。
これらの基準値Ｖr1〜Ｖr3を得られるようにするには、
予備セルアレイ４０において、図３に示す２列の予備セ
ルトランジスタ４１に加えて、さらに３列の予備セルト
ランジスタ４１が必要となる。

【００３３】図８は、本発明の不揮発性半導体メモリ装
置の基準セルアレイ３０、予備セルアレイ４０及びダイ
ナミック判定回路６０の構成のその他の例を示す回路図
である。この図において、基準セルアレイ３０及び予備
セルアレイ４０の構成は、座図３に示す構成と同一であ
り、ダイナミック判定回路６０’の構成のみが異なって
いる。

【００３４】ダイナミック判定回路６０’は、差動アン
プ６４及びフリップフロップ６５を含む。このダイナミ
ック判定回路６０’は、図３に示すダイナミック判定回
路６０と同様に、基準ビット線３２の電位ＶRの変動と
予備ビット線４２の電位ＶPの変動とを対比させて予備
セルトランジスタ４１の書き込み状態を判定する。差動
アンプ６４は、列選択回路４４で選択される予備ビット
線４２の電位ＶPを反転入力に受けると共に、基準ビッ
ト線３２の電位ＶRを非反転入力に受け、その比較出力
ＣD0を各フリップフロップ６５のデータ入力に与える。
フリップフロップ６５は、ラッチとして動作するもので
あり、差動アンプ６４の比較出力ＣD0をタイミング入力
に与えられるタイミング信号ＳＴの立ち上がりでラッチ
し、ラッチ出力を書き込み停止信号ＣＷDとして書き込
み／読み出し制御回路５０に供給する。即ち、基準ビッ
ト線３２及び予備ビット線４２の放電開始から一定の時
間を経過して立ち上げられるタイミング信号ＳＴに応じ
て、電位ＶRと電位ＶPとを比較した比較結果ＣD0を取り
出せるように構成される。

【００３５】予備セルトランジスタ４１の書き込み状態
の判定動作において、基準セルアレイ３０及び予備セル
アレイ４０に対する読み出し／書き込み制御回路５０の
制御動作は、図３の場合と同一である。ここで、ダイナ
ミック判定回路６０’は、図５に示すように、放電開始
から所定の時間を経過したタイミングｔａで差動アンプ
６４の比較出力ＣD0をラッチすることにより、基準ビッ
ト線３２の電位ＶRと予備ビット線４２の電位ＶPとを比
較する。このタイミングｔａが、タイミング信号ＳＴの
立ち上がりによって設定される。そして、書き込み動作
の繰り返しによって予備セルトランジスタ４１のオン抵
抗値が段階的に高くなり、電位ＶPが電位ＶRより高くな
った時点で書き込み動作を停止させる。

【００３６】図９は、本発明の不揮発性半導体メモリ装
置のメモリセルアレイ２０、予備セルアレイ４０及びス
タティック判定回路７０の構成の一例を示す回路図であ
り、図１０は、その動作を説明するタイミング図であ
る。尚、メモリセルアレイ２０に対する書き込み及び読
み出しの各動作は、予備セルアレイ４０に対する所定の
書き込み動作が完了した後に行われる。

【００３７】メモリセルアレイ２０は、複数のメモリセ
ルトランジスタ２１、ワード線２２、ビット線２３、ソ
ース線２４、選択トランジスタ２５及びデータ線２６を
有する。このメモリセルアレイ２０には、読み出し／書
き込み制御回路５０から読み出しクロックφR及び書き
込みクロックφWが供給され、ロウアドレス情報から生
成される行選択信号ＬＳ１〜ＬＳ４が供給される。

【００３８】メモリセルトランジスタ２１は、図１３の
メモリセルトランジスタ１１と同一のスプリットゲート
構造を有しており、例えば、４行×２列に行列配置され
る。ワード線２２は、メモリセルトランジスタ２１の各
行に対応するように配置され、各メモリセルトランジス
タ２１のコントロールゲートに接続される。このワード
線２２は、基準セルアレイ３０及び予備セルアレイ４０
に対して共通に接続され、行選択信号ＬＳ１〜ＬＳ４に
応答して、メモリセルトランジスタ２１と共に同一行の
基準セルトランジスタ３１及び予備セルトランジスタ４
１を同時に活性化する。ビット線２３は、メモリセルト
ランジスタ２１の各列毎の配列に沿って配置され、各メ
モリセルトランジスタ２１のドレイン側が接続される。
このビット線２３は、読み出し／書き込み制御回路５０
に接続されると共に、選択トランジスタ２５を介してデ
ータ線２６に接続される。そして、ビット線２３には、
読み出し／書き込み制御回路５０から読み出しクロック
φRが印加される。ソース線２４は、ワード線２２と並
行して、メモリセルトランジスタ２１の各行に沿って配
置され、各メモリセルトランジスタ２１のソース側が接
続される。このソース線２４は、全ての行が共通に読み
出し／書き込み制御回路５０に接続され、読み出し／書
き込み制御回路５０から書き込みクロックφWが印加さ
れる。選択トランジスタ２５は、行選択信号ＬＳ１〜Ｌ
Ｓ４と共に与えられる列選択信号ＣＳ１、ＣＳ２に応答
し、ビット線２３の内の１つを選択し、データ線２６に
接続する。データ線２６は、スタティック判定回路７０
に接続され、ビット線２３に生じる電位をスタティック
判定回路７０に伝える。

【００３９】予備セルアレイ４０は、図３と同一のもの
であり、複数の予備セルトランジスタ４１、予備ビット
線４２及び予備ソース線４３を有する。この予備セルア
レイ４０では、２本の予備ビット線４２が、そのままス
タティック判定回路７０に接続される。そして、予備ビ
ット線４２には、読み出し／書き込み制御回路５０から
読み出しクロックφRが供給される。また、予備ソース
線４３には、書き込み動作には関係なく、常に接地電位
が印加される。この予備セルアレイ４０の各予備セルト
ランジスタ４１には、ダイナミック制御回路６０の判定
動作に基づく書き込みが成されており、各列に２種類の
基準値に従う情報が記憶されている。これにより、各列
の予備セルトランジスタ４１は、オン抵抗値が互いに異
なる値に設定され、書き込みクロックφRが立ち上げら
れたときに各予備ビット線４２から２種類の基準値ＶP
1、ＶP2を供給するように構成される。この基準値ＶP
1、ＶP2は、基準セルアレイ３０から得られる基準値ＶR
1、ＶR2に対応するものであり、通常は、それぞれ電源
電位ＶDDの１／３、２／３に一致する。

【００４０】書き込み／読み出し制御回路５０は、ビッ
ト線２３、ソース線２４、予備ビット線４２及び予備ソ
ース線４３に接続され、ビット線２３及び予備ビット線
４２に対して読み出しクロックφRを供給し、ソース線
２４に対して書き込みクロックφWを供給する。書き込
みクロックφWは、図１０に示すように、一定の周期で
立ち上がりと立ち下がりとを繰り返し、ハイレベルの期
間にメモリセルトランジスタ２１のソースドレイン間に
書き込み用に設定される所定の電位差を与えることによ
り、フローティングゲートへの電荷の注入を行う。読み
出しクロックφRは、書き込みクロックφWとは逆の位相
を有し、書き込みクロックφWがロウレベルの期間に、
ビット線２３及び予備ビット線４２に一定の読み出し負
荷を介して読み出し用の電位を印加する。

【００４１】スタティック判定回路７０は、一対の差動
アンプ７１ａ、７１ｂ及び判定回路７２を含む。このス
タティック判定回路７０は、データ線２６の電位ＶBと
予備ビット線４２から得られる基準値ＶP1、ＶP2とを対
比し、メモリセルトランジスタ２１の書き込み状態を判
定する。差動アンプ７１ａ、７１ｂは、予備ビット線４
２の電位ＶP1、ＶP2をそれぞれ反転入力に受けると共
に、データ線２６の電位ＶBを非反転入力に受け、各比
較出力ＣS1、ＣS2を判定回路７２に与える。判定回路７
２は、メモリセルアレイ２０に対する書き込み動作にお
いて、メモリセルトランジスタ２１に中間値を書き込む
とき、電位ＶBが基準値ＶP1、ＶP2の内の所望の何れか
に達した時点で立ち上げられる書き込み停止信号ＣＷS
を発生し、書き込み／読み出し制御回路５０に供給す
る。

【００４２】メモリセルトランジスタ２１の書き込み状
態を判定する場合、ビット線２３及びと予備ビット線４
２に、それぞれ読み出し電位が印加される。この読み出
し電位の印加は、一定の読み出し負荷を介して行われる
ため、ビット線２３の電位ＶB1、ＶB2及び予備ビット線
の電位ＶP1、ＶP2は、読み出し負荷とメモリセルトラン
ジスタ２１及び予備セルトランジスタ４１との抵抗比に
よって変化する。このとき、予備セルトランジスタ４１
に対しては、書き込みが行われないため、予備ビット線
４２の電位ＶP1、ＶP2は一定値となる。これに対して、
ビット線２３の電位ＶBは、書き込み動作が繰り返され
る度に各メモリセルトランジスタ２１のオン抵抗値が段
階的に高くなるため、書き込み動作の繰り返しの回数に
比例して高くなる。そこで、判定回路７２において、各
差動アンプ７１ａ、７１ｂの比較出力ＣS1、ＣS2が反転
した時点で書き込み停止信号ＣＷSを立ち上げるように
すれば、メモリセルトランジスタ２１に中間値情報を書
き込むことができる。

【００４３】尚、メモリセルトランジスタ２１に対する
消去動作は、ビット線２３及びソース線２４を接地電位
に固定した状態で、ワード線２２に所定の高電位を印加
してフローティングゲートの電荷をコントロールゲート
側へ引き抜くようにして達成できる。この消去動作は、
メモリセルアレイ２０と共に予備セルアレイ４０におい
て同時に行われる。

【００４４】ところで、メモリセルトランジスタ２１に
記憶された中間値情報を読み出す際には、上述したよう
に、３種類の判定基準値が用いられる。この判定基準値
は、予備セルアレイ４０において、予備セルトランジス
タ４１及び予備ビット線４２をさらに３列配置し、その
予備ビット線４２から取り出すことができる。そして、
スタティック判定回路７０において、３種類の判定基準
値と読み出されるデータ線２６の電位ＶBとを３つの差
動アンプを用いて同時に比較し、その比較結果から多値
情報を判定することができる。

【００４５】以上の実施の形態においては、４値の情報
を記憶する場合を例示したが、予備セルアレイを６列あ
るいはそれ以上配置することにより８値あるいはそれ以
上の多値情報を記憶させることも可能である。通常、ｎ
値（ｎは４以上の整数）の情報を記憶する際、書き込み
用の基準値がｎ−２値、読み出し用の基準値がｎ−１値
（合計で２ｎ−３値）必要であり、それぞれの基準値に
対応して基準セルアレイ３０及び予備セルアレイ４０を
構成すれば、ステップ数に拘わらず多値情報の記憶が可
能になる。

【００４６】

【発明の効果】本発明によれば、十分な動作時間を確保
できる予備セルアレイに対しては、高精度の書き込みが
可能なダイナミック方式により書き込みの判定が行わ
れ、動作時間を長く確保できないメモリセルアレイに対
しては、高速動作に適したスタティック方式により書き
込みの判定が行われる。従って、動作速度を低下させる
ことなく、多値情報を高い精度で記憶できるようにな
り、結果的にメモリセルトランジスタの分解能を向上し
て、さらなる多値化が望める。

【００４７】また、メモリセルアレイの一括消去動作に
連続して、予備セルアレイに対する基準値の書き込みを
行うようにしたことで、メモリセルアレイに対する情報
の書き込み及び読み出しに十分な時間を割り当てること
ができ、動作速度の向上が図れる。

【図面の簡単な説明】

【図１】本発明の不揮発性半導体メモリ装置の構成を示
すブロック図である。

【図２】本発明の不揮発性半導体メモリ装置の動作を説
明するタイミング図である。

【図３】本発明の第１の主要部分の構成の一例を示す回
路図である。

【図４】図３の動作を説明するタイミング図である。

【図５】読み出し動作の際の基準ビット線の電位の降下
の状態を示す特性図である。

【図６】読み出し動作の際の基準値と書き込み動作の際
の基準値の関係図である。

【図７】読み出し動作及び書き込み動作の際の基準ビッ
ト線の電位の降下の状態を示す特性図である。

【図８】本発明の第１の主要部分の構成のその他の例を
示す回路図である。

【図９】本発明の第２の主要部分の構成の一例を示す回
路図である。

【図１０】図９の動作を説明するタイミングである。

【図１１】従来の不揮発性半導体メモリ装置のメモリセ
ルの構造を示す平面図である。

【図１２】図１１のＸ−Ｘ線の断面図である。

【図１３】従来の不揮発性半導体メモリ装置の構成を示
す回路図である。

【図１４】書き込みクロック及び読み出しクロックの波
形図である。

【符号の説明】

１半導体基板２分離領域３、３ａ、７酸化膜４フローティングゲート５制御ゲート６ｄドレイン領域６ｓソース領域８アルミニウム配線９コンタクトホール１１、２１メモリセルトランジスタ１２、２２ワード線１３、２３ビット線１４、２４ソース線１５、２５選択トランジスタ１６、２６データ線２０メモリセルアレイ３０基準セルアレイ３１基準セルトランジスタ３２基準ビット線３３容量切り換え回路４０予備セルアレイ４１予備セルトランジスタ４２予備ビット線４３予備ソース線４４列選択回路５０読み出し／書き込み制御回路６０、６０’ ダイナミック判定回路６１、６２、６４差動アンプ６３、６５フリップフロップ７０ダイナミック判定回路７１ａ、７１ｂ差動アンプ７２判定回路

Claims

【特許請求の範囲】

【請求項１】電気的に独立したフローティングゲート
を有し、このフローティングゲートに電荷を蓄積して多
値情報を記憶するメモリセルトランジスタと、上記メモ
リセルトランジスタと同一構造を有し、動的な読み出し
特性が多値情報の判定基準レベルに対応付けられた基準
セルトランジスタと、上記メモリセルトランジスタと同
一構造を有し、上記基準セルトランジスタに対応付けら
れた予備セルトランジスタと、上記予備セルトランジス
タのソース・ドレイン間に周期的に第１の電位差を与え
て書き込み動作を制御すると共に、この書き込み動作と
交互に、上記基準セルトランジスタ及び上記予備セルト
ランジスタのソース・ドレイン間に第２の電位差を与え
て読み出し動作を制御する制御回路と、上記予備セルト
ランジスタの動的な読み出し特性を上記基準セルトラン
ジスタの動的な読み出し特性と対比するダイナミック判
定回路と、を備え、上記予備セルトランジスタに対する
書き込み動作を上記ダイナミック判定回路の判定結果に
応答して停止し、上記メモリセルトランジスタに対する
多値情報の判定基準値を上記予備セルトランジスタに記
憶させることを特徴とする不揮発性半導体メモリ装置。
【請求項２】電気的に独立したフローティングゲート
を有し、このフローティングゲートに電荷を蓄積して多
値情報を記憶するメモリセルトランジスタと、上記メモ
リセルトランジスタと同一構造を有し、動的な読み出し
特性が多値情報の判定基準レベルに対応付けられた基準
セルトランジスタと、上記メモリセルトランジスタと同
一構造を有し、上記基準セルトランジスタに対応付けら
れた予備セルトランジスタと、上記メモリセルトランジ
スタ及び上記予備セルトランジスタのソース・ドレイン
間に周期的に第１の電位差を与えて書き込み動作を制御
すると共に、この書き込み動作と交互に、上記メモリセ
ルトランジスタ、上記基準セルトランジスタ及び上記予
備セルトランジスタのソース・ドレイン間に第２の電位
差を与えて読み出し動作を制御する制御回路と、上記予
備セルトランジスタの動的な読み出し特性を上記基準セ
ルトランジスタの動的な読み出し特性と対比するダイナ
ミック判定回路と、上記メモリセルトランジスタの静的
な読み出し特性を上記予備セルトランジスタの静的な読
み出し特性と対比するスタティック判定回路と、を備
え、上記予備セルトランジスタに対する書き込み動作を
上記ダイナミック判定回路の判定結果に応答して停止
し、上記メモリセルトランジスタに対する多値情報の判
定基準値を上記予備セルトランジスタに記憶させ、上記
メモリセルトランジスタに対する書き込み動作を上記ス
タティック判定回路の判定結果に応答して停止し、上記
メモリセルトランジスタに多値情報を記憶させることを
特徴とする不揮発性半導体メモリ装置。
【請求項３】上記メモリセルトランジスタを複数個行
列配置してメモリセルアレイを成し、上記基準セルトラ
ンジスタを上記メモリセルアレイの各行毎に配置して基
準セルアレイを成すと共に、上記予備セルトランジスタ
を上記メモリセルアレイの各行毎に配置して予備セルア
レイを成し、上記基準セルアレイ内の各基準セルトラン
ジスタ及び上記予備セルアレイ内の各予備セルトランジ
スタを上記メモリセルアレイ内の各メモリセルトランジ
スタと同一行で同時に選択可能としたことを特徴とする
請求項１または請求項２に記載の不揮発性半導体メモリ
装置。
【請求項４】上記予備セルアレイは、各予備セルトラ
ンジスタの情報が、上記メモリセルアレイの各メモリセ
ルトランジスタにおける情報の一括消去動作と同時に消
去された後、上記基準セルアレイ内の各基準セルトラン
ジスタに基づく新たな書き込みが成されることを特徴と
する請求項３に記載の不揮発性半導体メモリ装置。