KR100432879B1

KR100432879B1 - 강유전체 랜덤 액세스 메모리 장치의 데이터 감지 방법

Info

Publication number: KR100432879B1
Application number: KR10-2001-0011133A
Authority: KR
Inventors: 최문규; 전병길; 김기남
Original assignee: 삼성전자주식회사
Priority date: 2001-03-05
Filing date: 2001-03-05
Publication date: 2004-05-22
Also published as: KR20020071161A; US20020136049A1; US6594174B2; JP2002269970A; TWI228720B; JP4109465B2

Abstract

여기에 개시되는 강유전체 랜덤 액세스 메모리 장치는 워드 라인에 연결된 게이트 및 비트 라인과 내부 셀 노드 사이에 연결된 전류 경로를 갖는 액세스 트랜지스터와, 상기 내부 셀 노드와 플레이트 라인 사이에 연결된 강유전체 커패시터와, 선형 상유전체 커패시터를 가지며 기준 전압을 발생하는 기준 전압 발생 회로를 포함한다. 상기 강유전체 메모리 장치에 저장된 데이터를 감지하는 방법에 의하면, 먼저, 상기 강유전체 커패시터를 상기 비트 라인에 연결하도록 상기 워드 라인이 활성화된다. 그 다음에, 상기 플레이트 라인이 활성화됨과 동시에 상기 레퍼런스 커패시터가 상보 비트 라인에 연결된다. 상기 비트 라인과 상기 상보 비트 라인 사이의 전압차를 감지한 후, 상기 상보 비트 라인으로부터 상기 레퍼런스 커패시터가 절연된다.

Description

강유전체 랜덤 액세스 메모리 장치의 데이터 감지 방법{METHOD OF SENSING DATA STORED IN A FERROELECTRIC RANDOM ACCESS MEMORY DEVICE}

본 발명은 불 휘발성 반도체 메모리 장치에 관한 것으로서, 좀 더 구체적으로는 하나의 강유전체 커패시터와 하나의 액세스 트랜지스터로 구성된 메모리 셀을 갖는 강유전체 메모리 장치에 관한 것이다.

강유전체 랜덤 액세스 메모리 (Ferroelectric Random Access Memory)는 각 메모리 셀의 저장 소자로서 강유전체 커패시터를 사용하고 있다. 각 메모리 셀은 강유전체 커패시터의 전기적인 분극(polarization)에 기초하여 로직 상태(logic state)를 저장한다. 강유전체 커패시터는 양전극들 사이에 PZT(lead zirconate titanate)와 같은 강유전체를 포함하는 유전체를 갖는다. 강유전체 커패시터의 플레이트들에 전압이 인가될 때, 강유전체는 전계 방향으로 분극된다. 강유전체 커패시터의 분극 상태를 변화시키기 위한 스위칭 드레솔드(switching threshold)를 강제 전압(coercive voltage)이라 한다. 강유전체 커패시터는 히스테리시스(hysterisis)를 나타내며, 분극 상태에 따른 전류가 커패시터로 흐른다. 커패시터에 인가되는 전압이 강제 전압보다 크면, 강유전체 커패시터는 인가된 전압의 극성에 따라 분극 상태들을 변화시킬 것이다. 분극 상태는 전원이 제거된 후 유지되며, 그 결과 불 휘발성을 제공한다. 강유전체 커패시터는 약 1ns(nanosecond) 내에서 분극 상태들 사이에서 변화될 수 있고, 상기 약 1ns는EPROM들(erasable programmable read only memories), EEPROM들(electrically erasable programmable read only memories), 또는 플래시 EEPROM들과 같은 대부분의 다른 불 휘발성 메모리들의 프로그램 시간보다 빠르다.

종래 기술에 따른 강유전체 랜덤 액세스 메모리 장치를 보여주는 회로도가 도 4에 도시되어 있다. 도 4를 참조하면, 강유전체 랜덤 액세스 메모리 장치는 복수 개의 강유전체 메모리 셀들로 구성된 메모리 셀 어레이 (10)를 포함한다. 도 4에 있어서, 상기 메모리 셀 어레이 (10)는 제 1 강유전체 메모리 셀과 제 2 강유전체 메모리 셀로 구성된다. 각 강유전체 메모리 셀은 액세스 트랜지스터(또는 패스 트랜지스터)와 강유전체 커패시터로 구성된다.

좀 더 구체적으로는, 제 1 강유전체 메모리 셀에 있어서, 액세스 트랜지스터 (M1)는 제 1 워드 라인 (WL0)에 연결된 게이트 및 내부 셀 노드, 즉 상기 강유전체 커패시터 (CF1)의 일 전극 및 제 1 비트 라인 (BL0) 사이에 연결된 전류 통로를 가지며, 상기 강유전체 커패시터 (CF1)는 상기 내부 셀 노드와 플레이트 라인 (PL) 사이에 연결된다. 제 2 강유전체 메모리 셀에 있어서, 액세스 트랜지스터 (M2)는 제 2 워드 라인 (WL1)에 연결된 게이트 및 내부 셀 노드, 즉 상기 강유전체 커패시터 (CF2)의 일 전극 및 제 2 비트 라인 (BL1) 사이에 연결된 전류 통로를 가지며, 상기 강유전체 커패시터 (CF2)는 상기 내부 셀 노드와 상기 플레이트 라인 (PL) 사이에 연결된다. 앞서의 설명으로부터 알 수 있듯이, 다른 행을 따라 배열된 인접한 메모리 셀들은 하나의 플레이트 라인을 공유하도록 구성된다.

상기 비트 라인들 (BL0, BL1)에는 기준 전압 발생 회로 (20)가 연결되며, 상기 비트 라인들 (BL0, BL1) 중 어느 하나의 비트 라인으로 기준 전압을 공급한다. 상기 기준 전압 발생 회로 (20)는 3개의 NMOS 트랜지스터들 (MN1-MN3)과 레퍼런스 커패시터 (RCF)로 구성된다. 상기 NMOS 트랜지스터들 (MN2, MN3)의 전류 통로들은 상기 비트 라인들 (BL0, BL1) 사이에 직렬로 연결되며, 그것의 게이트들은 대응하는 제어 신호 (DMP_O, DMP_E)에 각각 연결된다. 상기 레퍼런스 커패시터 (RCF)는 상기 NMOS 트랜지스터들 (MN2, MN3)의 공통 접속 노드 (ND1)와 접지 전압 사이에 연결된다. 상기 NMOS 트랜지스터 (MN1)는 제어 신호 (DMPRS)에 연결된 게이트 및, 기준 전압 (VREF)을 전달하는 신호 라인과 상기 NMOS 트랜지스터들 (MN2, MN3)의 공통 접속 노드 (ND1) 사이에 연결된 전류 통로를 갖는다. 여기서, 상기 레퍼런스 커패시터 (RCF)는 선형 상유전체 커패시터 (linear paraelectrics capacitor)로 구성된다.

종래 기술에 따른 강유전체 랜덤 액세스 메모리 장치의 동작을 설명하기 위한 동작 타이밍도가 도 5에 도시되어 있다. 종래 기술에 따른 강유전체 랜덤 액세스 메모리 장치의 데이터 감지 동작은 다음과 같다. 먼저, 워드 라인 (예를 들면, WL0)이 로우 레벨에서 하이 레벨로 활성화되며, 강유전체 커패시터 (CF1)는 워드 라인 (WL0)에 연결된 액세스 트랜지스터 (M1)를 통해 비트 라인 (BL0) (이후, "메인 비트 라인"이라 칭함)에 연결된다. 제어 신호 (DMPRS)가 펄스 형태로 활성화됨에 따라 기준 전압 발생 회로 (20)의 레퍼런스 커패시터 (RCF)에는 소정의 기준 전압 (VREF)이 충전된다. 플레이트 라인 (PL)으로 펄스 신호가 인가됨에 따라 강유전체 커패시터 (CF1)의 양단에는, 플레이트 라인 (PL)에서 메인 비트 라인 (BL0)으로의 전계가 인가되며, 그 결과 강유전체 커패시터 (CF1)에 저장된 데이터 (예를 들면, 데이터 '1')에 따라 메인 비트 라인에 소정의 전하가 여기된다. 그리고, 신호 라인 (DMP_E)가 펄스 형태로 활성화됨에 따라 기준 라인으로 사용되는 비트 라인 (BL1) (이후, "기준 비트 라인"이라 칭함)로 NMOS 트랜지스터 (MN2)를 통해 기준 전압 (VREF)이 전달된다. 래치 인에이블 신호들 (SAN, SAP)이 로우 레벨과 하이 레벨로 각각 활성화됨에 따라 감지 증폭 회로 (30)는 비트 라인 (BL1)에 공급된 기준 전압을 이용하여 비트 라인 (BL0)에 여기되는 전하량의 변화를 감지한다. 감지된 결과에 따라 메인 비트 라인 (BL0)의 전압이 전원 전압 (Vcc) 레벨 또는 접지 전압 (GND) 레벨이 된다.

앞서 설명된 데이터 감지 방법은 한가지 문제점을 갖는다. 감지 시점 (래치 인에이블 신호들 (SAN, SAP)이 활성화될 때)에서 메인 비트 라인 (BL0)의 로딩이 기준 비트 라인 (BL1)의 로딩보다 크기 때문에, 데이터 감지 마진 (또는, 메인 비트 라인과 기준 비트 라인 사이의 전압차)이 감소한다. 좀 더 구체적으로 설명하면, 래치 인에이블 신호들 (SAN, SAP)이 천이되기 이전에, 제어 신호 (DMP_E)가 하이 레벨에서 로우 레벨로 천이됨에 따라 기준 전압 발생 회로 (20)의 레퍼런스 커패시터 (RCF)는 기준 비트 라인 (BL1)과 전기적으로 절연된다. 그 다음에, 상기 래치 인에이블 신호들 (SAN, SAP)이 천이되기 전후에, 기준 비트 라인 (BL1)은 레퍼런스 커패시터 (RCF)와 절연되어 있는 반면에 메인 비트 라인 (BL0)은 메모리 셀의 강유전체 커패시터 (CF1)와 전기적으로 연결되어 있다. 이로 인해서, 도 6a에 도시된 바와 같이, 기준 비트 라인의 상승 기울기는 메인 비트 라인의 상승 기울기보다크다. 즉, 메인 비트 라인 (BL0)과 기준 비트 라인 (BL1) 사이의 전위차에 의해서 상기 메인 및 기준 비트 라인들 (BL0, BL1)의 전압들이 전원 전압과 접지 전압 (또는 접지 전압과 전원 전압)으로 벌어지는 시점에서, 도 6a에 도시된 바와 같이, 데이터 감지 마진이 감소됨을 알 수 있다. 최악의 경우, 메인 비트 라인 (BL0)의 전압 레벨이 기준 비트 라인 (BL1)의 전압 레벨보다 낮아지기 때문에, 도 6b에 도시된 바와 같이, 데이터 '1'이 데이터 '0'로 감지될 수 있다.

본 발명의 목적은 일정한 감지 마진을 확보할 수 있는 강유전체 랜덤 액세스 메모리 장치의 데이터 감지 방법을 제공하는 것이다.

본 발명의 다른 목적은 감지 동작이 수행될 때 비트 라인의 로딩과 상보 비트 라인의 로딩을 동일하게 유지할 수 있는 강유전체 랜덤 액세스 메모리 장치의 데이터 감지 방법을 제공하는 것이다.

도 1은 본 발명에 따른 강유전체 랜덤 액세스 메모리 장치를 보여주는 블럭도;

도 2는 도 1에 도시된 강유전체 랜덤 액세스 메모리 장치의 동작을 설명하기 위한 동작 타이밍도;

도 3은 도 2에서 점선으로 표시된 부분을 확대한 도면;

도 4는 종래 기술에 따른 강유전체 랜덤 액세스 메모리 장치를 보여주는 블럭도;

도 5는 도 4에 도시된 강유전체 랜덤 액세스 메모리 장치의 동작을 설명하기 위한 동작 타이밍도;

도 6a 및 도 6b는 종래 기술에 따른 데이터 감지 방법의 문제점을 설명하기 위한 도면들이다.

* 도면의 주요 부분에 대한 부호 설명 *

100, 200 : 메모리 셀 어레이 110, 120 : 구동 회로

130 : 비트 라인 프리챠지 회로 140 : 기준 전압 발생 회로

150, 190 : 비트 라인 절연 회로 160, 170 : 감지 증폭기

180 : 열 선택 회로

(구성)

상술한 제반 목적들을 달성하기 위한 본 발명의 특징에 따르면, 강유전체 랜덤 액세스 메모리 장치는 워드 라인에 연결된 게이트 및 비트 라인과 내부 셀 노드 사이에 연결된 전류 경로를 갖는 액세스 트랜지스터와; 상기 내부 셀 노드와 플레이트 라인 사이에 연결된 강유전체 커패시터와; 레퍼런스 커패시터를 가지며, 기준 전압을 발생하는 기준 전압 발생 회로를 포함한다. 강유전체 메모리 장치에 저장된 데이터를 감지하는 방법에 의하면, 먼저, 상기 강유전체 커패시터를 상기 비트 라인에 연결하도록 상기 워드 라인이 활성화된다. 그 다음에, 상기 플레이트 라인이 활성화됨과 동시에 상기 레퍼런스 커패시터가 상보 비트 라인에 연결된다. 상기 플레이트 라인을 비활성화시킨 후, 상기 비트 라인과 상기 상보 비트 라인 사이의 전압차가 감지된다. 마지막으로, 상기 상보 비트 라인으로부터 상기 레퍼런스 커패시터가 절연된다. 여기서, 상기 레퍼런스 커패시터의 크기는 상기 강유전체 커패시터의 크기와 동일하거나 유사하며, 상기 레퍼런스 커패시터는 선형 상유전체 커패시터이다.

본 발명의 다른 특징에 따르면, 워드 라인에 연결된 게이트 및 비트 라인과 내부 셀 노드 사이에 연결된 전류 경로를 갖는 액세스 트랜지스터와; 상기 내부 셀 노드와 플레이트 라인 사이에 연결된 강유전체 커패시터와; 레퍼런스 커패시터를 가지며, 기준 전압을 발생하는 기준 전압 발생 회로를 포함하는 강유전체 메모리 장치에 저장된 데이터를 감지하는 방법은 상기 레퍼런스 전압을 상기 레퍼런스 커패시터로 공급하는 단계와; 상기 강유전체 커패시터를 상기 비트 라인에 연결하도록 상기 워드 라인을 활성화시키는 단계와; 상기 플레이트 라인을 활성화시킴과 동시에 상기 레퍼런스 전압을 공급하도록 상기 레퍼런스 커패시터를 상보 비트 라인에 연결하는 단계와; 상기 플레이트 라인의 비활성화 후에 상기 비트 라인과 상기 상보 비트 라인 사이의 전압차를 감지하는 단계와; 상기 상보 비트 라인으로부터 상기 레퍼런스 커패시터를 절연시키는 단계 및; 상기 워드 라인을 비활성화시키는 단계를 포함한다. 여기서, 상기 레퍼런스 커패시터의 크기는 상기 강유전체 커패시터의 크기와 동일하거나 유사하며, 상기 레퍼런스 커패시터는 선형 상유전체 커패시터이다.

본 발명의 또 다른 특징에 따르면, 제 1 워드 라인에 연결된 게이트 및 비트 라인과 내부 셀 노드 사이에 연결된 전류 경로를 갖는 제 1 액세스 트랜지스터 및, 상기 내부 셀 노드와 플레이트 라인 사이에 연결된 제 1 강유전체 커패시터를 갖는 제 1 메모리 셀과; 제 2 워드 라인에 연결된 게이트 및 상보 비트 라인과 내부 셀 노드 사이에 연결된 전류 경로를 갖는 제 2 액세스 트랜지스터 및, 상기 내부 셀 노드와 상기 플레이트 라인 사이에 연결된 제 2 강유전체 커패시터를 갖는 제 2 메모리 셀과; 그리고 레퍼런스 커패시터를 가지며, 기준 전압을 발생하는 기준 전압 발생 회로를 포함하는 강유전체 메모리 장치에 저장된 데이터를 감지하는 방법은 상기 제 1 및 제 2 강유전체 커패시터들 중 하나를 상기 비트 라인에 연결하도록 상기 제 1 및 제 2 워드 라인들 중 하나를 활성화시키는 단계와; 상기 플레이트 라인을 활성화시킴과 동시에 상기 레퍼런스 커패시터를 상보 비트 라인에 연결하는 단계와; 상기 플레이트 라인의 비활성화 후에 상기 비트 라인과 상기 상보 비트 라인 사이의 전압차를 감지하는 단계 및; 상기 상보 비트 라인으로부터 상기 레퍼런스 커패시터를 절연시키는 단계를 포함한다. 여기서, 상기 레퍼런스 커패시터의 크기는 상기 강유전체 커패시터의 크기와 동일하거나 유사하며, 상기 레퍼런스 커패시터는 선형 상유전체 커패시터이다.

본 발명의 또 다른 특징에 따르면, 제 1 워드 라인에 연결된 게이트 및 비트 라인과 내부 셀 노드 사이에 연결된 전류 경로를 갖는 제 1 액세스 트랜지스터 및, 상기 내부 셀 노드와 플레이트 라인 사이에 연결된 제 1 강유전체 커패시터를 갖는 제 1 메모리 셀과; 제 2 워드 라인에 연결된 게이트 및 상보 비트 라인과 내부 셀 노드 사이에 연결된 전류 경로를 갖는 제 2 액세스 트랜지스터 및, 상기 내부 셀 노드와 상기 플레이트 라인 사이에 연결된 제 2 강유전체 커패시터를 갖는 제 2 메모리 셀과; 그리고 레퍼런스 커패시터를 가지며, 기준 전압을 발생하는 기준 전압 발생 회로를 포함하는 강유전체 메모리 장치에 저장된 데이터를 감지하는 방법은 상기 비트 라인 및 상기 상보 비트 라인을 프리챠지하는 단계와; 상기 비트 라인 및 상기 상보 비트 라인을 플로팅시키는 단계와; 상기 제 1 및 제 2 강유전체 커패시터들 중 하나를 상기 비트 라인에 연결하도록 상기 제 1 및 제 2 워드 라인들 중 하나를 활성화시키는 단계와; 상기 플레이트 라인을 활성화시킴과 동시에 상기 레퍼런스 커패시터를 상보 비트 라인에 연결하는 단계와; 상기 플레이트 라인의 비활성화 후에 상기 비트 라인과 상기 상보 비트 라인 사이의 전압차를 감지하는 단계와; 상기 상보 비트 라인으로부터 상기 레퍼런스 커패시터를 절연시키는 단계 및; 상기 활성화된 워드 라인을 비활성화시키는 단계를 포함한다. 여기서, 상기 레퍼런스 커패시터의 크기는 상기 강유전체 커패시터의 크기와 동일하거나 유사하며, 상기 레퍼런스 커패시터는 선형 상유전체 커패시터이다.

(작용)

이러한 방법에 의하면, 감지 동작 전후에 기준 전압 발생 회로의 레퍼런스 커패시터를 상보 비트 라인에 전기적으로 연결함으로써 비트 라인 및 상보 비트 라인이 동일한 로딩을 갖는다.

(실시예)

이하 본 발명의 바람직한 실시예가 참조 도면들에 의거하여 상세히 설명된다.

본 발명의 신규한 강유전체 랜덤 액세스 메모리 장치는 폴디드 비트 라인 구조(folded bit line structure)를 가지며, 비트 라인 및 상보 비트 라인이 동일한 로딩을 갖도록 함으로써 일정한 (또는 균일한) 데이터 감지 마진을 얻을 수 있는 데이터 감지 스킴을 갖는다. 이를 달성하기 위해서, 선택된 메모리 셀의 강유전체 커패시터에 연결된 플레이트 라인에 펄스 신호를 인가함과 동시에 기준 전압 발생 회로의 레퍼런스 커패시터가 상기 상보 비트 라인에 전기적으로 연결된다. 그리고, 감지 동작을 나타내는 래치 인에이블 신호들이 활성화된 후 또는 상기 비트 라인과 상기 상보 비트 라인 사이의 전위차가 충분히 감지된 후, 상기 레퍼런스 커패시터가 상기 상보 비트 라인과 전기적으로 절연된다. 그러한 데이터 감지 방법에 대한 구체적인 설명은 이후 참조 도면들에 의거하여 설명된다.

본 발명에 따른 강유전체 랜덤 액세스 메모리 장치를 보여주는 블럭도가 도 1에 도시되어 있다.

본 발명의 메모리 장치는 데이터 정보를 저장하는 영역으로서 메모리 셀 어레이 (100)를 포함한다. 상기 메모리 셀 어레이 (100)에는, 도시의 편의상, 4개의 워드 라인들 (SWL0-SWL3)과 네 쌍의 비트 라인들 (BL0, BL0B), (BL1, BL1B), (BL2, BL2B) 및 (BL3, BL3B)이 도시되어 있다. 상기 워드 라인들 (SWL0-SWL3)과 상기 비트 라인 쌍들 (BL0, BL0B), (BL1, BL1B), (BL2, BL2B) 및 (BL3, BL3B)의 교차 영역들에는 강유전체 메모리 셀들이 배열된다. 각 강유전체 메모리 셀은 하나의 액세스 트랜지스터와 하나의 강유전체 커패시터로 이루어진다. 이후, 설명의 편의상, 한 쌍의 비트 라인들 (BL0, BL0B)에 관련된 회로 구성이 설명된다. 하지만, 나머지 비트 라인 쌍들에 관련된 회로 구성 역시 동일하게 구성됨은 자명하다.

계속해서 도 1을 참조하면, 게이트가 워드 라인 (SWL0)에 연결된 액세스 트랜지스터 (M0)는 비트 라인 (BL0)과 강유전체 커패시터 (CF0)의 일 전극 사이에 연결된 전류 통로를 가지며, 상기 강유전체 커패시터 (CF0)의 다른 전극은 플레이트 라인 (SPL)에 연결된다. 게이트가 워드 라인 (SWL1)에 연결된 액세스 트랜지스터 (M1)는 비트 라인 (BL0B)과 강유전체 커패시터 (CF1)의 일 전극 사이에 연결된 전류 통로를 가지며, 상기 강유전체 커패시터 (CF1)의 다른 전극은 상기 플레이트 라인 (SPL)에 연결된다. 워드 라인 (SWL2)에 연결된 게이트를 갖는 액세스 트랜지스터 (M0)는 상기 비트 라인 (BL0)과 강유전체 커패시터 (CF0)의 일 전극 사이에 연결된 전류 통로를 가지며, 상기 강유전체 커패시터 (CF0)의 다른 전극은 상기 플레이트 라인 (SPL)에 연결된다. 워드 라인 (SWL3)에 연결된 게이트를 갖는 액세스 트랜지스터 (M1)는 상기 비트 라인 (BL0B)과 강유전체 커패시터 (CF1)의 일 전극 사이에 연결된 전류 통로를 가지며, 상기 강유전체 커패시터 (CF1)의 다른 전극은 상기 플레이트 라인 (SPL)에 연결된다.

앞서의 설명으로부터 알 수 있듯이, 4개의 워드 라인들 (SWL0-SWL3)에 연결된 강유전체 메모리 셀들은 하나의 플레이트 라인 (SPL)을 공유하도록 배열된다. 워드 라인들 (SWL0, SWL2)은 좌측에 배열된 제 1 구동 회로 (110)에 의해서 활성화되고, 워드 라인들 (SWL1, SWL3)은 우측에 배열된 제 2 구동 회로 (120)에 의해서 활성화된다. 이때, 상기 4개의 워드 라인들 (SWL0-SWL3) 중 하나의 워드 라인만이 활성화되며, 상기 플레이트 라인 (SPL)은 선택된 워드 라인에 관련된 구동 회로에 의해서 제어된다.

상기 비트 라인들 (BL0, BL0B)에는 비트 라인 프리챠지 회로 (130)가 연결되며, 상기 프리챠지 회로 (130)는 2개의 NMOS 트랜지스터들 (MN10, MN11)로 구성된다. 상기 NMOS 트랜지스터들 (MN10, MN11)의 전류 통로들은 상기 비트 라인들 (BL0, BL0B) 사이에 직렬 연결되고, 그것의 게이트들은 제어 신호 (BLPR)를 받아들이도록 연결된다. 상기 NMOS 트랜지스터들 (MN10, MN11)의 전류 통로들의 공통 접속 노드는 접지 전압에 연결된다.

상기 비트 라인들 (BL0, BL0B)에는 기준 전압 발생 회로 (140)가 연결되며, 3개의 NMOS 트랜지스터들 (MN12, MN13, MN14)과 하나의 레퍼런스 커패시터 (RCF)로 구성된다. 상기 NMOS 트랜지스터들 (MN13, MN14)의 전류 통로들은 상기 비트 라인들 (BL0, BL0B) 사이에 직렬로 연결되며, 그것의 게이트들은 대응하는 제어 신호들 (DMP_O, DMP_E)에 각각 연결된다. 상기 레퍼런스 커패시터 (RCF)는 상기 NMOS 트랜지스터들 (MN13, MN14)의 공통 접속 노드와 접지 전압 사이에 연결된다. 상기 NMOS 트랜지스터 (MN12)는 제어 신호 (DMPRS)에 연결된 게이트 및, 기준 전압 (VREF) 라인과 상기 NMOS 트랜지스터들 (MN13, MN14)의 공통 접속 노드 사이에 연결된 전류 통로를 갖는다. 여기서, 상기 레퍼런스 커패시터 (RCF)는 강유전체 커패시터의 크기와 동일한 (또는 강유전체 커패시터와 동일한 커패시턴스 값을 갖는) 선형 상유전체 커패시터로 구성된다.

상기 비트 라인들 (BL0, BL0B)은 제 1 비트 라인 절연 회로 (150)를 통해 P-래치 감지 증폭기 (160)와 N-래치 감지 증폭기 (170)에 연결된다. 상기 제 1 비트 라인 절연 회로 (150)는 제어 신호 (SAPATH_T)에 의해서 공통으로 제어되는 2개의NMOS 트랜지스터들 (MN15, MN16)로 구성된다. 상기 P-래치 감지 증폭기 (160)는 도시된 바와 같이 연결된 2개의 PMOS 트랜지스터들 (MP10, MP11)로 구성되고, 상기 N-래치 감지 증폭기 (170)는 도시된 바와 같이 연결된 2개의 NMOS 트랜지스터들 (MN17, MN18)로 구성된다. 상기 비트 라인들 (BL0, BL0B)은 열 선택 회로 (180)를 통해 대응하는 데이터 라인들 (SDL_E, SDL_O)에 연결되며, 열 선택 회로 (180)는 도시된 바와 같이 연결된 NMOS 트랜지스터들 (MN19, MN20)로 구성된다.

도 1에 도시된 바와 같이, 메모리 셀 어레이 (200) (이후, "하측 어레이"라 칭함)는 상기 열 선택 회로 (180)를 기준으로 상측에 배열된 메모리 셀 어레이 (100) (이후, "상측 어레이"라 칭함)와 동일하게 구성되며, 도면에는 도시되지 않았지만, 구동 회로들, 비트 라인 프리챠지 회로, 그리고 기준 전압 발생 회로가 하측 어레이와 관련하여 제공될 것이다. 상기 하측 어레이 (200)가 제 2 비트 라인 절연 회로 (190)에 의해서 선택적으로 P-래치 및 N-래치 감지 증폭기들 (160, 170)에 연결될 수 있음은 자명하다.

도 2는 본 발명에 따른 강유전체 랜덤 액세스 메모리 장치의 감지 동작을 설명하기 위한 동작 타이밍도이다. 이하, 본 발명에 따른 데이터 감지 동작이 참조 도면들에 의거하여 상세히 설명된다. 상측 어레이 (100)가 선택된다고 가정하여, 본 발명에 따른 데이터 감지 동작이 비트 라인들 (BL0, BL0B)을 기준하여 설명된다.

먼저, 비트 라인들 (BL0, BL0B)은 비트 라인 프리챠지 회로 (130)를 통해 접지 전압으로 프리챠지된다. t0 시간에서, 제어 신호 (BLPR)가 하이 레벨에서 로우레벨로 천이함에 따라, 상기 비트 라인들 (BL0, BL0B)은 플로팅 상태가 된다. 제어 신호 (DMPRS)가 펄스 형태로 활성화됨에 따라 기준 전압 발생 회로 (140)의 레퍼런스 커패시터 (RCF)에는 소정의 기준 전압 (VREF)이 충전된다. 그리고, 워드 라인 (예를 들면, SWL0)이 하이 레벨로 활성화되며, 그 결과 강유전체 커패시터 (CF0)의 일 전극이 워드 라인 (SWL0)에 연결된 액세스 트랜지스터 (M0)를 통해 비트 라인 (BL0) (이후, "메인 비트 라인"이라 칭함)에 연결된다.

t1 시간의 초기에, 플레이트 라인 (SPL)이 활성화되고, 상기 강유전체 커패시터 (CF0)의 양단에는 플레이트 라인 (SPL)에서 메인 비트 라인 (BL0)으로의 전계가 인가된다. 이와 동시에, 기준 전압 발생 회로 (140)에 인가되는 제어 신호 (DMP_E)가 하이로 활성화된다. 플레이트 라인 (SPL)의 활성화시, 메인 비트 라인 (BL0)에는 강유전체 메모리 셀에 저장된 데이터 (예를 들면, '1')에 따른 전하가 여기된다. 제어 신호 (DMP_E)의 활성화시, 비트 라인 (BL0B) (이후, "기준 비트 라인"이라 칭함)에는 레퍼런스 커패시터 (RCF)에 충전된 기준 전압 (VREF)이 NMOS 트랜지스터 (MN14)를 통해 전달된다.

도 2에 도시된 바와 같이, 상기 플레이트 라인 (SPL)이 로우 레벨이 된 후, 래치 인에이블 신호들 (SAN, SAP)은 각각 로우 레벨과 하이 레벨이 된다. 이때, 제어 신호 (DMP_E)는 계속해서 하이 레벨로 유지된다. 상기 래치 인에이블 신호들 (SAN, SAP)이 로우 레벨과 하이 레벨로 각각 활성화됨에 따라, 메인 비트 라인 (BL0)에 여기되는 전하량의 변화가 감지 증폭기들 (160, 170)에 의해서 감지된다. 선택된 워드 라인 (SWL0)에 연결된 강유전체 메모리 셀에 데이터 '1'이 저장된 경우, 플레이트 라인 (SPL)이 하이로 활성화될 때, 메인 비트 라인 (BL0)의 전위는 기준 비트 라인 (BL0B)의 전위보다 높아진다. 예를 들면, 감지 증폭기들 (160, 170)이 동작되기 이전에, 도 3에 도시된 바와 같이, 메인 비트 라인 (BL0)과 기준 비트 라인 (BL0B) 사이의 전위차는 약 70㎷이다.

상기 P-래치 및 N-래치 감지 증폭기들 (160, 170)이 활성화되면, 메인 및 기준 비트 라인들의 전압들은 동일한 상승 기울기에 따라 증가된다. 메인 비트 라인 (BL0)의 증가된 전압이 NMOS 트랜지스터의 문턱 전압에 도달할 때, N-래치 감지 증폭기 (170)의 NMOS 트랜지스터 (MN18)가 턴 온되며, 기준 비트 라인 (BL0B)의 전압은 접지 전압 (GND)이 된다. 도 3에서 알 수 있듯이, 메인 비트 라인 (BL0)과 기준 비트 라인 (BL0B)은 동일한 상승 기울기를 갖는다. 왜냐하면, 감지 증폭기들 (160, 170)이 동작된 후에도 제어 신호 (DMP_E)가 활성화 상태로 유지되기 때문이다. 즉, 메인 비트 라인 (BL0)에 강유전체 커패시터가 연결되고 기준 비트 라인 (BL0B)에 레퍼런스 커패시터가 연결되기 때문에, 감지 시점에서, 메인 비트 라인 (BL0)의 로딩은 기준 비트 라인 (BL0B)의 로딩과 동일하다. 그러므로, 도 3에 도시된 바와 같이, 메인 비트 라인 (BL0)과 기준 비트 라인 (BL0B)의 데이터 감지 마진이 일정하게 (또는 균일하게) 유지될 수 있다.

상기 메인 비트 라인 (BL0)과 기준 비트 라인 (BL0B) 사이의 전위차가 충분히 감지된 후, t2 시간에서, 상기 제어 신호 (DMP_E)는 로우 레벨로 천이하며, 기준 비트 라인 (BL0B)은 레퍼런스 커패시터 (RCF)와 전기적으로 절연된다. 이후, 제어 신호 (YSW)가 활성화됨에 따라, 이 분야에 잘 알려진 방법에 따라, 열 선택 회로 (180)를 통해 셀 데이터가 데이터 라인으로 전달된다.

이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만, 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상 및 범위를 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.

상술한 바와 같이, 비트 라인 및 상보 비트 라인이 동일한 로딩을 갖도록, 기준 전압 발생 회로의 레퍼런스 커패시터를 상기 상보 비트 라인에 전기적으로 연결한 후 상기 비트 라인과 상기 상보 비트 라인 사이의 전위차를 충분히 감지함으로써, 일정한 데이터 감지 마진을 얻을 수 있다.

Claims

워드 라인에 연결된 게이트 및 비트 라인과 내부 셀 노드 사이에 연결된 전류 경로를 갖는 액세스 트랜지스터와; 상기 내부 셀 노드와 플레이트 라인 사이에 연결된 강유전체 커패시터와; 레퍼런스 커패시터를 가지며, 기준 전압을 발생하는 기준 전압 발생 회로를 포함하는 강유전체 메모리 장치에 저장된 데이터를 감지하는 방법에 있어서:

상기 강유전체 커패시터를 상기 비트 라인에 연결하도록 상기 워드 라인을 활성화시키는 단계와;

상기 플레이트 라인을 활성화시킴과 동시에 상기 레퍼런스 커패시터를 상보 비트 라인에 연결하는 단계와;

상기 플레이트 라인의 비활성화 후에 상기 비트 라인과 상기 상보 비트 라인 사이의 전압차를 감지하는 단계 및;

상기 상보 비트 라인으로부터 상기 레퍼런스 커패시터를 절연시키는 단계를 포함하는 것을 특징으로 하는 방법.
제 1 항에 있어서,

상기 레퍼런스 커패시터의 크기는 상기 강유전체 커패시터의 크기와 동일하거나 유사한 것을 특징으로 하는 방법.
제 1 항에 있어서,

상기 레퍼런스 커패시터는 선형 상유전체 커패시터인 것을 특징으로 하는 방법.
워드 라인에 연결된 게이트 및 비트 라인과 내부 셀 노드 사이에 연결된 전류 경로를 갖는 액세스 트랜지스터와; 상기 내부 셀 노드와 플레이트 라인 사이에 연결된 강유전체 커패시터와; 레퍼런스 커패시터를 가지며, 기준 전압을 발생하는 기준 전압 발생 회로를 포함하는 강유전체 메모리 장치에 저장된 데이터를 감지하는 방법에 있어서:

상기 레퍼런스 전압을 상기 레퍼런스 커패시터로 공급하는 단계와;

상기 강유전체 커패시터를 상기 비트 라인에 연결하도록 상기 워드 라인을 활성화시키는 단계와;

상기 플레이트 라인을 활성화시킴과 동시에 상기 레퍼런스 전압을 공급하도록 상기 레퍼런스 커패시터를 상보 비트 라인에 연결하는 단계와;

상기 플레이트 라인의 비활성화 후에 상기 비트 라인과 상기 상보 비트 라인 사이의 전압차를 감지하는 단계와;

상기 상보 비트 라인으로부터 상기 레퍼런스 커패시터를 절연시키는 단계 및;

상기 워드 라인을 비활성화시키는 단계를 포함하는 것을 특징으로 하는 방법.
제 4 항에 있어서,

상기 레퍼런스 커패시터의 크기는 상기 강유전체 커패시터의 크기와 동일하거나 유사한 것을 특징으로 하는 방법.
제 4 항에 있어서,

상기 레퍼런스 커패시터는 선형 상유전체 커패시터인 것을 특징으로 하는 방법.
제 1 워드 라인에 연결된 게이트 및 비트 라인과 내부 셀 노드 사이에 연결된 전류 경로를 갖는 제 1 액세스 트랜지스터 및, 상기 내부 셀 노드와 플레이트 라인 사이에 연결된 제 1 강유전체 커패시터를 갖는 제 1 메모리 셀과; 제 2 워드 라인에 연결된 게이트 및 상보 비트 라인과 내부 셀 노드 사이에 연결된 전류 경로를 갖는 제 2 액세스 트랜지스터 및, 상기 내부 셀 노드와 상기 플레이트 라인 사이에 연결된 제 2 강유전체 커패시터를 갖는 제 2 메모리 셀과; 그리고 레퍼런스 커패시터를 가지며, 기준 전압을 발생하는 기준 전압 발생 회로를 포함하는 강유전체 메모리 장치에 저장된 데이터를 감지하는 방법에 있어서:

상기 제 1 및 제 2 강유전체 커패시터들 중 하나를 상기 비트 라인에 연결하도록 상기 제 1 및 제 2 워드 라인들 중 하나를 활성화시키는 단계와;

상기 플레이트 라인을 활성화시킴과 동시에 상기 레퍼런스 커패시터를 상보 비트 라인에 연결하는 단계와;

상기 비트 라인과 상기 상보 비트 라인 사이의 전압차를 감지하는 단계 및;

상기 상보 비트 라인으로부터 상기 레퍼런스 커패시터를 절연시키는 단계를 포함하는 것을 특징으로 하는 방법.
제 7 항에 있어서,

상기 레퍼런스 커패시터의 크기는 상기 강유전체 커패시터의 크기와 동일하거나 유사한 것을 특징으로 하는 방법.
제 7 항에 있어서,

상기 레퍼런스 커패시터는 선형 상유전체 커패시터인 것을 특징으로 하는 방법.
제 1 워드 라인에 연결된 게이트 및 비트 라인과 내부 셀 노드 사이에 연결된 전류 경로를 갖는 제 1 액세스 트랜지스터 및, 상기 내부 셀 노드와 플레이트 라인 사이에 연결된 제 1 강유전체 커패시터를 갖는 제 1 메모리 셀과; 제 2 워드 라인에 연결된 게이트 및 상보 비트 라인과 내부 셀 노드 사이에 연결된 전류 경로를 갖는 제 2 액세스 트랜지스터 및, 상기 내부 셀 노드와 상기 플레이트 라인 사이에 연결된 제 2 강유전체 커패시터를 갖는 제 2 메모리 셀과; 그리고 레퍼런스 커패시터를 가지며, 기준 전압을 발생하는 기준 전압 발생 회로를 포함하는 강유전체 메모리 장치에 저장된 데이터를 감지하는 방법에 있어서:

상기 비트 라인 및 상기 상보 비트 라인을 프리챠지하는 단계와;

상기 비트 라인 및 상기 상보 비트 라인을 플로팅시키는 단계와;

상기 제 1 및 제 2 강유전체 커패시터들 중 하나를 상기 비트 라인에 연결하도록 상기 제 1 및 제 2 워드 라인들 중 하나를 활성화시키는 단계와;

상기 플레이트 라인을 활성화시킴과 동시에 상기 레퍼런스 커패시터를 상보 비트 라인에 연결하는 단계와;

상기 플레이트 라인의 비활성화 후에 상기 비트 라인과 상기 상보 비트 라인 사이의 전압차를 감지하는 단계와;

상기 상보 비트 라인으로부터 상기 레퍼런스 커패시터를 절연시키는 단계 및;

상기 활성화된 워드 라인을 비활성화시키는 단계를 포함하는 것을 특징으로 하는 방법.
제 10 항에 있어서,

상기 레퍼런스 커패시터의 크기는 상기 강유전체 커패시터의 크기와 동일하거나 유사한 것을 특징으로 하는 방법.
제 10 항에 있어서,

상기 레퍼런스 커패시터는 선형 상유전체 커패시터인 것을 특징으로 하는 방법.