KR100518581B1 - 별도의 기준 전압 발생기 없이 비트 셀 데이터를 출력하는반도체 메모리 장치, 및 그 방법 - Google Patents

별도의 기준 전압 발생기 없이 비트 셀 데이터를 출력하는반도체 메모리 장치, 및 그 방법 Download PDF

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Abstract

별도의 기준 전압 발생기 없이 비트 셀 데이터를 출력하는 반도체 메모리 장치, 및 그 방법이 개시된다. 상기 반도체 메모리 장치는, 비트 셀 데이터 리드 시에, 비트 셀 커패시터와 차지 쉐어링하여 작은 전압 변화를 가지는 제1 비트 라인과 별도의 기준 전압 발생기 없이 기준 전압을 가지는 제2 비트 라인 사이의 작은 전압 차이를 감지하여 증폭함으로써, 비트 셀 데이터를 출력한다. 따라서, 비트 셀 데이터가 "1" 또는 "0" 인 경우, 모두에 대하여 안정적으로 비트 셀 데이터를 출력하며, VDD/2 전원 발생기(half VDD generator)가 요구되지 않아 반도체 칩 사이즈 절감, 및 전력 소모 절감에 기여할 수 있는 효과가 있다. 또한, 셀 커패시터의 절반 용량을 가지는 별도의 커패시터를 구비하지 않아도 되므로 셀 어레이 공정이 용이하고, 커패시터 불균일성(uniformity)의 영향도 덜 받는 효과가 있다.

Description

별도의 기준 전압 발생기 없이 비트 셀 데이터를 출력하는 반도체 메모리 장치, 및 그 방법{Semiconductor memory device providing for bit cell data outputting without special reference voltage generator and method thereof}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 별도의 기준 전압 발생기 없이 동작하는 DRAM(dynamic random access memory), 및 그 방법에 관한 것이다.
DRAM에서는 액티브 동작(비트 셀 데이터의 독출) 전에 비트 라인 쌍, 즉, 비트 셀 커패시터의 전압을 전달하는 제1 비트 라인 및 상기 제1 비트 라인의 논리 상태와 반대의 논리 상태를 가지는 제2 비트 라인 모두를 미리 일정한 전압으로 인가시키는 프리차지(Precharge) 동작이 요구된다. 프리차지 동작 이후 액티브 동작 시에는, 비트 셀 커패시터에 있던 전하(charge)는 상기 제1 비트 라인과 차지 쉐어링(charge sharing)하여, 상기 제1 비트 라인에 작은 전압의 변화를 만든다. 이때, 상기 제2 비트 라인은 프리차지 전압을 유지하거나, 다른 기준 회로에 의하여 공급된 다른 기준 전압을 가진다. 이에 따라, 감지 증폭기(sense amplifier)는 상기 제1 비트 라인과 상기 제2 비트라인 사이의 작은 전압 차이를 감지하여 큰 전압 차이, 즉, 전원 전압(VDD)과 접지(VSS) 사이의 전압 차이로 증폭하여 출력한다.
프리차지 전압은 전원 전압(VDD), 전원 전압(VDD)의 1/2, 또는 접지(VSS) 등으로 할 수 있다. 전원 전압(VDD) 프리차지 방식과 접지(VSS) 프리차지 방식은 대동소이하다. 먼저, 전원 전압(VDD) 프리차지 방식은, 리드(read) 동작 시에 비트 셀 데이터가 제1 논리 상태, 즉, "0" 인 경우에는 문제가 없지만, 비트 셀 데이터가 제2 논리 상태, 즉, "1" 인 경우에는 비트 라인 쌍이 모두 VDD를 유지하므로 제1 비트 라인에 전압 변동을 만들지 못하는 문제점이 있다. 또한, 접지(VSS) 프리차지 방식은 리드(read) 동작 시에 비트 셀 데이터가 제2 논리 상태, 즉, "1" 인 경우에는 문제가 없지만, 비트 셀 데이터가 제1 논리 상태, 즉, "0" 인 경우에는 비트 라인 쌍이 모두 VSS를 유지하므로 상기 제1 비트 라인에 전압 변동을 만들지 못하는 문제점이 있다.
한편, VDD/2 프리차지 방식은 리드(read) 동작 시에 비트 셀 데이터가 제1 논리 상태, 즉, "0" 인 경우와 제2 논리 상태, 즉, "1" 인 경우 모두에서, 상기 제1 비트 라인에 전달되는 전압과 상기 제2 비트라인에 전달되는 전압간에 일정한 전압차가 존재하도록 하므로 비트 셀 데이터 리드 상의 문제는 없다. 하지만, 이 방식에서는 모든 비트 라인 쌍들을 VDD/2로 프리차지 하기 위해서 큰 용량의 VDD/2 전원 발생기(half VDD generator)가 요구되므로, 반도체 칩 상에서 큰 면적을 차지하고 큰 스탠바이(Stand-by) 전류 등으로 인한 전력 소모의 문제점이 있다.
비트 라인 데이터 리드 동작 시에, 상기 비트 라인 쌍 중 상기 제2 비트 라인이 다른 기준 회로에 의하여 다른 기준 전압을 가지도록 하는 다른 방식들이 있다. 도 1과 같은 방식은, 비트 셀 데이터 리드 동작 전에 기준 전압 제어 신호(RPRE)를 액티브 시켜 기준 커패시터(CL)에 VDD/2를 충전하고, 데이터 리드 동작 시에는 기준 워드 라인 신호(RWL)를 액티브시켜 상기 제2 비트 라인(BLB)에 전달되는 전압과 상기 제1 비트라인에 전달되는 전압간에 일정한 전압차가 존재하도록 하는 방식이다. 그러나, 이와 같은 방식에서도 기준 커패시터(CL)를 VDD/2로 프리차지 하기 위해서 VDD/2 전원 발생기(half VDD generator)가 요구되므로, 반도체 칩 상에서 큰 면적을 차지하고 큰 스탠바이(Stand-by) 전류 등으로 인한 전력 소모의 문제점이 있다.
도 2와 같은 방식은, 비트 셀 데이터 리드 동작 전에 기준 전압 제어 신호(RPRE)를 액티브 시켜 기준 커패시터(CL/2)를 접지(VSS)로 방전시키고, 데이터 리드 동작 시에는 기준 워드 라인 신호(RWL)를 액티브시켜 상기 제2 비트 라인(BLB)에 전달되는 전압과 상기 제1 비트라인에 전달되는 전압간에 일정한 전압차가 존재하도록 하는 방식이다. 이것은, 기준 커패시터(CL/2)의 용량이 비트 셀 데이터를 저장하는 커패시터의 용량의 절반이기 때문에 가능하다. 그러나, 이와 같은 방식에서는 셀 어레이 공정을 변경하여야 하고, 커패시터 불균일성(uniformity)의 영향을 받기 쉬운 문제점이 있다.
따라서, 본 발명이 이루고자하는 기술적 과제는, 비트 셀 데이터 리드 시에, 비트 셀 커패시터와 차지 쉐어링하여 작은 전압 변화를 가지는 제1 비트 라인과 별도의 기준 전압 발생기 없이 기준 전압을 가지는 제2 비트 라인 사이의 작은 전압 차이를 감지하여 증폭함으로써, 비트 셀 데이터를 출력하는 반도체 메모리 장치를 제공하는 데 있다.
본 발명이 이루고자하는 다른 기술적 과제는, 비트 셀 데이터 리드 시에, 비트 셀 커패시터와 차지 쉐어링하여 작은 전압 변화를 가지는 제1 비트 라인과 별도의 기준 전압 발생기 없이 기준 전압을 가지는 제2 비트 라인 사이의 작은 전압 차이를 감지하여 증폭함으로써, 비트 셀 데이터를 출력하는 반도체 메모리 장치의 데이터 리드 방법을 제공하는 데 있다.
상기의 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 메모리 장치는, 비트 셀 데이터 리드 시에, 비트 셀에서 리드되는 비트 셀 신호, 및 기준 셀에서 리드되는 기준 신호를 감지하고 증폭하여 비트 셀 데이터를 출력하는 반도체 메모리 장치로서, 비트 셀 어레이부, 기준 셀 어레이부, 및 감지 증폭부를 구비한다.
상기 비트 셀 어레이부는 제1 비트 라인들과 제2 비트 라인들로 구성되는 다수개의 비트 라인들 및 다수개의 워드 라인들 사이의 교차 부분들 각각의 비트 셀에 상기 비트 셀 데이터를 저장하고, 액티브 된 워드 라인 신호와 선택된 제1 비트 라인 및 제2 비트 라인에 의하여 결정되는 비트 셀에서 리드되는 상기 비트 셀 신호를 상기 선택된 제1 비트 라인에 출력한다.
상기 기준 셀 어레이부는 다수개의 기준 셀들을 구비하여, 액티브 된 준비 신호에 응답하여 상기 기준 셀들 각각에 기준 셀 전압을 저장하고, 액티브 된 기준 워드 라인 신호에 응답하여 상기 기준 셀들 중 대응되어 있는 기준 셀에서 리드되는 상기 기준 신호를 상기 선택된 제2 비트 라인 및 이웃하는 다른 제2 비트 라인에 출력한다.
상기 감지 증폭부는 상기 선택된 제1 비트 라인 및 제2 비트 라인 각각으로 출력되는 상기 비트 셀 신호 및 상기 기준 신호를 감지하여, 두 신호들의 전압 차이를 증폭하여 출력한다.
상기 제1 비트 라인들 및 제2 비트 라인들이, 상기 비트 셀 데이터 리드 전에 제1 전원 전압으로 프리차지되는 경우에, 상기 기준 셀 전압은 제2 전원 전압이고, 상기 제2 전원 전압으로 프리차지되는 경우에는 상기 기준 셀 전압은 상기 제1 전원 전압인 것을 특징으로 한다.
상기 기준 셀 전압이, 상기 제2 전원 전압인 경우에는 상기 액티브 된 준비 신호에 의하여 도통되는 PMOSFET를 통하여 공급되고, 상기 제1 전원 전압인 경우에는 상기 액티브 된 준비 신호에 의하여 도통되는 NMOSFET를 통하여 공급되는 것을 특징으로 한다.
상기 액티브 된 기준 워드 라인 신호는, 액티브 상태의 펄스 폭에 있어서, 상기 액티브 된 워드 라인 신호보다 작은 것을 특징으로 한다.
상기의 기술적 과제를 달성하기 위한 본 발명에 따른 다른 반도체 메모리 장치는, 비트 셀 데이터 리드 시에, 비트 셀에서 리드되는 비트 셀 신호, 및 기준 셀에서 리드되는 기준 신호를 감지하고 증폭하여 비트 셀 데이터를 출력하는 반도체 메모리 장치로서, 비트 셀 어레이부, 기준 셀 어레이부, 및 감지 증폭부를 구비한다.
상기 비트 셀 어레이부는 제1 비트 라인들과 제2 비트 라인들로 구성되는 다수개의 비트 라인들 및 다수개의 워드 라인들 사이의 교차 부분들 각각의 비트 셀에 상기 비트 셀 데이터를 저장하고, 액티브 된 워드 라인 신호와 선택된 제1 비트 라인 및 제2 비트 라인에 의하여 결정되는 비트 셀에서 리드되는 상기 비트 셀 신호를 상기 선택된 제1 비트 라인에 출력한다.
상기 기준 셀 어레이부는 다수개의 기준 셀들을 구비하여, 액티브 된 준비 신호에 응답하여 제1 전원 전압 및 제2 전원 전압 각각을 서로 다른 커패시터들에 공급하고, 액티브 된 쇼트 신호에 응답하여 상기 커패시터들의 전하 쉐어링에 의한 기준 셀 전압을 상기 기준 셀들 각각에 저장하며, 액티브 된 기준 워드 라인 신호에 응답하여 상기 기준 셀들 중 대응되어 있는 기준 셀에 있는 상기 커패시터들 각각에서 리드되는 상기 기준 신호를 상기 선택된 제2 비트 라인 및 이웃하는 다른 제2 비트 라인에 출력한다.
상기 감지 증폭부는 상기 선택된 제1 비트 라인 및 제2 비트 라인 각각으로 출력되는 상기 비트 셀 신호 및 상기 기준 신호를 감지하여, 두 신호들의 전압 차이를 증폭하여 출력한다.
상기의 다른 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 메모리 장치의 데이터 리드 방법은, 비트 셀 데이터 리드 시에, 비트 셀에서 리드되는 비트 셀 신호, 및 기준 셀에서 리드되는 기준 신호를 감지하고 증폭하여 비트 셀 데이터를 출력하는 반도체 메모리 장치의 데이터 리드 방법으로서, 다음과 같은 단계를 구비한다.
즉, 본 발명에 따른 반도체 메모리 장치의 데이터 리드 방법에 있어서, 먼저, 제1 비트 라인들과 제2 비트 라인들로 구성되는 다수개의 비트 라인들 및 다수개의 워드 라인들 사이의 교차 부분들 각각의 비트 셀에 상기 비트 셀 데이터를 저장하는 비트 셀 어레이에서는, 액티브 된 워드 라인 신호와 선택된 제1 비트 라인 및 제2 비트 라인에 의하여 결정되는 비트 셀에서 리드되는 상기 비트 셀 신호를 상기 선택된 제1 비트 라인에 출력한다. 다수개의 기준 셀들을 구비하는 기준 셀 어레이에서는, 액티브 된 준비 신호에 응답하여 상기 기준 셀들 각각에 기준 셀 전압을 저장하고, 액티브 된 기준 워드 라인 신호에 응답하여 상기 기준 셀들 중 대응되어 있는 기준 셀에서 리드되는 상기 기준 신호를 상기 선택된 제2 비트 라인 및 이웃하는 다른 제2 비트 라인에 출력한다. 이에 따라, 상기 선택된 제1 비트 라인 및 제2 비트 라인 각각으로 출력되는 상기 비트 셀 신호 및 상기 기준 신호를 감지하여, 두 신호들의 전압 차이를 증폭하여 출력한다.
상기의 다른 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 메모리 장치의 다른 데이터 리드 방법은, 비트 셀 데이터 리드 시에, 비트 셀에서 리드되는 비트 셀 신호, 및 기준 셀에서 리드되는 기준 신호를 감지하고 증폭하여 비트 셀 데이터를 출력하는 반도체 메모리 장치의 데이터 리드 방법으로서, 다음과 같은 단계를 구비한다.
즉, 본 발명에 따른 반도체 메모리 장치의 다른 데이터 리드 방법에 있어서, 먼저, 제1 비트 라인들과 제2 비트 라인들로 구성되는 다수개의 비트 라인들 및 다수개의 워드 라인들 사이의 교차 부분들 각각의 비트 셀에 상기 비트 셀 데이터를 저장하는 비트 셀 어레이에서는, 액티브 된 워드 라인 신호와 선택된 제1 비트 라인 및 제2 비트 라인에 의하여 결정되는 비트 셀에서 리드되는 상기 비트 셀 신호를 상기 선택된 제1 비트 라인에 출력한다. 다수개의 기준 셀들을 구비하는 기준 셀 어레이에서는, 액티브 된 준비 신호에 응답하여 제1 전원 전압 및 제2 전원 전압 각각을 서로 다른 커패시터들에 공급하고, 액티브 된 쇼트 신호에 응답하여 상기 커패시터들의 전하 쉐어링에 의한 기준 셀 전압을 상기 기준 셀들 각각에 저장하며, 액티브 된 기준 워드 라인 신호에 응답하여 상기 기준 셀들 중 대응되어 있는 기준 셀에 있는 상기 커패시터들 각각에서 리드되는 상기 기준 신호를 상기 선택된 제2 비트 라인 및 이웃하는 다른 제2 비트 라인에 출력한다. 이에 따라, 상기 선택된 제1 비트 라인 및 제2 비트 라인 각각으로 출력되는 상기 비트 셀 신호 및 상기 기준 신호를 감지하여, 두 신호들의 전압 차이를 증폭하여 출력한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 3은 본 발명의 일실시예에 따른 반도체 메모리 장치의 블록도이다.
도 3을 참조하면, 본 발명의 일실시예에 따른 반도체 메모리 장치는, 비트 셀 데이터 리드 시에, 비트 셀에서 리드되는 비트 셀 신호, 및 기준 셀에서 리드되는 기준 신호를 감지하고 증폭하여 비트 셀 데이터를 출력하는 반도체 메모리 장치로서, 비트 셀 어레이부(bit cell array unit)(310), 기준 셀 어레이부(reference cell array unit)(320), 및 감지 증폭부(sense amplifying unit)(330)를 구비한다.
상기 비트 셀 어레이부(310)는 제1 비트 라인들(신호 VBL0, VBL1 등을 전달하는 라인들, 이하 VBLB0, VBLB1 등의 신호선들이라 함)과 제2 비트 라인들(신호 VBLB0, VBLB1 등을 전달하는 라인들, 이하 VBLB0, VBLB1 등의 신호선들이라 함)로 구성되는 다수개의 비트 라인들 및 다수개의 워드 라인들(신호 VWL0, VWL1 등을 전달하는 라인들, 이하 VWL0, VWL1 등의 신호선들이라 함) 사이의 교차 부분들 각각의 비트 셀(하나의 MOSFET와 하나의 커패시터로 구성됨)에 상기 비트 셀 데이터("0" 또는 "1")를 저장하고, 액티브 된 워드 라인 신호(예를 들어, VWL0)와 선택된 제1 비트 라인(예를 들어, 신호 VBL0를 전달하는 라인, 이하 VBL0 신호선이라 함) 및 제2 비트 라인(예를 들어, 신호 VBLB0를 전달하는 라인, 이하 VBLB0 신호선이라 함)에 의하여 결정되는 비트 셀에서 리드되는 상기 비트 셀 신호(예를 들어, VBL0)를 상기 선택된 제1 비트 라인(예를 들어, VBL0 신호선)에 출력한다. 상기 비트 셀 데이터가 제1 논리 상태, 즉, "0"인 경우는 비트 셀 커패시터에 제1 전원 전압(VSS)이 저장된 경우이다. 또한, 상기 비트 셀 데이터가 제2 논리 상태, 즉, "1"인 경우는 비트 셀 커패시터에 제2 전원 전압(VDD)이 저장된 경우이다.
여기서, 다수개의 워드 라인들(VWL0, VWL1 등의 신호선들) 중 어느 하나에 액티브 된 워드 라인 신호(예를 들어, VWL0)를 인가하는 것은, 일반적인 반도체 메모리 장치에서처럼, 소정 X-디코더에 의하여 이루어지며, 제1 비트 라인 및 제2 비트 라인의 선택은 소정 Y-디코더에 의하여 이루어진다. 즉, 소정 X-디코더는 비트 셀을 구성하는 MOSFET의 게이트에 액티브 된 신호를 인가하여 비트 셀에서 비트 셀 데이터가 리드(read)되도록 하고, 소정 Y-디코더는 X-디코더에 의하여 선택된 비트 셀들에서 리드되는 비트 셀 데이터들 중 의미있는 데이터를 선택한다.
상기 기준 셀 어레이부(320)는 다수개의 기준 셀들을 구비하여, 액티브 된 준비 신호(VRPRE)에 응답하여 상기 기준 셀들 각각에 기준 셀 전압(VDD/VSS)을 저장하고, 액티브 된 기준 워드 라인 신호(VRWL)에 응답하여 상기 기준 셀들 중 대응되어 있는 기준 셀(예를 들어, M31~M33 및 CR31)에서 리드되는 상기 기준 신호를 상기 선택된 제2 비트 라인(예를 들어, VBLB0 신호선) 및 이웃하는 다른 제2 비트 라인(예를 들어, VBLB1 신호선)에 출력한다. 여기서, 기준 셀의 커패시터 CR31에서 리드되는 기준 신호가 선택된 제2 비트 라인(예를 들어, VBLB0 신호선) 및 이웃하는 다른 제2 비트 라인(예를 들어, VBLB1 신호선)에 동시에 출력되므로, 이때 상기 선택된 제2 비트 라인(예를 들어, VBLB0 신호선)에 전달되는 전압은, 비트 셀을 구성하는 커패시터로부터 비트 셀 데이터가 리드될 때 상기 선택된 제1 비트 라인(예를 들어, VBL0 신호선)에 전달되는 전압과 일정 차이를 가진다. 이는 비트 셀을 구성하는 커패시터의 용량과 기준 셀을 구성하는 커패시터의 용량이 서로 같다고 가정할 때, 비트 셀을 구성하는 커패시터는 선택된 제1 비트 라인(예를 들어, VBL0 신호선) 하나와 차지 쉐어링하고, 기준 셀을 구성하는 커패시터는 두개의 비트 라인, 즉, 선택된 제2 비트 라인(VBLB0 신호선) 및 이웃하는 다른 제2 비트 라인(VBLB1 신호선)과 동시에 차지 쉐어링하기 때문이다. 비트 셀 데이터의 리드 시에, 선택된 제1 비트 라인(예를 들어, VBL0 신호선)과 제2 비트 라인(예를 들어, VBLB0 신호선) 사이의 이와 같은 일정 전압 차이는, 아래에서 기술되는 바와 같이, 감지 증폭부(330)에서 충분히 감지 증폭할 수 있는 조건을 만들어 준다. 선택되는 제2 비트 라인이 VBLB1 신호선인 경우에는 이웃하는 다른 제2 비트 라인은 VBLB0 신호선이다.
이와 같은 동작은, 도 3에 도시된 바와 같이, 하나의 기준 셀이 3개의 MOSFET와 하나의 커패시터로 구성되어 있는 다수개의 기준 셀들에 의하여 이루어진다. 예를 들어, 선택되는 제1 비트 라인 및 제2 비트라인 각각이 VBL0 신호선 및 VBLB0 신호선인 경우에, 상기 기준 셀 어레이부(320)는 액티브 된 준비 신호(VRPRE)에 응답하여 도통되는 M31을 통하여 CR31에 기준 셀 전압(VDD/VSS)을 저장하고, 액티브 된 기준 워드 라인 신호(VRWL)에 응답하여 도통되는 M32 및 M33 각각을 통하여 CR31에서 리드되는 상기 기준 신호를 상기 선택된 제2 비트 라인(예를 들어, VBLB0 신호선) 및 이웃하는 다른 제2 비트 라인(예를 들어, VBLB1 신호선)에 출력한다. 이때, 상기 기준 셀 전압이 상기 제1 전원 전압(VSS)인 경우에는 M31은 N형 MOSFET(NMOSFET)이고, 상기 기준 셀 전압이 상기 제2 전원 전압(VDD)인 경우에는, M31은 P형 MOSFET(PMOSFET)로 대체될 수 있다.
도 4에 도시된 바와 같이, 일반적으로 반도체 메모리 장치의 비트 셀 데이터 리드 동작 전에는, 소정 제어 신호에 의하여 비트 라인들을 프리차지시킨다. 이러한 프리차지 기간 내에서 준비 신호(VRPRE)도 액티브되고, 특히, 준비 신호(VRPRE)는 기준 워드 라인 신호(VRWL)의 액티브 상태가 끝난 후 액티브된다. 상기 액티브 된 기준 워드 라인 신호(VRWL)는, 도 4에 도시된 바와 같이, 액티브 상태의 펄스 폭에 있어서, 상기 액티브 된 워드 라인 신호(VWL0)보다 작다. 기준 워드 라인 신호(VRWL)의 액티브 상태 펄스 폭을 작게 하는 이유는, 선택되는 제1 비트 라인 및 제2 비트라인 각각이 VBL0 신호선 및 VBLB0 신호선인 경우에, 감지 증폭기 S/A0에서만 증폭 동작이 이루어지도록 하고, 이웃하는 감지 증폭기 S/A1의 증폭 동작으로 인한 불필요한 전력 소모를 제거하기 위함이다. 도 3에서, 상기 제1 비트 라인들 및 제2 비트 라인들이, 상기 비트 셀 데이터 리드 전에 제1 전원 전압(VSS)으로 프리차지되는 경우에, 상기 기준 셀 전압은 제2 전원 전압(VDD)이고, 상기 제2 전원 전압(VDD)으로 프리차지되는 경우에는 상기 기준 셀 전압은 상기 제1 전원 전압(VSS)으로 한다.
이와 같이 하는 경우에, 비트 셀 데이터 리드 동작에 있어서, 비트 셀 데이터가 제1 논리 상태, 즉, "0" 인 경우와 비트 셀 데이터가 제2 논리 상태, 즉, "1" 인 경우, 모두에 있어서 제1 비트 라인과 제2 비트 라인사이의 전압 차가 안정적으로 발생한다. 즉, 비트 셀을 구성하는 커패시터의 용량과 기준 셀을 구성하는 커패시터의 용량은 같고, 선택되는 제1 비트 라인 및 제2 비트라인 각각이 VBL0 신호선 및 VBLB0 신호선인 경우에, 비트 셀을 구성하는 커패시터는 선택된 제1 비트 라인(VBL0 신호선)과 차지 쉐어링하고, 기준 셀을 구성하는 커패시터는 선택된 제2 비트 라인(VBLB0 신호선) 및 이웃하는 다른 제2 비트 라인(VBLB1 신호선)과 동시에 차지 쉐어링하므로, VBL0의 전압과 VBLB0의 전압간에는 감지 증폭부(330)에서 충분히 감지할 수 있는 정도의 적절한 전압차가 존재한다. 도 4의 예와 같이, 비트 셀 데이터가 "1" 인 경우에, VBL0의 전압과 VBLB0의 전압간의 차이는 상기 기준 셀 어레이부(320)가 없을때 보다 더 커지므로, 상기 감지 증폭부(330)는 이러한 전압 차이를 용이하게 해당 레벨로 감지 증폭할 수 있게 된다. 도 4의 예에서, 비트 셀 데이터가 "0" 인 경우에, VBL0의 전압과 VBLB0의 전압간에 발생되는 일정 차이는 상기 감지 증폭부(330)가 해당 반대 레벨로 감지 증폭할 수 있도록 마진(margin) 설계되는 것으로 가정한다.
상기 감지 증폭부(330)는, 다수개의 감지 증폭기들(S/A0, S/A1 등)을 구비하여, 상기 선택된 제1 비트 라인(예를 들어, VBL0 신호선) 및 제2 비트 라인(예를 들어, VBLB0 신호선) 각각으로 출력되는 상기 비트 셀 신호 및 상기 기준 신호를 감지하여, 두 신호들의 전압 차이를 증폭하여 출력한다. 도 3에서, 선택되는 제1 비트 라인 및 제2 비트라인 각각이 VBL0 신호선 및 VBLB0 신호선인 경우에, 상기 비트 셀 신호 및 상기 기준 신호를 감지하는 감지 증폭기 S/A0이 두 신호들의 전압 차이를 증폭하여 제1 비트 라인(VBL0 신호선) 및 제2 비트 라인(VBLB0 신호선)에 출력할 때의 신호 파형은, 도 4의 A 부분과 같다.
도 5는 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 블록도이다.
도 5를 참조하면, 본 발명의 다른 실시예에 따른 반도체 메모리 장치는, 도 3과 마찬가지로, 비트 셀 데이터 리드 시에, 비트 셀에서 리드되는 비트 셀 신호, 및 기준 셀에서 리드되는 기준 신호를 감지하고 증폭하여 비트 셀 데이터를 출력하는 반도체 메모리 장치로서, 비트 셀 어레이부(510), 기준 셀 어레이부(520), 및 감지 증폭부(530)를 구비한다.
상기 비트 셀 어레이부(510)는 제1 비트 라인들(VBL0, VBL1 등의 신호선들)과 제2 비트 라인들(VBLB0, VBLB1 등의 신호선들)로 구성되는 다수개의 비트 라인들 및 다수개의 워드 라인들(VWL0, VWL1 등의 신호선들) 사이의 교차 부분들 각각의 비트 셀(하나의 MOSFET와 하나의 커패시터로 구성됨)에 상기 비트 셀 데이터("0" 또는 "1")를 저장하고, 액티브 된 워드 라인 신호(예를 들어, VWL0)와 선택된 제1 비트 라인(예를 들어, VBL0 신호선) 및 제2 비트 라인(예를 들어, VBLB0 신호선)에 의하여 결정되는 비트 셀에서 리드되는 상기 비트 셀 신호(예를 들어, VBL0)를 상기 선택된 제1 비트 라인(예를 들어, VBL0 신호선)에 출력한다. 상기 비트 셀 데이터가 제1 논리 상태, 즉, "0"인 경우는 비트 셀 커패시터에 제1 전원 전압(VSS)이 저장된 경우이다. 또한, 상기 비트 셀 데이터가 제2 논리 상태, 즉, "1"인 경우는 비트 셀 커패시터에 제2 전원 전압(VDD)이 저장된 경우이다.
여기서도, 다수개의 워드 라인들(VWL0, VWL1 등의 신호선들) 중 어느 하나에 액티브 된 워드 라인 신호(예를 들어, VWL0)를 인가하는 것은, 일반적인 반도체 메모리 장치에서처럼, 소정 X-디코더에 의하여 이루어지며, 제1 비트 라인 및 제2 비트 라인의 선택은 소정 Y-디코더에 의하여 이루어진다. 즉, 소정 X-디코더는 비트 셀을 구성하는 MOSFET의 게이트에 액티브 된 신호를 인가하여 비트 셀에서 비트 셀 데이터가 리드(read)되도록 하고, 소정 Y-디코더는 X-디코더에 의하여 선택된 비트 셀들에서 리드되는 비트 셀 데이터들 중 의미있는 데이터를 선택한다.
상기 기준 셀 어레이부(520)는 다수개의 기준 셀들을 구비하여, 액티브 된 준비 신호(VRPRE)에 응답하여 제1 전원 전압(VSS) 및 제2 전원 전압(VDD) 각각을 서로 다른 커패시터들(예를 들어, CR51 및 CR52)에 공급하고, 액티브 된 쇼트 신호(VSHT)에 응답하여 상기 커패시터들(예를 들어, CR51 및 CR52)의 전하 쉐어링에 의한 기준 셀 전압을 상기 기준 셀들 각각에 저장하며, 액티브 된 기준 워드 라인 신호(VRWL)에 응답하여 상기 기준 셀들 중 대응되어 있는 기준 셀(예를 들어, M51~M55, CR51, 및 CR52)에 있는 상기 커패시터들(예를 들어, CR51 및 CR52) 각각에서 리드되는 상기 기준 신호를 상기 선택된 제2 비트 라인(예를 들어, VBLB0 신호선) 및 이웃하는 다른 제2 비트 라인(예를 들어, VBLB1 신호선)에 출력한다. 여기서, 상기 커패시터들(예를 들어, CR51 및 CR52) 간에 차지 쉐어링이 일어나도록 하는 이유는, 도 1 및 도 2의 방식에 대한 설명에서 언급하였듯이, 상기 선택된 제2 비트 라인(예를 들어, VBLB0 신호선)에 전달되는 전압과 상기 선택된 제1 비트 라인(예를 들어, VBL0 신호선)에 전달되는 전압간에 적절한 전압차가 생기도록 하기 위함이다. 또한, 기준 셀에서 리드되는 기준 신호를 선택된 제2 비트 라인(예를 들어, VBLB0 신호선) 및 이웃하는 다른 제2 비트 라인(예를 들어, VBLB1 신호선)에 동시에 출력하는 이유는, 하나의 기준 셀을 두 개의 제2 비트 라인들(예를 들어, VBLB0 신호선 및 VBLB1 신호선)이 공유하도록 하기 위함이다. 즉, 선택되는 제2 비트 라인이 VBLB1 신호선인 경우에는 이웃하는 다른 제2 비트 라인은 VBLB0 신호선이다.
이와 같은 동작은, 도 5에 도시된 바와 같이, 하나의 기준 셀이 5개의 MOSFET와 2개의 커패시터들로 구성되어 있는 다수개의 기준 셀들에 의하여 이루어진다. 예를 들어, 선택되는 제1 비트 라인 및 제2 비트라인 각각이 VBL0 신호선 및 VBLB0 신호선인 경우에, 상기 기준 셀 어레이부(520)는 액티브 된 준비 신호(VRPRE)에 응답하여 제1 전원 전압(VSS) 및 제2 전원 전압(VDD) 각각을 M51 및 M52를 통하여 CR51 및 CR52에 공급하고, 액티브 된 쇼트 신호(VSHT)에 응답하여 M54를 통한 전하 쉐어링에 의하여 제1 전원 전압(VSS) 및 제2 전원 전압(VDD) 사이의 전압을 가지는 기준 셀 전압을 CR51 및 CR52에 저장하며, 액티브 된 기준 워드 라인 신호(VRWL)에 응답하여 M53 및 M55 각각을 통하여 상기 커패시터들(CR51 및 CR52) 각각에서 리드되는 상기 기준 신호를 상기 선택된 제2 비트 라인(예를 들어, VBLB0 신호선) 및 이웃하는 다른 제2 비트 라인(예를 들어, VBLB1 신호선)에 출력한다.
도 6에 도시된 바와 같이, 일반적으로 반도체 메모리 장치의 비트 셀 데이터 리드 동작 전에는, 소정 제어 신호에 의하여 비트 라인들을 프리차지시킨다. 이러한 프리차지 기간 내에서 준비 신호(VRPRE)도 액티브된다. 상기 액티브 된 기준 워드 라인 신호(VRWL)는, 도 6에 도시된 바와 같이, 액티브 상태의 펄스 폭에 있어서, 상기 액티브 된 워드 라인 신호(VWL0)와 같다. 여기서는, 선택되는 제1 비트 라인 및 제2 비트라인 각각이 VBL0 신호선 및 VBLB0 신호선인 경우에, 선택되는 제2 비트 라인(VBLB0 신호선)이 이웃하는 다른 제2 비트 라인(VBLB1 신호선)과 전하를 공유하지 않으므로, 도 3 회로와는 달리, 기준 워드 라인 신호(VRWL) 및 워드 라인 신호(VWL0)의 액티브 상태 펄스 폭이 같다.
이와 같이 본 발명의 다른 실시예에 따른 방식으로 하는 경우에도, 비트 셀 데이터 리드 동작에 있어서, 비트 셀 데이터가 제1 논리 상태, 즉, "0" 인 경우와 비트 셀 데이터가 제2 논리 상태, 즉, "1" 인 경우, 모두에 있어서 제1 비트 라인과 제2 비트 라인사이의 전압 차가 안정적으로 발생한다. 즉, 비트 셀을 구성하는 커패시터의 용량과 기준 셀을 구성하는 커패시터들 각각의 용량은 같고, 선택되는 제1 비트 라인 및 제2 비트라인 각각이 VBL0 신호선 및 VBLB0 신호선인 경우에, 비트 셀을 구성하는 커패시터는 선택된 제1 비트 라인(VBL0 신호선)과 차지 쉐어링하고, 기준 셀을 구성하는 커패시터들 중 CR51은 선택된 제2 비트 라인(VBLB0 신호선)과 차지 쉐어링하므로, VBL0의 전압과 VBLB0의 전압간에는 감지 증폭부(530)에서 충분히 감지할 수 있는 정도의 적절한 전압차가 존재한다. 이것은, CR51 및 CR52가 액티브 된 쇼트 신호(VSHT)에 응답하여 M54를 통한 전하 쉐어링에 의하여 제1 전원 전압(VSS) 및 제2 전원 전압(VDD) 사이의 전압(VDD/2 정도)을 가지는 기준 셀 전압을 저장하기 때문에 가능하다.
상기 감지 증폭부(530)는 다수개의 감지 증폭기들(S/A0, S/A1 등)을 구비하여, 상기 선택된 제1 비트 라인(예를 들어, VBL0 신호선) 및 제2 비트 라인(예를 들어, VBLB0 신호선) 각각으로 출력되는 상기 비트 셀 신호 및 상기 기준 신호를 감지하여, 두 신호들의 전압 차이를 증폭하여 출력한다. 도 5에서, 선택되는 제1 비트 라인 및 제2 비트라인 각각이 VBL0 신호선 및 VBLB0 신호선인 경우에, 상기 비트 셀 신호 및 상기 기준 신호를 감지하는 감지 증폭기 S/A0이 두 신호들의 전압 차이를 증폭하여 제1 비트 라인(VBL0 신호선) 및 제2 비트 라인(VBLB0 신호선)에 출력할 때의 신호 파형은, 도 6의 B 부분과 같다.
위에서 기술한 바와 같이 본 발명의 일실시예에 따른 반도체 메모리 장치는, 다수개의 기준 셀들을 구비하여, 액티브 된 준비 신호(VRPRE)에 응답하여 상기 기준 셀들 각각에 기준 셀 전압(VDD/VSS)을 저장하고, 액티브 된 기준 워드 라인 신호(VRWL)에 응답하여 상기 기준 셀들 중 대응되어 있는 기준 셀(예를 들어, 도 3의 M31~M33 및 CR31)에서 리드되는 상기 기준 신호를 상기 선택된 제2 비트 라인(예를 들어, 도 3의 VBLB0 신호선) 및 이웃하는 다른 제2 비트 라인(예를 들어, 도 3의 VBLB1 신호선)에 출력하는 기준 셀 어레이부(320)를 구비한다. 또한, 본 발명의 다른 실시예에 따른 반도체 메모리 장치는, 다수개의 기준 셀들을 구비하여, 액티브 된 준비 신호(VRPRE)에 응답하여 제1 전원 전압(VSS) 및 제2 전원 전압(VDD) 각각을 서로 다른 커패시터들(예를 들어, 도 5의 CR51 및 CR52)에 공급하고, 액티브 된 쇼트 신호(VSHT)에 응답하여 상기 커패시터들(예를 들어, 도 5의 CR51 및 CR52)의 전하 쉐어링에 의한 기준 셀 전압을 상기 기준 셀들 각각에 저장하며, 액티브 된 기준 워드 라인 신호(VRWL)에 응답하여 상기 기준 셀들 중 대응되어 있는 기준 셀(예를 들어, 도 5의 M51~M55, CR51, 및 CR52)에 있는 상기 커패시터들(예를 들어, 도 5의 CR51 및 CR52) 각각에서 리드되는 상기 기준 신호를 상기 선택된 제2 비트 라인(예를 들어, 도 5의 VBLB0 신호선) 및 이웃하는 다른 제2 비트 라인(예를 들어, 도 5의 VBLB1 신호선)에 출력하는 기준 셀 어레이부(520)를 구비한다.
위와 같이, 기준 셀 어레이부(320 또는 520)를 구비하여 선택되는 제2 비트 라인에 전달되는 전압과 선택되는 제1 비트 라인에 전달되는 전압간에 적절한 전압차가 생기도록 하는 방식은, 제1 전원 전압(VSS) 프리차지 방식이나 제2 전원 전압(VDD) 프리차지 방식 모두에 적용 가능하다. 또한, 리드(read)와 라이트(write)를 동시에 가능하게 하여 동작스피드를 높이는 듀얼 포트(dual port) 방식에도 적용 가능하다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 반도체 메모리 장치는, 비트 셀 데이터 리드 시에, 비트 셀 커패시터와 차지 쉐어링하여 작은 전압 변화를 가지는 제1 비트 라인과 별도의 기준 전압 발생기 없이 기준 전압을 가지는 제2 비트 라인 사이의 작은 전압 차이를 감지하여 증폭함으로써, 비트 셀 데이터를 출력한다. 따라서, 비트 셀 데이터가 "1" 또는 "0" 인 경우, 모두에 대하여 안정적으로 비트 셀 데이터를 출력하며, VDD/2 전원 발생기(half VDD generator)가 요구되지 않아 반도체 칩 사이즈 절감, 및 전력 소모 절감에 기여할 수 있는 효과가 있다. 또한, 셀 커패시터의 절반 용량을 가지는 별도의 커패시터를 구비하지 않아도 되므로 셀 어레이 공정이 용이하고, 커패시터 불균일성(uniformity)의 영향도 덜 받는 효과가 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 별도의 기준 전압 발생기를 구비하여 기준 전압을 공급하는 종래의 반도체 메모리 장치의 기준 워드 라인 주변 회로도이다.
도 2는 별도의 하프 셀 커패시터를 구비하여 기준 전압을 공급하는 종래의 반도체 메모리 장치의 기준 워드 라인 주변 회로도이다.
도 3은 본 발명의 일실시예에 따른 반도체 메모리 장치의 블록도이다.
도 4는 도 3의 반도체 메모리 장치의 동작 설명을 위한 타이밍도이다.
도 5는 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 블록도이다.
도 6은 도 5의 반도체 메모리 장치의 동작 설명을 위한 타이밍도이다.

Claims (10)

  1. 비트 셀 데이터 리드 시에, 비트 셀에서 리드되는 비트 셀 신호, 및 기준 셀에서 리드되는 기준 신호를 감지하고 증폭하여 비트 셀 데이터를 출력하는 반도체 메모리 장치에 있어서,
    제1 비트 라인들과 제2 비트 라인들로 구성되는 다수개의 비트 라인들 및 다수개의 워드 라인들 사이의 교차 부분들 각각의 비트 셀에 상기 비트 셀 데이터를 저장하고, 액티브 된 워드 라인 신호와 선택된 제1 비트 라인 및 제2 비트 라인에 의하여 결정되는 비트 셀에서 리드되는 상기 비트 셀 신호를 상기 선택된 제1 비트 라인에 출력하는 비트 셀 어레이부;
    다수개의 기준 셀들을 구비하여, 액티브 된 준비 신호에 응답하여 상기 기준 셀들 각각에 기준 셀 전압을 저장하고, 액티브 된 기준 워드 라인 신호에 응답하여 상기 기준 셀들 중 대응되어 있는 기준 셀에서 리드되는 상기 기준 신호를 상기 선택된 제2 비트 라인 및 이웃하는 다른 제2 비트 라인에 출력하는 기준 셀 어레이부; 및
    상기 선택된 제1 비트 라인 및 제2 비트 라인 각각으로 출력되는 상기 비트 셀 신호 및 상기 기준 신호를 감지하여, 두 신호들의 전압 차이를 증폭하여 출력하는 감지 증폭부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1항에 있어서, 상기 제1 비트 라인들 및 제2 비트 라인들이,
    상기 비트 셀 데이터 리드 전에 제1 전원 전압으로 프리차지되는 경우에, 상기 기준 셀 전압은 제2 전원 전압이고, 상기 제2 전원 전압으로 프리차지되는 경우에는 상기 기준 셀 전압은 상기 제1 전원 전압인 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 2항에 있어서, 상기 기준 셀 전압이,
    상기 제2 전원 전압인 경우에는 상기 액티브 된 준비 신호에 의하여 도통되는 PMOSFET를 통하여 공급되고, 상기 제1 전원 전압인 경우에는 상기 액티브 된 준비 신호에 의하여 도통되는 NMOSFET를 통하여 공급되는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 1항에 있어서, 상기 액티브 된 기준 워드 라인 신호는,
    액티브 상태의 펄스 폭에 있어서, 상기 액티브 된 워드 라인 신호보다 작은 것을 특징으로 하는 반도체 메모리 장치.
  5. 비트 셀 데이터 리드 시에, 비트 셀에서 리드되는 비트 셀 신호, 및 기준 셀에서 리드되는 기준 신호를 감지하고 증폭하여 비트 셀 데이터를 출력하는 반도체 메모리 장치에 있어서,
    제1 비트 라인들과 제2 비트 라인들로 구성되는 다수개의 비트 라인들 및 다수개의 워드 라인들 사이의 교차 부분들 각각의 비트 셀에 상기 비트 셀 데이터를 저장하고, 액티브 된 워드 라인 신호와 선택된 제1 비트 라인 및 제2 비트 라인에 의하여 결정되는 비트 셀에서 리드되는 상기 비트 셀 신호를 상기 선택된 제1 비트 라인에 출력하는 비트 셀 어레이부;
    다수개의 기준 셀들을 구비하여, 액티브 된 준비 신호에 응답하여 제1 전원 전압 및 제2 전원 전압 각각을 서로 다른 커패시터들에 공급하고, 액티브 된 쇼트 신호에 응답하여 상기 커패시터들의 전하 쉐어링에 의한 기준 셀 전압을 상기 기준 셀들 각각에 저장하며, 액티브 된 기준 워드 라인 신호에 응답하여 상기 기준 셀들 중 대응되어 있는 기준 셀에 있는 상기 커패시터들 각각에서 리드되는 상기 기준 신호를 상기 선택된 제2 비트 라인 및 이웃하는 다른 제2 비트 라인에 출력하는 기준 셀 어레이부; 및
    상기 선택된 제1 비트 라인 및 제2 비트 라인 각각으로 출력되는 상기 비트 셀 신호 및 상기 기준 신호를 감지하여, 두 신호들의 전압 차이를 증폭하여 출력하는 감지 증폭부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 비트 셀 데이터 리드 시에, 비트 셀에서 리드되는 비트 셀 신호, 및 기준 셀에서 리드되는 기준 신호를 감지하고 증폭하여 비트 셀 데이터를 출력하는 반도체 메모리 장치의 데이터 리드 방법에 있어서,
    제1 비트 라인들과 제2 비트 라인들로 구성되는 다수개의 비트 라인들 및 다수개의 워드 라인들 사이의 교차 부분들 각각의 비트 셀에 상기 비트 셀 데이터를 저장하는 비트 셀 어레이에서, 액티브 된 워드 라인 신호와 선택된 제1 비트 라인 및 제2 비트 라인에 의하여 결정되는 비트 셀에서 리드되는 상기 비트 셀 신호를 상기 선택된 제1 비트 라인에 출력하는 단계;
    다수개의 기준 셀들을 구비하는 기준 셀 어레이에서, 액티브 된 준비 신호에 응답하여 상기 기준 셀들 각각에 기준 셀 전압을 저장하고, 액티브 된 기준 워드 라인 신호에 응답하여 상기 기준 셀들 중 대응되어 있는 기준 셀에서 리드되는 상기 기준 신호를 상기 선택된 제2 비트 라인 및 이웃하는 다른 제2 비트 라인에 출력하는 단계; 및
    상기 선택된 제1 비트 라인 및 제2 비트 라인 각각으로 출력되는 상기 비트 셀 신호 및 상기 기준 신호를 감지하여, 두 신호들의 전압 차이를 증폭하여 출력하는 단계를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 리드 방법.
  7. 제 6항에 있어서, 상기 제1 비트 라인들 및 제2 비트 라인들이,
    상기 비트 셀 데이터 리드 전에 제1 전원 전압으로 프리차지되는 경우에, 상기 기준 셀 전압은 제2 전원 전압이고, 상기 제2 전원 전압으로 프리차지되는 경우에는 상기 기준 셀 전압은 상기 제1 전원 전압인 것을 특징으로 하는 반도체 메모리 장치의 데이터 리드 방법.
  8. 제 7항에 있어서, 상기 기준 셀 전압이,
    상기 제2 전원 전압인 경우에는 상기 액티브 된 준비 신호에 의하여 도통되는 PMOSFET를 통하여 공급되고, 상기 제1 전원 전압인 경우에는 상기 액티브 된 준비 신호에 의하여 도통되는 NMOSFET를 통하여 공급되는 것을 특징으로 하는 반도체 메모리 장치의 데이터 리드 방법.
  9. 제 6항에 있어서, 상기 액티브 된 기준 워드 라인 신호는,
    액티브 상태의 펄스 폭에 있어서, 상기 액티브 된 워드 라인 신호보다 작은 것을 특징으로 하는 반도체 메모리 장치의 데이터 리드 방법.
  10. 비트 셀 데이터 리드 시에, 비트 셀에서 리드되는 비트 셀 신호, 및 기준 셀에서 리드되는 기준 신호를 감지하고 증폭하여 비트 셀 데이터를 출력하는 반도체 메모리 장치의 데이터 리드 방법에 있어서,
    제1 비트 라인들과 제2 비트 라인들로 구성되는 다수개의 비트 라인들 및 다수개의 워드 라인들 사이의 교차 부분들 각각의 비트 셀에 상기 비트 셀 데이터를 저장하는 비트 셀 어레이에서, 액티브 된 워드 라인 신호와 선택된 제1 비트 라인 및 제2 비트 라인에 의하여 결정되는 비트 셀에서 리드되는 상기 비트 셀 신호를 상기 선택된 제1 비트 라인에 출력하는 단계;
    다수개의 기준 셀들을 구비하는 기준 셀 어레이에서, 액티브 된 준비 신호에 응답하여 제1 전원 전압 및 제2 전원 전압 각각을 서로 다른 커패시터들에 공급하고, 액티브 된 쇼트 신호에 응답하여 상기 커패시터들의 전하 쉐어링에 의한 기준 셀 전압을 상기 기준 셀들 각각에 저장하며, 액티브 된 기준 워드 라인 신호에 응답하여 상기 기준 셀들 중 대응되어 있는 기준 셀에 있는 상기 커패시터들 각각에서 리드되는 상기 기준 신호를 상기 선택된 제2 비트 라인 및 이웃하는 다른 제2 비트 라인에 출력하는 단계; 및
    상기 선택된 제1 비트 라인 및 제2 비트 라인 각각으로 출력되는 상기 비트 셀 신호 및 상기 기준 신호를 감지하여, 두 신호들의 전압 차이를 증폭하여 출력하는 단계를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 리드 방법.
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