JPH09265785A - デュアルモード基準回路、メモリ回路、強誘電体メモリ回路、強誘電体メモリ回路のために基準電圧を発生させる方法、および強誘電体メモリを動作させる方法 - Google Patents
デュアルモード基準回路、メモリ回路、強誘電体メモリ回路、強誘電体メモリ回路のために基準電圧を発生させる方法、および強誘電体メモリを動作させる方法Info
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- JPH09265785A JPH09265785A JP9020858A JP2085897A JPH09265785A JP H09265785 A JPH09265785 A JP H09265785A JP 9020858 A JP9020858 A JP 9020858A JP 2085897 A JP2085897 A JP 2085897A JP H09265785 A JPH09265785 A JP H09265785A
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Abstract
(57)【要約】
【課題】 強誘電体基準キャパシタの経験する疲労およ
び刻印の量を減らす基準スキーム、ＤＲＡＭモードの動
作時にもＮＶＲＡＭモードの動作時にも共に、基準電圧
をダイナミックシャドウＲＡＭに供給できる基準回路、
ＤＲＡＭモードの動作時にもＮＶＲＡＭモードの動作時
にも共に同一の基準セルを利用する基準回路を提供す
る。 【解決手段】 ＤＲＡＭモードまたはＮＶＲＡＭモード
で動作する強誘電体メモリ回路と共に用いられる、基準
電圧を発生させるデュアルモード基準回路であって、互
いに逆のデータ状態を格納できる、少なくとも１ペアの
強誘電体基準セルを備えているデュアルモード基準回路
において、基準セルがそれぞれ、互いに逆のデータ状態
を交互に格納できる。
び刻印の量を減らす基準スキーム、ＤＲＡＭモードの動
作時にもＮＶＲＡＭモードの動作時にも共に、基準電圧
をダイナミックシャドウＲＡＭに供給できる基準回路、
ＤＲＡＭモードの動作時にもＮＶＲＡＭモードの動作時
にも共に同一の基準セルを利用する基準回路を提供す
る。 【解決手段】 ＤＲＡＭモードまたはＮＶＲＡＭモード
で動作する強誘電体メモリ回路と共に用いられる、基準
電圧を発生させるデュアルモード基準回路であって、互
いに逆のデータ状態を格納できる、少なくとも１ペアの
強誘電体基準セルを備えているデュアルモード基準回路
において、基準セルがそれぞれ、互いに逆のデータ状態
を交互に格納できる。
Description
【０００１】
【発明の属する技術分野】本発明は、広くは強誘電体メ
モリ回路に関する。より詳細には、本発明は、強誘電体
メモリセルのデータ状態を判定するために強誘電体メモ
リ回路において利用される基準電圧発生回路に関する。
モリ回路に関する。より詳細には、本発明は、強誘電体
メモリセルのデータ状態を判定するために強誘電体メモ
リ回路において利用される基準電圧発生回路に関する。
【０００２】
【従来の技術】ダイナミックランダムアクセスメモリ
（ＤＲＡＭ）装置において、メモリセルは、直列接続さ
れているキャパシタと、トランジスタ（好ましくはＭＯ
ＳＦＥＴ）とから構成されている。このようなメモリセ
ルは、単一トランジスタ、単一キャパシタメモリセルと
呼ばれている。キャパシタの一方の極板は、固定された
電圧に接続されており、もう一方の極板は、トランジス
タのソース端子に接続されている。トランジスタのドレ
イン端子は、その他複数のメモリセルの多数の選択トラ
ンジスタに共通に結合されているビットラインに接続さ
れている。キャパシタは、２進「１」のデータ状態を表
す選択された電圧に充電されるか、または、２進「０」
のデータ状態を表す０ボルトに放電される。データ（つ
まり「１」または「０」）は、トランジスタをスイッチ
として用いることによってアクセス（つまり、読み出し
または書き込み）される。トランジスタのゲートがハイ
にスイッチされると、キャパシタ上の電荷は、トランジ
スタを介して、ビットライン上の別のキャパシタ上へと
転送される。ビットラインキャパシタ電圧（すなわち、
格納された状態のレベル）を検出するために、基準電圧
が、比較器への第２の入力として用いられる。ここで、
比較器の第１の入力は、問題にしているビットラインで
ある。典型的には、基準電圧は、充電された状態におけ
るメモリセルによって生成された電圧と、放電された状
態におけるメモリセルによって生成された電圧との間の
差分の半分であるものとして選択される。このタイプの
基準電圧は、２分信号電圧（half-signal voltage）と
呼ばれる。２分信号電圧を発生させる最も一般的な方法
は、２つのビットラインキャパシタを通して１個のメモ
リセルキャパシタを放電させることによって、それぞれ
のビットラインキャパシタが、充電されたセルキャパシ
タの電圧の半分になるようにする方法である。
（ＤＲＡＭ）装置において、メモリセルは、直列接続さ
れているキャパシタと、トランジスタ（好ましくはＭＯ
ＳＦＥＴ）とから構成されている。このようなメモリセ
ルは、単一トランジスタ、単一キャパシタメモリセルと
呼ばれている。キャパシタの一方の極板は、固定された
電圧に接続されており、もう一方の極板は、トランジス
タのソース端子に接続されている。トランジスタのドレ
イン端子は、その他複数のメモリセルの多数の選択トラ
ンジスタに共通に結合されているビットラインに接続さ
れている。キャパシタは、２進「１」のデータ状態を表
す選択された電圧に充電されるか、または、２進「０」
のデータ状態を表す０ボルトに放電される。データ（つ
まり「１」または「０」）は、トランジスタをスイッチ
として用いることによってアクセス（つまり、読み出し
または書き込み）される。トランジスタのゲートがハイ
にスイッチされると、キャパシタ上の電荷は、トランジ
スタを介して、ビットライン上の別のキャパシタ上へと
転送される。ビットラインキャパシタ電圧（すなわち、
格納された状態のレベル）を検出するために、基準電圧
が、比較器への第２の入力として用いられる。ここで、
比較器の第１の入力は、問題にしているビットラインで
ある。典型的には、基準電圧は、充電された状態におけ
るメモリセルによって生成された電圧と、放電された状
態におけるメモリセルによって生成された電圧との間の
差分の半分であるものとして選択される。このタイプの
基準電圧は、２分信号電圧（half-signal voltage）と
呼ばれる。２分信号電圧を発生させる最も一般的な方法
は、２つのビットラインキャパシタを通して１個のメモ
リセルキャパシタを放電させることによって、それぞれ
のビットラインキャパシタが、充電されたセルキャパシ
タの電圧の半分になるようにする方法である。
【０００３】不揮発的にメモリ値を格納する能力をもっ
ているので、強誘電体の構成要素、特に強誘電体キャパ
シタは、コンピュータメモリ装置の分野では非常に有効
である。強誘電体キャパシタは、２つのデータ格納モー
ドをもっている。第１のモードは、上記ＤＲＡＭで用い
られているモードと同じである。このＤＲＡＭモードに
おいて、２進データを表現する電荷は、キャパシタの極
板を通る電圧として格納される。第２のモードは、供給
電圧が失われた時に生じる。このように不揮発的方式で
メモリへの格納をおこなう（このようなメモリは、正式
には、ＮＶＲＡＭと呼ばれる）ときには、電荷は、強誘
電体キャパシタの誘電体層内にトラップされる。
ているので、強誘電体の構成要素、特に強誘電体キャパ
シタは、コンピュータメモリ装置の分野では非常に有効
である。強誘電体キャパシタは、２つのデータ格納モー
ドをもっている。第１のモードは、上記ＤＲＡＭで用い
られているモードと同じである。このＤＲＡＭモードに
おいて、２進データを表現する電荷は、キャパシタの極
板を通る電圧として格納される。第２のモードは、供給
電圧が失われた時に生じる。このように不揮発的方式で
メモリへの格納をおこなう（このようなメモリは、正式
には、ＮＶＲＡＭと呼ばれる）ときには、電荷は、強誘
電体キャパシタの誘電体層内にトラップされる。
【０００４】
【発明が解決しようとする課題】このような強誘電体キ
ャパシタは、ダイナミックシャドウＲＡＭ（ＤＳＲＡ
Ｍ）、すなわち、ＤＲＡＭとしてもＮＶＲＡＭとしても
機能可能なデュアルモードメモリと共に用いるのが理想
的である。強誘電体キャパシタを用いるメモリセル構造
を有しているメモリ装置は、このようなデュアルモード
メモリを提供することができる。既に述べたように、強
誘電体キャパシタは、メモリセルが正常に動作している
間はＤＲＡＭモードで動作し、かつ、電力が切られた時
にはＮＶＲＡＭモードで動作する能力をもっている。い
ずれのモードにおいても、第２の入力を比較器に供給し
てメモリセルの状態を判定するためには、基準電圧が必
要になる。対応する基準セルは、２つの動作モードのそ
れぞれについて、データ「１」およびデータ「０」のメ
モリ状態を表現する２つの基準レベルを与えることがで
きなければならない。
ャパシタは、ダイナミックシャドウＲＡＭ（ＤＳＲＡ
Ｍ）、すなわち、ＤＲＡＭとしてもＮＶＲＡＭとしても
機能可能なデュアルモードメモリと共に用いるのが理想
的である。強誘電体キャパシタを用いるメモリセル構造
を有しているメモリ装置は、このようなデュアルモード
メモリを提供することができる。既に述べたように、強
誘電体キャパシタは、メモリセルが正常に動作している
間はＤＲＡＭモードで動作し、かつ、電力が切られた時
にはＮＶＲＡＭモードで動作する能力をもっている。い
ずれのモードにおいても、第２の入力を比較器に供給し
てメモリセルの状態を判定するためには、基準電圧が必
要になる。対応する基準セルは、２つの動作モードのそ
れぞれについて、データ「１」およびデータ「０」のメ
モリ状態を表現する２つの基準レベルを与えることがで
きなければならない。
【０００５】ＤＲＡＭ動作時には、基準セルは、バイア
ス電荷を強誘電体基準キャパシタ上の電圧として格納す
る。一方、ＮＶＲＡＭ動作時には、基準セルは、分極電
荷を同じキャパシタの誘電体層内に格納する。ＤＲＡＭ
モードにおけるダイナミックシャドウＲＡＭの状態を検
出するために、検知動作は、既に述べた従来のＤＲＡＭ
動作と同様におこなわれる。ＮＶＲＡＭ動作において、
メモリセルの状態は、基準セルの分極電荷を基準ビット
ライン容量へと転送することによって検知される。この
電荷は、もし電荷が基準セルに格納されている（例え
ば、データ「１」のメモリ状態である）のなら、ビット
ライン上に予想される電圧をつくる。一方、もしキャパ
シタ内には格納されている電荷がない（例えば、データ
「０」のメモリ状態である）のなら、電圧の変化を最小
化するか、またはまったく変化しないようにする。ビッ
トラインは、２つのメモリ状態を正確に検知することが
できるように、分極電荷の半分に等しい中間点電圧を供
給する。
ス電荷を強誘電体基準キャパシタ上の電圧として格納す
る。一方、ＮＶＲＡＭ動作時には、基準セルは、分極電
荷を同じキャパシタの誘電体層内に格納する。ＤＲＡＭ
モードにおけるダイナミックシャドウＲＡＭの状態を検
出するために、検知動作は、既に述べた従来のＤＲＡＭ
動作と同様におこなわれる。ＮＶＲＡＭ動作において、
メモリセルの状態は、基準セルの分極電荷を基準ビット
ライン容量へと転送することによって検知される。この
電荷は、もし電荷が基準セルに格納されている（例え
ば、データ「１」のメモリ状態である）のなら、ビット
ライン上に予想される電圧をつくる。一方、もしキャパ
シタ内には格納されている電荷がない（例えば、データ
「０」のメモリ状態である）のなら、電圧の変化を最小
化するか、またはまったく変化しないようにする。ビッ
トラインは、２つのメモリ状態を正確に検知することが
できるように、分極電荷の半分に等しい中間点電圧を供
給する。
【０００６】多目的に利用できるものであるにもかかわ
らず、強誘電体キャパシタは、その電気的特性が（特に
不揮発記憶に応用する際には）さまざまな変化を受ける
ことが知られている。具体的には、強誘電体キャパシタ
は、時を経るに従ってその分極電荷の絶対値が劣化す
る。この絶対値は、また、メモリセルに対して異なるデ
ータの書き込みをおこなった結果である、分極状態の変
更回数の増加につれても劣化する。このような疲労現象
は、同一の基準セルが、数百本あるいは数千本のメモリ
セルロウに用いられる場合を想定すれば、一層ひどいも
のになる。小型強誘電体キャパシタの電圧が数十ミリ〜
数百ミリボルトのオーダーであるという事実を考慮に入
れれば、分極電荷の絶対値がほんのわずかに変化しただ
けでも、分極判定の信頼性には多大な影響が及ぼされ、
ひいては、メモリセルの状態検知時の正確さにも甚大な
影響が及ぼされることとなる。
らず、強誘電体キャパシタは、その電気的特性が（特に
不揮発記憶に応用する際には）さまざまな変化を受ける
ことが知られている。具体的には、強誘電体キャパシタ
は、時を経るに従ってその分極電荷の絶対値が劣化す
る。この絶対値は、また、メモリセルに対して異なるデ
ータの書き込みをおこなった結果である、分極状態の変
更回数の増加につれても劣化する。このような疲労現象
は、同一の基準セルが、数百本あるいは数千本のメモリ
セルロウに用いられる場合を想定すれば、一層ひどいも
のになる。小型強誘電体キャパシタの電圧が数十ミリ〜
数百ミリボルトのオーダーであるという事実を考慮に入
れれば、分極電荷の絶対値がほんのわずかに変化しただ
けでも、分極判定の信頼性には多大な影響が及ぼされ、
ひいては、メモリセルの状態検知時の正確さにも甚大な
影響が及ぼされることとなる。
【０００７】分極電荷の劣化量を低減するために、例え
ば米国特許第5,218,566号に記載されている、公知の従
来技術によるメモリ装置は、１対の基準強誘電体キャパ
シタを用いて基準電圧を発生させる。不揮発動作時で
は、これら２つの基準キャパシタの一方は、ある分極状
態を格納し、もう一方のキャパシタは、逆の分極状態を
格納する。基準キャパシタを放電した結果として拡散さ
れた電荷は、検知容量を通るそれぞれの電圧を発生させ
る。これらの電圧を短絡させることによって、これらの
電圧が平均化されることによって、基準キャパシタの２
つの分極状態の中間である値をもつ基準電圧を発生させ
る。このような基準回路が強誘電体メモリセルと接続さ
れて用いられる時、メモリセルにおいて関連づけられた
データワードがアドレス指定されるたびに、基準キャパ
シタもアドレス指定される。このようにして、基準セル
キャパシタの強誘電特性、およびそれに伴う基準電圧
を、メモリセルキャパシタの特性を短期間毎に変動させ
ることによって変化させようと試みられている。
ば米国特許第5,218,566号に記載されている、公知の従
来技術によるメモリ装置は、１対の基準強誘電体キャパ
シタを用いて基準電圧を発生させる。不揮発動作時で
は、これら２つの基準キャパシタの一方は、ある分極状
態を格納し、もう一方のキャパシタは、逆の分極状態を
格納する。基準キャパシタを放電した結果として拡散さ
れた電荷は、検知容量を通るそれぞれの電圧を発生させ
る。これらの電圧を短絡させることによって、これらの
電圧が平均化されることによって、基準キャパシタの２
つの分極状態の中間である値をもつ基準電圧を発生させ
る。このような基準回路が強誘電体メモリセルと接続さ
れて用いられる時、メモリセルにおいて関連づけられた
データワードがアドレス指定されるたびに、基準キャパ
シタもアドレス指定される。このようにして、基準セル
キャパシタの強誘電特性、およびそれに伴う基準電圧
を、メモリセルキャパシタの特性を短期間毎に変動させ
ることによって変化させようと試みられている。
【０００８】しかし、この従来技術による基準セルスキ
ームの基準キャパシタは、メモリセルにおいて関連づけ
られたデータワードがアドレス指定されるたびにアドレ
ス指定されるので、このような基準キャパシタは、平均
的なメモリセルキャパシタよりも疲労および劣化がずっ
と早くなる。また、このスキームは、特定のデータ状態
を基準キャパシタに「刻印する（imprint）」可能性を
補償することができない。「刻印する」とは、ある特定
の分極状態で連続的に分極された後も、その分極状態に
とどまることのほうを選択することを示す強誘電体キャ
パシタの経験する現象の特徴を表すために用いられる用
語である。また、従来の基準スキームを従来のメモリア
レイ構成に用いた時の別の欠点（詳細については後述す
る）としては、関連づけられたメモリセルの状態を正確
に複製（もしくは復元）する能力を失ってしまう（loos
e）ことである。
ームの基準キャパシタは、メモリセルにおいて関連づけ
られたデータワードがアドレス指定されるたびにアドレ
ス指定されるので、このような基準キャパシタは、平均
的なメモリセルキャパシタよりも疲労および劣化がずっ
と早くなる。また、このスキームは、特定のデータ状態
を基準キャパシタに「刻印する（imprint）」可能性を
補償することができない。「刻印する」とは、ある特定
の分極状態で連続的に分極された後も、その分極状態に
とどまることのほうを選択することを示す強誘電体キャ
パシタの経験する現象の特徴を表すために用いられる用
語である。また、従来の基準スキームを従来のメモリア
レイ構成に用いた時の別の欠点（詳細については後述す
る）としては、関連づけられたメモリセルの状態を正確
に複製（もしくは復元）する能力を失ってしまう（loos
e）ことである。
【０００９】したがって、強誘電体基準キャパシタの経
験する疲労および刻印の量を減らすことができる基準ス
キームが必要とされている。また、ＤＲＡＭモードの動
作時にもＮＶＲＡＭモードの動作時にも共に、基準電圧
をダイナミックシャドウＲＡＭに供給できる、改善され
た基準回路も必要とされている。また、これに伴って、
ＤＲＡＭモードの動作時にもＮＶＲＡＭモードの動作時
にも共に同一の基準セルを利用する、このような基準回
路も必要とされている。さらには、強誘電体基準セル
が、関連づけられた強誘電体メモリセルの状態をより正
確に複写できる、改善された強誘電体メモリアーキテク
チャも必要とされている。
験する疲労および刻印の量を減らすことができる基準ス
キームが必要とされている。また、ＤＲＡＭモードの動
作時にもＮＶＲＡＭモードの動作時にも共に、基準電圧
をダイナミックシャドウＲＡＭに供給できる、改善され
た基準回路も必要とされている。また、これに伴って、
ＤＲＡＭモードの動作時にもＮＶＲＡＭモードの動作時
にも共に同一の基準セルを利用する、このような基準回
路も必要とされている。さらには、強誘電体基準セル
が、関連づけられた強誘電体メモリセルの状態をより正
確に複写できる、改善された強誘電体メモリアーキテク
チャも必要とされている。
【００１０】本発明は、上記課題を解決するためになさ
れたものであり、その目的とするところは、強誘電体基
準キャパシタの経験する疲労および刻印の量を減らすこ
とができる基準スキームを提供すること、ＤＲＡＭモー
ドの動作時にもＮＶＲＡＭモードの動作時にも共に、基
準電圧をダイナミックシャドウＲＡＭに供給できる、改
善された基準回路を提供すること、ＤＲＡＭモードの動
作時にもＮＶＲＡＭモードの動作時にも共に同一の基準
セルを利用する、このような基準回路を提供すること、
および強誘電体基準セルが、関連づけられた強誘電体メ
モリセルの状態をより正確に複写できる、改善された強
誘電体メモリアーキテクチャを提供することにある。
れたものであり、その目的とするところは、強誘電体基
準キャパシタの経験する疲労および刻印の量を減らすこ
とができる基準スキームを提供すること、ＤＲＡＭモー
ドの動作時にもＮＶＲＡＭモードの動作時にも共に、基
準電圧をダイナミックシャドウＲＡＭに供給できる、改
善された基準回路を提供すること、ＤＲＡＭモードの動
作時にもＮＶＲＡＭモードの動作時にも共に同一の基準
セルを利用する、このような基準回路を提供すること、
および強誘電体基準セルが、関連づけられた強誘電体メ
モリセルの状態をより正確に複写できる、改善された強
誘電体メモリアーキテクチャを提供することにある。
【００１１】
【課題を解決するための手段】本発明によるデュアルモ
ード基準回路は、ＤＲＡＭモードまたはＮＶＲＡＭモー
ドで動作する強誘電体メモリ回路と共に用いられる、基
準電圧を発生させるデュアルモード基準回路であって、
互いに逆のデータ状態を格納できる、少なくとも１ペア
の強誘電体基準セルを備えているデュアルモード基準回
路において、該基準セルがそれぞれ、該互いに逆のデー
タ状態を交互に格納でき、そのことにより上記目的が達
成される。
ード基準回路は、ＤＲＡＭモードまたはＮＶＲＡＭモー
ドで動作する強誘電体メモリ回路と共に用いられる、基
準電圧を発生させるデュアルモード基準回路であって、
互いに逆のデータ状態を格納できる、少なくとも１ペア
の強誘電体基準セルを備えているデュアルモード基準回
路において、該基準セルがそれぞれ、該互いに逆のデー
タ状態を交互に格納でき、そのことにより上記目的が達
成される。
【００１２】ある実施形態では、前記基準セルがそれぞ
れ、２枚の極板と、該極板間の強誘電体材料と、を有す
る強誘電体キャパシタを備えている。
れ、２枚の極板と、該極板間の強誘電体材料と、を有す
る強誘電体キャパシタを備えている。
【００１３】ある実施形態では、前記メモリ回路が前記
ＤＲＡＭモードで動作する時には、該強誘電体キャパシ
タが該極板を通してバイアス電荷を格納し、該メモリ回
路が前記ＮＶＲＡＭモードで動作する時には、該強誘電
体キャパシタが該強誘電体材料における分極電荷を格納
する。
ＤＲＡＭモードで動作する時には、該強誘電体キャパシ
タが該極板を通してバイアス電荷を格納し、該メモリ回
路が前記ＮＶＲＡＭモードで動作する時には、該強誘電
体キャパシタが該強誘電体材料における分極電荷を格納
する。
【００１４】ある実施形態では、前記基準セルのそれぞ
れに関連づけられたセンス容量をさらに備えており、該
基準セルがそれぞれ、前記強誘電体キャパシタを該関連
づけられたセンス容量に直列接続するのに有効である、
関連づけられた選択トランジスタをさらに備えている、
デュアルモード基準回路であって、該強誘電体キャパシ
タによって格納される前記データ状態を表す電荷が、該
関連づけられたセンス容量へと転送される。
れに関連づけられたセンス容量をさらに備えており、該
基準セルがそれぞれ、前記強誘電体キャパシタを該関連
づけられたセンス容量に直列接続するのに有効である、
関連づけられた選択トランジスタをさらに備えている、
デュアルモード基準回路であって、該強誘電体キャパシ
タによって格納される前記データ状態を表す電荷が、該
関連づけられたセンス容量へと転送される。
【００１５】ある実施形態では、前記少なくとも１つの
基準セルペアに関連づけられた前記２つのセンス容量を
通る前記電荷の平均を表す電圧を発生させる回路をさら
に備えており、該電圧が前記基準電圧を規定する。
基準セルペアに関連づけられた前記２つのセンス容量を
通る前記電荷の平均を表す電圧を発生させる回路をさら
に備えており、該電圧が前記基準電圧を規定する。
【００１６】ある実施形態では、前記基準セルペアを前
記互いに逆のデータ状態に設定する手段をさらに備えて
いる。
記互いに逆のデータ状態に設定する手段をさらに備えて
いる。
【００１７】ある実施形態では、前記メモリ回路のデー
タアクセスサイクル毎に、前記基準セルそれぞれの前記
データ状態を交互反転させる手段をさらに備えている。
タアクセスサイクル毎に、前記基準セルそれぞれの前記
データ状態を交互反転させる手段をさらに備えている。
【００１８】ある実施形態では、前記設定する手段が、
前記基準セルのそれぞれに関連づけられたリセットトラ
ンジスタを備えている。
前記基準セルのそれぞれに関連づけられたリセットトラ
ンジスタを備えている。
【００１９】ある実施形態では、前記交互反転させる手
段が、アクセスされたデータワードのアドレスを検出す
る手段を備えている。
段が、アクセスされたデータワードのアドレスを検出す
る手段を備えている。
【００２０】本発明による強誘電体メモリセルのアレイ
は、強誘電体メモリセルロウのペアを複数個備えてい
る、アレイと、該ロウのそれぞれに接続されているメモ
リビットラインと、該ロウペアのそれぞれに関連づけら
れたセンス増幅器と、該ロウペアのそれぞれに関連づけ
られた少なくとも１つの基準回路であって、１ペアの基
準セルによって規定され、該基準セルのそれぞれに関連
づけられた基準ビットラインを有する、少なくとも１つ
の基準回路であって、あるロウペアの該２本のロウのう
ちの１本がデータ転送サイクル中に選択される時には、
該少なくとも１つの関連づけられた基準回路も選択され
る、少なくとも１つの基準回路と、該基準ビットライン
のそれぞれに関連づけられたセンス容量と、該それぞれ
の基準セルペアの該基準ビットラインを短絡させること
によって、該関連づけられたセンス容量間に生じた電圧
の平均を得る手段と、を備えているメモリ回路であっ
て、該それぞれのロウペアのうちの１本のロウが選択さ
れる時、該もう１本のロウは選択されず、該選択されな
いロウの該メモリビットラインが、該平均電圧を該関連
づけられたセンス増幅器へと結合する導体として利用可
能であり、そのことにより上記目的が達成される。
は、強誘電体メモリセルロウのペアを複数個備えてい
る、アレイと、該ロウのそれぞれに接続されているメモ
リビットラインと、該ロウペアのそれぞれに関連づけら
れたセンス増幅器と、該ロウペアのそれぞれに関連づけ
られた少なくとも１つの基準回路であって、１ペアの基
準セルによって規定され、該基準セルのそれぞれに関連
づけられた基準ビットラインを有する、少なくとも１つ
の基準回路であって、あるロウペアの該２本のロウのう
ちの１本がデータ転送サイクル中に選択される時には、
該少なくとも１つの関連づけられた基準回路も選択され
る、少なくとも１つの基準回路と、該基準ビットライン
のそれぞれに関連づけられたセンス容量と、該それぞれ
の基準セルペアの該基準ビットラインを短絡させること
によって、該関連づけられたセンス容量間に生じた電圧
の平均を得る手段と、を備えているメモリ回路であっ
て、該それぞれのロウペアのうちの１本のロウが選択さ
れる時、該もう１本のロウは選択されず、該選択されな
いロウの該メモリビットラインが、該平均電圧を該関連
づけられたセンス増幅器へと結合する導体として利用可
能であり、そのことにより上記目的が達成される。
【００２１】ある実施形態では、前記基準セルの状態を
設定する基準リセット回路をさらに備えているメモリ回
路であって、前記それぞれの基準セルペアの前記２つの
基準セルが、互いに逆のデータ状態に設定される。
設定する基準リセット回路をさらに備えているメモリ回
路であって、前記それぞれの基準セルペアの前記２つの
基準セルが、互いに逆のデータ状態に設定される。
【００２２】ある実施形態では、前記基準リセット回路
が、前記基準セルの前記データ状態を交互反転させる手
段を備えている。
が、前記基準セルの前記データ状態を交互反転させる手
段を備えている。
【００２３】ある実施形態では、前記それぞれのメモリ
セルおよび前記それぞれの基準セルが、選択トランジス
タによって駆動ラインと前記それぞれのビットラインと
の間に接続される強誘電体キャパシタを有する単一トラ
ンジスタ・単一キャパシタ構成を備えており、該選択ト
ランジスタがすべて同じ大きさであり、かつ、該キャパ
シタがすべて同じ大きさである。
セルおよび前記それぞれの基準セルが、選択トランジス
タによって駆動ラインと前記それぞれのビットラインと
の間に接続される強誘電体キャパシタを有する単一トラ
ンジスタ・単一キャパシタ構成を備えており、該選択ト
ランジスタがすべて同じ大きさであり、かつ、該キャパ
シタがすべて同じ大きさである。
【００２４】ある実施形態では、前記基準リセット回路
が、前記それぞれの基準セルに関連づけられたリセット
トランジスタを備えている。
が、前記それぞれの基準セルに関連づけられたリセット
トランジスタを備えている。
【００２５】ある実施形態では、前記ロウペアのそれぞ
れに関連づけられた２つの基準回路を備えているメモリ
回路であって、該２つの基準回路が、データ転送サイク
ル毎に交互に選択される。
れに関連づけられた２つの基準回路を備えているメモリ
回路であって、該２つの基準回路が、データ転送サイク
ル毎に交互に選択される。
【００２６】ある実施形態では、オープンビットライン
構成を備えている。
構成を備えている。
【００２７】ある実施形態では、折返しビットライン構
成を備えている。
成を備えている。
【００２８】本発明による強誘電体メモリ回路は、複数
のメモリセルロウをそれぞれが備えている、第１および
第２の強誘電体メモリセルアレイであって、該ロウがそ
れぞれ、対応するメモリビットラインに接続されてい
る、第１および第２の強誘電体メモリセルアレイと、少
なくとも１つの基準回路をそれぞれが備えており、該基
準回路のそれぞれが１ペアの基準ビットラインに接続さ
れている、第１および第２の基準セル回路アレイであっ
て、該第１のメモリセルアレイがアクセスされる時に
は、該第１の基準セル回路アレイもアクセスされ、該第
２のメモリセルアレイがアクセスされる時には、該第２
の基準セル回路アレイもアクセスされる、第１および第
２の基準セル回路アレイと、該第１のメモリセルアレイ
の１本のメモリビットラインに接続されており、かつ、
該第２のメモリセルアレイの対応するメモリビットライ
ンにも接続されているセンス増幅器と、該基準ビットラ
インのそれぞれに関連づけられたセンス容量と、該基準
ビットラインペアを短絡させることによって、該関連づ
けられたセンス容量間に生じた電圧の平均を得る手段
と、を備えている強誘電体メモリ回路において、該第１
のメモリセルアレイがアクセスされる時、該第２のメモ
リセルアレイの該対応するメモリビットラインが、該平
均電圧を該センス増幅器へと結合する導体として用いら
れ、該第２のメモリセルアレイがアクセスされる時、該
第１のメモリセルアレイの該対応するメモリビットライ
ンが、該平均電圧を該センス増幅器へと結合する導体と
して用いられ、そのことにより上記目的が達成される。
のメモリセルロウをそれぞれが備えている、第１および
第２の強誘電体メモリセルアレイであって、該ロウがそ
れぞれ、対応するメモリビットラインに接続されてい
る、第１および第２の強誘電体メモリセルアレイと、少
なくとも１つの基準回路をそれぞれが備えており、該基
準回路のそれぞれが１ペアの基準ビットラインに接続さ
れている、第１および第２の基準セル回路アレイであっ
て、該第１のメモリセルアレイがアクセスされる時に
は、該第１の基準セル回路アレイもアクセスされ、該第
２のメモリセルアレイがアクセスされる時には、該第２
の基準セル回路アレイもアクセスされる、第１および第
２の基準セル回路アレイと、該第１のメモリセルアレイ
の１本のメモリビットラインに接続されており、かつ、
該第２のメモリセルアレイの対応するメモリビットライ
ンにも接続されているセンス増幅器と、該基準ビットラ
インのそれぞれに関連づけられたセンス容量と、該基準
ビットラインペアを短絡させることによって、該関連づ
けられたセンス容量間に生じた電圧の平均を得る手段
と、を備えている強誘電体メモリ回路において、該第１
のメモリセルアレイがアクセスされる時、該第２のメモ
リセルアレイの該対応するメモリビットラインが、該平
均電圧を該センス増幅器へと結合する導体として用いら
れ、該第２のメモリセルアレイがアクセスされる時、該
第１のメモリセルアレイの該対応するメモリビットライ
ンが、該平均電圧を該センス増幅器へと結合する導体と
して用いられ、そのことにより上記目的が達成される。
【００２９】ある実施形態では、オープンビットライン
構成を備えている。
構成を備えている。
【００３０】ある実施形態では、折返しビットライン構
成を備えている。
成を備えている。
【００３１】ある実施形態では、前記基準セルアレイが
それぞれ、前記メモリセルロウのそれぞれに関連づけら
れた２つの基準回路を備えている。
それぞれ、前記メモリセルロウのそれぞれに関連づけら
れた２つの基準回路を備えている。
【００３２】本発明による強誘電体メモリ回路のために
基準電圧を発生させる方法は、ＤＲＡＭモードまたはＮ
ＶＲＡＭモードのいずれかで動作する、メモリセルアレ
イを有する強誘電体メモリ回路のために基準電圧を発生
させる方法であって、１ペアの強誘電体キャパシタ上に
互いに逆の電荷を格納するステップであって、該強誘電
体キャパシタのそれぞれの上のそれぞれの電荷が、以前
に格納された該電荷の逆である、ステップと、該強誘電
体キャパシタのそれぞれの該電荷をそれぞれのセンス容
量へと放電するステップであって、該センス容量が対応
する電圧に充電される、ステップと、該センス容量の該
対応する電圧の平均である基準電圧を得るステップと、
を含んでおり、そのことにより上記目的が達成される。
基準電圧を発生させる方法は、ＤＲＡＭモードまたはＮ
ＶＲＡＭモードのいずれかで動作する、メモリセルアレ
イを有する強誘電体メモリ回路のために基準電圧を発生
させる方法であって、１ペアの強誘電体キャパシタ上に
互いに逆の電荷を格納するステップであって、該強誘電
体キャパシタのそれぞれの上のそれぞれの電荷が、以前
に格納された該電荷の逆である、ステップと、該強誘電
体キャパシタのそれぞれの該電荷をそれぞれのセンス容
量へと放電するステップであって、該センス容量が対応
する電圧に充電される、ステップと、該センス容量の該
対応する電圧の平均である基準電圧を得るステップと、
を含んでおり、そのことにより上記目的が達成される。
【００３３】本発明による強誘電体メモリ回路のために
基準電圧を発生させる方法は、ＤＲＡＭモードまたはＮ
ＶＲＡＭモードのいずれかで動作する強誘電体メモリ回
路のために基準電圧を発生させる方法であって、１ペア
の強誘電体キャパシタ上に互いに逆の電荷を格納するス
テップと、該強誘電体キャパシタのそれぞれをそれぞれ
のセンス容量へと放電するステップであって、該センス
容量が該電荷を表す対応する電圧に充電される、ステッ
プと、該センス容量の該対応する電圧の平均である基準
電圧を得るステップと、該強誘電体キャパシタペア上の
該電荷を交互反転させるステップであって、該強誘電体
キャパシタのそれぞれの上の該電荷が、以前に格納され
た該電荷の逆である、ステップと、を含んでおり、その
ことにより上記目的が達成される。
基準電圧を発生させる方法は、ＤＲＡＭモードまたはＮ
ＶＲＡＭモードのいずれかで動作する強誘電体メモリ回
路のために基準電圧を発生させる方法であって、１ペア
の強誘電体キャパシタ上に互いに逆の電荷を格納するス
テップと、該強誘電体キャパシタのそれぞれをそれぞれ
のセンス容量へと放電するステップであって、該センス
容量が該電荷を表す対応する電圧に充電される、ステッ
プと、該センス容量の該対応する電圧の平均である基準
電圧を得るステップと、該強誘電体キャパシタペア上の
該電荷を交互反転させるステップであって、該強誘電体
キャパシタのそれぞれの上の該電荷が、以前に格納され
た該電荷の逆である、ステップと、を含んでおり、その
ことにより上記目的が達成される。
【００３４】本発明による強誘電体メモリを動作させる
方法は、ＤＲＡＭモードまたはＮＶＲＡＭモードで動作
する強誘電体メモリを動作させる方法であって、メモリ
セルアレイの一部のメモリセルにアクセスするステップ
であって、メモリ電圧がメモリビットライン上に生成さ
れ、該メモリ電圧が該メモリセルに格納される電荷に比
例する、ステップと、第１および第２の基準セルからの
電荷をそれぞれ、第１および第２の基準ビットラインへ
と転送するステップであって、該第１および該第２の基
準セルに格納されている該電荷にそれぞれ比例している
第１および第２の電圧が生成され、該電荷が該第１およ
び該第２の基準セルの状態を表している、ステップと、
該第１および該第２の電圧を平均するステップであっ
て、該平均された電圧が、該メモリセルアレイの、アク
セスされていない部分におけるメモリビットライン上に
供給される、ステップと、該メモリビットライン上の該
電圧を検知するステップと、を含んでおり、そのことに
より上記目的が達成される。
方法は、ＤＲＡＭモードまたはＮＶＲＡＭモードで動作
する強誘電体メモリを動作させる方法であって、メモリ
セルアレイの一部のメモリセルにアクセスするステップ
であって、メモリ電圧がメモリビットライン上に生成さ
れ、該メモリ電圧が該メモリセルに格納される電荷に比
例する、ステップと、第１および第２の基準セルからの
電荷をそれぞれ、第１および第２の基準ビットラインへ
と転送するステップであって、該第１および該第２の基
準セルに格納されている該電荷にそれぞれ比例している
第１および第２の電圧が生成され、該電荷が該第１およ
び該第２の基準セルの状態を表している、ステップと、
該第１および該第２の電圧を平均するステップであっ
て、該平均された電圧が、該メモリセルアレイの、アク
セスされていない部分におけるメモリビットライン上に
供給される、ステップと、該メモリビットライン上の該
電圧を検知するステップと、を含んでおり、そのことに
より上記目的が達成される。
【００３５】ある実施形態では、前記第１および前記第
２の基準セル上の前記電荷をリセットするステップをさ
らに含んでいる方法であって、前記基準セルのそれぞれ
の上の該リセットされた電荷が、該セル上の初期電荷の
逆である。
２の基準セル上の前記電荷をリセットするステップをさ
らに含んでいる方法であって、前記基準セルのそれぞれ
の上の該リセットされた電荷が、該セル上の初期電荷の
逆である。
【００３６】ある実施形態では、前記第１の基準セルが
第１の強誘電体キャパシタを備えており、前記第２の基
準セルが第２の強誘電体キャパシタを備えている。
第１の強誘電体キャパシタを備えており、前記第２の基
準セルが第２の強誘電体キャパシタを備えている。
【００３７】ある実施形態では、前記リセットするステ
ップが、分極電荷を前記第１および前記第２の強誘電体
キャパシタへと供給するステップを含んでおり、それに
よって、前記強誘電体メモリがＮＶＲＡＭモードで動作
する時に、該第１および該第２の強誘電体キャパシタが
互いに逆の状態に分極される。
ップが、分極電荷を前記第１および前記第２の強誘電体
キャパシタへと供給するステップを含んでおり、それに
よって、前記強誘電体メモリがＮＶＲＡＭモードで動作
する時に、該第１および該第２の強誘電体キャパシタが
互いに逆の状態に分極される。
【００３８】ある実施形態では、前記リセットするステ
ップが、バイアス電荷を前記第１および前記第２の強誘
電体キャパシタへと供給するステップを含んでおり、そ
れによって、前記強誘電体メモリがＤＲＡＭモードで動
作する時に、該第１および該第２の強誘電体キャパシタ
が互いに逆の状態にバイアスされる。
ップが、バイアス電荷を前記第１および前記第２の強誘
電体キャパシタへと供給するステップを含んでおり、そ
れによって、前記強誘電体メモリがＤＲＡＭモードで動
作する時に、該第１および該第２の強誘電体キャパシタ
が互いに逆の状態にバイアスされる。
【００３９】以下に作用を説明する。本発明によれば、
ダイナミック（ＤＲＡＭ）モードまたは不揮発（ＮＶＲ
ＡＭ）モードで動作する強誘電体メモリセルのデータ状
態の判定に用いられる基準電圧回路を設けるダイナミッ
クシャドウランダムアクセスメモリ用の基準スキームが
提供される。この基準電圧回路は、関連づけられたデー
タ状態設定トランジスタを有する２つの強誘電体キャパ
シタを備えており、ＤＲＡＭ動作モードあるいはＮＶＲ
ＡＭ動作モードのいずれにおいても、これら２つのキャ
パシタが互いに逆のデータ状態を格納するようにする。
また、この回路は、それぞれのキャパシタのデータ状態
を交互反転させる手段も備えている。動作時において、
これらの強誘電体キャパシタが、関連づけられたビット
ラインへと放電されることによって、中間状態基準電圧
レベルを得るために平均される電圧を生成する。基準電
圧は、関連づけられたメモリセルの状態を判定するため
に用いられる。また、基準キャパシタが経験する疲労お
よび刻印を緩和することができるように構成され、動作
される基準電圧回路のアレイを備えた強誘電体メモリ回
路も提供される。
ダイナミック（ＤＲＡＭ）モードまたは不揮発（ＮＶＲ
ＡＭ）モードで動作する強誘電体メモリセルのデータ状
態の判定に用いられる基準電圧回路を設けるダイナミッ
クシャドウランダムアクセスメモリ用の基準スキームが
提供される。この基準電圧回路は、関連づけられたデー
タ状態設定トランジスタを有する２つの強誘電体キャパ
シタを備えており、ＤＲＡＭ動作モードあるいはＮＶＲ
ＡＭ動作モードのいずれにおいても、これら２つのキャ
パシタが互いに逆のデータ状態を格納するようにする。
また、この回路は、それぞれのキャパシタのデータ状態
を交互反転させる手段も備えている。動作時において、
これらの強誘電体キャパシタが、関連づけられたビット
ラインへと放電されることによって、中間状態基準電圧
レベルを得るために平均される電圧を生成する。基準電
圧は、関連づけられたメモリセルの状態を判定するため
に用いられる。また、基準キャパシタが経験する疲労お
よび刻印を緩和することができるように構成され、動作
される基準電圧回路のアレイを備えた強誘電体メモリ回
路も提供される。
【００４０】本発明は、ＤＳＲＡＭ用の基準スキームを
提供する。この基準スキームは、ＤＲＡＭ動作モードお
よびＮＶＲＡＭ動作モードの両方で強誘電体キャパシタ
の２進データ状態を判定するために基準電圧回路を利用
する。この基準電圧回路は、基準電圧を発生させるため
の、互いに逆極性に充電された１対の基準セルを含んで
いる。ここで、それぞれのセルは、ＤＲＡＭ動作モード
あるいはＮＶＲＡＭ動作モードのいずれにおいても、２
つのキャパシタが互いに逆のデータ状態を格納すること
ができるように、関連づけられたデータ状態設定トラン
ジスタを含む強誘電体キャパシタを備えている。１対の
基準セルに含まれる２つのセルは、各データ転送（読み
出し／書き込み）サイクルが終了するたびに、逆の状態
に交互にプリセットされうる。その結果、基準セルキャ
パシタの疲労率および基準セルキャパシタに刻印される
可能性を低減することができる。
提供する。この基準スキームは、ＤＲＡＭ動作モードお
よびＮＶＲＡＭ動作モードの両方で強誘電体キャパシタ
の２進データ状態を判定するために基準電圧回路を利用
する。この基準電圧回路は、基準電圧を発生させるため
の、互いに逆極性に充電された１対の基準セルを含んで
いる。ここで、それぞれのセルは、ＤＲＡＭ動作モード
あるいはＮＶＲＡＭ動作モードのいずれにおいても、２
つのキャパシタが互いに逆のデータ状態を格納すること
ができるように、関連づけられたデータ状態設定トラン
ジスタを含む強誘電体キャパシタを備えている。１対の
基準セルに含まれる２つのセルは、各データ転送（読み
出し／書き込み）サイクルが終了するたびに、逆の状態
に交互にプリセットされうる。その結果、基準セルキャ
パシタの疲労率および基準セルキャパシタに刻印される
可能性を低減することができる。
【００４１】本発明は、また、ＤＲＡＭモードあるいは
ＮＶＲＡＭモードのいずれかで動作する強誘電体メモリ
回路に対して基準電圧を発生する方法も提供する。この
方法は、１対の強誘電体キャパシタ上に互いに逆の電荷
を格納することと、それぞれの強誘電体キャパシタを対
応するセンス容量へと放電する（ここで、センス容量
は、対応する電圧に充電される）ことと、センス容量の
対応する電圧の平均である基準電圧を得ることと、それ
ぞれの強誘電体キャパシタ上の電荷が当初格納された電
荷の逆になるように、１対の強誘電体キャパシタ上の電
荷を交互反転させることと、を含んでいる。
ＮＶＲＡＭモードのいずれかで動作する強誘電体メモリ
回路に対して基準電圧を発生する方法も提供する。この
方法は、１対の強誘電体キャパシタ上に互いに逆の電荷
を格納することと、それぞれの強誘電体キャパシタを対
応するセンス容量へと放電する（ここで、センス容量
は、対応する電圧に充電される）ことと、センス容量の
対応する電圧の平均である基準電圧を得ることと、それ
ぞれの強誘電体キャパシタ上の電荷が当初格納された電
荷の逆になるように、１対の強誘電体キャパシタ上の電
荷を交互反転させることと、を含んでいる。
【００４２】本発明の別の局面によれば、上述したデュ
アルモード基準スキームを用い、基準セルの経験する疲
労および刻印の量を減らすはたらきをする構成を有する
メモリ回路が提供される。このメモリ回路は、強誘電体
メモリセルのアレイを備えている。ここで、それぞれの
アレイは、複数の強誘電体メモリセルからそれぞれが構
成されるロウのペアを複数個含んでいる。メモリビット
ラインは、それぞれのメモリセルロウに接続されてお
り、センス増幅器および少なくとも１つの基準回路が、
それぞれのロウペアに関連づけられている。ここで、あ
るデータ転送サイクル中に、あるロウペアの２本のロウ
のうちの１本がアクセスされる時、それに関連づけられ
ている基準回路もまたアクセスされる。それぞれの基準
回路は、１ペアの基準セルによって規定される。１ペア
の基準セルのそれぞれのセルには、基準ビットラインと
センス容量とが関連づけられている。それぞれの基準セ
ルペアの基準ビットラインを短絡させることによって、
関連づけられたセンス容量を通して発生された電圧の平
均を得るための手段が提供される。この構成では、それ
ぞれのロウペアのうちの１本のロウが選択されると、そ
のペアのもう１本のロウは選択されないので、選択され
なかったロウのメモリビットラインは、平均電圧を関連
づけられたセンス増幅器へと結合するための導体として
利用可能となる。
アルモード基準スキームを用い、基準セルの経験する疲
労および刻印の量を減らすはたらきをする構成を有する
メモリ回路が提供される。このメモリ回路は、強誘電体
メモリセルのアレイを備えている。ここで、それぞれの
アレイは、複数の強誘電体メモリセルからそれぞれが構
成されるロウのペアを複数個含んでいる。メモリビット
ラインは、それぞれのメモリセルロウに接続されてお
り、センス増幅器および少なくとも１つの基準回路が、
それぞれのロウペアに関連づけられている。ここで、あ
るデータ転送サイクル中に、あるロウペアの２本のロウ
のうちの１本がアクセスされる時、それに関連づけられ
ている基準回路もまたアクセスされる。それぞれの基準
回路は、１ペアの基準セルによって規定される。１ペア
の基準セルのそれぞれのセルには、基準ビットラインと
センス容量とが関連づけられている。それぞれの基準セ
ルペアの基準ビットラインを短絡させることによって、
関連づけられたセンス容量を通して発生された電圧の平
均を得るための手段が提供される。この構成では、それ
ぞれのロウペアのうちの１本のロウが選択されると、そ
のペアのもう１本のロウは選択されないので、選択され
なかったロウのメモリビットラインは、平均電圧を関連
づけられたセンス増幅器へと結合するための導体として
利用可能となる。
【００４３】本発明によれば、基準セルが耐える疲労お
よび刻印をさらに減らすことができる、さらに別の強誘
電体メモリ回路が提供される。このメモリ回路は、上述
の回路に類似しているが、１本のメモリセルロウにつき
２つの基準回路を用いる点が異なる。さらに、本発明に
よれば、これらのメモリ回路を動作させる方法も提供さ
れる。
よび刻印をさらに減らすことができる、さらに別の強誘
電体メモリ回路が提供される。このメモリ回路は、上述
の回路に類似しているが、１本のメモリセルロウにつき
２つの基準回路を用いる点が異なる。さらに、本発明に
よれば、これらのメモリ回路を動作させる方法も提供さ
れる。
【００４４】
【発明の実施の形態】さてここで、図面を参照する。な
お、図面において、同一の参照番号は、同一の要素を示
している。特に図１を参照すると、従来の基準回路が図
示されている。この基準回路は、おおまかにいうと、第
１の基準強誘電体キャパシタ１０およびそれに関連づけ
られた選択トランジスタ１２、ならびに、第２の基準強
誘電体キャパシタ１４およびそれに関連づけられた選択
トランジスタ１６を有する相補的セルペアから構成され
ている。強誘電体キャパシタ１０および１４は、典型的
には、同一のサイズである。強誘電体キャパシタ１０お
よび１４それぞれの上側の極板は駆動ライン１８に接続
されており、それぞれ強誘電体キャパシタは、それに関
連づけられた選択トランジスタを介して別々のビットラ
イン２０および２２に接続されている。選択トランジス
タ１２および１６は、共通のワードライン２４によって
駆動される。相補ビットライン２０および２２は、それ
ぞれの離散または寄生センスキャパシタ２６および２８
のある極板に接続されている。ここで、これらのキャパ
シタのもう一方の極板はグラウンドに接続されている。
トランジスタ３０が相補ビットライン２０および２２の
間に接続されることによって、センス回路３２（詳細は
不図示）によって供給された信号に応答して、それらの
ビットライン間を短絡させる。基準キャパシタ１０およ
び１４の下側の極板は、共通のタイミング回路３８によ
って駆動される、リセットトランジスタ３４および３６
にそれぞれ接続されている。トランジスタ３４のソース
は、固定された電圧（Ｖ+）４０に接続されており、ト
ランジスタ３６のソースは、グラウンド基準（ＶGRD）
４２に接続されている。この構成では、基準キャパシタ
１０および１４は互いに逆極性に充電または分極され
る。すなわち、第１の基準キャパシタ１０は正に充電さ
れ、第２の基準キャパシタ１４は負に充電される。
お、図面において、同一の参照番号は、同一の要素を示
している。特に図１を参照すると、従来の基準回路が図
示されている。この基準回路は、おおまかにいうと、第
１の基準強誘電体キャパシタ１０およびそれに関連づけ
られた選択トランジスタ１２、ならびに、第２の基準強
誘電体キャパシタ１４およびそれに関連づけられた選択
トランジスタ１６を有する相補的セルペアから構成され
ている。強誘電体キャパシタ１０および１４は、典型的
には、同一のサイズである。強誘電体キャパシタ１０お
よび１４それぞれの上側の極板は駆動ライン１８に接続
されており、それぞれ強誘電体キャパシタは、それに関
連づけられた選択トランジスタを介して別々のビットラ
イン２０および２２に接続されている。選択トランジス
タ１２および１６は、共通のワードライン２４によって
駆動される。相補ビットライン２０および２２は、それ
ぞれの離散または寄生センスキャパシタ２６および２８
のある極板に接続されている。ここで、これらのキャパ
シタのもう一方の極板はグラウンドに接続されている。
トランジスタ３０が相補ビットライン２０および２２の
間に接続されることによって、センス回路３２（詳細は
不図示）によって供給された信号に応答して、それらの
ビットライン間を短絡させる。基準キャパシタ１０およ
び１４の下側の極板は、共通のタイミング回路３８によ
って駆動される、リセットトランジスタ３４および３６
にそれぞれ接続されている。トランジスタ３４のソース
は、固定された電圧（Ｖ+）４０に接続されており、ト
ランジスタ３６のソースは、グラウンド基準（ＶGRD）
４２に接続されている。この構成では、基準キャパシタ
１０および１４は互いに逆極性に充電または分極され
る。すなわち、第１の基準キャパシタ１０は正に充電さ
れ、第２の基準キャパシタ１４は負に充電される。
【００４５】動作時において、読み出しサイクルになる
と、電圧がワードライン２４および駆動ライン１８に印
加される。基準キャパシタ１０および１４は、それぞれ
ビットライン２０および２２に結合されているので、そ
れぞれの電荷を対応するビットラインへと転送、すなわ
ち放電する。その結果、センスキャパシタ２６および２
８が充電され、リセットトランジスタ３４および３６に
よって供給された電荷に基づいて、それぞれ正および負
の電圧をもつようになる。センス信号はトランジスタ３
０を導通状態にし、それによってビットライン２０およ
び２２の間を短絡させる。センスキャパシタ２６および
２８上の電荷が等化した後、基準電圧がＶref出力４０
に確立される。Ｖrefは、センスキャパシタ２６および
２８間の電圧の絶対値の中間値である。読み出しサイク
ルの後、基準キャパシタ１０および１４は、回路３８に
よって、それぞれに対応する充電された状態へと書き換
えられる。基準キャパシタ１０のみがこのような疲労サ
イクルを経験するので、基準キャパシタ１０は、グラウ
ンド基準によって設定される基準キャパシタ１４より
も、疲労率がずっと早くなる。
と、電圧がワードライン２４および駆動ライン１８に印
加される。基準キャパシタ１０および１４は、それぞれ
ビットライン２０および２２に結合されているので、そ
れぞれの電荷を対応するビットラインへと転送、すなわ
ち放電する。その結果、センスキャパシタ２６および２
８が充電され、リセットトランジスタ３４および３６に
よって供給された電荷に基づいて、それぞれ正および負
の電圧をもつようになる。センス信号はトランジスタ３
０を導通状態にし、それによってビットライン２０およ
び２２の間を短絡させる。センスキャパシタ２６および
２８上の電荷が等化した後、基準電圧がＶref出力４０
に確立される。Ｖrefは、センスキャパシタ２６および
２８間の電圧の絶対値の中間値である。読み出しサイク
ルの後、基準キャパシタ１０および１４は、回路３８に
よって、それぞれに対応する充電された状態へと書き換
えられる。基準キャパシタ１０のみがこのような疲労サ
イクルを経験するので、基準キャパシタ１０は、グラウ
ンド基準によって設定される基準キャパシタ１４より
も、疲労率がずっと早くなる。
【００４６】図２は、図１の基準回路を用いる従来のメ
モリアーキテクチャを図示している。このメモリは、メ
モリアレイ１００（複数のメモリアレイを含んでいても
よい）と、同様に構成された複数の単一トランジスタ・
単一キャパシタセルである基準アレイ１０２とを備えて
いる。メモリアレイ１００におけるそれぞれのセルは、
１ビットを表現している。ここで、複数のメモリセルか
ら構成されるそれぞれの水平ロウは、マルチプルビット
データワードを表現している。アレイ１００のアドレス
指定可能なそれぞれのデータワード（つまり、複数のメ
モリセルから構成される１本のロウ）は、ある本数のワ
ードライン（ＷＬ0〜ＷＬN）２４の中から選択された１
本のワードラインによって駆動される。独立してアドレ
ス指定可能なそれぞれのデータワードには、それに対応
する基準セルが基準アレイ１０２にある。駆動ライン１
８およびワードライン２４は、１本のメモリセルロウ
と、それに対応する１本の基準セルロウとにアクセスす
るために、連係して動作する。メモリアレイ１００にお
いて複数のセルから構成されるそれぞれのカラムには、
１セットのセンス増幅器１０４のうち、１個のセンス増
幅器が関連づけられている。センス増幅器１０４は、そ
れぞれ、２つの入力をもっている。そのうちの一方の入
力は、関連づけられたメモリセルビットライン（Ｃ
BLmem）１０６に接続されており、もう一方の入力は、
アクセスされているメモリロウに関連づけられた特定の
基準セルペアによって発生された基準電圧を受け取るた
めに、基準電圧ライン（Ｖref）４４に接続されてい
る。センス増幅器１０４は、それぞれのメモリセルビッ
トライン１０６を通る電圧を中間点電圧４４に比較する
ことによって、関連づけられたメモリセルのメモリ状態
を検知する。
モリアーキテクチャを図示している。このメモリは、メ
モリアレイ１００（複数のメモリアレイを含んでいても
よい）と、同様に構成された複数の単一トランジスタ・
単一キャパシタセルである基準アレイ１０２とを備えて
いる。メモリアレイ１００におけるそれぞれのセルは、
１ビットを表現している。ここで、複数のメモリセルか
ら構成されるそれぞれの水平ロウは、マルチプルビット
データワードを表現している。アレイ１００のアドレス
指定可能なそれぞれのデータワード（つまり、複数のメ
モリセルから構成される１本のロウ）は、ある本数のワ
ードライン（ＷＬ0〜ＷＬN）２４の中から選択された１
本のワードラインによって駆動される。独立してアドレ
ス指定可能なそれぞれのデータワードには、それに対応
する基準セルが基準アレイ１０２にある。駆動ライン１
８およびワードライン２４は、１本のメモリセルロウ
と、それに対応する１本の基準セルロウとにアクセスす
るために、連係して動作する。メモリアレイ１００にお
いて複数のセルから構成されるそれぞれのカラムには、
１セットのセンス増幅器１０４のうち、１個のセンス増
幅器が関連づけられている。センス増幅器１０４は、そ
れぞれ、２つの入力をもっている。そのうちの一方の入
力は、関連づけられたメモリセルビットライン（Ｃ
BLmem）１０６に接続されており、もう一方の入力は、
アクセスされているメモリロウに関連づけられた特定の
基準セルペアによって発生された基準電圧を受け取るた
めに、基準電圧ライン（Ｖref）４４に接続されてい
る。センス増幅器１０４は、それぞれのメモリセルビッ
トライン１０６を通る電圧を中間点電圧４４に比較する
ことによって、関連づけられたメモリセルのメモリ状態
を検知する。
【００４７】図２を参照して説明した、メモリアレイお
よび基準アレイ、ならびにそれに関連づけられたセンス
増幅器を含む構成の場合、注目すべきことは、ある特定
のワードラインがアクティベートされるたびに、セット
１０４に含まれるすべてのセンス増幅器が用いられるこ
とである。これは、それぞれのセンス増幅器１０４が、
アドレス指定可能なデータワードを保持している１本の
メモリセルロウではなく、１本のメモリセルカラムに関
連づけられているからである。あるメモリセルロウがア
クセスされる時、そのメモリセルロウにおけるそれぞれ
のメモリセルのメモリ状態を正しく検知することができ
るように、基準電圧は、複数のセンス増幅器を通ら（bu
ssed through）なければならない。したがって、それぞ
れのメモリビットライン入力１０６の容量（ＣBLmem）
は、関連づけられた基準ビットライン入力２６、２８の
容量（ＣBLref）よりも小さくなる。その結果、基準セ
ルは、関連づけられたメモリセルのメモリ状態と整合す
ることができなくなる。
よび基準アレイ、ならびにそれに関連づけられたセンス
増幅器を含む構成の場合、注目すべきことは、ある特定
のワードラインがアクティベートされるたびに、セット
１０４に含まれるすべてのセンス増幅器が用いられるこ
とである。これは、それぞれのセンス増幅器１０４が、
アドレス指定可能なデータワードを保持している１本の
メモリセルロウではなく、１本のメモリセルカラムに関
連づけられているからである。あるメモリセルロウがア
クセスされる時、そのメモリセルロウにおけるそれぞれ
のメモリセルのメモリ状態を正しく検知することができ
るように、基準電圧は、複数のセンス増幅器を通ら（bu
ssed through）なければならない。したがって、それぞ
れのメモリビットライン入力１０６の容量（ＣBLmem）
は、関連づけられた基準ビットライン入力２６、２８の
容量（ＣBLref）よりも小さくなる。その結果、基準セ
ルは、関連づけられたメモリセルのメモリ状態と整合す
ることができなくなる。
【００４８】次に図３を参照すると、オープンビットラ
イン構成を用いる本発明によるメモリアーキテクチャの
模式図が示されている。このメモリは、左から右へと順
に、第１の基準セルアレイ２００と、第２のメモリセル
アレイ２３０と、１セットのセンスアンプ２４０と、第
１のメモリセルアレイ２５０と、第２の基準セルアレイ
２７０と、を備えている。この構成では、第１の基準セ
ルアレイ２００は、第１のメモリセルアレイ２５０と連
係して動作する。また、同様に、第２の基準セルアレイ
２７０は、第２のメモリセルアレイ２３０と連係して動
作する。注目すべきことは、第２のメモリセルアレイ２
３０がアクセスされている時、第１のメモリセルアレイ
２５０はアクティブではなく、逆の場合もそうであるこ
とである。この構成によって、アクティブである基準セ
ルアレイが、基準電圧入力をセンス増幅器２４０へと供
給するのにアクティブではないそれぞれのメモリセルビ
ットラインを用いることが可能になる。図４および図５
を参照して、このメモリアーキテクチャの動作を以下に
さらに詳しく説明する。このメモリアーキテクチャの詳
細な説明も以下に示す。
イン構成を用いる本発明によるメモリアーキテクチャの
模式図が示されている。このメモリは、左から右へと順
に、第１の基準セルアレイ２００と、第２のメモリセル
アレイ２３０と、１セットのセンスアンプ２４０と、第
１のメモリセルアレイ２５０と、第２の基準セルアレイ
２７０と、を備えている。この構成では、第１の基準セ
ルアレイ２００は、第１のメモリセルアレイ２５０と連
係して動作する。また、同様に、第２の基準セルアレイ
２７０は、第２のメモリセルアレイ２３０と連係して動
作する。注目すべきことは、第２のメモリセルアレイ２
３０がアクセスされている時、第１のメモリセルアレイ
２５０はアクティブではなく、逆の場合もそうであるこ
とである。この構成によって、アクティブである基準セ
ルアレイが、基準電圧入力をセンス増幅器２４０へと供
給するのにアクティブではないそれぞれのメモリセルビ
ットラインを用いることが可能になる。図４および図５
を参照して、このメモリアーキテクチャの動作を以下に
さらに詳しく説明する。このメモリアーキテクチャの詳
細な説明も以下に示す。
【００４９】なお、ここでは説明の簡略化を目的とし
て、第１の基準セルアレイ２００および第１のメモリセ
ルアレイ２５０の各構成要素についてのみ、その詳細を
図示し、説明することとする。ただし、もう１つの基準
セルアレイ２７０およびもう１つのメモリセルアレイ２
３０の回路構成も、それに対応する回路構成と同様であ
るものとする。その構成自体は関連する技術分野におい
てよく知られているメモリセルアレイ２５０は、複数の
単一トランジスタ・単一キャパシタメモリセル２５２か
ら構成されている。ここで、それぞれのメモリセルカラ
ムは、マルチプルビットデータワードとして同時にアク
セスされる。それぞれのメモリセル２５２のキャパシタ
およびトランジスタは、強誘電体材料からなり、等価な
サイズおよび動作パラメータをもっている。それぞれの
メモリセル２５２は、格納されたデータワードの１ビッ
トの２進状態（データ「０」およびデータ「１」）を格
納する。複数のメモリセル２５２から構成される単一の
ロウにアクセスするために、駆動ライン２５４およびワ
ードライン２５６が連係して動作する。駆動ライン２５
４およびワードライン２５６がアクティベートされる
と、個々のメモリセル２５２のキャパシタ（ＣCELL）２
５８上の電荷は、関連づけられた選択トランジスタ２６
０を介して、関連づけられたメモリセルビットライン２
６２のメモリセルビットラインキャパシタ（ＣBLmem）
２６４へと転送される。メモリセルビットラインキャパ
シタ２６４の上側の極板はセンスアンプ２４０への２つ
の入力の１つに接続されており、キャパシタ２６４の下
側の極板はグラウンドに接続されている。
て、第１の基準セルアレイ２００および第１のメモリセ
ルアレイ２５０の各構成要素についてのみ、その詳細を
図示し、説明することとする。ただし、もう１つの基準
セルアレイ２７０およびもう１つのメモリセルアレイ２
３０の回路構成も、それに対応する回路構成と同様であ
るものとする。その構成自体は関連する技術分野におい
てよく知られているメモリセルアレイ２５０は、複数の
単一トランジスタ・単一キャパシタメモリセル２５２か
ら構成されている。ここで、それぞれのメモリセルカラ
ムは、マルチプルビットデータワードとして同時にアク
セスされる。それぞれのメモリセル２５２のキャパシタ
およびトランジスタは、強誘電体材料からなり、等価な
サイズおよび動作パラメータをもっている。それぞれの
メモリセル２５２は、格納されたデータワードの１ビッ
トの２進状態（データ「０」およびデータ「１」）を格
納する。複数のメモリセル２５２から構成される単一の
ロウにアクセスするために、駆動ライン２５４およびワ
ードライン２５６が連係して動作する。駆動ライン２５
４およびワードライン２５６がアクティベートされる
と、個々のメモリセル２５２のキャパシタ（ＣCELL）２
５８上の電荷は、関連づけられた選択トランジスタ２６
０を介して、関連づけられたメモリセルビットライン２
６２のメモリセルビットラインキャパシタ（ＣBLmem）
２６４へと転送される。メモリセルビットラインキャパ
シタ２６４の上側の極板はセンスアンプ２４０への２つ
の入力の１つに接続されており、キャパシタ２６４の下
側の極板はグラウンドに接続されている。
【００５０】メモリセルアレイ２５０における特定のメ
モリセルビットライン２６２は、１本のメモリセルロウ
におけるそれぞれのメモリセルに関連づけられている。
メモリセルアレイ２５０におけるそれぞれのビットライ
ン２６２について（よって、メモリセル２５２から構成
されるそれぞれのロウについても）、基準セルアレイ２
００には、それに関連づけられた基準セル（例えば、基
準セルＡ ２０２）がある。基準回路２０６は、１ペア
の基準セル、すなわちセルＡ ２０２およびセルＢ ２０
４を備えている。これらのセルはそれぞれ、基準強誘電
体キャパシタ２０８と、それに関連づけられた選択トラ
ンジスタ２１０とを有している（図では、セルＡの要素
だけに参照番号が付けられている）。キャパシタ２０８
は、好ましくは同じ大きさであり、トランジスタ２１０
も、好ましくは同じ大きさである。また、セルペア２０
６の強誘電体キャパシタ２０８および選択トランジスタ
２１０は、好ましくは、メモリセルアレイ２５０におい
て用いられるキャパシタ２５８およびトランジスタ２６
０と同じ大きさである。
モリセルビットライン２６２は、１本のメモリセルロウ
におけるそれぞれのメモリセルに関連づけられている。
メモリセルアレイ２５０におけるそれぞれのビットライ
ン２６２について（よって、メモリセル２５２から構成
されるそれぞれのロウについても）、基準セルアレイ２
００には、それに関連づけられた基準セル（例えば、基
準セルＡ ２０２）がある。基準回路２０６は、１ペア
の基準セル、すなわちセルＡ ２０２およびセルＢ ２０
４を備えている。これらのセルはそれぞれ、基準強誘電
体キャパシタ２０８と、それに関連づけられた選択トラ
ンジスタ２１０とを有している（図では、セルＡの要素
だけに参照番号が付けられている）。キャパシタ２０８
は、好ましくは同じ大きさであり、トランジスタ２１０
も、好ましくは同じ大きさである。また、セルペア２０
６の強誘電体キャパシタ２０８および選択トランジスタ
２１０は、好ましくは、メモリセルアレイ２５０におい
て用いられるキャパシタ２５８およびトランジスタ２６
０と同じ大きさである。
【００５１】それぞれの強誘電体キャパシタ２０８の上
側の極板は、基準駆動ライン２１２に接続されており、
下側の極板は、基準リセットトランジスタ２１４に接続
されている。選択トランジスタ２１０は、共通の基準ワ
ードライン（ＲｅｆＷＬ）２１８によって駆動される。
基準キャパシタ２０８は、それぞれ、それに関連づけら
れた選択トランジスタ２１０を介して、基準ビットライ
ンキャパシタ（ＣBLref）２２２を有する関連づけられ
た基準ビットライン２２０に接続されている。これらの
ビットライン２２０は、メモリセルアレイ２３０のビッ
トラインを介して、基準ビットラインキャパシタ２２２
に結合されている。メモリセルアレイ２３０のビットラ
インは、メモリセルアレイ２５０と基準セルアレイ２０
０とが動作している間はアクティブではない。キャパシ
タ２２２の上側の極板は、関連づけられたセンス増幅器
２４０のある入力に接続されており、キャパシタ２２０
のもう一方の極板は、グラウンドに接続されている。ビ
ットライン分路または短絡トランジスタ２２４が、基準
セルペア２０６の２本の基準ビットライン２２０の間に
接続されており、ビットライン短絡信号（ＢＬＳＨ）２
２６に応答して、これらのビットラインの間を短絡させ
る。それぞれの基準キャパシタ２０８の下側の極板は、
対応するリセットトランジスタ２１４のドレイン端子に
接続されている。セルＡおよびＢのリセットトランジス
タ２１４のソース端子は、基準キャパシタ２０８のバイ
アス電荷（ＤＲＡＭモード動作の場合）または分極電荷
（ＮＶＲＡＭモード動作の場合）を設定するために、基
準リセット信号（ＲＲＡ）２２８および（ＲＲＢ）２３
０にそれぞれ接続されている。基準リセットトランジス
タ２１４の動作は、それぞれのリセットトランジスタ２
１４のゲート端子に結合されている共通の基準プリセッ
ト信号（ＲｅｆＰＲ）２１６によって駆動される。ＲＲ
Ａ信号およびＲＲＢ信号は、常に逆電圧である。すなわ
ち、ＲＲＡが正である時、ＲＲＢは負であり、逆も同様
である。
側の極板は、基準駆動ライン２１２に接続されており、
下側の極板は、基準リセットトランジスタ２１４に接続
されている。選択トランジスタ２１０は、共通の基準ワ
ードライン（ＲｅｆＷＬ）２１８によって駆動される。
基準キャパシタ２０８は、それぞれ、それに関連づけら
れた選択トランジスタ２１０を介して、基準ビットライ
ンキャパシタ（ＣBLref）２２２を有する関連づけられ
た基準ビットライン２２０に接続されている。これらの
ビットライン２２０は、メモリセルアレイ２３０のビッ
トラインを介して、基準ビットラインキャパシタ２２２
に結合されている。メモリセルアレイ２３０のビットラ
インは、メモリセルアレイ２５０と基準セルアレイ２０
０とが動作している間はアクティブではない。キャパシ
タ２２２の上側の極板は、関連づけられたセンス増幅器
２４０のある入力に接続されており、キャパシタ２２０
のもう一方の極板は、グラウンドに接続されている。ビ
ットライン分路または短絡トランジスタ２２４が、基準
セルペア２０６の２本の基準ビットライン２２０の間に
接続されており、ビットライン短絡信号（ＢＬＳＨ）２
２６に応答して、これらのビットラインの間を短絡させ
る。それぞれの基準キャパシタ２０８の下側の極板は、
対応するリセットトランジスタ２１４のドレイン端子に
接続されている。セルＡおよびＢのリセットトランジス
タ２１４のソース端子は、基準キャパシタ２０８のバイ
アス電荷（ＤＲＡＭモード動作の場合）または分極電荷
（ＮＶＲＡＭモード動作の場合）を設定するために、基
準リセット信号（ＲＲＡ）２２８および（ＲＲＢ）２３
０にそれぞれ接続されている。基準リセットトランジス
タ２１４の動作は、それぞれのリセットトランジスタ２
１４のゲート端子に結合されている共通の基準プリセッ
ト信号（ＲｅｆＰＲ）２１６によって駆動される。ＲＲ
Ａ信号およびＲＲＢ信号は、常に逆電圧である。すなわ
ち、ＲＲＡが正である時、ＲＲＢは負であり、逆も同様
である。
【００５２】動作時には、ＤＲＡＭ動作モードにおいて
も、ＮＶＲＡＭ動作モードにおいても、基準回路２０６
は、データ「０」（Ｑ０）またはデータ「１」（Ｑ１）
のいずれかを表現する、メモリセルビットラインキャパ
シタＣBLmem上の電荷を複製することによって、中間点
基準電圧を供給する。それぞれの基準ビットライン２２
０上の電圧は、それぞれの基準セルのデータ状態次第
で、Ｑ０／（ＣBLref＋ＣCELL）またはＱ１／（ＣBLref
＋ＣCELL）によって表現される。ＣBLrefは、それぞれ
の基準セルビットライン２２０の容量２２２であり、Ｃ
CELLは、それぞれのメモリセルキャパシタ２５８および
基準セルキャパシタ２０８の容量負荷であり、Ｑ０およ
びＱ１は、それぞれの基準キャパシタ２０８上の電荷で
ある。所望の基準電圧は、それぞれの基準セルペア２０
６に対応する２本のビットライン２２０上の２つの電圧
の絶対値の中間の電圧である。セルＡおよびセルＢは、
一方がデータ「１」のメモリ状態を保持し、他方がデー
タ「０」のメモリ状態を保持するようにプリセットされ
るので、基準電圧は（Ｑ１＋Ｑ０）／２×（ＣBLref＋
ＣCELL）と表せる。この所望の基準電圧を得る方法を以
下に説明する。
も、ＮＶＲＡＭ動作モードにおいても、基準回路２０６
は、データ「０」（Ｑ０）またはデータ「１」（Ｑ１）
のいずれかを表現する、メモリセルビットラインキャパ
シタＣBLmem上の電荷を複製することによって、中間点
基準電圧を供給する。それぞれの基準ビットライン２２
０上の電圧は、それぞれの基準セルのデータ状態次第
で、Ｑ０／（ＣBLref＋ＣCELL）またはＱ１／（ＣBLref
＋ＣCELL）によって表現される。ＣBLrefは、それぞれ
の基準セルビットライン２２０の容量２２２であり、Ｃ
CELLは、それぞれのメモリセルキャパシタ２５８および
基準セルキャパシタ２０８の容量負荷であり、Ｑ０およ
びＱ１は、それぞれの基準キャパシタ２０８上の電荷で
ある。所望の基準電圧は、それぞれの基準セルペア２０
６に対応する２本のビットライン２２０上の２つの電圧
の絶対値の中間の電圧である。セルＡおよびセルＢは、
一方がデータ「１」のメモリ状態を保持し、他方がデー
タ「０」のメモリ状態を保持するようにプリセットされ
るので、基準電圧は（Ｑ１＋Ｑ０）／２×（ＣBLref＋
ＣCELL）と表せる。この所望の基準電圧を得る方法を以
下に説明する。
【００５３】既に述べたように、正しい基準電圧（つま
り、基準ビットライン２２０上の電圧）をセンス増幅器
２４０に対して発生するのに必要な基準ビットライン容
量（ＣBLref）を正確に再生するために、本発明のメモ
リは、メモリ（図３に図示されている例ではメモリセル
アレイ２３０）の選択されていない、つまりアクティブ
ではないビットラインを、容量性負荷（ＣBLref）を発
生させる基準電圧として用いるように構成されている。
このようなものであるので、メモリセルアレイ２５０に
おいてどのデータワードアドレスを選択しても、基準セ
ルアレイ２００における対応する基準セルロウをアクテ
ィベートすることができる。基準ワードライン２１８お
よび基準駆動ライン２１２がアクティベートされると、
基準キャパシタ２０８を通る電荷は、基準ビットライン
２２０、および、メモリセルアレイ２３０のアクティブ
ではないメモリビットラインを通して、基準ビットライ
ン容量２２２へと転送される。基準セルＡおよびＢは、
一方がデータ「０」を保持し、他方がデータ「１」を保
持するように、それぞれのリセットトランジスタ２１４
およびＲｅｆＰＲ信号２１６の動作によってプリセット
される。ＢＬＳＨ信号２２６がアクティブである時、短
絡トランジスタ２２４がターンオンし、それぞれのビッ
トライン２２０間を短絡させる。この時点で、（Ｑ１＋
Ｑ０）／２×（ＣBLref＋ＣCELL）ボルトの電圧が、基
準セルのそれぞれのビットライン２２０上に供給され、
センス増幅器２４０の入力２４２に基準電圧として供給
される。メモリビットラインキャパシタ２６４は、セン
ス増幅器２４０へと第２の入力を供給する。電荷転送が
完了した後、ＢＬＳＨ信号２２６がアクティブではなく
なり、短絡トランジスタ２２４をターンオフする。これ
によって、入力２４２と入力２４４とを比較することに
よって、それぞれのセンス増幅器２４０は、それぞれの
メモリセル２５２の状態を独立して検出することができ
るようになる。
り、基準ビットライン２２０上の電圧）をセンス増幅器
２４０に対して発生するのに必要な基準ビットライン容
量（ＣBLref）を正確に再生するために、本発明のメモ
リは、メモリ（図３に図示されている例ではメモリセル
アレイ２３０）の選択されていない、つまりアクティブ
ではないビットラインを、容量性負荷（ＣBLref）を発
生させる基準電圧として用いるように構成されている。
このようなものであるので、メモリセルアレイ２５０に
おいてどのデータワードアドレスを選択しても、基準セ
ルアレイ２００における対応する基準セルロウをアクテ
ィベートすることができる。基準ワードライン２１８お
よび基準駆動ライン２１２がアクティベートされると、
基準キャパシタ２０８を通る電荷は、基準ビットライン
２２０、および、メモリセルアレイ２３０のアクティブ
ではないメモリビットラインを通して、基準ビットライ
ン容量２２２へと転送される。基準セルＡおよびＢは、
一方がデータ「０」を保持し、他方がデータ「１」を保
持するように、それぞれのリセットトランジスタ２１４
およびＲｅｆＰＲ信号２１６の動作によってプリセット
される。ＢＬＳＨ信号２２６がアクティブである時、短
絡トランジスタ２２４がターンオンし、それぞれのビッ
トライン２２０間を短絡させる。この時点で、（Ｑ１＋
Ｑ０）／２×（ＣBLref＋ＣCELL）ボルトの電圧が、基
準セルのそれぞれのビットライン２２０上に供給され、
センス増幅器２４０の入力２４２に基準電圧として供給
される。メモリビットラインキャパシタ２６４は、セン
ス増幅器２４０へと第２の入力を供給する。電荷転送が
完了した後、ＢＬＳＨ信号２２６がアクティブではなく
なり、短絡トランジスタ２２４をターンオフする。これ
によって、入力２４２と入力２４４とを比較することに
よって、それぞれのセンス増幅器２４０は、それぞれの
メモリセル２５２の状態を独立して検出することができ
るようになる。
【００５４】本発明による上記基準スキームは、ＤＲＡ
Ｍモードにおいても、ＮＶＲＡＭモードにおいても共に
動作可能である。ＤＲＡＭモードで動作する時には、デ
ータ「０」およびデータ「１」のメモリ状態は、基準キ
ャパシタ２０８の極板を通して格納される電圧として表
現される。ＮＶＲＡＭモードで動作する時には、データ
状態は、基準キャパシタ２０８の誘電体層の分極方向に
よって表現される。いずれの場合においても、基準セル
ＡおよびＢは、互いに逆の状態を保持する。ＤＲＡＭ動
作時には、一方のセルが充電され、もう一方のセルが放
電される。ＮＶＲＡＭ動作時には、これらのセルは互い
に逆極性になるように、つまり一方が正で、他方が負と
なるように分極される。
Ｍモードにおいても、ＮＶＲＡＭモードにおいても共に
動作可能である。ＤＲＡＭモードで動作する時には、デ
ータ「０」およびデータ「１」のメモリ状態は、基準キ
ャパシタ２０８の極板を通して格納される電圧として表
現される。ＮＶＲＡＭモードで動作する時には、データ
状態は、基準キャパシタ２０８の誘電体層の分極方向に
よって表現される。いずれの場合においても、基準セル
ＡおよびＢは、互いに逆の状態を保持する。ＤＲＡＭ動
作時には、一方のセルが充電され、もう一方のセルが放
電される。ＮＶＲＡＭ動作時には、これらのセルは互い
に逆極性になるように、つまり一方が正で、他方が負と
なるように分極される。
【００５５】さて次に図４および図５を参照すると、図
３のオープンビットラインメモリアーキテクチャが、そ
れぞれＮＶＲＡＭモードおよびＤＲＡＭモードで動作す
る時の、メモリの動作特性と、基準セル制御信号とを示
すタイミング図が図示されている。以下の説明では、簡
略化のために、読み出しサイクルの動作のみに言及する
が、検知動作は、読み出しサイクルにおいても、書き込
みサイクルにおいても起こるものである。なぜなら、メ
モリへの書き込みは、本質的に、いわゆる「破壊」読み
出しサイクルを伴うものであるからである。
３のオープンビットラインメモリアーキテクチャが、そ
れぞれＮＶＲＡＭモードおよびＤＲＡＭモードで動作す
る時の、メモリの動作特性と、基準セル制御信号とを示
すタイミング図が図示されている。以下の説明では、簡
略化のために、読み出しサイクルの動作のみに言及する
が、検知動作は、読み出しサイクルにおいても、書き込
みサイクルにおいても起こるものである。なぜなら、メ
モリへの書き込みは、本質的に、いわゆる「破壊」読み
出しサイクルを伴うものであるからである。
【００５６】ＮＶＲＡＭ動作特性を図示している図４に
示されている例では、セルはまず、互いに逆の状態にプ
リセットされる、つまり分極されるものとする。メモリ
セルアレイにおいて選択されたデータワードの読み出し
サイクルになると、選択されたメモリセルワードライン
（ＷＬｘ）および対応する基準セルワードライン（Ｒｅ
ｆＷＬｘ）がアクティブになる。すると、ＢＬＳＨ信号
がアクティブになり、２本の基準ビットライン間を短絡
させることによって、基準電圧をつくる。選択されたメ
モリセル駆動ライン（ＤＬｘ）および対応する基準セル
駆動ライン（ＲｅｆＤＬｘ）の信号がパルスとして与え
られ、選択されたメモリセルキャパシタおよび関連づけ
られた基準セルキャパシタの状態が、それぞれ、メモリ
ビットライン容量および基準ビットライン容量へと転送
されるようにする。次に、基準電圧がセンス増幅器によ
って「検知」された、つまり「読み出された」時点で、
センス信号が与えられる。検知の後、選択されたＲｅｆ
ＷＬｘ信号がアクティブではなくなって、読み出しサイ
クルを終了する。この時点で、基準セルキャパシタ上の
電荷は、アクティブになっていくＲｅｆＰＲ信号によっ
てリセットされる。それぞれのリセットトランジスタが
ターンオンし、基準セルキャパシタを基準リセット信号
ＲＲＡおよびＲＲＢへと結合する。選択されたメモリセ
ル駆動ライン信号ＤＬｘおよび基準セル駆動ライン信号
ＲｅｆＤＬｘが再びアクティブになり、基準リセット信
号ＲＲＡおよびＲＲＢが、分極電圧をそれぞれの基準セ
ルキャパシタの誘電体極板つまり内部極板へと供給でき
るようにすることによって、それぞれのキャパシタの所
望の分極を実現する。キャパシタの下側の極板がＲｅｆ
ＤＬｘ信号に接続されており、上側の極板が、基準リセ
ット信号（ＲＲＡおよびＲＲＢ）によって、規定された
正の電圧（つまり、Ｖｃｃ、典型的には３〜５ボルト）
か、またはゼロボルトのいずれかにバイアスされている
時、下側の極板には、正の電圧になった後、ゼロボルト
に戻るようにパルスが与えられる。強誘電体キャパシタ
は独特のヒステリシス特性を有しているので、当初は負
に分極されていた基準キャパシタは正に分極されるよう
になるが、当初は正に分極されていた基準キャパシタは
正に分極されたままとなる。正の状態に分極された基準
キャパシタは、分極状態を切り替える基準キャパシタ
（つまり、当初は負の分極状態に分極されていた基準キ
ャパシタ）に比べて、そのキャパシタに関連づけられた
基準ビットラインへと転送する電荷の量が少なくなる。
検知されるのは、これら２つの基準キャパシタ間におけ
る電荷の変化量の大きさの差である。ＲＲＡ信号および
ＲＲＢ信号は、これらの基準セルを互いに「逆の」状態
に分極するために、ＲｅｆＤＬｘパルスの間は、互いに
逆のデータ状態に保持される。ＲｅｆＰＲ信号がアクテ
ィブではなくなってリセットトランジスタをスイッチオ
フする前に、（ＤＲＡＭモードの場合のように）バイア
ス電荷が転送されるのではなく、分極電荷のみが基準ビ
ットラインへと転送されるように、ＲｅｆＤＬｘ信号
が、それぞれの基準キャパシタの下側の極板から取り除
かれる。なお、図４の例では、基準リセット動作または
基準プリセット動作は、読み出し動作の後におこなわれ
るが、リセット／プリセット動作は、読み出しサイクル
の前におこなわれてもよい。
示されている例では、セルはまず、互いに逆の状態にプ
リセットされる、つまり分極されるものとする。メモリ
セルアレイにおいて選択されたデータワードの読み出し
サイクルになると、選択されたメモリセルワードライン
（ＷＬｘ）および対応する基準セルワードライン（Ｒｅ
ｆＷＬｘ）がアクティブになる。すると、ＢＬＳＨ信号
がアクティブになり、２本の基準ビットライン間を短絡
させることによって、基準電圧をつくる。選択されたメ
モリセル駆動ライン（ＤＬｘ）および対応する基準セル
駆動ライン（ＲｅｆＤＬｘ）の信号がパルスとして与え
られ、選択されたメモリセルキャパシタおよび関連づけ
られた基準セルキャパシタの状態が、それぞれ、メモリ
ビットライン容量および基準ビットライン容量へと転送
されるようにする。次に、基準電圧がセンス増幅器によ
って「検知」された、つまり「読み出された」時点で、
センス信号が与えられる。検知の後、選択されたＲｅｆ
ＷＬｘ信号がアクティブではなくなって、読み出しサイ
クルを終了する。この時点で、基準セルキャパシタ上の
電荷は、アクティブになっていくＲｅｆＰＲ信号によっ
てリセットされる。それぞれのリセットトランジスタが
ターンオンし、基準セルキャパシタを基準リセット信号
ＲＲＡおよびＲＲＢへと結合する。選択されたメモリセ
ル駆動ライン信号ＤＬｘおよび基準セル駆動ライン信号
ＲｅｆＤＬｘが再びアクティブになり、基準リセット信
号ＲＲＡおよびＲＲＢが、分極電圧をそれぞれの基準セ
ルキャパシタの誘電体極板つまり内部極板へと供給でき
るようにすることによって、それぞれのキャパシタの所
望の分極を実現する。キャパシタの下側の極板がＲｅｆ
ＤＬｘ信号に接続されており、上側の極板が、基準リセ
ット信号（ＲＲＡおよびＲＲＢ）によって、規定された
正の電圧（つまり、Ｖｃｃ、典型的には３〜５ボルト）
か、またはゼロボルトのいずれかにバイアスされている
時、下側の極板には、正の電圧になった後、ゼロボルト
に戻るようにパルスが与えられる。強誘電体キャパシタ
は独特のヒステリシス特性を有しているので、当初は負
に分極されていた基準キャパシタは正に分極されるよう
になるが、当初は正に分極されていた基準キャパシタは
正に分極されたままとなる。正の状態に分極された基準
キャパシタは、分極状態を切り替える基準キャパシタ
（つまり、当初は負の分極状態に分極されていた基準キ
ャパシタ）に比べて、そのキャパシタに関連づけられた
基準ビットラインへと転送する電荷の量が少なくなる。
検知されるのは、これら２つの基準キャパシタ間におけ
る電荷の変化量の大きさの差である。ＲＲＡ信号および
ＲＲＢ信号は、これらの基準セルを互いに「逆の」状態
に分極するために、ＲｅｆＤＬｘパルスの間は、互いに
逆のデータ状態に保持される。ＲｅｆＰＲ信号がアクテ
ィブではなくなってリセットトランジスタをスイッチオ
フする前に、（ＤＲＡＭモードの場合のように）バイア
ス電荷が転送されるのではなく、分極電荷のみが基準ビ
ットラインへと転送されるように、ＲｅｆＤＬｘ信号
が、それぞれの基準キャパシタの下側の極板から取り除
かれる。なお、図４の例では、基準リセット動作または
基準プリセット動作は、読み出し動作の後におこなわれ
るが、リセット／プリセット動作は、読み出しサイクル
の前におこなわれてもよい。
【００５７】図５は、ＤＲＡＭモード動作に対応する、
同様のタイミング図を示している。図４の例の場合と同
様に、基準セルキャパシタは、互いに逆の状態にプリセ
ットされているものとする。また、読み出しサイクル
は、基準セルキャパシタをリセットする以前に起こるも
のとして図示されているが、リセット動作は、読み出し
動作の後におこなわれてもよい。ＤＲＡＭモードの動作
の場合、メモリセルアレイにおいて選択された駆動ライ
ン信号（ＤＬｘ）、および基準セルアレイにおいて選択
された駆動ライン信号（ＲｅｆＤＬｘ）は、常に同一の
電圧（この場合は、グラウンド）に保持され、ＮＶＲＡ
Ｍモードの動作の場合とは異なりパルスとして与えられ
ない。メモリセルアレイにおいて選択されたデータワー
ドに対する読み出しサイクルが開始されると、関連づけ
られた基準セルのＲｅｆＷＬｘ信号がアクティブになる
ことによって、基準キャパシタ上の電荷が、それぞれの
基準セルビットライン容量へと転送されるようにする。
同時に、ＢＬＳＨ信号がアクティブになることによっ
て、基準ビットラインを互いに結合することによって、
検知信号がアクティベートされるとセンス増幅器によっ
て検知される基準電圧を供給する。検知後は、ＲｅｆＷ
Ｌｘ信号がアクティブではなくなり、基準キャパシタの
状態のリセットに備えて、ＲｅｆＰＲ信号がアクティブ
になる。リセットトランジスタが両方ともターンオンす
ると、それぞれのリセット信号ＲＲＡおよびＲＲＢを互
いに結合する。これらの信号は、ＤＲＡＭモードでは、
固定された正の電圧またはゼロボルトにおける、基準キ
ャパシタの下側の極板に対するバイアス電圧である。Ｒ
ＲＡおよびＲＲＢは常に互いに逆の電圧であるので、基
準セルキャパシタには互いに逆のバイアス電荷が供給さ
れる。
同様のタイミング図を示している。図４の例の場合と同
様に、基準セルキャパシタは、互いに逆の状態にプリセ
ットされているものとする。また、読み出しサイクル
は、基準セルキャパシタをリセットする以前に起こるも
のとして図示されているが、リセット動作は、読み出し
動作の後におこなわれてもよい。ＤＲＡＭモードの動作
の場合、メモリセルアレイにおいて選択された駆動ライ
ン信号（ＤＬｘ）、および基準セルアレイにおいて選択
された駆動ライン信号（ＲｅｆＤＬｘ）は、常に同一の
電圧（この場合は、グラウンド）に保持され、ＮＶＲＡ
Ｍモードの動作の場合とは異なりパルスとして与えられ
ない。メモリセルアレイにおいて選択されたデータワー
ドに対する読み出しサイクルが開始されると、関連づけ
られた基準セルのＲｅｆＷＬｘ信号がアクティブになる
ことによって、基準キャパシタ上の電荷が、それぞれの
基準セルビットライン容量へと転送されるようにする。
同時に、ＢＬＳＨ信号がアクティブになることによっ
て、基準ビットラインを互いに結合することによって、
検知信号がアクティベートされるとセンス増幅器によっ
て検知される基準電圧を供給する。検知後は、ＲｅｆＷ
Ｌｘ信号がアクティブではなくなり、基準キャパシタの
状態のリセットに備えて、ＲｅｆＰＲ信号がアクティブ
になる。リセットトランジスタが両方ともターンオンす
ると、それぞれのリセット信号ＲＲＡおよびＲＲＢを互
いに結合する。これらの信号は、ＤＲＡＭモードでは、
固定された正の電圧またはゼロボルトにおける、基準キ
ャパシタの下側の極板に対するバイアス電圧である。Ｒ
ＲＡおよびＲＲＢは常に互いに逆の電圧であるので、基
準セルキャパシタには互いに逆のバイアス電荷が供給さ
れる。
【００５８】本発明による基準回路は、好ましくは、Ｄ
ＲＡＭ動作においても、ＮＶＲＡＭ動作においても、同
一の基準セルを用いて、基準電圧をＤＳＲＡＭに対して
発生する。具体的には、これらの基準セルは、ＤＲＡＭ
モードの時にはバイアス電荷を供給し、ＮＶＲＡＭモー
ドの時には分極電荷を供給する。また、本発明による基
準スキームによれば、ＮＶＲＡＭモードにおいても、Ｄ
ＲＡＭモードにおいても、読み出しサイクル毎にＲＲＡ
信号ラインおよびＲＲＢ信号ライン上の電圧レベルを交
互に反転させることが可能になる。（図示されている例
では、データ「１」の状態を表現する）正の電圧に設定
されている基準セルのみが疲労サイクルを経験するの
で、基準セルペアの全体的性能は、基準リセット信号上
の電圧レベルを交互反転させることによって改善され
る。よって、ＲＲＡおよびＲＲＢは、基準プリセット動
作の間は互いに逆の電圧レベルでなければならないが、
読み出しサイクル毎にそれらの電圧は交互に反転される
ので、１個の基準セルペアにおける２つの基準キャパシ
タの間では、同じ回数の疲労サイクルが共有されること
となる。また、ある基準セルにある特定のデータ状態が
刻印される可能性は、そのセルを互いに逆の状態に交互
に分極させることによって最小化することができる。
ＲＡＭ動作においても、ＮＶＲＡＭ動作においても、同
一の基準セルを用いて、基準電圧をＤＳＲＡＭに対して
発生する。具体的には、これらの基準セルは、ＤＲＡＭ
モードの時にはバイアス電荷を供給し、ＮＶＲＡＭモー
ドの時には分極電荷を供給する。また、本発明による基
準スキームによれば、ＮＶＲＡＭモードにおいても、Ｄ
ＲＡＭモードにおいても、読み出しサイクル毎にＲＲＡ
信号ラインおよびＲＲＢ信号ライン上の電圧レベルを交
互に反転させることが可能になる。（図示されている例
では、データ「１」の状態を表現する）正の電圧に設定
されている基準セルのみが疲労サイクルを経験するの
で、基準セルペアの全体的性能は、基準リセット信号上
の電圧レベルを交互反転させることによって改善され
る。よって、ＲＲＡおよびＲＲＢは、基準プリセット動
作の間は互いに逆の電圧レベルでなければならないが、
読み出しサイクル毎にそれらの電圧は交互に反転される
ので、１個の基準セルペアにおける２つの基準キャパシ
タの間では、同じ回数の疲労サイクルが共有されること
となる。また、ある基準セルにある特定のデータ状態が
刻印される可能性は、そのセルを互いに逆の状態に交互
に分極させることによって最小化することができる。
【００５９】本発明によれば、基準リセット信号の電圧
レベルの交互反転は、片方のメモリセルアレイ（例え
ば、図３のメモリセルアレイ２３０）については、基準
リセット信号の一方が常に正の電圧に保持されるように
し、もう片方のメモリセルアレイ（例えば、図３のメモ
リセルアレイ２５０）については、ゼロボルトに保持さ
れるように、選択されたデータワードのメモリロウアド
レスを読み出す手段を基準リセット回路に設けることに
よって実現される。メモリロウアドレスが片方のアレイ
ともう片方のアレイとでは違っている時には、基準リセ
ット電圧レベルを切り替えることとなる。ある特定の基
準セルによって経験される疲労は、それぞれの基準セル
ペアのうちどちらのセルが分極または充電され、それに
伴って疲労を経験するかを選択するためのアドレスを用
いることによって、半分に減らすことができる。アドレ
ス指定のための適切な回路および技術は、この技術分野
ではよく知られている。
レベルの交互反転は、片方のメモリセルアレイ（例え
ば、図３のメモリセルアレイ２３０）については、基準
リセット信号の一方が常に正の電圧に保持されるように
し、もう片方のメモリセルアレイ（例えば、図３のメモ
リセルアレイ２５０）については、ゼロボルトに保持さ
れるように、選択されたデータワードのメモリロウアド
レスを読み出す手段を基準リセット回路に設けることに
よって実現される。メモリロウアドレスが片方のアレイ
ともう片方のアレイとでは違っている時には、基準リセ
ット電圧レベルを切り替えることとなる。ある特定の基
準セルによって経験される疲労は、それぞれの基準セル
ペアのうちどちらのセルが分極または充電され、それに
伴って疲労を経験するかを選択するためのアドレスを用
いることによって、半分に減らすことができる。アドレ
ス指定のための適切な回路および技術は、この技術分野
ではよく知られている。
【００６０】以上の説明では、オープンビットラインメ
モリアレイ構成について詳細に説明したが、既に述べた
ように本発明により図３の基準セルスキームおよびデュ
アルモード動作原理によって得られる効果は、例えば図
６に図示されている折返しビットラインメモリアレイ構
成でも同様に得られる。折返しビットラインメモリアー
キテクチャは、メモリ回路の設計に携わる当業者にはよ
く知られている。
モリアレイ構成について詳細に説明したが、既に述べた
ように本発明により図３の基準セルスキームおよびデュ
アルモード動作原理によって得られる効果は、例えば図
６に図示されている折返しビットラインメモリアレイ構
成でも同様に得られる。折返しビットラインメモリアー
キテクチャは、メモリ回路の設計に携わる当業者にはよ
く知られている。
【００６１】図６の構成は、メモリセルアレイ３００
と、対応する基準セルアレイ３２０とを備えている。図
６に模式的に図示されているように、メモリセルアレイ
３００のそれぞれのロウおよびそれぞれカラムでは、１
つおきのメモリセル空間のみがメモリセルとして利用さ
れており、それによって使用可能な複数のメモリセル３
０２から構成されるチェッカーボード（千鳥形の）パタ
ーンをなしている。個々のメモリセル構造は、図３を参
照して説明した単一トランジスタ、単一キャパシタメモ
リセルの構成と同様である。単一のメモリセルロウによ
って表現される１個のデータワードが選択されると、複
数のメモリセルカラムが、マルチプルビットデータワー
ドとして１つおきに同時にアクセスされる。換言すれ
ば、ある与えられたデータ転送サイクル中に、メモリア
レイの偶数番目のカラムにおけるメモリセルのみ、また
は奇数番目のカラムにおけるメモリセルのみが選択され
ることになる。
と、対応する基準セルアレイ３２０とを備えている。図
６に模式的に図示されているように、メモリセルアレイ
３００のそれぞれのロウおよびそれぞれカラムでは、１
つおきのメモリセル空間のみがメモリセルとして利用さ
れており、それによって使用可能な複数のメモリセル３
０２から構成されるチェッカーボード（千鳥形の）パタ
ーンをなしている。個々のメモリセル構造は、図３を参
照して説明した単一トランジスタ、単一キャパシタメモ
リセルの構成と同様である。単一のメモリセルロウによ
って表現される１個のデータワードが選択されると、複
数のメモリセルカラムが、マルチプルビットデータワー
ドとして１つおきに同時にアクセスされる。換言すれ
ば、ある与えられたデータ転送サイクル中に、メモリア
レイの偶数番目のカラムにおけるメモリセルのみ、また
は奇数番目のカラムにおけるメモリセルのみが選択され
ることになる。
【００６２】図６において、メモリセルアレイ３００に
おけるメモリセルビットライン３０４は、あるメモリセ
ルロウにおけるそれぞれのメモリセル３０２ｂに関連づ
けられている。メモリアレイ３００におけるそれぞれの
ビットライン３０４について、よってそれぞれのメモリ
セルロウについても、基準セルアレイ３２０には、それ
に関連づけられた基準セル（例えば、基準セルＡ ３２
２）がある。基準セルアレイ３２０の個々のセルの構造
は、図３のオープンビットライン構成について説明した
ものと同様ではあるが、折返しビットライン構成では、
違ったやり方で基準セルを組み合わせて基準セルペアを
作っている。後者の構成では、ある特定の基準セルは、
隣接するビットラインに関連づけられた基準セルとは組
み合わせられないが、そのかわり非隣接ビットラインに
関連づけられた非隣接基準セル（例えば、基準セルＢ
３２４）と組み合わせられる。基準セルＡおよびＢ（３
２２および３２４）ならびにそれらに関連づけられたビ
ットライン３０４の組み合わせは、スイッチングトラン
ジスタ３２６によって制御される。この場合でも、基準
セルアレイ３２０のそれぞれのキャパシタおよびトラン
ジスタは、好ましくは、メモリセルアレイ３００で用い
られるものと同一のサイズである。
おけるメモリセルビットライン３０４は、あるメモリセ
ルロウにおけるそれぞれのメモリセル３０２ｂに関連づ
けられている。メモリアレイ３００におけるそれぞれの
ビットライン３０４について、よってそれぞれのメモリ
セルロウについても、基準セルアレイ３２０には、それ
に関連づけられた基準セル（例えば、基準セルＡ ３２
２）がある。基準セルアレイ３２０の個々のセルの構造
は、図３のオープンビットライン構成について説明した
ものと同様ではあるが、折返しビットライン構成では、
違ったやり方で基準セルを組み合わせて基準セルペアを
作っている。後者の構成では、ある特定の基準セルは、
隣接するビットラインに関連づけられた基準セルとは組
み合わせられないが、そのかわり非隣接ビットラインに
関連づけられた非隣接基準セル（例えば、基準セルＢ
３２４）と組み合わせられる。基準セルＡおよびＢ（３
２２および３２４）ならびにそれらに関連づけられたビ
ットライン３０４の組み合わせは、スイッチングトラン
ジスタ３２６によって制御される。この場合でも、基準
セルアレイ３２０のそれぞれのキャパシタおよびトラン
ジスタは、好ましくは、メモリセルアレイ３００で用い
られるものと同一のサイズである。
【００６３】図３のオープンビットライン構成の場合と
同様に、図６の折返しビットライン構成も、メモリアレ
イ３００におけるこれらのメモリビットライン３０４、
および、選択されないメモリロウの関連づけられたビッ
トライン容量３０６を用いることによって、センス増幅
器３１０へと基準電圧入力を与える。しかし、メモリの
アクティブではない「半分」のメモリセルビットライン
を用いるオープンビットライン構成とは異なり、折返し
ビットライン構成のアクティブではないメモリビットラ
インは、アクティブなメモリビットラインと同じメモリ
セルアレイに属している。換言すれば、それぞれのセン
ス増幅器３１０への２つの入力は共に、同一のメモリア
レイ３００の２本のビットラインによって供給される。
すなわち、１本のビットラインは、関連づけられたメモ
リセルの電荷を表現する電圧を供給し、他方のビットラ
インは、関連づけられた基準セルペアによって発生され
た基準電圧を供給する。
同様に、図６の折返しビットライン構成も、メモリアレ
イ３００におけるこれらのメモリビットライン３０４、
および、選択されないメモリロウの関連づけられたビッ
トライン容量３０６を用いることによって、センス増幅
器３１０へと基準電圧入力を与える。しかし、メモリの
アクティブではない「半分」のメモリセルビットライン
を用いるオープンビットライン構成とは異なり、折返し
ビットライン構成のアクティブではないメモリビットラ
インは、アクティブなメモリビットラインと同じメモリ
セルアレイに属している。換言すれば、それぞれのセン
ス増幅器３１０への２つの入力は共に、同一のメモリア
レイ３００の２本のビットラインによって供給される。
すなわち、１本のビットラインは、関連づけられたメモ
リセルの電荷を表現する電圧を供給し、他方のビットラ
インは、関連づけられた基準セルペアによって発生され
た基準電圧を供給する。
【００６４】図３のオープンビットライン構成について
上に述べた、本発明のすべての局面（例えば、ＮＶＲＡ
Ｍモード動作およびＤＲＡＭモード動作の両方で適用さ
れる、リセット基準信号の交互反転など）は、折返しビ
ットライン構成によっても実現される。
上に述べた、本発明のすべての局面（例えば、ＮＶＲＡ
Ｍモード動作およびＤＲＡＭモード動作の両方で適用さ
れる、リセット基準信号の交互反転など）は、折返しビ
ットライン構成によっても実現される。
【００６５】基準セルの経験する疲労および刻印は、オ
ープンビットライン構成においても、折返しビットライ
ン構成においても共に、多数の基準セルロウを用いるこ
とによってさらに低減されうる。その結果、それぞれの
基準セルが耐える疲労サイクルの回数をさらに減らすこ
とができる。例えば、図７のオープンビットラインメモ
リ構成に示されているように、関連づけられたメモリセ
ルロウのそれぞれに対して、もう１本の基準セルペアの
ロウが追加されている。図７のメモリ構成は、図３の構
成に類似しており、左から右へと順に、第１の基準セル
アレイ４００と、第２のメモリセルアレイ４３０と、１
セットのセンスアンプ４４０と、第１のメモリセルアレ
イ４５０と、第２の基準セルアレイ４７０とを備えてい
る。図３の構成の場合と同様に、第１の基準セルアレイ
４００は、第１のメモリセルアレイ４５０と連係して動
作する。また、同様に、第２の基準セルアレイ４７０
は、第２のメモリセルアレイ４３０と連係して動作す
る。第１のメモリセルアレイ４５０がアクセスされてい
る時、第２のメモリセルアレイ４３０はアクティブでは
なく、逆もまた同様である。この構成によれば、図３に
ついて既に説明したように、アクティブである基準セル
アレイが、基準電圧入力をセンス増幅器４４０へと供給
するのに、アクティブではないそれぞれのメモリセルビ
ットラインを用いることが可能になる。
ープンビットライン構成においても、折返しビットライ
ン構成においても共に、多数の基準セルロウを用いるこ
とによってさらに低減されうる。その結果、それぞれの
基準セルが耐える疲労サイクルの回数をさらに減らすこ
とができる。例えば、図７のオープンビットラインメモ
リ構成に示されているように、関連づけられたメモリセ
ルロウのそれぞれに対して、もう１本の基準セルペアの
ロウが追加されている。図７のメモリ構成は、図３の構
成に類似しており、左から右へと順に、第１の基準セル
アレイ４００と、第２のメモリセルアレイ４３０と、１
セットのセンスアンプ４４０と、第１のメモリセルアレ
イ４５０と、第２の基準セルアレイ４７０とを備えてい
る。図３の構成の場合と同様に、第１の基準セルアレイ
４００は、第１のメモリセルアレイ４５０と連係して動
作する。また、同様に、第２の基準セルアレイ４７０
は、第２のメモリセルアレイ４３０と連係して動作す
る。第１のメモリセルアレイ４５０がアクセスされてい
る時、第２のメモリセルアレイ４３０はアクティブでは
なく、逆もまた同様である。この構成によれば、図３に
ついて既に説明したように、アクティブである基準セル
アレイが、基準電圧入力をセンス増幅器４４０へと供給
するのに、アクティブではないそれぞれのメモリセルビ
ットラインを用いることが可能になる。
【００６６】しかし、図３の実施形態とは異なり、それ
ぞれの基準ビットライン４２０には、ただ１つの基準セ
ルペアではなく、２つの基準セルペア４０２および４０
４が関連づけられている。それぞれのペア４０２、４０
４は、図３のセルと同様に構成された相補セルＡおよび
Ｂを有している。これらのセルはそれぞれ、強誘電体キ
ャパシタ４０８と選択トランジスタ４１０とを有してい
る。それぞれの基準セルペア４０２、４０４には、別々
のワードライン（ＷＬｒｅｆ１またはＷＬｒｅｆ２）、
駆動ライン（ＤＬｒｅｆ１またはＤＬｒｅｆ２）および
基準プリセット信号（ＰＲ１またはＰＲ２）が関連づけ
られている。しかし、スイッチングトランジスタ４０６
および基準リセット信号ＲＲＡおよびＲＲＢは、これら
のセルペア４０２および４０４の両方に共通である。こ
こで、ＲＲＡは、それぞれの基準セルペア内のセルＡへ
とリセット電圧信号を供給し、ＲＲＢは、それぞれの基
準セルペア内のセルＢへとリセット電圧信号を供給す
る。スイッチングトランジスタ４０６の一方の側は、そ
れぞれの基準セルペアにおける一方の選択トランジスタ
４１０に結合されており、スイッチングトランジスタ４
０６のもう一方の側は、２つの選択トランジスタ４１０
のもう一方に結合されている。
ぞれの基準ビットライン４２０には、ただ１つの基準セ
ルペアではなく、２つの基準セルペア４０２および４０
４が関連づけられている。それぞれのペア４０２、４０
４は、図３のセルと同様に構成された相補セルＡおよび
Ｂを有している。これらのセルはそれぞれ、強誘電体キ
ャパシタ４０８と選択トランジスタ４１０とを有してい
る。それぞれの基準セルペア４０２、４０４には、別々
のワードライン（ＷＬｒｅｆ１またはＷＬｒｅｆ２）、
駆動ライン（ＤＬｒｅｆ１またはＤＬｒｅｆ２）および
基準プリセット信号（ＰＲ１またはＰＲ２）が関連づけ
られている。しかし、スイッチングトランジスタ４０６
および基準リセット信号ＲＲＡおよびＲＲＢは、これら
のセルペア４０２および４０４の両方に共通である。こ
こで、ＲＲＡは、それぞれの基準セルペア内のセルＡへ
とリセット電圧信号を供給し、ＲＲＢは、それぞれの基
準セルペア内のセルＢへとリセット電圧信号を供給す
る。スイッチングトランジスタ４０６の一方の側は、そ
れぞれの基準セルペアにおける一方の選択トランジスタ
４１０に結合されており、スイッチングトランジスタ４
０６のもう一方の側は、２つの選択トランジスタ４１０
のもう一方に結合されている。
【００６７】基準リセット信号ＲＲＡおよびＲＲＢの状
態を交互に反転させるための、上述したロウアドレス指
定技術は、基準セルペア４０２、４０４を交互反転させ
るのにも用いることができる。それぞれの読み出しサイ
クルがおこなわれるあいだに、基準リセット信号ＲＲＡ
およびＲＲＢのデータ状態を切り替えるために第１のア
ドレスが用いられ、基準セルペア４０２、４０４を切り
替えるために第２のアドレスが用いられる。よって、そ
れぞれの読み出しサイクルについて、一方の基準セルペ
アがアクティブである時、もう一方の基準セルペアはア
クティブではない。したがって、ある与えられたセルの
経験する疲労および刻印の量は、この場合も、半減され
る。例えば、ある与えられた読み出しサイクルにおい
て、１２８本のロウがデータを含んでいるとみなされ、
残りの１２８本のロウが基準電圧を供給する、２５６本
のロウから構成されるメモリアレイを考える。もし基準
として用いられるロウにおけるセルが常に同じ状態にプ
リセットされるのなら、基準キャパシタは、平均的なメ
モリセルの経験する疲労サイクルの１２８倍の疲労サイ
クルに耐えることになる。本発明によれば、ある基準セ
ルペア内の２つの基準セルの状態を交互に反転させるの
にロウアドレス指定を用いることによって、それぞれの
基準セルに対応する疲労率は、平均的なメモリセルの耐
える疲労率と比較して、１／２〜１／６４に減らすこと
ができる。また、１本のメモリセルロウについて２本の
基準セルロウを用いることによっても、疲労率は、平均
的なメモリセルの耐える疲労率と比較して、１／２〜１
／３２に減らすことができる。もちろん、疲労および刻
印をさらに減らすためには、何本の基準セルロウを用い
てもよい。しかし、用いるロウの本数が増えれば増える
ほど、メモリチップ上にそれだけ大きなスペースが必要
になることになる。
態を交互に反転させるための、上述したロウアドレス指
定技術は、基準セルペア４０２、４０４を交互反転させ
るのにも用いることができる。それぞれの読み出しサイ
クルがおこなわれるあいだに、基準リセット信号ＲＲＡ
およびＲＲＢのデータ状態を切り替えるために第１のア
ドレスが用いられ、基準セルペア４０２、４０４を切り
替えるために第２のアドレスが用いられる。よって、そ
れぞれの読み出しサイクルについて、一方の基準セルペ
アがアクティブである時、もう一方の基準セルペアはア
クティブではない。したがって、ある与えられたセルの
経験する疲労および刻印の量は、この場合も、半減され
る。例えば、ある与えられた読み出しサイクルにおい
て、１２８本のロウがデータを含んでいるとみなされ、
残りの１２８本のロウが基準電圧を供給する、２５６本
のロウから構成されるメモリアレイを考える。もし基準
として用いられるロウにおけるセルが常に同じ状態にプ
リセットされるのなら、基準キャパシタは、平均的なメ
モリセルの経験する疲労サイクルの１２８倍の疲労サイ
クルに耐えることになる。本発明によれば、ある基準セ
ルペア内の２つの基準セルの状態を交互に反転させるの
にロウアドレス指定を用いることによって、それぞれの
基準セルに対応する疲労率は、平均的なメモリセルの耐
える疲労率と比較して、１／２〜１／６４に減らすこと
ができる。また、１本のメモリセルロウについて２本の
基準セルロウを用いることによっても、疲労率は、平均
的なメモリセルの耐える疲労率と比較して、１／２〜１
／３２に減らすことができる。もちろん、疲労および刻
印をさらに減らすためには、何本の基準セルロウを用い
てもよい。しかし、用いるロウの本数が増えれば増える
ほど、メモリチップ上にそれだけ大きなスペースが必要
になることになる。
【００６８】以上の説明は、単に本発明の原理に基づく
一例を示したものにすぎず、当業者には、本発明の範囲
および着想内でさまざまな改変が発想可能であることは
理解されたい。また、本発明の特定の実施形態を述べた
以上の詳細な説明は、添付の請求の範囲によって規定さ
れる本発明の範囲を限定することを意図しているもので
はない。
一例を示したものにすぎず、当業者には、本発明の範囲
および着想内でさまざまな改変が発想可能であることは
理解されたい。また、本発明の特定の実施形態を述べた
以上の詳細な説明は、添付の請求の範囲によって規定さ
れる本発明の範囲を限定することを意図しているもので
はない。
【００６９】
【発明の効果】本発明によれば、強誘電体基準キャパシ
タの経験する疲労および刻印の量を減らす基準スキー
ム、ＤＲＡＭモードの動作時にもＮＶＲＡＭモードの動
作時にも共に、基準電圧をダイナミックシャドウＲＡＭ
に供給できる基準回路、およびＤＲＡＭモードの動作時
にもＮＶＲＡＭモードの動作時にも共に同一の基準セル
を利用する基準回路を提供することができる。
タの経験する疲労および刻印の量を減らす基準スキー
ム、ＤＲＡＭモードの動作時にもＮＶＲＡＭモードの動
作時にも共に、基準電圧をダイナミックシャドウＲＡＭ
に供給できる基準回路、およびＤＲＡＭモードの動作時
にもＮＶＲＡＭモードの動作時にも共に同一の基準セル
を利用する基準回路を提供することができる。
【図面の簡単な説明】
【図１】従来の基準電圧回路の模式図である。
【図２】図１の基準電圧回路を用いる従来のメモリアー
キテクチャのブロック図である。
キテクチャのブロック図である。
【図３】オープンビットラインメモリアレイと共に用い
られる、本発明によるメモリアーキテクチャのブロック
図である。
られる、本発明によるメモリアーキテクチャのブロック
図である。
【図４】図３の強誘電体基準電圧回路がＮＶＲＡＭモー
ドで動作する時の、メモリセルおよび基準セルの制御信
号を示すタイミング図である。
ドで動作する時の、メモリセルおよび基準セルの制御信
号を示すタイミング図である。
【図５】図３の強誘電体基準電圧回路がＤＲＡＭモード
で動作する時の、メモリセルおよび基準セルの制御信号
を示すタイミング図である。
で動作する時の、メモリセルおよび基準セルの制御信号
を示すタイミング図である。
【図６】折返しビットラインメモリアレイと共に用いら
れる、本発明による別のメモリアーキテクチャのブロッ
ク図である。
れる、本発明による別のメモリアーキテクチャのブロッ
ク図である。
【図７】本発明によるさらに別のメモリアーキテクチャ
のブロック図である。
のブロック図である。
２００ 第１の基準セルアレイ ２０２ セルＡ ２０４ セルＢ ２０６ 基準回路 ２０８ キャパシタ ２１０ 選択トランジスタ ２１２ 基準駆動ライン ２１６ 基準プリセット信号 ２１８ 基準ワードライン ２２２ 基準ビットラインキャパシタ ２２６ ビットライン短絡信号 ２２８ 基準リセット信号 ２３０ 第２のメモリセルアレイ ２４０ センスアンプ ２４２ 入力 ２４４ 入力 ２５０ 第１のメモリセルアレイ ２５２ 単一トランジスタ・単一キャパシタメモリセル ２５４ 駆動ライン ２５６ ワードライン ２５８ キャパシタ ２６４ メモリセルビットラインキャパシタ ２７０ 第２の基準セルアレイ
Claims (27)
- 【請求項１】 ＤＲＡＭモードまたはＮＶＲＡＭモード
で動作する強誘電体メモリ回路と共に用いられる、基準
電圧を発生させるデュアルモード基準回路であって、 互いに逆のデータ状態を格納できる、少なくとも１ペア
の強誘電体基準セルを備えているデュアルモード基準回
路において、 該基準セルがそれぞれ、該互いに逆のデータ状態を交互
に格納できる、デュアルモード基準回路。 - 【請求項２】 前記基準セルがそれぞれ、２枚の極板
と、該極板間の強誘電体材料と、を有する強誘電体キャ
パシタを備えている、デュアルモード基準回路であっ
て、 前記メモリ回路が前記ＤＲＡＭモードで動作する時に
は、該強誘電体キャパシタが該極板を通してバイアス電
荷を格納し、 該メモリ回路が前記ＮＶＲＡＭモードで動作する時に
は、該強誘電体キャパシタが該強誘電体材料における分
極電荷を格納する、請求項１に記載のデュアルモード基
準回路。 - 【請求項３】 前記基準セルのそれぞれに関連づけられ
たセンス容量をさらに備えており、 該基準セルがそれぞれ、前記強誘電体キャパシタを該関
連づけられたセンス容量に直列接続するのに有効であ
る、関連づけられた選択トランジスタをさらに備えてい
る、デュアルモード基準回路であって、 該強誘電体キャパシタによって格納される前記データ状
態を表す電荷が、該関連づけられたセンス容量へと転送
される、請求項２に記載のデュアルモード基準回路。 - 【請求項４】 前記少なくとも１つの基準セルペアに関
連づけられた前記２つのセンス容量を通る前記電荷の平
均を表す電圧を発生させる回路をさらに備えており、該
電圧が前記基準電圧を規定する、請求項３に記載のデュ
アルモード基準回路。 - 【請求項５】 前記基準セルペアを前記互いに逆のデー
タ状態に設定する手段をさらに備えている、請求項１に
記載のデュアルモード基準回路。 - 【請求項６】 前記メモリ回路のデータアクセスサイク
ル毎に、前記基準セルそれぞれの前記データ状態を交互
反転させる手段をさらに備えている、請求項５に記載の
デュアルモード基準回路。 - 【請求項７】 前記設定する手段が、前記基準セルのそ
れぞれに関連づけられたリセットトランジスタを備えて
いる、請求項６に記載のデュアルモード基準回路。 - 【請求項８】 前記交互反転させる手段が、アクセスさ
れたデータワードのアドレスを検出する手段を備えてい
る、請求項７に記載のデュアルモード基準回路。 - 【請求項９】 強誘電体メモリセルのアレイであって、
強誘電体メモリセルロウのペアを複数個備えている、ア
レイと、 該ロウのそれぞれに接続されているメモリビットライン
と、 該ロウペアのそれぞれに関連づけられたセンス増幅器
と、 該ロウペアのそれぞれに関連づけられた少なくとも１つ
の基準回路であって、１ペアの基準セルによって規定さ
れ、該基準セルのそれぞれに関連づけられた基準ビット
ラインを有する、少なくとも１つの基準回路であって、
あるロウペアの該２本のロウのうちの１本がデータ転送
サイクル中に選択される時には、該少なくとも１つの関
連づけられた基準回路も選択される、少なくとも１つの
基準回路と、 該基準ビットラインのそれぞれに関連づけられたセンス
容量と、 該それぞれの基準セルペアの該基準ビットラインを短絡
させることによって、該関連づけられたセンス容量間に
生じた電圧の平均を得る手段と、を備えているメモリ回
路であって、 該それぞれのロウペアのうちの１本のロウが選択される
時、該もう１本のロウは選択されず、該選択されないロ
ウの該メモリビットラインが、該平均電圧を該関連づけ
られたセンス増幅器へと結合する導体として利用可能で
ある、メモリ回路。 - 【請求項１０】 前記基準セルの状態を設定する基準リ
セット回路をさらに備えているメモリ回路であって、前
記それぞれの基準セルペアの前記２つの基準セルが、互
いに逆のデータ状態に設定される、請求項９に記載のメ
モリ回路。 - 【請求項１１】 前記基準リセット回路が、前記基準セ
ルの前記データ状態を交互反転させる手段を備えてい
る、請求項１０に記載のメモリ回路。 - 【請求項１２】 前記それぞれのメモリセルおよび前記
それぞれの基準セルが、選択トランジスタによって駆動
ラインと前記それぞれのビットラインとの間に接続され
る強誘電体キャパシタを有する単一トランジスタ・単一
キャパシタ構成を備えており、該選択トランジスタがす
べて同じ大きさであり、かつ、該キャパシタがすべて同
じ大きさである、請求項１１に記載のメモリ回路。 - 【請求項１３】 前記基準リセット回路が、前記それぞ
れの基準セルに関連づけられたリセットトランジスタを
備えている、請求項１２に記載のメモリ回路。 - 【請求項１４】 前記ロウペアのそれぞれに関連づけら
れた２つの基準回路を備えているメモリ回路であって、
該２つの基準回路が、データ転送サイクル毎に交互に選
択される、請求項９に記載のメモリ回路。 - 【請求項１５】 オープンビットライン構成を備えてい
る、請求項９に記載のメモリ回路。 - 【請求項１６】 折返しビットライン構成を備えてい
る、請求項９に記載のメモリ回路。 - 【請求項１７】 複数のメモリセルロウをそれぞれが備
えている、第１および第２の強誘電体メモリセルアレイ
であって、該ロウがそれぞれ、対応するメモリビットラ
インに接続されている、第１および第２の強誘電体メモ
リセルアレイと、 少なくとも１つの基準回路をそれぞれが備えており、該
基準回路のそれぞれが１ペアの基準ビットラインに接続
されている、第１および第２の基準セル回路アレイであ
って、該第１のメモリセルアレイがアクセスされる時に
は、該第１の基準セル回路アレイもアクセスされ、該第
２のメモリセルアレイがアクセスされる時には、該第２
の基準セル回路アレイもアクセスされる、第１および第
２の基準セル回路アレイと、 該第１のメモリセルアレイの１本のメモリビットライン
に接続されており、かつ、該第２のメモリセルアレイの
対応するメモリビットラインにも接続されているセンス
増幅器と、 該基準ビットラインのそれぞれに関連づけられたセンス
容量と、 該基準ビットラインペアを短絡させることによって、該
関連づけられたセンス容量間に生じた電圧の平均を得る
手段と、を備えている強誘電体メモリ回路において、 該第１のメモリセルアレイがアクセスされる時、該第２
のメモリセルアレイの該対応するメモリビットライン
が、該平均電圧を該センス増幅器へと結合する導体とし
て用いられ、該第２のメモリセルアレイがアクセスされ
る時、該第１のメモリセルアレイの該対応するメモリビ
ットラインが、該平均電圧を該センス増幅器へと結合す
る導体として用いられる、強誘電体メモリ回路。 - 【請求項１８】 オープンビットライン構成を備えてい
る、請求項１７に記載のメモリ回路。 - 【請求項１９】 折返しビットライン構成を備えてい
る、請求項１７に記載のメモリ回路。 - 【請求項２０】 前記基準セルアレイがそれぞれ、前記
メモリセルロウのそれぞれに関連づけられた２つの基準
回路を備えている、請求項１７に記載のメモリ回路。 - 【請求項２１】 ＤＲＡＭモードまたはＮＶＲＡＭモー
ドのいずれかで動作する、メモリセルアレイを有する強
誘電体メモリ回路のために基準電圧を発生させる方法で
あって、 １ペアの強誘電体キャパシタ上に互いに逆の電荷を格納
するステップであって、該強誘電体キャパシタのそれぞ
れの上のそれぞれの電荷が、以前に格納された該電荷の
逆である、ステップと、 該強誘電体キャパシタのそれぞれの該電荷をそれぞれの
センス容量へと放電するステップであって、該センス容
量が対応する電圧に充電される、ステップと、 該センス容量の該対応する電圧の平均である基準電圧を
得るステップと、を含んでいる方法。 - 【請求項２２】 ＤＲＡＭモードまたはＮＶＲＡＭモー
ドのいずれかで動作する強誘電体メモリ回路のために基
準電圧を発生させる方法であって、 １ペアの強誘電体キャパシタ上に互いに逆の電荷を格納
するステップと、 該強誘電体キャパシタのそれぞれをそれぞれのセンス容
量へと放電するステップであって、該センス容量が該電
荷を表す対応する電圧に充電される、ステップと、 該センス容量の該対応する電圧の平均である基準電圧を
得るステップと、 該強誘電体キャパシタペア上の該電荷を交互反転させる
ステップであって、該強誘電体キャパシタのそれぞれの
上の該電荷が、以前に格納された該電荷の逆である、ス
テップと、を含んでいる方法。 - 【請求項２３】 ＤＲＡＭモードまたはＮＶＲＡＭモー
ドで動作する強誘電体メモリを動作させる方法であっ
て、 メモリセルアレイの一部のメモリセルにアクセスするス
テップであって、メモリ電圧がメモリビットライン上に
生成され、該メモリ電圧が該メモリセルに格納される電
荷に比例する、ステップと、 第１および第２の基準セルからの電荷をそれぞれ、第１
および第２の基準ビットラインへと転送するステップで
あって、該第１および該第２の基準セルに格納されてい
る該電荷にそれぞれ比例している第１および第２の電圧
が生成され、該電荷が該第１および該第２の基準セルの
状態を表している、ステップと、 該第１および該第２の電圧を平均するステップであっ
て、該平均された電圧が、該メモリセルアレイの、アク
セスされていない部分におけるメモリビットライン上に
供給される、ステップと、 該メモリビットライン上の該電圧を検知するステップ
と、を含んでいる方法。 - 【請求項２４】 前記第１および前記第２の基準セル上
の前記電荷をリセットするステップをさらに含んでいる
方法であって、前記基準セルのそれぞれの上の該リセッ
トされた電荷が、該セル上の初期電荷の逆である、請求
項２３に記載の方法。 - 【請求項２５】 前記第１の基準セルが第１の強誘電体
キャパシタを備えており、前記第２の基準セルが第２の
強誘電体キャパシタを備えている、請求項２４に記載の
方法。 - 【請求項２６】 前記リセットするステップが、分極電
荷を前記第１および前記第２の強誘電体キャパシタへと
供給するステップを含んでおり、それによって、前記強
誘電体メモリがＮＶＲＡＭモードで動作する時に、該第
１および該第２の強誘電体キャパシタが互いに逆の状態
に分極される、請求項２５に記載の方法。 - 【請求項２７】 前記リセットするステップが、バイア
ス電荷を前記第１および前記第２の強誘電体キャパシタ
へと供給するステップを含んでおり、それによって、前
記強誘電体メモリがＤＲＡＭモードで動作する時に、該
第１および該第２の強誘電体キャパシタが互いに逆の状
態にバイアスされる、請求項２６に記載の方法。
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|---|---|---|---|
| US08/626,614 US5737260A (en) | 1996-03-27 | 1996-03-27 | Dual mode ferroelectric memory reference scheme |
| US08/626,614 | 1996-03-27 |
Publications (2)
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|---|---|
| JPH09265785A true JPH09265785A (ja) | 1997-10-07 |
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|---|---|---|---|
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| Country | Link |
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| JP (1) | JP3573394B2 (ja) |
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