JP2000030474A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP2000030474A JP2000030474A JP10199886A JP19988698A JP2000030474A JP 2000030474 A JP2000030474 A JP 2000030474A JP 10199886 A JP10199886 A JP 10199886A JP 19988698 A JP19988698 A JP 19988698A JP 2000030474 A JP2000030474 A JP 2000030474A
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Abstract
(57)【要約】
【課題】 列アドレスが変化したときの読出速度の遅延
を低減することができる半導体記憶装置を提供する。 【解決手段】 ＡＴＤ回路７は、列アドレスの変化を検
知して検知信号を出力する。リファレンス選択制御回路
８は、前記検知信号を入力する度に２つのリファレンス
列６ｂ，６ｃのいずれかを選択するための信号Ｙ１，Ｙ
２をリファレンス選択回路４に出力する。列アドレスが
変化すると、センスアンプ１は、それまで選択していた
ビット線から切り離され、ほぼ接地レベルに放電された
別のビット線に接続されることになる。これと同じ現象
がリファレンス側でも生じる。従って、選択されたビッ
ト線のメモリセルが電流を流さない場合におけるセンス
アンプ１の出力ＳＡとリファレンスアンプ２の出力ＲＡ
が同様の挙動を示し、出力ＳＡが出力ＲＡを越える時点
が早まり、読出速度が速くなる。
を低減することができる半導体記憶装置を提供する。 【解決手段】 ＡＴＤ回路７は、列アドレスの変化を検
知して検知信号を出力する。リファレンス選択制御回路
８は、前記検知信号を入力する度に２つのリファレンス
列６ｂ，６ｃのいずれかを選択するための信号Ｙ１，Ｙ
２をリファレンス選択回路４に出力する。列アドレスが
変化すると、センスアンプ１は、それまで選択していた
ビット線から切り離され、ほぼ接地レベルに放電された
別のビット線に接続されることになる。これと同じ現象
がリファレンス側でも生じる。従って、選択されたビッ
ト線のメモリセルが電流を流さない場合におけるセンス
アンプ１の出力ＳＡとリファレンスアンプ２の出力ＲＡ
が同様の挙動を示し、出力ＳＡが出力ＲＡを越える時点
が早まり、読出速度が速くなる。
Description
【０００１】
【発明の属する技術分野】本発明は、メモリセルのセン
スアンプの出力電位とリファレンスセルのリファレンス
電位とを差動アンプに入力し、この差動アンプの出力を
メモリ読出出力とする半導体記憶装置に関する。
スアンプの出力電位とリファレンスセルのリファレンス
電位とを差動アンプに入力し、この差動アンプの出力を
メモリ読出出力とする半導体記憶装置に関する。
【０００２】
【従来の技術】図５は、従来の半導体記憶装置の要部を
示した回路図である。また、図６は図５の従来回路にお
いて、選択された列アドレスのメモリセルが電流を流さ
ない場合の上記回路の各部の電位の変化を時間経過に対
応させて表した波形図であり、横軸に時間を、縦軸に電
圧をとって示している。
示した回路図である。また、図６は図５の従来回路にお
いて、選択された列アドレスのメモリセルが電流を流さ
ない場合の上記回路の各部の電位の変化を時間経過に対
応させて表した波形図であり、横軸に時間を、縦軸に電
圧をとって示している。
【０００３】図５において、センスアンプ５１は、Ｐ型
ＭＯＳトランジスタ５１ａとＮ型ＭＯＳトランジスタ５
１ｂとインバータ５１ｃとを備えて構成される。Ｐ型Ｍ
ＯＳトランジスタ５１ａのソースは電源Ｖｃｃに接続さ
れ、ドレインは自己のゲート及びＮ型のＭＯＳトランジ
スタ５１ｂのドレインに接続されている。そして、Ｎ型
ＭＯＳトランジスタ５１ｂのソースがインバータ５１ｃ
の入力端に接続され、ゲートにはインバータ５１ｃの出
力端が接続されている。また、Ｎ型ＭＯＳトランジスタ
５１ｂのソースがセンスアンプ５１の入力（ＢＬ）とさ
れている。この入力（ＢＬ）の電位が低下してインバー
タ５１ｃの閾値よりも下回ると、インバータ５１ｃの出
力は“Ｈ”となり、Ｎ型ＭＯＳトランジスタ５１ｂが導
通状態となり、センスアンプ５１の出力（ＳＡ）は低レ
ベルのＶｏｎとなる（図６参照）。一方、入力（ＢＬ）
の電位が高くなってインバータ５１ｃの閾値を上回る
と、インバータ５１ｃの出力は“Ｌ”になり、Ｎ型ＭＯ
Ｓトランジスタ５１ｂが非導通状態となり、センスアン
プ５１の出力（ＳＡ）はＰ型ＭＯＳトランジスタ５１ａ
によって充電されてＶｏｆｆに引き上げられる（図６参
照）。
ＭＯＳトランジスタ５１ａとＮ型ＭＯＳトランジスタ５
１ｂとインバータ５１ｃとを備えて構成される。Ｐ型Ｍ
ＯＳトランジスタ５１ａのソースは電源Ｖｃｃに接続さ
れ、ドレインは自己のゲート及びＮ型のＭＯＳトランジ
スタ５１ｂのドレインに接続されている。そして、Ｎ型
ＭＯＳトランジスタ５１ｂのソースがインバータ５１ｃ
の入力端に接続され、ゲートにはインバータ５１ｃの出
力端が接続されている。また、Ｎ型ＭＯＳトランジスタ
５１ｂのソースがセンスアンプ５１の入力（ＢＬ）とさ
れている。この入力（ＢＬ）の電位が低下してインバー
タ５１ｃの閾値よりも下回ると、インバータ５１ｃの出
力は“Ｈ”となり、Ｎ型ＭＯＳトランジスタ５１ｂが導
通状態となり、センスアンプ５１の出力（ＳＡ）は低レ
ベルのＶｏｎとなる（図６参照）。一方、入力（ＢＬ）
の電位が高くなってインバータ５１ｃの閾値を上回る
と、インバータ５１ｃの出力は“Ｌ”になり、Ｎ型ＭＯ
Ｓトランジスタ５１ｂが非導通状態となり、センスアン
プ５１の出力（ＳＡ）はＰ型ＭＯＳトランジスタ５１ａ
によって充電されてＶｏｆｆに引き上げられる（図６参
照）。
【０００４】ビット選択回路５３は、複数のＭＯＳトラ
ンジスタ５３ａ…を備えており、それらのドレインは共
通接続されて前記センスアンプ５１の入力（ＢＬ）に接
続され、各ソースはメモリブロック５６における対応す
るメモリセル列５６ａ…のビット線に接続されている。
また、メモリブロック５６にはリファレンスセル列５６
ｂが形成されており、前記メモリセル列５６ａ…におけ
る複数のメモリセルのうちの一つずつとリファレンスセ
ル列５６ｂにおける複数のリファレンスセルのうちの一
つは共通のワードライン（ＷＬ）に接続されている。リ
ファレンスセル列５６ｂは、リファレンス線選択回路５
４を介してリファレンスアンプ５２の入力（ＲＥＦ）に
接続されている。
ンジスタ５３ａ…を備えており、それらのドレインは共
通接続されて前記センスアンプ５１の入力（ＢＬ）に接
続され、各ソースはメモリブロック５６における対応す
るメモリセル列５６ａ…のビット線に接続されている。
また、メモリブロック５６にはリファレンスセル列５６
ｂが形成されており、前記メモリセル列５６ａ…におけ
る複数のメモリセルのうちの一つずつとリファレンスセ
ル列５６ｂにおける複数のリファレンスセルのうちの一
つは共通のワードライン（ＷＬ）に接続されている。リ
ファレンスセル列５６ｂは、リファレンス線選択回路５
４を介してリファレンスアンプ５２の入力（ＲＥＦ）に
接続されている。
【０００５】リファレンスアンプ５２は、前記センスア
ンプ５１と同様の構成を有し、入力（ＲＥＦ）における
充放電状態をセンスしてリファレンス出力（ＲＡ）を出
力する。このリファレンス出力（ＲＡ）は、センスアン
プ５１の出力（ＳＡ）におけるＶｏｎとＶｏｆｆの中間
の電位を有する（図６参照）。
ンプ５１と同様の構成を有し、入力（ＲＥＦ）における
充放電状態をセンスしてリファレンス出力（ＲＡ）を出
力する。このリファレンス出力（ＲＡ）は、センスアン
プ５１の出力（ＳＡ）におけるＶｏｎとＶｏｆｆの中間
の電位を有する（図６参照）。
【０００６】差動アンプ５５は、センスアンプ５１の出
力（ＳＡ）とリファレンスアンプ５２の出力（ＲＡ）と
を入力し、その差を増幅して出力（ＯＵＴ）を出力す
る。
力（ＳＡ）とリファレンスアンプ５２の出力（ＲＡ）と
を入力し、その差を増幅して出力（ＯＵＴ）を出力す
る。
【０００７】
【発明が解決しようとする課題】メモリブロック５６の
ビット線には複数のメモリセル、複数のデコード用トラ
ンジスタが接続され、そのドレイン容量などが負荷容量
として寄生する。メモリが大容量になると前記負荷容量
も大きくなり、ビット線の充電時間が遅くなるという問
題がある。そして、行アドレスが変化した場合は、既に
充電されているビット線にアクセスするので充電時間は
短いが、列アドレスが変化した場合、接地レベル付近か
らセンス反転レベルまで充電する必要があり、アクセス
に時間がかかることになる。つまり、列アドレスが変化
したとき、センスアンプ５１の入力（ＢＬ）は、ビット
線選択回路５３により既に充電した列のビット線から切
り離され、ほぼ接地レベルに放電された別のビット線に
接続されることになる。この際にビット線の負荷容量が
センスアンプ５１の入力（ＢＬ）よりも大きいため、セ
ンスアンプ５１の入力（ＢＬ）のレベルも接地レベル付
近から充電する必要がある。この充電の影響を受ける
と、アクセスするメモリセルが電流を流さない場合にお
いては、センスアンプ５１の出力（ＳＡ）は、図６に示
しているように、Ｖｏｎの電位から一旦電位を低下させ
て後、Ｖｏｆｆの電位に到達することになる。一方、リ
ファレンスセル列５６ｂは、リファレンスアンプ５２の
入力（ＲＥＦ）に常時接続されているため、リファレン
スアンプ５２の入力（ＲＥＦ）は充電されたレベルに保
たれており、リファレンスアンプ５２の出力（ＲＡ）
も、一定に保たれている。従って、列アドレスが変化し
てから差動アンプ５５の出力（ＯＵＴ）がＶｃｃになる
までに、時間ｔ１が必要になり、データの読出速度が遅
くなる。
ビット線には複数のメモリセル、複数のデコード用トラ
ンジスタが接続され、そのドレイン容量などが負荷容量
として寄生する。メモリが大容量になると前記負荷容量
も大きくなり、ビット線の充電時間が遅くなるという問
題がある。そして、行アドレスが変化した場合は、既に
充電されているビット線にアクセスするので充電時間は
短いが、列アドレスが変化した場合、接地レベル付近か
らセンス反転レベルまで充電する必要があり、アクセス
に時間がかかることになる。つまり、列アドレスが変化
したとき、センスアンプ５１の入力（ＢＬ）は、ビット
線選択回路５３により既に充電した列のビット線から切
り離され、ほぼ接地レベルに放電された別のビット線に
接続されることになる。この際にビット線の負荷容量が
センスアンプ５１の入力（ＢＬ）よりも大きいため、セ
ンスアンプ５１の入力（ＢＬ）のレベルも接地レベル付
近から充電する必要がある。この充電の影響を受ける
と、アクセスするメモリセルが電流を流さない場合にお
いては、センスアンプ５１の出力（ＳＡ）は、図６に示
しているように、Ｖｏｎの電位から一旦電位を低下させ
て後、Ｖｏｆｆの電位に到達することになる。一方、リ
ファレンスセル列５６ｂは、リファレンスアンプ５２の
入力（ＲＥＦ）に常時接続されているため、リファレン
スアンプ５２の入力（ＲＥＦ）は充電されたレベルに保
たれており、リファレンスアンプ５２の出力（ＲＡ）
も、一定に保たれている。従って、列アドレスが変化し
てから差動アンプ５５の出力（ＯＵＴ）がＶｃｃになる
までに、時間ｔ１が必要になり、データの読出速度が遅
くなる。
【０００８】この発明は、上記の事情に鑑み、列アドレ
スが変化したときのデータ読出の遅れを低減することが
できる半導体記憶装置を提供することを目的とする。
スが変化したときのデータ読出の遅れを低減することが
できる半導体記憶装置を提供することを目的とする。
【０００９】なお、データ読出速度の高速化を図る技術
として、特開平５−６２４８２号公報（ＩＰＣ：Ｇ１１
Ｃ １１／４１９）には、ビット線を充電するトランジ
スタの駆動能力を大きくすることで、選択されたメモリ
セルが非導通の場合にビット線の充電時間を速くする技
術が開示されている。また、特開平６−２１５５８５号
公報（ＩＰＣ：Ｇ１１Ｃ １６／０６）には、電流セン
ス型のセンスアンプを用い、読出開始当初のみ有効な大
きなコンダクタンスの充電用トランジスタと、定常的に
小さなコンダクタンスのトランジスタと、前記大きなコ
ンダクタンスのトランジスタが有効な間、センスの反転
レベルに充電レベルをイコライズするトランジスタを持
つ技術が開示されている。いずれも、充電能力を高めて
データ読出速度の高速化を図るものであり、本願の構成
と異なっている。
として、特開平５−６２４８２号公報（ＩＰＣ：Ｇ１１
Ｃ １１／４１９）には、ビット線を充電するトランジ
スタの駆動能力を大きくすることで、選択されたメモリ
セルが非導通の場合にビット線の充電時間を速くする技
術が開示されている。また、特開平６−２１５５８５号
公報（ＩＰＣ：Ｇ１１Ｃ １６／０６）には、電流セン
ス型のセンスアンプを用い、読出開始当初のみ有効な大
きなコンダクタンスの充電用トランジスタと、定常的に
小さなコンダクタンスのトランジスタと、前記大きなコ
ンダクタンスのトランジスタが有効な間、センスの反転
レベルに充電レベルをイコライズするトランジスタを持
つ技術が開示されている。いずれも、充電能力を高めて
データ読出速度の高速化を図るものであり、本願の構成
と異なっている。
【００１０】
【課題を解決するための手段】この発明の半導体記憶装
置は、上記の課題を解決するために、複数のビット線の
うち一つのビット線を選択するビット選択回路と、選択
されたビット線に接続されているメモリセルの導通／非
導通に応じて所定の電位を出力するセンスアンプと、２
以上設けられたリファレンスセル列と、いずれかのリフ
ァレンスセル列を選択するリファレンス選択回路と、列
アドレスの変化を検知して検知信号を出力する列アドレ
ス遷移検知回路と、前記検知信号を入力する度に前記２
以上のリファレンス列のいずれかの選択のための信号を
前記リファレンス選択回路に出力するリファレンス選択
制御回路と、選択されたリファレンスセル列の電位を入
力してリファレンス電位を出力するリファレンスアンプ
と、リファレンス電位とセンスアンプの出力電位との差
によってメモリデータに対応する信号を出力する差動ア
ンプと、を備えたことを特徴とする。
置は、上記の課題を解決するために、複数のビット線の
うち一つのビット線を選択するビット選択回路と、選択
されたビット線に接続されているメモリセルの導通／非
導通に応じて所定の電位を出力するセンスアンプと、２
以上設けられたリファレンスセル列と、いずれかのリフ
ァレンスセル列を選択するリファレンス選択回路と、列
アドレスの変化を検知して検知信号を出力する列アドレ
ス遷移検知回路と、前記検知信号を入力する度に前記２
以上のリファレンス列のいずれかの選択のための信号を
前記リファレンス選択回路に出力するリファレンス選択
制御回路と、選択されたリファレンスセル列の電位を入
力してリファレンス電位を出力するリファレンスアンプ
と、リファレンス電位とセンスアンプの出力電位との差
によってメモリデータに対応する信号を出力する差動ア
ンプと、を備えたことを特徴とする。
【００１１】上記の構成であれば、列アドレスが変化し
たとき、リファレンスアンプは、それまで選択していた
リファレンスセル列から切り離され、ほぼ接地レベルに
放電された別のリファレンスセル列に接続される。この
際にリファレンスセル列の負荷容量がリファレンスアン
プの入力よりも大きいため、リファレンスアンプの入力
のレベルは接地レベル付近から充電する必要が生じ、そ
の影響がリファレンスアンプのリファレンス電位に表れ
る。つまり、列アドレスが変化したときにセンスアンプ
において生じる挙動と同様の挙動をリファレンスアンプ
において生じさせることができる。このため、センスア
ンプの出力がＶｏｎからＶｏｆｆに切り換わるときのリ
ファレンス電位を越える時点が早まり、読出速度が速く
なる。
たとき、リファレンスアンプは、それまで選択していた
リファレンスセル列から切り離され、ほぼ接地レベルに
放電された別のリファレンスセル列に接続される。この
際にリファレンスセル列の負荷容量がリファレンスアン
プの入力よりも大きいため、リファレンスアンプの入力
のレベルは接地レベル付近から充電する必要が生じ、そ
の影響がリファレンスアンプのリファレンス電位に表れ
る。つまり、列アドレスが変化したときにセンスアンプ
において生じる挙動と同様の挙動をリファレンスアンプ
において生じさせることができる。このため、センスア
ンプの出力がＶｏｎからＶｏｆｆに切り換わるときのリ
ファレンス電位を越える時点が早まり、読出速度が速く
なる。
【００１２】前記のリファレンス選択制御回路は、前記
ビット選択回路にてビット線が選択されるときのタイミ
ングと、前記リファレンス選択回路にてリファレンスセ
ル列が選択されるときのタイミングとを合わせるため
に、前記リファレンス選択回路に与える信号の出力タイ
ミングを遅延させるための遅延回路を備えているのが望
ましい。
ビット選択回路にてビット線が選択されるときのタイミ
ングと、前記リファレンス選択回路にてリファレンスセ
ル列が選択されるときのタイミングとを合わせるため
に、前記リファレンス選択回路に与える信号の出力タイ
ミングを遅延させるための遅延回路を備えているのが望
ましい。
【００１３】
【発明の実施の形態】以下、この発明の実施の形態を図
１乃至図４に基づいて説明する。
１乃至図４に基づいて説明する。
【００１４】図１は、この発明の実施の形態の半導体記
憶装置の主要部を示した回路図である。図２は図１の回
路において、選択された列アドレスのメモリセルが電流
を流さない場合の上記回路の各部の電位の変化を時間経
過に対応させて表した波形図であり、横軸に時間を、縦
軸に電圧をとって示している。
憶装置の主要部を示した回路図である。図２は図１の回
路において、選択された列アドレスのメモリセルが電流
を流さない場合の上記回路の各部の電位の変化を時間経
過に対応させて表した波形図であり、横軸に時間を、縦
軸に電圧をとって示している。
【００１５】図１において、センスアンプ１は、Ｐ型Ｍ
ＯＳトランジスタ１ａとＮ型ＭＯＳトランジスタ１ｂと
インバータ１ｃとを備えて構成される。Ｐ型ＭＯＳトラ
ンジスタ１ａのソースは電源Ｖｃｃに接続され、ドレイ
ンは自己のゲート及びＮ型ＭＯＳトランジスタ１ｂのド
レインに接続されている。そして、Ｎ型ＭＯＳトランジ
スタ１ｂのソースがインバータ１ｃの入力端に接続さ
れ、ゲートにはインバータ１ｃの出力端が接続されてい
る。また、Ｎ型ＭＯＳトランジスタ１ｂのソースがセン
スアンプ１の入力（ＢＬ）となる。この入力（ＢＬ）の
電位が低下してインバータ１ｃの閾値よりも下回ると、
インバータ１ｃの出力は“Ｈ”になり、Ｎ型ＭＯＳトラ
ンジスタ１ｂが導通状態となり、センスアンプ１の出力
（ＳＡ）は低レベルのＶｏｎとなる（図２参照）。一
方、入力（ＢＬ）の電位が高くなってインバータ１ｃの
閾値を上回ると、インバータ１ｃの出力は“Ｌ”にな
り、Ｎ型ＭＯＳトランジスタ１ｂが非導通状態となり、
センスアンプ１の出力（ＳＡ）はＰ型ＭＯＳトランジス
タ１ａによって充電されてＶｏｆｆに引き上げられる
（図２参照）。
ＯＳトランジスタ１ａとＮ型ＭＯＳトランジスタ１ｂと
インバータ１ｃとを備えて構成される。Ｐ型ＭＯＳトラ
ンジスタ１ａのソースは電源Ｖｃｃに接続され、ドレイ
ンは自己のゲート及びＮ型ＭＯＳトランジスタ１ｂのド
レインに接続されている。そして、Ｎ型ＭＯＳトランジ
スタ１ｂのソースがインバータ１ｃの入力端に接続さ
れ、ゲートにはインバータ１ｃの出力端が接続されてい
る。また、Ｎ型ＭＯＳトランジスタ１ｂのソースがセン
スアンプ１の入力（ＢＬ）となる。この入力（ＢＬ）の
電位が低下してインバータ１ｃの閾値よりも下回ると、
インバータ１ｃの出力は“Ｈ”になり、Ｎ型ＭＯＳトラ
ンジスタ１ｂが導通状態となり、センスアンプ１の出力
（ＳＡ）は低レベルのＶｏｎとなる（図２参照）。一
方、入力（ＢＬ）の電位が高くなってインバータ１ｃの
閾値を上回ると、インバータ１ｃの出力は“Ｌ”にな
り、Ｎ型ＭＯＳトランジスタ１ｂが非導通状態となり、
センスアンプ１の出力（ＳＡ）はＰ型ＭＯＳトランジス
タ１ａによって充電されてＶｏｆｆに引き上げられる
（図２参照）。
【００１６】ビット選択回路３は、複数のＭＯＳトラン
ジスタ３ａ…を備えており、それらのドレインは共通接
続されて前記センスアンプ１の入力（ＢＬ）に接続さ
れ、各ソースはメモリブロック６における対応するメモ
リセル列６ａ…のビット線に接続されている。また、メ
モリブロック６にはリファレンスセル列６ｂ，６ｃが形
成されており、前記メモリセル列６ａ…における複数の
メモリセルのうちの一つずつと二つのリファレンスセル
列６ｂ，６ｃにおける複数のリファレンスセルのうちの
一つずつは共通のワードライン（ＷＬ）に接続されてい
る。リファレンスセル列６ｂ，６ｃは、リファレンス選
択回路４を介してリファレンスアンプ２の入力（ＲＥ
Ｆ）に接続されている。
ジスタ３ａ…を備えており、それらのドレインは共通接
続されて前記センスアンプ１の入力（ＢＬ）に接続さ
れ、各ソースはメモリブロック６における対応するメモ
リセル列６ａ…のビット線に接続されている。また、メ
モリブロック６にはリファレンスセル列６ｂ，６ｃが形
成されており、前記メモリセル列６ａ…における複数の
メモリセルのうちの一つずつと二つのリファレンスセル
列６ｂ，６ｃにおける複数のリファレンスセルのうちの
一つずつは共通のワードライン（ＷＬ）に接続されてい
る。リファレンスセル列６ｂ，６ｃは、リファレンス選
択回路４を介してリファレンスアンプ２の入力（ＲＥ
Ｆ）に接続されている。
【００１７】リファレンス選択回路４は、リファレンス
セル列６ｂ，６ｃのいずれかをリファレンスアンプ２の
入力（ＲＥＦ）に接続するためのＭＯＳトランジスタ４
ａ，４ｂを有しており、これらＭＯＳトランジスタ４
ａ，４ｂのゲートに入力されるリファレンス選択制御回
路８からの信号Ｙ１と信号Ｙ２によって、いずれかのＭ
ＯＳトランジスタ４ａ，４ｂが導通状態となり、この導
通状態となったＭＯＳトランジスタに接続されているリ
ファレンスセル列が選択されることになる。
セル列６ｂ，６ｃのいずれかをリファレンスアンプ２の
入力（ＲＥＦ）に接続するためのＭＯＳトランジスタ４
ａ，４ｂを有しており、これらＭＯＳトランジスタ４
ａ，４ｂのゲートに入力されるリファレンス選択制御回
路８からの信号Ｙ１と信号Ｙ２によって、いずれかのＭ
ＯＳトランジスタ４ａ，４ｂが導通状態となり、この導
通状態となったＭＯＳトランジスタに接続されているリ
ファレンスセル列が選択されることになる。
【００１８】リファレンスアンプ２は、前記センスアン
プ１と同様の構成を有し、入力（ＲＥＦ）における充放
電状態をセンスしてリファレンス出力（ＲＡ）を出力す
る。このリファレンス出力（ＲＡ）は、基本的にはセン
スアンプ１の出力（ＳＡ）におけるＶｏｎとＶｏｆｆの
中間の値を有する（図２参照）。
プ１と同様の構成を有し、入力（ＲＥＦ）における充放
電状態をセンスしてリファレンス出力（ＲＡ）を出力す
る。このリファレンス出力（ＲＡ）は、基本的にはセン
スアンプ１の出力（ＳＡ）におけるＶｏｎとＶｏｆｆの
中間の値を有する（図２参照）。
【００１９】差動アンプ５は、センスアンプ１の出力
（ＳＡ）とリファレンスアンプ２の出力（ＲＡ）とを入
力し、その差を増幅して出力（ＯＵＴ）を出力する。
（ＳＡ）とリファレンスアンプ２の出力（ＲＡ）とを入
力し、その差を増幅して出力（ＯＵＴ）を出力する。
【００２０】ＡＴＤ（Address Transition Detector ）
回路７は、列アドレスの変化を検知してパルス状の検知
信号を出力する。検知信号は、二つの信号（ＡＴＤ，／
ＡＴＤ）から成り、一つは“Ｈ”パルスで他は“Ｌ”パ
ルスをとる。ＡＴＤ回路７は、図示しないアドレスジェ
ネレータに含まれている。
回路７は、列アドレスの変化を検知してパルス状の検知
信号を出力する。検知信号は、二つの信号（ＡＴＤ，／
ＡＴＤ）から成り、一つは“Ｈ”パルスで他は“Ｌ”パ
ルスをとる。ＡＴＤ回路７は、図示しないアドレスジェ
ネレータに含まれている。
【００２１】リファレンス選択制御回路８は、前記ＡＴ
Ｄ回路７から検知信号を入力する度に、即ち、列アドレ
スが変化する度に、前記２つのリファレンス列６ｂ，６
ｃのいずれかの選択のための信号Ｙ１，Ｙ２をリファレ
ンス選択回路４を構成する二つのトランジスタ４ａ，４
ｂの各々のゲートに与える。なお、行アドレスのみが変
化した場合は、ＡＴＤ回路７はパルスを出力しないの
で、リファレンス選択制御回路８の出力である信号Ｙ
１，Ｙ２には変化はない。
Ｄ回路７から検知信号を入力する度に、即ち、列アドレ
スが変化する度に、前記２つのリファレンス列６ｂ，６
ｃのいずれかの選択のための信号Ｙ１，Ｙ２をリファレ
ンス選択回路４を構成する二つのトランジスタ４ａ，４
ｂの各々のゲートに与える。なお、行アドレスのみが変
化した場合は、ＡＴＤ回路７はパルスを出力しないの
で、リファレンス選択制御回路８の出力である信号Ｙ
１，Ｙ２には変化はない。
【００２２】図３は、リファレンス選択制御回路８の具
体的構成を示した回路図である。この図において、一つ
の入力端には検知信号の一つであるＡＴＤが入力され、
他の一つの入力端には検知信号の他の一つである／ＡＴ
Ｄが入力されている。前記／ＡＤＴが“Ｈ”状態でＡＤ
Ｔが“Ｌ”状態のとき、ゲート８ａは導通状態でゲート
８ｂは非導通状態になり、例えばインバータ８ａの出力
が“Ｌ”であるときには、これをインバータ８ｆで反転
して得られた“Ｈ”が信号Ｙ１となり、更にこの“Ｈ”
をインバータ８ｇで反転して得られた“Ｌ”が信号Ｙ２
となる。
体的構成を示した回路図である。この図において、一つ
の入力端には検知信号の一つであるＡＴＤが入力され、
他の一つの入力端には検知信号の他の一つである／ＡＴ
Ｄが入力されている。前記／ＡＤＴが“Ｈ”状態でＡＤ
Ｔが“Ｌ”状態のとき、ゲート８ａは導通状態でゲート
８ｂは非導通状態になり、例えばインバータ８ａの出力
が“Ｌ”であるときには、これをインバータ８ｆで反転
して得られた“Ｈ”が信号Ｙ１となり、更にこの“Ｈ”
をインバータ８ｇで反転して得られた“Ｌ”が信号Ｙ２
となる。
【００２３】そして、列アドレスが変化することによっ
て／ＡＤＴが“Ｌ”になり、ＡＤＴが“Ｈ”になると、
ゲート８ａは非導通状態でゲート８ｂは導通状態にな
り、“Ｈ”である信号Ｙ１をインバータ８ｅで反転した
出力“Ｌ”がインバータ８ｄに与えられ、インバータ８
ｄの出力は“Ｈ”、インバータ８ｃの出力は“Ｌ”にな
る。そして、パルス状態が終了して／ＡＤＴが“Ｈ”状
態でＡＤＴが“Ｌ”状態に戻ると、ゲート８ｂは非導通
状態でゲート８ａは導通状態になり、インバータ８ｄの
出力“Ｈ”がインバータ８ｆで反転されることによって
信号Ｙ１は“Ｌ”になり、更にこの“Ｌ”をインバータ
８ｇで反転されることによって信号Ｙ２は“Ｈ”にな
る。
て／ＡＤＴが“Ｌ”になり、ＡＤＴが“Ｈ”になると、
ゲート８ａは非導通状態でゲート８ｂは導通状態にな
り、“Ｈ”である信号Ｙ１をインバータ８ｅで反転した
出力“Ｌ”がインバータ８ｄに与えられ、インバータ８
ｄの出力は“Ｈ”、インバータ８ｃの出力は“Ｌ”にな
る。そして、パルス状態が終了して／ＡＤＴが“Ｈ”状
態でＡＤＴが“Ｌ”状態に戻ると、ゲート８ｂは非導通
状態でゲート８ａは導通状態になり、インバータ８ｄの
出力“Ｈ”がインバータ８ｆで反転されることによって
信号Ｙ１は“Ｌ”になり、更にこの“Ｌ”をインバータ
８ｇで反転されることによって信号Ｙ２は“Ｈ”にな
る。
【００２４】つまり、図４のタイミングチャートに示し
ているように、列アドレスが変化する度にＡＴＤ（／Ａ
ＴＤは省略している）のパルスが出力され、このパルス
を受ける度に信号Ｙ１と信号Ｙ２は互いに逆位相で
“Ｈ”から“Ｌ”に、或いは“Ｌ”から“Ｈ”に切り換
わっていくことになる。
ているように、列アドレスが変化する度にＡＴＤ（／Ａ
ＴＤは省略している）のパルスが出力され、このパルス
を受ける度に信号Ｙ１と信号Ｙ２は互いに逆位相で
“Ｈ”から“Ｌ”に、或いは“Ｌ”から“Ｈ”に切り換
わっていくことになる。
【００２５】なお、信号Ｙ１と信号Ｙ２における切り換
わりは、ＡＴＤのパルスを入力してから時間ｔ３の後に
行われる。この時間ｔ３の遅延は、図３の遅延回路８
ｈ，８ｉによって実現される。遅延回路８ｈ，８ｉによ
る信号Ｙ１，信号Ｙ２の出力遅延により、前記ビット選
択回路３にてビット線が選択されるときのタイミング
と、前記リファレンス選択回路４にてリファレンスセル
列６ｂ，６ｃが選択されるときのタイミングの一致が図
られる。つまり、列アドレスが変化してからビット選択
回路３による選択が行われるまでには、アドレスデコー
ドの時間がかかるのに対し、列アドレスが変化してから
リファレンス選択回路４による選択が行われるまでには
殆ど時間がかからないので、これらの時間差を調節すべ
く、リファレンス選択制御回路８の出力Ｙ１，Ｙ２を遅
延させている。
わりは、ＡＴＤのパルスを入力してから時間ｔ３の後に
行われる。この時間ｔ３の遅延は、図３の遅延回路８
ｈ，８ｉによって実現される。遅延回路８ｈ，８ｉによ
る信号Ｙ１，信号Ｙ２の出力遅延により、前記ビット選
択回路３にてビット線が選択されるときのタイミング
と、前記リファレンス選択回路４にてリファレンスセル
列６ｂ，６ｃが選択されるときのタイミングの一致が図
られる。つまり、列アドレスが変化してからビット選択
回路３による選択が行われるまでには、アドレスデコー
ドの時間がかかるのに対し、列アドレスが変化してから
リファレンス選択回路４による選択が行われるまでには
殆ど時間がかからないので、これらの時間差を調節すべ
く、リファレンス選択制御回路８の出力Ｙ１，Ｙ２を遅
延させている。
【００２６】上記の構成であれば、列アドレスが変化す
るとき、この変化はＡＴＤ回路７によって検出され、リ
ファレンス選択制御回路８は、例えば信号Ｙ１を“Ｈ”
に、信号Ｙ２を“Ｌ”に変化させる。かかる変化によ
り、リファレンスアンプ２は、それまで選択されていた
リファレンスセル列６ｃから切り離され、ほぼ接地レベ
ルに放電されたリファレンスセル列６ｂに接続される。
この際にリファレンスセル列６ｂの負荷容量がリファレ
ンスアンプ２の入力（ＲＥＦ）よりも大きいため、リフ
ァレンスアンプ２の入力（ＲＥＦ）のレベルは接地レベ
ル付近から充電する必要が生じ、その影響がリファレン
スアンプ２の出力であるリファレンス電位（ＲＡ）に表
れる。つまり、図２に示しているように、列アドレスが
変化したときにセンスアンプ１において生じる挙動と同
様の挙動をリファレンスアンプ２において生じさせるこ
とができる。このため、センスアンプ１の出力（ＳＡ）
が図２の仮想線で示す従来のリファレンス電位に到達す
る前からセンスアンプ１の出力（ＳＡ）のレベルが図２
の実線で示すこの発明のリファレンス電位（ＲＡ）のレ
ベルよりも高くなり、この高くなった時点からセンスの
反転を開始するので、図２の仮想線で示す従来時間ｔ１
よりも短い時間ｔ２で出力ＯＵＴが反転することにな
る。即ち、メモリデータの読出が高速になる。
るとき、この変化はＡＴＤ回路７によって検出され、リ
ファレンス選択制御回路８は、例えば信号Ｙ１を“Ｈ”
に、信号Ｙ２を“Ｌ”に変化させる。かかる変化によ
り、リファレンスアンプ２は、それまで選択されていた
リファレンスセル列６ｃから切り離され、ほぼ接地レベ
ルに放電されたリファレンスセル列６ｂに接続される。
この際にリファレンスセル列６ｂの負荷容量がリファレ
ンスアンプ２の入力（ＲＥＦ）よりも大きいため、リフ
ァレンスアンプ２の入力（ＲＥＦ）のレベルは接地レベ
ル付近から充電する必要が生じ、その影響がリファレン
スアンプ２の出力であるリファレンス電位（ＲＡ）に表
れる。つまり、図２に示しているように、列アドレスが
変化したときにセンスアンプ１において生じる挙動と同
様の挙動をリファレンスアンプ２において生じさせるこ
とができる。このため、センスアンプ１の出力（ＳＡ）
が図２の仮想線で示す従来のリファレンス電位に到達す
る前からセンスアンプ１の出力（ＳＡ）のレベルが図２
の実線で示すこの発明のリファレンス電位（ＲＡ）のレ
ベルよりも高くなり、この高くなった時点からセンスの
反転を開始するので、図２の仮想線で示す従来時間ｔ１
よりも短い時間ｔ２で出力ＯＵＴが反転することにな
る。即ち、メモリデータの読出が高速になる。
【００２７】なお、この実施の形態では、リファレンス
セル列を２つ設けた例を示したが、これに限らず、３つ
以上設けてもかまわない。
セル列を２つ設けた例を示したが、これに限らず、３つ
以上設けてもかまわない。
【００２８】
【発明の効果】以上説明したように、この発明によれ
ば、選択されたビット線のメモリセルが電流を流さない
場合にビット線で生じる挙動と同様の挙動をリファレン
ス側で生じさせることができ、従来の一定である場合の
リファレンス電位に到達するより前にセンスの反転が開
始することになるので、メモリデータの読出が高速化さ
れるという効果を奏する。
ば、選択されたビット線のメモリセルが電流を流さない
場合にビット線で生じる挙動と同様の挙動をリファレン
ス側で生じさせることができ、従来の一定である場合の
リファレンス電位に到達するより前にセンスの反転が開
始することになるので、メモリデータの読出が高速化さ
れるという効果を奏する。
【図１】この発明の実施の形態の半導体記憶装置の主要
部を示す回路図である。
部を示す回路図である。
【図２】図１の回路の各部の電位変化を示した波形図で
ある。
ある。
【図３】図１中のリファレンス選択制御回路の具体的な
例を示した回路図である。
例を示した回路図である。
【図４】この発明の実施の形態の列アドレス変化とリフ
ァレンス選択制御回路出力との関係を示したタイミング
チャートである。
ァレンス選択制御回路出力との関係を示したタイミング
チャートである。
【図５】従来の半導体記憶装置の主要部を示す回路図で
ある。
ある。
【図６】図５の回路の各部の電位変化を示した波形図で
ある。
ある。
１ センスアンプ ２ リファレンスアンプ ３ ビット選択回路 ４ リファレンス選択回路 ５ 差動アンプ ６ メモリブロック ６ａ メモリセル列 ６ｂ リファレンスセル列 ６ｃ リファレンスセル列 ７ ＡＴＤ回路（列アドレス遷移検知回路） ８ リファレンス選択制御回路 ８ｈ 遅延回路 ８ｉ 遅延回路
Claims (2)
- 【請求項１】 複数のビット線のうち一つのビット線を
選択するビット選択回路と、選択されたビット線に接続
されているメモリセルの導通／非導通に応じて所定の電
位を出力するセンスアンプと、２以上設けられたリファ
レンスセル列と、いずれかのリファレンスセル列を選択
するリファレンス選択回路と、列アドレスの変化を検知
して検知信号を出力する列アドレス遷移検知回路と、前
記検知信号を入力する度に前記２以上のリファレンス列
のいずれかの選択のための信号を前記リファレンス選択
回路に出力するリファレンス選択制御回路と、選択され
たリファレンスセル列の電位を入力してリファレンス電
位を出力するリファレンスアンプと、リファレンス電位
とセンスアンプの出力電位との差によってメモリデータ
に対応する信号を出力する差動アンプと、を備えたこと
を特徴とする半導体記憶装置。 - 【請求項２】 前記のリファレンス選択制御回路は、前
記ビット選択回路にてビット線が選択されるときのタイ
ミングと、前記リファレンス選択回路にてリファレンス
セル列が選択されるときのタイミングとを合わせるため
に、前記リファレンス選択回路に与える信号の出力タイ
ミングを遅延させる遅延回路を備えたことを特徴とする
請求項１に記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10199886A JP2000030474A (ja) | 1998-07-15 | 1998-07-15 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10199886A JP2000030474A (ja) | 1998-07-15 | 1998-07-15 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000030474A true JP2000030474A (ja) | 2000-01-28 |
Family
ID=16415252
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10199886A Pending JP2000030474A (ja) | 1998-07-15 | 1998-07-15 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000030474A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006098013A1 (ja) * | 2005-03-16 | 2006-09-21 | Spansion Llc | 記憶装置、および記憶装置の制御方法 |
| USRE41880E1 (en) | 2002-08-28 | 2010-10-26 | Nec Electronics Corporation | Semiconductor memory device |
-
1998
- 1998-07-15 JP JP10199886A patent/JP2000030474A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE41880E1 (en) | 2002-08-28 | 2010-10-26 | Nec Electronics Corporation | Semiconductor memory device |
| WO2006098013A1 (ja) * | 2005-03-16 | 2006-09-21 | Spansion Llc | 記憶装置、および記憶装置の制御方法 |
| US7321515B2 (en) | 2005-03-16 | 2008-01-22 | Spansion Llc | Memory device and control method therefor |
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