KR20040019991A

KR20040019991A - 반도체 기억 장치 및 기준 셀 선택 방법

Info

Publication number: KR20040019991A
Application number: KR1020030059839A
Authority: KR
Inventors: 하시모또기요까즈; 후루따히로시
Original assignee: 엔이씨 일렉트로닉스 코포레이션
Priority date: 2002-08-28
Filing date: 2003-08-28
Publication date: 2004-03-06
Also published as: CN1495791A; JP4245317B2; US6847561B2; US20040042314A1; TWI247414B; TW200403832A; USRE41880E1; JP2004087047A

Abstract

반도체 기억 장치는, (a) 복수의 기준 셀(MR0 내지 MR15)과, (b) 복수의 메모리 셀(MC00 내지 MCnm) - 복수의 기준 셀 중 선택된 기준 셀의 데이터와 복수의 메모리 셀 중 선택된 메모리 셀의 데이터를 비교함 - 을 포함하는 반도체 기억 장치에 있어서, 상기 메모리 셀을 선택하는 어드레스 입력의 천이를 검출하고, 이 검출된 천이를 나타내는 어드레스 천이 검출 신호(P0)를 송신하는 어드레스 천이 검출기(13)와, 상기 어드레스 천이 검출 신호를 카운트하는 카운터(102)와, 상기 카운터(102)의 출력에 의해 임의의 기준 셀을 선택하는 기준 디코더(103)를 갖는 것을 특징으로 한다.

Description

반도체 기억 장치 및 기준 셀 선택 방법{SEMICONDUCTOR MEMORY DEVICE AND REFERENCE CELL SELECTION METHOD}

본 발명은 반도체 기억 장치에 관한 것으로, 특히 기준 셀을 복수개 구비하고, 그 기준 셀을 하나씩 전환함으로써 기준 셀의 열화를 방지할 수 있는 반도체 기억 장치에 관한 것이다.

플래시 EEPROM(예를 들면, 플래시 전기적으로 소거가능하고 프로그램가능한 판독 전용 메모리(EEPROM)) 또는 강유전체 메모리(예를 들면, FeRAM)와 같은 반도체 기억 장치에서는, 선택된 메모리 셀에 저장된 데이터를 기준 셀에 저장된 정보와 비교하여, 소정의 동작을 행하고 있다.

도 1은 16Mbit의 플래시 EEPROM으로 구성되는 종래의 반도체 기억 장치를 도시한다. 이하, 도 1을 참조하여 종래의 반도체 기억 장치의 구조에 대하여 설명한다.

도 1에 도시한 바와 같이, 종래의 반도체 기억 장치는 제1 어드레스 버퍼(11), 제2 어드레스 버퍼(12), 어드레스 천이 검출(ATD) 회로(13), 신호 발생 회로(14), Y 디코더(15), X 디코더(16), Y 셀렉터(17), 메모리 셀 어레이(10), 감지 증폭기(18), 기준 증폭기(19), 비교 증폭기(20), 출력 버퍼(21), 기준 셀 MRD 및 기준 셀 셀렉터 QR1로 구성된다.

제1 어드레스 버퍼(11)는 어드레스 신호 Ai(i=0∼9)를 수신하고, 내부 어드레스 신호 Adi(i=0∼9)를 ATD 회로(13) 및 Y 디코더(15)에 전송한다. 제2 어드레스 버퍼(12)는 어드레스 신호 Ai(i=10∼19)를 수신하고, 내부 어드레스 신호 Adi(i=10∼19)를 ATD 회로(13) 및 X 디코더(16)에 전송한다.

제1 어드레스 버퍼(11) 및 제2 어드레스 버퍼(12)로부터의 내부 어드레스 신호 Adi를 수신하면, ATD 회로(13)는 어드레스 신호의 변화를 검출하고, 어드레스 천이 검출 신호 P0을 원샷 펄스의 형태로 신호 발생 회로(14)에 전송한다.

신호 발생 회로(14)는 ATD 회로(13)로부터의 어드레스 천이 검출 신호 P0를 수신하고, 원샷 펄스의 형태로 제어 신호 P1을 감지 증폭기(18) 및 기준 증폭기(19)에 출력한다. 감지 증폭기(18) 및 기준 증폭기(19)의 동작은 제어 신호 P1에 의해 제어된다.

X 디코더(16)는 수신한 내부 어드레스 신호(Ad10∼Ad19)를 디코드하여, 워드선을 선택한다. X 디코더(16)의 출력은 각각 워드선(W0∼Wm)에 접속되고, 선택된 워드선에는 전압 VR이 인가된다.

Y 디코더(15)는 수신한 내부 어드레스 신호(Ad0∼Ad9)를 디코드하여, 디지트선을 선택한다. Y 디코더(15)는 그의 출력 신호를 Y-셀렉트 선 Y0∼Yn 중의 하나에 전송하여 Y-셀렉트 선을 선택한다. 그 선택된 Y-셀렉트 선에는 전압 VY가 인가된다.

메모리 셀 어레이(10)는 매트릭스 형상으로 배열된 복수의 메모리 셀(MC00∼MC0m)을 갖는다. X 디코더(16)로부터 전송된 출력 신호 W0∼Wm는 메모리 셀 어레이(10)의 관련 메모리 셀의 게이트에 입력된다. 각 메모리 셀에서의 드레인는 관련 디지트선 D0∼Dn에 전기적으로 접속되고, 그 소스는 노드 CS에 전기적으로 접속되어 있다. 각 메모리 셀의 소스가 전기적으로 접속된 노드 CS는, 판독 시에는 도시하지 않은 회로에 의해 GND 전위로 유지된다.

Y 셀렉터(17)는 MOSFET QY0∼QYn로 구성되고, 이들의 각각은 각 디지트선 D0∼Dn에 전기적으로 접속된 소스와, Y 셀렉터(17)가 감지 증폭기(18)에 전기적으로 접속되는 입력 노드 SC에 전기적으로 접속되는 드레인과, Y 디코더(15)가 그의 출력 신호를 Y 셀렉터(17)에 전송하는 각 출력선 Y0∼Yn에 전기적으로 접속되는 게이트를 갖는다.

감지 증폭기(18)는 선택된 메모리 셀의 전압을 증폭한다.

기준 셀 MRD에서는, 드레인이 노드 DR에, 게이트가 기준 셀 선택 신호선 XR에, 소스가 노드 RS에 각각 전기적으로 접속되어 있다. 기준 셀 MRD는 메모리 셀 어레이(10)에 배열된 메모리 셀과 동일한 구조와 특성을 갖는다. 노드 RS는 판독 시에, 도시하지 않은 회로에 의해 GND 전위로 유지된다.

기준 셀 셀렉터 QR1은 MOSFET로 구성되며, 이 MOSFET에서의 드레인은 기준 셀 셀렉터 QR1이 기준 증폭기(19)에 전기적으로 접속되는 노드 RC에 전기적으로 접속되고, 게이트는 기준 셀 셀렉터 신호선 YR에 전기적으로 접속되며, 소스는 노드 DR에 전기적으로 접속된다.

판독시에, 기준 셀 선택 신호선 XR 및 기준 셀 선택 신호선 YR에는 각각 전압 VR 및 VY가 인가된다.

기준 증폭기(19)는 기준 셀 MRD의 전압을 증폭한다.

비교 증폭기(20)는 감지 증폭기(18)의 출력 SA와 기준 증폭기(19)의 출력 RA의 전압차를 증폭함으로써, 선택된 메모리 셀이 데이터 기입 상태(0)인지, 데이터 소거 상태(1)인지를 판정한다.

출력 버퍼(21)는 비교 증폭기(20)의 출력을 수신하여, 메모리 셀에 대한 데이터를 외부 출력 단자(I/O) 0을 통해 외부 데이터 버스에 공급한다.

도 1에 도시한 반도체 기억 장치는 실제로, 예를 들면 16 비트 출력으로 설계된 경우에는 16개의 외부 출력 단자(I/O 0∼I/O 15)를 구비하고 있고, 이에 따라 감지 증폭기, 메모리 셀 어레이, 비교 증폭기도 16개 구비하고 있다. 그러나, 도 1에서는 설명의 편의상, 외부 출력 단자 I/O 0에 관한 부분만을 도시하고, 그외의 단자(I/O 1∼15)의 부분에 대해서는 생략하였다. 또한, 본 발명의 본질에 상관없는 제어계 및 전원계는 생략하였다.

도 2는 도 1에 도시한 종래의 반도체 기억 장치의 동작시에 사용되는 신호 파형을 도시한 것이다. 도 2에서의 기호는 도 1에서 설명한 각 노드 및 신호에 대응한다.

이하, 메모리 셀 MC00이 데이터 판독용으로 선택된 것으로 하여 반도체 기억 장치의 동작을 설명한다.

외부 어드레스 신호 Ai의 변화에 응답하여 워드선 W0이 선택되고, 하이 레벨로 되어 그 선택된 원드선 W0에 전압 VR이 공급된다. 마찬가지로, Y-셀렉트 선 Y0이 선택되고 하이 레벨로 되어 그 선택된 Y-셀렉트 선 Y0에 전압 VY가 공급된다. 그 결과, 메모리 셀 MC00이 선택된다.

또한, 내부 어드레스 신호 Adi의 변화에 응답하여, ATD 회로(13)는 어드레스 천이 검출 신호 P0를 신호 발생 회로(14)에 공급하고, 그 후 신호 발생 회로(14)는 제어 신호 P1을 감지 증폭기(18) 및 기준 증폭기(19)에 공급함으로써 이들을 활성화시킨다.

여기서, 메모리 셀과 기준 셀의 임계값 레벨을, 예를 들면 메모리 셀에는 기입 상태(0)에서 임계값이 7V, 소거 상태(1)에서는 임계값이 2V이고, 기준 셀에는 임계값이 3.4V가 되도록 기입되어 있다고 하면, 선택된 메모리 셀 MC00으로부터의 데이터 판독 동작은 다음과 같이 행해진다.

메모리 셀 MC00이 기입 상태(0)이면, 메모리 셀 MC00은 비도통 상태로 되어, 감지 증폭기(18)로부터의 출력 SA의 전압은, 전압 SA(0)의 파형으로 나타낸 바와 같이, 초기 전압 V(ini)로부터 평형 전압 VSA(0)까지 낮아진다.

한편, 기준 셀 MRD는 겨우 도통하여, 기준 증폭기(19)로부터의 출력 RA의 전압은 전압 RA(i)의 파형으로 나타낸 바와 같이, 초기 전압 V(ini)로부터 평형 전압 VRA(i)까지 방전된다.

다음에 VSA(0)과 VRA(i)의 전압차가 비교 증폭기(20)에 의해 증폭되고, 메모리 셀에 기억된 정보가 판정된다.

비교 증폭기(20)의 출력이 출력 버퍼(21)에 전달되고, 출력 버퍼(21)는 전압 I/O0(0)의 파형으로 나타낸 바와 같이 외부 출력 단자에 로우 레벨의 출력 신호를 출력하게 된다.

선택된 메모리 셀 MC00이 소거 상태(1)이면, 이 메모리 셀 MC00은 도통 상태로 되고, 감지 증폭기(18)로부터의 출력(SA) 전압은 전압 SA(1)의 파형으로 나타낸 바와 같이 초기 전압 V(ini)로부터 평형 전압 VSA(1)까지 방전된다.

한편, 기준 셀 MRD는 겨우 도통하고, 기준 증폭기(19)로부터의 출력 RA의 전압은 전압 RA(i) 파형으로 나타낸 바와 같이 초기 전압 V(ini)로부터 평형 전압VRA(i)까지 방전된다.

다음에 VSA(1)과 VRA(i)의 전압차가 비교 증폭기(20)에 의해 증폭되고, 메모리 셀에 기억된 정보가 판정된다.

또한, 비교 증폭기(20)의 출력이 출력 버퍼(21)로 전달되고, 출력 버퍼(21)는 전압 I/O 0(1)의 파형으로 나타낸 바와 같이 외부 출력 단자에 하이 레벨의 출력 신호를 출력하게 된다.

전술한 바와 같이, 메모리 셀의 임계값 레벨에 따라 출력 단자에 하이 또는 로우 레벨의 신호가 출력되고, 반도체 기억 장치의 판독 동작이 행해지게 된다.

도 1에 도시한 종래 기술의 반도체 기억 장치에서는, X 디코더(16)에 공급되는 어드레스가 A10∼A19까지인 10 비트의 어드레스 신호 Ai가 공급되고, 따라서 워드선은 전부 1024개(2¹⁰=1024, 도 1의 m=1023)가 된다. 따라서, 메모리 셀을 순차적으로 판독하는 경우, 전압이 워드선 1개에 인가되는 시간은 전체 메모리 셀의 판독 기간 중 1/1024로 된다.

기준 셀 MRD는 메모리 셀 어레이(10) 중 어느 워드선이 선택되어 있어도, 판독 시에는 항상 선택되어 있어, MRD의 기준 셀 선택 신호선 XR에는 항상 워드선의 선택 전위 VR과 동일한 전압이 인가되어 있다.

플래시 EEPROM의 메모리 셀은 판독을 장기간 행하면 열화되는 것이 일반적인 것으로 알려져 있다. 기준 셀은 판독 시에 항상 게이트가 판독 전압 VR에 바이어스되어 있기 때문에, 항상 선택되는 기준 셀이 먼저 열화되는 것이 분명하다.

도 2에서 RA(a)로 나타내는 파형은 장기간(예를 들면, 5년간) 판독 동작을 행한 후의 기준 전압 VR의 파형을 나타낸 것이다. 장기간 계속 사용한 결과, 기준 셀이 열화하고, 도통 전류값이 감소한다. 또한, 처음에 VRA(i)이었던 전위는 VRA(a)로 높아져서, VRA(i)와 VRA(a)와의 전압차는 상당히 작아진다. 그 결과, 비교 증폭기(20)는 오동작하게 된다. 상술하면, I/O 0(0)a의 파형으로 나타낸 바와 같이, 외부 출력 단자에 로우 레벨의 전압은 출력되지 않지만, 하이 레벨의 전압이 출력될 수 있다.

이상 설명한 바와 같이, 종래의 반도체 기억 장치에서는 단일한 기준 셀 MRD만을 구비하도록 설계되어 있기 때문에, 판독 시에, 메모리 셀 어레이(10) 내의 메모리 셀에 비하여 많은 스트레스가 가해진다는 결점을 갖는다.

그러한 문제를 해결하는 방법으로서, 일본 특개평 2001-250374에 개시되어 있듯이, 기준 셀의 동작 횟수 등에 따라서 기준 셀을 바꾸는 것이 개시되어 있다. 이 예에서는 기준 셀의 동작 횟수를 모니터하기 위한 회로나 특성 변동을 검출하기 위한 회로, 더미 셀을 통상의 메모리 셀로 전환하기 위한 회로 등이 필요하여, 칩 전체의 회로 구성이 복잡하게 되고, 디바이스 사이즈도 커져서, 저렴하게 제공할 수 없다는 문제가 있었다.

또, 일본 특개평 9-231775에는 기준 셀을 선택하기 위한 기준 셀 디코더를 설치하는 것이 개시되어 있지만, 기준 셀 디코더의 구성 방법에 대해서는 개시되어 있지 않다.

상술한 바와 같이, 종래의 기준 셀을 이용하여, 판독, 기입, 소거 등을 행하는 반도체 기억 장치에서는 기준 셀의 특성 변동의 문제가 있다. 그러한 문제를 회피하기 위해서는 많은 부가 회로가 필요하게 되어, 디바이스 사이즈가 커진다고 하는 문제가 있었다.

본 발명이 해결하고자 하는 과제는, 간단한 회로 구성으로 기준 셀의 특성 변동을 줄이거나 제거할 수 있는 반도체 기억 장치를 제공하는 데에 있다.

도 1은 종래 반도체 기억 장치의 블럭도.

도 2는 도1에 도시된 종래 반도체 기억 장치 동작용 신호 파형도.

도 3은 본 발명의 제1 실시예에 따른 반도체 기억 장치의 블럭도.

도 4는 본 발명의 제1 실시예에 따른 반도체 기억 장치의 부분인 제1 신호 발생 회로 예의 블럭도.

도 5는 본 발명의 제1 실시예에 따른 반도체 기억 장치의 부분인 제2 신호 발생 회로 예의 블럭도.

도 6은 본 발명의 제1 실시예에 따른 반도체 메모리 장치의 부분인 카운터 회로 예의 블럭도 및 카운터 회로의 동작용 신호의 파형도.

도 7은 본 발명의 제1 실시예에 따른 반도데 기억 장치의 부분인 기준 셀 디코더 예의 블럭도.

도 8은 본 발명의 제1 실시예에 따른 반도체 기억 장치 동작용 신호의 파형도.

도 9는 본 발명의 제2 실시예에 따른 반도체 기억 장치의 블럭도.

도 10a는 본 발명의 제3 실시예에 따른 반도체 기억 장치의 부분인 메모리셀 어레이의 블럭도.

도 10b는 본 발명의 제3 실시예에 따른 반도체 기억 장치의 부분인 기준 셀의 블럭도.

도 11은 본 발명의 제4 실시예에 따른 반도체 기억 장치의 블럭도.

<도면의 주요 부분에 대한 부호의 설명>

10 : 메모리 셀 어레이

11 : 제1 어드레스 버퍼

12 : 제2 어드레스 버퍼

13 : 어드레스 천이 검출(ATD) 회로

14 : 신호 발생 회로

15 : Y 디코더

16 : X 디코더

17 : Y 셀렉터

18 : 감지 증폭기

19 : 기준 증폭기

20 : 비교 증폭기

21 : 출력 버퍼

본 발명의 양태에 따르면, (a) 복수의 기준 셀과, (b) 복수의 메모리 셀 - 복수의 기준 셀 중 선택된 기준 셀의 데이터와 복수의 메모리 셀 중 선택된 메모리 셀의 데이터를 비교함 - 을 포함하는 반도체 기억 장치에 있어서, 상기 메모리 셀을 선택하는 어드레스 입력의 천이를 검출하고, 이 검출된 천이를 나타내는 어드레스 천이 검출 신호를 송신하는 (c) 어드레스 천이 검출기와, 상기 어드레스 천이 검출 신호를 카운트하는 (d) 카운터와, 상기 카운터의 출력에 의해 임의의 기준 셀을 선택하는 기준 디코더를 갖는 것을 특징으로 한다.

본 발명의 다른 양태에 따르면, 복수의 메모리 셀과 복수의 기준 셀을 포함하는 반도체 기억 장치에서 복수의 기준 셀 중의 기준 셀을 선택하는 방법은 상기 메모리 셀을 선택하는 어드레스 입력의 천이를 검출하고, 각각의 검출 펄스를 송신하는 단계, 펄스를 카운트하는 단계, 펄스 개수에 의해 임의의 기준 셀을 선택하는 단계를 포함하는 것을 특징으로 한다.

<발명의 실시 형태>

(실시예 1)

도 1은 본 발명의 제1 실시예에 따른 반도체 기억 장치의 블럭도이다. 도 1에 도시한 종래 반도체 기억 장치의 부품에 해당하는 부품 또는 소자는 동일한 참조 부호를 붙인다. 제1 실시예에 따른 반도체 기억 장치는 16Mbit 플래시 EEPROM으로 구성된다.

도 1을 참조하여, 반도체 기억 장치는, 외부 어드레스 단자로부터의 어드레스 신호 Ai(i= 0 내지 9)를 입력하는 제1 어드레스 버퍼(11), 외부 어드레스 단자로부터의 어드레스 신호 Ai(i= 10 내지 19)를 입력하는 제2 어드레스 버퍼(12), 어드레스 신호의 변화를 검출하는 어드레스 천이 검출(ATD) 회로(13), 제1 신호 발생 회로(14), 제2 신호 발생 회로(101), 카운터(102), Y 디코더(15), X 디코더(16), 메모리 셀 어레이(10), Y 셀렉터(17), 감지 증폭기(18), 기준 셀 디코더(103), 기준 셀 어레이(104), 기준 셀렉터 QR1, 기준 증폭기(19), 비교 증폭기(20), 및 출력 버퍼(21)로 구성되어 있다.

제1 어드레스 버퍼(11)는 어드레스 신호 Ai(i= 0 내지 9)를 수신하고, 내부 어드레스 신호 Adi(i= 0 내지 9)를 ATD 회로(13) 및 Y 디코더(15)에 송신한다. 제2 어드레스 버퍼(12)는 어드레스 신호 Ai(i= 10 내지 19)를 수신하고, 내부 어드레스 신호 Adi(i= 10 내지 19)를 ATD 회로(13) 및 X 디코더(16)에 송신한다.

제1 및 제2 어드레스 버퍼(11, 12)로부터 내부 어드레스 신호 Adi를 수신하면, ATD 회로(13)는 어드레스 신호의 변화를 검출하고, 어드레스 천이 검출 신호 P0을 제1 및 제2 신호 발생 회로(14, 101)에 송신한다.

제1 신호 발생 회로(14)는 ATD 회로(13)로부터의 어드레스 천이 검출 신호 출력 P0을 수신하고, 원샷 펄스 형태로 제어 신호 P1을 감지 증폭기(18)와 기준 증폭기(19)에 송신한다. 감지 증폭기(18)와 기준 증폭기(19)의 동작은 제어 신호 P1으로 제어된다.

제2 신호 발생 회로(101)는 ATD 회로(13)로부터의 어드레스 천이 검출 신호 출력 P0을 수신하고, 원샷 펄스 형태로 제어 신호 P2을 카운터(102)에 송신한다.

카운터(102)는 수신된 제어 신호 P2의 개수를 카운트하고, 기준 셀 디코더(103)를 제어하는 제어 신호 C1 내지 C4를 송신한다.

X 디코더(16)는 워드선 WO 내지 Wm 중 하나를 선택하기 위해 수신된 내부 어드레스 신호 Ad10 내지 Ad19를 디코드한다. X 디코더(16)는 워드선을 선택하기 위해 워드선 W0∼Wm 중의 하나에 그의 출력 신호를 송신한다. 선택된 워드선에는 전압 VR이 인가된다.

Y 디코더(15)는 디지트선 D0 내지 Dn 중 하나를 선택하기 위해 수신된 내부 어드레스 신호 Ad0 내지 Ad9를 디코드한다. Y 디코더(15)는 Y 선택선을 선택하기 위해 Y 셀렉트선 Y0 내지 Yn 중 하나에 그의 출력 신호를 송신한다. 선택된 Y-셀렉트 선에는 전압 VY가 인가된다.

메모리 셀 어레이(10)는 매트릭스 형상으로 배열된 n×m 메모리 셀(MC00 내지 MCnm)을 포함한다. 각각의 메모리 셀은 대응 워드선 W0 내지 Wm에 전기적으로 접속된 게이트와, 대응 디지트선 D0 내지 Dn에 전기적으로 접속된 드레인과, 노드 CS에 전기적으로 접속된 소스를 포함한다. 메모리 셀의 소스에 모두가 전기적으로접속된 노드 CS는 메모리 셀의 데이터 판독 시에는 회로(도시하지 않음)에 의해 그라운드(GND) 전위로 유지된다.

Y 셀렉터(17)는 각 디지트선 D0 내지 Dn에 전기적으로 접속된 소스와, Y 셀렉트용 MOSFETQY0∼QYn으로 구성되고, 입력 노드 SC에 전기적으로 접속된 드레인과(Y 셀렉터(17)는 감지 증폭기(18)에 전기적으로 접속됨), 각각의 출력선 Y0 내지 Yn에 전기적으로 접속된 소스(Y 디코더(15)는 그의 출력 신호를 Y 셀렉터(17)에 송신함)를 구비하는 MOSFET QY0 내지 QYn으로 구성된다.

감지 증폭기(18)는 선택된 메모리 셀에 기억된 데이터에 기초하여 변화하는 노드 SC의 전압을 검출하여, 이 검출된 전압을 증폭하고, 출력 전압 SA로서 출력한다.

기준 셀 어레이(104)는 노드 RS에 전기적으로 접속된 소스와, 기준 셀렉터 QR1의 소스에 전기적으로 접속된 기준 셀 어레이(104)를 통해 노드 DR에 전기적으로 접속되고, 기준 디지트선이 되는 드레인과, 기준 셀 디코더(103)로부터 연장하는 기준 워드선 WR0 내지 WR15에 각각 전기적으로 접속되는 게이트를 갖는 복수개의 기준 셀 MR0 내지 MR15를 포함한다. 선택된 워드선에는 전압 VR이 인가된다.

노드 RS는 선택된 메모리 셀의 데이터 판독 시에, (도시하지 않은) 회로에 의해 GND 전위로 유지된다. 각각의 기준 셀은 메모리 셀 어레이(10) 내의 메모리 셀과 동일한 구조와 특성을 갖도록 설계된다.

기준 셀렉터 QR1는 노드 RC에 전기적으로 접속된 드레인과(기준 셀렉터 QR1는 기준 증폭기(19)에 전기적으로 접속됨), 기준 셀 선택 신호선 YR에 전기적으로접속된 게이트와, 노드 DR에 전기적으로 접속된 소스를 구비하는 MOSFET으로 구성된다.

기준 셀 선택 신호선 YR에는 선택된 Y 셀렉터선에 인가되는 전압 VY와 같은 전압이 인가된다.

기준 셀 디코더(103)는 카운터(102)로부터 송신된 출력 C1 내지 C4를 수신하고 디코드하여, 기준 워드선 WR0 내지 WR15 중의 하나를 선택한다. 선택된 기준 워드선에는 전압 VR이 인가된다.

기준 증폭기(19)는 노드 RC의 전압을 증폭하여 출력 전압 RA로서 출력한다.

비교 증폭기(20)는 감지 증폭기(18)의 출력 전압 SA와 기준 증폭기(19)의 출력 전압 RA의 전압차를 증폭한다. 비교 증폭기(20)는 선택된 메모리 셀이 데이터 기입 상태(0)인지 데이터 소거 상태(1)인지를 판정한다.

출력 버퍼(21)는 비교 증폭기(20)부터 송신된 출력을 수신하여, 외부 출력 단자 I/O(0)를 통해 메모리 셀의 데이터를 외부 데이터 버스에 출력한다.

실제의 반도체 기억 장치는 예를 들어 16 비트 출력을 송신하도록 설계되는 경우에, 외부 출력 단자를 16개 I/O0 내지 I/O15를 갖고, 이에 따라 감지 증폭기, 메모리 어레이, 비교 증폭기 등도 16개 갖는다. 그러나, 도 3에서는 I/O0에 관한 부분만을 도시하고, 그 외에 외부 출력 단자 I/O1 내지 I/O15 및 그와 관련된 부분은 생략하였다. 또한, 본 발명의 본질에 상관없는 제어계라든지, 전원계 등도 생략하였다.

제1 실시예에 따른 반도체 기억 장치의 부분인 회로의 일례를 도 4∼도 7에도시한다.

도 4는 제1 신호 발생 회로(14)의 일례의 블럭도이다.

제1 신호 발생 회로(14)는 인버터 회로 IV11 내지 IV23, NAND 회로 NAND1, 2, N 채널 MOSFET QN11 내지 QN18, P 채널 MOSFET QP11, QP12, 저항 R1, R2 및 컨덴서 C11 내지 C14로 구성된다.

제1 신호 발생 회로(14)는 ATD 회로(13)로부터의 어드레스 천이 검출 신호 P0을 수신하고, 감지 증폭기(18) 및 기준 증폭기(19)를 활성화시키는 제어 신호 P1을 송신한다.

신호 발생 회로(14)에서는, 수신된 어드레스 천이 검출 신호 P0을 메모리 셀 및 기준 셀의 데이터가 감지 증폭기(18) 및 기준 증폭기(19)에 각각 전달되는 시각까지 지연시키고, 또한 이들 셀 데이터를 감지 증폭기(18) 및 기준 증폭기(19)에서 충분히 증폭할 수 있기까지의 시간 폭을 갖는 펄스 신호로서 제어 신호 P1을 송신한다. 따라서, 제어 신호 P1을 수신하면, 감지 증폭기(18) 및 기준 증폭기(19)가 활성화된다.

도 5는 제2 신호 발생 회로(101)의 일례의 블럭도이다.

제2 신호 발생 회로(101)는 인버터 회로 IV31 내지 IV33, N 채널 MOSFET QN31 내지 QN34, P 채널 MOSFET QP31, 저항 R3 및 컨덴서 C31로 구성된다.

제2 신호 발생 회로(101)는 ATD 회로(13)로부터의 어드레스 천이 검출 신호 P0을 수신하고, 카운터(102)에서 계수되는 제어 신호 P2를 송신한다.

제2 신호 발생 회로(101)로부터 송신된 제어 신호 P2는 펄스 신호이고, 어드레서 천이 검출 신호 P0과 동기하는 리딩 에지와 카운터(102) 및 기준 셀 디코더(103)가 어드레스 천이 검출 신호 P0의 트레일링 에지에서 활성화될때 까지 지연된 트레일링 에지를 갖는 펄스폭을 갖는다. 간단히 말해서, 제어 신호 P2는 미리 결정된 펄스폭을 가짐으로써 기준 셀 디코더를 활성화시키는 시각을 제어한다.

도 6은 카운터(102)의 일례의 블럭도와, 카운터(102)의 동작 파형을 나타낸 것이다.

카운터(102)는 제1 내지 제4 단 COUNT1, COUNT2, COUNT3 및 COUNT4의 T형 플립플롭으로 구성된다. 제1 내지 제4 단은 그들의 출력 C1, C2, C3 및 C4를 각각 송신한다.

제1 단 COUNT1은 제2 신호 발생 회로(101)로부터 제어 신호 P2가 수신되고, 출력 C1을 송신한다. 제2 단 COUNT2는 출력 C1을 수신하고, 출력 C2를 송신한다. 제3 단 COUNT3는 출력 C2를 수신하고, 출력 C3를 송신한다. 제4 단 COUNT4는 출력 C3을 수신하고, 출력 C4를 송신한다.

카운터(102)의 동작을 아래에 설명한다.

우선, 제1 판독 사이클(T1) 시에, 외부 입력 어드레스 Ai가 변화하면, ATD 회로(13)에서 어드레스 천이를 검출하고, 제2 신호 발생 회로(101)에 어드레스 천이 검출 신호 P0를 송신한다. 다음으로, 어드레스 천이 검출 신호 P0의 수신시, 제2 신호 발생 회로(101)는 샷 펄스(0)로서 제어 신호 P2를 송신한다.

제어 신호 P2의 하이에서 로우로의 변화로 인해, 제1 단 COUNT1은 로우 레벨을 갖는 출력 C1 대신에 하이 레벨을 갖는 출력 C1을 송신한다.

다음으로, 제2 판독 사이클(T2) 시에, 외부 입력 어드레스 Ai가 변화하면, 제2 신호 발생 회로(101)는 제어 신호 P2에 샷 펄스(1)를 송신한다. 제어 신호 P2의 하이에서 로우로의 변화로 인해, 제1 단 COUNT1은 하이 레벨을 갖는 출력 C1 대신에 로우 레벨을 갖는 출력 C1을 송신한다. 또한, 출력 C1에서의 하이에서 로우로의 변화로 인해, 제2 단 COUNT2은 로우 레벨을 갖는 출력 C2 대신에 하이 레벨을 갖는 출력 C2를 송신한다.

다음에, 제3 판독 사이클(T3) 시에, 외부 입력 어드레스 Ai가 변화하면, 제2 신호 발생 회로(101)는 제어 신호 P2의 샷 펄스(2)를 송신한다. 제어 신호 P2의 하이에서 로우로의 변화로 인해, 제1 단 COUNT1은 로우 레벨을 갖는 출력 C1 대신에 하이 레벨을 갖는 출력 C1을 송신한다.

다음에 제4 판독 사이클(T4) 시에, 외부 입력 어드레스 Ai가 변화하면, 제2 신호 발생 회로(101)는 제어 신호 P2의 샷 펄스(3)를 송신한다. 제어 신호 P2의 하이에서 로우로의 변화로 인해, 제1 단 COUNT1은 하이 레벨을 갖는 출력 C1 대신에 로우 레벨을 갖는 출력 C1을 송신한다. 또한, 출력 C1에서의 하이에서 로우로의 변화로 인해, 제2 단 COUNT2은 하이 레벨을 갖는 출력 C2 대신에 로우 레벨을 갖는 출력 C2를 송신한다. 또한, 출력 C2에서의 하이에서 로우로의 변화로 인해, 제3 단 COUNT3은 로우 레벨을 갖는 출력 C3 대신에 하이 레벨을 갖는 출력 C3을 송신한다.

이상 설명한 바와 같이, 카운터(102)는 4단의 T형 플립 회로가 직렬로 접속되어 있기 때문에, 앞 단으로부터 송신되고, 하이 레벨을 갖는 출력 대신에 로우 레벨을 갖는 출력을 각 단이 수신한다면, 각 단은 반전된 논리 출력을 송신한다. 따라서, 각 단의 출력 C1 내지 C4를 모니터링함으로써, 제어 신호 P2에 인가되는 펄스수를 카운트할 수 있다.

예를 들면, C1 내지 C4의 4 비트에 의해 0 내지 15를 식별할 수 있다. 제어 신호 P2의 1번째의 펄스(0)에 의해, (C4, C3, C2, C1)=(0, 0, 0, 1)이 되고, 제어 신호 P2의 2번째의 펄스(1)에 의해, (C4, C3, C2, C1)=(0, 0, 1, 0)이 된다. 마찬가지로, 제어 신호 P2의 15번째의 펄스(E)에 의해, (C4, C3, C2, C1)=(1, 1, 1, 1)이 되고, 제어 신호 P2의 16번째의 펄스(F)에 의해, (C4, C3, C2, C1)=(0, 0, 0, 0)이 된다. 상술한 방식으로 펄스수를 카운트한다.

도 7은 기준 셀 디코더(103)의 예의 블럭도이다.

카운터(102)로부터 송신된 출력 C1, C2, C3 및 C4가 제1 내지 제16 NOR 회로 NOR0 내지 NOR15에 입력된다. NOR 회로 NOR0 내지 NOR15의 각각의 출력 WR0 내지 WR15가 각각 기준 셀 MR0 내지 MR15의 게이트에 송신된다.

(C4, C3, C2, C1)=(0, 0, 0, 0)의 경우에는, 제1 NOR 회로 NOR0는 출력 WRO가 하이가 되어 출력 WR0를 수신하는 기준 셀 MR0가 선택된다. (C4, C3, C2, C1)=(0, 0, 0, 1)의 경우에는, 제2 NOR 회로 NOR1는 출력 WR1이 하이가 되어, 출력 WR1을 수신하는 기준 셀 MR1이 선택된다. 마찬가지로, (C4, C3, C2, C1)=(1, 1, 1, 1)인 경우에는, 제16 NOR 회로 NOR15는 출력 WR15가 하이가 되어, 출력 WR15를 수신하는 기준 셀 MR15가 선택된다.

도 8은 도 3에 도시한 제1 실시예에 따른 반도체 기억 장치에서 동작에 사용되는 신호의 파형을 나타낸 것이다. 도 8의 기호는 각각 도 3의 각 노드 및 각 신호에 대응한다.

도 3 내지 도 8을 참조하여 반도체 기억 장치의 판독 시의 동작을 설명한다. 메모리 셀 MC00이 먼저 선택되고, 계속해서 메모리 셀 MC11이 선택된다.

우선, 제1 판독 사이클 시(T1), 외부 어드레스 Ai의 변화가 ATD 회로(13)에서 검출되는 경우에, ATD 회로(13)는 어드레스 천이 검출 신호 P0를 제1 및 제2 신 호 발생 회로(14, 101)에 송신한다. 다음으로, 제1 및 제2 신 호 발생 회로(14, 101)는 도 8에 도시한 펄스를 제어 신호 P1 및 P2로서 송신한다.

제어 신호 P2는 어드레스 천이 검출 신호 P0에 의해 제1 논리 레벨 또는 하이 레벨(도 8 참조)을 갖고, 제1 논리 레벨은 기준 셀의 워드선이 활성화되는 시각에 제2 논리 레벨로 변화한다. 즉, 제어 신호 P2의 하이에서 로우로의 변화에 동기하여, 카운터(102)부터 송신된 출력(C4, C3, C2, C1)=(0, 0, 0, 1)이 된다. 그 결과, 제2 NOR 회로 NOR1이 선택되어, 제2 NOR 회로 NOR1은 하이 레벨을 갖는 출력 WR1을 송신한다. 따라서, 기준 셀 MR1이 선택된다.

또한, 외부 어드레스 Ai가 Y 디코더(15) 및 X 디코더(16)에서 디코드되고, 하이 레벨을 갖는 신호가 선택된 Y-셀렉트 선 Y0과 워드선 W0에 송신된다. 그 결과, 메모리 셀 MC00이 선택된다.

상술한 바와같이, 제어 신호 P2는 카운터에 입력되고, 기준 셀의 워드선의 활성화되는 타이밍을 결정한다. 신호 발생 회로(14)로부터의 제어 신호 P1이 하이에서 로우로 변화함으로써, 감지 증폭기(18)와 기준 증폭기(19)가 활성화된다.

메모리 셀 MC00이 기입 상태(0)이면, 메모리 셀 MC00은 비도통이고, 그 결과, 감지 증폭기(18)로부터 송신된 출력 전압 SA은 도 8에 도시한 전압 SA(0) 파형과 같이, 초기 전압 V(ini)로부터 평형 전압 VSA(0)까지 낮아져 밸런스된다.

한편, 기준 셀 MR1은 겨우 도통하고, 그 결과 기준 증폭기(19)로부터 송신된 출력 전압 RA은 RA(i)의 파형으로 나타낸 바와 같이, 초기 전압 V(ini)로부터 평형 전압 VRA(i)까지 낮아져 밸런스된다.

VSA(0)과 VRA(i)의 전압차가 비교 증폭기(20)로 증폭되고, 메모리 셀에 기억된 데이터가 기입 상태(0)라고 판정된다.

비교 증폭기(20)의 출력이 출력 버퍼(21)에 송신되고, 도 8의 I/O 0(0)의 파형으로 나타낸 바와 같이, 출력 버퍼(21)는 로우 레벨을 갖는 출력 신호를 외부 출력 단자에 송신한다.

선택된 메모리 셀 MC00이 소거 상태(1)이면, MC00은 도통 상태로 되어, 도 8의 SA(1)의 파형으로 나타낸 바와 같이, 감지 증폭기(18)로부터 송신된 출력 SA의 전압은 초기 전압 V(ini)로부터 평형 전압 VSA(1)까지 낮아져 밸런스된다.

한편, 기준 셀 MR1은 겨우 도통하고, 그 결과 기준 증폭기의 출력 RA의 전압은 도 8의 RA(i)의 파형으로 나타낸 바와 같이, 초기 전압 V(ini)로부터 평형 전압 VRA(i)까지 방전된다.

VSA(1)과 VRA(i)의 전압차가 비교 증폭기(20)로 증폭되고, 메모리 셀에 기억된 데이터가 소거 상태(1)라고 판정된다.

비교 증폭기(20)의 출력이 출력 버퍼(21)에 송신되고, 도 8의 I/O 0(1)의 파형으로 나타낸 바와 같이, 출력 버퍼(21)는 하이 레벨을 갖는 출력 신호를 외부 출력 단자에 송신한다.

제2 판독 사이클 시에(T2), 메모리 셀 MC11이 외부 어드레스 Ai에 의해 선택된 경우에는, ATD(13)는 외부 어드레스 Ai의 변화를 검출하여, 어드레스 천이 검출 신호 P0를 제1 및 제2 신호 발생 회로(14, 101)에 송신한다. 이에 응답하여, 제1 및 제2 신호 발생 회로(14, 101)는 도 8에 도시한 펄스를 각 제어 신호 P1 및 P2로서 송신한다.

제어 신호 P2의 하이에서 로우로의 변화로 인해, 카운터(102)의 출력(C4, C3, C2, C1)은 (0, 0, 1, 0)이 된다. 그 결과, 제3 NOR 회로 NOR2가 기준 셀 디코더(103)에서 선택되고, WR1은 하이에서 로우로, WR2는 로우에서 하이가 된다. 따라서, 기준 셀 MR2가 선택되게 된다.

제2 판독 사이클 시의 외부 어드레스 Ai가 Y 디코더(15) 및 X 디코더(16)에서 디코드되고, 선택된 Y-셀렉트 선 Y1과 워드선 W1에 대응하는 메모리 셀 MC11의 데이터가 상술한 MCO0인 경우와 마찬가지로 외부 출력 단자 I/Oi에 출력된다.

상술한 바와같이, 제1 판독 사이클(T1)에서는 기준 셀 MR1이 선택되고, 제2 판독 사이클(T2)에서는 기준 셀 MR2가 선택된다. 즉, 판독 사이클마다 순차적으로 모든 다른 기준 셀이 선택된다. 모든 기준 셀이 선택된 경우에, 더 계속해서 제17 판독 사이클(T17)이 행해지면 일순하여 다시 기준 셀 MR1이 선택되게 된다.

제1 실시예에서는, 카운터(102)를 제1 내지 제4 단으로 하고 그 출력 C1 내지 C4의 출력에 의해 16개의 기준 셀을 1회마다 전환하였다. 이 변형예에서, 32개의 기준 셀을 사용하는 경우에는 5단의 카운터 회로로 하는 것도 가능하다. 대안적으로는, 기준셀은 미리 결정된 횟수의 판독 싸이클마다 복수의 기준 셀 중에서 선택될 수 있다. 예를들어, 5단의 카운터 회로(102)의 출력 C1 내지 C5에 의해 16개의 기준 셀을 판독 횟수의 2회마다 선택될 수도 있다.

이상 설명한 바와 같이, 제1 실시예에 따라 본 발명의 반도체 기억 장치는 기준 전압을 공급하는 기준 셀을 복수 구비하고, 판독 사이클마다 선택된 기준 셀을 선택하도록 설계된다. 따라서, 제1 실시예에 따른 반도체 기억 장치는 종래 기술과 비교하여 데이터 판독 시의 기준 셀로의 전계 스트레스를 완화시킬 수 있다.

제1 실시예에 따라 본 발명의 반도체 기억 장치가 기준 셀을 16개 갖고 있기 때문에, 1개의 기준 셀에 인가되는 스트레스를 1/16로 경감할 수 있다. 따라서, 16년간의 장기간의 판독 동작을 행한 후에라도, 기준 셀은 1년분의 판독 동작에 상당하는 열화가 발생한다. 따라서, 기준 전압 VR의 값은 초기 전압 VRA(i)와 거의 같고, 메모리 셀의 정보와의 전압차를 충분히 확보할 수 있다. 따라서, 본 반도체 기억 장치는 오동작하지 않는다.

(실시예 2)

도 9는 제2 실시예에 따른 반도체 기억 장치의 블럭도이다. 제1 실시예 부분과 대응하는 개소는 동일한 부호를 붙이고 더이상의 설명을 하지 않는다.

제2 실시예에 따른 반도체 기억 장치는 제1 실시예에 따른 반도체 기억 장치와 비교하여 부가 회로 CONT201을 추가하여 설계된다.

부가 회로 CONT201은 제1 MOSFET QYR과 제2 MOSFET QR로 구성된다. 제1 MOSFET QYR은 감지 증폭기 입력 노드 SC에 전기적으로 접속된 드레인과, 신호 TES에 수신하는 게이트와, 제2 MOSFET QR의 드레인에 전기적으로 접속된 소스를 구비한다. 제2 MOSFET QR은 제1 MOSFET QYR의 소스에 전기적으로 접속된 드레인과, 전원 CC에 전기적으로 접속된 게이트와, 내부 노드 CS에 전기적으로 접속된 소스를 구비한다.

제2 실시예에 따른 반도체 기억 장치는 제2 MOSFET QR에 흐르는 전류 IRO와 비교함으로써, 복수의 기준 셀 MR0 내지 MR15의 전류 구동 능력을 갖추는 테스트 모드를 갖도록 설계된 것이다.

본 테스트 모드 시에, 신호 TES가 하이 레벨로 되고, Y 디코더(15) 및 X 디코더(16)는 비활성으로 하여, Y-셀렉트 선 Y0 내지 Yn 및 워드선 W0 내지 Wm는 모두 로우가 되고, 메모리 셀 어레이(10)의 메모리 셀은 선택되지 않는다. 대신에 전압 VY로 신호 TES가 제1 MOSFET QYR의 게이트에 인가되고, 제2 MOSFET QR의 게이트에는 전원 CC가 접속되어, 즉 부가 회로 CONT201가 선택되어 감지 증폭기(18)에 접속된다.

감지 증폭기(18)의 출력 SA의 전압 VSA는 전류 IR0에 의해 미리 결정된다.

다음에, 기준 셀 MR0 내지 MR15를 순차 선택하여, 기입 또는 소거를 실시한다. 그리고 기입 또는 소거 후에, I/O0의 출력값을 모니터한다. 외부 출력 단자 I/O0에서의 출력이 초기 전압으로부터부터 변화할 때까지, 기입 또는 소거를 계속하여 행한다.

예를 들면, 기준 셀 MR0을 선택하여 판독을 행하는 것으로 가정한다. 외부 출력 단자 I/O0의 출력값이 하이이면, 기준 셀 MR0에 흐르는 전류가 제2 MOSFET QR을 통해 흐르는 전류 IR0보다도 적은 것을 의미한다. 따라서, 기준 셀 MR0을 소거한다. 그리고, 재차 기준 셀 MR0을 선택하여 판독을 행한다. 외부 출력 단자 I/O0의 출력값이 로우이면, 기준 셀 MR0에 흐르는 전류가 제2 MOSFET QR을 통해 흐르는 전류 IR0의 값이 거의 같아진 것을 의미한다. 따라서 테스트 모드를 종료한다.

한편, 외부 출력 단자 I/O0의 출력값이 아직 하이 레벨이면, 기준 셀 MR0의 데이터 재소거가 실시된다. 기준 셀 MR0의 데이터 소거 및 판독 동작이 외부 출력 단자 I/O0의 출력값이 로우로 되기까지 계속된다. 이 경우의 소거 시간은 기준 셀 MR0의 전류 구동 능력을 미세 조정할 수 있는 시간으로 설정되어 있다.

본 테스트 모드에서는, 어드레스 신호 Ai는 외부 출력 단자 I/OO 출력값이 반전할 때까지는 변화지 않고 그대로이다. 출력이 반전함으로써, 다른 어드레스 신호가 제1 및 제2 어드레스 버퍼(11, 12)에 입력된다. 제1 및 제2 어드레스 버퍼(11, 12)에 의해 다른 어드레스 신호 Ai가 입력됨으로써, ATD 회로(13)는 어드레스 천이 검출 신호 P0을 송신하고, 제2 신호 발생 회로(101)는 제어 신호 P2를 송신한다. 그 결과, 카운터 회로(102)의 카운트수가 변화하고, 다음의 기준 셀 MR1이 선택된다. 기준 셀 MR1의 전류 구동 능력이 상술한 마찬가지의 방법으로 미세 조정된다.

이상 설명한 각각의 기준 셀의 전류 구동 능력을 맞추는 부가 회로 CONT201의 동작 이외에는, 제2 실시예의 반도체 기억 장치와 제1 실시예의 동작과 동일하다. 따라서, 제2 실시예에 따른 반도체 기억 장치는 제1 실시예에 의해 제공되는 장점과 마찬가지이고, 각각의 복수의 기준 셀의 전류 구동 능력을 미리 결정된 값, 상술한 IR0 등으로 맞출 수 있기 때문에, 부가적인 장점을 제공하여 안정된 동작 마진을 얻을 수 있다.

부가 회로 CONT201는 상술한 것과 다르게 구성될 수도 있다. 예를 들면 제2 MOSFET 트랜지스터 QR을 기준 셀과 동일한 임계값를 갖는 기억 소자로 치환함으로써, 기준 셀의 임계값를 조정할 수 있다. 대안적으로는, 제2 MOSFET 트랜지스터 QR을 저항으로 치환함으로써, 온-저항이나 오프-저항을 조정할 수 있다. 또한, 후술하는 강유전체 메모리에도 부가 회로 CONT201을 적용함으로써, 기준 셀의 임계값 전압, 온-전류, 오프-전류, 온-저항, 오프-저항, 반전 임계 자계, 분극치(분극 전계와 용량) 등의 전기 특성을 조정할 수 있다.

(실시예 3)

도 10a는 제3 실시예에 따른 반도체 기억 장치의 일부인 메모리 셀 어레이의 블럭도이고, 도 10b는 반도체 기억 장치으 일부인 기준 셀 어레이의 블럭도이다.

제3 실시예에 따른 반도체 기억 장치는, 메모리 셀 어레이(10)가 도 10a에 도시한 메모리 셀 어레이(301)로 치환되고, 기준 셀 어레이(104)가 도 10b의 메모리 셀 어레이(302)로 치환되고, 노드 CS 및 RS가 각각 CPlate, RPlate에 각각 전기적으로 접속된 것 이외에는 제1 또는 제2 실시예에 따른 반도체 기억 장치와 동일한 구조를 갖는다.

메모리 셀 어레이(301)는 강유전체 용량 소자 CF00 내지 CFnm 및 와 선택 제어 MOSFET MF00 내지 MFnm으로 구성되어 있다. 기준 셀 어레이(302)는 강유전체 용량 소자 CRF0 내지 CRF15 및 선택 제어 MOSFET MRF0 내지 MRF15로 구성되어 있다.

제3 실시예에 따른 반도체 기억 장치는 FeRAM 등의 강유전체 메모리로 구성되고, 각 메모리 셀 및 기준 셀은 강유전체 용량 소자 및 선택 제어 MOSFET로 구성되어 있다.

메모리 셀 어레이(301)의 강 유전체 용량 소자 CF00 내지 CFnm 각각은 관련 선택 제어 MOSFET MF00 내지 MFnm의 일단에 전기적으로 접속되고, 타단은 플레이트선 CPlate에 접속되어 있다. 마찬가지로, 기준 셀 어레이(302)에서 강 유전체 용량 소자 CRF0 내지 CRF15는 관련 선택 제어 MOSFET MRF0 내지 MRF15의 일단에 전기적으로 접속되고, 타단은 플레이트선 RCPlate에 접속되어 있다.

선택 제어 MOSFET MF00 내지 MFnm 및 MRF0 내지 MRF15 각각은 워드선에 전기적으로 접속된 게이트와, 디지터선에 전기적으로 접속된 드레인과, 관련 강유전체 용량 소자에 전기적으로 접속된 소스를 갖는다.

강유전체 용량 소자의 특성, 즉 분극 특성 등은 가해지는 전압 또는 전계에 의해 변화한다. 따라서, 플래시 EEPROM인 경우와 마찬가지로, 다수회의 판독에 의해 기준 셀에 전계 스트레스가 축적되어, 강유전체 용량 소자의 특성 변동이 발생한다. 제3 실시예에 따른 강유전체 기억 소자에 제1 실시예 및 제2 실시예를 적용함으로써, 기준 셀의 열화를 방지하고, 고품질의 강유전체 기억 소자를 얻을 수 있다.

(실시예 4)

도 11은 제4 실시예에 따른 반도체 기억 장치의 블럭도이다. 제1 실시예 부분과 대응하는 부분 및 개소는 동일한 부호를 붙이고, 더이상의 설명을 하지 않는다.

제4 실시예에 따른 반도체 기억 장치는 복수의 블럭으로 구성되도록 설계된다. 특히, 제4 실시예에서의 기억 장치는 제1 블록 A 및 제2 블록 B로 두개의 블럭으로 분할되어 있다. 제1 및 제2 블럭 A, B는 서로 내부 어드레스 신호 Ad0ㅇ 의해 서로 전환된다. Y 디코더(15)에는 어드레스 신호 Ad0은 입력되지 않는다. Y 디코더(15)에는 Ad1 내지 Ad9가 입력됨으로써, 총 512개의 Y 셀렉트선 Y0 내지 Yn(n=512)이 확장된다.

제1 블록 A는 제1 실시예에 따른 반도체 기억 장치의 반 정도의 용량을 갖고, 마찬가지로, 제2 블록 B도 제1 실시예에 따른 반도체 기억 장치의 반 정도의 용량을 갖는다. 즉, 제1 및 제2 블록 A, B의 총 용량은 제1 실시예에 따른 반도체 기억 장치의 용량과 같다.

제4 실시예에 따른 반도체 기억 장치는 어드레스 신호 A1 내지 A9를 수신하는 제1 어드레스 버퍼(1101)와 어드레스 신호 A10 내지 A19를 수신하기 위한 제2 버퍼(12) 뿐만 아니라, 부가 어드레스 버퍼(11-2)를 포함한다. 반도체 메모리 장치는 제1 및 제2 블록 A, B 중의 하나를 선택하는 스위치(401)를 더 포함한다.

부가 어드레스 버퍼(11-2)는 어드레스 신호 A0를 수신하고, 출력 신호 Ad0를ATD 회로(13)와 스위치(401)에 출력한다. 스위치(401)는 수신된 출력 신호 Ad0에 따라 제1 블록 A 또는 제2 블록 B 중 하나를 선택한다. 스위치(401)는 ATD 회로(10)로부터의 어드레스 천이 검출 신호 P0을 수신하고, 선택된 블록으로 어드레스 천이 검출 신호 P0을 송신한다.

선택된 블록은 제1 실시예에 따른 반도체 기억 장치와 마찬가지의 방식으로 동작한다. 예를들면, 선택된 블록에서, 제1 및 제2 신호 발생 회로(14, 101)는 수신된 어드레스 천이 검출 신호 P0에 기초하여 제어 신호 P1 및 P2를 각각 송신한다. 비선택된 블록은 동작하지 않는다. 따라서, 비선택된 블록에서는, 제1 및 제2 신호 발생 회로(14, 101)는 제어 신호 P1 및 P2를 각각 송신하지 않는다.

제3 실시예에서, ATD 회로(13)로부터의 제어 신호 P0을 스위치(401)를 통해 선택된 블록에 공급하였다. 대안적으로는, 제1 및 제2 신호 발생 회로(14, 101)와 카운터 회로(102)는 제1 및 제2 블록 A, B에 공통적으로 배치될 수도 있고, 이경우에, 제어 신호 P1 및 P2 또는 카운터 회로의 출력 C1 내지 C4를 선택된 블록에만 공급할 수도 있다.

제3 실시예에 따르면, 반도체 기억 장치는 기준 전압이 인가되는 복수의 기준 셀을 갖는 복수의 블록을 포함하도록 설계된다. 각각의 블록에서, 판독 사이클마다 복수의 기준 셀 중에서 하나의 기준 셀이 선택된다. 따라서, 종래 반도체 기억 장치와 비교하여 메모리 셀의 데이터 판독 시의 기준 셀로의 전계 스트레스를 완화할 수 있다.

이상은 본 발명의 실시예로서 플래시 EEPROM과 FeRAM에 대하여 설명하였다.그러나, 본 발명은, 기준 셀과 선택 셀의 데이터를 비교하여 선택 셀의 정보를 확정하는 반도체 기억 회로에서, 기준 셀이 다수회의 동작에 의해 특성 변동이 생기는 것이면 전부 적용할 수 있어 효과가 얻어진다. 예를 들면, MONOS 소자 메모리나 MRAM(자기 메모리) 등에 적용할 수 있다.

MONOS 소자 메모리에서는 기준 셀의 특성으로서는 기준 셀의 임계값 전압, 온-전류, 오프-전류, 온-저항, 오프-저항 등이 중요하고, 실시예 1 및 실시예 2의 플래시 EEPROM도 마찬가지이다. MRAM에서의 기준 셀 특성 중, 보자력이나 반전 자계 임계값 등이 중요하다.

상기한 본 발명으로 인해 얻어지는 장점에 대해 하기에 설명한다.

본 발명에 따른 반도체 기억 장치는 복수의 기준 셀을 구비하고, 미리 결정된 액세스 사이클마다 스위칭하기 때문에, 기준 셀의 전계 스트레스를 평균화하여 완화하는 것이 가능하다.

따라서, 본 발명은 기준 셀의 특성 열화를 억제할 수 있어 신뢰성이 높은 반도체 기억 장치를 실현할 수 있다. 또한, 간단한 회로 구성에 의해 실현할 수 있어, 염가로 제공할 수 있는 효과를 갖는다. 또한 본 발명은 기준 셀과 메모리 셀의 데이터를 비교하여 메모리 셀의 데이터를 확정하는 방식의 다양한 반도체 기억 회로 장치에 적용할 수 있어 범용성이 높다.

Claims

복수의 기준 셀과 복수의 메모리 셀을 갖는 반도체 기억 장치로서, 상기 복수의 기준 셀 중 선택된 기준 셀에 저장된 데이터는, 상기 복수의 메모리 셀 중 선택된 메모리 셀에 저장된 데이터와 비교되고,

상기 메모리 셀 중에서 상기 메모리 셀을 선택하는 어드레스 입력의 천이를 검출하고, 그 검출된 천이를 나타내는 어드레스 천이 검출 신호를 송신하는 어드레스 천이 검출 회로와,

상기 어드레스 천이 검출 신호를 카운트하는 카운터 회로와,

상기 카운터 회로의 출력에 의해 상기 기준 셀 중 임의의 기준 셀을 선택하는 기준 셀 디코더

를 포함하는 것을 특징으로 하는 반도체 기억 장치.
제1항에 있어서,

상기 카운터에 제어 신호를 송신하는 제어 신호 발생 회로 - 상기 제어 신호는, 상기 제어 신호 발생 회로가 상기 어드레스 천이 검출 회로로부터 상기 어드레스 천이 검출 신호를 수신하는 경우, 제1 논리 레벨로 되고, 기준 워드선을 활성화시키는 시각에 제2 논리 레벨로 됨 - 를 더 포함하는 것을 특징으로 하는 반도체 기억 장치.
제1항에 있어서,

상기 선택된 기준 셀은 데이터 판독 시에, 상기 메모리 셀에서의 기입 후 및 소거 후의 데이터 확인을 위해 상기 선택된 메모리 셀과 비교되고, 적어도 하나의 기준 셀이, 상기 선택된 기준 셀과 상기 선택된 메모리 셀과의 비교를 미리 결정된 횟수마다 상기 기준 셀 중에서 선택되는 것을 특징으로 하는 반도체 기억 장치.
제1항 내지 제3항 중 어느 한 항에 있어서,

상기 복수의 기준 셀은 각각의 메모리 셀 어레이 또는 복수의 메모리 셀 어레이로 설치되어 있는 것을 특징으로 하는 반도체 기억 장치.
제1항 내지 제3항 중 어느 한 항에 있어서,

상기 복수의 기준 셀이 소정의 전기 특성을 갖도록 하는 수단을 더 포함하는 것 특징으로 하는 반도체 기억 장치.
제5항에 있어서,

상기 전기 특성은 상기 기준 셀의 임계값 전압, 온-전류, 오프-전류, 온-저항, 오프-저항, 반전 임계 자계, 및 분극치인 것을 특징으로 하는 반도체 기억 장치.
제1항 내지 제3항 중 어느 한 항에 있어서,

상기 카운터는 상기 복수의 기준셀 중 선택된 기준셀에 의해 출력 신호를 각각 송신하는 복수의 단을 포함하는 것을 특징으로 하는 반도체 기억 장치.
제1항 내지 제3항 중 어느 한 항에 있어서,

금속 산화 반도체 전계 효과 트랜지스터(MOSFET)를 포함하는 회로를 더 포함하고, 상기 회로에 흐르는 전류가 상기 기준 셀을 통해 흐르는 공통 전류가 되도록 확인하는 것을 특징으로 하는 반도체 기억 장치.
제1항 내지 제3항 중 어느 한 항에 있어서,

상기 기준 셀의 임계값을 조정하기 위해 상기 기준 셀과 동일한 임계값을 갖는 기억 장치를 구비하는 회로를 더 포함하는 것을 특징으로 하는 반도체 기억 장치.
제1항 내지 제3항 중 어느 한 항에 있어서.

상기 반도체 기억 장치는 강유전체 기억 장치로 구성되고, 상기 메모리 셀 및 상기 기준 셀은 강유전체 콘덴서 및 선택 제어 MOSFET로 각각 구성되는 것을 특징으로 하는 반도체 기억 장치.
제1항 내지 제3항 중 어느 한 항에 있어서.

상기 반도체 기억 장치는 수신된 어드레스 신호에 따라 선택되는 복수의 블록을 포함하는 것을 특징으로 하는 반도체 기억 장치.
제1항 내지 제3항 중 어느 한 항에 있어서,

상기 반도체 기억 장치는 플래시 전기적으로 소거가능하고 프로그램 가능한 판독 전용 메모리(EEPROM)로 구성되는 것을 특징으로 하는 반도체 기억 장치.
제1항 내지 제3항 중 어느 한 항에 있어서,

상기 반도체 기억 장치는 MONOS 메모리로 구성되는 것을 특징으로 하는 반도체 기억 장치.
제1항 내지 제3항 중 어느 한 항에 있어서,

상기 반도체 기억 장치는 MRAM으로 구성되는 것을 특징으로 하는 반도체 기억 장치.
복수의 메모리 셀과 복수의 기준 셀을 갖는 반도체 기억 장치에서 복수의 기준 셀 중 임의의 기준 셀을 선택하는 방법으로서,

상기 복수의 메모리 셀 중에서 임의의 메모리 셀을 선택하는 어드레스 입력의 천이를 검출하고, 각 검출때마다 펄스를 송신하는 단계와,

상기 펄스를 카운트하는 단계와,

상기 펄스의 카운트수에 의해 상기 복수의 기준 셀 중 원하는 기준 셀을 선택하는 단계

를 포함하는 것을 특징으로 하는 기준 셀 선택 방법.