JP2020042874A - 半導体記憶装置、および電子機器 - Google Patents

Abstract

【課題】読み出し処理における誤った読み出しを抑制することが可能となる半導体記憶装置を提供する。【解決手段】選択トランジスタとメモリセルトランジスタとが接続されて構成され、同一のビットラインに接続される複数のメモリセルと、前記複数のメモリセルのうち読み出し対象となるメモリセルである選択メモリに流れる電流に基づいて前記選択メモリに書き込まれたデータを読み出すデータ読み出し部と、を備え、前記複数のメモリセルに含まれる前記メモリセルトランジスタのソースごとに、当該ソースに接続されるソースラインが配置され、前記複数のメモリセルのうち読み出し対象とならないメモリセルである非選択メモリに含まれる前記メモリセルトランジスタのソースに接続される前記ソースラインには、バイアス電圧を印加可能である、半導体記憶装置としている。【選択図】図３

Description

本発明は、半導体記憶装置に関する。

従来、メモリセルに高電圧を印加することで当該メモリセルの記憶情報を書き換えることが可能である半導体記憶装置が存在する。この種の半導体記憶装置の一例としては、ＥＥＰＲＯＭ（Electrically Erasable Programmable Read-Only Memory）が知られている。

ＥＥＰＲＯＭは、マトリクス状に配置されたメモリセルを含んで構成され、マトリクスの行ごとにワードラインが、列ごとにビットラインが設けられている。ＥＥＰＲＯＭでは、高電圧をワードラインに印加することでメモリセルを選択し、メモリセルに高電圧を印加することでイレース処理やライト処理を行う。

特表２０１８−５１１１３８号公報（段落００３９、第２図等）

ここで、図１１は、従来のＥＥＰＲＯＭの一例における一部構成を示す回路図である。図１１は、一つのビットラインＢＬに接続されたメモリセルＭＣ１、ＭＣａ、ＭＣｂに関する構成を示す。メモリセルは、メモリアレイを構成する最小単位である。同一のビットラインには、メモリアレイサイズに応じた所定数のメモリセルが接続される。例えば、メモリアレイサイズが２５６Ｋｂｉｔの場合は、上記所定数は２５６個となる。この場合、メモリセルＭＣ１は、２５６個における１番目の単位であり、メモリセルＭＣａは、２５６個におけるａ番目の単位であり、メモリセルＭＣｂは、２５６個におけるｂ番目の単位である。

メモリセルは、選択トランジスタ（ビットセレクトトランジスタ）と、メモリセルトランジスタが接続されてなる。図１１では、メモリセルＭＣ１は、選択トランジスタＳＴ１とメモリセルトランジスタＭＴ１が接続されてなり、メモリセルＭＣａは、選択トランジスタＳＴａとメモリセルトランジスタＭＴａが接続されてなり、メモリセルＭＣｂは、選択トランジスタＳＴｂとメモリセルトランジスタＭＴｂが接続されてなる。

選択トランジスタのゲートには、ワードラインが接続される。図１１では、選択トランジスタＳＴ１、ＳＴａ、ＳＴｂの各ゲートには、ワードラインＷＬ１、ＷＬａ、ＷＬｂがそれぞれ接続される。

選択トランジスタのゲートには、選択スイッチのゲートが接続される。また、選択ラインは、選択スイッチを介してメモリセルトランジスタのコントロールゲートに接続される。図１１では、選択トランジスタＳＴ１、ＳＴａ、ＳＴｂの各ゲートは、選択スイッチＳＷ１、ＳＷａ、ＳＷｂの各ゲートに接続される。選択ラインＳＬは、選択スイッチＳＷ１、ＳＷａ、ＳＷｂを介してメモリセルトランジスタＭＴ１、ＭＴａ、ＭＴｂの各コントロールゲートに接続される。

メモリセルトランジスタのソースには、ソースラインを介してトランジスタが接続される。図１１では、メモリセルトランジスタＭＴ１、ＭＴａ、ＭＴｂのソースには、ソースラインＳＣＬ１、ＳＣＬａ、ＳＣＬｂを介してトランジスタＴｒ１、Ｔｒａ、Ｔｒｂが接続される。

図１１の例では、メモリセルＭＣ１に含まれるメモリセルトランジスタＭＴ１に“１”が書き込まれており、メモリセルＭＣａ、ＭＣｂに含まれるメモリセルトランジスタＭＴａ、ＭＴｂには“０”が書き込まれた状態である。“１”が書き込まれた状態は、メモリセルトランジスタのフローティングゲートに電子を注入するイレース処理による。“０”が書き込まれた状態は、メモリセルトランジスタのフローティングゲートから電子を引き抜くライト処理による。

図１１において、“１”が書き込まれたメモリセルＭＣ１から読み出し処理を行うとする。読み出し処理を行う対象のメモリセルは、選択メモリと称し、読み出し処理を行わない対象のメモリセルは、非選択メモリと称する。この場合、メモリセルＭＣ１が選択メモリとなる。このとき、センスアンプＳＡによってビットラインＢＬをハイレベルとし、ワードラインＷＬ１および選択ラインＳＬをハイレベルとする。これにより、選択トランジスタＳＴ１のゲートがハイレベルとなり、オンとなった選択スイッチＳＷ１によってメモリセルトランジスタＭＴ１のコントロールゲートがハイレベルとなる。また、このとき、トランジスタＴｒ１のゲートに、電源電圧Ｖｃｃが印加されて、トランジスタＴｒ１がオンとなる。

このとき、メモリセルトランジスタＭＴ１は“１”が書き込まれた状態であり、メモリセルトランジスタＭＴ１の閾値電圧Ｖｔｈは高い。従って、選択トランジスタＳＴ１、メモリセルトランジスタＭＴ１、およびトランジスタＴｒ１を介して電流は流れにくいので、センスアンプＳＡは、ビットラインＢＬに流れる電流が閾値電流より低いことを検知することで、選択メモリであるメモリセルＭＣ１から“１”を読み出す。

しかしながら、このとき、非選択メモリであるメモリセルＭＣａ、ＭＣｂについては、ワードラインＷＬａ、ＷＬｂはローレベル（グランド電位）とされ、選択スイッチＳＷｎ、ＳＷｍはオフとなり、メモリセルトランジスタＭＴａ、ＭＴｂのコントロールゲートは、オープンとされる。また、トランジスタＴｒａ、Ｔｒｂの各ゲートには電源電圧Ｖｃｃが印加されるので、トランジスタＴｒａ、Ｔｒｂはオンとされる。

高温時には、“０”が書き込まれて閾値電圧Ｖｔｈが低い状態のメモリセルトランジスタＭＴａ、ＭＴｂを含んだメモリセルＭＣａ、ＭＣｂについて、選択トランジスタＳＴａ、メモリセルトランジスタＭＴａ、およびトランジスタＴｒａを介してリーク電流ＩＬａが流れ、選択トランジスタＳＴｂ、メモリセルトランジスタＭＴｂ、およびトランジスタＴｒｂを介してリーク電流ＩＬｂが流れる。従って、リーク電流ＩＬａとＩＬｂを合計した電流がビットラインＢＬを流れることになり、ビットラインＢＬを流れる電流が閾値電流以上となって、センスアンプＳＡは、選択メモリＭＣ１から“１”を読み出すべきところを誤って“０”を読み出してしまう。特に、“０”が書き込まれた非選択メモリの数が多くなる程、ビットラインＢＬを流れる電流は閾値電流以上となり易くなる。

このように、従来のＥＥＰＲＯＭでは、高温時に誤った読み出し処理を行う虞があった。なお、例えば、特許文献１には、３Ｄメモリアレイにおいて読み出し時にリーク電流を抑える技術が開示されているが、特許文献１の対象とする構成では、同じビットラインに接続されるメモリブロックのソースラインは共通であり、図１１に示したＥＥＰＲＯＭのように同じビットラインに接続されるメモリセルごとにソースラインが設けられる構成とは異なる。

上記状況に鑑み、本発明は、読み出し処理における誤った読み出しを抑制することが可能となる半導体記憶装置を提供することを目的とする。

上記目的を達成するために本発明の半導体記憶装置は、
選択トランジスタとメモリセルトランジスタとが接続されて構成され、同一のビットラインに接続される複数のメモリセルと、
前記複数のメモリセルのうち読み出し対象となるメモリセルである選択メモリに流れる電流に基づいて前記選択メモリに書き込まれたデータを読み出すデータ読み出し部と、
を備え、
前記複数のメモリセルに含まれる前記メモリセルトランジスタのソースごとに、当該ソースに接続されるソースラインが配置され、
前記複数のメモリセルのうち読み出し対象とならないメモリセルである非選択メモリに含まれる前記メモリセルトランジスタのソースに接続される前記ソースラインには、バイアス電圧を印加可能である構成としている（第１の構成）。

また、上記第１の構成において、前記ソースラインには、トランジスタを介して接地電位が接続され、前記トランジスタがオフの場合に、前記ソースラインに前記バイアス電圧が印加されることとしてもよい（第２の構成）。

また、上記第２の構成において、前記ソースラインには、前記バイアス電圧を印加可能な印加端への経路をオンオフするスイッチが接続されることとしてもよい（第３の構成）。

また、上記第１から第３のいずれかの構成において、温度に依らず固定の前記バイアス電圧を生成するバイアス電圧生成部を有することとしてもよい（第４の構成）。

また、上記第１から第３のいずれかの構成において、温度に応じて可変の前記バイアス電圧を生成するバイアス電圧生成部を有することとしてもよい（第５の構成）。

また、上記第１から第５のいずれかの構成において、前記バイアス電圧を出力するＤＡＣ（Ｄ／Ａコンバータ）を有することとしてもよい（第６の構成）。

また、上記第６の構成において、前記ＤＡＣには、温度センサによる検知結果に応じたデジタル指令が入力されることとしてもよい（第７の構成）。

また、上記いずれかの構成とした半導体記憶装置は、車載用であることが好ましい。

また、本発明の別態様は、上記車載用の半導体記憶装置を備える電子機器である。

また、上記電子機器は、エアバッグシステムであって、衝突検知センサと、ＥＣＵ（Electronic Control Unit）と、着火装置と、エアバッグと、を備え、前記半導体記憶装置は、前記ＥＣＵに含まれる構成としてもよい。

本発明の半導体記憶装置によると、読み出し処理における誤った読み出しを抑制することが可能となる。

本発明の一実施形態に係るＥＥＰＲＯＭの全体構成を示すブロック図である。 メモリアレイにおけるメモリセル構成の一部を示す図である。 同一のビットラインに接続されるメモリセルに関する構成を示す回路図である。 メモリセルに流れる電流を測定した実験の実験結果の一例を示すグラフである。 同一のビットラインに接続されるメモリセルに関する構成を示す回路図である。 バイアス電圧の印加形態の一例を示す図である。 第１比較例に係る構成を示す図である。 第２比較例に係る構成を示す図である。 エアバッグシステムの一例を示すブロック図である。 車両の一構成例を示す外観図である。 従来のＥＥＰＲＯＭの一例における一部構成を示す回路図である。

以下に本発明の一実施形態について図面を参照して説明する。ここでは、半導体記憶装置の一例としてＥＥＰＲＯＭを挙げて説明する。

＜ＥＥＰＲＯＭの構成＞
図１は、本発明の一実施形態に係るＥＥＰＲＯＭの全体構成を示すブロック図である。図１に示すＥＥＰＲＯＭ５０は、高電圧発生回路１と、Ｙ方向高電圧制御回路２と、Ｘ方向高電圧制御回路３と、制御部４と、アドレスデコーダ５と、メモリアレイ６と、Ｘ方向デコーダ７と、ワードラインドライバ８と、Ｙ方向デコーダ９と、カラムラッチ１０と、ページバッファ１１と、を備えている。

高電圧発生回路１は、チャージポンプ１Ａと、クランプ回路１Ｂと、制御回路１Ｃと、を有している。チャージポンプ１Ａは、電源電圧Ｖｃｃを昇圧して電圧Ｖｐｐを出力する。電圧Ｖｐｐは、高電圧である例えば１５Ｖ〜２０Ｖ程度である。制御回路１Ｃは、クランプ回路１Ｂからのフィードバックによってチャージポンプ１Ａを制御することで電圧Ｖｐｐを一定に維持する。

Ｘ方向高電圧制御回路３は、制御部４からの制御信号に応じて、高電圧発生回路１から出力される電圧Ｖｐｐと、電源電圧Ｖｃｃとのうちいずれかを電圧Ｖ１としてワードラインドライバ８に出力する。

Ｙ方向高電圧制御回路２は、制御部４からの制御信号に応じて、高電圧発生回路１から出力される電圧Ｖｐｐと、電源電圧Ｖｃｃとのうちいずれかを電圧Ｖ２、Ｖ３として、それぞれをカラムラッチ１０、ページバッファ１１へ出力する。

メモリアレイ６は、ワードラインおよびビットラインが接続されてマトリクス状に配置される複数のメモリセル（図１では不図示）から構成される。単体のメモリセルは、情報の最小単位である「０」または「１」から成る１ビットのデータを保持するために必要な回路構成である。

アドレスデコーダ５は、制御部４から入力されるアドレスデータをデコードし、Ｘ方向位置データをＸ方向デコーダ７へ、Ｙ方向位置データをＹ方向デコーダ９へそれぞれ出力する。

Ｘ方向デコーダ７は、入力されるＸ方向位置データに基づいてメモリアレイ６のＸ方向のアドレス制御を行う。Ｘ方向とはワードラインの方向（行方向）である。ワードラインドライバ８は、Ｘ方向デコーダ７のアドレス制御に基づいてワードラインを駆動する。

Ｙ方向デコーダ９は、入力されるＹ方向位置データに基づいてメモリアレイ６のＹ方向のアドレス制御を行う。Ｙ方向とはビットラインの方向（列方向）である。カラムラッチ１０およびページバッファ１１は、Ｙ方向デコーダ９のアドレス制御に基づいてコントロールラインおよびビットラインを駆動する。

図２は、メモリアレイ６におけるメモリセル構成の一部を具体的に示す図である。図２に示すように、メモリアレイ６は、複数のメモリセル６１がマトリクス状に配列されて構成される。単体のメモリセル６１は、直列に接続された選択トランジスタ（ビットセレクトトランジスタ）ＳＴとメモリセルトランジスタＭＴから構成される。このようなメモリセル６１がワードラインの方向に８個配列されて一つのメモリセル群６１１が構成される。メモリセル群６１１は、一つのアドレスに対応する８ビットの記憶領域に相当する。メモリアレイ６は、メモリセル群６１１がｍ行×ｎ列で配列されて構成される。

ワードラインドライバ８の駆動ラインとして、ｍ本のワードラインＷＬ１〜ＷＬｍが配線される。１本のワードラインＷＬは、１行分のｎ個の各メモリセル群６１１における各選択トランジスタＳＴのゲートに共通接続されている。

カラムラッチ１０の駆動ラインとして、ｎ本の選択ラインＳＬ１〜ＳＬｎが配線される。１本の選択ラインＳＬは、１列分のｍ個の各メモリセル群６１１における各メモリセルトランジスタＭＴのコントロールゲートと、ｍ個の各選択スイッチＳＷおよびコントロールラインＣＬを介して接続される。１行分の各選択スイッチＳＷのゲートは、１本のワードラインＷＬに共通接続される。

ページバッファ１１の駆動ラインとして、８本のビットラインＢＬ１〜ＢＬ８が１列分のｍ個のメモリセル群６１１に対して配線される。８本分のビットラインＢＬから成る単位がワードラインの方向にｎ個配列されて配線される。各ビットラインＢＬは、１列分のｍ個のメモリセル６１における各選択トランジスタＳＴのドレインに共通接続される。

また、ｍ本のソースラインＳＣＬ１〜ＳＣＬｍが列方向に配列されて配線される。１行分の各メモリセル群６１１における各メモリトランジスタＭＴのソースは、１本のソースラインＳＣＬに共通接続されている。なお、ソースラインＳＣＬには、後述するようにトランジスタ（図２で不図示）が接続され、当該トランジスタのオンによってソースラインＳＣＬに接地電位を印加することが可能である。

＜書き込み処理＞
このような構成により、ＥＥＰＲＯＭ５０においては以下のような書き込み処理を行うことができる。

ワードラインドライバ８によっていずれかのワードラインＷＬに対して電圧Ｖ１として高電圧である電圧Ｖｐｐを出力することで当該ワードラインＷＬが選択される。すると、選択されたワードラインＷＬに対応した１行分の各メモリセル群６１１における選択トランジスタＳＴがオンとされると共に、選択されたワードラインＷＬに対応した選択スイッチＳＷがオンとされる。

この状態で、カラムラッチ１０によっていずれかの選択ラインＳＬに対して電圧Ｖ２として高電圧である電圧Ｖｐｐを出力することで当該選択ラインＳＬが選択されると、当該選択された選択ラインＳＬからオンとなっている選択スイッチＳＷおよびコントロールラインＣＬを介して、対象のメモリセル群６１１における各メモリトランジスタＭＴのコントロールゲートに高電圧である電圧Ｖｐｐが印加される。また、選択されたワードラインＷＬに対応するソースラインＳＣＬには、接地電位が印加される。それと共に、上記対象のメモリセル群６１１に対応するビットラインＢＬにページバッファ１１によって接地電位が印加される。これにより、上記対象のメモリセル群６１１における各メモリトランジスタＭＴのフローティングゲートに電子が注入されるイレース処理が行われる。イレース処理は、“１”が書き込まれることに相当する。

また、上記のようなワードラインが選択された状態で、カラムラッチ１０によっていずれかの選択ラインＳＬに対して接地電位を出力することで当該選択ラインＳＬが選択されると、当該選択された選択ラインＳＬからオンとなっている選択スイッチＳＷおよびコントロールラインＣＬを介して、対象のメモリセル群６１１における各メモリトランジスタＭＴのコントロールゲートに接地電位が印加される。また、選択されたワードラインＷＬに対応するソースラインＳＣＬはオープンとされる。それと共に、上記対象のメモリセル群６１１に対応するビットラインＢＬにページバッファ１１によって電圧Ｖ３として高電圧である電圧Ｖｐｐが出力される。これにより、上記対象のメモリセル群６１１における各メモリトランジスタＭＴのフローティングゲートから電子が引き抜かれ、ライト処理が行われる。ライト処理は、「０」が書き込まれることに相当する。

＜読み出し処理＞
次に、本実施形態に係るＥＥＰＲＯＭ５０における読み出し処理に関して、図３を用いて説明する。なお、図３は、先述した従来技術に関する図１１に対応した図となる。

図３は、図２で示したメモリアレイ６において任意の１本のビットラインＢＬに接続されるメモリセル６１に注目して記載した図である。すなわち、図３において、ビットラインＢＬには、ｍ個のメモリセル６１が接続されており、そのメモリセル６１のうち１個目をメモリセルＭＣ１、ａ個目をメモリセルＭＣａ、ｂ個目をメモリセルＭＣｂとして示している。

メモリセルＭＣ１は、選択トランジスタＳＴ１とメモリセルトランジスタＭＴ１が接続されてなり、メモリセルＭＣ１に対応して選択スイッチＳＷ１が設けられる。メモリセルトランジスタＭＴ１のソースに接続されるソースラインＳＣＬ１には、トランジスタＴｒ１のドレインと共にスイッチＳ１が接続される。トランジスタＴｒ１のソースには、接地電位が印加される。

メモリセルＭＣａは、選択トランジスタＳＴａとメモリセルトランジスタＭＴａが接続されてなり、メモリセルＭＣａに対応して選択スイッチＳＷａが設けられる。メモリセルトランジスタＭＴａのソースに接続されるソースラインＳＣＬａには、トランジスタＴｒａのドレインと共にスイッチＳａが接続される。トランジスタＴｒａのソースには、接地電位が印加される。

メモリセルＭＣｂは、選択トランジスタＳＴｂとメモリセルトランジスタＭＴｂが接続されてなり、メモリセルＭＣｂに対応して選択スイッチＳＷｂが設けられる。メモリセルトランジスタＭＴｂのソースに接続されるソースラインＳＣＬｂには、トランジスタＴｒｂのドレインと共にスイッチＳｂが接続される。トランジスタＴｒｂのソースには、接地電位が印加される。

スイッチＳ１、Ｓａ、Ｓｂは、ソースラインＳＣＬ１、ＳＣＬａ、ＳＣＬｂと後述するバイアス電圧Ｖｂｓを印加可能な印加端との間の経路をオンオフする。

なお、ビットラインＢＬには、センスアンプＳＡ（データ読み出し部）が接続される。センスアンプＳＡは、ページバッファ１１に含まれる構成である。

図３は、メモリセルＭＣ１のメモリセルトランジスタＭＴ１にイレース処理により“１”が書き込まれ、メモリセルＭＣａ、ＭＣｂのメモリセルトランジスタＭＴａ、ＭＴｂにライト処理により“０”が書き込まれた状態を示す。

この場合、選択メモリであるメモリセルＭＣ１からデータを読み出す処理を行うには、図３に示すように、センスアンプＳＡによりビットラインＢＬをハイレベルとし、ワードラインＷＬ１をハイレベルに、ワードラインＷＬａ、ＷＬｂをローレベル（接地電位）とし、選択ラインＳＬをハイレベルとする。

それと共に、スイッチＳ１、Ｓａ、Ｓｂにバイアス電圧Ｖｂｓを印加し、スイッチＳ１はオフ、スイッチＳａ、Ｓｂはオンとする。トランジスタＴｒ１のゲートに電源電圧Ｖｃｃを印加してトランジスタＴｒ１をオンとし、トランジスタＴｒａ、Ｔｒｂのゲートには接地電位を印加してトランジスタＴｒａ、Ｔｒｂはオフとする。

すなわち、選択メモリ（メモリセルＭＣ１）以外のビットラインＢＬに接続される非選択メモリ（メモリセルＭＣａ、ＭＣｂを含む）に対応するワードラインＷＬはローレベルとし、当該非選択メモリに対応するトランジスタＴｒはオフとして、当該トランジスタＴｒに接続されるスイッチＳはオンとし、当該スイッチＳにはバイアス電圧Ｖｂｓが印加される。

これにより、選択メモリであるメモリセルＭＣ１において、選択トランジスタＳＴ１のゲートおよびメモリセルトランジスタＭＴ１のゲートはハイレベルとなるが、“１”が書き込まれたメモリセルトランジスタＭＴ１の閾値電圧Ｖｔｈは高いので、選択トランジスタＳＴ１、メモリセルトランジスタＭＴ１、およびトランジスタＴｒ１を介して電流は流れにくい。

このとき、非選択メモリであるメモリセルＭＣａ、ＭＣｂにおいて、選択トランジスタＳＴａ、ＳＴｂのゲートはローレベル（接地電位）となり、メモリセルトランジスタＭＴａ、ＭＴｂのコントロールゲートはオープンとなる。さらに、メモリセルＭＣａ、ＭＣｂに接続されるソースラインＳＣＬａ、ＳＣＬｂには、スイッチＳａ、Ｓｂを介してバイアス電圧Ｖｂｓが印加される。

バイアス電圧Ｖｂｓは、接地電位よりも高い所定電圧である。選択トランジスタＳＴａ、Ｓｔｂのゲートに接地電位が印加され、ソースラインＳＣＬａ、ＳＣＬｂにバイアス電圧Ｖｂｓが印加されるので、選択トランジスタＳＴａ、Ｓｔｂの閾値電圧Ｖｔｈを仮想的に上昇させることができる。これにより、“０”が書き込まれて閾値電圧Ｖｔｈが低いメモリセルトランジスタＭＴａ、ＭＴｂを含んだメモリセルＭＣａ、ＭＣｂにおいて、高温時においても、選択トランジスタＳＴａ、Ｓｔｂにリーク電流ＩＬａ、ＩＬｂが流れることを抑制することができる。なお、メモリセルＭＣａ、ＭＣｂ以外の非選択メモリで“０”が書き込まれたものがある場合も、同様に当該非選択メモリにおけるリーク電流を抑制できる。

従って、高温時において、リーク電流の合算によってビットラインＢＬに流れる電流が閾値電流以上となって、本来、選択メモリであるメモリセルＭＣ１から“１”を読み出すべきところを誤って“０”を読み出してしまうことを抑制できる。

＜メモリセルに流れる電流の測定実験＞
ここで、メモリセルに流れる電流を測定した実験の実験結果の一例を図４に示す。図４における各グラフは、温度条件および選択トランジスタの閾値電圧Ｖｔｈ（以下、閾値電圧ＢｉｔＶｔｈ）を固定して、メモリアレイのサイズ（２Ｋｂｉｔ〜２Ｍｂｉｔ）を変化させて電流を測定した結果を示す。各グラフにおいて、ハッチング部は、選択メモリのメモリセルを流れる電流を示し、白抜き部は、非選択メモリの選択トランジスタを流れるリーク電流を示す。従って、ハッチングと白抜き部との合計は、ビットラインに流れる電流を示す。また、各グラフにおいて、閾値電流Ｉｔｈを示す。なお、選択メモリには“１”が書き込まれ、同一ビットラインに接続される選択メモリ以外の非選択メモリには“０”が書き込まれた状態とした。また、非選択メモリに接続されるソースラインには、接地電位を印加した。

また、図４は、閾値電圧ＢｉｔＶｔｈ＝０．６Ｖとして温度を８５℃、１２５℃、１４０℃と変化させた結果、閾値電圧ＢｉｔＶｔｈ＝０．７Ｖとして温度を８５℃、１２５℃、１４０℃と変化させた結果、および、閾値電圧ＢｉｔＶｔｈ＝０．８Ｖとして温度を８５℃、１２５℃、１４０℃と変化させた結果を示す。

メモリアレイのサイズが大きくなる程、同一のビットラインに接続されるメモリセルの数は大きくなる。例えば、メモリアレイのサイズが２５６Ｋｂｉｔの場合は、ワードラインの数は２５６個となり、選択ラインの数は１２８個となる。すなわち、同一のビットラインに接続されるメモリセルの数は、２５６個となる。図４に示すように、温度および選択トランジスタの閾値電圧ＢｉｔＶｔｈを固定した場合（すなわち同一のグラフにおいて）、メモリアレイのサイズが大きくなる程、非選択メモリの選択トランジスタに流れるリーク電流（白抜き部）の電流量は大きくなる。

また、同じ閾値電圧ＢｉｔＶｔｈであっても、温度が高い程、非選択メモリの選択トランジスタに流れるリーク電流（白抜き部）の電流量は大きくなる。これに対して、同じ温度であっても、閾値電圧ＢｉｔＶｔｈを高くする程、非選択メモリの選択トランジスタに流れるリーク電流（白抜き部）の電流量は小さくなる。このリーク電流を抑える効果は、閾値電圧ＢｉｔＶｔｈを０．６Ｖから０．７Ｖへ上昇させる場合と閾値電圧ＢｉｔＶｔｈを０．６Ｖのままでソースラインに印加する電圧を０Ｖから０．１Ｖへ上昇させる場合は同等であると推測され、閾値電圧ＢｉｔＶｔｈを０．６Ｖから０．８Ｖへ上昇させる場合と閾値電圧ＢｉｔＶｔｈを０．６Ｖのままでソースラインに印加する電圧を０Ｖから０．２Ｖへ上昇させる場合は同等であると推測される。

従って、例えば、１４０℃の高温時に閾値電圧ＢｉｔＶｔｈ＝０．６Ｖとすると、メモリアレイサイズが２５６Ｋｂｉｔの場合、ビットラインに流れる電流の電流量（＝ハッチング部と白抜き部の合計）は、閾値電流Ｉｔｈ以上となるが、閾値電圧ＢｉｔＶｔｈ＝０．６Ｖのままバイアス電圧Ｖｂｓ＝０．１Ｖを非選択メモリに接続されるソースラインに印加させることで、リーク電流を抑制してビットラインに流れる電流の電流量を閾値電流Ｉｔｈを下回らせることができる（温度１４０℃、閾値電圧ＢｉｔＶｔｈ＝０．７Ｖのグラフ）。

同様に、例えば、１４０℃の高温時に閾値電圧ＢｉｔＶｔｈ＝０．６Ｖとすると、メモリアレイサイズが２Ｍｂｉｔの場合、ビットラインに流れる電流の電流量は、閾値電流Ｉｔｈ以上となるが、閾値電圧ＢｉｔＶｔｈ＝０．６Ｖのままバイアス電圧Ｖｂｓ＝０．２Ｖを非選択メモリに接続されるソースラインに印加させることで、リーク電流を抑制してビットラインに流れる電流の電流量を閾値電流Ｉｔｈを下回らせることができる（温度１４０℃、閾値電圧ＢｉｔＶｔｈ＝０．８Ｖのグラフ）。

ここで、図４に示すように、例えばメモリアレイのサイズが２５６Ｋｂｉｔまたは２Ｍｂｉｔの場合、８５℃の低温時で閾値電圧ＢｉｔＶｔｈ＝０．６Ｖでは、ビットラインに流れる電流の電流量は閾値電流Ｉｔｈを下回る。これに対して、１４０℃の高温時であっても、先述したように、バイアス電圧Ｖｂｓ＝０．１Ｖまたは０．２Ｖを印加することにより、閾値電圧ＢｉｔＶｔｈ＝０．６Ｖのままでもビットラインに流れる電流の電流量は閾値電流Ｉｔｈを下回る。

従って、例えば８５℃で使用する民生用のＥＥＰＲＯＭと、１４０℃で使用する車載用のＥＥＰＲＯＭとで、車載用のＥＥＰＲＯＭにおいてバイアス電圧Ｖｂｓを印加するようにすれば、閾値電圧ＢｉｔＶｔｈ（＝選択トランジスタの閾値電圧Ｖｔｈ）を変更しなくてもよい。従って、車載用のＥＥＰＲＯＭで閾値電圧ＢｉｔＶｔｈを高くする必要がなくなり、減電動作が可能となる。さらに、民生用、車載用のＥＥＰＲＯＭを共通回路で設計することができるので、開発時間の短縮、および開発費の削減が可能となる。

＜バイアス電圧印加方法＞
バイアス電圧Ｖｂｓを印加する方法は、以下のように種々の形態を採ることができる。

例えば、ＥＥＰＲＯＭを使用する温度が変化する場合、使用最高温度時にビットラインに流れる電流の電流量が閾値電流を下回るようなバイアス電圧Ｖｂｓを温度に依らず固定して印加するようにしてもよい。図４の例であれば、メモリアレイのサイズが例えば２Ｍｂｉｔの場合、選択トランジスタの閾値電圧ＢｉｔＶｔｈを０．６Ｖとして、使用最高温度１４０℃でビットラインに流れる電流の電流量が閾値電流Ｉｔｈを下回るようなバイアス電圧Ｖｂｓとして０．２Ｖを温度に依らず固定して印加するようにする。このようにすれば、図４に示す１２５℃、ＢｉｔＶｔｈ＝０．８Ｖのグラフ、および８５℃、ＢｉｔＶｔｈ＝０．８Ｖのグラフに示すように、使用温度に依らずビットラインに流れる電流の電流量を閾値電流Ｉｔｈを下回らせることができる。

このように温度に依らず固定したバイアス電圧Ｖｂｓを生成する手段（バイアス電圧生成部）としては、例えば、バンドギャップリファレンスを採用することができる。

但し、温度に依らずバイアス電圧Ｖｂｓを固定とすると、例えば図５に示すように、低温時にバイアス電圧Ｖｂｓの印加端から非選択メモリＭＣａ、ＭＣｂを介して流れるリーク電流ＩＬａ’、ＩＬｂ’が発生し、“０”が書き込まれた選択メモリであるメモリセルＭＣ１を流れる電流と相殺し、ビットラインＢＬを流れる電流の電流量が減少して閾値電流を下回り、本来、センスアンプＳＡにより“０”が読み出されるべきところが誤って“１”が読み出されてしまう虞がある。

そこで、温度に応じてバイアス電圧Ｖｂｗを可変として印加する形態を採ることも可能である。図４の例であれば、メモリアレイのサイズが例えば２Ｍｂｉｔの場合、選択トランジスタの閾値電圧ＢｉｔＶｔｈを０．６Ｖとして、１４０℃の場合はバイアス電圧Ｖｂｓ＝０．２Ｖとし、１２５℃および８５℃の場合はバイアス電圧Ｖｂｓ＝０．１Ｖ（１２５℃、ＢｉｔＶｔｈ＝０．７Ｖのグラフ、８５℃、ＢｉｔＶｔｈ＝０．７Ｖのグラフ）とすれば、いずれの温度の場合もビットラインに流れる電流の電流量を閾値電流Ｉｔｈを下回らせることができる。

このようなバイアス電圧Ｖｂｓを可変とする構成の一例は、図６に示される。図６では、ＥＥＰＲＯＭは、制御部４、ＤＡＣ（Ｄ／Ａコンバータ）１２、および温度センサ１３を備える。制御部４は、温度センサ１３による温度検知結果に応じてＤＡＣ１２にデジタル指令（トリミングビットデータ）を送る。ＤＡＣ１２（バイアス電圧生成部）は、入力されたデジタル指令に応じてアナログ信号であるバイアス電圧Ｖｂｓを出力する。なお、その他にも、例えば、温度に応じて出力電圧が変化する特性を有する電圧生成回路を用いてもよい。

また、温度に依らずバイアス電圧Ｖｂｓを固定する場合でも、ＤＡＣ１２を用いてもよい。この場合、製造バラツキを考慮してＤＡＣ１２に入力させるトリミングビットデータを調整することにより、バイアス電圧Ｖｂｓを精度良く設定することができる。

＜本実施形態に対する比較例＞
ここで、本実施形態に係るＥＥＰＲＯＭに対する比較例に係る構成について述べる。図７は、第１比較例に係るＥＥＰＲＯＭにおける構成を示す。図７に示す構成では、選択メモリＭＳに書き込まれた“１”を誤って“０”と読み出さないようにリーク電流を抑制すべく、非選択メモリＭＮ１のソースに接続されるソースラインＳＣＬＮと接続されるトランジスタＴｒＮのゲートに接地電位を印加している。このとき、トランジスタＴｒＮはオフとなり、ソースラインＳＣＬＮには、オープン電位が印加される。

しかしながら、図７に示すように、例えば選択メモリＭＳおよび非選択メモリＭＮ１が接続されるビットラインＢＬＳとは別のビットラインＢＬＮには、非選択メモリＭＮ２、ＭＮ３が接続されている。ビットラインＢＬＳはハイレベル、ビットラインＢＬＮはオープンとされる。選択メモリＭＳおよび非選択メモリＭＮ３に接続されるワードラインＷＬＳはハイレベル、非選択メモリＭＮ１、ＭＮ２に接続されるワードラインＷＬＮはローレベルとされる。非選択メモリＭＮ１、ＭＮ２のソースには、ソースラインＳＣＬＮが接続される。選択メモリＭＳおよび非選択メモリＭＮ３のソースには、ソースラインＳＣＬＳが接続される。ソースラインＳＣＬＳには、トランジスタＴｒＳが接続される。トランジスタＴｒＳのゲートには電源電圧Ｖｃｃが印加されることで、トランジスタＴｒＳはオンとされる。

このとき、トランジスタＴｒＮをオフとしても、高温時には、選択メモリＭＳ、非選択メモリＭＮ１、非選択メモリＭＮ２、および非選択メモリＭＮ３を介した経路でリーク電流ＩＬが流れる場合がある。従って、このような第１比較例の構成であっても、選択メモリからの誤った読み出しを行う虞がある。

また、図８は、第２比較例に係るＥＥＰＲＯＭにおける構成を示す。図８に示す構成では、センスアンプＳＡに接続されるビットラインは、スイッチＮ１を介したビットラインＢＬＳと、スイッチＮ２を介したビットラインＢＬＮとに分岐される。選択メモリＭＳに接続されたビットラインＢＬＳをセンスアンプＳＡと接続すべくスイッチＮ１はオンとする。このとき、スイッチＮ２はオフとし、ビットラインＢＬＮはセンスアンプＳＡと遮断させる。このようにすれば、ビットラインＢＬＳに接続された非選択メモリＭＮ１をリーク電流が流れても、非選択メモリＭＮ２が接続されたビットラインＢＬＮには電流が流れない。すなわち、選択メモリＭＳに接続されたビットラインＢＬＳに接続される非選択メモリの数を削減することで、リーク電流を抑制し、選択メモリＭＳからの誤った読み出し処理を抑制できる。

しかしながら、このような第２比較例に係る構成では、ビットラインＢＬＳ、ＢＬＮといった２本のビットラインを配置する必要があり、回路面積の点で不利となる。

＜ＥＥＰＲＯＭの適用例＞
以上説明した本実施形態に係る構成のＥＥＰＲＯＭ５０を車載用とした場合の適用アプリケーションの一例について述べる。

図９は、本実施形態に係るＥＥＰＲＯＭ５０を適用したエアバッグシステムの一例を示す。図９に示すエアバッグシステム７５は、ＥＣＵ（Electronic Control Unit）５５、衝突検知センサ６０、着火装置（スクイブ）６５、およびエアバッグ７０を備えている。ＥＣＵ５５は、マイコン５１、点火回路５２、およびＥＥＰＲＯＭ５０を含んで構成される。

衝突検知センサ６０は、車両前方および車両側方からの衝撃を検出する。マイコン５１は、衝突検知センサ６０の検知結果に基づいて衝撃評価値を演算し、演算された衝撃評価値が所定の衝突判定値を超える場合は、点火回路５２をオンする。これにより、着火装置６５に電流が流れ、エアバッグ７０が展開される。

ＥＥＰＲＯＭ５０（不揮発性メモリ）には、例えば、故障診断により故障が検知された場合などに、エアバッグシステム７５の動作状況についてのデータが格納される。これにより、故障原因の解析等に有効となる。

また、図１０は、車両の一構成例を示す外観図である。本構成例の車両Ｘは、バッテリＸ１０と、バッテリＸ１０から入力電圧の供給を受けて動作する種々の電子機器Ｘ１１〜Ｘ１８と、を搭載している。なお、図１０におけるバッテリＸ１０および電子機器Ｘ１１〜Ｘ１８の搭載位置については、図示の便宜上、実際とは異なる場合がある。

電子機器Ｘ１１は、エンジンに関連する制御（インジェクション制御、電子スロットル制御、アイドリング制御、酸素センサヒータ制御、および、オートクルーズ制御など）を行うエンジンコントロールユニットである。

電子機器Ｘ１２は、ＨＩＤ［high intensity discharged lamp］やＤＲＬ［daytime running lamp］などの点消灯制御を行うランプコントロールユニットである。

電子機器Ｘ１３は、トランスミッションに関連する制御を行うトランスミッションコントロールユニットである。

電子機器Ｘ１４は、車両Ｘの運動に関連する制御（ＡＢＳ［anti-lock brake system］制御、ＥＰＳ［electric power steering］制御、電子サスペンション制御など）を行うボディコントロールユニットである。

電子機器Ｘ１５は、ドアロックや防犯アラームなどの駆動制御を行うセキュリティコントロールユニットである。

電子機器Ｘ１６は、ワイパー、電動ドアミラー、パワーウィンドウ、ダンパー（ショックアブソーバー）、電動サンルーフ、および、電動シートなど、標準装備品やメーカーオプション品として、工場出荷段階で車両Ｘに組み込まれている電子機器である。

電子機器Ｘ１７は、車載Ａ／Ｖ［audio/visual］機器、カーナビゲーションシステム、および、ＥＴＣ［electronic toll collection system］など、ユーザオプション品として任意で車両Ｘに装着される電子機器である。

電子機器Ｘ１８は、車載ブロア、オイルポンプ、ウォーターポンプ、バッテリ冷却ファンなど、高耐圧系モータを備えた電子機器である。

本実施形態に係るＥＥＰＲＯＭ５０は、電子機器Ｘ１１〜Ｘ１８のいずれにも組み込むことが可能である。また、先述したエアバッグシステム７５を車両Ｘに搭載してもよい。

本発明は、例えば、車載用のＥＥＰＲＯＭに利用することができる。

５０ ＥＥＰＲＯＭ
１ 高電圧発生回路
２ Ｙ方向高電圧制御回路
３ Ｘ方向高電圧制御回路
４ 制御部
５ アドレスデコーダ
６ メモリアレイ
６１ メモリセル
６１１ メモリセル群
７ Ｘ方向デコーダ
８ ワードラインドライバ
９ Ｙ方向デコーダ
１０ カラムラッチ
１１ ページバッファ
１２ ＤＡＣ
１３ 温度センサ
ＳＴ 選択トランジスタ
ＭＴ メモリセルトランジスタ
ＳＷ 選択スイッチ
ＷＬ ワードライン
ＳＬ 選択ライン
ＣＬ コントロールライン
ＢＬ ビットライン
ＳＡ セルアンプ
ＭＣ メモリセル
Ｔｒ トランジスタ
Ｓ スイッチ
ＳＣＬ ソースライン
ＭＳ 選択メモリ
ＭＮ１〜ＭＮ３ 非選択メモリ
Ｎ１、Ｎ２ スイッチ
５１ マイコン
５２ 点火回路
５５ ＥＣＵ
６０ 衝突検知センサ
６５ 着火装置
７０ エアバッグ
７５ エアバッグシステム

Claims (10)

1. 選択トランジスタとメモリセルトランジスタとが接続されて構成され、同一のビットラインに接続される複数のメモリセルと、
   前記複数のメモリセルのうち読み出し対象となるメモリセルである選択メモリに流れる電流に基づいて前記選択メモリに書き込まれたデータを読み出すデータ読み出し部と、
   を備え、
   前記複数のメモリセルに含まれる前記メモリセルトランジスタのソースごとに、当該ソースに接続されるソースラインが配置され、
   前記複数のメモリセルのうち読み出し対象とならないメモリセルである非選択メモリに含まれる前記メモリセルトランジスタのソースに接続される前記ソースラインには、バイアス電圧を印加可能である、
   半導体記憶装置。
2. 前記ソースラインには、トランジスタを介して接地電位が接続され、
   前記トランジスタがオフの場合に、前記ソースラインに前記バイアス電圧が印加される、請求項１に記載の半導体記憶装置。
3. 前記ソースラインには、前記バイアス電圧を印加可能な印加端への経路をオンオフするスイッチが接続される、請求項２に記載の半導体記憶装置。
4. 温度に依らず固定の前記バイアス電圧を生成するバイアス電圧生成部を有する、請求項１から請求項３のいずれか１項に記載の半導体記憶装置。
5. 温度に応じて可変の前記バイアス電圧を生成するバイアス電圧生成部を有する、請求項１から請求項３のいずれか１項に記載の半導体記憶装置。
6. 前記バイアス電圧を出力するＤＡＣ（Ｄ／Ａコンバータ）を有する、請求項１から請求項５のいずれか１項に記載の半導体記憶装置。
7. 前記ＤＡＣには、温度センサによる検知結果に応じたデジタル指令が入力される、請求項６に記載の半導体記憶装置。
8. 車載用である請求項１から請求項７のいずれか１項に記載の半導体記憶装置。
9. 請求項８に記載の半導体記憶装置を備える電子機器。
10. エアバッグシステムである請求項９に記載の電子機器であって、
    衝突検知センサと、ＥＣＵと、着火装置と、エアバッグと、を備え、
    前記半導体記憶装置は、前記ＥＣＵに含まれる、電子機器。

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