CN101911207B - 半导体存储装置、控制装置、控制方法 - Google Patents

半导体存储装置、控制装置、控制方法 Download PDF

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Abstract

提供半导体存储装置、控制装置、控制方法，具有：多个单元，能够存储数据；阈值决定部，基于规定的管理信息，把要写入多个单元中的每个单元的值决定为2值或多值，基于所决定的要写入多个单元中的每个单元的值，来决定阈值，所述规定的管理信息是用于管理数据的信息；写入部，基于由阈值决定部决定的阈值，向多个单元写入数据。

Description

半导体存储装置、控制装置、控制方法
技术领域
本发明涉及利用2值或多值在单元内存储数据的半导体存储装置、半导体控制装置、半导体控制方法。
背景技术
近年来，利用USB存储器、闪存卡、闪存盘等非易失性存储器的存储器设备广泛普及。另外，作为使这些存储器设备大容量化的技术，如图28所示，已知如下多值化技术：增加各存储器单元的电压的阈值，例如在4值型存储器单元的情况下，使“11”、“10”、“01”、“00”的各2位数据与电压的各等级相对应，从而在一个存储器单元中存储3值以上的数据。
此外，作为本发明关联的现有技术，已知有确保高可靠性并且高速动作的大容量的非易失性半导体存储装置和数据存储系统（例如，参照专利文献1）。
专利文献1：JP特开2001－210082号公报。
发明内容
发明要解决的问题
然而，利用多值化技术的大容量化的多值存储器设备存在可靠性低的问题。以下，利用图29～图31来说明多值化技术的问题点。
图29是表示2值型存储器单元和4值型存储器单元的容限（margin）的图，图30是表示2值型存储器单元的单元分布和阈值的关系的图，图31是表示4值型存储器单元的单元分布和阈值的关系的图。
如图29所示，就2值型存储器单元而言，用于判定“0”和“1”的电压的阈值具有足够的容限，因此数据反演（data inversion）的可能性低，从而能够实现高可靠性。另一方面，就4值型存储器单元而言，用于判定“00”、“01”、“10”、“11”的电压的阈值不具有足够的容限，所以数据反演的可能性高，可靠性低。
具体来说，在图30所示的2值型存储器单元的情况下，在阈值Ref－1、Ref－2、Ref－3中，以Ref－2作为阈值，如果电压比Ref－2低，则不管电压是Level－0还是Level－1，都判定为数据是“1”；如果电压比Ref－2高，则不管电压是Level－2还是Level－3，都判定为数据是“0”。与此相对，在图31所示的4值型存储器单元的情况下，如果电压比Ref－1低，则判定为数据是“11”；如果电压比Ref－1高并且比Ref－2低，则判定为数据是“10”；如果电压比Ref－2高并且比Ref－3低，则判定为数据是“01”；如果电压比Ref－3高，则判定为数据是“00”。因此，不会如2值型存储器单元那样不管电压为Level－0还是Level－1都判定为相同数据。例如，在应该写入“11”数据的存储器单元上，如果施加Level－1的电压，则该存储器单元的数据在读取时会判定为“10”。此外，图30所示的Ref－2和Ref－3是为了与4值型存储器单元进行比较的图示，在2值型存储器单元中实际只有Ref－2作为阈值存在。
如上述所述，多值存储器设备虽然能够实现大容量化但所存储的数据的可靠性低。但是，因图像、影像等用户数据的大容量化，而需求更大容量的存储器设备，因此需要可实现高可靠性和大容量的存储器设备。
本发明是为了解决上述问题点而做出的发明，目的在于，提供一种半导体存储装置、控制装置、控制方法，能够基于管理信息利用2值或多值来保存数据。
用于解决问题的方法
为了解决上述问题，本发明提供一种半导体存储装置，具有：多个单元，能够存储数据；阈值决定部，基于规定的管理信息，把要写入所述多个单元中的每个单元的值决定为2值或多值，基于所决定的要写入所述多个单元中的每个单元的值，来决定阈值，所述规定的管理信息是用于管理数据的信息；写入部，基于由所述阈值决定部决定的阈值，向所述多个单元写入所述数据。
另外，提供一种控制装置，对由能够存储数据的多个单元构成的半导体存储装置进行控制，具有：阈值决定部，基于规定的管理信息，把要写入所述多个单元中的每个单元的值决定为2值或多值，基于所决定的要写入所述多个单元中的每个单元的值，来决定阈值，所述规定的管理信息是用于管理数据的信息；写入部，基于由所述阈值决定部决定的阈值，向所述多个单元写入所述数据。
另外，提供一种控制方法，对由能够存储数据的多个单元构成的半导体存储装置进行控制，包括：阈值决定步骤，基于规定的管理信息，把要写入所述多个单元中的每个单元的值决定为2值或多值，基于所决定的要写入所述多个单元中的每个单元的值，来决定阈值，所述规定的管理信息是用于管理数据的信息；写入步骤，基于由所述阈值决定步骤决定的阈值，向所述多个单元写入所述数据。
为了解决上述问题，本发明提供一种半导体存储装置，具有：多个单元，能够存储数据；阈值决定部，基于规定的管理信息，把要写入所述多个单元中的每个单元的值决定为1位二进制数或2位以上的二进制数，基于所决定的要写入所述多个单元中的每个单元的值来决定阈值，所述规定的管理信息是用于管理数据的信息；写入部，基于由所述阈值决定部决定的阈值，向所述多个单元写入所述数据；检测部，用于检测属性信息来作为所述规定的管理信息，所述属性信息是附加在所述数据上的表示该数据的属性的信息；所述阈值决定部基于由所述检测部检测出的数据的属性信息，把要写入所述多个单元中的每个单元的值决定为1位二进制数或2位以上的二进制数。
另外，提供一种控制装置，对由能够存储数据的多个单元构成的半导体存储装置进行控制，具有：阈值决定部，基于规定的管理信息，把要写入所述多个单元中的每个单元的值决定为1位二进制数或2位以上的二进制数，基于所决定的要写入所述多个单元中的每个单元的值来决定阈值，所述规定的管理信息是用于管理数据的信息；写入部，基于由所述阈值决定部决定的阈值，向所述多个单元写入所述数据；检测部，用于检测属性信息来作为所述规定的管理信息，所述属性信息是附加在所述数据上的表示该数据的属性的信息；所述阈值决定部基于由所述检测部检测出的数据的属性信息，把要写入所述多个单元中的每个单元的值决定为1位二进制数或2位以上的二进制数。
另外，提供一种控制方法，对由能够存储数据的多个单元构成的半导体存储装置进行控制，包括：阈值决定步骤，基于规定的管理信息，把要写入所述多个单元中的每个单元的值决定为1位二进制数或2位以上的二进制数，基于所决定的要写入所述多个单元中的每个单元的值，来决定阈值，所述规定的管理信息是用于管理数据的信息；写入步骤，基于由所述阈值决定步骤决定的阈值，向所述多个单元写入所述数据；检测步骤，用于检测属性信息来作为所述规定的管理信息，所述属性信息是附加在所述数据上的表示该数据的属性的信息；所述阈值决定步骤基于由所述检测步骤检测出的数据的属性信息，把要写入所述多个单元中的每个单元的值决定为1位二进制数或2位以上的二进制数。
附图说明
图1是表示第一实施方式的信息处理装置的图。
图2是表示第一实施方式的信息处理装置的硬件结构的图。
图3是第一实施方式的NAND闪存器的结构的框图。
图4是控制IC的结构的框图。
图5是表示构成NAND闪存阵列（flash array）的多个单元的电路图。
图6是读出放大器（sense amplifier）/比较仪（comparator）电路的电路图。
图7是读出放大器/比较仪电路的电路图。
图8是表示存储在NAND闪存阵列中的数据的结构的图。
图9是表示设定表的图。
图10是表示文件系统识别处理动作的流程图。
图11是表示第一实施方式的写入处理动作的流程图。
图12是表示属性信息识别处理动作的流程图。
图13是表示切换处理动作的流程图。
图14是表示接通电源时进行变换处理的处理动作的流程图。
图15是表示空闲（idle）时进行变换处理的处理动作的流程图。
图16是表示一定时间内无指令时进行变换处理的处理动作的流程图。
图17是表示变换处理动作的流程图。
图18是表示改写处理动作的流程图。
图19是表示子目录校验（subdirectory check）处理动作的流程图。
图20是表示发送2值和多值各自的使用量的处理动作的流程图。
图21是表示将2值的使用量变换为多值的使用量并发送至主机（host）的处理动作的流程图。
图22是表示空余容量计算处理动作的流程图。
图23是表示针对空余容量以上的数据返回出错（error）的处理动作的流程图。
图24是表示阈值修正处理动作的流程图。
图25是表示第二实施方式的写入处理动作的流程图。
图26是表示第三实施方式的写入处理动作的流程图。
图27是表示第四实施方式的写入处理动作的流程图。
图28是表示2值型存储器单元、4值型存储器单元和8值型存储器单元所保存的位（bit）的图。
图29是表示2值型存储器单元和4值型存储器单元的容限的图。
图30是表示2值型存储器单元的单元分布和阈值的关系的图。
图31是表示4值型存储器单元的单元分布和阈值的关系的图。
具体实施方式
以下，参照附图，对本发明的实施方式的例子进行说明。
第一实施方式
首先，参照附图来说明本实施方式的信息处理装置。图1是表示本实施方式的信息处理装置的图，图2是表示本实施方式的信息处理装置的硬件结构的图。
如图1所示，本实施方式的信息处理装置1是搭载NAND闪存器10作为辅助存储装置的个人计算机。另外，如图2所示，信息处理装置1具有作为主存储装置的存储器14、作为中央计算装置的CPU13。另外，信息处理装置1具有：芯片组（North Bridge：北桥）11，其用于在CPU13与存储器14等之间高速进行信息通信和控制；BIOS19，其用于存储用于对周边设备的最低等级的输入输出进行控制的程序组。
另外，信息处理装置1除了具有上述设备以外，还具有：芯片组（SouthBridge：南桥）12，其用于对在CPU13和比存储器14低速的周边设备之间的信息通信进行控制；声板（audio board）17，其用于控制音源的输出；USB/PCI接口18，其用于与USB对应设备或PCI总线对应设备进行连接；LAN接口16，其能够与网板（network board）连接从而与外部进行通信；NAND闪存器10。另外，NAND闪存器10具有作为非易失性存储器的NAND闪存阵列101和对NAND闪存器进行控制的控制IC20。此外，信息处理装置1不仅限于个人计算机，例如只要是移动电话、PDA等需要存储装置的设备即可。
接着，对本实施方式的NAND闪存器进行说明。图3是表示本实施方式的NAND闪存器的结构的框图。
NAND闪存器10具有：NAND闪存阵列101（多个单元、半导体存储装置）、X解码器102、Y解码器103、读出放大器/比较仪电路104、地址寄存器/计数器105、指令寄存器106、输入输出缓冲器107、控制IC20（控制装置、阈值决定部、检测部、阈值变换部、阈值修正部、写入部）。
NAND闪存阵列101是由多个单元构成的非易失性存储器。另外，X解码器102用于在行方向选择用于构成NAND闪存阵列101的二维排列的多个单元。另外，Y解码器103用于在列方向选择多个单元。另外，读出放大器/比较仪电路104基于规定的阈值将所输入的电压变换为数字信息。另外，地址寄存器/计数器105用于在对NAND闪存阵列101进行存取时指定地址。另外，指令寄存器106用于保存所接收的指令。另外，输入输出缓冲器107是存储区域，暂时存储与作为主机的信息处理装置1之间进行数据和地址输入输出中的数据。另外，控制IC20用于控制NAND闪存器10。
另外，指令寄存器106和控制IC20从主机接收指令锁存（command latchenable）信号、地址锁存（address latch enable）信号、芯片启动（chip enable）信号、允许读（read enable）信号、允许写（write enable）信号、写保护（write-protect）信号，来作为输入输出用的控制信号，将这些信号的组合作为指令。另外，控制IC20输出就绪/忙（Ready/busy）信号和出错信号。
下面说明控制IC。图4是表示控制IC的结构的框图。
控制IC20具有主机接口单元201、控制寄存器202、缓冲器203、ECC单元204、NAND接口单元205、微处理器206、ROM207、RAM208。
另外，主机接口单元201用于与主机之间收发指令。另外，控制寄存器202是保存各种参数的区域。另外，NAND接口单元205用于与NAND闪存阵列101之间收发指令。另外，缓冲器203是暂时保存由NAND接口单元205从NAND闪存阵列101读出的指令以及由主机接口单元从主机接收到的指令的区域。另外，ECC单元204在写入数据时生成ECC，在读取数据时基于ECC来检测并订正数据错误。
另外，微处理器206对控制IC20进行整体控制。另外，ROM207存储用于微处理器206进行处理的固件（firm ware）。另外，RAM208是微处理器206所使用的存储器。
接着，针对构成NAND闪存阵列的多个单元以及读出放大器/比较仪电路进行说明。图5是表示构成NAND闪存阵列的多个单元的电路图。另外，图6和图7是表示读出放大器/比较仪电路的电路图。
如图5所示，在NAND闪存阵列101中，利用位线和源线来对单元的控制栅施加正电压，使浮动栅蓄积电子，由此写入数据。另外，由于位线和源线以多个单元为单位相连接，因此，NAND闪存阵列101以由多个单元构成的单元组为单位来写入数据。
另外，如图6所示，与单元连接的读出放大器/比较仪电路104由读出放大器104a～104c和比较仪电路104d构成，所述读出放大器104a～104c用于对所设定的阈值（Ref－1～Ref－3）与所输入的电压进行比较并输出比较结果，所述比较仪电路104d用于对由读出放大器104a～104c输出的结果进行比较，并将其变换为数字数据。另外，比较仪电路104d能够利用由控制IC20发送来的MLC信号来切换2值或4值，在未接收到MLC信号的情况下，如图30所示，如果电压比Ref－2低则输出“1”，如果电压比Ref－2高则输出“0”，但理想的电压是比Ref－3高的电压或比Ref－1低的电压，因此在2值的情况下施加有其以外的电压时，比较仪电路将Ref－2作为阈值来输出数据，但将这种情况当作单元恶化而对控制IC20返回出错。
另外，比较仪电路104d在接收到MLC信号的情况下，如图31所示，如果电压比Ref－1低则输出“11”，如果电压比Ref－1高并且比Ref－2低则输出“10”，如果电压比Ref－2高并且比Ref－3低则输出“01”，如果电压比Ref－3高则输出“00”。
另外，如图7所示，也可以做成这样的结构：读出放大器/比较仪电路104只有在接收到MLC信号的情况下，才向读出放大器104a和读出放大器104c输出比较结果。
接着，针对存储在NAND闪存阵列中的数据的结构进行说明。图8是表示存储在NAND闪存阵列中的数据的结构的图。
如图8所示，在NAND闪存器10进行读/写的数据以扇区为单位存储在数据区域内，在冗余区域内存储有备用区（spare），该备用区是分别与扇区对应的冗余数据区。另外，以由扇区A～D和分别与扇区对应的备用区A’～D’构成的区块为单位，来删除数据。另外，在各扇区的备用区写入如下数据：LSN（Logical Sector Number：逻辑扇区号），其作为表示所对应的扇区编号的数据；DV（Data Validity：数据有效性），其作为用于有效性检查（validitycheck）的数据；BBI（Bad Block Information：坏块信息），其表示因单元恶化而导致无法记录数据的不良区块；ECC（Error Correction Code for DataField：数据字段的纠错码），其作为扇区的错误订正码；ECCS（Error CorrectionCode for Spare Field：备用区字段的纠错码），其作为备用区的错误订正码；MLC标志（Multi Level Cell Flag：多层式存储标志），其作为表示以4值来保存数据的标志；WF（Write Frequency：写入频率），其表示在扇区内写入数据的次数；EI（Error Information：错误信息），其表示从读出放大器/比较仪电路104返回出错的扇区。
此外，MLC标志被设为Y或N，Y表示扇区以4值进行保存，N表示扇区以2值进行保存。另外，EI被设定为0或1，0表示扇区相关于阈值没有问题，1表示扇区相关于阈值有问题，初始状态为0。
接着，针对存储在NAND闪存阵列中的设定表进行说明。图9是表示设定表的图。
NAND闪存阵列101中存储有图9所示的设定表。在设定表中，与写入模式对应关联地存储有与NAND闪存阵列101的文件系统对应的属性信息。该写入模式被设定为SLC（Single Level Cell：单层单元）或MLC（Multi LevelCell：多层单元），所述SLC意味着以2值进行保存，所述MLC意味着以4值来进行保存。另外，根据该设定表，只有数据的属性信息为“Archive”（存档）的情况下，数据才以4值保存在NAND闪存阵列101内。
此外，该设定表作为文件系统而与FAT16对应，但也可以针对各种文件系统准备设定表。另外，该设定表可以存储在控制IC20的ROM207内。
接着，针对本实施方式的NAND闪存器的动作进行说明。控制IC20的微处理器206为了识别数据的属性信息，首先要识别NAND闪存阵列的文件系统。图10是表示文件系统识别处理动作的流程图。
首先，微处理器206使NAND接口单元205从NAND闪存阵列101读取分区表（partition table）的5thByte（S101），并判断5thByte是否为01h（S102），其中，上述分区表是表示文件系统种类的信息。
在5thByte不是01h的情况下（S102，否），微处理器206判断5thByte是否为04h（S103）。
在5thByte不是04h的情况下（S103，否），微处理器206判断5thByte是否为06h（S104）。
在5thByte不是06h的情况下（S104，否），微处理器206判断5thByte是否为07h（S105）。
在5thByte不是07h的情况下（S105，否），微处理器206判断5thByte是否为0Ch（S106）。
在5thByte不是0Ch的情况下（S106，否），微处理器206结束处理。
另一方面，在5thByte是0Ch的情况下（S106，是），微处理器206从NAND闪存阵列101读入以FAT32为基准的设定表，将其作为用于判断文件的属性信息的设定表存储在RAM中（S111）。
另外，在步骤S105的判断中，在5thByte是07h的情况下（S105，是），微处理器206从NAND闪存阵列101读入以NTFS为基准的设定表，将其作为用于判断文件的属性信息的设定表存储在RAM中（S110）
另外，在步骤S104的判断中，在5thByte是06h的情况下（S104，是），微处理器206从NAND闪存阵列101读入以FAT16（32MB～2GB）为基准的设定表，将其作为用于判断文件的属性信息的设定表存储在RAM中（S109）
另外，在步骤S103的判断中，在5thByte是04h的情况下（S103，是），微处理器206从NAND闪存阵列101读入以FAT16（～32MB）为基准的设定表，将其作为用于判断文件的属性信息的设定表存储在RAM中（S108）。
另外，在步骤S102的判断中，在5thByte是01h的情况下（S102，是），微处理器206从NAND闪存阵列101读入以FAT12为基准的设定表，将其作为用于判断文件的属性信息的设定表存储在RAM中（S107）。
通过以上的动作，微处理器206识别出NAND闪存阵列101的文件系统，将与文件系统对应的设定表设定在RAM中。另外，上述文件系统只是一个例子，可以根据NAND闪存器10所存储的OS、环境，预先设定与控制IC20对应的文件系统。另外，在本实施方式中，NAND闪存阵列101的文件系统为FAT16（32MB～2GB）。
在通过上述动作，从主机向预先设定了适当的文件系统的NAND闪存器10发送了用于指示写入数据的写入指令的情况下，微处理器206执行以下说明的写入处理。图11是表示写入处理动作的流程图。
首先，如果微处理器206经由主机接口单元201从主机接收到写入指令（S201），则参照作为扇区编号的LSN（S202），判断LSN是否为表示根目录（root directory）区域的编号（S203）。
在LSN是表示根目录区域的编号的情况下（S203，是），微处理器206执行后述的属性信息识别处理（S204，阈值决定步骤），在设定表中，判断属性信息是否为设定为4值的属性，即，判断是否为“Archive”（S205，阈值决定步骤）。
在属性信息为“Archive”的情况下（S205，是），微处理器206经由NAND接口单元205，以4值将暂存在输入输出缓冲器107中的数据保存在NAND闪存阵列101中（S206，写入步骤），将备用区的MLC标志设定为Y（S207），将暂存在输入输出缓冲器107中的目录数据（directory data）保存在NAND闪存阵列101中（S208），其中，上述备用区是写入NAND闪存阵列101中的数据的扇区的冗余数据区。
另外，在步骤S205的判断中，在属性信息不是“Archive”的情况下（S205，否），微处理器206经由NAND接口单元205，以2值将暂存在输入输出缓冲器内的数据保存在NAND闪存阵列101中（S211，写入步骤），将写入NAND闪存阵列101中的数据的MLC标志设定为N（S212），将暂存在输入输出缓冲器107中的目录数据保存在NAND闪存阵列101中（S208）。
另外，在步骤S203的判断中，在LSN不是表示根目录区域的编号的情况下（S203，否），微处理器206参照暂存在输入输出缓冲器内的数据的12thByte的5thbit（S209），判断12thByte的5thbit是否为1（S210）。
在12thByte的5thbit是1的情况下（S210，是），微处理器206执行后述的属性信息识别处理（S204）。
另一方面，在12thByte的5thbit不是1的情况下（S210，否），微处理器206经由NAND接口单元205，以2值将暂存在输入输出缓冲器内的数据保存在NAND闪存阵列101中（S211），将写入NAND闪存阵列101中的数据的MLC标志设定为N（S212），将暂存在输入输出缓冲器107中的目录数据保存在NAND闪存阵列101中（S208）。
接着，说明图11的步骤S204的处理所对应的属性信息识别处理。图12是表示属性信息识别处理动作的流程图。此外，在图12中，控制IC已接收写入指令，数据被暂存在输入输出缓冲器中。
首先，微处理器206参照暂存在输入输出缓冲器107中的目录数据的12thByte（S301），判断12thByte的1stBit是否为1（S302）。
在1stBit不是1的情况下（S302，否），微处理器206判断12thByte的2ndBit是否为1（S303）。
在2ndBit不是1的情况下（S303，否），微处理器206判断12thByte的3rdBit是否为1（S304）。
在3rdBit不是1的情况下（S304，否），微处理器206判断12thByte的4thBit是否为1（S305）。
在4thBit不是1的情况下（S305，否），微处理器206判断12thByte的5thBit是否为1（S306）。
在5thBit不是1的情况下（S306，否），微处理器206判断12thByte的6thBit是否为1（S307）。
在6thBit不是1的情况下（S307，否），微处理器206结束属性信息识别处理。
另一方面，在6thBit是1的情况下（S307，是），微处理器206将属性信息置为“Archive”（S313）。
另外，在步骤S306的判断中，在5thBit是1的情况下（S306，是），微处理器206将属性信息置为“Directly”（直接存取）（S312）。
另外，在步骤S305的判断中，在4thBit是1的情况下（S305，是），微处理器206将属性信息置为“Volume Label”（卷标）（S311）。
另外，在步骤S304的判断中，在3rdBit是1的情况下（S304，是），微处理器206将属性信息置为“Hidden”（隐藏）（S310）。
另外，在步骤S303的判断中，在2ndBit是1的情况下（S303，是），微处理器206将属性信息置为“System”（系统）（S309）。
另外，在步骤S302的判断中，在1stBit是1的情况下（S302，是），微处理器206将属性信息置为“Read Only”（只读）（S308）。
如上所述，基于预先设定的属性信息以2值或4值来保存数据，由此，能够以2值保存例如系统数据等需要高可靠性的数据，并且以4值来保存例如用户数据这样的不需要高可靠性的数据，从而能够同时实现高可靠性和大容量。另外，也可以根据数据的重要度来阶段性地切换2值、4值、8值的保存方法。
接着，针对以2值或4值保存在NAND闪存阵列中的数据的读取处理中的2值、4值切换处理进行说明。图13是表示切换处理动作的流程图。
首先，如果主机接口单元201从主机接收到读取指令（S401），则微处理器206经由NAND接口单元205，参照由读取指令所指定的NAND闪存阵列中存储的数据的MLC标志（S402），判断MLC标志的值是否为Y（S403）。
在MLC标志的值是Y的情况下（S403，是），微处理器206经由NAND接口单元205，将MLC信号发送至读出放大器/比较仪电路104（S404）。
另一方面，在MLC标志的值不是Y的情况下（S403，否），微处理器206结束处理。
如上所述，微处理器206参照数据的MLC标志，判断数据的保存方法，在图6和图7说明的那样4值的情况下，通过将MLC信号发送至读出放大器/比较仪电路104来切换2值和4值。另外，所读取的数据经由输入输出缓冲器107而被发送至主机。
接着，利用图14～图19来说明将以2值写入的数据变换为4值的变换处理。图14是表示接通电源时进行变换处理的处理动作的流程图。
首先，如果接通了信息处理装置1的电源，则控制IC20被复位（S501），复位后的控制IC的微处理器206生成逻辑/物理映射表（S502），执行后述的变换处理（S503）。
图15是表示空闲时进行变换处理的处理动作的流程图。
首先，微处理器206读取状态寄存器（Status Register）（S601），判断状态寄存器是否为表示空闲状态的值RDY（S602）。
在状态寄存器是RDY的情况下（S602，是），微处理器206执行后述的变换处理（S603）。
另一方面，在状态寄存器不是RDY的情况下（S602，否），微处理器结束处理。此外，在本实施方式中，可以从信息处理装置1的CPU的状态寄存器取得状态寄存器的值，也可以从微处理器206的状态寄存器取得状态寄存器的值。
图16是表示在一定时间内无指令时进行变换处理的处理动作的流程图。
首先，微处理器206读取状态寄存器（S701），判断状态寄存器是否为RDY（S702）。
在状态寄存器是RDY的情况下（S702，是），微处理器206起动计时器，待机规定的时间（S703），判断状态寄存器是否为RDY（S704）。
在状态寄存器为RDY的情况下（S704，是），微处理器206执行变换处理（S705）。
另一方面，在状态寄存器不是RDY的情况下（S704，否），微处理器206结束处理。
另外，在步骤S702的判断中，在状态寄存器不是RDY的情况下（S702，否），微处理器206结束处理。
如图14～图15所示，微处理器206以规定的条件作为触发条件（trigger）来执行变换处理。图17是表示图14的步骤S503、图15的步骤S603、图16的步骤S705所对应的变换处理动作的流程图。
首先，微处理器206从NAND闪存阵列101的根目录区域读取32Byte（S801），判断所读取的32Byte的1stByte是否为00h或E5h（S802）。
在1stByte是00h或E5h的情况下（S802，是），微处理器206判断所读取的32Byte是否为根目录区域的最末尾（S803）。
在32Byte是根目录区域的最末尾的情况下（S803，是），微处理器206结束处理。
另一方面，在所读取的32Byte不是根目录区域的最末尾的情况下（S803，否），微处理器206对当前指针（Current Pointer）添加32Byte并将其作为读取指针（Read Pointer）（S807），再次从根目录区域读取32Byte（S801）。
另外，在步骤802的判断中，1stByte既不是00h也不是E5h的情况下（S802，否），微处理器206执行后述的改写处理（S804），判断12thByte的5thbit是否为1（S805）。
在12thByte的5thbit是1的情况下（S805，是），微处理器206执行后述的子目录校验处理（S806），判断所读取的32Byte是否为根目录区域的最末尾（S803）。
另一方面，在12thByte的5thbit不是1的情况下（S805，否），微处理器206判断所读取的32Byte是否为根目录区域的最末尾（S803）。
接着，说明上述变换处理中的改写处理动作。图18是表示改写处理动作的流程图。此外，以下说明的处理对应于图17中的步骤S804，即，已从根目录区域读取32Byte。
首先，微处理器206从26thByte～27thByte参照集群地址（Cluster Address）N（S901），读取集群地址N所指定的数据的MLC标志（S902），判断MLC标志是否为Y（S903）。
在MLC标志是Y的情况下（S903，是），微处理器206判断集群地址N是否处于表示最后集群的FFF8h以上并且FFFFh以下（S904）。
在集群地址N处于FFF8h以上并且FFFFh以下的情况下（S904，是），微处理器206从集群地址N读取数据的下个集群地址N（S908），再次读取MLC标志（S902）。
另一方面，集群地址N不处于FFF8h以上并且FFFFh以下的情况下（S904，否），微处理器206结束处理。
另外，在步骤S903的判断中，在MLC标志不是Y的情况下（S903，否），微处理器206经由NAND接口单元205，从闪存阵列将数据读出至读出放大器/比较仪电路104，将所读取的数据存储在输入输出缓冲器107内，以4值在NAND闪存阵列101内写入数据（S906），将MLC标志设定为Y（S907），然后判断集群地址N是否处于表示最后集群的FFF8h以上并且FFFFh以下（S904）。
接着，说明上述变换处理中的子目录校验处理动作。图19是表示子目录校验处理动作的流程图。此外，以下说明的处理对应于图17中的步骤S806，即，已从根目录区域或图19的子目录区域读取32Byte。
首先，微处理器206从26thByte～27thByte参照集群地址N（S1001），从集群地址N所指定的子目录区域读取32Byte（S1002），判断1stByte是否为00h或E5h（S1003）。
在1stByte是00h或E5h的情况下（S1003，是），微处理器206判断集群地址N是否处于FFF8h以上并且FFFFh以下（S1004）。
在集群地址N处于FFF8h以上并且FFFFh以下的情况下（S1004，是），微处理器206结束处理。
另一方面，在集群地址N不处于FFF8h以上并且FFFFh以下的情况下（S1004，否），微处理器206从集群地址N读取子目录的下个集群地址N（S1007），再次从子目录区域读取32Byte（S1002）。
另外，在步骤S1003的判断中，在1stByte不是00h或E5h的情况下（S1003，否），微处理器206执行上述改写处理（S1005），判断12thByte的5thbit是否为1（S1006）。
在12thByte的5thbit是1的情况下（S1006，是），微处理器206从26thByte～27thByte读取下个子目录的集群地址N（S1001）。
另一方面，在12thByte的5thbit不是1的情况下（S1006，否），微处理器206判断集群地址N是否处于FFF8h以上并且FFFFh以下（S1004）。
通过上述处理，NAND闪存器10能够将以2值写入的数据改写为以4值写入。此外，虽然说明了将以2值写入的数据改写为以4值写入的情况，但也可以将以4值写入的数据改写为以2值写入。
接着，说明将本实施方式的NAND闪存器的使用量发送至主机的处理。图20是表示发送2值和多值各自的使用量的处理动作的流程图。
首先，微处理器206如果经由主机接口单元201而从主机接收到读取指令（S1101），则将用于对LSN进行计数的变量SN、用于对以2值保存的扇区进行计数的变量S、用于对以4值保存的扇区进行计数的变量M分别设为0（S1102），然后经由NAND接口单元205读取LSNSN的MLC标志（S1103），判断MLC标志是否为Y（S1104）。
在MLC标志不是Y的情况下（S1104，否），微处理器206判断MLC标志是否为N（S1105）。
在MLC标志不是N的情况下（S1105，否），微处理器206对变量SN加1（S1106），判断变量SN的值是否大于NAND闪存阵列101的扇区的最大值（S1107）。
在变量SN的值大于NAND闪存阵列101的扇区的最大值的情况下（S1107，是），微处理器206经由主机接口单元201将变量M的值发送至主机（S1108），并经由主机接口单元201将变量S的值发送至主机（S1109）。
另一方面，在变量SN的值处于NAND闪存阵列101的扇区的最大值以下的情况下（S1107，否），微处理器206再次经由NAND接口单元205来读取LSNSN的MLC标志（S1103）。
另外，在步骤S1105的判断中，在MLC标志是N的情况下（S1105，是），微处理器206对变量S加1（S1111），对变量SN加1（S1106）。
另外，在步骤S1104的判断中，在MLC标志是Y的情况下（S1104，是），微处理器206对变量M加1（S1110），对变量SN加1（S1106）。
通过上述那样发送以2值写入的扇区和以4值写入的扇区的各自的数量，主机能够基于变量M、变量S、扇区的信息量，来计算2值、4值各自的NAND闪存器10的使用量。另外，本实施方式的NAND闪存器10能够将2值的使用量变换为多值的使用量并将其发送至主机。图21是表示将2值的使用量变换为多值的使用量后将其发送至主机的处理动作的流程图。此外，步骤S1101～步骤S1111执行与图20相同的处理，因此省略说明，下面说明步骤S1112～步骤S1114。
在步骤S1107的判断中，在变量SN的值大于NAND闪存阵列101的扇区的数量的情况下（S1107，是），微处理器206将变量S的值乘2（S1112），对变量M的值加上变量S的值（S1113），然后经由主机接口单元201将变量M的值发送至主机（S1114）。
如上述，将以2值保存数据的扇区的数量乘2，再加上以4值保存数据的扇区的数量，由此能够计算出4值的使用量。另外，将以4值保存数据的扇区的数量除以2，再加上以2值保存数据的扇区的数量，由此能够计算出2值的使用量。
接着，说明空余容量计算处理。图22是表示空余容量计算处理动作的流程图。
首先，微处理器206经由主机接口单元201从主机接收读取指令（S1201），将用于对LSN进行计数的变量SN、用于对数据有效性为“Valid（有效）”的扇区进行计数的变量V、表示空余容量的变量E，分别设置为0（S1202），经由NAND接口单元205读取LSNSN的数据有效性（S1203），判断数据有效性是否为“Valid”（S1204）。
在数据有效性不是“Valid”的情况下（S1204，否），微处理器206对变量SN加1（S1205），判断变量SN的值是否大于NAND闪存阵列101的扇区的总数（S1106）。
在变量SN的值大于NAND闪存阵列101的扇区的最大值的情况下（S1206，是），将从扇区的最大值减去V的值之后的值作为E的值（S1207），将E的值除以2之后（S1208），将E的值发送至主机（S1209）。
另一方面，在变量SN的值处于NAND闪存阵列101的扇区的最大值以下的情况下（S1206，否），微处理器206再次经由NAND接口单元205读取LSNSN的数据有效性（S1203）。
另外，在步骤1204中，在数据有效性为“Valid”的情况下（S1204，是），微处理器206对V的值加1（S1210），对SN的值加1（S1205）。
通过上述动作，NAND闪存器10能够计算出以2值写入NAND闪存阵列101的情况下的空余容量。利用该以2值写入的情况下的空余容量，在以2值写入数据的情况下写入了空余容量以上的信息量的数据时，能够对主机发送出错。图23是表示针对空余容量以上的数据返回出错的处理动作的流程图。
首先，微处理器206经由主机接口单元201从主机接收写入指令（S1301），然后检查空余容量（S1302），将空余容量代入变量E（S1303），判断由主机发送的数据是否比E的值大（S1304）。
在由主机发送的数据处于E的值以下的情况下（S1304，否），微处理器206经由NAND接口单元205将数据写入NAND闪存阵列101（S1305）。
另一方面，在由主机发送的数据比E的值大的情况下（S1304，是），微处理器206经由主机接口单元201向主机发送出错（S1306）。
通过以上的动作，本实施方式的NAND闪存器10能够基于写入的数据的属性信息，来切换以2值或4值写入。
接着，说明阈值修正处理。在该阈值修正处理中，例如针对设定为2值的某属性，设定为4值，则以前写入的数据与当前设定不一致，在此情况下，基于写入的数据的属性和MLC标志以及当前设定表，将以2值写入的数据改写为以4值写入。图24是表示阈值修正处理动作的流程图。
首先，微处理器206经由主机接口单元201从主机接收修正指令（S1701），参照已写入NAND闪存阵列101的数据（S1702），判断数据是否为目录数据（S1703）。
在数据是目录数据的情况下（S1703，是），微处理器206参照数据的属性信息（S1704），判断属性是否在当前设定中是应该以4值写入的属性，即，判断是否为“Archive”（S1705，阈值变换步骤）。
在属性不是“Archive”的情况下（S1705，否），微处理器206将目录数据写入NAND闪存阵列101（S1706）。
另一方面，在属性是“Archive”的情况下（S1705，是），微处理器206参照数据的MLC标志（S1708，阈值变换步骤），判断MLC标志是否设定为Y（S1709，阈值变换步骤）。
在MLC标志没有设定为Y的情况下（S1709，否），微处理器206将已写入NAND闪存阵列101的数据暂存在输入输出缓冲器107中（S1710），然后以4值将暂存的数据写入NAND闪存阵列101（S1711，阈值变换步骤），将已写入的数据的MLC标志设定为Y（S1712），将目录数据写入NAND闪存阵列101（S1706）。
另一方面，在MLC标志已设定为Y的情况下（S1709，是），微处理器206将目录数据写入NAND闪存阵列101（S1706）。
另外，在步骤S1703的判断中，在数据不是目录数据的情况下，微处理器206以2值将数据写入NAND闪存阵列101（S1707）。
如上述，通过对属性和MLC标志进行比较，例如，在针对被设定为以2值写入的属性信息，将设定变更为以4值写入的情况下，以遵循当前设定的值而将数据保存在NAND闪存阵列101中。此外，在图24中，说明了在将2值的数据改写为4值的情况，但同样地，在应该以2值写入的数据被以4值写入的情况下，也可以读取以4值写入的数据，然后以2值保存在NAND闪存阵列101中。
第二实施方式
第一实施方式的NAND闪存器基于属性信息来切换2值和4值，但是本实施方式的NAND闪存器基于NAND闪存阵列的空余容量来切换2值和4值。此外，本实施方式的NAND闪存器的结构与第一实施方式的NAND闪存器相同，只是动作不同。以下，说明与第一实施方式的NAND闪存器不同的动作。图25是表示第二实施方式中的写入处理动作的流程图。此外，在本实施方式中，NAND闪存器的容量为2值方式下的32MB，在2值方式的空余容量为16MB以下的情况下，将向单元写入的值切换为4值。
首先，微处理器206如果经由主机接口单元201而从主机接收到写入指令（S1401），则执行图22所示的空余容量计算处理（S1402），判断空余容量是否比16MB多（S1403，阈值决定步骤）。
在空余容量比16MB多的情况下（S1403，是），微处理器206以2值将暂存在输入输出缓冲器107中的数据写入NAND闪存阵列（S1404，写入步骤），将已写入NAND闪存阵列101中的数据的扇区的冗余数据区即备用区的MLC标志设为N（S1405）。
另一方面，在空余容量处于16MB以下的情况下（S1403，否），微处理器206以4值将暂存在输入输出缓冲器107中的数据写入NAND闪存阵列（S1406，写入步骤），将已写入NAND闪存阵列101中的数据的扇区的冗余数据区即备用区的MLC标志设为Y（S1407）。
通过以上的动作，本实施方式的NAND闪存器10能够基于空余容量来切换2值和4值，在空余容量比一定量多的情况下，以可靠性高的2值来写入数据，在空余容量在一定量以下的情况下，以能够保存更大容量数据的4值来写入数据，由此，能够同时实现可靠性和大容量。
第三实施方式
第二实施方式的NAND闪存器基于空余容量来切换2值和4值，但本实施方式的NAND闪存器基于NAND闪存阵列的单元中的写入次数来切换2值和4值。此外，本实施方式的NAND闪存器的结构与第一实施方式和第二实施方式的NAND闪存器相同，只是动作不同。以下，说明与第二实施方式的NAND闪存器不同的动作。图26是表示第三实施方式中的写入处理动作的流程图。此外，在本实施方式中，为了方便说明，将NAND闪存器的写入次数的限度设定为4000次，如果写入次数比2000少则以4值写入，在写入次数处于2000以上的情况下将写入单元中的值切换为2值。
首先，微处理器206如果经由主机接口单元201而从主机接收到写入指令（S1501），则存照图8所示的表示写入次数的信息，即参照WF（S1502），判断写入次数是否比2000次少（S1503，阈值决定步骤）。
在写入次数比2000次少的情况下（S1503，是），微处理器206以4值将暂存在输入输出缓冲器107中的数据写入NAND闪存阵列（S1504，写入步骤），然后将写入NAND闪存阵列101中的数据的扇区的冗余数据区即备用区的MLC标志设定为Y（S1505），然后对MF加1（S1506）。
另一方面，在写入次数处于2000次以上的情况下（S1503，否），微处理器206以2值将暂存在输入输出缓冲器107中的数据写入NAND闪存阵列（S1507，写入步骤），然后将写入NAND闪存阵列101中的数据的扇区的冗余数据区即备用区的MLC标志设定为Y（S1508），然后对MF加1（S1506）。
通过以上的动作，本实施方式的NAND闪存器10基于写入次数来切换2值和4值，由此对写入次数少的单元以4值进行写入，对写入次数多的单元以2值写入，即，对逐渐恶化的单元以可靠性高的2值进行写入，由此，能够同时实现可靠性和大容量。
第四实施方式
第三实施方式的NAND闪存器基于写入次数来切换2值和4值，但本实施方式的NAND闪存器基于NAND闪存阵列的单元的出错状况来切换2值和4值。此外，本实施方式的NAND闪存器的结构与第一实施方式、第二实施方式和第三实施方式的NAND闪存器相同，只是动作不同。以下，说明与第三实施方式的NAND闪存器不同的动作。图27是表示第四实施方式中的写入处理动作的流程图。此外，本实施方式中的出错，是指在上述数据的读取中，由读出放大器/比较仪电路返回的出错信息，接收了该出错信息的微处理器206将接收出错信息的扇区的冗余数据区即备用区的EI设定为1。
首先，微处理器206如果经由主机接口单元201而从主机接收到写入指令（S1601），则参照图8所示的表示出错状况的信息，即，参照EI（S1602），判断EI是否为0（S1603，阈值决定步骤）。
在EI为0的情况下（S1603，是），微处理器206以4值将暂存在输入输出缓冲器107中的数据写入NAND闪存阵列（S1604，写入步骤），然后将写入NAND闪存阵列101中的数据的扇区的冗余数据区即备用区的MLC标志设为Y（S1605）。
另一方面，在EI不是0的情况下（S1603，否），微处理器206以2值将暂存在输入输出缓冲器107中的数据写入NAND闪存阵列（S1606，写入步骤），然后将写入NAND闪存阵列101中的数据的扇区的冗余数据区即备用区的MLC标志设为N（S1507）。
通过以上的动作，本实施方式的NAND闪存器10对没有出错的单元以4值写入数据，对存在出错的单元，即，对逐渐恶化的单元以2值写入数据，由此，能够同时实现可靠性和大容量。
此外，在上述第一实施方式、第二实施方式、第三实施方式和第四实施方式中，由控制IC20的微处理器206来执行上述处理，但也可以由信息处理装置1所具有的CPU来执行这些处理。此时，将作为处理结果的各种参数暂时存储在控制IC20的控制寄存器202中。另外，2值和4值的切换只是一例，例如也可以是2值和8值等。
产业上的可利性
如上说明，通过应用本发明，能够基于管理信息以2值或多值来保存数据。

Claims (6)

1.一种半导体存储装置，其特征在于，具有：
多个单元，能够存储数据，
阈值决定部，基于规定的管理信息，把要写入所述多个单元中的每个单元的值决定为1位二进制数或2位以上的二进制数，基于所决定的要写入所述多个单元中的每个单元的值来决定阈值，所述规定的管理信息是用于管理数据的信息，
写入部，基于由所述阈值决定部决定的阈值，向所述多个单元写入所述数据，
检测部，用于检测属性信息来作为所述规定的管理信息，所述属性信息是附加在所述数据上的表示该数据的属性的信息；
所述阈值决定部基于由所述检测部检测出的数据的属性信息，把要写入所述多个单元中的每个单元的值决定为1位二进制数或2位以上的二进制数。
2.如权利要求1所述的半导体存储装置，其特征在于，
还具有阈值变换部，该阈值变换部用于，在所述多个单元中存储有所述数据的单元的阈值与由所述阈值决定部基于该数据的属性信息来决定的当前阈值不一致的情况下，读取已写入所述多个单元中的数据，基于由所述阈值决定部根据该数据的属性信息来决定的阈值，再次向所述多个单元写入所述数据。
3.一种控制装置，对由能够存储数据的多个单元构成的半导体存储装置进行控制，其特征在于，具有：
阈值决定部，基于规定的管理信息，把要写入所述多个单元中的每个单元的值决定为1位二进制数或2位以上的二进制数，基于所决定的要写入所述多个单元中的每个单元的值来决定阈值，所述规定的管理信息是用于管理数据的信息，
写入部，基于由所述阈值决定部决定的阈值，向所述多个单元写入所述数据，
检测部，用于检测属性信息来作为所述规定的管理信息，所述属性信息是附加在所述数据上的表示该数据的属性的信息；
所述阈值决定部基于由所述检测部检测出的数据的属性信息，把要写入所述多个单元中的每个单元的值决定为1位二进制数或2位以上的二进制数。
4.如权利要求3所述的控制装置，其特征在于，
还具有阈值变换部，该阈值变换部用于，在所述多个单元中存储有所述数据的单元的阈值与由所述阈值决定部基于该数据的属性信息来决定的当前阈值不一致的情况下，读取已写入所述多个单元中的数据，基于由所述阈值决定部根据该数据的属性信息来决定的阈值，再次向所述多个单元写入所述数据。
5.一种控制方法，对由能够存储数据的多个单元构成的半导体存储装置进行控制，其特征在于，包括：
阈值决定步骤，基于规定的管理信息，把要写入所述多个单元中的每个单元的值决定为1位二进制数或2位以上的二进制数，基于所决定的要写入所述多个单元中的每个单元的值，来决定阈值，所述规定的管理信息是用于管理数据的信息，
写入步骤，基于由所述阈值决定步骤决定的阈值，向所述多个单元写入所述数据，
检测步骤，用于检测属性信息来作为所述规定的管理信息，所述属性信息是附加在所述数据上的表示该数据的属性的信息；
所述阈值决定步骤基于由所述检测步骤检测出的数据的属性信息，把要写入所述多个单元中的每个单元的值决定为1位二进制数或2位以上的二进制数。
6.如权利要求5所述的控制方法，其特征在于，
还包括阈值变换步骤，该阈值变换步骤用于，在所述多个单元中存储有所述数据的单元的阈值与由所述阈值决定步骤基于该数据的属性信息来决定的当前阈值不一致的情况下，读取已写入所述多个单元中的数据，基于由所述阈值决定步骤根据该数据的属性信息来决定的阈值，再次向所述多个单元写入所述数据。
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