CN102324249B - K值存储单元嵌入dram的二多转换电路及其构建方法 - Google Patents

Abstract

本发明公开一种K值存储单元嵌入DRAM的二多转换电路BMVC_K及其构建方法。方法具体为：二多转换电路BMVC_K由选通信号形成电路、二极管接通控制电路及电源组成，BMVC_K有一位K值输出Y_WRj和k+1位2值输入b_j+k、·····b_j+2、b_j+1、b_j，输入信号为K个2-K进制码：(0)₂、(1)₂、(2)₂、·····、(F-1)₂、(F)₂；该K个2-K进制码(0)₂～(F)₂依次为采用k+1位2进制码来表示K个正整数0～F，F＝K-1＝2^k+r，k＝2，3，4·····，r＝0，1，2·······(2^k-2)，(2^k-1)；本发明的构建方法简单实用，适合于任意K值，包括10值和16值。

Description

K值存储单元嵌入DRAM的二多转换电路及其构建方法

技术领域

本发明属于数字集成电路领域，具体地说是一种K值存储单元嵌入DRAM的二多转换电路及其构建方法。

技术背景

随着MOS集成电路技术的飞速发展，集成规模越来越大，集成度越来越高，VLSI(超大规模集成电路)出现一些不足：①首先在VLSI基片上，布线却占用70％以上的硅片面积；在可编程逻辑器件(如FPGA和CPLD)中也需有大量可编程内部连线(包括可编程连接开关，如熔丝型开关、反熔丝型开关、浮栅编程元件等)，将各逻辑功能块或输入/输出连接起来，完成特定功能的电路，布线(包括编程连接开关)占了材料很大的成本。减少布线成本的比重成为十分重要的问题。②从信息传输方面看，采用多值信号可减少连线数；对每根连线传输数字信息，二值信号是携带信息量最低的一种，多值信号携带信息量大于二值信号。③从信息存储方面看，采用多值信号可提高信息存储密度，特别是利用MOS管栅极电容存储信息(用于动态随机存取存储器DRAM中)，因同一电容存储信息量多值比二值大，多值DRAM比二值DRAM可大大提高信息存储密度。目前多值器件的研制已广泛开展，东芝与Sandisk公司通过70nm的CMOS技术和2bit/单元的多值技术相配合，在146mm²的芯片上实现了8Gbit的存储容量；东芝与美国SanDisk发表了通过采用43nm工艺和2bit/单元多值技术实现的16gbitNAND闪存。三星开发的8Gbit产品采用63nm的CMOS技术和2bit/单元的多值技术。4值存储器的研制成功和商品化是多值研究的重要的一步，但需要控制或改变管的开关阈值V_tn，改变阈值方法是在半导体制造工艺中用多级离子注入技术，或控制浮游栅极存储的电子量等方法控制阈值。尚未发现有多于4值的DRAM的研制成功。

半导体存储器可以分为只读存储器ROM和随机存储器RAM。而RAM又分为双极型和MOS型两类。双极型RAM工作速度高，但制造工艺复杂、功耗大、集成度低，主要用于高速工作的场合。MOS型RAM又分为静态随机存取存储器SRAM和动态随机存取存储器DRAM(Dynamic Random Access Memory)两种。DRAM存储信息的原理是基于MOS管栅极电容的电荷存储效应。由于栅极存储电容的容量很小(通常至多几皮法)，而漏电流又不可能绝对等于零，所以电荷保存的时间有限；为了及时补充漏掉的电荷以避免存储的信号丢失，必须定时给栅极存储电容补充电荷，通常将这种操作称为刷新或再生，DRAM工作时必须辅以必要的刷新控制电路。DRAM是由大的矩形存储单元阵列与用来对阵列读和写的支持性逻辑电路，以及维持存储数据完整性的刷新电路等组成。在DRAM中最简单的可用单管动态存储单元。存储单元是按行、列排成矩阵式结构，用两个译码电

路分别译码。X向译码称为行译码，其输出线X_i称为字线，它选中存储矩阵中一行的所有存储单元。Y向译码又称为列译码，其输出线Y_j称为位线。一般将DRAM设计为字长L_w位(即一字有L_w位，如1位，4位，8位或N位)，对地址译码器译输出X_i和Y_j输出有效时，同时被选中一字的L_w个(如1位，4个，8个或N个)存储单元，使这些被选中的存储单元经读/写控制电路进行读写操作，并且在每次读出数据的同时完成了对存储单元原来所存数据的恢复。DRAM读写控制电路控制数据信息输入输出.外界对存储器的控制信号有读信号R_D、写信号W_R和片选信号C_S等等。DRAM的输入输出数据的位数有1位，2位，4位或N位。除多位输入输出外，为了提高集成度的同时减少器件引脚的数目，大容量DRAM常常采用1位输入、1位输出和地址分时输入的方式，相应的有输入缓冲器，输出缓冲器和输出锁存器等。

现有技术和存在问题：

1.在二值DRAM存储矩阵中嵌入K值存储单元(K＞4)是困难重重的，二值数据是按存储电容的电荷的有和无来决定的，很容易读出；K值存储单元主要部分是源极跟随器，结构极简单，但K值信号读出和写入要区分出量级，常规放大器对多值信号容易形成严重失真，常规读出放大器方法很难读出和写入多值信号，很难实现可嵌入二值DRAM存储矩阵的8值和任意K值DRAM的存储单元电路，尚未发现有多于4值的DRAM的研制成功，其原因不在K值存储单元本身；而在于多值信号读出和写入，特别是将K值存储单元嵌入二值DRAM中，不能按习惯方法单纯考虑结构极简单的K值存储单元，要在保持二值DRAM基本特长不变的前提下，考虑支持K值存储单元嵌入二值DRAM存储矩阵的二值-多值转换电路和多值-二值转换电路的构建方法，及其与二值DRAM存储矩阵相配合的问题。

2.在实现多值电路，包括实现二值-多值转换电路和多值-二值转换电路，已有技术控制MOS管阈值有很大的缺点：①只能控制阈值的幅度，不能实现MOS管阈区间的开启性质，例如要求PMOS管仅当输入在规定的电压范围(区间)内才导通，称此电压范围为带

区间，或当输入在带区间内PMOS管截止，类似有当输入在高区间MOS管导通，及当输入在低区间PMOS管导通。多值逻辑门须有多种开启性质的MOS管，才能使多值电路结构最简，然而目前只控制阈值幅度的工艺，使多值电路结构差别很大，结构复杂，影响其实现。②控制阈值的幅度有限(因离子注入浓度是有限的)，开启分辨率很低；而且工艺中控制阈值幅度常会改变MOS管的性能，例如阈值电压的降低回导致切断电流的剧增，阈值电压的调整对管的性能和稳定性有影响，稳定的V_tn和V_tp非常重要。对多值记忆，注入浮游栅极的电子量是连续变化的，需极精细地控制，各门槛电压电平尚达不到准稳定状态。因此目前实用的电压型多值电路不大于4值电路，更多值电路应用较困难。③需要增加离子注入额外的工序，只能在半导体制造工艺中控制阈值，既增加工艺复杂性，又不能后由用户来控制阈值，或对阈值用户不可编程。

发明内容

本发明目的是公开一种K值存储单元嵌入DRAM的二多转换电路及其构建方法。上述的目的通过以下的技术方案实现：

1.本发明的一种K值存储单元嵌入DRAM的二多转换电路的构建方法是这样执行的：所述的二多转换电路是一种将2值信号转换为K值信号的二多转换电路BMVC_K，BMVC_K由选通信号形成电路和二极管接通控制电路及电源三部分组成，BMVC_K有一位K值输出Y_WRj和k+1位2值输入b_j+k、……b_j+2、b_j+1、b_j，输入信号为2-K进制码：(0)₂、(1)₂、(2)₂、……、(F-1)₂、(F)₂；该K个2-K进制码(0)₂～(F)₂依次为采用k+1位2进制码来表示K个正整数0～F，F＝K-1＝2^k+r，k＝2，3，4……，r＝0，1，2………(2^k-2)，(2^k-1)；所述的K值存储单元嵌入DRAM的二多转换电路BMVC_K的构建方法为：

①对2-K进制码除全0的(0)₂外，按数值从小到大的顺序写出F个2-K进制码(1)₂～(F)₂，依次表示为b_j+kb_j+k-1b_j+k-2…b_j+3b_j+2b_j+1b_j＝000…0001、000…0010、000…0011、000…0100、000…0101、000…0110、000…0111、000…1000、…………、Num；其中Num为2-K进制码最大值(F)₂，当r＝0时，Num＝(2^k)₂＝100…0000，即最高位是1，其余低位全是0，当r＝1时，Num＝(2^k+1)₂＝100…0001，当r＝2时，Num＝(2^k+2)₂＝100…0010，………，当r＝(2^k-2)时，Num＝(2^k+1-2)₂＝1111…1110，当r＝(2^k-1)时，Num＝(2^k+1-1)₂＝1111…1111，即k+1位全是1；

②对上述写出的每个2-K进制码，将b_j+kb_j+k-1…b_j+3b_j+2b_j+1b_j按位考虑，凡是2-K进制码中1的位对应的变量都保留，其余变量删去，由此根据上述写出的2-K进制码从小到大的顺序依次得出F个积项S₁～S_F为：

S₁＝b_j、S₂＝b_j+1、S₃＝b_j+1b_j、S₄＝b_j+2、S₅＝b_j+2b_j、S₆＝b_j+2b_j+1、S₇＝b_j+2b_j+1b_j、S₈＝b_j+3、……………、S_F＝S(Num)；当r＝0时，S(Num)＝b_j+k，当r＝1时，S(Num)＝b_j+kb_j，即除最高位b_j+k外的其余低位变量和S_r变量相同，其中S_r＝S₁，以下有同样的特点，当r＝2时，S(Num)＝b_j+kb_j+1，…………，当r＝(2^k-2)时，S(Num)＝b_j+kb_j+k-1b_j+k-2…b_j+3b_j+2b_j+1，当r＝(2^k-1)时，S(Num)＝b_j+kb_j+k-1b_j+k-2…b_j+3b_j+2b_j+1b_j，此b_j+kb_j+k-1b_j+k-2…b_j+3b_j+2b_j+1b_j有从b_j到b_j+k全部k+1位变量(简述为k+1位变量全有)；

③依次对S₁～S_F取反，得出F个选通门的逻辑式f_j1～f_jF为：

$f_{j1}=\stackrel{\‾}{b_j},f_{j2}=\stackrel{\‾}{b_{j+1}},f_{j3}=\stackrel{\‾}{b_{j+1}{b}_j},f_{j4}=\stackrel{\‾}{b_{j+2}},f_{j5}=\stackrel{\‾}{b_{j+2}{b}_j},f_{j6}=\stackrel{\‾}{b_{j+2}{b}_{j+1}},f_{j7}=\stackrel{\‾}{b_{j+2}{b}_{j+1}{b}_j},f_{j8}=\stackrel{\‾}{b_{j+3}},...$ $..........,f_{\mathrm{jF}}=\stackrel{\‾}{S_F}=\stackrel{\‾}{S\left(\mathrm{Num}\right)};$ 当r＝0时， $f_{\mathrm{jF}}=\stackrel{\‾}{S_F}=\stackrel{\‾}{b_{j+k}},$ 当r＝1时， $f_{\mathrm{jF}}=\stackrel{\‾}{S_F}=\stackrel{\‾}{b_{j+k}{b}_j},$ 当r＝2时， $f_{\mathrm{jF}}=\stackrel{\‾}{S_F}=\stackrel{\‾}{b_{j+k}{b}_{j+1}},$ ……………，当r＝(2^k-2)时， $f_{\mathrm{jF}}=\stackrel{\‾}{S_F}=\stackrel{\‾}{b_{j+k}{b}_{j+k-1}{b}_{j+k-2}...b_{j+3}{b}_{j+2}{b}_{j+1}},$ 当r＝(2^k-1)时， $f_{\mathrm{jF}}=\stackrel{\‾}{S_F}=\stackrel{\‾}{b_{j+k}{b}_{j+k-1}{b}_{j+k-2}...b_{j+3}{b}_{j+2}{b}_{j+1}{b}_j},$ 此 $\stackrel{\‾}{b_{j+k}{b}_{j+k-1}{b}_{j+k-2}...b_{j+3}{b}_{j+2}{b}_{j+1}{b}_j}$ 即非运算下有从b_j到b_j+k全部k+1位变量(简述为非运算下的k+1位变量全有)；上述F个逻辑式f_j1～f_jF各自为数码(1)₂～(F)₂派生逻辑式)；

④F个选通门的逻辑式f_j1～f_jF形成F个选通门f_j1～f_jF，选通信号形成电路由F个选通门f_j1～f_jF构成；选通门f_j1～f_jF各自为数码(1)₂～(F)₂派生选通门；F个选通门具有1∶0阶梯特性输出，所述的1∶0阶梯特性输出就是：当输入信号为2-K进制码(U)₂时，对小于K的任意正整数V＞U，任意数码(V)₂派生选通门f_jv的输出全都是高电平，而数码(U)₂派生选通门f_jU的输出是低电平，即输出f_jF＝1，f_jF-1＝1，……f_jU+2＝1，f_jU+1＝1，f_jU＝0；其中等于1的式的个数为F-U，F-U为选通门f_jU的1∶0长度n_d，上述等式表明输出f_jF依次到f_jU+1共n_d个输出都为1，紧接着f_jU输出为0，简述为输出f_jF依次到f_jU所呈现的由n_d个1到0，称此为1∶0阶梯特性输出(即上述输出f_jF依次到f_jU所呈现的由n_d个1到0即为1∶0阶梯特性输出；注：只考虑输出依次为n_d个1到第1个输出为0)；选通门f_jF的n_d为0，选通门f_j(F-1)的n_d为1，选通门f_j(F-2)的n_d为2，…………选通门f_j3的n_d为F-3，选通门f_j2的n_d为F-2，选通门f_j1的n_d为F-1；

⑤选通信号形成电路输出F个选通信号f_j1～f_jF，并输送到二极管接通控制电路，二极管接通控制电路中有一列串联二极管，F个选通信号按1∶0阶梯特性输出用开关方式控制V_DC和Y_WRj间接通串联二极管的数量n_d，n_d＝0，1，2，3……(F-2)，(F-1)，电源V_DC经过n_d个导通状态的串联二极管连接到Y_WRj，二极管导通压降为V_d，于是Y_WRj输出电压V_YWRj＝V_DC-n_dV_d；F个n_d决定Y_WRj有F个输出值，此外还有V_DC与Y_WRj间开路得出V_YWRj＝V_SS，所以Y_wRj输出电压V_YWRj总共有F+1＝K个，其中V_DC为最高电源电压，V_SS为最低电源电压，V_DC-V_SS＝FV_d+Δ，Δ为K值存储单元电路特性要求补偿的偏移量；由此完成BMVC_K的K个2-K进制码输入产生Y_WRj的K值输出；

当输入信号有输入约束条件时二多转换电路BMVC_K的构建方法仍成立。

注：所述的开关方式对PMOS管为低电平导通，高电平截止；对NMOS管为高电平导通，低电平截止。

2.根据上述的一种K值存储单元嵌入DRAM的二多转换电路的构建方法形成的本发明的一种K值存储单元嵌入DRAM的二多转换电路BMVC_K是这样实现的：所述的二多转换电路BMVC_K由选通信号形成电路和二极管接通控制电路及电源三部分组成，所述的二极管接通控制电路包括F-1个串联二极管D_a2～D_aF和F个PMOS管Q_a1～Q_aF，形成一个梯形网络：二极管D_ai的正极接管Q_ai-1的漏极，二极管D_ai的负极接管Q_ai的漏极，i＝2，3，4，……，F-1，F；二极管导通压降为V_d，管Q_aF的漏极接电流源I_j的一端，该连接处为BMVC_K输出Y_WRj，I_j的另一端接最低电源电压V_SS，电流I_j由Y_WRj流向V_SS；管Q_a1～Q_aF的源极接最高电源电压V_DC，管Q_a1～Q_aF的栅极各自接F个选通门输出f_j1～f_jF，V_DC和V_SS满足V_DC-V_SS＝FV_d+Δ，Δ为K值存储单元电路特性要求补偿的偏移量；F个选通门按各自逻辑式得出：门f_j1是输入为b_j的非门，门f_j2是输入为b_j+1的非门，门f_j3是输入为b_j+1、b_j的与非门，门f_j4是输入为b_j+2的非门，门f_j5是输入为b_j+2、b_j的与非门，门f_j6是输入为b_j+2、b_j+1的与非门，门f_j7是输入为b_j+2、b_j+1、b_j的与非门，门f_j8是输入为b_j+3的非门，……………，门f_jF；当r＝0时，门f_jF是输入为b_j+k的非门，当r＝1时，门f_jF是输入为b_j+k、b_j的与非门，当r＝2时，门f_jF是输入为b_j+k、b_j+1的与非门，……………，当r＝(2^k-2)时，门f_jF是k个输入为b_j+k、b_j+k-1、b_j+k-2、…b_j+3、b_j+2、b_j+1的与非门，当r＝(2^k-1)时，门f_jF是k+1个输入为b_j+k、b_j+k-1、b_j+k-2、…b_j+3、b_j+2、b_j+1、b_j的与非门；基于F个选通门具有1∶0阶梯特性输出，BMVC_K输入输出关系为：①当输入b_j+k…b_j+1b_j为(0)₂时，f_jF＝f_jF-1＝……＝f_j2＝f_j1＝1，F个PMOS管Q_a1～Q_aF截止，得出Y_WRj输出电压V_YWRj＝V_SS，②当输入f_j+k…b_j+1b_j为(1)₂时，f_jF＝f_jF-1＝……＝f_j3＝f_j2＝1，f_j1＝0，管Q_a1导通，F-1个管Q_a2～Q_aF截止，V_DC经F-1个导通状态的串联二极管D_a2～D_aF接通Y_WRj，得出V_YWRj＝V_DC-(F-1)V_d，③当输入b_j+k…b_j+1b_j为(U)₂时，U＝2～(F-1)，则f_jF＝f_jF-1＝……＝f_jU+2＝f_jU+1＝1，f_jU＝0，管Q_aU导通，n_d个管Q_aU+1～Q_aF截止，V_DC经n_d个导通状态的串联二极管接通Y_WRj，得出V_YWRj＝V_DC-n_dV_d，n_d＝(F-U)＝(F-2)～1，④当输入b_j+k…b_j+1b_j为(F)₂时，f_jF＝0，管Q_aF

导通，V_DC直接连通Y_WRj，得出V_YWRj＝V_DC；Y_WRj输出电压V_YWRj总共有K个：V_SS，V_DC-(F-1)V_d，V_DC-(F-2)V_d，…………，V_DC-2V_d，V_DC-V_d，V_DC，由此完成‘由BMVC_K的K个2-K进制码输入产生Y_WRj的K值输出’的功能。

本发明K值存储单元嵌入DRAM的二多转换电路及其构建方法还有这样一些技术特征：

(1)根据上述2所述的一种K值存储单元嵌入DRAM的二多转换电路BMVC_K，在所述的二多转换电路BMVC_K中取K＝10，得出2-10转换电路BMVC₁₀，BMVC₁₀由选通信号形成电路和二极管接通控制电路及电源三部分组成，所述的二极管接通控制电路包括8个串联二极管D_a2～D_a9和9个PMOS管Q_a1～Q_a9，形成一个梯形网络：二极管D_ai的正极接管Q_ai-1的漏极，二极管D_ai的负极接管Q_ai的漏极，i＝2，3，4，……，8，9，其中管Q_a9的漏极接电流源I_j的一端，该连接处为BMVC₁₀输出Y_WRj，I_j的另一端接最低电源电压V_SS，电流I_J由Y_WRj流向V_SS；管Q_a1～Q_a9的源极接最高电源电压V_DC，管Q_a1～Q_a9的栅极各自接9个选通门输出f_j1～f_j9，V_DC-V_SS＝9V_d+Δ，二极管导通压降为V_d，Δ为10

值存储单元电路特性要求补偿的偏移量；9个选通门按各自逻辑式得出：门f_j1是输入为b_j的非门，门f_j2是输入为b_j+1的非门，门f_j3是输入为b_j+1、b_j的与非门，门f_j4是输入为b_j+2的非门，门f_j5是输入为b_j+2、b_j的与非门，门f_j6是输入为b_j+2、b_j+1的与非门，门f_j7是输入为b_j+2、b_j+1、b_j的与非门，门f_j8是输入为b_j+3的非门，门b_j9是输入为b_j+3、b_j的与非门；基于9个选通门具有1∶0阶梯特性输出，BMVC₁₀输入输出关系为：①当输入b_j+3b_j+2b_j+1b_j为0000时，f_j9＝f_j8＝……＝f_j2＝f_j1＝1，9个PMOS管Q_a1～Q_a9截止，得出Y_WRj输出电压V_YWRj＝V_SS，②当输入b_j+3b_j+2b_j+1b_j为0001时，f_j9＝f_j8＝……＝f_j3＝f_j2＝1，f_j1＝0，管Q_a1导通，8个管Q_a2～Q_a9截止，V_DC经8个导通状态的串联二极管D_a2～D_a9接通Y_WRj，得出V_YWRj＝V_DC-8V_d，③当输入b_j+3b_j+2b_j+1b_j为(U)₂时，U＝2～8，即(U)₂＝0010～1000，则f_j9＝f_j8＝……＝f_jU+2＝f_jU+1＝1，f_jU＝0，管Q_aU导通，n_d个管Q_aU+1～Q_aF截止，V_DC经n_d个导通状态的串联二极管接通Y_WRj，得出V_YWRj＝V_DC-n_dV_d，n_d＝(9-U)＝7～1，④当输入b_j+3b_j+2b_j+1b_j为1001时，b_j9＝0，管Q_a9导通，输出Y_WRj直接连通V_DC，得出V_YWRj＝V_DC；Y_WRj输出电压V_YWRj总共有10个：V_SS，V_DC-8V_d，V_DC-7V_d，…………V_DC-2V_d，V_DC-V_d，V_DC；由此完成‘由BMVC₁₀的10个2-10进制码输入产生Y_WRj的10值输出’的功能。

(2)根据上2所述的一种K值存储单元嵌入DRAM的二多转换电路BMVC_K，在所述的二多转换电路BMVC_K中取K＝16，得出2-16转换电路BMVC₁₆，BMVC₁₆由选通信号形成电路和二极管接通控制电路及电源三部分组成，所述的二极管接通控制电路包括14个串联二极管D_a2～D_a15和15个PMOS管Q_a1～Q_a15，形成一个梯形网络：二极管D_ai的正极接管Q_ai-1的漏极，二极管D_ai的负极接管Q_ai的漏极，i＝2，3，4，……，14，15，其中管Q_a15的漏极接电流源I_j的一端，该连接处为BMVC₁₆输出Y_WRj，I_j的另一端接最低电源电压V_SS，电流I_j由Y_WRj流向V_SS；管Q_a1～Q_a15的源极接最高电源电压V_DC，管Q_a1～Q_a15的栅极各自接15个选通门输出f_j1～f_j15，V_DC-V_SS＝15V_d+Δ，二极管导通压降为V_d，Δ为16值存储单元电路特性要求补偿的偏移量；15个选通门按各自逻辑式得出：门f_j1是输入为b_j的非门，门f_j2是输入为b_j+1的非门，门f_j3是输入为b_j+1、b_j的与非门，门f_j4是输入为

b_j+2的非门，门f_j5是输入为b_j+2、b_j的与非门，门f_j6是输入为b_j+2、b_j+1的与非门，门f_j7是输入为b_j+2、b_j+1、b_j的与非门，门f_j8是输入为b_j+3的非门，门f_j9是输入为b_j+3、b_j的与非门，门f_j10是输入为b_j+3、b_j+1的与非门，门f_j11是输入为b_j+3、b_j+1、b_j的与非门，门f_j12是输入为b_j+3、b_j+2的与非门，门f_j13是输入为b_j+3、b_j+2、b_j的与非门，门f_j14是输入为b_j+3、b_j+2、b_j+1的与非门，门f_j15是输入为b_j+3、b_j+2、b_j+1、b_j的与非门；基于15个选通门具有1∶0阶梯特性输出，BMVC₁₆输入输出关系为：①当输入b_j+3b_j+2b_j+1b_j为0000时，f_j15＝f_j14＝……＝f_j2＝f_j1＝1，15个PMOS管Q_a1～Q_a15截止，得出Y_WRj输出电压V_YWRj＝V_SS，②当输入b_j+3b_j+2b_j+1b_j为0001时，f_j15＝f_j14＝……＝f_j3＝f_j2＝1，f_j1＝0，管Q_a1导通，14个管Q_a2～Q_a15截止，V_DC经14个导通状态的串联二极管D_a2～D_a15接通Y_WRj，得出V_YWRj＝V_DC-14V_d，③当输入b_j+3b_j+2b_j+1b_j为(U)₂时，U₂＝2～14，即(U)₂＝0010～1110，则f_j15＝f_j14＝……＝f_jU+2＝f_jU+1＝1，f_jU＝0，管Q_aU导通，n_d个管Q_aU+1～Q_a15截止，V_DC经n_d个导通状态的串联二极管接通Y_WRj，

得出V_YWRj＝V_DC-n_dV_d，n_d＝(15-U)＝13～1，④当输入b_j+3b_j+2b_j+1b_j为1111时，f_j15＝0，管Q_a15导通，V_DC直接连通Y_WRj，得出V_YWRj＝V_DC；Y_WRj输出电压V_YWRj总共有16个：V_SS，V_DC-14V_d，V_DC-13V_d，………V_DC-2V_d，V_DC-V_d，V_DC；由此完成‘由BMVC₁₆的16个2-16进制码输入产生Y_WRj的16值输出’的功能。

(3)根据上述2所述的一种K值存储单元嵌入DRAM的二多转换电路BMVC_K，在二多转换电路BMVC_K中取V_DC＝1.5V，V_SS＝1.5V-FV_d-Δ。

(4)根据上述2所述的一种K值存储单元嵌入DRAM的二多转换电路BMVC_K，在二多转换电路BMVC_K中取取Δ＝0，得出输出Y_WRj为等阶梯的K值信号，阶梯电压为V_d。

(5)根据上述(1)所述的2-10多转换电路BMVC₁₀，在2-10转换电路BMVC₁₀中取二极管D_a2～D_a9为硅二极管D_a2～D_a9，V_DC＝1.5V，V_SS＝-5.5V，其中1.5V为常规二值数字电路采用的直流电源电压(注：2-10转换电路BMVC₁₀示如图24和实施例2)。

(6)根据上述1所述的一种K值存储单元嵌入DRAM的二多转换电路的构建方法，输入信号的输入约束条件为‘输入信号只出现K个2-K进制码按小到大的顺序的前Ks个’；该K个2-K进制码的前Ks个为：(0)₂、(1)₂、(2)₂、……、(Fs-1)₂、(Fs)₂，其中Fs＝Ks-1，满足Ks＜K。

(7)根据上述(6)所述的一种K值存储单元嵌入DRAM的二多转换电路的构建方法，当要求构建二多转换电路BMVC_Ks时，Ks＜K，Fs＝Ks-1＜F，则按小到大的顺序在上述(6)步骤中，从步骤①已列出的F个2-K进制码中选取前Fs个、从步骤②已得出的F个积项中选取前Fs个、从步骤③已得出的F个选通门的逻辑式中选取前Fs个，分别作

为BMVC_Ks的构建方法中写出的Fs个2-Ks进制码(1)₂～(Fs)₂、Fs个积项S₁～S_Fs、Fs个选通门的逻辑式f_j1～f_jFs；Fs个逻辑式f_j1～f_jFs形成Fs个选通门f_j1～f_jFs，选通门f_j1～f_jFs构成BMVC_Ks的选通信号形成电路，该选通信号形成电路输出Fs个选通信号f_j1～f_jFs，输送到BMVC_Ks的二极管接通控制电路，由此完成BMVC_Ks的Ks个2-Ks进制码输入产生Y_WRj的Ks值输出。

K值存储单元电路主要部分是NMOS管源极跟随器，电路极简单，为了在二值DRAM中嵌入K值存储单元，需要有二多转换电路BMVC_K，本发明的BMVC_K及其构建方法简单实用，适合于任意K值，包括10值和16值。利用BMVC_K嵌入K值存储单元的DRAM通过读写控制电路除完成K值存储信息的读和写功能之外，还可完成K值存储信息的刷新，既保持二值DRAM原有特点，又嵌入K值存储单元。主要用于FPGA、CPLD、半或全制定ASIC和存储器等VLSI及其它数字IC技术领域。

附图说明

图1.为本发明的第一种K值存储单元嵌入2值DRAM存储矩阵的电路图；

图2.为本发明有关的第一种K值存储单元M_ij的电路图；

图3.为本发明有关的第二种K值存储单元M_ij的电路图；

图4.为本发明的一种二多转换电路BMVC_K的电路图；

图5.为已有的一种多输出精密镜像恒流源电路图和符号图；

图6.为本发明有关的一种PMOS管带通-带阻变阈电路和符号图；

图7.为本发明有关的第一种PMOS管高通-低通变阈电路和符号图；

图8.为本发明有关的第二种PMOS管高通-低通变阈电路和符号图；

图9.为本发明有关的一种8-2值转换电路MBVC₈的电路图；

图10.为图24所示的2-10转换电路BMVC₁₀在输入b_j+3b_j+2b_j+1b_j为0000～1111时，b_j+3、b_j+2、b_j+1、b_j、f_j9、f_j8、f_j7、f_j6、f_j5、f_j4、f_j3、f_j2、f_j先后上下分立的波形图；

图11.为图24所示的2-10转换电路BMVC₁₀在输入b_j+3b_j+2b_j+1b_j为0000～1111时，Y_WRj、f_j9、f_j8、f_j7、f_j6、f_j5、f_j4、f_j3、f_j2、f_j1先后上下分立的波形图；

图12.为10值存储单元电路嵌入2值DRAM存储矩阵的BMVC₁₀和MBVC₁₀在X_i、Y_j为高电平和输入b_j+3b_j+2b_j+1b_j为0000～1001时，b_j+3、b_j+2、b_j+1、b_j、Y_WRj、Y_RDj、m_j+3、m_j+2、m_j+1、m_j先后上下分立的波形图；

图13.为图22所示的8值存储单元嵌入2值DRAM存储矩阵的电路在X_i、Y_j为高电平和输入b_j+2b_j+1b_j为000～111时，b_j+2、b_j+1、b_j、Y_WRj、Y_RDj、m_j+2、m_j+1、m_j先后上下分立的波形图；

图14.为本发明的一种2-8值转换电路BMVC₈在输入b_j+2b_j+1b_j为000～111时，b_j+2、b_j+1、b_j、f_j7、f_j6、f_j5、f_j4、f_j3、f_j2、f_j先后上下分立的波形图；

图15.为本发明的一种2-8值转换电路BMVC₈在X_i、Y_j为高电平和输入b_j+2b_j+1b_j为000～111时，Y_WRj、D_MCij、f_j7、f_j6、f_j5、f_j4、f_j3、f_j2、f_j1先后上下分立的波形图；

图16.为图9所示的8-2值转换电路MBVC₈在X_i、Y_j为高电平和输入b_j+2b_j+1b_j为000～111时，D_Mij、Y_RDj、th_j4、th_j5、tb_j0、tb_j1、tb_j2、tb_j3、th_j6先后上下分立的波形图；

图17.为图9所示的8-2值转换电路MBVC₈在X_i和Y_j为高电平和输入b_j+2b_j+1b_j为000～111时，m_j+2、m_j+1、m_j、th_j4、th_j5、tb_j0、tb_j1、tb_j2、tb_j3、th_j6先后上下分立的波形图；

图18.为图6所示的带通-带阻变阈电路中参考电压V_ref1和V_ref0依次取4组值：2.2V和3.85V、2.2V和3.3V、2.2V和2.2V、3.3V和2.2V，管Q₅漏极的输出依次为tb_j0、tb_j1、tb_j2、tb_j3，输入V_x为三角形波bin时的输入输出波形图；

图19.为图6所示的带通-带阻变阈电路中参考电压V_refl和V_ref0依次取4组值：2.2V和3.85V、2.2V和3.3V、2.2V和2.2V、3.3V和2.2V，管Q₅栅极的输出依次为t/b_j0、t/b_j1、t/b_j2、t/b_j3，输入V_x为三角形波bin时的输入输出波形图；

图20.为图7所示的高通-低通变阈电路中参考电压V_refl依次为3.85V、2.2V，图8所示的高通-低通变阈电路中V_ref0依次为1.65V和3.3V，4种参考电压下管Q₅漏极的输出依次为t/h_j4、t/h_j5、th_j5、th_j6，输入V_x为三角形波bin时的输入输出波形图；

图21.为图7所示的高通-低通变阈电路中参考电压V_refl依次为3.85V、2.2V，图8所示的高通-低通变阈电路中V_ref0依次为1.65V和3.3V，4种参考电压下管Q₅栅极的输出依次为th_j4、th_j5、t/h_j5、t/h_j6，输入V_x为三角形波bin时的输入输出波形图；

图22.为本发明的一种8值存储单元嵌入2值DRAM存储矩阵的电路图；

图23.为本发明的一种2-16转换电路BMVC₁₆的电路图；

图24.为本发明的一种2-10转换电路BMVC₁₀的电路图；

具体实施方式

本发明具体的内容说明如下：

(一)本发明目的是在保持二值DRAM原有特点的前提下嵌入K值存储单元，K≥4。K值存储单元嵌入DRAM的存储矩阵示如图1(图22为8值存储单元嵌入DRAM的存储矩阵)，K值存储单元电路主要部分是NMOS管源极跟随器，电路极简单，随K值增大源极跟随器改动不大；重要的是：为实现二值DRAM中嵌入K值存储单元(取代2值存储单元)，要有二多转换电路BMVC_K支持，还要有多二转换电路MBVC_K支持(实施例5已描述了8-2转换电路MBVC₈，参照图9所示的MBVC₈，用类似方法去构成MBVC_K)，因此基于本发明方法很容易实现K值存储单元嵌入DRAM的存储矩阵；K为2的幂或非2的幂，BMVC_K习惯用K为2的幂(即K＝2^k+1，如K＝8，16，32等)，但非2的幂的K(K＝2^k+r+1，r≠2^k-1)也是实际需要的，例如K＝2³+2＝10，十进制数(2-10进制码，即BCD码)是人最常用的，十进制数的数据量常常很大，诸如人工输入输出数据，测量仪表输出和显示数据等都是十进制数，需要存储大量十进制数，因此嵌入10值存储单元是非常实际和必要的，在DRAM的存储矩阵中可以大部分或全部分嵌入10值存储单元；参看图1，当行选择线X_i是高电平，从存储矩阵中选中该行所有的存储单元电路(打开传输门TG₁和TG₂)；当列选择线Y_j是高电平，从上述选中的一行中再选出Y_j列的L_w位存储单元电路，字长L_w≥k+1，使这些被选中的单元经读/写控制电路，与数据输入/输出端接通；最好选取L_w是k+1的整数倍n(满足存储2-K进制数的数据的要求)，即L_w＝n(k+1)，则按二进制数最低位开始，每k+1位为一组，共n组，按图1所示，每组接有一个K值存储单元电路，选中X_i行Y_j列共有n个K值存储单元电路，每一写位线有一个BMVC_K，每一读位线有一个MBVC_K，每一列有n个BMVC_K和n个MBVC_K(对所有行)；如果L_w不是k+1的整数倍n，L_w＝n(k+1)+s，s≤k(每列存储有n个2-K进制数的数据，余下s个非2-K进制数的数据)，记K_s＝2^s-1＜K，除嵌入n个K值存储单元电路外，余下的s位用一个K_s值存储单元和二多转换电路BMVC_Ks及多二转换电路MBVC_Ks支持(注：K_s值存储单元和K值存储单元结构基本相同，主要部分都是NMOS管源极跟随器)，其中BMVC_Ks可按照下述(二)中可叠加的特点①所述的方法快速构成；显然，s位也可保持用原s个2值存储单元。X_i为高电平时除Y_i为高电平的一列在读数据时兼刷新，其余Y_i为低电平的列也在读数据时刷新；对X_j为高电平和Y_i为低电平的列则全进行刷新；通过读写控制电路除完成K值存储信息的读和写功能之外，还可完成K值存储信息的刷新功能，保持二值DRAM原有特点，K值存储单元电路结构极简单，用于存储量非常大的DRAM。

(二)本发明的二多转换电路及其构建方法十分方便和实用，输入2-K进制码中K可为2的整数幂(K＝2^k+1，如K＝16，得出2-16进制码，即4位二进制码)或非2的整数幂(K＝2^k+r+1，如K＝10，得出2-10进制码，即BCD码)，电路结构具有可叠加的特点；①如果已构建出二多转换电路BMVC_K，但K大于实际需求值K₁，K-K₁＝m_e，则只要将BMVC_K中删去m_e个二极管D_aF-me+1～D_aF(用一导线短路D_aF-me+1～D_aF)，删去m_e个管Q_aF-me+1～Q_aF和删去m_e个选通门f_jF-me+1～f_jF，就可得出实际需求的BMVC_K1；②反之，如果已构建出二多转换电路BMVC_K，但K小于实际需求值K₂，K₂-K＝m_d，则只要将BMVC_K中增加m_d个二极管D_aF+1～D_aF+md，增加m_d个管Q_aF+1～Q_aF+md和增加m_d个选通门输出f_jF+1～f_jF+md，就可得出实际需求的BMVC_K2；例如，已构建出BMVC₁₆(图23)，但实际需求BMVC₁₀，16-10＝6，只要将BMVC₁₆中删去6个二极管D_a10～D_a15(用一导线短路D_a10～D_a15)，删去6个管Q_a10～Q_a15和删去6个选通门输出f_j10～f_j15，就可得出实际需求的BMVC₁₀(图24)，反之(已构建BMVC₁₀，实际需求BMVC₁₆)，实现也十分方便。为保持二值DRAM原有特点，最好选取V_DC＝1.5V(或V_DC＝1.8V)，V_SS＝1.5V-FV_d-Δ(或V_SS＝1.8V-FV_d-Δ)，其中1.5(或1.8V)为常规二值DRAM采用的直流电源电压，显然取V_DC为其它电压也可行，如V_DC＝3.0V等，而Δ稍大点并不影响结果。注：根据MOS管的特点，PMOS管的衬底接最高电源电压V_DC，NMOS管的衬底接最低电源电压V_SS，为简便，DRAM的存储矩阵等电路中略去衬底不画。

(三)考虑F个积项S₁～S_F是2-K进制码中按1的位对应的变量写出，其余变量删去，本发明的二多转换电路BMVC_K的构建方法在熟练后，步骤①可进一步简化书写形式，基于常用十进制数书写形式只写有效位，如012常书写为12(高位0略去)，类似方式简化①中2-K进制码为只写有效位：(1)₂＝1，(2)₂＝10，(3)₂＝11，(4)₂＝100，(5)₂＝101，(6)₂＝110，(7)₂＝111，(8)₂＝1000，(9)₂＝1001，…………(高位0略去)，其中变量b_j+kb_j+k-1b_j+k-2…b_j+3b_j+2b_j+1b_j从最低位(最右)开始计算(按1的位对应的变量写出，其余变量删去)。另外，方法很熟练后还可略去②F个积项S₁～S_F，直接写出F个逻辑式f_j1～f_jF，甚至还可直接画出F个选通门f_j1～f_jF。

实施例1：F个选通门具有1∶0阶梯特性输出的数学证明：

当输入2-K进制码为(U)₂时，(1)设U＜F，对任意输入2-K进制码(V)₂＞(U)₂，将2-K进制码(V)₂和(U)₂进行按位比较，如果(V)₂任一位都不大于(U)₂相同位，则与(V)₂＞(U)₂矛盾，所以2-K进制码(V)₂只少有1位b_j+L之值大于(U)₂的相同位b_j+L之值，即(V)₂的b_j+L＝1，(U)₂的b_j+L＝0；(V)₂的b_j+L＝1表明数码(V)₂派生选通门输入必含有变量b_j+L；现在输入2-K进制码为(U)₂，即输入2-K进制码中b_j+L为0，也就是(V)₂派生选通门的输入b_j+L为低电平，而(V)₂派生选通门只有与非门和非门二种形式，所以该(V)₂派生选通门输出必为高电平；对所有2-K进制码(V)₂＞(U)₂，所有(V)₂派生选通门f_jv的输出全都是高电平(即f_jv＝1)；而输入2-K进制码为(U)₂，显然数(U)₂派生选通门f_jU的所有输入全是高电平，f_jU输出必是低电平(即f_jU＝0)，得出f_jF＝1，f_jF-1＝1，………＝f_jU+3＝1，f_jU+2＝1，f_jU+1＝1，f_jU＝0；选通门f_jU的n_d＝F-U；(2)设U＝F，输入2-K进制码为(F)₂，则f_jF＝0，即选通门f_jF的n_d＝0。F个选通门具有1∶0阶梯特性输出是二多转换电路及其构建方法和电路实现的基础，利用式f_jF＝f_jF-1＝………＝f_jU+3＝f_jU+2＝f_jU+1＝1和f_jU＝0证明BMVC_K功能的实现；注：①因为已规定输入K个2-K进制码是(0)₂～(F)₂，所以输入2-K进制码的上限是(F)₂，下限是(0)₂；②当输入2-K进制码为(0)₂时，f_jF＝f_jF-1＝………＝f_j3＝f_j2＝f_j1＝1，而f_j0不存在，不存在的输出f_j0可取随意值，不妨取f_j0＝0，于是有f_jF＝f_jF-1＝…………＝f_j3＝f_j2＝f_j1＝1，f_j0＝0；当输入2-K进制码为(F)₂时，f_jF＝0。

当输入信号有输入约束条件时仍成立(因不存在的信号可取随意值，不妨按所需的要求选取＝0和1之一)。特别是输入信号的输入约束条件为：输入信号只出现K个2-K进制码的前Ks个；该K个2-K进制码的前Ks个为：(0)₂、(1)₂、(2)₂、……、(Fs-1)₂、(Fs)₂，其中Fs＝Ks-1，Ks＜K；注：基于常用十进制数书写形式只写有效位(高位0略去)，类似方式2-K进制码也可只写有效位，则K个2-K进制码的前Ks个实为Ks个2-Ks进制码(如同尖塔形的上部仍是尖塔形，表明电路结构具有可叠加的特点)。

实施例2：2-10值转换电路BMVC₁₀实现功能的证明。

利用9个选通门具有1∶0阶梯特性输出证明BMVC₁₀实现的功能，BMVC_K中取K＝10，得出2-10值转换电路BMVC₁₀，示如图24，BMVC₁₀满足实现的功能：①当b_j+3b_j+2b_j+1b_j＝1001时，f_j9＝0，f_j9低电平送到PMOS管Q_a9栅极，管Q_a9导通，V_DC直接连通Y_WRj，Y_WRj输出电压V_YWRj＝V_DC(逻辑9)；②当b_j+3b_j+2bj₊₁b_j＝1000时，f_j9＝1和f_j8＝0，f_j9高电平送到管Q_a9栅极，管Q_a9截止，f_j8低电平送到管Q_a8栅极，管Q_a8导通，V_DC经过1个二极管D_a9接通Y_WRj，V_YWRj＝V_DC-V_d(逻辑8)；③当b_j+3b_j+2b_j+1b_j＝0111时，f_j9＝f_j8＝1和f_j7＝0，f_j9、f_j8高电平各自送到管Q_a9、Q_a8栅极，2个管Q_a9、Q_a8截止，f_j7低电平送到管Q_a7栅极，管Q_a7导通，V_DC经过2个二极管D_a9和D_a8接通Y_WRj，V_YWRj＝V_DC-2V_d(逻辑7)；④当b_j+3b_j+2b_j+1b_j＝0110时，f_j9＝f_j8＝f_j7＝1和f_j6＝0，f_j9～f_j7高电平各自送到管Q_a9～Q_a7栅极，3个管Q_a9～Q_a7截止，f_j6低电平送到管Q_a6栅极，管Q_a6导通，V_DC经过3个二极管D_a9～D_a7接通Y_WRj，V_YWRj＝V_DC-3V_d(逻辑6)；………，⑤当b_j+3b_j+2b_j+1b_j＝0010时，f_j9＝f_j8＝f_j7＝f_j6＝f_j5＝f_j4＝f_j3＝1和f_j2＝0，f_j9～f_j3高电平各自送到管Q_a9～Q_a3栅极，7个管Q_a9～Q_a3截止，f_j2低电平送到管Q_a2栅极，管Q_a2导通，V_DC经过7个二极管D_a9～D_a3接通Y_WRj，V_YWRj＝V_DC-7V_d(逻辑2)；⑥当b_j+3b_j+2b_j+1b_j＝0001时，f_j9＝f_j8＝f_j7＝f_j6＝f_j5＝f_j4＝f_j3＝f_j2＝1和f_j2＝0，f_j9～f_j2高电平各自送到管Q_a9～Q_a2栅极，8个管Q_a9～Q_a2截止，f_j1送低电平到管Q_a1栅极，管Q_a1导通，V_DC经过8个二极管D_a9～D_a2接通Y_WRj，V_YWRj＝V_DC-8V_d(逻辑1)；⑦当b_j+3b_j+2b_j+1b_j＝0000时，f_j9＝f_j8＝f_j7＝f_j6＝f_j5＝f_j4＝f_j3＝f_j2＝f_j1＝1，f_j9～f_j1高电平各自送到管Q_a9～Q_a1栅极，9个管Q_a9～Q_a1全都截止，V_YWRj与V_DC断开，V_YWRj＝V_SS(逻辑0)；示如图10～12中的Y_WRj，二进制数码0000～1001对应十进制数码为0～9，当输入b_j+3b_j+2b_j+1b_j＝0000～1001时，Y_WRj输出电压V_YWRj有10个逻辑电平v(0)～v(9)，各自表示逻辑0～9，其中v(0)＝V_SS，v(k)＝V_DC-(9-k)V_d，k＝1～9。

实施例3：2-8转换电路BMVC₈实现功能的证明。

利用7个选通门具有1∶0阶梯特性输出证明BMVC₈实现的功能，BMVC_K中取K＝8，得出2-8转换电路BMVC₈；根据前述BMVC_K电路构建具有可叠加的特点，BMVC₈可由BMVC₁₀图24得出，将图24中的二极管D_a9和D_a8短路(短路则D_a9和D_a8不起作用，即删去)，断开管Q_a9和Q_a8(断开则Q_a9和Q_a8不起作用，即删去)，删去选通门f_j9和f_j8；BMVC₈有三位输入b_j+2b_j+1b_j，①当b_j+2b_j+1b_j＝111时，f_j7＝0，f_j7低电平送到PMOS管Q_a7栅极，管Q_a7导通，Y_WRj输出电压V_YWRj＝V_DC(逻辑7)；②当b_j+2b_j+1b_j＝110时，f_j7＝1和f_j6＝0，f_j7高电平送到管Q_a7栅极，管Q_a7截止，f_j6低电平送到管Q_a6栅极，管Q_a6导通，V_DC经过1个二极管D_a7接通Y_WRj，V_YWRj＝V_DC-V_d(逻辑6)；③当b_j+2b_j+1b_j＝101时，f_j7＝f_j6＝1和f_j5＝0，f_j7、f_j6高电平各自送到管Q_a7、Q_a6栅极，2个管Q_a7、Q_a6截止，f_j5低电平送到管Q_a5栅极，管Q_a5导通，V_DC经过2个二极管D_a7、D_a6接通Y_WRj，V_YWRj＝V_DC-2V_d(逻辑5)；………④当b_j+2b_j+1b_j＝010时，f_j7＝f_j6＝f_j5＝f_j4＝f_j3＝1和f_j2＝0，f_j7～f_j3低电平各自送到管Q_a7～Q_a3栅极，5个管Q_a7～Q_a3截止，f_j2低电平各自送到管Q_a2栅极，管Q_a2导通，V_DC经过5个二极管D_a7～D_a3接通Y_WRj，V_YWRj＝V_DC-5V_d(逻辑2)；⑤当b_j+2b_j+1b_j＝001时，f_j7＝f_j6＝f_j5＝f_j4＝f_j3＝f_j2＝1和f_j2＝0，f_j7～f_j2高电平各自送到管Q_a7～Q_a2栅极，6个管Q_a7～Q_a2截止，f_j1低电平送到管Q_a1栅极，管Q_a1导通，V_DC经过6个二极管D_a7～D_a2接通Y_WRj，V_YWRj＝V_DC-6V_d(逻辑1)；⑥当b_j+2b_j+1b_j＝000时，f_j7＝f_j6＝f_j5＝f_j4＝f_j3＝f_j2＝f_j1＝1，f_j7～f_j1高电平各自送到管Q_a7～Q_a1栅极，7个管Q_a7～Q_a1全都截止，V_DC与V_YWRj断开，V_YWRj＝V_SS(逻辑0)，示如图13和图15中的Y_WRj；当输入b_j+2b_j+1b_j＝000～111时，Y_WRj输出电压V_YWRj有8个逻辑电平V(0)～V(7)，各自表示逻辑0～7，其中v(0)＝V_SS，v(k)＝V_DC-(7-k)V_d，k＝1～7。

利用F个选通门具有1∶0阶梯特性输出可证明BMVC₁₆实现的功能，按上述同样方法分析图23所示的BMVC₁₆，二进制数码0000～1111对应十进制数码为0～15，当输入b_j+3b_j+2b_j+1b_j＝0000～1111时，Y_WRj输出电压V_YWRj有16个逻辑电平v(0)～v(15)，各自表示逻辑0～15，其中v(0)＝V_SS，v(k)＝V_DC-(15-k)V_d，k＝1～15。所用二极管为硅二极管(也可用其它二极管)，为降低功耗和提高性能，恒流源I_j电流取较小值。

实施例4：对图24所示电路BMVC₁₀的Pspice计算机模拟波形图10～12的说明。

2-10转换电路BMVC₁₀示如图24，其Pspice计算机模拟波形示如图10～12。图10为BMVC₁₀在输入b_j+3b_j+2b_j+1b_j为0000～1111时，b_j+3、b_j+2、b_j+1、b_j、f_j9、f_j8、f_j7、f_j6、f_j5、f_j4、f_j3、f_j2、f_j先后上下分立的波形图；图11为BMVC₁₀在输入b_j+3b_j+2b_j+1b_j为0000～1111时，Y_WRj、f_j9、f_j8、f_j7、f_j6、f_j5、f_j4、f_j3、f_j2、f_j1先后上下分立的波形图，由图10看出，当输入b_j+3b_j+2b_j+1b_j为0000～1111时(上面4个)，得出9个选通门输出为f_j9～f_j1(下上面9个)，由图11看出，在f_j9～f_j1作用下(下上面9个)，得出BMVC₁₀输出Y_WRj有10值(0～9)(上面第1个)，满足BMVC₁₀规定的功能；图12为10值存储单元电路嵌入2值DRAM存储矩阵的BMVC₁₀和MBVC₁₀在X_i、Y_j为高电平和输入b_j+3b_j+2b_j+1b_j为0000～1001时，b_j+3、b_j+2、b_j+1、b_j、Y_WRj、Y_RDj、m_j+3、m_j+2、m_j+1、m_j先后上下分立的波形图；由图12看出，当BMVC₁₀的输入b_j+3b_j+2b_j+1b_j＝0000～1001(上面4个波形)时，BMVC₁₀输出Y_WRj为10值信号(第5个波形)，该10值信号经10值存储单元得出的Y_RDj(第6个波形)，Y_RDj输入到MBVC₁₀，最后MBVC₁₀输出m_j+3m_j+2m_j+1m_j＝0000～1001(下面4个波形)，MBVC₁₀的4位2值输出m_j+3m_j+2m_j+1m_j波形与BMVC₁₀的4位2值输入b_j+3b_j+2b_j+1b_j波形相同；BMVC₁₀中可取二极管D_a2～D_a9为硅二极管D_a2～D_a9，V_DC＝1.5V，V_SS＝-5.5V，V_D＝0V。注：X_i和Y_i的高电平和低电平各自为近V_DC和0；因TG₁和TG₂是传输10值信号，其控制信号幅度要和10值信号幅度一致，所以由X_i产生另一个同相的幅度增加的行选择线X_0i，X_0i的高电平和低电平各自为V_DC和V_SS；当行选择线X_i是高电平时，对应X_0i也是高电平，为简便，附图均按X_i为高低电平来说明。

实施例5：实现8-2转换电路MBVC₈功能的说明。

参看图5，考虑管G_B0mj～G_B3mj的栅极经带通-带阻变阈电路接输入Y_RDj，管G_H4mj～G_H6mj的栅极经高通-低通变阈电路接输入Y_RDj，其中管G_H4mj在Y_RDj输入仅为逻辑4～7时导通，管G_H5mj在Y_RDj输入仅为逻辑6、7时导通，管G_H6mj在Y_RDj输入仅为逻辑7时导通，管G_B0mj在Y_RDj输入仅为逻辑2、3时导通，管G_B0nj在Y_RDj输入仅为逻辑2、3时导通，管G_B1mj在Y_RDj输入仅为逻辑电平1时导通，管G_B2mj在Y_RDj输入仅为逻辑电平3时导通，管G_B3mj在Y_RDj输入仅为逻辑电平5时导通，还考虑输出m_j+2接管G_H4mj的漏极，输出m_j+1接G_H5mj和G_B0mj的漏极，输出m_j接G_B1mj、G_B2mj、G_B3mj和G_H6mj的漏极，所有管的源极都接V_DC，只要其中有一管导通，即该管漏极和源极导通，该管漏极输出就是高电平，所以MBVC₈的输入输出关系为：(1)当Y_RDj输入为逻辑7时，管G_H4mj、G_H5mj、G_H6mj导通，输出m_j+2m_j+1m_j＝111；(2)当Y_RDj输入为逻辑6时，管G_H4mj、G_H5mj导通，其它管截止，输出m_j+2m_j+1m_j＝110；(3)当Y_RDj输入为逻辑5时，管G_H4mj、G_B3mj导通，其它管截止，输出m_j+2m_j+1m_j＝101；(4)当Y_RDj输入为逻辑4时，管G_H4mj导通，其它管截止，输出m_j+2m_j+1m_j＝100；(5)当Y_RDj输入为逻辑3时，管G_B0mj、G_B2mj导通，其它管截止，输出m_j+2m_j+1m_j＝011；(6)当Y_RDj输入为逻辑2时，管G_B0mj导通，其它管截止，输出m_j+2m_j+1m_j＝010；(7)当Y_RDj输入为逻辑1时，管G_B1mj导通，其它管截止，输出m_j+2m_j+1m_j＝001；(8)当Y_RDj输入为逻辑0时，所有管都截止，输出m_j+2m_j+1m_j＝000；表示Y_RDj输入逻辑0～7时，得出对应的二值输出000～111；注：MBVC₈中取V_DC＝1.8V，V_SS＝-3.5V，V_D＝0V。类似方法实现K-2转换电路MBVC_K。

实施例6：对Pspice计算机模拟波形图13～17的说明。

图9为8-2转换电路MBVC₈，在实施例3中已描述2-8转换电路BMVC₈构成(将图24中的二极管D_a9和D_a8短路，即用一导线取代D_a9和D_a8，删去D_a9和D_a8，删去选通门f_j9和f_j8)；图22为8值存储单元嵌入2值DRAM存储矩阵的电路图，结合图9和图22说明，V_DC＝1.8V，V_SS＝-3.5V，V_D＝0V；图13为X_i和Y_j为高电平时，b_j+2、b_j+1、b_j、Y_WRj、Y_RDj、m_j+2、m_j+1、m_j按顺序先后上下分立的波形图，由图13看出，当BMVC₈的输入b_j+2b_j+1b_j＝000～111(上面3个波形)时，BMVC₈输出Y_WRj为8值信号(第4个波形)，该8值信号经8值存储单元得出的Y_RDj(第5个波形)，Y_RDj输入到MBVC₈，最后MBVC₈输出m_j+2m_j+1m_j＝000～111(下面3个波形)，MBVC₈的3位2值输出m_j+2m_j+1m_j波形与BMVC₈的3位2值输入b_j+2b_j+1b_j波形相同；注：X_i和Y_i的高电平和低电平各自为近V_DC和0；因TG₁和TG₂是传输8值信号，所以由X_i产生另一个同相的幅度增加的行选择线X_0i，X_0i的高电平和低电平各自为V_DC和V_SS当行选择线X_i是高电平时，对应X_0i也是高电平，附图均按X_i为高低电平来说明；

图14为2-8转换电路BMVC₈在X_i和Y_j为高电平时，b_j+2、b_j+1、b_j、f_j7、f_j6、f_j5、f_j4、f_j3、f_j2、f_j先后上下分立的波形图；当BMVC₈的输入b_j+2b_j+1b_j＝000～111(上面3个波形)时，BMVC₈中生成7个门f_j7、f_j6、f_j5、f_j4、f_j3、f_j2、f_j的输出波形(下面7个波形)；图15为2-8转换电路BMVC₈在X_i和Y_j为高电平时，Y_WRj、D_MCij、f_j7、f_j6、f_j5、f_j4、f_j3、f_j2、f_j1先后上下分立的波形图，管Q_a7～Q_a1在f_j7～f_j1(下面7个波形)的作用下，Y_WRj输出有8个逻辑电平v(0)～v(7)，各自对应逻辑0～7(上面第1个波形)，Y_WRj传输到F_S的输入D_MCij，D_Mcij有相同的8个逻辑电平(上面第2个波形)；图16为8-2转换电路MBVC₈(图9)在X_i和Y_j为高电平时，D_Mij、Y_RDj、th_j4、th_j5、tb_j0、tb_j1、tb_j2、tb_j3、th_j6先后上下分立的波形图，D_MCij经F_S形成波形相接近的8值射极输出D_Mij(上面第1个波形)，D_Mij经导通的TG₂向外输出Y_RDj，Y_RDj波形与D_Mij波形相同(上面第2个波形)；MBVC₈在Y_RDj作用下生成4个带通阈信号tb_j0、tb_j1、tb_j2、tb_j3(下面倒数第2～5个波形)，生成3个高通阈信号th_j4、th_j5、th_j6(正数第3、4个波形和下面倒数第1个波形)；图17为8-2转换电路MBVC₈在X_i和Y_j为高电平时，m_j+2、m_j+1、m_j、th_j4、th_j5、tb_j0、tb_j1、tb_j2、tb_j3、th_j6先后上下分立的波形图，在阈信号th_j4、th_j5、tb_j0、th_b1、tb_j2、tb_j3、th_j6作用下(下面倒数第1～7个波形)，得出MBVC₈输出m_j+2、m_j+1、m_j的波形(上面第1～3个波形)；可以看出，MBVC₈输出m_j+2、m_j+1、m_j的波形和上述BMVC₈输入b_j+2、b_j+1、b_j的波形相同，BMVC₈将3位2值输入转换为8值信号Y_WRj，存入8值存储单元，8值存储单元产生Y_RDj，MBVC₈又将8值信号Y_RDj转换为3位2值信号输出；注：MBVC₈中V_DC＝1.8V，V_SS＝-3.5V，V_D＝0V。

实施例7：PMOS管带通-带阻和高通-低通变阈电路功能的说明：

参看图6所示的PMOS管带通-带阻变阈电路，V_ex1＝V_refl-V_DC+V_tn1+|V_tp2|，V_ex0＝V_ref0-V_DC-V_tn3-|V_tp4|，由图得出：①当V_ex1＞V_x-V_DC＞V_ex0时，Q_B1导通(∵管Q₁、Q₂支路和管Q₃、Q₄支路全截止)，否则，Q_B1截止，带区间为(V_ex0，V_ex1)；接有带通-带阻变阈电路的PMOS管Q_B1称为带通式变阈PMOS管，tb＝(V_ex0，V_ex1)，称tb为带通阈；②当V_ex1＞V_x-V_DC＞V_ex0时，Q_R0截止(∵Q₁、Q₂支路和Q₃、Q₄支路有一支路导通)，否则，Q_R0导通；接有带通-带阻变阈电路的PMOS管Q_R0称为带阻式变阈PMOS管，t/b＝(V_ex0，V_ex1)，称t/b为带阻阈，带通阈tb和带阻阈t/b由符号‘b’和‘/b’区分。

参看图7所示的第一种PMOS管高通-低通变阈电路，仅当V_x-V_DC＞V_ex1(高区间)时，Q_H1导通(∵管Q₁、Q₂支路导通)，Q_L0截止；接有高通-低通变阈电路的PMOS管Q_H1称为高通式变阈PMOS管，th＝(V_ex1)，th称为高通阈；接有高通-低通变阈电路的PMOS管Q_L0称为低通式变阈PMOS管，t/h＝(＜V_ex1)，t/h称为低通阈；高通阈th和低通阈t/h由符号‘h’和‘/h’区分。参看图8所示的第二种PMOS管高通-低通变阈电路，仅当V_x-V_DC≤V_ex0(低区间)时，Q_L0导通(∵管Q₃、Q₄支路导通)，Q_H1截止；类似上述方式，接有高通-低通变阈电路的PMOS管Q_H1和Q_L0各自称为高通式和低通式变阈PMOS管，th＝(＞V_ex0)，t/h＝(＜V_ex0)，th和t/h各自称为高通阈和低通阈。

上述带通阈，带阻阈，高通阈和低通阈包括电压范围和开启性质二个属性，在MOS管栅极标以符号tb，t/b，th或t/h来表示其属性。为简化书写，MOS管栅极的阈控制信号用阈信号tb，阈信号t/b，阈信号th或阈信号t/h来表示，即上述符号前加‘阈信号’。图6～8中的R₁可用恒流源I₁代替(电流I₁由V_DC流向管Q₁和Q₃的漏极)。注：上述带通阈，带阻阈，高通阈和低通阈中直流电源V_DC＝5.5V，V_SS＝0V，V_D＝4.0V，V_DC-V_SS＝5.5V，常规PMOS管的衬底接电源电压V_DC(最高电位)，NMOS管的衬底接地(最低高电位)；一般V_x是相对地(0V)的输入电压，若取V_DC＝1.8V，V_SS＝-3.5V，V_D＝0V，V_DC-V_SS＝5.3V，则PMOS管的衬底接电源电压V_DC(最高电位)，NMOS管的衬底接V_SS(最低高电位)，参考电压范围改为在V_DC和V_SS间取值。注：PMOS管Q_PMOS的导通和截止取决于Q_PMOS栅极相对源极电位差(负值)，考虑Q_PMOS源极接V_DC，Q_PMOS栅极接输入V_x，则由V_x-V_DC决定Q_PMOS的导通和截止；当V_x变化时，着重观察V_x相对V_DC之差值V_x-V_DC。

实施例8：对图6，7，8的Pspice计算机模拟波形图18～21的说明。

PMOS管带通-带阻变阈电路图6在参考电压V_refl和V_ref0依次取4组值：2.2V和3.85V、2.2V和3.3V、2.2V和2.2V、3.3V和2.2V，输入V_x为三角形波bin时，阈信号tb_j0、tb_j1、tb_j2、tb_j3的Pspice计算机模拟波形示如图18上部4个曲线；阈信号t/b_j0、t/b_j1、t/b_j2、t/b_j3的Pspice计算机模拟波形示如图19上部4个曲线，图18和图19最下边的曲线是三角形波bin。所有曲线顶(最大值)接近V_DC。以相对V_DC的降幅V_x-V_DC刚到V_tp为准查看负脉冲和正脉冲，V_tp为PMOS管Q_R0和Q_B1的阈值。图18上部4个曲线中低于V_DC的负脉冲均处在三角形波bin线性上升区或线性下降区内，表明Q_B1在带区间内(V_ex1＞V_x-V_DC＞V_ex0)导通；图19上部4个曲线中接近V_DC的正脉冲均处在三角形波bin线性上升区或线性下降区内，表明Q_R0在带区间内截止，满足的带通、带阻功能。注：图6、7、8中V_DC＝5.5V，V_SS＝0V，V_D＝4.0V。

在图18和图19中，当阈信号tb_j0、tb_j1、tb_j2、tb_j3的t时刻值相对V_DC的降幅低于阈值|V_tp|，则该时刻相应的PMOS管Q_B1导通；当阈信号t/b_j0、t/b_j1、t/b_j2、t/b_j3的t时刻值相对V_DC的降幅-V_DC低于V_tp，则该时刻相应的PMOS管Q_R0导通；当输入V_x为三角形波bin时，管Q_R0和Q_B1刚导通时刻的输入差V_x-V_DC瞬时值就分别是V_ex0和V_ex1，由图18和图19可依次查出各参考电压下的V_ex0和V_ex1实测值为：-2.95V和-2.0V、-3.45V和-2.0V、-4.45V和-2.0V、-4.45V和-0.85V。在各参考电压下按V_ex0和V_ex1值计算公式V_ex1＝V_ref1-V_DC+V_tn1+|V_tp2|和V_ex0＝V_ref0-V_DC-V_tn3-|V_tp4|计算理论值，计算得出V_ex0和V_ex1理论值依次为：-2.8V和-2.15V、-3.35V和-2.15V、-4.45V和-2.15V、-4.45V和-1.05V。理论值和实测值接近，有微小差别(0.2V内)。

在图7中V_refl依次为3.85V、2.2V，在图8中V_ref0依次为1.65V和3.3V，4种参考电压下管Q₅漏极依次形成阈信号t/h_j4、t/h_j5和th_j6、th_j7，管Q₅栅极依次形成阈信号th_j4、th_j5和t/h_j6、t/h_j7，当输入V_x为三角形波bin时，Pspice计算机模拟阈信号t/h_j4、t/h_j5、th_j6、th_j7波形示如图20上部4个曲线；Pspice计算机模拟阈信号th_j4、th_j5、t/h_j6、t/h_j7波形示如图21上部4个曲线；图20和图21最下边的曲线是三角形波bin，所有曲线顶(最大值)接近V_DC。图20第3、4个曲线和图21第1、2个曲线中低于V_DC的负脉冲均处在三角形波bin高区间(覆盖三角形波脉冲顶全部分)；图20第1、2个曲线和图21第3、4个曲线中低于V_DC的负脉冲均处在三角形波bin低区间(覆盖三角形波脉冲底全部分)，表明各自控制PMOS管在高区间和低区间导通；满足的高通、低通功能。

在图20和图21中，当阈信号th_j4、th_j5、th_j6、th_j7的t时刻值相对V_DC的降幅低于阈值|V_tp|，则该时刻相应的PMOS管Q_H1导通；当阈信号t/h_j4、t/h_j5、t/h_j6、t/h_j7的t时刻值相对V_DC的降幅V_x-V_DC低于V_tp，则该时刻相应的PMOS管Q_L0导通；V_tp为PMOS管Q_L0和Q_H1的阈值。当输入V_x为三角形波bin时，管Q_L0和Q_H1刚导通时刻的输入差V_x-V_DC瞬时值就分别是V_ex0和V_ex1，由图20和图21可依次查出各参考电压下的V_ex1实测值为：-0.32V和-2.02V，V_ex0实测值为：-5.0V和-3.42V。在各参考电压下按V_ex0和V_ex1值计算公式V_ex1＝V_refl-V_DC+V_tn1+|V_tp2|和V_ex0＝V_ref0-V_DC-V_tn3-|V_tp4|计算理论值，计算得出V_ex1理论值依次为：-0.5V和-2.15V，V_ex0理论值依次为：-5.0V和-3.35V。计算表明，理论值和实测值接近，二者有微小差别(0.2V内)。注：PMOS管QPMOS的导通和截止取决于Q_PMOS栅极相对源极电位差(负值)，考虑Q_PMOS源极接V_DC，Q_PMOS栅极接输入V_x，则由V_x-V_DC决定Q_PMOS的导通和截止；当V_x变化时，着重观察V_x相对V_DC之差值V_x-V_DC。

实施例9：存储单元电路图2和图3的说明。

存储单元电路图2和图3有K值信息接收，存储和发送三个功能：①当行选择线X_i为高电平时，传输门TG₁导通，K值信号Y_WRj传输到源极跟随器F_S的输入D_MCij，也即存入电容C_j，具有信息接收功能；②当X_i为低电平时，TG₁截止，电容C_j与外界为直流开路，C_j存储的K值信号D_MCij保持不变，具有信息存储功能；③C_j存储的K值信号D_MCij，经F_S形成K值信号D_Mij，当下时刻再次出现X_i为高电平时，传输门TG₂导通，K值信号D_Mij经导通的TG₂向外输出，具有信息发送功能。注：X_i和Y_i的高电平和低电平各自为近V_DC和0；因TG₁和TG₂是传输K值信号，TG₁和TG₂控制信号幅度要和K值信号幅度一致，所以由行选择线X_i产生另一个同相的幅度增加的行选择线X_0i，X_0i的高电平和低电平各自为近V_DC和V_SS。

实施例10：其它说明。

图5为已有的一种多输出精密镜像电流源(恒流源)电路图和符号图，为降低功耗和提高性能等，恒流源I_j电流取较小值(如图24的I_j)，相应二极管(硅二极管)导通电流取较小值(如88μA)；门f_j7～f_j1和逻辑式f_j7～f_j1通常是同一功能的2个表达形式，f_j7～f_j1就是逻辑式f_j7～f_j1的输出，也即门f_j7、f_j6、f_j5、f_j4、f_j3、f_j2、f_j1的输出，用f_j7～f_j1前加‘门’和‘式’来区分门和逻辑式2个形式(其前加英文字母和加中文字母有同样区分效果，但后者易懂)。

Claims (6)

1.一种K值存储单元嵌入DRAM的二多转换电路的构建方法，其特征在于：所述的二多转换电路是一种将2值信号转换为K值信号的二多转换电路BMVC_K，由选通信号形成电路、二极管接通控制电路和电源三部分组成，二多转换电路BMVC_K有一位K值输出Y_WRj和k+1位2值输入b_j+k、……b_j+2、b_j+1、b_j，输入信号为2-K进制码：(0)₂、(1)₂、(2)₂、……、(F-1)₂、(F)₂；该K个2-K进制码(0)₂～(F)₂依次为采用k+1位2进制码来表示K个正整数0～F，F＝K-1＝2^k+r，k＝2，3，4……，r＝0，1，2……(2^k-2)，(2^k-1)；K值存储单元嵌入DRAM的二多转换电路BMVC_K的构建方法为：

①对2-K进制码除全0的(0)2外，按数值从小到大的顺序写出F个2-K进制码(1)₂～(F)₂，依次表示为b_j+kb_j+k-1b_j+k-2…b_j+3b_j+2b_j+1b_j＝000…0001、000…0010、000…0011、000…0100、000…0101、000…0110、000…0111、000…1000、………、Num；其中Num为2-K进制码最大值(F)₂，当r＝0时，Num＝(2^k)₂＝100…0000，即最高位是1，其余低位全是0，当r＝1时，Num＝(2^k+1)₂＝100…0001，当r＝2时，Num＝(2^k+2)₂＝100…0010，………，当r＝(2^k-2)时，Num＝(2^k+1-2)₂＝1111…1110，当r＝(2^k-1)时，Num＝(2^k+1-1)₂＝1111…1111，即k+1位全是1；

②对上述写出的每个2-K进制码，将b_j+kb_j+k-1…b_j+3b_j+2b_j+1b_j按位考虑，凡是2-K进制码中1的位对应的变量都保留，其余变量删去，由此根据上述写出的2-K进制码从小到大的顺序依次得出F个积项S₁～S_F为：

S₁＝b_j、S₂＝b_j+1、S₃＝b_j+1b_j、S₄＝b_j+2、S₅＝b_j+2b_j、S₆＝b_j+2b_j+1、S₇＝b_j+2b_j+1b_j、S₈＝b_j+3、……………、S_F＝S(Num)；当r＝0时，S(Nurm)＝b_j+k，当r＝1时，S(Num)＝b_j+kb_j，即除最高位b_j+k外的其余低位变量和S_r变量相同，其中S_r＝S₁，以下有同样的特点，当r＝2时，S(Num)＝b_j+kb_j+1，…………，当r＝(2^k-2)时，S(Num)＝b_j+kb_j+k-1b_j+k-2…b_j+3b_j+2b_j+1，当r＝(2^k-1)时，S(Num)＝b_j+kb_j+k-1b_j+k-2…b_j+3b_j+2b_j+1b_j，此b_j+kb_j+k-1b_j+k-2…b_j+3b_j+2b_j+1b_j有从b_j到b_j+k全部k+1位变量；

③依次对S₁～S_F取反，得出F个选通门的逻辑式f_j1～f_jF为：

$f_{j1}=\stackrel{\‾}{b_j},f_{j2}=\stackrel{\‾}{b_{j+1}},f_{j3}=\stackrel{\‾}{b_{j+1}{b}_j},f_{j4}=\stackrel{\‾}{b_{j+2}},f_{j5}=\stackrel{\‾}{b_{j+2}{b}_j},f_{j6}=\stackrel{\‾}{b_{j+2}{b}_{j+1}},f_{j7}=\stackrel{\‾}{b_{j+2}{b}_{j+1}{b}_j},f_{j8}=\stackrel{\‾}{b_{j+3}},...$ $..........,f_{\mathrm{jF}}=\stackrel{\‾}{S_F}=\stackrel{\‾}{S\left(\mathrm{Num}\right)};$ 当r＝0时， $f_{\mathrm{jF}}=\stackrel{\‾}{S_F}=\stackrel{\‾}{b_{j+k}},$ 当r＝1时， $f_{\mathrm{jF}}=\stackrel{\‾}{S_F}=\stackrel{\‾}{b_{j+k}{b}_j},$ 当r＝2时， $f_{\mathrm{jF}}=\stackrel{\‾}{S_F}=\stackrel{\‾}{b_{j+k}{b}_{j+1}},$ ……………，当r＝(2^k-2)时， $f_{\mathrm{jF}}=\stackrel{\‾}{S_F}=\stackrel{\‾}{b_{j+k}{b}_{j+k-1}{b}_{j+k-2}...b_{j+3}{b}_{j+2}{b}_{j+1}},$ 当r＝(2^k-1)时， $f_{\mathrm{jF}}=\stackrel{\‾}{S_F}=\stackrel{\‾}{b_{j+k}{b}_{j+k-1}{b}_{j+k-2}...b_{j+3}{b}_{j+2}{b}_{j+1}{b}_j},$ 此 $\stackrel{\‾}{b_{j+k}{b}_{j+k-1}{b}_{j+k-2}...b_{j+3}{b}_{j+2}{b}_{j+1}{b}_j}$ 即非运算下有从b_j到b_j+k全部k+1位变量；上述F个逻辑式f_j1～f_jF各自为数码(1)₂～(F)₂派生逻辑式；

④F个选通门的逻辑式f_j1～f_jF形成F个选通门f_j1～f_jF，选通信号形成电路由F个选通门f_j1～f_jF构成；选通门f_j1～f_jF各自为数码(1)₂～(F)₂派生选通门；F个选通门具有1∶0阶梯特性输出，所述的1∶0阶梯特性输出就是：当输入信号为2-K进制码(U)₂时，对小于K的任意正整数V＞U，任意数码(V)₂派生选通门f_jv的输出全都是高电平，而数码(U)₂派生选通门f_jU的输出是低电平，即输出f_jF＝1，f_jF-1＝1，……f_jU+2＝1，f_jU+1＝1，f_jU＝0；其中等于1的式的个数为F-U，F-U为选通门f_jU的1∶0长度n_d，上述等式表明输出f_jF依次到f_jU+1共n_d个输出都为1，紧接着f_jU输出为0，简述为输出f_jF依次到f_jU所呈现的由n_d个1到0，称此为1∶0阶梯特性输出；选通门f_jF的n_d为0，选通门f_j(F-1)的n_d为1，选通门f_j(F-2)的n_d为2，…………选通门f_j3的n_d为F-3，选通门f_j2的n_d为F-2，选通门f_j1的n_d为F-1；

⑤选通信号形成电路输出F个选通信号f_j1～f_jF，并输送到二极管接通控制电路，二极管接通控制电路中有一列串联二极管，F个选通信号按1∶0阶梯特性输出用开关方式控制V_DC和Y_WRj间接通串联二极管的数量n_d，n_d＝0，1，2，3……(F-2)，(F-1)，电源V_DC经过n_d个导通状态的串联二极管连接到Y_WRj，二极管导通压降为V_d，于是Y_WRj输出电压V_YWRj＝V_DC-n_dV_d；F个n_d决定Y_WRj有F个输出值，此外还有V_DC与Y_WRj间开路得出V_YWRj＝V_SS，所以Y_WRj输出电压V_YWRj总共有F+1＝K个，其中V_DC为最高电源电压，V_SS为最低电源电压，V_DC-V_SS＝FV_d+Δ，Δ为K值存储单元电路特性要求补偿的偏移量；由此完成BMVC_K的K个2-K进制码输入产生Y_WRj的K值输出。

2.根据权利要求1所述的一种K值存储单元嵌入DRAM的二多转换电路的构建方法形成的一种K值存储单元嵌入DRAM的二多转换电路，其特征在于：所述的二多转换电路BMVC_K由选通信号形成电路和二极管接通控制电路及电源三部分组成，所述的二极管接通控制电路包括F-1个串联二极管D_a2～D_aF和F个PMOS管Q_a1～Q_aF，形成一个梯形网络：二极管D_ai的正极接管Q_ai-1的漏极，二极管D_ai的负极接管Q_ai的漏极，i＝2，3，4，……，F-1，F；二极管导通压降为V_d，管Q_aF的漏极接电流源I_j的一端，该连接处为BMVC_K输出Y_WRj，I_j的另一端接最低电源电压V_SS，电流I_j由Y_WRj流向V_SS；管Q_a1～Q_aF的源极接最高电源电压V_DC，管Q_a1～Q_aF的栅极各自接F个选通门输出f_j1～f_jF，V_DC和V_SS满足V_DC-V_SS＝FV_d+Δ，Δ为K值存储单元电路特性要求补偿的偏移量；F个选通门按各自逻辑式得出：门f_j1是输入为b_j的非门，门f_j2是输入为b_j+1的非门，门f_j3是输入为b_j+1、b_j的与非门，门f_j4是输入为b_j+2的非门，门f_j5是输入为b_j+2、b_j的与非门，门f_j6是输入为b_j+2、b_j+1的与非门，门f_j7是输入为b_j+2、b_j+1、b_j的与非门，门f_j8是输入为b_j+3的非门，……………，门f_jF；当r＝0时，门f_jF是输入为b_j+k的非门，当r＝1时，门f_jF是输入为b_j+k、b_j的与非门，当r＝2时，门f_jF是输入为b_j+k、b_j+1的与非门，……………，当r＝(2^k-2)时，门f_jF是k个输入为b_j+k、b_j+k-1、b_j+k-2、…b_j+3、b_j+2、b_j+1的与非门，当r＝(2^k-1)时，门f_jF是k+1个输入为b_j+k、b_j+k-1、b_j+k-2、…b_j+3、b_j+2、b_j+1、b_j的与非门；基于F个选通门具有1∶0阶梯特性输出，BMVC_K输入输出关系为：①当输入b_j+k…b_j+1b_j为(0)2时，f_jF＝f_jF-1＝……＝f_j2＝f_j1＝1，F个PMOS管Q_a1～Q_aF截止，得出Y_WRj输出电压V_YWRj＝V_SS，②当输入b_j+k…b_j+1b_j为(1)₂时，f_jF＝f_jF-1＝……＝f_j3＝f_j2＝1，f_j1＝0，管Q_a1导通，F-1个管Q_a2～Q_aF截止，V_DC经F-1个导通状态的串联二极管D_a2～D_aF接通Y_WRj，得出V_YWRj＝V_DC-(F-1)V_d，③当输入b_j+k…b_j+1b_j为(U)₂时，U＝2～(F-1)，则f_jF＝f_jF-1＝……＝f_jU+2＝f_jU+1＝1，f_jU＝0，管Q_aU导通，n_d个管Q_aU+1～Q_aF截止，V_DC经n_d个导通状态的串联二极管接通Y_WRj，得出V_YWRj＝V_DC-n_dV_d，n_d＝(F-U)＝(F-2)～1，④当输入b_j+k…b_j+1b_j为(F)₂时，f_jF＝0，管Q_aF导通，V_DC直接连通Y_WRj，得出V_YWRj＝V_DC；Y_WRj输出电压V_YWRj总共有K个：V_SS，V_DC-(F-1)V_d，V_DC-(F-2)V_d，…………，V_DC-2V_d，V_DC-V_d，V_DC，由此完成‘由BMVC_K的K个2-K进制码输入产生Y_WRj的K值输出’的功能。

3.根据权利要求2所述的一种K值存储单元嵌入DRAM的二多转换电路，其特征在于：所述的二多转换电路BMVC_K中取K＝10，得出2-10转换电路BMVC₁₀，BMVC₁₀由选通信号形成电路和二极管接通控制电路及电源三部分组成，所述的二极管接通控制电路包括8个串联二极管D_a2～D_a9和9个PMOS管Q_a1～Q_a9，形成一个梯形网络：二极管D_ai的正极接管Q_ai-1的漏极，二极管D_ai的负极接管Q_ai的漏极，i＝2，3，4，……，8，9，其中管Q_a9的漏极接电流源I_j的一端，该连接处为BMVC₁₀输出Y_WRj，I_j的另一端接最低电源电压V_SS，电流I_j由Y_WRj流向V_SS；管Q_a1～Q_a9的源极接最高电源电压V_DC，管Q_a1～Q_a9的栅极各自接9个选通门输出f_j1～f_j9，V_DC-V_SS＝9V_d+Δ，二极管导通压降为V_d，Δ为10值存储单元电路特性要求补偿的偏移量；9个选通门按各自逻辑式得出：门f_j1是输入为b_j的非门，门f_j2是输入为b_j+1的非门，门f_j3是输入为f_j+1、f_j的与非门，门f_j4是输入为b_j+2的非门，门f_j5是输入为b_j+2、b_j的与非门，门f_j6是输入为b_j+2、b_j+1的与非门，门f_j7是输入为b_j+2、b_j+1、b_j的与非门，门f_j8是输入为b_j+3的非门，门f_j9是输入为b_j+3、b_j的与非门；基于9个选通门具有1∶0阶梯特性输出，BMVC₁₀输入输出关系为：①当输入b_j+3b_j+2b_j+1b_j为0000时，f_j9＝f_j8＝……＝f_j2＝f_j1＝1，9个PMOS管Q_a1～Q_a9截止，得出Y_WRj输出电压V_YWRj＝V_SS，②当输入b_j+3b_j+2b_j+1b_j为0001时，f_j9＝f_j8＝……＝f_j3＝f_j2＝1，f_j1＝0，管Q_a1导通，8个管Q_a2～Q_a9截止，V_DC经8个导通状态的串联二极管D_a2～D_a9接通Y_WRj，得出V_YWRj＝V_DC-8V_d，③当输入b_j+3b_j+2b_j+1b_j为(U)₂时，U＝2～8，即(U)₂＝0010～1000，则f_j9＝f_j8＝……＝f_jU+2＝f_jU+1＝1，f_jU＝0，管Q_aU导通，n_d个管Q_aU+1～Q_aF截止，V_DC经n_d个导通状态的串联二极管接通Y_WRj，得出V_YWRj＝V_DC-n_dV_d，n_d＝(9-U)＝7～1，④当输入b_j+3b_j+2b_j+1b_j为1001时，f_j9＝0，管Q_a9导通，输出Y_WRj直接连通V_DC，得出V_YWRj＝V_DC；Y_WRj输出电压V_YWRj总共有10个：V_SS，V_DC-8V_d，V_DC-7V_d，…………V_DC-2V_d，V_DC-V_d，V_DC；由此完成‘由BMVC₁₀的10个2-10进制码输入产生Y_WRj的10值输出’的功能。

4.根据权利要求2所述的一种K值存储单元嵌入DRAM的二多转换电路，其特征在于：所述的二多转换电路BMVC_K中取K＝16，得出2-16转换电路BMVC₁₆，BMVC₁₆由选通信号形成电路和二极管接通控制电路及电源三部分组成，所述的二极管接通控制电路包括14个串联二极管D_a2～D_a15和15个PMOS管Q_a1～Q_a15，形成一个梯形网络：二极管D_ai的正极接管Q_ai-1的漏极，二极管D_ai的负极接管Q_ai的漏极，i＝2，3，4，……，14，15，其中管Q_a15的漏极接电流源I_j的一端，该连接处为BMVC₁₆输出Y_WRj，I_j的另一端接最低电源电压V_SS，电流I_j由Y_WRj流向V_SS；管Q_a1～Q_a15的源极接最高电源电压V_DC，管Q_a1～Q_a15的栅极各自接15个选通门输出f_j1～f_j15，V_DC-V_SS＝15V_d+Δ，二极管导通压降为V_d，Δ为16值存储单元电路特性要求补偿的偏移量；15个选通门按各自逻辑式得出：门f_j1是输入为b_j的非门，门f_j2是输入为b_j+1的非门，门f_j3是输入为b_j+1、b_j的与非门，门f_j4是输入为b_j+2的非门，门f_j5是输入为b_j+2、b_j的与非门，门f_j6是输入为b_j+2、b_j+1的与非门，门f_j7是输入为b_j+2、b_j+1、b_j的与非门，门f_j8是输入为b_j+3的非门，门f_j9是输入为b_j+3、b_j的与非门，门f_j10是输入为b_j+3、b_j+1的与非门，门f_j11是输入为b_j+3、b_j+1、b_j的与非门，门f_j12是输入为b_j+3、b_j+2的与非门，门f_j13是输入为b_j+3、b_j+2、b_j的与非门，门f_j14是输入为b_j+3、b_j+2、b_j+1的与非门，门f_j15是输入为b_j+3、b_j+2、b_j+1、b_j的与非门；基于15个选通门具有1∶0阶梯特性输出，BMVC₁₆输入输出关系为：①当输入b_j+3b_j+2b_j+1b_j为0000时，f_j15＝f_j14＝……＝f_j2＝f_j1＝1，15个PMOS管Q_a1～Q_a15截止，得出Y_WRj输出电压V_YWRj＝V_SS，②当输入b_j+3b_j+2b_j+1b_j为0001时，f_j15＝f_j14＝……＝f_j3＝f_j2＝1，f_j1＝0，管Q_a1导通，14个管Q_a2～Q_a15截止，V_DC经14个导通状态的串联二极管D_a2～D_a15接通Y_WRj，得出V_YWRj＝V_DC-14V_d，③当输入b_j+3b_j+2b_j+1b_j为(U)₂时，U₂＝2～14，即(U)₂＝0010～1110，则f_j15＝f_j14＝……＝f_jU+2＝f_jU+1＝1，f_jU＝0，管Q_aU导通，n_d个管Q_aU+1～Q_a15截止，V_DC经n_d个导通状态的串联二极管接通Y_WRj，得出V_YWRj＝V_DC-n_dV_d，n_d＝(15-U)＝13～1，④当输入b_j+3b_j+2b_j+1b_j为1111时，f_j15＝0，管Q_a15导通，V_DC直接连通Y_WRj，得出V_YWRj＝V_DC；Y_WRj输出电压V_YWRj总共有16个：V_SS，V_DC-14V_d，V_DC-13V_a，………V_DC-2V_a，V_DC-V_d，V_DC；由此完成‘由BMVC₁₆的16个2-16进制码输入产生Y_WRj的16值输出’的功能。

5.根据权利要求2所述的一种K值存储单元嵌入DRAM的二多转换电路，其特征在于：所述的二多转换电路BMVC_K中取V_DC＝1.5V，V_SS＝1.5V-FV_d-Δ。

6.根据权利要求2所述的一种K值存储单元嵌入DRAM的二多转换电路，其特征在于：所述的二多转换电路BMVC_K中取Δ＝0，得出输出Y_WRj为等阶梯的K值信号，阶梯电压为V_d。

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