CN105849808A

CN105849808A - 双晶体管三态随机存取存储器

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Publication number: CN105849808A
Application number: CN201480063353.4A
Authority: CN
Inventors: S·P·曹尤西斯
Original assignee: Individual
Current assignee: Individual
Priority date: 2013-09-30
Filing date: 2014-09-30
Publication date: 2016-08-10
Also published as: EP3053166A1; US9269422B2; US20150092485A1; JP2016535385A; KR101649468B1; KR20160052807A; WO2015048702A1; US20160189762A1; US9704555B2; KR20160099742A; EP3053166A4

Abstract

一种双晶体管三态随机存取存储器(TTTRAM)电路，包括电压/电流输入，输入/输出开关，第一晶体管，第一上拉电阻器，第二晶体管，以及第二上拉电阻器。第一晶体管具有第一发射极、与输入/输出开关相连接的第一集电极以及第一基极。第一上拉电阻器与第一发射极以及电压/电流输入相连接。第二晶体管具有与接地端相连接的第二发射级、第二集电极以及与输入/输出开关相连接的第二基极。第二上拉电阻器与第一基极、第二集电极以及电压/电流输入相连接。

Description

双晶体管三态随机存取存储器

技术领域

本发明涉及随机存取存储器(RAM)领域。本公开文本涉及使用两个晶体管的高密度独立RAM单元。

背景技术

在现今社会，技术正以快速的步伐进步；然而，计算机性能的主要限制是RAM的存取速度。从1968年到2000年，计算机处理器的速度每年以55％的比率提升；而存储器的速度每年仅以10％的比率提升。现今，计算速度方面的创新几乎已经减慢至停滞。这种停滞主要归因于一种名为存储墙的现象，这种现象是在CPU与CPU芯片之外的存储器之间出现的持续扩大的速度方面的差异。随着存储器速度与处理器速度之间的差距越来越大，存储器延迟正在成为计算性能方面的压倒性瓶颈。

双倍数据速率(DDR)RAM的速度很慢，其主要原因在于RAM集成电路的内部架构过时。为了存储存储器比特，在该电路内部使用了电容器。伴随使用电容器出现了一个问题，即这些电容器会导致电荷速度减慢，由此大幅降低存储器速度。为了提升存储器速度，需要能在没有任何电容器的情况下工作的新型存储器技术。另一个问题在于DDR RAM庞大，但其密度并不是很高，并且具有大量的元件。

因此，需要克服如上所述的现有技术系统、设计和处理存在的问题。

发明内容

本发明提供了一种随机存取存储器，该存储器克服了迄今为止已知的这种常规类型的设备和方法的前述缺陷，并且使用了一种成本效率且能效很高的高速随机存取存储器来提供这些特征。

针对前述目的和其他目的，根据本发明，提供了一种双晶体管三态随机存取存储器(TTTRAM)电路。该电路包括电压/电流输入，输入/输出开关，第一晶体管，第一上拉电阻器，第二晶体管，以及第二上拉电阻器。第一晶体管具有第一发射极，与输入/输出开关相连接的第一集电极，以及第一基极。第一上拉电阻器与第一发射极以及电压/电流输入相连接。第二晶体管具有与接地端相连接的第二发射级、第二集电极以及与输入/输出开关相连接的第二基极。第二上拉电阻器与第一基极、第二集电极以及电压/电流输入相连接。

根据本发明的另一个特征，第一上拉电阻器和第二上拉电阻器的值取决于应用的多状态的数量。

根据本发明的一个附加特征，电阻值的增大会提供较慢的速度。

根据本发明的一个附加特征，功耗降低会提供较少的多个状态。

根据本发明的另一个特征，第一晶体管是PNP晶体管。

根据本发明的另一个特征，第二晶体管是NPN晶体管。

根据本发明的一个附加特征，输入/输出开关被用于访问TTTRAM电路。

根据本发明的一个附加特征，第一晶体管和第二晶体管是在基板上以垂直方式实现的。

根据本发明的另一个附加特征，第一晶体管和第二晶体管是在基板上以Mesa方式实现的。

根据本发明的另一个特征，每一个TTTRAM电路表示1比特。

根据本发明的一个伴随特征，多个TTTRAM电路包括比特阵列。

虽然在这里将本发明图示和描述成是在电路、示意图和/或集成电路结构概观中实现的，但其并不局限于所显示的细节，因为在不脱离本发明的实质的情况下，在权利要求的范围及其等价物的范围以内，各种修改和结构变更都是可行的。此外，本发明的例示实施例中的众所周知的部件将不会被详细描述或者将被省略，以免与本发明的相关细节相混淆。

本发明的附加优点和其他特征特性将会在后续的具体实施方式中得到阐述，并且可以从具体实施方式中明显地看出，或者可以通过实践本发明的例示实施例来获悉。本发明的其他优点可以通过权利要求中特别指出的任何手段、方法或组合来实现。

在附加的权利要求中阐述了被视为是本发明的特性的其他特征。根据需要，在这里公开了本发明的详细实施例；然而应该理解，所公开的实施例只是能以不同形式实现的本发明的示例。因此，这里公开的特定结构及功能细节不应被解释成是进行限制，相反，这些细节仅仅应该被解释成是权利要求的基础，并且应被解释成是教导本领域技术人员在近乎任何具有恰当细节的结构中以不同方式实现本发明的代表性基础。更进一步，这里使用的术语和短语并不用于进行限制；相反，其目的是提供关于本发明的可理解的描述。虽然本说明书是以限定了被视为具有新颖性的发明特征的权利要求为结束的，然而我们相信，通过研究后续结合附图所做的描述，可以更好地理解本发明，在附图中，相同的参考数字将被延续使用。

附图说明

这里的附图可用于进一步图示不同的实施例，并对依照本发明的不同原理和优点进行说明，在附图中，相同的参考数字在不同视图中始终指示相同或功能相似的部件，这些视图并非真实按比例绘制，并且其连同以下的详细描述一起被引入并构成了本说明书的一部分。从以下结合附图考虑的关于例示实施例的详细描述中可以清楚了解本发明的实施例的优点，其中：

图1示出了根据一个实施例的多状态效应的图表；

图2示出了根据一个实施例的TTTRAM电路；

图3示出了根据一个实施例的TTTRAM集成电路的布局；

图4示出了根据一个实施例的MUX位宽比特；

图5示出了根据一个实施例的MUX位宽比特组；

图6示出了根据一个实施例的MUX位宽比特组的组；

图7示出了根据一个实施例的MUX位宽比特组的组的组；

图8示出了根据一个实施例的单存储器TTTRAM构造；

图9示出了根据一个实施例的多存储体构造；

图10示出了根据一个实施例的TTTRAM比特写入；

图11示出了根据一个实施例的根据多状态效应的TTTRAM写入；

图12示出了关于一种可能的结构的更好的视图；

图13是图12的另一种表示；

图14示出了根据一个实施例的信号桥；

图15示出了根据一个实施例的用于移至下一阶段的信号输入；

图16示出了根据一个实施例的用于晶体管计数的等式；以及

图17示出了根据一个实施例的图12中的TTTRAM的内部架构。

具体实施方式

根据需要，在这里公开了本发明的详细实施例；然而应该理解，所公开的实施例只是能以不同形式实现的本发明的示例。因此，这里公开的特定结构及功能细节不应被解释成是进行限制，相反，这些细节仅仅应该被解释成是权利要求的基础，并且应被解释成是教导本领域技术人员在近乎任何具有恰当细节的结构中以不同方式实现本发明的代表性基础。更进一步，这里使用的术语和短语并不用于进行限制；相反，其目的是提供关于本发明的可理解的描述。虽然本说明书是以限定了被视为具有新颖性的发明特征的权利要求为结束的，然而我们相信，通过研究后续结合附图所做的描述，可以更好地理解本发明，在附图中，相同的参考数字将被延续使用。

在不脱离本发明的实质或范围的情况下，替换的实施例也是可以设计的。此外，本发明的例示实施例中的众所周知的部件将不被详细描述或者将被省略，以免与本发明的相关细节相混淆。

在公开和描述本发明之前，应该理解的是，这里使用的术语的用途只是描述具体的实施例，其目的并不是进行限制。这里使用的术语“一”或“一个”被定义成是一个或一个以上。这里使用的术语“多个”被定义成两个或两个以上。这里使用的术语“另一个”被定义成是至少还有一个或更多。这里使用的术语“包括”和/或“具有”被定义成是包含(也就是开放性语言)。这里使用的术语“耦合”被定义成是连接，但是这种连接未必是直接的，并且未必是以机械方式进行的。

诸如第一和第二、顶部和顶部等等的相关术语可以仅仅用于将一个实体或活动与另一个实体或活动区分开来，而不必需要或暗示此类实体或行为之间存在着任何实际的这类关系。术语“包括”、“包含”或是其任何变体旨在覆盖非排他性的包含，由此，包含了一系列部件的处理、方法、制品或装置并不仅仅包含了这些部件，而且还可以包含在此类处理、方法、制品或装置中没有明确表达或是其所固有的其他部件。在没有更多约束的情况下，处于“包括……一个”之前的部件并不排除在包含了该部件的处理、方法、制品或装置中还存在附加的相同部件。

这里使用的术语“大约”或“大致”适用于所有数值，无论这些数值是否是明确指示的。这些术语通常是指与被本领域技术人员视为与所叙述的值等价的数字范围(也就是具有相同的功能或结果)。在很多情况下，这些术语可以包括四舍五入至最接近的有效数字的数字。

应该了解的是，这里描述的本发明的实施例可以包括一个或多个常规处理器，以及可以控制一个或多个处理器来结合某些无处理器电路及其他部件来实施这里描述的已通电的注入设备的一些、大多数或所有功能。无处理器的电路包括但不局限于信号驱动器、时钟电路、电源电路以及用户输入和输出部件。作为替换，一些或所有功能既可以由不具有已存储的程序指令的状态机来实施，也可以在将每一个功能或是某些功能的一些组合作为定制逻辑实施的一个或多个专用集成电路(ASIC)或现场可编程门阵列(FPGA)中实施。当然，这些方法的组合也是可以使用的。由此，在这里描述了用于这些功能的方法和装置。

这里使用的术语“程序”、“软件”、“软件应用”等等被定义成是被设计成在计算机系统上运行的一系列指令。“程序”、“软件”、“应用”、“计算机程序”或“软件应用”可以包括子例程、函数、过程、对象方法、对象实施方式、可执行应用、小应用程序、小服务程序、源代码、对象代码、共享库/动态加载库和/或被设计成在计算机系统上运行的其他指令序列。

在这里描述了本发明的不同实施例。在很多的不同实施例中，特征都是相类似的。因此，为了避免冗余，在一些环境中没有重复描述这些相似的特征。然而应该理解，关于首次出现的特征的描述适用于后续描述的相似特征，并且每一个相应的描述由此会在没有这类重复的情况下被引入其中。

本发明的主要目的是提供一种在将频率最大化的同时使用最少数量的部件且功耗最小的稳定存储器单元。本发明的另一目的是提供这些单元的功能阵列。

双晶体管三态随机存取存储器(TTTRAM)包括两个晶体管，所述两个晶体被构造成存储一比特的数据。TTTRAM具有创新性的部分原因在于TTTRAM的每个单元都可以存储介于一比特与目前数量不定的比特之间的数据量。这一点是通过使用两个晶体管来实现的，所述两个晶体管相互反馈以产生可变的电压放大或电压细分。

现在将对本发明的例示实施例进行描述。现在将详细参考附图，并且首先特别参考图1，图1示出多状态效应图表的第一例示实施例。TTTRAM的多状态效应不仅允许存储仅两种状态的二进制数，而是允许存储多于两种的状态，由此能够实现具有比先前已知技术更高的密度的随机存取存储器。

图2示出根据一个实施例的TTTRAM。该TTTRAM电路包括两个晶体管Q1、Q2，两个电阻器R1、R2，输入/输出开关I/O，以及电压/电流输入VCC。电阻器的值取决于应用所需要的多状态的数量、以及相关的速度和功率效率。电阻越高，则速度越慢，所耗费的功率越低，并且多状态的数量越少。电阻器的值取决于流过所开关的晶体管的电流量。双晶体管三态随机存取存储器包括一个双极性p型PNP晶体管Q2，晶体管Q2的发射极连接至与VCC相连的电阻器R2(上拉电阻器)，晶体管Q2的基极连接至第二双极性NPN晶体管Q1的集电极，并且PNP晶体管Q2的集电极连接至第二晶体管Q1的基极，所述第二晶体管Q1是NPN晶体管。第二晶体管Q1的集电极连接至第二上拉电阻器R1。NPN晶体管Q1的基极连接至PNP晶体管Q2的集电极。输入/输出开关I/O用于访问存储器电路，并且输入/输出开关I/O与PNP晶体管Q2的集电极以及NPN晶体管Q1的基极相连接。NPN晶体管Q1的发射极连接至GND(接地端)/VSS。实质上，当信号被输入到I/O线的时候，Q1导通，然后导致Q2导通，然后使得Q1保持导通，由此使得Q2保持导通。

TTTRAM实现了远远大于DRAM或SRAM的工作开关频率。这一点是通过借助于反馈环路消除动态衰减来实现的。由于DRAM需要刷新时间和衰减时间，因此，在标准同质结双极性晶体管构造中，开关速度远远优于DRAM的开关速度。在同质结双极性晶体管构造中，SRAM和TTTRAM具有非常相似的属性，然而与SRAM相比，TTTRAM具有更高的写入时间，其原因在于TTTRAM中的晶体管较少。TTTRAM中具有两个晶体管，而SRAM具有四个晶体管。当以赝晶异质结双极性晶体管的方式实现TTTRAM的时候，将不会存在来自DRAM或SRAM的竞争。TTTRAM能够在从诸如400MHz的极低速到诸如500GHz的高速之间的任何速度下工作。反馈环路可简单地使TTTRAM成为易失性存储器。实质上，当将信号施加于反馈环路的时候，有一个阈值需要克服，使得一个晶体管导通(这种“导通”状态未必是VCC)，由此导致PNP晶体管也被上拉至导通状态。然后，PNP晶体管将NPN晶体管保持处于导通状态，而这将会保持PNP晶体管处于导通状态。

动态衰减需要额外的时钟周期来恢复半损失(semi-lost)的存储器。TTTRAM可以使用赝晶异质结双极性晶体管来将晶体管的开关速度最大化，从而产生更高的频率，和/或它可以使用标准同质结双极性晶体管来提供低成本、高成功率的存储器单元。该电路没有什么复杂性，由此将IC设备内部的电阻和寄生电容减至最小，从而能够在制造过程中提供更高的成功率。

图3示出根据一个实施例的TTTRAM集成电路的布局。该布局在基板上以垂直的方式实现双极性晶体管，以使2D面积最小化。TTTRAM也可以采用与制造大多数双极性晶体管的常规方式相同的方式来制造，即Mesa形式。用于构造TTTRAM的垂直结构的工艺需要多个沉积/掺杂周期。实质上，该构思是将基板沉积在一个表面上，然后用掺杂剂或绝缘材料来轰击所述基板，由此制造2D面积较小的双极性晶体管，该双极性晶体管可以具有允许系统以更高频率工作的较大面积。

图4示出了根据一个实施例的MUX位宽比特。图4示出了电路400，该电路示出八个MUX位宽比特。每一个单独的TTTRAM比特(图2)被示出，并且图示了八个晶体管(由于数据宽度)，其中每一个晶体管都是三元存取晶体管(third access transistor)并且与每一个比特的对应I/O相连接。图4显示了端口1到8。假设图4-7具有8比特的数据宽度/位宽。每一个端口连接至相应NPN型晶体管的集电极。每一个NPN型晶体管的发射极连接至每一个对应TTTRAM电路1bit_1、1Bit_2、1Bit_3、1Bit_4、1Bit_5、1Bit_6、1Bit_7、1Bit_8的I/O端口(如图2所示)。每一个NPN型晶体管的基极连接至芯片选择信号(CS)，该芯片选择信号CS允许对该组TTTRAM进行访问。电路400代表的是8位存储器。

图5示出了根据一个实施例的MUX位宽比特组。图5示出电路500，该电路500示出与更多存取晶体管连接的、且数量与数据宽度相同的MUX位宽比特，所述存取晶体管具有CS TTTRAM比特，所述CS TTTRAM比特用于选择MUX并且使所述MUX向特定的MUX位宽比特组开放。每一比特组具有相连接的多条数据线，这是因为：由于每一个单独的MUX位宽比特组都具有自己的CS，因此只有一个MUX位宽比特组会受到影响。

图5显示了端口1到8。这些端口1到8中的每一个端口连接至具有对应相同编号的端口1到8。每一个NPN型晶体管的发射极连接至相应MUX位宽比特组505、510、515、520、525、530、535、540的对应电路400(如图4所示)的CS端口。每一个NPN型晶体管的基极连接至芯片选择器545，所述芯片选择器545是单个TTTRAM比特(图2)，但是GND/VSS的定义被去除、并且改为连接至每一个NPN晶体管的基极，而图2中的I/O是电路500的CS。

在图5中，每一个MUX位宽比特组505、510、515、520、525、530、535、540包括MUX位宽比特电路400。TTTRAM电路545不用于存储。电路545用于保持每一个组的基极处于开放状态，以便选择特定的比特组。电路545作为芯片选择器来工作，用于选择哪个比特组实际处于“启用状态”并且能被访问。电路500代表的是64位存储器。

图6示出了根据一个实施例的MUX位宽比特组的组。MUX位宽比特组的组具有与图5所示相同的基本设置，但并不是由MUX位宽比特构成，而是由数量与数据宽度相同的MUX位宽比特组构成。

图6显示了端口1到8。这些端口1到8中的每一个端口连接至具有对应相同编号的端口1到8。图6显示了端口01到08。这些端口01到08中的每一个端口连接至具有对应相同编号的端口01到08。每一个NPN型晶体管的发射极连接至相应MUX位宽比特组的组605、610、615、620、625、630、635、640的对应电路500(如图5所示)的CS端口。每一个NPN型晶体管的基极连接至芯片选择器645，所述芯片选择器645是单个TTTRAM比特(图2)，但是GND/VSS的定义被去除、并且改为连接至每一个NPN型晶体管的基极，而图2中的I/O是电路600的CS。

在图6中，每一个MUX位宽比特组的组605、610、615、620、625、630、635、640包括MUX位宽比特组电路500。TTTRAM电路645不用于存储。电路645用于保持每一个组的基极处于开放状态，以便选择特定的比特组。电路645作为芯片选择器工作，用于选择哪个比特组实际处于“启用状态”并且能被访问。电路600代表的是512位存储器。

图7示出了根据一个实施例的MUX位宽比特组的组的组。MUX位宽比特组的组的组具有与图5所示相同的基本设置，但并不是由MUX位宽比特构成，而是由数量与数据宽度相等的多个MUX位宽比特组的组构成。

图7显示了端口1到8。这些端口1到8中的每一个端口连接至具有对应相同编号的端口1到8。图7显示了端口01到08。这些端口01到08中的每一个端口连接至具有对应相同编号的端口01到08。图7显示了端口001到008。这些端口001到008中的每一个端口连接至具有对应相同编号的端口001到008。每一个NPN型晶体管的发射极连接至相应MUX位宽比特组的组的组705、710、715、720、725、730、735、740的对应电路600(如图6所示)的CS端口。每一个NPN型晶体管的基极连接至芯片选择器745，所述芯片选择器745是单个TTTRAM比特(图2)，但是GND/VSS的定义被去除、并且改为连接至每一个NPN型晶体管的基极，而图2中的I/O是电路700的CS。

在图7中，每一个MUX位宽比特组的组的组705、710、715、720、725、730、735、740包括MUX位宽比特组的组电路600。TTTRAM电路745不用于存储。电路745用于保持每一个组的基极处于开放状态，以便选择特定的比特组。电路745作为芯片选择器工作，用于选择哪个比特组实际处于“启用状态”且能被访问。电路700代表的是4096位存储器。

图4-7中的TTTRAM需要一个存取晶体管来同时存取多个单元。“MUX”电路可用于存取指定的位宽，由此允许存取多个码字。TTTRAM的基本单元在允许存取多个存储器单元的高速MUX中使用。

图4-7的架构示出了指数型多路复用器配置。在图4-7中，比特的数量表示如下：图4-8¹；图5-8²；图6-8³；图7-8⁴。该架构可被扩展，例如扩展成8⁵、8⁶、……、8ⁿ，以提供期望数量的存储比特。然而，数据宽度/位宽不仅仅局限于8比特，而是可以更大或更小，例如4、16、32、……、k，以提供期望的位宽。例如，也可提供4ⁿ、16ⁿ、……、kⁿ个比特。

图8示出了根据一个实施例的单存储体TTTRAM构造。图8包括元件805和元件810，其中元件805可以是中央处理单元(CPU)、微控制器(MCU)或数字信号处理器(DSP)，元件810可以是TTTRAM存储体。TTTRAM可以采用多种构造方式来设置，单存储体构造只使用一半的可用时钟周期，这可以允许MCU 805通过相同的I/O来与非易失存储器或其他外设进行通信。

图9示出了根据一个实施例的多存储体构造。图9包括元件905，其中元件905可以是中央处理单元(CPU)、微控制器(MCU)或数字信号处理器(DSP)。图9的多存储体构造包括通过相同I/O线进行通信的两个或更多TTTRAM存储体910、915。这一点是通过使用反转器920反转CLK信号(CS)来实现的，从而在该信号转至低电平时，另一个信号会转至高电平，不会浪费所述半个时钟周期。

图10示出了根据一个实施例的TTTRAM比特写入。为了写入TTTRAM的比特，在I/O趋近于VCC的时候写入“1”，并且在I/O趋近于VSS的时候写入“0”。如果不需要写入TTTRAM比特，那么可以仅仅保持该线处于浮置。

图11示出了根据一个实施例的根据多状态效应的TTTRAM写入。在根据图1所示的多状态效应而写入TTTRAM的时候，仅仅需要对I/O线施加脉冲“1”、然后“浮置”、然后“1”、然后“浮置”、并依此类推，以便输出除了0或1以外的多种状态。如图1所示，n是该处理发生的次数，并且由此也是电压细分的次数。要想复位回到0，必须对I/O线施加脉冲“0”。

为了读取TTTRAM的比特，必须在I/O线上设置小电阻，以保持比特状态。一旦存在电阻，那么如果使用如图1所示的多状态方法，可使用A/D转换器。作为替换，也可以使用简单的数字I/O。

如上所述，图4-7示出了TTTRAM复用架构的示例。

图12示出可行性架构之中的一种架构的更佳视图。这种架构使用了图4-7所描述的指数型MUX。这种架构是一种用于减少MUX电路所需要的晶体管的数量的方法。该流程图示出了如何从CPU/MPU/MCU/DSP访问每一个TTTRAM比特。TTTRAM并不仅仅局限于这一种架构，而是能够以制造商所能想到的其他各种方案来实施。

图13是图12的另一种表示。图13也仅仅是图12的一种简化视图。图13并不是显示MUX管理的组成，而仅仅是以最基本的可能形式显示了如何将TTTRAM与MCU/MPU/CPU/DSP互连。

回到图4，图4示出一个电路，该电路是一个位宽比特的大小，在本示例中是8比特。从逻辑上讲，每一“级”是由位宽比特构成，并且每一“级”连接至芯片选择线以便单独访问每一个比特。如图5所示，下一级包含了数量与数据宽度相等的图4所示位宽比特，同时每一个CS连接至一晶体管，所述晶体管的基极与其他每一个晶体管的基极相连接。在这种基本连接中，一个小的TTTRAM(TTL)比特被用于启用和禁用该比特阵列。结果，总的比特数量提高了一次幂，即2次幂；现在，对于八比特数据宽度的情形来说，有64比特的TTTRAM可以用于存储信息。该处理持续进行，并且这些组会随着更多的级的添加而变得越来越大。但是对于这些级中的每一级来说，必须具有一个充当门锁的存储比特，以保持“路径开放”，以便访问下一级别，并且最终到达I/O。所有这些信号都连接至图14所示的信号桥，所述信号桥确定哪个组正被启用写入。在图17中，一个简单的D触发器排序计数器连接至所述信号桥，以选择每一阶段。同时，使用与(AND)门来确定该计数器正针对的是哪一级，以将数据仅仅输出至一特定级别。

图15示出了根据一个实施例的用于移至下一阶段的信号输入。在图12中，描述了用于移动到MUX阵列中的下一“阶段”的信号输入CTR，即计数器。所述计数器是用于确定当前数量的D触发器(图17)，并且具有与门。为了选择一个存储位置，可以只将一条I/O写为高电平，剩余线写为低电平，由此允许选择每一个流水级比特。在最后一级，即本范例中的第四级，这些比特能被直接访问，并且能被写入或读取。在图17中，CS被用于选择芯片为启用或禁用。

图16示出根据一个实施例的用于晶体管计数的等式。D_w是总线的数据宽度，D_w与每一个MUX位宽比特的比特数量相关，D是每一IC单元上的晶片区域的直径，所述晶片区域是被设置用于计算比特数量的各部件所适合装配(fit)的区域，T_l规定所使用的晶体管技术的晶体管长度，T_w是所述晶体管技术的宽度，以及F_lp是构成用于控制MUX桥的特定高速触发器的晶体管数量。该等式是根据在圆(circle)内适合装配的晶体管数量推导而来的，所述晶体管数量便是控制MUX所必需的晶体管数量，然而由于不可能存在半个控制晶体管，因此必需对该数量取整，由此将会执行取模运算。由于这种设置的构造是基于指数的MUX，因此总和用于对每一级实际需要的晶体管数量进行计数。数量与数据宽度相等的晶体管被用作保护措施，以防止意外的比特写入。

图17示出了根据一个实施例的图12中的TTTRAM的内部架构。I/O 0位宽信号被用于读取和写入RAM的每一级或每一比特。CS是芯片选择，用于选择该芯片是否正被启用写入或读取。CTR是用于计数的信号，以前往MUX电路的下一个指数级。1755、1750、1745和1740是数字与门，而1735、1730、1725和1720是数字反转器，所述数字与门和所述数字反转器两者的组合用于确定在哪一周期所述计数器(1715、1710：D触发计数器)开启，以允许选择桥1760(图14)确定选择从图7开始、至图4结束之中的哪个组。

应该指出的是，本发明的处理和系统的各个单独的特征在这里的一个例示实施例中即可被描述。与这里关于单个例示实施例的描有关的具体选择不应被视为是该特征只适用于对其进行描述的实施例的限制。这里描述的所有特征都等同地与在这里描述以及采用了任何组合、分组或布置的其他任何或所有例示实施例相适合，并且可以作为其补充或与之交换。特别地，在这里使用了单数参考数字来图示、定义或描述特定的特征，但这并不意味着该特征不能关联或等同于与别的附图或描述中的别的特征。更进一步，如果在附图中使用了两个或更多的参考数字，那么不应将其解释成是仅仅局限于这些实施例或特征，并且这些参考数字同样适用于相似的特征，或者没有使用参考数字，抑或是省略了别的参考数字。

在这里和/或后续权利要求中使用了短语“A和B中的至少一个”，其中A和B是用于指示特定对象或属性的变量。在使用这个短语的时候，该短语的目的是并且由此被定义成是选择A或B或者同时选择A和B，这一点与短语“和/或”相类似。如果在此类短语中存在两个以上的变量，那么该短语由此应被定义成包含了这些变量中的仅仅一个变量，这些变量中的任一变量，任何变量的任何组合以及所有这些变量。

以上的描述和附图图示了本发明的原理、例示实施例和工作模式。然而，本发明不应被解释成仅限于如上所述的具体实施例。本领域技术人员将会预料到上述实施例的附加变化，并且上述实施例应被视为说明性而不是限制性的。相应地，应该了解的是，在不脱离后续权利要求所限定的本发明的范围的情况下，本领域技术人员是可以改变这些实施例的。

Claims

1.一种双晶体管三态随机存取存储器(TTTRAM)电路，包括：

电压/电流输入；

输入/输出开关；

第一晶体管，具有：

第一发射极；

与所述输入/输出开关相连接的第一集电极；以及

第一基极；

与所述第一发射极和所述电压/电流输入相连接的第一上拉电阻器；

第二晶体管，具有：

与接地端相连接的第二发射级；

第二集电极；以及

与所述输入/输出开关相连接的第二基极；以及

与所述第一基极、所述第二集电极以及所述电压/电流输入相连接的第二上拉电阻器。

2.根据权利要求1所述的双晶体管三态随机存取存储器电路，其中所述第一上拉电阻器和所述第二上拉电阻器的值取决于应用的多状态的数量。

3.根据权利要求2所述的双晶体管三态随机存取存储器电路，其中电阻值的增大提供较慢的速度。

4.根据权利要求2所述的双晶体管三态随机存取存储器电路，其中功耗的降低提供较少的多状态。

5.根据权利要求1所述的双晶体管三态随机存取存储器电路，其中所述第一晶体管是PNP晶体管。

6.根据权利要求1所述的双晶体管三态随机存取存储器电路，其中所述第二晶体管是NPN晶体管。

7.根据权利要求1所述的双晶体管三态随机存取存储器电路，其中所述输入/输出开关被用于访问所述双晶体管三态随机存取存储器电路。

8.根据权利要求1所述的双晶体管三态随机存取存储器电路，其中所述第一晶体管和所述第二晶体管是在基板上以垂直方式实现的。

9.根据权利要求1所述的双晶体管三态随机存取存储器电路，其中所述第一晶体管和所述第二晶体管是在基板上以Mesa方式实现的。

10.根据权利要求1所述的双晶体管三态随机存取存储器电路，其中每一个双晶体管三态随机存取存储器电路表示1比特。

11.根据权利要求10所述的双晶体管三态随机存取存储器电路，其中多个双晶体管三态随机存取存储器电路包括比特阵列。