JP2016535385A - ２トランジスタの３値ランダムアクセスメモリ - Google Patents

Abstract

２トランジスタの３値ランダムアクセスメモリ（ＴＴＴＲＡＭ）回路は、電圧／電流入力と、入出力スイッチと、第１トランジスタと、第１プルアップ抵抗と、第２トランジスタと、第２プルアップ抵抗と、を含む。第１トランジスタは、第１エミッタと、入出力スイッチに接続された第１コレクタと、第１ベースと、を有する。第１プルアップ抵抗は第１エミッタ及び電圧／電流入力に接続される。第２トランジスタは、グラウンドに接続された第２エミッタと、第２コレクタと、入出力スイッチに接続された第２ベースと、を有する。第２プルアップ抵抗は、第１ベース、第２コレクタ及び電圧／電流入力に接続される。【選択図】図２

Description

本発明はランダムアクセスメモリ（ＲＡＭ）の分野に関する。本開示は、２つのトランジスタを用いた高密度独立型ＲＡＭセルに関する。

テクノロジーは現代において急速に進歩しているが、コンピュータ性能の大きな制約はＲＡＭのアクセス速度である。１９６８年〜２０００年において、コンピュータプロセッサの速度は毎年５５パーセントの割合で改善してきたが、メモリ速度は毎年１０パーセントの割合でしか改善してこなかった。演算速度の今日の革新は停滞に向かってほぼ鈍化した。この停滞は、ＣＰＵとＣＰＵチップの外側のメモリとの間の速度の格差の増大であるメモリウォールと呼ばれる現象に主として依存している。メモリ速度とプロセッサ速度との間のギャップが大きくなるにつれて、メモリ待ち時間がコンピュータ性能において重度の障害になってきている。

ダブルデータレート（ＤＤＲ）ＲＡＭは、主としてＲＡＭ集積回路の旧式の内部アーキテクチャのため、遅い。メモリのビットを記憶するために回路内でコンデンサが用いられる。コンデンサを用いることによる課題は、コンデンサが電荷を遅くし、それによってメモリ速度を大幅に低下させることである。メモリ速度を改善するためにコンデンサなしで動作可能な新規なメモリ技術が必要とされる。別の問題は、ＤＤＲ ＲＡＭが、大きく、高密度ではなく、かつ、多数の部品を有することである。

従って、上述したような従来技術のシステム、設計及びプロセスによる課題を克服する必要がある。

本発明は、この一般的なタイプの従来公知の装置及び方法の前述の欠点を克服するランダムアクセスメモリであって、費用対効果に優れた高いエネルギー効率の高速ランダムアクセスメモリによる特徴を提供するランダムアクセスメモリを提供する。

前述の及び他の目的によれば、本発明に係る２トランジスタの３値ランダムアクセスメモリ（ＴＴＴＲＡＭ）回路が提供される。回路は、電圧／電流入力と、入出力スイッチと、第１トランジスタと、第１プルアップ抵抗と、第２トランジスタと、第２プルアップ抵抗と、を含む。第１トランジスタは、第１エミッタと、入出力スイッチに接続された第１コレクタと、第１ベースと、を有する。第１プルアップ抵抗は第１エミッタ及び電圧／電流入力に接続される。第２トランジスタは、グラウンドに接続された第２エミッタと、第２コレクタと、入出力スイッチに接続された第２ベースと、を有する。第２プルアップ抵抗は、第１ベース、第２コレクタ及び電圧／電流入力に接続される。

本発明のさらなる特徴によれば、第１プルアップ抵抗及び第２プルアップ抵抗の値は、適用のための多重状態の数に依存する。

本発明の追加の特徴によれば、抵抗値の上昇が、より遅い速度を提供する。

本発明のさらなる特徴によれば、電力消費量の低下が、より少ない多重状態を提供する。

本発明のさらに別の特徴によれば、第１トランジスタはＰＮＰトランジスタである。

本発明のまたさらに別の特徴によれば、第２トランジスタはＮＰＮトランジスタである。

本発明のさらに追加の特徴によれば、入出力スイッチは、ＴＴＴＲＡＭ回路にアクセスするために用いられる。

本発明のまたさらなる特徴によれば、第１トランジスタ及び第２トランジスタは基板上で垂直に提示される。

さらなる本発明の別の特徴によれば、第１トランジスタ及び第２トランジスタは基板上でメサ型に提示される。

本発明のまたさらなる特徴によれば、各ＴＴＴＲＡＭ回路は１ビットを表す。

本発明の付随の特徴によれば、複数のＴＴＴＲＡＭ回路がビットの配列を備える。

本発明は、回路、概略図及び／又は集積回路構造の概観で具現化されるように本明細書で図示されて説明されるが、本発明の精神から逸脱しない限りにおいて、かつ、特許請求の範囲の均等物の範囲及び領域内において、様々な修正及び構造的な変更が行われてもよいので、示した細部に本発明を限定することを意図するものではない。さらに、本発明の例示的な実施形態の公知の構成要素は、詳細に説明せず、又は、本発明の当該細部を不明瞭にしないために省略する。

本発明の追加の利点及び他の特徴の特性は、以下の詳細な説明で説明し、及び、当該詳細な説明から明白となり、又は、本発明の例示的な実施形態の実施によって学習され得る。本発明のさらなる他の利点は、特許請求の範囲で特に指摘された手段、方法又は組み合わせのいずれかによって実現されることができる。

本発明の特性として考慮される他の特徴を添付の特許請求の範囲で述べる。必要に応じて、本発明の詳細な実施形態を本明細書で開示するが、開示の実施形態が、様々な形態で具現化され得る本発明の単なる例示であることが理解されよう。従って、本明細書で開示した特定の構造上及び機能上の細部は、限定するものとして解釈されるものではなく、特許請求の範囲の基礎として、及び、事実上の任意の適切な詳細構造で本発明を様々に採用するように当業者に教示するための典型的な基礎として、単に解釈されるものである。さらに、本明細書で用いる用語及び語句は、限定するものであることを意図せず、むしろ、本発明の理解可能な説明を提供することを意図している。本明細書を、新規なものとしてみなされる本発明の特徴を定義する特許請求の範囲で完結すると同時に、同一の参照符号が繰り越される図面に関連して以下の説明の考察から本発明をよりよく理解すると考えられる。

縮尺に忠実ではない別個の図を通じて、かつ、以下の詳細な説明とともに本明細書に組み込まれて本明細書の一部を形成する別個の図を通じて、同一の参照符号が同一の又は機能的に同様の構成要素を参照する添付の図面は、さらなる様々な実施形態を図示し、かつ、本発明に係る様々な原理及び利点のすべてを説明するために役立つ。本発明の実施形態の利点はその例示的な実施形態の以下の詳細な説明から明らかになり、当該説明は以下の添付の図面に関連して考察されるべきである。

図１は、一実施形態に係る多重状態効果のグラフである。 図２は、一実施形態に係るＴＴＴＲＡＭ回路を示す。 図３は、一実施形態に係るＴＴＴＲＡＭ集積回路の配置図を示す。 図４は、一実施形態に係るＭＵＸビット幅ビットを示す。 図５は、一実施形態に係るＭＵＸビット幅ビットグループを示す。 図６は、一実施形態に係るＭＵＸビット幅ビットグループグループを示す。 図７は、一実施形態に係るＭＵＸビット幅ビットグループグループグループを示す。 図８は、一実施形態に係るシングルバンクＴＴＴＲＡＭ構成を示す。 図９は、一実施形態に係るマルチバンク構成を示す。 図１０は、一実施形態に係るＴＴＴＲＡＭのビットへの書き込みを示す。 図１１は、一実施形態に係る多重状態効果を参照したＴＴＴＲＡＭへの書き込みを示す。 図１２は、可能なアーキテクチャの１つのより見やすい図を示す。 図１３は、図１２の別の表現である。 図１４は、一実施形態に係る信号ブリッジを示す。 図１５は、一実施形態に係る、次のステップに移行するように求められる信号入力を示す。 図１６は、一実施形態に係るトランジスタカウントについての方程式を示す。 図１７は、一実施形態に係る図１２のＴＴＴＲＡＭの内部アーキテクチャを示す。

必要に応じて、本発明の詳細な実施形態を本明細書で開示するが、開示の実施形態は、様々な形態で具現化され得る本発明の単なる例示であるということが理解されよう。従って、本明細書で開示した特定の構造上及び機能上の細部は、限定するものとして解釈されるものではなく、特許請求の範囲の基礎として、及び、事実上の任意の適切な詳細構造で本発明を様々に採用するように当業者に教示するための典型的な基礎として単に解釈されるものである。さらに、本明細書で用いる用語及び語句は、限定するものであることを意図せず、むしろ、本発明の理解可能な説明を提供することを意図している。本明細書を、新規なものとしてみなされる本発明の特徴を定義する特許請求の範囲で完結すると同時に、同一の参照符号が繰り越される図面に関連して以下の説明の考察から本発明をよりよく理解すると考えられる。

本発明の精神又は範囲から逸脱しない限りにおいて代替の実施形態が考案されてもよい。さらに、本発明の例示的な実施形態の公知の構成要素は、詳細には説明せず、又は、本発明の関連する細部を不明瞭にしないために省略する。

本発明を開示し説明する前に、本明細書で用いる用語が、特定の実施形態のみを説明することを目的とすること、及び、限定するものであることを意図するものではないこと、が理解されよう。本明細書で用いる場合に、用語「a」又は「an」は１又は２以上として定義される。本明細書で用いる場合に、用語「plurality」は２又は３以上として定義される。本明細書で用いる場合に、用語「another」は少なくとも第２又はそれ以上として定義される。本明細書で用いる場合に、用語「including」及び／又は「having」は、備えるもの（すなわち、オープンランゲージ）として定義される。本明細書で用いる場合に、用語「coupled」は、接続されるものとして定義されるが、接続は、必ずしも直接的である必要はなく、機械的である必要もない。

第１及び第２、上部及び下部などの関連する用語は、他方の実体又は動作から一方の実体又は動作を区別するために単に用いられてもよく、そうした実体又は動作同士の間における任意の実際のそうした関係又は順番を必ずしも必要としない又は意味しない。用語「comprises」、「comprising」又は任意の他のその変形は、非排他的な包含をカバーすることを意図し、その結果、プロセス、方法、品目（article）又は一覧の構成要素を備える装置が、それらの構成要素のみならず、明示的に記載されていない他の構成要素若しくはそうしたプロセス、方法、品目又は装置に固有の他の構成要素を含んでもよい。「comprises ... a」で先行される構成要素は、さらなる制約なしに、プロセス、方法、品目又は当該構成要素を備える装置において追加の同一の構成要素の存在を排除しない。

本明細書で用いる場合に、用語「about」又は「approximately」は、明白に示されているか否かに関わらずすべての数値に適用される。これらの用語は、通常、当業者のひとりが、列挙された値と同等である（すなわち、同一の機能又は結果を有する）と考慮する数値の範囲のことをいう。多くの場合、これらの用語は、最も近い有効数字に丸められる数を含んでもよい。

本明細書で説明する本発明の実施形態は、１以上の従来のプロセッサと、ある非プロセッサ回路及び他の構成要素と協働して、本明細書で説明する動力注入装置の機能の一部、大部分又は全部の機能を実行するために１以上のプロセッサを制御する固有に記憶されたプログラム命令と、から構成されてもよいことが理解されよう。非プロセッサ回路は、限定されないが、信号ドライバと、クロック回路と、電源回路と、ユーザ入出力要素と、を含んでもよい。代替的に、一部の又は全部の機能は、記憶されたプログラム命令を有しない状態機械によって、若しくは、各機能又はある機能のいくつかの組み合わせがカスタム論理として実装される１以上の特定用途向け集積回路（ＡＳＩＣ）又はフィールドプログラマブルゲートアレイ（ＦＰＧＡ）で、実装されることができる。当然のことながら、これらのアプローチの組み合わせを用いてもよい。従って、これらの機能のための方法又は手段を本明細書で説明した。

本明細書で用いる場合に、用語「program」、「software」、「software application」などは、コンピュータシステム上での実行のために設計された一連の命令として定義される。「program」、「software」、「application」、「computer program」又は「software application」は、サブルーチン、関数、プロシージャ、オブジェクト方法、オブジェクト実装、実行可能アプリケーション、アプレット、サーブレット、ソースコード、オブジェクトコード、共有ライブラリ／動的負荷ライブラリ、及び／又は、コンピュータシステム上での実行のために設計された他の一連の命令を含んでもよい。

本明細書において本発明の様々な実施形態を説明する。多くの異なる実施形態では特徴は類似している。従って、重複を避けるため、場合によっては、それらの類似の特徴を繰り返し説明しない。しかしながら、最初に出てくる特徴の説明は、後で説明する同様の特徴に適用され、従って、それぞれの各説明を繰り返すことなく本明細書に組み入れることが理解されよう。

本発明の主たる目的は、最小数の部品を用いる最小電力消費量の安定したメモリセルであって、同時に周波数を最大化する安定したメモリセルを提供することである。本発明の次の目的は、これらのセルの機能アレイを提供することである。

２トランジスタの３値ランダムアクセスメモリ（ＴＴＴＲＡＭ）は、１ビットのデータを記憶するように構成された２つのトランジスタを含む。ＴＴＴＲＡＭを革新的にするものの一部は、ＴＴＴＲＡＭの各セルが、１と、その時点で変数のビットと、の間を記憶することができるということである。これは、互いにフィードバックすることで可変増幅又は電圧の細分化をもたらす２つのトランジスタを利用することによって達成される。

ここで、本発明の例示的な実施形態を説明する。ここで、図面を詳細に参照すると、及び、最初に特に図１を参照すると、多重状態効果のグラフの例示的な第１実施形態を示している。ＴＴＴＲＡＭの多重状態効果は、３以上の状態２値の記憶を可能にするだけでなく、３以上の状態を可能にし、以前から公知のものよりも高密度のランダムアクセスメモリを可能にする。

図２は、一実施形態に係るＴＴＴＲＡＭ回路を示す。ＴＴＴＲＡＭ回路は、２つのトランジスタＱ１、Ｑ２と、２つの抵抗Ｒ１、Ｒ２と、入出力スイッチＩ／Ｏと、電圧／電流入力ＶＣＣと、を含む。抵抗値は、適用に必要とされる多重状態の数に依存し、かつ、速度及び電力効率に関連する。抵抗が大きくなるにつれて、速度は低下し、消費される電力は減少し、かつ、多重状態がより少なくなる。抵抗値は、トランジスタからスイッチへと流れる電流量に依存する。２トランジスタの３値ランダムアクセスメモリは、バイポーラｐ型のＰＮＰトランジスタＱ２を含み、そのエミッタは、ＶＣＣ（プルアップ抵抗）に接続された抵抗Ｒ２に接続され、ベースは第２バイポーラＮＰＮトランジスタのコレクタに接続され、ＰＮＰトランジスタのコレクタは、ＮＰＮトランジスタである第２トランジスタＱ１のベースに接続される。第２トランジスタのコレクタは第２プルアップ抵抗Ｒ１に接続される。ＮＰＮトランジスタＱ１のベースはＰＮＰトランジスタＱ２のコレクタに接続される。入出力スイッチＩ／Ｏは、メモリ回路にアクセスするために用いられ、かつ、ＰＮＰトランジスタＱ２のコレクタ及びＮＰＮトランジスタＱ１のベースに接続される。ＮＰＮトランジスタのエミッタはＧＮＤ／ＶＳＳに接続される。原則的に、信号がＩ／Ｏ線に入力されると、Ｑ１がオンにされ、そのことがその後、Ｑ２をオンにし、そのことが次に、Ｑ１をオンにしたままにし、Ｑ２をオンにしたままにする。

ＴＴＴＲＡＭは、ＤＲＡＭ又はＳＲＡＭよりもはるかに大きな動作スイッチング周波数を達成する。これは、フィードバックループを通じて動的減衰を排除することによって実現される。標準的なホモ接合バイポーラトランジスタ構成では、ＤＲＡＭがリフレッシュ時間及び減衰時間を必要とするので、スイッチング速度はＤＲＡＭのスイッチング速度よりもはるかに優れている。ＳＲＡＭ及びＴＴＴＲＡＭは、ホモ接合バイポーラトランジスタ構成と非常に類似の特性を有しているが、ＴＴＴＲＡＭが、ＳＲＡＭよりも大きな書き込み時間を有する理由は、ＴＴＴＲＡＭ内のトランジスタが少ないためである。ＴＴＴＲＡＭには２つのトランジスタがある一方で、ＳＲＡＭは４つのトランジスタを有している。ＴＴＴＲＡＭが、その仮像ヘテロ接合バイポーラトランジスタ形態で提示される場合、ＤＲＡＭ又はＳＲＡＭとの競合はない。ＴＴＴＲＡＭは、例えば４００ＭＨｚの非常に遅い速度から例えば５００ＧＨｚの高速のどこででも動作することができる。フィードバックループはＴＴＴＲＡＭを揮発性メモリにするに過ぎない。原則的に、信号がフィードバックループに適用され、それが、あるトランジスタをオンにし（この「オン」状態はＶＣＣである必要はない）、その後、ＰＮＰトランジスタを同様にオンにする場合、超えるべき閾値が存在する。ＰＮＰトランジスタはその後、ＮＰＮトランジスタをオンに維持し、それによってＰＮＰトランジスタをオンに維持する。

動的減衰は、半分失われた（semi-lost）メモリの復元のための予備のクロックサイクルを必要とする。ＴＴＴＲＡＭは、トランジスタのスイッチング速度を最大化してより高い周波数をもたらすために仮像ヘテロ接合バイポーラトランジスタを利用することができ、及び／又は、低コストで高い成功率のメモリセルを可能にするために標準的なホモ接合バイポーラトランジスタを用いることができる。回路の複雑さの欠如は、ＩＣデバイス内の抵抗及び寄生容量を最小化し、製造プロセスにおいてより高い成功率を可能にする。

図３は、一実施形態に係るＴＴＴＲＡＭ集積回路の配置図を示す。この配置図は、基板上の二次元エリアを最小化するために垂直にバイポーラトランジスタを提示する。ＴＴＴＲＡＭはまた、ほとんどのバイポーラトランジスタが形成される同様の従来の方法で、すなわち、メサ型に製造することができる。ＴＴＴＲＡＭの垂直構造を構築するためのプロセスは複数の堆積／ドープサイクルを必要とする。原則として、基板が表面上に堆積させられ、その後、当該表面には、より小さな二次元エリアバイポーラトランジスタを形成するためにドーパント又は絶縁材料が衝突させられ、より小さな二次元エリアバイポーラトランジスタは、システムがより高い周波数で動作することを可能にするための大きな面積を有することができる。

図４は、一実施形態に係るＭＵＸビット幅ビットを図示している。図４は、８つのＭＵＸビット幅ビットを示す回路４００を図示している。各々個別のＴＴＴＲＡＭビット（図２）が示されており、各々個別のＴＴＴＲＡＭビット（図２）は、（データ幅に応じて）８つのトランジスタを図示しており、８つのトランジスタは、各々が第３アクセストランジスタであり、かつ、各々のビットの対応のＩ／Ｏに接続されている。図４はポート１〜８を示す。図４〜図７は８ビットのデータ幅／ビット幅を有している。各ポートはそれぞれのＮＰＮトランジスタのコレクタに接続されている。各ＮＰＮトランジスタのエミッタは、各々対応のＴＴＴＲＡＭ回路の１ビット＿１、１ビット＿２、１ビット＿３、１ビット＿４、１ビット＿５、１ビット＿６、１ビット＿７、１ビット＿８の（図２に示すような）Ｉ／Ｏポートに接続されている。各ＮＰＮトランジスタのベースは、ＴＴＴＲＡＭのグループへのアクセスを可能にするチップセレクト信号（ＣＳ）に接続されている。回路４００は８ビットメモリを表している。

図５は、一実施形態に係るＭＵＸビット幅ビットグループを図示している。図５は回路５００を図示しており、回路５００は、より多くのアクセストランジスタに接続されたＭＵＸビット幅ビットのデータ幅の番号を示しており、より多くのアクセストランジスタは、ＭＵＸを選択して、ＭＵＸビット幅ビットの特定のグループにＭＵＸを開放するためにＣＳ ＴＴＴＲＡＭを有している。各々個別のＭＵＸビット幅ビットグループが自身のＣＳを有しているために１つのＭＵＸビット幅ビットグループのみが影響を受けるので、ビットの各グループは、相互接続されたデータ線を有している。

図５はポート１〜８を示している。これらのポートの各々１つは対応の同一の番号のポート１〜８に接続されている。各ＮＰＮトランジスタのエミッタは、それぞれのＭＵＸビット幅ビットグループ５０５、５１０、５１５、５２０、５２５、５３０、５３５、５４０の（図４に示すような）対応の回路４００のＣＳポートに接続されている。各ＮＰＮトランジスタのベースはチップセレクタ５４５に接続され、チップセレクタ５４５は、ＴＴＴＲＡＭの信号ビット（図２）であるが、ＧＮＤ／ＶＳＳの定義が、除去され、かつ、代わりに各ＮＰＮトランジスタのベースに接続される一方で、図２のＩ／Ｏは回路５００のＣＳである。

図５では、各ＭＵＸビット幅ビットグループ５０５、５１０、５１５、５２０、５２５、５３０、５３５、５４０はＭＵＸビット幅ビット回路４００を含む。ＴＴＴＲＡＭ回路５４５は記憶には用いられない。回路５４５は、ビットの特定のグループを選択するために各グループのベースを開放したままにするように用いられる。回路５４５は、チップセレクタとして動作し、チップセレクタは、どのビットのグループが実際に「オン」であってアクセス可能であるかを選択する。回路５００は６４ビットメモリを表している。

図６は、一実施形態に係るＭＵＸビット幅ビットグループブループを図示している。図５で説明するように、ＭＵＸ幅ビットグループグループは、同一の基本的な設定であるが、ＭＵＸビット幅ビットから形成される代わりに、ＭＵＸビット幅ビットグループのデータ幅の番号から形成される。

図６はポート１〜８を示している。これらのポートの各々１つは対応の同一の番号のポート１〜８に接続されている。図６はポート０１〜０８を示している。これらのポートの各々１つは対応の同一の番号のポート０１〜０８に接続されている。各ＮＰＮトランジスタのエミッタは、それぞれのＭＵＸビット幅ビットグループグループ６０５、６１０、６１５、６２０、６２５、６３０、６３５、６４０の（図５に示すような）対応の回路５００のＣＳポートに接続されている。各ＮＰＮトランジスタのベースは、ＴＴＴＲＡＭの単一ビット（図２）であるチップセレクタ６４５に接続されているが、ＧＮＤ／ＶＳＳの定義は、除去され、かつ、代わりに各ＮＰＮトランジスタのベースに接続される一方で、図２のＩ／Ｏが回路６００のＣＳである。

図６では、各ＭＵＸビット幅ビットグループグループ６０５、６１０、６１５、６２０、６２５、６３０、６３５、６４０はＭＵＸビット幅ビットグループ回路５００を含む。ＴＴＴＲＡＭ回路６４５は記憶には用いられない。回路６４５は、特定のビットのグループを選択するために各グループのベースを開放したままにするために用いられる。回路６４５は、どのグループビットが実際に「オン」であってアクセス可能であるかを選択するチップセレクタとして動作する。回路６００は５１２ビットメモリを表している。

図７は、一実施形態に係るＭＵＸビット幅ビットグループグループグループを図示している。図５で説明したように、ＭＵＸ幅ビットグループグループグループは、同一の基本的な設定であるが、ＭＵＸビット幅ビットから形成される代わりに、ＭＵＸビット幅ビットグループグループのデータ幅の番号から形成される。

図７はポート１〜８を示している。これらのポートの各々１つは対応の同一の番号のポート１〜８に接続されている。図７はポート０１〜０８を示している。これらのポートの各々１つは対応の同一の番号のポート０１〜０８に接続されている。図７はポート００１〜００８を示している。これらのポートの各々１つは対応の同一の番号のポート００１〜００８に接続されている。各ＮＰＮトランジスタのエミッタは、それぞれのＭＵＸビット幅ビットグループグループグループ７０５、７１０、７１５、７２０、７２５、７３０、７３５、７４０の（図６に示すような）対応の回路６００のＣＳポートに接続されている。各ＮＰＮトランジスタのベースは、ＴＴＴＲＡＭの単一ビット（図２）であるチップセレクタ７４５に接続されているが、ＧＮＤ／ＶＳＳの定義は、除去され、かつ、代わりに各ＮＰＮトランジスタのベースに接続される一方で、図２のＩ／Ｏが回路７００のＣＳである。

図７では、各ＭＵＸビット幅ビットグループグループグループ７０５、７１０、７１５、７２０、７２５、７３０、７３５、７４０はＭＵＸビット幅ビットグループグループ回路６００を含む。ＴＴＴＲＡＭ回路７４５は記憶には用いられない。回路７４５は、特定のビットグループを選択するために各グループのベースを開放したままにするために用いられる。回路７４５は、どのビットグループが実際に「オン」であってアクセス可能であるかを選択するチップセレクタとして動作する。回路７００は４０９６ビットメモリを表している。

図４〜図７のＴＴＴＲＡＭは、複数のセルに同時にアクセスするための１つのアクセストランジスタを必要とする。「ｍｕｘ」回路は、複数の単語のアクセスを可能にする所定のビット幅にアクセスするように利用され得る。ＴＴＴＲＡＭの基本セルは、メモリセルをアクセス可能にする高速ｍｕｘで用いられる。

図４〜図７のアーキテクチャは指数関数マルチプレクサ配列を図示している。ビットの番号は、以下の図４−８^１；図５−８^２；図６−８^３；図７−８^４のように図４〜図７で表されている。このアーキテクチャは、例えば、８^５，８^６，．．．，８^ｎまで拡張されてメモリビットの所望の量を提供することができる。しかしながら、データ幅／ビット幅は、８ビットに制限されるだけでなく、所望のビット幅を提供するために例えば４，１６，３２，．．．，ｋのようにより大きく又はより小さくてもよい。また、例えば４^ｎ，１６^ｎ，．．．，ｋ^ｎビットであることも可能である。

図８は、一実施形態に係るシングルバンクのＴＴＴＲＡＭ構成を図示している。図８は、中央演算処理装置（ＣＰＵ）、マイクロコントローラ（ＭＣＵ）又はデジタル信号プロセッサ（ＤＳＰ）であり得る要素８０５と、ＴＴＴＲＡＭバンクである要素８１０と、を含む。ＴＴＴＲＡＭは、多重構成で設定可能であり、シングルバンク構成は、ＭＣＵ８０５が同一のＩ／Ｏを通じて不揮発性メモリ又は他の周辺装置と通信することを可能にする利用可能なクロックサイクルの半分のみを使用する。

図９は、一実施形態に係るマルチバンク構成を図示している。図９は、中央演算処理装置（ＣＰＵ）、マイクロコントローラ（ＭＣＵ）又はデジタル信号プロセッサ（ＤＳＰ）であり得る要素９０５を含む。図９のマルチバンク構成は、同一のＩ／Ｏ線を通じて通信するＴＴＴＲＡＭの２以上のバンク９１０、９１５を包含する。これは、インバータ９２０を用いてＣＬＫ信号（ＣＳ）を反転させることによって遂行され、その結果、ＣＬＫ信号がＬＯＷになる時に他の信号はＨＩＧＨになり、及び、クロックサイクルの半分は浪費されない。

図１０は、一実施形態に係るＴＴＴＲＡＭのビットへの書き込みを図示している。ＴＴＴＲＡＭのビットに書き込むため、Ｉ／ＯがＶＣＣに接近する際に「１」が書き込まれ、Ｉ／ＯがＶＳＳに接近する際に「０」が書き込まれる。ＴＴＴＲＡＭビットに書き込む必要がない場合、線は単に浮動のままであり得る。

図１１は、一実施形態に係る多重状態効果を参照したＴＴＴＲＡＭへの書き込みを図示している。図１に示すような多重状態効果を参照したＴＴＴＲＡＭへの書き込み時、Ｉ／Ｏ線は、「１」、その後、「浮動」及び「１」及び「浮動」等で単にパルスを発せられて、０又は１以外の多重状態を出力しなければならない。図１に示すように、ｎは、このプロセスが生じた回数であり、従って、細分化の数である。０にリセットされると、Ｉ／Ｏ線は、「０」でパルスを発せられなければならない。

ＴＴＴＲＡＭのビットを読み出すため、ビット状態を維持するために小さな抵抗がＩ／Ｏ線上に配置されなければならない。抵抗が存在すると、多重状態アプローチが図１に示すように用いられる場合にＡ／Ｄ変換器を用いることができる。代替的に、単純なデジタルＩ／Ｏを用いることができる。

上述したように、図４〜図７はＴＴＴＲＡＭ多重化アーキテクチャの例を図示している。

図１２は、可能なアーキテクチャの１つのより見やすい図を示している。このアーキテクチャは、図４〜図７で説明したような指数ＭＵＸを用いている。このアーキテクチャは、ＭＵＸ回路に必要なトランジスタの数を減少させるアプローチである。このフローチャートは、各ＴＴＴＲＡＭビットがどのようにしてＣＰＵ／ＭＰＵ／ＭＣＵ／ＤＳＰからアクセスされるかを図示している。ＴＴＴＲＡＭは、この１つのアーキテクチャのみに限定されず、かつ、製造者が考案することができる様々な他のスキームで実装されることができる。

図１３は図１２の別の表示である。図１３はまた、図１２の単なる簡略化した外観でもある。ＭＵＸ管理の構成を示す代わりに、可能な最も基本的な形態で、ＴＴＴＲＡＭがＭＣＵ／ＭＰＵ／ＣＰＵ／ＤＳＰにどのように相互接続されるかを単に示している。

図４に戻ると、図４は、この例の場合は８ビットである１つのビット幅ビットの大きさである回路を図示している。理論上、各「ステージ」は、ビット幅ビットから形成され、かつ、各ビットに個別にアクセスするためにチップセレクト線に接続されている。図５に示すように、次のステージは図４のデータ幅の番号を包含する一方で、各ＣＳは、ベースが他のトランジスタのベースの各々に接続されるトランジスタに連結される。このベース接続では、ＴＴＴＲＡＭの小さなビット（ＴＴＬ）が、ビットの配列を可能にしかつ不能にするように用いられる。結果として、合計ビット数は１つパワーが上がり、２つのパワーになり、現在では、８ビットデータ幅の場合、情報を記憶するために用いることができる６４ビットのＴＴＴＲＡＭがある。さらにステージが追加されるにつれて、このプロセスは続き、かつ、グループはより大きくなり続ける。これらのステージの各々のために、最終的にＩ／Ｏに到達する次のレベルにアクセスするための「パスオープン」を維持するラッチとして機能する記憶ビットが存在しなければならない。これらの信号のすべては、図１４に示すように信号ブリッジに接続され、信号ブリッジは、どのグループが能動的に書き込まれているかを判定する。図１７では、単一のＤ−フリップフロップソートカウンタがブリッジに接続されて各ステップを選択する。一方で、カウンタがオンであるステージがどれかを判定し、特定のレベルにデータを出力のみするように、ＡＮＤゲートが用いられる。

図１５は、一実施形態に係る次のステップに移動するために用いられる信号入力を図示している。図１２の信号入力ＣＮＴＲを説明するため、ｍｕｘ配列内で次の「ステップ」に移動するためにカウンタが用いられる。これは、現在の番号を判定するためのＡＮＤゲートを有するＤ−フリップフロップ（図１７）である。位置を選択するため、１つのＩ／Ｏ線のみがＨＩＧＨとして書き込まれる一方で、残りはＬＯＷとして書き込まれ、各パイプラインステージビットの選択を可能にする。最終ステージ、この場合、ステージ４では、ビットは、直接アクセス可能であり、及び、書き込み又は読み出し可能である。図１７では、ＣＳは、能動的なものとして又は能動的ではないものとしてチップを選択するために用いられる。

図１６は、一実施形態に係るトランジスタカウントの方程式を示している。Ｄ_ｗは、ＭＵＸビット幅ビットごとのビットの番号と相関するバスのデータ幅であり、Ｄは、適合し得るビットの番号を計算するために部品が配置されるべきＩＣユニットごとのウエハ領域の直径であり、Ｔ_ｌは、用いられるトランジスタ技術に固有のもの、すなわち、トランジスタ長さ、であり、Ｔ_ｗは、同一のトランジスタ技術の幅であり、及び、Ｆ_ｌｐは、ＭＵＸブリッジを制御するための特定の高速フリップフロップを形成するトランジスタの数である。この方程式は、サイクル内に適合するトランジスタの数から、その後、ＭＵＸを制御するために必要なトランジスタの数から、導出されるが、制御トランジスタの半分であることはあり得ないため、数は、切り上げられなくてはならず、従って、係数演算でなければならない。この設定の配列は指数ベースのＭＵＸであるので、合計は、各ステージに実際に必要なトランジスタの数をカウントするために用いられる。データ幅の番号のトランジスタが、ビットへの偶発的な書き込みを防止するためのセーフガードとして用いられる。

図１７は、一実施形態に係るＴＴＴＲＡＭの図１２の内部アーキテクチャを図示している。Ｉ／Ｏ０−ビット幅の信号は、ＲＡＭのステージ又はビットの各々から読み出しかつ書き込むために用いられる。ＣＳは、チップセレクトであって、及び、チップが能動的に書き込まれる又は読み出されるか否かを選択するために用いられる。ＣＴＲは、カウントし、ＭＵＸ回路の次の指数ステージに達するために用いられる信号である。１７５５、１７５０、１７４５及び１７４０はデジタルＡＮＤゲートである一方、１７３５、１７３０、１７２５及び１７２０はデジタル変換器であり、両方の組み合わせが、どのグループを選択するかを判定するために１７６０（図１４）について図７から開始して図４で終了する選択ブリッジを可能にするためにどのサイクルでカウンタ（１７１５、１７１０：Ｄ−フリップフロップカウンタ）がオンであるかを判定するために用いられる。

本発明のプロセス及びシステムの様々な個々の特徴を本明細書における１つの例示的な実施形態で説明し得ることに留意されたい。単一の例示的な実施形態に関する本明細書における説明の特定の選択は、特定の特徴が、それが説明される実施形態にのみ適用可能であるという限定としてみなされるものではない。本明細書で説明するすべての特徴は、本明細書で説明する他の例示的な実施形態及び任意の組み合わせで又はグループで又は配列でのいずれか又はすべてに、適用可能であり、追加可能であり、又は、置換可能である。特に、特定の特徴を図示する、規定する又は説明するための本明細書における単一の参照符号の使用は、当該特徴が、別の図面又は説明における別の特徴に関連付けることができない又は同一視され得ないということを意味するものではない。さらに、２以上の参照符号が図面又は図に用いられる場合、これは、それらの実施形態又は特徴のみに限定されるものとして解釈されるべきではなく、２以上の参照符号を同様の特徴に等しく適用可能であり、若しくは、参照符号を用いない又は別の参照符号を省略する。

語句「Ａ及びＢの少なくとも１つ」が本明細書で及び／又は以下の特許請求の範囲で用いられ、その場合、Ａ及びＢは、特定のオブジェクト又は属性を示す変数である。この語句は、用いられる時、語句「及び／又は」と同様であるＡ又はＢの選択若しくはＡ及びＢの両方を意図し、及び、それによって定義される。３以上の変数がこのような語句に存在する場合、この語句は従って、変数の１つのみ、変数のいずれか１つ、変数のいずれかの任意の組み合わせ、及び、変数のすべてを含むものとして定義される。

前述の説明及び添付の図面は、本発明の原理、例示的な実施形態及び動作モードを図示している。しかしながら、本発明は、上述した特定の実施形態に限定されるものとみなされるべきではない。上述した実施形態のさらなる変形が当業者によって理解され、及び、上述の実施形態は、限定するものよりもむしろ例示するものとみなされるべきである。従って、以下の特許請求の範囲で定義されるような本発明の範囲から逸脱しない限りにおいて、それらの実施形態への変形が当業者によってなされ得ることが理解されるべきである。

Claims (11)

1. ２トランジスタの３値ランダムアクセスメモリ（ＴＴＴＲＡＭ）回路であって、
   電圧／電流入力と、
   入出力スイッチと、
   第１エミッタ、
   前記入出力スイッチに接続されたコレクタ、及び、
   第１ベース、を有する第１トランジスタと、
   前記第１エミッタ及び前記電圧／電流入力に接続された第１プルアップ抵抗と、
   グラウンドに接続された第２エミッタ、
   第２コレクタ、及び、
   前記入出力スイッチに接続された第２ベース、を有する第２トランジスタと、
   前記第１ベース、前記第２コレクタ及び前記電圧／電流入力に接続された第２プルアップ抵抗と、を備えるＴＴＴＲＡＭ回路。
2. 前記第１プルアップ抵抗及び前記第２プルアップ抵抗の値が、適用のための多重状態の数に依存する、請求項１に記載のＴＴＴＲＡＭ回路。
3. 抵抗値の増大が、より遅い速度を提供する、請求項２に記載のＴＴＴＲＡＭ回路。
4. 電力消費量の低下が、より少ない多重状態を提供する、請求項２に記載のＴＴＴＲＡＭ回路。
5. 前記第１トランジスタがＰＮＰトランジスタを備える、請求項１に記載のＴＴＴＲＡＭ回路。
6. 前記第２トランジスタがＮＰＮトランジスタを備える、請求項１に記載のＴＴＴＲＡＭ回路。
7. 前記入出力スイッチが、ＴＴＴＲＡＭ回路にアクセスするために用いられる、請求項１に記載のＴＴＴＲＡＭ回路。
8. 前記第１トランジスタ及び前記第２トランジスタが基板上で垂直に提示される、請求項１に記載のＴＴＴＲＡＭ回路。
9. 前記第１トランジスタ及び前記第２トランジスタが基板上でメサ型で提示される、請求項１に記載のＴＴＴＲＡＭ回路。
10. 各ＴＴＴＲＡＭ回路が１ビットを表す、請求項１に記載のＴＴＴＲＡＭ回路。
11. 複数のＴＴＴＲＡＭ回路がビットの配列を備える、請求項１０に記載のＴＴＴＲＡＭ回路。

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