JPH0316089A - 半導体メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 半導体メモリ装置、特に、サイリスタ構造のｐｎｐｎ型
素子をメモリセルとして用いたスタティック型メモリに
関し、 メモリセルのオン・オフにかかわらず常に一定の保持電
流を流すことを目的とし、 一端が低電位の電源ラインに接続されたサイリスタ構造
のｐｎｐｎ型素子と、対応するワード線のレベルに応答
し、選択時に前記ｐｎｐｎ型素子の制御端を対応するビ
ット線に接続するトランジスタと、前記ｐｎｐｎ型素子
の他端および高電位の電源ラインの間に接続された電流
調整手段と、前記ｐｎｐｎ型素子と並列に接続された電
流バイパス手段とを具備し、該電流バイパス手段は、前
記ｐｎｐｎ型素子のオン状態またはオフ状態にかかわら
ず前記電流調整手段に流れる電流の大きさが一定となる
ように電流をバイパスさせるように構或する。

〔産業上の利用分野〕

本発明は、半導体メモリ装置に関し、特に、サイ′リス
タ構造のｐｎｐｎ型素子をメモリセルとして用いたスタ
ティック型メモリに関する。

〔従来の技術、および発明が解決しようとする課題〕

第５図には従来形の一例としての半導体メモリ装置にお
けるセルアレイの構或が示される。

第５図において、ＭＬ，，ＷＬ２はワード線、ＢＬ＋〜
ＢＬ４はビット線、ｔａｃｉｔ〜ＭＣＩ４．ＩＣ２１〜
ＭＣ２．はメモリセル、ＴＩ．Ｔ２はサイリスタ構造の
ｐｎｐｎ型素子を構或するトランジスタ、Ｑはトランス
ファゲートトランジスタ、Ｑｌ〜Ｑ４はビット線選択用
トランジスタ、そして、Ｒ，，Ｒ２はｐｎｐｎ型素子に
記憶データを保持するのに必要な電流（記憶保持電流）
を規定する抵抗器を示す。

この構戊において、トランスファゲートトランジスタＱ
がオン状態（導通状態）にあり、かつビット線選択用ト
ランジスタがオン状態にある時、メモリセルは選択状態
となる。例えばメモリセルＭＣ＋＋を選択する場合には
、トランジスタＱ，のゲート信号とワード線ＷＬ＋のレ
ベルを“′Ｈ″レベルに立ち上げ、他の信号については
“し′゜レベルのままにしておく。この時、該選択セル
がオン状態ならば電源ラインＶｃｃから抵抗器Ｒ，およ
び当該セルのトランジスタＴｌｌ　Ｔ２を介してグラン
ド側に電流（記憶保持電流）が流れる。しかし、該選択
セルがオフ状態ならば記憶保持電流は流れない。一方、
トランジスタＱがオフ状態（非導通状態）にある時はメ
モリセルは非選択状態となる。この場合、該非選択セル
がオン状態ならば記憶保持電流は流れるが、オフ状態な
らば記憶保持電流は流れない。

従って、同じワード線ＷＬ，（ＷＬ２）に接続される各
メモリセルについて注目すると、メモリセルＭＣ＋ｔ〜
ＭＣＩ４（ＭＣ２１〜ＭＣ２４）が全てオフ状態にある
場合には抵抗器Ｒｌ（Ｒ２）に記憶保持電流は全く流れ
ず、１つでもオン状態になると、それに応じた記憶保持
電流が該抵抗器Ｒｌ　（Ｒ２）に流れる。しかも、この
記憶保持電流はメモリセルのオンしている数に応じて増
減する。

このように従来形のセルアレイの構或では、メモリセル
のオンしている数に応じて保持電流の大きさが変化し、
それがノイズの発生源となって、他の回路に影響を与え
るという不都合があった。

本発明は、上述した従来技術における課題に鑑み創作さ
れたもので、メモリセルのオン・オフニかかわらず常に
一定の保持電流を流すことができる半導体メモリ装置を
提供することを目的としている。

〔課題を解決するための手段〕

本発明による半導体メモリ装置は、第１図の原理ブロッ
ク図に示されるように、一端が低電位の電源ラインＶＬ
に接続されたサイリスタ構造のｐｎｐｎ型素子ｌと、対
応するワード線１１Ｌのレベルに応答し、選択時に前記
ｐｎｐｎ型素子の制御端を対応するビット線８Ｌに接続
するトランジスタ２と、前記ｐｎｐｎ型素子の他端およ
び高電位の電源ラインＶＨｏ間に接続された電流調整手
段３と、前記ｐｎｐｎ型素子と並列に接続された電流バ
イパス手段４とを具備し、該電流バイパス手段は、前記
ｐｎｐｎ型素子のオン状態またはオフ状態にかかわらず
前記電流調整手段に流れる電流の大きさが一定となるよ
うに電流をバイパスさせることを特徴とする。

？作　用〕 上述した構或によれば、ｐｎｐｎ型素子１がオン状態に
ある時は、実線表示の電流パスＩ１およびＩ２で示され
るように、記憶保持電流は電流調整手段３を介してｐｎ
ｐｎ型素子１と電流バイパス手段４に分流して流れる。

逆にｐｎｐｎ型素子１がオフ状態にある時は、破線表示
の電流パスＩ。で示されるように、記憶保持電流は電流
調整手段３を介して全て電流バイパス手段４に流れる。

そして、いずれの場合にも電流調整手段３を流れる電流
の大きさは一定＜１，−＋ｌ■＝１０）となるように設
定されている。

つまり、ｐｎｐｎ型素子ｌのオン状態またはオフ状態に
かかわらず、電流調整手段には常に一定の記憶保持電流
が流れる。従って、従来、同じワード線上のメモリセル
（ｐｎｐｎ型素子１）のオンしている数に応じて記憶保
持電流の大きさが変化しそれによって生じていたノイズ
、を抑制することが可能となる。

なお、本発明の他の構或上の特徴および作用の詳細につ
いては、添付図面を参照しつつ以下に記述される実施例
を用いて説明する。

〔実施例〕

第２図には本発明の一実施例としての半導体メモリ装置
におけるセルアレイの構或が示される。

なお、説明の簡単化のため、図示の例では２×４構或の
セルアレイが示される。

同図において、ＭＣ＋＋〜ＭＣｌ４，　ＭＣ２１−ＭＣ
２４はメモリセルを示し、各セルは複数のワード線ＷＬ
，，ＷＬ２および複数のビット線ＢＬ，〜ＢＬ．の交差
部に配設され、それぞれ、記憶データを保持するための
サイリスタ構造のｐｎｐｎ型素子と、トランスファゲー
トとして機能するｎチャネルトランジスタＱとを含んで
構或されている。ｐｎｐｎ型素子は、ｐｎｐ型トランジ
スタＴ，のベースおよびコレクタがそれぞれｎｐｎ型ト
ランジスタＴ２のコレクタおよびベースに接続されてな
る構或を有しており、そのカソード（トランジスタＴ２
のエミッタ）は低電位の電源ライン（図示の例では接地
）に接続されている。

一方、トランジスタＱのドレインはｐｎｐｎ型素子の制
御端（トランジスタＴＩのベースおよびトランジスタＴ
２のコレクタ）に、ソースは対応するビット線ＢＬＩ，
ロＬ２，　ＢＬ３，　ＢＬ４　に、ゲートは対応するワ
ード線１！ＩＬ，ＪＬ．に、それぞれ接続されている。

このトランジスタＱは、選択しようとするセルを含む当
該ワード線が選択された時、すなわちワード線の電位が
“Ｈ“レベルに立ち上げられた時にオン状態となり、該
セル内のｐｎｐｎ型素子を対応するビット線ＢＬ．〜Ｂ
Ｌ．に接続する。

各ビット線ＢＬ，〜ＢＬ．の一端側は所定電位の電源ラ
インｖ０に接続され、他端側はセンスアンプおよびライ
トアンプ（図示せず）に接続されている。

電源ラインＶ。と各ビット線の間にはそれぞれトランジ
スタＱ，，　Ｑ，，　Ｑ，，　Ｑ，が直列に接続され、
該トランジスタは、選択しようとするセルを含む当該ビ
ット線が選択された時にオン状態となる。これによって
、当該ビット線の電位は“Ｈ”レベルに立ち上げられる
。

また、ワード線ＷＬＩ（ＷＬ２）単位の各メモリセルに
おけるｐｎｐｎ型素子のアノード（トランジスタＴ１の
エミッタ）は、抵抗器Ｒ，　（Ｒ，）を介して電源ライ
ンＶｃｃ　（ＯＶ）　に接続されている。この抵抗器Ｒ
Ｉ＋Ｒ２は例えばポリシリコンによって形戊される。各
ｐｎｐｎ型素子に記憶データを保持するために必要な電
流（記憶保持電流）は、抵抗器Ｒｌ（Ｒ２）の抵抗値を
適宜設定することにより決定される。

ＤＣ，　（ＤＣ．）はダミーセルを示し、対応するワー
ド線ＷＬ，　（ＭＬ２）の各セルＭＣ．．〜ＭＣ＋４（
ＭＣ２１　〜ＭＣ２４）　　に対して並列に接続され、
各セルにおけるサイリスタ構造のｐｎｐｎ型素子と同様
の構或を有している。すなわち、各ダミーセルにおける
ｐｎｐｎ型素子は、ｐｎｐ型トランジスタＤＴ，のベー
スおよびコレクタがそれぞれｎｐｎ型トランジスタＤＴ
，のコレクタおよびベースに接続されてなる構或を有し
、そのカソード（トランジスタＤＴ，のエミッタ〉は低
電位の電源ラインに接続されている。

各タミーセルＤＣ，，ＤＣ．には、電源ラインｖＣＣカ
らそれぞれ対応する抵抗器Ｒｌｌ　Ｒ２を介して、常に
保持電流が流れ込んでいる。この保持電流の大きさは、
当該ワード線に接続されているメモリセルのオンしてい
る数に依存して変化し、オン状態のメモリセルに流れ込
む保持電流との和が一定となるように変化する。すなわ
ち、各ダミーセルＤＣ，，ＤＣ．は、対応する抵抗器Ｒ
，，　Ｒ２に流れる電流の大きさが常に一定となるよう
に保持電流をバイパスさせる機能を有している。

また、本実施例におけるダミーセルＤＣ，，ＤＣ２は、
ｐｎｐ型トランジスタＤＴ＋　とｎｐｎ型トランジスタ
ＤＴ２を共に縦型構造としている。同様に、各メモリセ
ルＭＣ＋＋〜ＭＣｒａ，　ＭＣ２１−ＭＣ２４について
も、ｐｎｐ型トランジスタＴ，とｎｐｎ型トランジスタ
Ｔ２を共に縦型構造とし、トランスファゲートトランジ
スタＱのドレイン領域をｐｎｐ型トランジスタＴ１のベ
ース領域（ｎｐｎ型トランジスタＴ２のコレクタ領域〉
と兼ねるように構或している。その一例は第３図に示さ
れる。

第３図において、３０はｐ型半導体基板、３１はｎ型半
導体層（トランジスタＴ２のエミッタ〉、３２はｐ型半
導体層（トランジスタＴ２のベース、トランジスタＴ１
のコレクタおよびトランジスタＱのチャネル領域）、３
３はｎ型半導体層（トランジスタＴ２のコレクタおよび
トランジスタＴ１のベース）、３４はｐ型半導体層（ト
ランジスタＴ１のエミッタ）、３５は高濃度のｎ型（ｎ
＋）半導体層（トランジスタＱのソース／ドレイン〉、
３６はトランジスタＱのゲート電極、そして、３７は素
子分離用の絶縁層を示す。同図に示されるように、トラ
ンジスタＱのドレイン領域３５とｐｎｐ型トランジスタ
Ｔ１のべ一ス領域（ｎｐｎ型トランジスタＴ２のコレク
タ領域）３３は同じｎ型不純物領域で構或されている。

上述した本実施例の構或によれば、例えばワード線ＭＬ
，に接続される各セルについて注目すると、■メモリセ
ルＭＣ＋＋〜ＭＣｌ４が全てオフ状態にある時は、電源
ラインＶｃｃから抵抗器Ｒ１を介してダミーセルＤＣ．
にのみ保持電流が流れ込み、■メモリセルＭＣ＋ｔ〜Ｍ
ＣＩ４のいずれかがオン状態になると、保持電流は、該
抵抗器Ｒ１を介して当該セルとダミーセルＤＣ＋　に分
流して流れる。この場合、上述したように、■および■
のいずれの場合にも抵抗器Ｒ１を流れる保持電流の大き
さは一定となるように動作が行われる。

つまり、メモリセルのオン・オフにかかわらず常に一定
の保持電流を抵抗器Ｒｌ，　Ｒ２に流すことができる。

これによって、従来その保持電流の増減に起因して生じ
ていたノイズを抑制し、その影響を回避することが可能
となる。

なお、上述した実施例では各メモリセルにおけスタＱを
用いた場合について説明したが、これはｐチャネルトラ
ンジスタに置き換えてもよい。第４図にその一構戊例が
示される。この場合、ｐチャネルトランジスタＱ，のド
レインはｎｐｎ型トランジスタＴ２のベースおよびｐｎ
ｐ型トランジスタＴ，のコレクタに接続される。また、
トランジスタＱ，は、選択しようとするセルを含む当該
ワード線の電位が“し”レベルに立ち下げられた時にオ
ン状態となる。

〔発明の効果〕

以上説明したように本発明の半導体メモリ装置によれば
、メモリセルのオンしている数にかかわらず、常に一定
の保持電流を流すことができる。

従って、従来その保持電流の増減によって生じていたノ
イズを抑制することが可能となる。

【図面の簡単な説明】

第１図は本発明による半導体メモリ装置の原理ブロック
図、 第２図は本発明の一実施例としての半導体メモリ装置に
おけるセルアレイの構戊を示す回路図、第３図は第２図
回路におけるメモリセルの構造を示す断面図、 第４図は第２図回路におけるメモリセルの他の構或を示
す回路図、 第５図は従来形の一例としての半導体メモリ装置におけ
るセルアレイの構或を示す回路図、である。 （符号の説明） １・・・ｐｎｐｎ型素子、２・・・トランジスタ、３・
・・電流調整手段、４・・・電流バイパス手段、ＷＬ・
・・ワード線、ＢＬ・・・ビット線、ＶＨ・・・高電位
の電源ライン、ＶＬ・・・低電位の電源ライン。

Claims (1)

1. 【特許請求の範囲】 　一端が低電位の電源ライン（ＶＬ）に接続されたサイ
   リスタ構造のｐｎｐｎ型素子（１）と、 対応するワード線（ＷＬ）のレベルに応答し、選択時に
   前記ｐｎｐｎ型素子の制御端を対応するビット線（ＢＬ
   ）に接続するトランジスタ（２）と、前記ｐｎｐｎ型素
   子の他端および高電位の電源ライン（ＶＨ）の間に接続
   された電流調整手段（３）と、前記ｐｎｐｎ型素子と並
   列に接続された電流バイパス手段（４）とを具備し、 該電流バイパス手段は、前記ｐｎｐｎ型素子のオン状態
   またはオフ状態にかかわらず前記電流調整手段に流れる
   電流の大きさが一定となるように電流をバイパスさせる
   ことを特徴とする半導体メモリ装置。