JP4932856B2 - 集積回路の動作パラメータを調整するための装置及び方法 - Google Patents

Description

本発明は、概して集積回路に関し、より詳細には、集積回路の動作パラメータを調整するための装置及び方法に関する。

一般に、集積回路は最小の消費電力で動作することが好ましい。消費電力を低減するための一つの方法として、集積回路への電源電圧を低下させることが挙げられる。また、全ての処理及び温度変化の下で、最小の消費電力で動作することが好ましい。しかしながら、電源電圧を低下させることで、集積回路のトランジスタのスイッチング速度が低下することとなる。また、メモリセル及び論理回路の両方を有する集積回路では、メモリ回路のアクセス時間の変化率が論理回路のスイッチング速度の変化率と異なることがある。

従って、メモリセル及び論理回路を有する集積回路における温度及び処理の変化を補償するために、メモリセル及び論理回路の両方について、電源電圧、温度及び処理の変化によって生じる誘発速度変化における相対的な差異を決定可能となることが有用である。

本願発明は例として具体化されているのであって、同様の部材には同様の参照番号が付されている図面に制限されるものではない。
当業者であれば、図面における構成要素は、簡略化及び明瞭化のために示されているものであって、寸法通りとする必要はないことを認識されよう。例えば、図面の構成要素の寸法は、本発明の実施形態をより良く理解するために誇張されていることがある。

本明細書において、用語「バス」は、データ、アドレス、制御又は状態等の一つ又は複数の種類の情報を伝送するために使用され得る複数の信号又は導体のことをいう。本明細書で説明される導体は、単一の導体、複数の導体、単方向導体又は双方向導体であるものとして図示または記載されている。しかしながら、他の実施形態では、導体を変更してもよい。例えば、双方向導体に対して独立の単方向導体、及びその反対のものが用いられてもよい。更に、複数の導体が複数の信号をシリアル又は多重形式で同時に伝送する単一の導体に置換されてもよい。同様に、複数の信号を搬送する単一の導体が、それらの信号の一部を搬送する異なる導体に分離されてもよい。従って、多くの選択肢が信号を伝送するために存在する。

一般に、本発明は論理回路及びメモリの両方を有する集積回路の動作パラメータを調整するための装置及び方法を提供する。一実施形態では、調整されるべき動作パラメータは集積回路上のメモリへの電源電圧である。別の実施形態では、動作パラメータは集積回路のクロック周波数又は例えば温度等の集積回路の環境の要素である。装置は、リング発振器、シフトレジスタ及び比較ロジックを含む。リング発振器は、リング発振器の電源電圧、温度、及び処理に依存するクロック信号を提供する。クロック信号は、シフトレジスタをクロック同期させるために使用される。シフトレジスタはメモリの読み出しアクセスに応答してシフト動作を開始する。シフト動作は、読み出しアクセスの完了に応答して終了する。シフト動作の数が、メモリの所望の動作速度を示す所定値と比較される。シフト動作の数が所定値よりも大きい場合、メモリは所望値よりも遅く、シフト動作の数が所定値よりも小さい場合、メモリは所定値よりも早い。比較に基づいて電源電圧が調整されて、メモリの動作速度が変更される。一実施形態では、メモリの速度が、メモリに対する最悪の状態のアクセス時間を示すダミー回路を用いて決定される。

開示された実施形態は、処理、温度及び電圧に対するロジック性能とメモリ性能の差異に動的に実時間で追従する方法を提供する。集積回路への電源電圧は、メモリ及び論理回路の両方の性能を最適なものとするために調整される。

図１は、本発明の一実施形態による集積回路１０をブロック図にて示す。集積回路１０は、ロジック回路１２及びメモリ１４を含む。ロジック回路１２は、例えば、データプロセッサ、ＡＳＩＣ（特定用途向け集積回路）等のあらゆる形式のデジタル回路を含み得る。一実施形態では、集積回路１０は埋め込みメモリを有するデータ処理システムとして特徴付けることができる。メモリ１４はバス１６を介してロジック回路１４に接続され、かつあらゆる形式の揮発又は不揮発性メモリとすることができる。一実施形態では、メモリ１４はスタティックランダムアクセスメモリ（ＳＲＡＭ）である。別の実施形態では、メモリ１４はダイナミックランダムアクセスメモリ（ＤＲＡＭ）、磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）、強誘電体ランダムアクセスメモリ（ＦｅＲＡＭ）、フラッシュ、電気的に消去及び書き込み可能な読み出し専用メモリ（ＥＥＰＲＯＭ）等であってもよい。更に、ロジック回路１２はバス１６を介する代わりにメモリ１４に直接接続され得る。集積回路１０は、ロジック回路１２がメモリにアクセスするための周辺回路であるような独立のメモリであり得る。

ロジック回路１２は、「ＶＤＤ１」とラベル付けされた電源電圧端子に接続され、メモリ１４は、「ＶＤＤ２」とラベル付けされた電源電圧端子に接続されている。一実施形態では、ＶＤＤ１及びＶＤＤ２はグランドに対して正の電源電圧を入力し、それらは別々に供給される。電源電圧ＶＤＤ１は、ＶＤＤ２と同じか、または同じでなくてもよい。一実施形態は、２つの独立した電源電圧を示すことに注意されたい。他の実施形態では、一つのみの電源電圧が設けられてもよい。更に、他の実施形態では電源電圧はグランドに対して負であってもよい。

図２は、図１の集積回路１０の一部をブロック図にて示す。図２は、メモリ１４、リング発振器２０、シフトレジスタ２２、レジスタ２４，比較ロジック回路２６、及び制御回路２８を含む。メモリ１４は、メモリアレイ３０、ロウデコーダ３４、及びコラムロジック３６を含む。メモリアレイ３０は、通常のＳＲＡＭアレイであり、かつビット線対及びワード線に接続された複数のＳＲＡＭセルを含む。メモリアレイ１４は、複数のメモリセルのブロックに編成されたメモリセルを有する（図示せず）。更に、メモリアレイ３０は、メモリアクセスに対する最悪の状態の臨界タイミング経路を複製したダミー経路を含む。ダミー経路は、メモリの一部、あるいはメモリにおける各遅延を複写した要素を有する独立した回路として具体化してもよい。ダミー経路は、メモリ１４と同様に処理及び温度のうちの少なくとも一つの変化に追従するように具体化される。一実施形態では、ダミー経路はダミーワード線（ＤＷＬ）及びダミービット線対（ＤＢＬ／ＤＢＬ＊）に接続されたダミーメモリセル３２によって表されている。アスタリスク（＊）は、ダミービット線ＤＢＬ＊がダミービット線ＤＢＬの論理的な相補であることを示すために用いられていることに注意されたい。ダミービット線、ダミーワード線、及びダミーメモリセルは、メモリアレイ３０の実際のビット線、ワード線、及びメモリセルと同一である。メモリ１４は、「ＣＬＫ」とラベル付けされたクロック信号を入力するための入力と、「ＲＯＷ ＡＤＤＲＥＳＳ」及び「ＣＯＬＵＭＮ ＡＤＤＲＥＳＳ」とラベル付けされた複数のアドレス信号を入力するための入力と、「ＭＥＭ ＥＮ」とラベル付けされたメモリ活性化信号を入力するための入力と、「Ｒ／Ｗ」とラベル付けされた読み出し／書き込み信号を入力するための入力とを有する。コラムロジック３６は、信号ＣＯＬＵＭＮ ＡＤＤＲＥＳＳを入力し、かつコラムデコーダと比較的小さなビット線電圧を検知し増幅するセンスアンプを含む。更に、メモリアレイ３０は、電源電圧端子ＶＤＤ２及び「ＶＳＳ」とラベル付けされた電源電圧端子に接続されている。一実施形態では、ＶＤＤ２は約１．２ボルトの電源電圧を入力するためのものであり、ＶＳＳはグランドに接続されている。複数の双方向端子が、データ信号ＤＡＴＡをメモリ１４に及びから送信するために使用される。

メモリ１４は、通常の埋め込みＲＡＭとして動作する。メモリ活性化信号ＭＥＭ ＥＮが有効化されて、メモリ１４へのアクセスが開示される。読み出し／書き込み信号Ｒ／Ｗは、アクセスが読み出しアクセス、又は書き込みアクセスであるのかを決定する。ロウアドレスが供給されて、ワード線が選択され、コラムアドレスが供給されて、ビット線対が選択される。いくつかの実施形態では、一対の代わりにメモリセルのコラムに接続された単一のビット線が設けられ得ることに注意されたい選択されたワード線及びビット線に接続されたメモリセルは、読み出し／書き込み信号Ｒ／Ｗの状態に応じて読み出し又は書き込み動作のためにアクセスされる。書き込みサイクルの場合、データビットがコラムロジック３６を介してビット線対に伝送されて、メモリセルに格納される。読み出しサイクルの場合、データビットはメモリセルによって選択されたビット線対に供給され、コラムロジック３６を介してデータ信号ＤＡＴＡとしてメモリから出力される。データ信号ＤＡＴＡは例えば、ロジック回路１２が使用するために図１のバス１６に供給される。データプロセッサは、メモリ１４に供給される制御信号、データ信号、及びアドレス信号を提供し得る。

リング発振器２０は、フィードバック経路に接続された複数のインバータを有する通常のリング発振器であって、「ＶＤＤ１」とラベル付けされた電源電圧端子及び「ＶＳＳ」とラベル付けされた電源電圧端子に接続されている。リング発振器２０は、電源電圧、処理、及び温度の変化に応答して変化する「ＳＨＩＦＴ ＣＬＫ」とラベル付けされたクロック信号を供給する。クロック信号はシフトレジスタ２２のクロック入力に供給される。リング発振器２０は、処理、温度及び電源電圧の変動にロジック回路１２のときと同様に追従し、リング発振器２０に供給される電源電圧はロジック回路１２に供給される電源電圧と同じである。更に、ＶＤＤ１に供給される電源電圧はＶＤＤ２に供給される電圧と同じか、または異なってもよい。

シフトレジスタ２２は、共に直列に接続された複数の段を有する通常のシフトレジスタである。段の数は、リング発振器２０におけるインバータの数及びロジック回路１２及びメモリ１４の速度によって決定される。シフトレジスタ２２は、制御回路２８からの「ＳＲ ＥＮ」とラベル付けされた制御信号によって活性化される。制御回路２８は、メモリ活性化信号ＭＥＭ ＥＮ、読み出し／書き込み信号Ｒ／Ｗ、及び「ＭＥＭ ＢＵＳＹ」とラベル付けされたメモリの動作状態を示す信号を入力する。制御信号ＳＲ ＥＮはシフトレジスタ２２を活性化して、メモリ１４の読み出しアクセスの開始に応答してシフト動作を開始させる。シフトレジスタ２２は、例えば、クロック信号ＳＨＩＦＴ ＣＬＫに応答して入力段から出力段に向かって論理１をシフトする。メモリ動作の終了時において、制御信号ＳＲ ＥＮによってシフトレジスタ２２はシフト動作を終了する。シフト動作の終了時において、論理１を含む段の数が、レジスタ２４に格納された所定値即ち閾値と比較される。より詳細には、比較ロジック２６は「ＳＲ ＯＵＴＰＵＴ」とラベル付けされたシフトレジスタ２４からの出力を入力するための入力と、レジスタ２４からの「ＴＨ」とラベル付けされた所定値を入力するための入力とを有する。値ＴＨは、メモリの所望の動作速度を示す。比較ロジック２６は、値ＳＲ ＯＵＴＰＵＴを値ＴＨと比較して、「ＭＥＭ ＳＬＯＷ」とラベル付けされたメモリ低速信号、及び「ＭＥＭ ＦＡＳＴ」とラベル付けされたメモリ高速信号のうちの一つを供給する。ＭＥＭ ＳＬＯＷ信号は、メモリがメモリの所望の動作速度よりも遅いことを示す。メモリの動作速度は、例えば、メモリの電源電圧端子ＶＤＤ２への電源電圧を増加させることにより増加する。一方、ＭＥＭ ＦＡＳＴ信号は、メモリがメモリの所望の動作速度よりも早く動作していることを示す。ＭＥＭ ＦＡＳＴ信号が供給される場合、ＶＤＤ２に供給される電源電圧を低下させて、集積回路１０の電力消費を節約することができる。一実施形態では、メモリ１４の所望の動作速度は、リング発振器２０の速度により決定されたようなロジック回路１２の速度に関連している。他の実施形態では、信号ＳＲ ＯＵＴＰＵＴとの比較に二つ以上の閾値電圧ＴＨを設けてもよいことに注意されたい。

シフトレジスタ２２は、比較ステップの完了によりクリアされる。シフトレジスタ２２は、集積回路１０がクリアされた場合にクリアされ得る。明瞭化及び簡略化の目的で、シフトレジスタ２２をリセット又はクリアするための手段が図示されていないが、これは当該技術では公知である。他の実施形態では、シフトレジスタ２２は、閾値ＴＨと比較するためのカウント値を出力するカウンタに置換されてもよい。

図３は、図２の比較ロジックについてのいくつかの可能性のある比較結果を示す。図３において、シフトレジスタ２２は説明の目的で８ビットを有するものとして示されている。実際の実施形態では、シフトレジスタ２２は例えば３２又は６４ビットを有していてもよい。シフトレジスタ２２の中間点は、一実施形態における所望のメモリ動作速度に対するビット一を示すＴＨでマーク付けされている。他の実施形態では、所望のメモリ動作速度はシフトレジスタ２２の別のビット位置に一致させてもよい。

例３７では、有効化状態の制御信号ＳＲ ＥＮによって示されるように開始されたメモリ読み出し動作に応答して論理１がシフトレジスタ２２の左側にシフトしている。無効化状態の制御信号ＳＲ ＥＮによって示されるように、読み出し動作の終了時において、論理１は第４のビット位置にシフトしている。ＳＲ出力が値ＴＨに等しいので、出力信号ＭＥＭ ＳＬＯＷはゼロで、出力信号ＭＥＭ ＦＡＳＴはゼロであり、このことは、メモリが所望の速度で動作しており、メモリ１４に供給されている電源電圧ＶＤＤ２が最適であることを示す。

例３８では、有効化状態の制御信号ＳＲ ＥＮによって示されるように開始されたメモリ読み出し動作に応答して論理１がシフトレジスタ２２の左側にシフトしている。読み出し動作の終了時において、論理１は第２のビット位置にシフトしている。ＳＲ ＯＵＴＰＵＴは、値ＴＨ未満であり、このことはメモリが所望の速度よりも速いことを示す。比較ロジック２６は、論理０のＭＥＭ ＳＬＯＷ及び論理１のＭＥＭ ＦＡＳＴを出力する。比較出力に応答して、メモリ１４を含むシステムは、割り込みを発生させて、メモリ１４への電源電圧を所定量だけ低下させる。次のメモリ読み出しアクセスでは、速度が再びチェックされて、ＶＤＤ２に対する更なる付加的な調整が必要に応じてなされる。

例３９は、ＳＲ ＯＵＴＰＵＴが値ＴＨよりも高い場合を示す。読み出し動作の終了時において、論理１が第６のビット位置にシフトしている。比較ロジック２６は、論理１のＭＥＭ ＳＬＯＷ及び論理０のＭＥＭ ＦＡＳＴを出力する。集積回路１０で割り込みが発生して、電源電圧ＶＤＤ２が高くなるように調整されて、メモリ動作の速度が増大するようになる。次の引き続き行われる読み出し動作において、速度がチェックされて、必要に応じて電源電圧ＶＤＤ２への調整がなされる。

図４は、図１の集積回路の動作パラメータを変化させるための方法を示す。一実施形態では、動作パラメータはメモリへの電源電圧である。他の実施形態では、動作パラメータは、メモリに対する別のユーザ制御された変数又は環境変数であってもよい。一実施形態では、「ユーザ」は、人間のオペレータ又は集積回路１０を含むシステムの別の部分とすることができる。ステップ４０において、メモリへのアクセスが開始され、メモリにおけるダミー経路を用いてアクセスに対する最悪状態の臨界経路が計時される。ダミー経路の一部は、図２に示されるようにダミーワード線ＤＷＬ及びダミービット線対ＤＢＬ／ＤＢＬ＊を含む。ダミー経路の他の選択肢については説明されていないが、メモリのアクセス時間に影響を与えるメモリの他の部分を含んでもよい。ステップ４２において、シフトレジスタ２２は有効化状態の制御信号ＳＲ ＥＮによる読み出しアクセスに応答して活性化される。ステップ４４において、読み出しアクセスの終了が、無効化状態のＭＥＭ ＢＵＳＹ信号を入力した制御ロジック２８によって検出される。制御信号ＳＲが無効化されると、シフトレジスタ２２がシフトを停止する。シフトレジスタの出力ＳＲ ＯＵＴＰＵＴは、比較ロジック２６の入力として供給される。ステップ４６において、シフトレジスタ２２の状態は、メモリの所望の動作速度を示す値と比較される。シフトレジスタ２２の状態は、図３を参照して説明したように、ビットがシフトする際にシフトレジスタを横断する段数によって決定される。シフトレジスタ２２は、上記したようにリセット信号（図示せず）によってクリアされる。シフトしたビットの数が閾値ＴＨよりも大きい場合、メモリは所望の速度より低い。シフトしたビットの数が閾値ＴＨ未満の場合、メモリは所望の速度よりも速い。ステップ４８において、メモリの動作パラメータは、ステップ４６の比較結果に応答して変更される。シフトしたビットの数が閾値ＴＨ未満である場合、電源電圧ＶＤＤ２を低下させて、メモリの速度を落として電力を節約する。シフトしたビットの数が閾値ＴＨよりも大きい場合、電源電圧ＶＤＤ２が上昇して、メモリの速度が増加する。

上記の明細書の記載において、発明が詳細な実施形態を参照して説明された。しかしながら、当業者であれば、特許請求の範囲に記載された発明の範囲を超えることなく各種の改良及び変更がなされてもよいことを認識されよう。従って、明細書及び図面は、思想を制限するというもではなく、一実施形態とみなすべきであり、全ての改良は本発明の範囲内に含まれるものとして意図される。

効果、他の利点、及び課題に対する解決手段が詳細な実施形態を用いて説明された。しかしながら、効果、利点、課題に対する解決手段、及び効果、利点、解決手段が生じるか、または明白となるような構成がいずれか又は全ての請求項の重要な、必要な、又は本質的な特徴又は構成要素として構成されるべきではない。本明細書で用いられる「含む」及び「有する」のうちの少なくとも一つの用語は「備える」と定義される（即ち、オープンランゲージ）。本明細書で使用されるように、「備える」、「備えている」またはその他の変形は、要素のリストを備える工程、方法、物、または装置がそれらの要素のみを含むのではなく、明確に記載されない、あるいは上記工程、方法、物、または装置に固有な他の要素を含むことができるように、非限定的な包括を対象とすることを意図する。

本発明の一実施形態による集積回路をブロック図にて示す図。 図１の集積回路の一部をブロック図にて示す図。 図２の比較ロジックの比較結果を示す図。 図１の集積回路の動作パラメータを変化させるための方法を示す図。

Claims (2)

1. メモリと、該メモリに接続され、かつタイミング回路を含むロジックとを有する集積回路の動作パラメータを調整するための方法であって、
   前記メモリにアクセスすること、
   前記メモリへのアクセス速度とタイミング回路の速度とを比較すること、
   比較結果に基づいて前記メモリの動作パラメータを選択的に調整して、前記タイミング回路の速度に対する前記メモリの速度を変更すること
   を備え、
   前記メモリへのアクセス速度とタイミング回路の速度とを比較することは、
   メモリアクセスの開始に応答して、カウント回路を活性化して前記タイミング回路により生成されるパルスをカウントすること、
   メモリアクセスを完了したことに応答して、前記カウント回路がカウント値を出力すること、
   前記カウント値と閾値とを比較してメモリアクセスの相対速度を示す比較結果を生成することを含む、方法。
2. 集積回路であって、
   リング発振器と、
   前記リング発振器の出力に接続されたクロック入力を有するシフトレジスタであって、前記シフトレジスタはメモリへのメモリアクセスの開始に応答して活性化され、メモリアクセスの完了に応答して非活性化される、シフトレジスタと、
   前記シフトレジスタの出力に接続され、前記シフトレジスタの出力と閾値とを比較して前記メモリアクセスの相対速度を示す相対速度指標を供給する比較ロジックと
   を備える集積回路。

Images