TWI459403B - 調整積體電路之操作參數之方法及裝置 - Google Patents

Description

調整積體電路之操作參數之方法及裝置

本發明大體上係關於積體電路，且更特定言之，係關於用於調整積體電路之操作參數的裝置及方法。

通常，期望積體電路以最低可能功率消耗而操作。一降低功率消耗之方式為降低積體電路之電源電壓。再者，期望在所有過程及溫度變化下以最低電源電壓操作積體電路。然而，降低電源電壓降低了積體電路之電晶體之切換速度。再者，在具有記憶體單元及邏輯電路之積體電路中，記憶體電路之存取時間的改變速率可不同於邏輯電路之切換速度的變化速率。

因此，為補償具有記憶體單元及邏輯電路之積體電路中的溫度及過程變化，能夠確定藉由記憶體單元及邏輯電路之電源電壓、溫度及過程變化引起的在誘發之速度變化中的相對差將為有用的。

熟習此項技術者瞭解，出於簡化及清楚之目的，圖式中之元件未必按比例繪製。舉例而言，圖式中之某些元件之尺寸可相對於其他元件經誇示以幫助改良對本發明的實施例的理解。

如本文所使用，術語"匯流排"用以指代可用以轉移諸如資料、位址、控制或狀態之一或多個各種類型之資訊的複數個信號或導體。如本文所論述之導體可關於作為單一導體、複數個導體、單向導體或雙向導體來說明或描述。然而，不同實施例可改變導體之實施。舉例而言，可使用獨立單向導體而非雙向導體，且可使用雙向導體而非獨立單向導體。再者，複數個導體可以串行或以時間多工方式轉移多個信號之單一導體所替代。類似地，載運多個信號之單一導體可分為載運此等信號之子集的各種不同導體。因此，針對轉移信號存在許多選項。

通常，本發明提供一種用於調整具有邏輯電路及記憶體之積體電路之操作參數的裝置及方法。在所說明之實施例中，待調整之操作參數為積體電路上記憶體的電源電壓。在另一實施例中，操作參數可為積體電路之時脈頻率或積體電路環境之元素，諸如溫度。該裝置包括一環形振盪器、一移位暫存器及比較邏輯。該環形振盪器提供視環形振盪器之電源電壓、溫度及過程而定之時脈信號。時脈信號用以計時移位暫存器。移位暫存器回應於對記憶體之讀取存取而開始移位運算。移位運算回應於完成讀取存取而終止。接著將移位運算之數目與一預定值比較，其中該預定值表示記憶體之所要的操作速度。若移位運算之數目大於預定值，則記憶體慢於所要的操作速度，且若移位運算之數目小於預定值，則記憶體快於所要的操作速度。電源電壓可經調整以基於比較結果而改變記憶體之操作速度。在所說明之實施例中，記憶體之速度係使用表示記憶體的最差狀況存取時間之虛設路徑而確定。

所揭示之實施例提供用以相抵過程、溫度及電壓之變化動態地即時追蹤邏輯效能與記憶體效能之間的差之方式。積體電路之電源電壓可接著經調整用於記憶體及邏輯電路之最佳效能。

圖1以方塊圖形式說明根據本發明之一實施例之積體電路10。積體電路10包括邏輯電路12及記憶體14。邏輯電路12可包括任何類型之數位電路，諸如資料處理器、ASIC(特殊應用積體電路)或類似物。在所說明之實施例中，積體電路10可特徵化為具有嵌入式記憶體之資料處理系統。記憶體14經由匯流排16耦接至邏輯電路14且可為任何類型之揮發性或非揮發性記憶體。在所說明之實施例中，記憶體14為一靜態隨機存取記憶體(SRAM)。在另一實施例中，記憶體14可為動態隨機存取記憶體(DRAM)、磁電阻隨機存取記憶體(MRAM)、鐵電隨機存取記憶體(FeRAM)、快閃記憶體、電可擦可程式唯讀記憶體(EEPROM)及類似物。再者，邏輯電路12可直接耦接至記憶體14而非經由匯流排16。再者，積體電路10可為獨立記憶體，其中邏輯電路12為用於存取記憶體之周邊電路。

邏輯電路12耦接至標為"VDD1"之電源電壓端子且記憶體14耦接至標為"VDD2"之電源電壓端子。在所說明之實施例中，VDD1及VDD2接收相對於地面之正電源電壓且經獨立供電。再者，電源電壓VDD1可等於或可不等於VDD2。注意，所說明之實施例展示兩個獨立電源電壓。在其他實施例中，可存在兩個以上電源電壓。再者，在其他實施例中，可僅存在一電源電壓。另外，電源電壓在其他實施例中相對於地面可為負。

圖2以方塊圖形式說明圖1之積體電路10之一部分。圖2包括記憶體14、環形振盪器20、移位暫存器22、暫存器24、比較邏輯電路26及控制電路28。記憶體14包括記憶體陣列30、列解碼器34及行邏輯36。記憶體陣列30為習知SRAM陣列且包括耦接至位元線對及字線之複數個SRAM單元。記憶體陣列14亦可具有組織為多個區塊之記憶體單元(未圖示)的記憶體單元。另外，記憶體陣列30包括用於複製記憶體存取之最差狀況臨界時序路徑之"虛設路徑"。虛設路徑可實施為記憶體之部分或具有用於複製記憶體中延遲中之每一者的元件之獨立電路。虛設路徑亦經實施而以與記憶體14相同之方式追蹤過程及/或溫度之任何改變。在所說明之實施例中，藉由耦接至虛設字線(DWL)及虛設位元線對(DBL/DBL^＊ )之虛設記憶體單元32表示虛設路徑。注意，星號(^＊ )用以表示虛設位元線DBL^＊ 為虛設位元線DBL之邏輯互補。虛設位元線、虛設字線及虛設記憶體單元同等於記憶體陣列30之實際位元線、字線及記憶體單元。記憶體14具有用於接收標為"CLK"之時脈信號之輸入、用於接收標為"ROW ADDRESS"及"COLUMN ADDRESS"的複數個位址信號之輸入、用於接收標為"MEM EN"之記憶體啟用信號的輸入，及用於接收標為"R/W"之讀/寫信號之輸入。行邏輯36接收信號COLUMN ADDRESS且包括行解碼器及用於感測且放大相對較小之位元線電壓之感測放大器。另外，記憶體陣列30耦接至電源電壓端子VDD2及標為"VSS"之電源電壓端子。在所說明之實施例中，VDD2用於接收約1.2伏特之電源電壓且VSS耦接至地。使用複數個雙向端子以將資料信號DATA傳輸至記憶體14且自記憶體14傳輸資料信號DATA。

記憶體14如同習知嵌入式RAM而操作。記憶體啟用信號MEM EN經確證(assert)以開始存取記憶體14。讀/寫信號R/W確定存取為讀取存取還是寫入存取。列位址經提供以選擇字線，且行位址經提供以選擇位元線對。注意，在一些實施例中，可僅存在耦接至記憶體單元之一行的單一位元線而非位元線對。耦接至所選字線及位元線對之記憶體單元經存取用於讀或寫操作，此視讀/寫信號R/W之狀態而定。在寫入循環之狀況下，資料位元經由行邏輯36傳輸至位元線對且儲存於記憶體單元中。在讀取循環之狀況下，資料位元藉由記憶體單元提供至所選位元線對且自記憶體經由行邏輯36輸出為資料信號DATA。資料信號DATA可提供至(例如)圖1之匯流排16以由邏輯電路12使用。資料處理器可提供被提供至記憶體14之控制、資料及位址信號。

環形振盪器20為具有耦接於一反饋路徑中之複數個反相器的習知環形振盪器且耦接至標為"VDD1"的電源電壓端子及標為"VSS"之電源電壓端子。環形振盪器20提供標為"SHIFT CLK"之時脈信號，其回應於電源電壓、過程及溫度之改變而變化。時脈信號提供至移位暫存器22之時脈輸入。環形振盪器20以與邏輯電路12相同之方式追蹤過程、溫度及電源變化，且提供至環形振盪器20之電源電壓與提供至邏輯電路12的電源電壓相同。亦注意到，提供至VDD1之電源電壓可與提供至VDD2之電壓相同或可不同。

移位暫存器22為具有串聯耦接在一起之複數個級的習知移位暫存器。級之數目視環形振盪器20中之反相器的數目及邏輯電路12及記憶體14的速度而定。移位暫存器22藉由來自控制電路28之標為"SR EN"之控制信號而啟用。控制電路28接收記憶體啟用信號MEM EN、讀/寫信號R/W及標為"MEM BUSY"表示記憶體之操作狀態的信號。控制信號SR EN啟用移位暫存器22以回應於記憶體14之讀取存取之開始而開始移位運算。舉例而言，移位暫存器22回應於時脈信號SHIFT CLK將邏輯一自輸入級移向輸出級。在記憶體操作之末尾，控制信號SR EN使移位暫存器22結束移位運算。在移位運算之末尾，含有邏輯一之級的數目與儲存於暫存器24中之預定值或臨限值比較。更特定言之，比較邏輯26具有用於接收來自移位暫存器22之標為"SR OUTPUT"之輸出的輸入及用於接收來自暫存器24之標為"TH"之預定值的輸入。值TH表示記憶體之所要的操作速度。比較邏輯26將值SR OUTPUT與值TH比較且提供標為"MEM SLOW"之記憶體慢信號及標為"MEM FAST"之記憶體快信號中的一者。MEM SLOW信號指示記憶體慢於記憶體之所要的操作速度。舉例而言，記憶體之操作速度可藉由增加記憶體之電源電壓端子VDD2之電源電壓來增加。另一方面，MEM FAST信號指示記憶體操作快於記憶體之所要的操作速度。若提供MEM FAST信號，則提供至VDD2之電源電壓可經降低以節省積體電路10之功率消耗。在所說明之實施例中，記憶體14之所要的操作速度與如藉由環形振盪器20之速度確定之邏輯電路12的速度相關。注意，在其他實施例中，可存在一個以上預定臨限電壓TH以與信號SR OUTPUT比較。

在比較步驟完成後，移位暫存器22即被清零。再者，當且若積體電路10經清除，則可清零移位暫存器22。出於清楚及簡化之目的，用於重設或清零移位暫存器22之構件未圖示但在此項技術中已知。再者，在其他實施例中，移位暫存器22可以輸出與臨限值TH比較之計數值之計數器而替代。

圖3說明圖2之比較邏輯之若干可能比較結果。在圖3中，用於說明之目的，移位暫存器22展示為具有8個位元。在一實際實施例中，舉例而言，移位暫存器22可具有32或64個位元。移位暫存器22之中間點以"TH"標記，指示用於所說明之實施例中所要的記憶體操作速度之位元位置。在其他實施例中，所要的記憶體操作速度可與移位暫存器22之另一位元位置相符。

在實例37中，回應於如藉由確證之控制信號SR EN指示而開始之記憶體讀取操作，邏輯一被移位至移位暫存器22的左側。在讀取操作之末尾，如藉由撤銷確證之控制信號SR EN指示，邏輯一已移位至第四位元位置。因為SR輸出等於值TH，所以輸出信號MEM SLOW為零且輸出信號MEM FAST為零，指示記憶體正以所要的速度操作且因此提供至記憶體14之電源電壓VDD2為最佳的。

在實例38中，回應於如藉由確證之控制信號SR EN指示開始之記憶體讀取操作，邏輯一被移位至移位暫存器22的左側。在讀取操作之末尾，邏輯一已移位至第二位元位置。SR OUTPUT小於值TH，指示記憶體快於所要的速度。比較邏輯26輸出邏輯零MEM SLOW及邏輯一MEM FAST。回應於比較輸出，包括記憶體14之系統可使中斷產生且使記憶體14之電源電壓降低一預定量。在下一記憶體讀取存取中，速度將再次被檢查且若有必要則進行VDD2之另一增量調整。

實例39說明SR OUTPUT高於值TH之狀況。在讀取操作之末尾，邏輯一已移位至第六位元位置。比較邏輯26將輸出邏輯一MEM SLOW及邏輯零MEM FAST。可在積體電路10中產生一中斷且電源電壓VDD2經調整為較高以增加記憶體操作之速度。在下一及隨後讀取操作中，速度將被檢查且若有必要則進行電源電壓VDD2之其他調整。

圖4說明用於改變圖1之積體電路之操作參數的方法。在所說明之實施例中，操作參數為記憶體之電源電壓。在其他實施例中，操作參數可為用於記憶體之另一使用者控制或環境變數。在所說明之實施例中，"使用者"可為人類操作者或包括積體電路10之系統的另一部分。在步驟40，開始對記憶體之存取且使用記憶體中之虛設路徑計時存取之最差狀況臨界路徑。虛設路徑之一部分包括如圖2中所說明之虛設字線DWL及虛設位元線對DBL/DBL^＊ 。虛設路徑之其他部分未說明但可包括於記憶體之影響記憶體的存取時間之其他部分中。在步驟42中，回應於讀取存取藉由確證之控制信號SR EN而啟用移位暫存器22。在步驟44，藉由控制邏輯28接收撤銷確證之MEM BUSY信號而偵測讀取存取之末尾。控制信號SR EN被撤銷確證，從而使得移位暫存器22停止移位。移位暫存器輸出SR OUTPUT提供為比較邏輯26之輸入。在步驟46，移位暫存器22之狀態與表示記憶體之所要的操作速度之值比較。移位暫存器22之狀態藉由如上文參看圖3所論述位元移位越過移位暫存器之級數來確定。再者，移位暫存器22藉由如上文論述之重設信號(未圖示)而清零。若移位位元之數目大於臨限TH，則記憶體慢於所要的速度。若移位位元之數目小於臨限TH，則記憶體快於所要的速度。在步驟48，記憶體之操作參數回應於步驟46之比較結果而改變。在移位位元之數目小於臨限TH之狀況下，電源電壓VDD2可經降低以減慢記憶體且節省功率。在移位位元之數目大於臨限TH之狀況下，電源電壓VDD2經升高以增加記憶體的速度。

在前述說明書中，本發明已參考特定實施例而得以描述。然而，一般熟習此項技術者瞭解到，在不脫離如在下文申請專利範圍中提出之本發明之範疇的情形下可進行各種修改及改變。因此，說明書及圖式應視為說明意義而非限制性意義，且所有此等修改意欲包括在本發明之範疇內。

上文已關於特定實施例來描述益處、其他優勢及問題之解決方案。然而，益處、優勢、問題之解決方案及可產生任何益處、優勢或解決方案或使其變得明朗之任何元件不應解釋為任何或所有申請專利範圍的關鍵、所要求或本質特徵或元件。如本文所使用之術語"一"定義為一或多於一。如本文所使用之術語"包括"及/或"具有"被定義為包含(意即，開放式語言)。如本文所使用，術語"包含"或其任何其他變化意欲用以覆蓋非獨占式包括物，使得製程、方法、物品或包含一列元件之裝置不僅包括彼等元件而且可包括未明確列出或並非此製程、方法、物品或裝置所固有的其他元件。

10．．．積體電路

12．．．邏輯電路

14．．．記憶體

16．．．匯流排

20．．．環形振盪器

22．．．移位暫存器

24．．．暫存器

26．．．邏輯電路

28．．．控制電路

30．．．記憶體陣列

32．．．虛設記憶體單元

34．．．列解碼器

36．．．行邏輯

37．．．實例

38．．．實例

39．．．實例

40、42、44、46、48．．．步驟

圖1以方塊圖形式說明根據本發明之一實施例之積體電路。

圖2以方塊圖形式說明圖1之積體電路的一部分。

圖3說明圖2之比較邏輯之若干比較結果。

圖4說明用於改變圖1之積體電路之操作參數的方法。

Claims (20)

1. 一種用於調整一具有一記憶體及邏輯之積體電路之一操作參數的方法，該邏輯耦接至該記憶體且包含一時序電路，該方法包含：存取該記憶體，其中該記憶體之一速度受一第一操作參數之影響；比較該記憶體存取之該速度與該時序電路之一速度，其中該時序電路之該速度受一第二操作參數影響，該第二操作參數獨立於該第一操作參數；及基於該比較之一結果，選擇性地調整該記憶體之該第一操作參數以改變相對於該時序電路之該速度的該記憶體之該速度。
2. 如請求項1之方法，其中該選擇性地調整該第一操作參數包含選擇性地調整該記憶體之一電源電壓。
3. 如請求項1之方法，其中該比較該記憶體存取之速度與該時序電路之速度包含：回應於開始該記憶體存取，啟用一藉由該時序電路計時之移位暫存器；回應於完成該記憶體存取，停止該移位暫存器之移位；及在該停止該移位之後，使用該移位暫存器之一狀態來確定該結果。
4. 如請求項1之方法，其中該比較該記憶體存取之速度與該時序電路之速度包含： 計數藉由該時序電路在該記憶體存取期間產生之脈衝數目；及使用該脈衝數目來確定該結果。
5. 如請求項1之方法，其中該時序電路包含一環形振盪器，且其中該時序電路之一速度對應於該環形振盪器之一頻率。
6. 如請求項1之方法，其中該選擇性地調整該第一操作參數包含選擇性地調整該積體電路之一時脈的一頻率。
7. 如請求項1之方法，其中該存取該記憶體包含存取一對應於該記憶體之虛設路徑。
8. 如請求項7之方法，其中該虛設路徑包含該記憶體之一最差狀況路徑。
9. 如請求項1之方法，其中調整該記憶體之該第一操作參數包含增加該記憶體之一電源電壓以增加該記憶體存取之該速度，以及減少該記憶體之一電源電壓以減少該記憶體存取之該速度。
10. 一種用於調整一具有一記憶體及邏輯之資料處理系統之一操作參數的方法，該邏輯耦接至該記憶體且包含一時序電路，該方法包含：起始一記憶體存取；回應於該起始，啟用計數電路以計數藉由該時序電路產生之脈衝；回應於完成該記憶體存取，該計數電路輸出一計數值； 使用該計數值來確定該記憶體存取之一相對速度；及基於該相對速度，選擇性地調整該資料處理系統之一電源電壓。
11. 如請求項10之方法，其中該相對速度指示該記憶體之一操作速度快於、慢於還是等於該邏輯的一操作速度。
12. 如請求項10之方法，其中該時序電路包含一環形振盪器，且其中該記憶體存取之該相對速度與該環形振盪器的一頻率相關。
13. 如請求項12之方法，其中該計數電路包含一藉由該環形振盪器計時之移位暫存器，且其中該啟用該計數電路包含啟用該移位暫存器。
14. 如請求項10之方法，其中該記憶體存取包含一對該記憶體之一虛設路徑的存取。
15. 如請求項10之方法，其中該使用該計數值來確定該相對速度包含將該計數值與一臨限值比較。
16. 如請求項15之方法，其中該臨限值表示該記憶體之一操作速度的一所要值。
17. 一種積體電路，其包含：一環形振盪器；一移位暫存器，其具有一耦接至該環形振盪器之一輸出的時脈輸入，該移位暫存器回應於起始一對一記憶體之記憶體存取而予以啟用且回應於完成該記憶體存取而予以停用；及比較邏輯，其耦接至該移位暫存器之一輸出且提供一 表示該記憶體之一相對速度的相對速度指示符。
18. 如請求項17之積體電路，其中該移位暫存器之一資料輸入耦接至一表示一已知邏輯狀態之固定電壓。
19. 如請求項17之積體電路，其中該比較邏輯將該移位暫存器之該輸出與一臨限值比較以提供該相對速度指示符。
20. 如請求項17之積體電路，其中該相對速度指示符表示該記憶體對該環形振盪器之一頻率的該相對速度。