CN110533160A - 基于nor flash模拟量计算阵列的深度神经网络 - Google Patents

基于nor flash模拟量计算阵列的深度神经网络 Download PDF

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Abstract

本公开提供了一种基于NOR FLASH模拟量计算阵列的深度神经网络，包括：多个计算阵列，减法器、激活电路单元和积分‑识别电路单元组成；计算阵列由多个计算单元和多条字线、位线和源极线组成；每一个计算单元包括一个NOR FLASH单元，每一列NOR FLASH单元的栅极连接同一条字线，源极连接同一条源极线，每一行NOR FLASH单元的漏极连接同一条位线，每个减法器的正极端和负极端分别连接相邻两条位线，减法器的输出端和激活电路或积分‑识别电路的输入端相连。

Description

基于NOR FLASH模拟量计算阵列的深度神经网络
技术领域
本发明属于半导体器件及集成电路领域，具体是一种基于NOR FLASH模拟量计算阵列的深度神经网络。
背景技术
深度神经网络(DNN)在语音识别、图像识别等方面性能表现优异，因此广泛应用于现代人工智能系统的构建。而深度神经网络的发展对数据运算的能效比和硬件消耗提出了严苛的要求，传统意义上的计算架构因中央处理单元CPU和内存间的数据传输瓶颈，运算速度受到很大限制，能量和硬件资源消耗也非常巨大。
公开内容
(一)要解决的技术问题
本公开提出了一种基于NOR FLASH模拟量计算阵列的深度神经网络，主要解决以下技术问题：(1)存储计算一体化；(2)基于NOR FLASH单元实现模拟量运算；(3)基于NORFLASH模拟量计算阵列实现深度神经网络系统。
(二)技术方案
本公开提供了一种基于NOR FLASH模拟量计算阵列的深度神经网络，包括：多个计算阵列，减法器、激活电路单元和积分-识别电路单元组成；计算阵列由多个计算单元和多条字线、位线和源极线组成；每一个计算单元包括一个NOR FLASH单元，每一列NOR FLASH单元的栅极连接同一条字线，源极连接同一条源极线，每一行NOR FLASH单元的漏极连接同一条位线，每个减法器的正极端和负极端分别连接相邻两条位线，减法器的输出端和激活电路或积分-识别电路的输入端相连。
在本公开的实施例中，字线的数量对应于计算阵列的列数，用于向NOR FLASH单元的栅极施加控制信号，控制NOR FLASH单元是否参加运算。
在本公开的实施例中，源极线的数量对应于计算阵列的列数，用于向NOR FLASH单元的源极施加输入信号。
在本公开的实施例中，位线的数量对应于计算阵列的行数，用于输出NOR FLASH单元漏极的信号，每一行位线叠加该行各列NOR FLASH单元的漏极信号，并将叠加的漏极信号作为输出信号输出。
在本公开的实施例中，计算阵列形成全连接层，NOR FLASH单元的阈值电压代表权重矩阵中各元素的大小，所有NOR FLASH单元的阈值电压通过预编程设定。
在本公开的实施例中，计算阵列形成卷积层，NOR FLASH单元的阈值电压代表权重矩阵中各元素的大小，与卷积核大小对应的NOR FLASH单元的阈值电压通过预编程设定。
在本公开的实施例中，减法器的输出端连接积分-识别电路或激活电路。
在本公开的实施例中，池化层通过对多个减法器的输出端相连，实现池化功能。
(三)有益效果
本发明提出了基于NOR FLASH模拟量计算阵列的深度神经网络，根据深度神经网络中的各权重值设置计算阵列中对应位置的NOR FLASH单元的阈值电压，利用该计算阵列进行模拟量的矩阵向量乘法等运算，从而构建深度神经网络中的卷积层、池化层和全连接层等隐藏层。基于NOR FLASH模拟量计算阵列的深度神经网络系统能够有效提高深度学习的能效比，并显著减少硬件开销。
附图说明
图1为NOR FLASH模拟量计算阵列实现深度神经网络的示意图；
图2为NOR FLASH单元的源漏极间所加电压Vds与漏极电流Id的关系示意图；
图3为NOR FLASH模拟量运算单元的信号输入输出示意图；
图4为NOR FLASH模拟量计算阵列实现向量矩阵乘法运算的举例示意图；
图5为NOR FLASH模拟量计算阵列实现卷积层、池化层和全连接层的示意图。
具体实施方式
以模拟量为运算信号的NOR FLASH计算阵列能够有效执行深度神经网络中大量存在的矩阵向量乘法运算，能够在硬件层面对运算进行加速，同时可以大大减少外围电路中模数或数模转换电路(ADC或DAC)的使用，极大地提高了能量和硬件资源的利用效率，对于未来人工智能的硬件化实现和应用具有重要意义。
本发明提出了一种基于NOR FLASH模拟量计算阵列的深度神经网络，NOR FLASH单元的阈值电压可以通过编程/擦除进行调节，编程时热电子注入浮栅，阈值电压升高，擦除时电子隧穿离开浮栅，阈值电压降低。当对不同阈值电压即处于不同状态的NOR FLASH单元施加相同的偏置时，漏极电流会有所不同。当NOR FLASH单元施加合理的栅极偏置使其处于导通状态并且漏源电压Vds小于某个特定值时，其漏极电流Id与Vds呈现近似于线性的增长关系，运用合理的方法可以将其近似为理想线性增长关系并使得引入的误差最小。利用NORFLASH单元该线性增长关系可以很好的表示不同大小的模拟量输入Vds在不同线性状态下的输出结果，从而构建出NOR FLASH模拟量存储计算一体化阵列。
深度神经网络包含卷积、池化和全连接层，从本质上而言，矩阵向量乘法运算在各层中占据极大比重。NOR FLASH模拟量存储计算一体化阵列能够高效地执行矩阵向量乘法运算，可大大提高能量和硬件资源的利用效率。运算开始前，根据权重矩阵中元素的值，通过预编程设定阵列中相应位置的NOR FLASH单元的阈值电压。再将代表输入向量各元素值的模拟电压分别输入阵列的对应的源极线(SL)，因为Id-Vds增长关系的线性近似，Id的大小就反映了输入数据与NOR FLASH单元阈值电压对应的权重值相乘后结果的大小。在此基础上，将多个NOR FLASH单元的漏极连接在一起输出，“和电流”反映了输入矩阵和NOR FLASH计算阵列中所存权重矩阵相乘后的结果，实现了模拟量的矩阵向量乘法运算。
下面将结合实施例和实施例中的附图，对本公开实施例中的技术方案进行清楚、完整的描述。显然，所描述的实施例仅仅是本公开一部分实施例，而不是全部的实施例。基于本公开中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本公开保护的范围。
本公开实施例提供了一种基于NOR FLASH模拟量的计算阵列(NFCA)的深度神经网络(DNN)，如图1所示，包括：多个计算单元、多条字线、多条源极线、多条位线、多个减法器以及激活电路单元和积分-识别电路单元。
多个计算单元组成的计算阵列，其中，每个计算单元包括一个NOR FLASH单元。每一列NOR FLASH单元的栅极连接相同的字线(WL)，源极连接相同的源极线(SL)，每一行NORFLASH单元的漏极连接相同的位线(BL)。
字线的数量对应于计算阵列的列数，用于向NOR FLASH单元的栅极施加控制信号，控制NOR FLASH单元是否参加运算。
源极线的数量对应于计算阵列的列数，用于向NOR FLASH单元的源极施加输入信号。输入信号为代表DNN输入向量各元素大小的模拟电压值，将代表DNN输入向量各元素大小的模拟电压值排成一行，分别通过对应的源极线输入各列NOR FLASH单元的源极。
位线的数量对应于计算阵列的行数，用于输出NOR FLASH单元漏极的信号，每一行位线叠加该行各列NOR FLASH单元的漏极信号，并将叠加的漏极信号作为输出信号输出。即每一行的NOR FLASH单元乘法运算的输出都连接于同一根位BL，BL上的总电流值即这一行各列NOR FLASH单元输出值的和。
减法器的数量对应于计算阵列行数的一半，每个减法器的正极端和负极端分别连接相邻两条位线，其输出端可作为深度神经网络下一运算层的输入端。因为NOR FLASH单元的阈值电压不能为负值，不能代表负的权重值，因此将每相邻的两条BL连接于一个减法器(SUB)上，其正极端输入的BL上NOR FLASH单元的阈值电压表示正权重值，负极端输入的BL上的表示负权重值，第N个减法器输出端的输出电流大小代表运算结果，即输出向量第N个元素的大小，由此NFCA实现了DNN中最主要的向量矩阵乘法运算。
每个NOR FLASH单元的阈值电压代表权重矩阵中各元素的大小，可以通过预编程设定。
如图2所示，为NOR FLASH单元处于开态时源漏极间所加电压Vds与漏极电流Id的关系示意图。当Vds小于某一特定值V0时，Id与Vds呈现近似线性增长的关系，不同阈值电压对应的理想线性增长的斜率不同。以数值N代表不同的理想线性状态，λ·N代表理想线性增长曲线的斜率(λ为一常数)，可以求得：将阈值电压下的实际状态视为理想的N状态时，所引入的非线性误差最小(其中μ为迁移率，Cox为栅氧层等效电容，L和W为器件沟道长和宽，这些参数均可视为常数)。除此之外，由于深度神经网络本身的鲁棒性，通过选择合理的V0值，该线性近似引入的微小误差对NOR FLASH阵列计算的影响可以忽略。因此，可以认为在0～V0范围内Id与Vds呈线性增长关系，增长速率由NOR FLASH单元的阈值电压，即对应的状态N决定。
如图3所示，为NOR FLASH单元的信号输入输出示意图，与输入向量元素对应的模拟电压量X(X＜V0)通过源极线(SL)输入，其产生的漏极电流Y通过位线(BL)输出。由Id与Vds的线性增长关系可知，输出量Y与输入量X的关系为：Y＝λ·N·X＝k·X，k即可代表权重系数，其可以通过预编程改变器件阈值电压来设定，而NOR FLASH单元工作与否可以通过控制字线(WL)的栅极偏压实现。因此，由SL输入，BL输出，WL控制的NOR FLASH单元可以实现模拟量的乘法运算。
图1所示的基于NOR FLASH模拟量计算阵列(NFCA)的深度神经网络，减法器的输出信号可输入到如积分-识别电路等的识别电路或激活电路，即可得到DNN结构中本层的识别结果或激活信号，进而作为下一层的输入量，可以实现DNN的基本运算结构。
图4为NOR FLASH模拟量计算阵列实现向量矩阵乘法运算的举例示意图。输入向量是(A B C D)，权重矩阵各元素为a，-b，-c，d，-e，f，h和-g，设定在其各自对应的计算阵列中的位置，两个减法器输出最终的运算结果(ΦΩ)。
图5为基于NOR FLASH模拟量计算阵列实现DNN中的卷积层、池化层和全连接层的示意图。卷积层是通过设置空闲NOR FLASH单元实现的：每个减法器所连接的两条位线(BL)上只有与卷积核大小对应的k*k个NOR FLASH单元是需要设定阈值电压状态的，通过NORFLASH阵列每两条BL上单元阈值电压状态排布的相对转移实现卷积核的移位操作。卷积层卷积运算的基础与向量矩阵乘法运算相同，也是乘法求和运算，因此基本原理相同，即将输入矩阵元素排成一行输入到各条源极线(SL)中，位线(BL)上的输出电流为求和结果，不同的是卷积层每一个减法器的输出结果是每一次卷积核移位后得到的卷积运算结果。而平均值池化层是通过将卷积层输出的p*p个电流值求平均来实现p*p的平均池化。全连接层是典型的向量矩阵乘法运算，实现方法与图1中的原理相同，通过预编程将各权重值设定到相应的NOR FLASH单元上，将输入向量对应的模拟量输入各条源极线(SL)，位线(BL)上的输出电流为求和结果，减法器输出最终的运算结果。
需要说明的是，在附图或说明书正文中，未绘示或描述的实现方式，均为所属技术领域中普通技术人员所知的形式，并未进行详细说明。此外，上述对各元件的定义并不仅限于实施例中提到的各种具体结构、形状或方式，本领域普通技术人员可对其进行简单地更改或替换，例如：
(1)实施例中提到的方向用语，例如“上”、“下”、“前”、“后”、“左”、“右”等，仅是参考附图的方向，并非用来限制本公开的保护范围；
(2)上述实施例可基于设计及可靠度的考虑，彼此混合搭配使用或与其他实施例混合搭配使用，即不同实施例中的技术特征可以自由组合形成更多的实施例。
以上所述的具体实施例，对本公开的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本公开的具体实施例而已，并不用于限制本公开，凡在本公开的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本公开的保护范围之内。

Claims (8)

1.一种基于NOR FLASH模拟量计算阵列的深度神经网络，包括：多个计算阵列、减法器、激活电路单元和积分-识别电路单元组成；计算阵列由多个计算单元和多条字线、位线和源极线组成；每一个计算单元包括一个NOR FLASH单元，每一列NOR FLASH单元的栅极连接同一条字线，源极连接同一条源极线，每一行NOR FLASH单元的漏极连接同一条位线，每个减法器的正极端和负极端分别连接相邻两条位线，减法器的输出端和激活电路或积分-识别电路的输入端相连。
2.如权利要求1所述的深度神经网络，字线的数量对应于计算阵列的列数，用于向NORFLASH单元的栅极施加控制信号，控制NOR FLASH单元是否参加运算。
3.如权利要求1所述的深度神经网络，源极线的数量对应于计算阵列的列数，用于向NOR FLASH单元的源极施加输入信号。
4.如权利要求1所述的深度神经网络，位线的数量对应于计算阵列的行数，用于输出NOR FLASH单元漏极的信号，每一行位线叠加该行各列NOR FLASH单元的漏极信号，并将叠加的漏极信号作为输出信号输出。
5.如权利要求1所述的深度神经网络，计算阵列形成全连接层，NOR FLASH单元的阈值电压代表权重矩阵中各元素的大小，所有NOR FLASH单元的阈值电压通过预编程设定。
6.如权利要求1所述的深度神经网络，计算阵列形成卷积层，NOR FLASH单元的阈值电压代表权重矩阵中各元素的大小，与卷积核大小对应的NOR FLASH单元的阈值电压通过预编程设定。
7.如权利要求1所述的深度神经网络，还包括：积分-识别电路和激活电路，减法器的输出端连接积分-识别电路或激活电路。
8.如权利要求1所述的深度神经网络，还包括：池化层，通过对多个减法器的输出端相连，实现池化功能。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021012624A1 (zh) * 2019-07-22 2021-01-28 北京大学 基于flash模拟量计算阵列的深度神经网络
WO2022021153A1 (zh) * 2020-07-29 2022-02-03 深圳市汇顶科技股份有限公司 模拟量计算器件、阵列及方法、芯片、电子设备

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106843809A (zh) * 2017-01-25 2017-06-13 北京大学 一种基于nor flash阵列的卷积运算方法
CN108805270A (zh) * 2018-05-08 2018-11-13 华中科技大学 一种基于存储器的卷积神经网络系统
CN109359269A (zh) * 2018-08-27 2019-02-19 北京大学 进行矩阵向量乘法运算的系统及进行神经网络运算方法
CN109800876A (zh) * 2019-01-18 2019-05-24 合肥恒烁半导体有限公司 一种基于NOR Flash模块的神经网络的数据运算方法
US20190205729A1 (en) * 2018-01-03 2019-07-04 Silicon Storage Technology, Inc. Programmable Neuron For Analog Non-Volatile Memory In Deep Learning Artificial Neural Network
US20190213234A1 (en) * 2018-01-11 2019-07-11 Mentium Technologies Inc. Vector-by-matrix multiplier modules based on non-volatile 2d and 3d memory arrays

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10418098B2 (en) * 2017-12-28 2019-09-17 Intel Corporation Methods and systems for performing a calculation across a memory array
CN110533160A (zh) * 2019-07-22 2019-12-03 北京大学 基于nor flash模拟量计算阵列的深度神经网络

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106843809A (zh) * 2017-01-25 2017-06-13 北京大学 一种基于nor flash阵列的卷积运算方法
US20190205729A1 (en) * 2018-01-03 2019-07-04 Silicon Storage Technology, Inc. Programmable Neuron For Analog Non-Volatile Memory In Deep Learning Artificial Neural Network
US20190213234A1 (en) * 2018-01-11 2019-07-11 Mentium Technologies Inc. Vector-by-matrix multiplier modules based on non-volatile 2d and 3d memory arrays
CN108805270A (zh) * 2018-05-08 2018-11-13 华中科技大学 一种基于存储器的卷积神经网络系统
CN109359269A (zh) * 2018-08-27 2019-02-19 北京大学 进行矩阵向量乘法运算的系统及进行神经网络运算方法
CN109800876A (zh) * 2019-01-18 2019-05-24 合肥恒烁半导体有限公司 一种基于NOR Flash模块的神经网络的数据运算方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Y.C. XIANG 等: "Analog Deep Neural Network Based on NOR Flash Computing Array for High Speed/Energy Efficiency Computation", 《IEEE》 *

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021012624A1 (zh) * 2019-07-22 2021-01-28 北京大学 基于flash模拟量计算阵列的深度神经网络
WO2022021153A1 (zh) * 2020-07-29 2022-02-03 深圳市汇顶科技股份有限公司 模拟量计算器件、阵列及方法、芯片、电子设备

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