KR101403314B1 - 메모리 장치 및 데이터 비트 저장 방법 - Google Patents

메모리 장치 및 데이터 비트 저장 방법 Download PDF

Info

Publication number
KR101403314B1
KR101403314B1 KR1020080048267A KR20080048267A KR101403314B1 KR 101403314 B1 KR101403314 B1 KR 101403314B1 KR 1020080048267 A KR1020080048267 A KR 1020080048267A KR 20080048267 A KR20080048267 A KR 20080048267A KR 101403314 B1 KR101403314 B1 KR 101403314B1
Authority
KR
South Korea
Prior art keywords
data
pattern
error
data pattern
bit
Prior art date
Application number
KR1020080048267A
Other languages
English (en)
Other versions
KR20090122063A (ko
Inventor
설광수
박성일
조경래
조인성
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020080048267A priority Critical patent/KR101403314B1/ko
Priority to US12/453,814 priority patent/US8301978B2/en
Publication of KR20090122063A publication Critical patent/KR20090122063A/ko
Priority to US13/625,554 priority patent/US8543892B2/en
Application granted granted Critical
Publication of KR101403314B1 publication Critical patent/KR101403314B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/61—Aspects and characteristics of methods and arrangements for error correction or error detection, not provided for otherwise
    • H03M13/611—Specific encoding aspects, e.g. encoding by means of decoding
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1072—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices in multilevel memories
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5642—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/38—Response verification devices
    • G11C29/42—Response verification devices using error correcting codes [ECC] or parity check
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/27—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes using interleaving techniques
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/27—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes using interleaving techniques
    • H03M13/2732—Convolutional interleaver; Interleavers using shift-registers or delay lines like, e.g. Ramsey type interleaver
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/29—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes combining two or more codes or code structures, e.g. product codes, generalised product codes, concatenated codes, inner and outer codes
    • H03M13/2906—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes combining two or more codes or code structures, e.g. product codes, generalised product codes, concatenated codes, inner and outer codes using block codes
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/37—Decoding methods or techniques, not specific to the particular type of coding provided for in groups H03M13/03 - H03M13/35
    • H03M13/3707—Adaptive decoding and hybrid decoding, e.g. decoding methods or techniques providing more than one decoding algorithm for one code
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/37—Decoding methods or techniques, not specific to the particular type of coding provided for in groups H03M13/03 - H03M13/35
    • H03M13/3707—Adaptive decoding and hybrid decoding, e.g. decoding methods or techniques providing more than one decoding algorithm for one code
    • H03M13/3715—Adaptation to the number of estimated errors or to the channel state
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/47—Error detection, forward error correction or error protection, not provided for in groups H03M13/01 - H03M13/37
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/13—Linear codes
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/13—Linear codes
    • H03M13/15—Cyclic codes, i.e. cyclic shifts of codewords produce other codewords, e.g. codes defined by a generator polynomial, Bose-Chaudhuri-Hocquenghem [BCH] codes

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Probability & Statistics with Applications (AREA)
  • Computer Hardware Design (AREA)
  • Quality & Reliability (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Read Only Memory (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Abstract

메모리 장치 및 메모리 데이터 비트 저장 방법이 제공된다. 본 발명의 메모리 장치는 복수의 멀티 레벨 셀들을 포함하는 멀티 레벨 셀 어레이, 상기 멀티 레벨 셀에 기록하기 위한 데이터를 인코딩하여 코드 워드(code word)로 변환하는 에러 정정부, 상기 코드 워드에 포함된 에러 패턴에 대응하는 제1 데이터 패턴을 분석하는 에러 패턴 분석부, 및 상기 분석된 제1 데이터 패턴을 제2 데이터 패턴으로 변환하는 데이터 변환부를 포함하며, 이를 통해 데이터의 장기간 유지 시 발생할 수 있는 데이터 에러를 효율적으로 줄일 수 있어 메모리 장치의 신뢰성을 향상시킬 수 있다.
Figure R1020080048267
멀티 레벨 셀, 멀티 레벨 셀, 신뢰성, 에러 패턴, 전하 트랩형 플래시

Description

메모리 장치 및 데이터 비트 저장 방법{MEMORY DEVICE AND METHOD OF STORING DATA BIT}
본 발명은 메모리 장치의 데이터 비트를 저장하는 방법에 관한 것으로, 보다 상세하게는 멀티 레벨 셀(Multi-level Cell, MLC) 또는 멀티 레벨 셀(Multi-Bit Cell, MBC) 메모리 장치 및 상기 메모리 장치의 데이터 비트를 기록/판독하는 데이터 비트 저장 방법에 관한 것이다.
최근 메모리의 고집적화 요구에 응답하여 하나의 메모리 셀에 2비트 이상의 데이터를 프로그램할 수 있는 멀티 레벨 셀(MLC: multi-level cell) 메모리가 제안되고 있다. 멀티 레벨 셀 메모리는 멀티 비트 셀(MBC: multi-bit cell) 메모리로도 불린다. 그러나, 하나의 메모리 셀에 프로그램되는 비트의 수가 증가할수록 신뢰성은 떨어지고, 판독 실패율(read failure rate)은 증가하게 된다. 하나의 메모리 셀에 m개의 비트를 프로그램하려면, 2m개의 문턱 전압 중 어느 하나가 상기 메모리 셀에 형성되어야 한다. 메모리 셀들 간의 미세한 전기적 특성의 차이로 인해, 동일한 데이터가 프로그램된 메모리 셀들의 문턱 전압들은 일정한 범위의 산포(distribution)를 형성할 수 있다. 이 때, m개의 비트에 의해 생성될 수 있는 2m 개의 데이터 값 각각에 하나씩의 문턱 전압 산포가 대응할 수 있다.
그러나, 메모리의 전압 윈도우(voltage window)는 제한되어 있기 때문에, m이 증가함에 따라 인접한 비트들 간의 문턱 전압(threshold)의 2m개의 산포들 간의 거리는 줄어들고, 산포들 간의 거리가 더욱 줄어들면 산포들끼리 겹칠 수 있다. 산포들끼리 겹치면 판독 실패율이 증가할 수 있다.
또한, 멀티 레벨 셀을 포함하는 전하 트랩형 메모리(Charge Trap Memory)의 경우 메모리 셀 내에 저장된 전하와 인접 셀 내에 저장된 전하 간의 정전기적 인력에 의한 전하의 측면 이동으로 인하여 데이터를 장기간 유지하였을 경우, 판독 에러가 발생할 확률이 높다.
본 발명의 실시예들에 따르면 데이터의 장기간 유지 시 발생할 수 있는 데이터 에러를 효율적으로 줄일 수 있어 메모리 장치의 신뢰성을 향상시킬 수 있다.
본 발명의 실시예들에 따르면 데이터 에러의 발생 확률이 높은 에러 패턴을 관리하여 데이터 유지(retention) 시간을 늘일 수 있다.
본 발명의 실시예들에 따르면 판독 시 오류 발생 확률이 높은 에러 패턴 및 에러 제어 코드(ECC)를 병행하여 관리함으로써 인접 셀 간의 측면 전하 이동으로 인하여 발생할 수 있는 판독 에러(read error)를 줄일 수 있다.
본 발명의 일 실시예에 따른 메모리 장치는 복수의 멀티 레벨 셀들을 포함하는 멀티 레벨 셀 어레이, 상기 멀티 레벨 셀에 기록하기 위한 데이터를 인코딩하여 코드 워드(code word)로 변환하는 에러 정정부, 상기 코드 워드에 포함된 에러 패턴에 대응하는 제1 데이터 패턴을 분석하는 에러 패턴 분석부, 및 상기 분석된 제1 데이터 패턴을 제2 데이터 패턴으로 변환하는 데이터 변환부를 포함할 수 있다.
본 발명의 다른 실시예에 따른 메모리 데이터 비트 저장 방법은 멀티 레벨 셀에 기록하기 위한 데이터를 인코딩하여 코드 워드로 변환하는 단계, 상기 코드 워드에 포함된 에러 패턴에 대응하는 제1 데이터 패턴을 분석하는 단계, 상기 분석된 제1 데이터 패턴을 제2 데이터 패턴으로 변환하는 단계, 및 상기 변환된 제2 데이터 패턴을 포함하는 상기 코드 워드를 상기 멀티 레벨 셀에 기록하는 단계를 포함할 수 있다.
이하 첨부된 도면을 참조하여 본 발명에 따른 메모리 장치 및 데이터 비트 저장 방법을 상세히 설명한다. 본 발명을 설명함에 있어서, 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. 그리고, 본 명세서에서 사용되는 용어(terminology)들은 본 발명의 바람직한 실시예를 적절히 표현하기 위해 사용된 용어들로서, 이는 사용자, 운용자의 의도 또는 본 발명이 속하는 분야의 관례 등에 따라 달라질 수 있다. 따라서, 본 용어들에 대한 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다. 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치(100)를 도시한 것이다.
도 1을 참조하면, 메모리 장치(100)는 멀티 레벨 셀 어레이(110), 에러 정정부(120), 에러 패턴 분석부(130), 및 데이터 변환부(140)를 포함한다.
멀티 레벨 셀 어레이(110)는 복수의 멀티 레벨 셀(MLC, Multi-Level Cell)들을 포함한다. 플래시 메모리(flash memory) 또는 EEPROM(Electrically Erasable and Programmable Read Only Memory) 등의 비휘발성 메모리(non-volatile memory)의 멀티 레벨 셀에 데이터를 저장하는 과정은 프로그램 과정이라고도 불리며, 멀티 레벨 셀의 문턱 전압을 변경하는 과정일 수 있다.
비휘발성 메모리의 멀티 레벨 셀에 데이터를 프로그램하는 과정은 F-N 터널링 (Fowler-Nordheim tunneling, F-N tunneling) 또는 핫 캐리어 이펙트(hot carrier effect) 등의 메커니즘을 이용하여 수행될 수 있다. F-N 터널링은 멀티 레벨 셀의 문턱 전압을 변화시킬 수 있다. 싱글 비트 셀은 낮은 문턱 전압 레벨 또는 높은 문턱 전압 레벨을 가질 수 있고, 상기 2개의 문턱 전압 레벨들을 이용하여 "0" 또는 "1"의 데이터를 표현할 수 있다.
또한, 전하 트랩형 플래시(CTF, Charge Trap Flash) 메모리인 경우, 멀티 레벨 셀 어레이(110)는 전하를 트랩할 수 있는 전하 트랩 사이트를 포함하는 절연층을 포함할 수 있다,
멀티 레벨 셀에서는 인접 셀 간에 전하 포텐셜 차이가 존재한다. 이러한 포텐셜 차이로 인하여 측면 전계가 발생하고, 멀티 레벨 셀의 전하 트랩층에 저장된 전하가 워드 라인(Word line) 방향으로 이동한다.
전하 트랩층에 저장된 전하가 워드 라인 방향으로 이동하는 경우 프로그램된 셀의 문턱 전압은 점차 감소하게 되고, 저장된 데이터는 상실하게 될 수 있으며, 이로 인하여 메모리의 신뢰성은 저하된다.
실리콘 나이트라이드(Si3N4)와 같은 전하 트랩층에서는 전하가 이동하는 이동도(mobility)는 전하 트랩층에 인가될 수 있는 전계(electric field)의 세기에 따라 비선형적으로 변화하고, 상기 전계의 세기가 크면 클수록 전하 이동도는 비선형적으로 증가한다.
구체적으로 4레벨(level)의 멀티 레벨 셀(MLC)인 경우, 셀은 프로그램 상태로서 00 상태이거나 01 상태이거나 10 상태의 3 레벨을 가지며, 삭제 상태로서 11 상태를 갖는다. 또한, 프로그램 상태가 3개의 상태로 나누어져 있기 때문에, 프로그램 상태의 최대 문턱전압은 약 4.5V 를 갖게 되며, 삭제 상태로는 -2V 에서 -4V 의 상태를 포함할 수 있다. 이 경우 장시간 데이터를 보유할 시에, 셀에 저장된 전자의 대다수가 인접한 셀로 이동하여, 상기 데이터가 초기의 입력상태를 유지할 수 없다.
본 발명의 메모리 장치(100)는 멀티 레벨 셀의 인접 셀 간의 측면 전계(lateral electric field)에 의해 발생 확률이 높은 에러 패턴을 제어하여 상기 멀티 레벨 셀에 데이터 비트를 프로그램 한다.
이를 위해, 에러 정정부(120)는 상기 멀티 레벨 셀에 기록하기 위한 데이터를 인코딩하여 코드 워드(code word)로 변환한다.
에러 패턴 분석부(130)는 인코딩된 코드 워드에 포함된 에러 패턴에 대응하는 제1 데이터 패턴을 분석한다.
데이터 변환부(140)는 상기 분석된 제1 데이터 패턴을 제2 데이터 패턴으로 변환한다.
에러 패턴 분석부(130)는 상기 분석된 제1 데이터 패턴의 개수가 상기 코드 워드에서의 상기 에러 패턴이 발생 가능한 확률적 평균치 보다 큰 경우, 데이터 변환부(140)가 상기 제1 데이터 패턴을 상기 제2 데이터 패턴으로 변환하도록 제어한다.
이 경우, 에러 정정부(120)는 데이터 변환부(140)에 의해 생성된 상기 제2 데이터 패턴을 포함하는 상기 코드 워드를 상기 멀티 레벨 셀에 기록한다.
실시예에 따라서는 상기 제1 데이터 패턴은 상기 멀티 레벨 셀의 인접 셀 간의 데이터 저장 패턴에 의하여 발생하는 상기 에러 패턴에 대응하는 것일 수 있다.
또한, 실시예에 따라서는 상기 제1 데이터 패턴은 상기 멀티 레벨 셀의 인접 셀 간의 측면 전계(lateral electric field)에 의해 발생하는 상기 에러 패턴에 대응하는 것일 수 있다. 상기 에러 패턴은 상기 측면 전계에 의한 상기 멀티 레벨 셀에서의 전하 이동으로 인한 문턱 전압 변화에 의해 발생할 수 있다.
제2 데이터 패턴은 상기 에러 패턴을 포함하지 아니하고, 에러 발생 빈도가 낮은 데이터 패턴일 수 있다.
실시예에 따라서는 데이터 변환부(140)는 상기 제1 데이터 패턴을 인터리빙(interleaving)하여 상기 제2 데이터 패턴으로 변환할 수 있다. 본 발명의 인터리빙 방식은 데이터 논리 페이지(data logical page) 간 특정 데이터 비트를 전치(transposing)하는 방식으로서 상기 멀티 레벨 셀이 4-레벨 셀인 경우라면, 데이터 변환부(140)는 상기 제1 데이터 패턴에 대응하는 데이터 논리 페이지의 최상위 비트(MSB, Most Significant Bit) 및 최하위 비트(LSB, Least Significant Bit)를 전치(transposing)하여 상기 제2 데이터 패턴을 생성할 수 있다.
실시예에 따라서는 데이터 변환부(140)는 상기 제1 데이터 패턴에 대응하는 데이터 논리 페이지에 비트 연산을 수행하여, 상기 비트 연산된 데이터 논리 페이지를 포함하는 상기 제2 데이터 패턴을 생성할 수 있다.
또한, 실시예에 따라서는 데이터 변환부(140)는 상기 제1 데이터 패턴에 대응하는 데이터 논리 페이지에 데이터 쉬프트 연산(data-shift)을 수행하여, 상기 쉬프트 연산된 데이터 논리 페이지를 포함하는 상기 제2 데이터 패턴을 생성할 수 있다.
본 발명의 메모리 장치(100)는 상술한 에러 패턴에 대응하는 제1 데이터 패턴을 제2 데이터 패턴으로 변환하여 멀티 레벨 셀에 프로그램하고, 상기 멀티 레벨 셀에 프로그램된 제2 데이터 패턴을 포함하는 코드 워드를 역 변환하여 데이터를 판독(read)할 수 있다.
이를 위해, 에러 패턴 분석부(130)는 상기 멀티 레벨 셀에 기록된 상기 제2 데이터 패턴을 포함하는 상기 코드 워드를 독출하여 분석한다.
데이터 변환부(140)는 상기 제2 데이터 패턴을 상기 에러 패턴에 대응하는 상기 제1 데이터 패턴으로 변환한다.
실시예에 따라서는 데이터 변환부(140)는 상기 제2 데이터 패턴을 디인터리빙(de-interleaving)하여 상기 제1 데이터 패턴으로 변환할 수 있다.
실시예에 따라서는 데이터 변환부(140)는 상기 제2 데이터 패턴에 대응하는 데이터 논리 페이지에 역 비트 연산을 수행하여, 상기 역 비트 연산된 데이터 논리 페이지를 포함하는 상기 제1 데이터 패턴을 생성할 수 있다.
또한, 실시예에 따라서는 데이터 변환부(140)는 상기 제2 데이터 패텬에 대응하는 데이터 논리 페이지에 데이터 쉬프트 연산을 역수행하여, 상기 역 쉬프트 연산된 데이터 논리 페이지를 포함하는 상기 제1 데이터 패턴을 생성할 수 있다.
에러 정정부(120)는 상기 제1 데이터 패턴을 포함하는 상기 코드 워드를 디코딩한다.
실시예에 따라서는 에러 정정부(120)는 상기 코드 워드가 오류 정정 능력 범위에 존재하지 아니한 경우에 상기 멀티 레벨 셀에 인가하는 판독 전압을 증감시키 고, 상기 판독 전압의 증감에 따른 비트 에러를 분석하여, 상기 분석된 비트 에러에 대응하여 상기 에러 패턴을 기반으로 상기 코드 워드를 선택하여 디코딩할 수 있다.
실시예에 따라서는 에러 정정부(120)는 상기 비트 에러에 대한 비트 에러 수의 증감이 없는 경우, 상기 에러 패턴이 존재하는 수가 최대인 상기 코드 워드를 선택할 수 있다.
호스트 인터페이스(130)는 디코딩된 코드 워드를 호스트(200)로 전송한다. 호스트(200)는 모바일 기기의 컨트롤러, 컴퓨터 장치의 컨트롤러 등을 포함한다. 호스트 인터페이스(130)는 호스트(200)와 멀티 레벨 셀 간의 인터페이스를 위한 제어 및 버퍼링 역할을 수행한다.
본 발명의 메모리 장치(100)는 전하 트랩형 플래시 메모리 장치일 수 있다.
이하에서는 도 2를 참조하여 본 발명의 데이터 비트 저장 방법을 상세히 설명하기로 한다.
도 2는 본 발명에 따른 메모리 장치에서의 데이터 비트 저장 방법을 설명하기 위한 흐름도이다.
도 2를 참조하면, 본 발명의 데이터 비트 저장 방법은 멀티 레벨 셀에 기록하기 위한 데이터를 인코딩하여 코드 워드로 변환한다(S210).
이후, 상기 코드 워드에 포함된 에러 패턴에 대응하는 제1 데이터 패턴을 분석한다(S220). 이하에서는 도 3을 참조하여 코드 워드에 포함된 에러 패턴에 대응하는 제1 데이터 패턴을 상세히 설명하기로 한다.
도 3은 본 발명의 멀티 레벨 셀로부터의 코드 워드에 포함된 에러 패턴에 대응하는 제1 데이터 패턴의 분석 과정을 설명하기 위해 도시한 것이다.
도 3을 참조하면, 멀티 레벨 셀들이 저장할 수 있는 2비트의 데이터 및 문턱 전압의 관계가 도시된다.
멀티 레벨 셀들의 문턱 전압의 산포(distribution)는 문턱 전압에 대응하는 멀티 레벨 셀들의 개수로 나타내어진다.
멀티 레벨 셀들 각각의 전기적 특성이 미세하게 다르기 때문에 멀티 레벨 셀들의 문턱 전압은 일정 범위를 가지는 산포를 형성할 수 있다.
산포(311)는 데이터 "11"이 저장된 멀티 레벨 셀들을 도시한 것이다.
산포(312)는 데이터 "10"이 저장된 멀티 레벨 셀들을 도시한 것이다.
산포(313)는 데이터 "00"이 저장된 멀티 레벨 셀들을 도시한 것이다.
산포(314)는 데이터 "01"이 저장된 멀티 레벨 셀들을 도시한 것이다.
일반적으로 멀티 레벨 셀이 2m개의 문턱 전압 레벨들 중 어느 하나를 가질 수 있는 경우 상기 멀티 레벨 셀은 최대 m비트의 데이터를 저장할 수 있다. 멀티 레벨 셀에 저장되는 m비트의 데이터는 최상위 비트(most significant bit, MSB)로부터 최하위 비트(least significant bit, LSB)로 정렬될 수 있다.
메모리 장치(100)는 제2 읽기 전압 레벨(322)을 이용하여 메모리 페이지의 멀티 레벨 셀들에 저장된 MSB를 판정할 수 있다. 메모리 장치(100)는 제2 읽기 전압 레벨(322)보다 높은 문턱 전압을 가지는 멀티 레벨 셀들에 저장된 MSB를 "0"으로 판정하고, 제2 읽기 전압 레벨(322)보다 낮은 문턱 전압을 가지는 멀티 레벨 셀 들에 저장된 MSB를 "1"로 판정할 수 있다.
메모리 장치(100)는 제1 읽기 전압 레벨(321) 및 제3 읽기 전압 레벨(323)을 이용하여 메모리 페이지의 멀티 레벨 셀들에 저장된 LSB를 판정할 수 있다. 메모리 장치(100)는 제1 읽기 전압 레벨(321)보다 낮은 문턱 전압을 가지는 멀티 레벨 셀들에 저장된 LSB를 "1"로 판정할 수 있다. 메모리 장치(100)는 제3 읽기 전압 레벨(323)보다 높은 문턱 전압을 가지는 멀티 레벨 셀들에 저장된 LSB를 "1"로 판정할 수 있다. 메모리 장치(100)는 제1 읽기 전압 레벨(321)보다 높고 제3 읽기 전압 레벨(323)보다 낮은 문턱 전압을 가지는 멀티 레벨 셀들에 저장된 LSB를 "0"으로 판정할 수 있다.
상태(state)(315)는 식별된 멀티 레벨 셀의 문턱 전압이 데이터 프로그램 시에 산포(314)에 포함됨을 나타낸다. 이 때 상기 식별된 멀티 레벨 셀에 프로그램된 데이터는 "01"이다.
본 발명의 실시예에 따른 전하 트랩형 플래시 메모리 장치의 경우, 인접한 셀 간의 측면 전계(lateral electric field)로 인하여 멀티 레벨 셀에 저장된 전하가 측면 이동하여 문턱 전압가 감소 혹은 증가할 수 있는 문제가 발생할 수 있다. 즉, 셀에 가장 상위 레벨의 데이터, 즉 문턱 전압이 가장 높은 값을 갖는 상태가 저장되어 있고, 그 인접 셀에 가장 하위 레벨의 데이터, 즉 문턱 전압이 가장 낮은 값을 갖는 상태가 저장되어 있는 데이터 저장 패턴을 갖는 경우, 인접 셀 간의 측면 전위차가 최대가 될 것이고, 측면 전하 이동이 가장 활발하게 발생한다.
도 3의 경우, 멀티 레벨 셀의 인접 셀 간 데이터 저장 패턴이 문턱 전압이 가장 낮은 레벨인 "11" 상태와 가장 높은 레벨인 "01" 상태로 이루어진 경우('110111' 또는 '011101') 즉, 제1 데이터 패턴이 '110111' 또는 '011101' 인 경우, 측면 전하 이동이 가장 용이하게 발생할 수 있다.
화살표(340)는 측면 전계로 인하여 발생한 측면 전하 이동으로 인한 상기 식별된 멀티 레벨 셀의 문턱 전압의 변화를 나타낸다. 상기 제1 데이터 패턴이 '110111' 또는 '011101' 인 경우, 측면 전하 이동으로 인하여 상태(335)는 데이터 독출 시에 상기 식별된 멀티 레벨 셀의 문턱 전압이 산포(333)에 포함됨을 나타낸다. 이 때 상기 식별된 멀티 레벨 셀로부터 읽힌 데이터는 "00"이다.
도 3의 실시예에서는 멀티 레벨 셀이 2비트의 데이터를 저장하는 경우가 도시되었으나 본 발명의 실시예는 멀티 레벨 셀이 m비트 ( m > 2 )의 데이터를 저장하는 경우에도 적용될 수 있다.
단계(S220)에서는 코드 워드에 포함된 도 3에서와 같은 인접 셀 간의 측면 전계에 의한 측면 전하 이동으로 인한 에러 패턴에 대응하는 제1 데이터 패턴을 분석할 수 있다. 전술한 바와 같이, 실시예에 따라서는 상기 제1 데이터 패턴은 상기 멀티 레벨 셀의 인접 셀 간의 데이터 저장 패턴에 의하여 발생하는 상기 에러 패턴에 대응하는 것일 수 있다.
또한, 실시예에 따라서는 상기 제1 데이터 패턴은 상기 멀티 레벨 셀의 인접 셀 간의 측면 전계(lateral electric field)에 의해 발생하는 상기 에러 패턴에 대응하는 것일 수 있다. 상기 에러 패턴은 상기 측면 전계에 의한 상기 멀티 레벨 셀에서의 전하 이동으로 인한 문턱 전압 변화에 의해 발생할 수 있다.
다시 도 2를 참조하면, 본 발명의 데이터 비트 저장 방법은 단계(S220)에서 분석된 상기 분석된 제1 데이터 패턴의 개수가 상기 코드 워드에서의 상기 에러 패턴이 발생 가능한 확률적 평균치 보다 큰 지를 판단하는 과정을 포함한다(S230).
상기 분석된 제1 데이터 패턴의 개수가 상기 코드 워드에서의 상기 에러 패턴이 발생 가능한 확률적 평균치보다 작은 경우에는 상기 제1 데이터 패턴을 제2 데이터 패턴으로 변환하지 아니하고, 상기 제1 데이터 패턴을 포함하는 코드 워드를 인코딩하여 멀티 레벨 셀에 프로그램(기록)한다(S240).
반면, 상기 분석된 제1 데이터 패턴의 개수가 상기 코드 워드에서의 상기 에러 패턴이 발생 가능한 확률적 평균치보다 큰 경우에는, 단계(S410)으로 진행하여 상기 분석된 제1 데이터 패턴을 제2 데이터 패턴으로 변환한다.
이하에서는 도 4를 참고하여 제1 데이터 패턴을 제2 데이터 패턴으로 변환하는 과정을 상세히 설명하기로 한다.
도 4는 본 발명의 메모리 장치에서 수행되는 에러 패턴에 대응하는 제1 데이터 패턴을 제 2 데이터 패턴으로 변환하는 과정을 설명하기 위한 흐름도이다.
도 4를 참조하면, 데이터 패턴 변환 과정은 단계(S230)에서 분석된 제1 데이터 패턴의 개수가 코드 워드에서의 상기 에러 패턴이 발생 가능한 확률적 평균치보다 큰 경우, 상기 분석된 제1 데이터 패턴을 제2 데이터 패턴으로 변환한다(S410).
실시예에 따라 본 발명의 제2 데이터 패턴으로의 데이터 변환 방식은 인터리빙(interleaving) 방식, 비트 연산 방식, 또는 쉬프트(shift) 연산 방식을 포함할 수 있다.
데이터 변환 방식이 인터리빙 방식인 경우(S420), 상기 제1 데이터 패턴을 인터리빙(interleaving)하여 상기 제2 데이터 패턴으로 변환할 수 있다. 즉, 상기 제1 데이터 패턴에 대응하는 데이터 논리 페이지를 구성하는 데이터 비트를 전치(transposing)하여 전치된 데이터 비트를 포함하는 제2 데이터 패턴으로 변환할 수 있다(S430).
구체적으로, 상기 멀티 레벨 셀이 4-레벨 셀인 경우라면, 인터리빙 방식에 의하여 상기 제1 데이터 패턴에 대응하는 데이터 논리 페이지의 최상위 비트(MSB, Most Significant Bit) 및 최하위 비트(LSB, Least Significant Bit)를 전치(transposing)하여 상기 제2 데이터 패턴을 생성할 수 있다.
데이터 변환 방식이 비트 연산 방식인 경우(S440), 상기 제1 데이터 패턴에 대응하는 데이터 논리 페이지에 비트 연산을 수행하여, 상기 비트 연산된 데이터 논리 페이지를 포함하는 상기 제2 데이터 패턴을 생성할 수 있다(S450).
상기 비트 연산은 상기 데이터 논리 페이지에 선정된 데이터 비트를 더하는 것과 같은 특정 연산에 의한 것일 수 있다.
또한, 데이터 변환 방식이 쉬프트 연산 방식인 경우(S440), 상기 제1 데이터 패턴에 대응하는 데이터 논리 페이지에 데이터 쉬프트 연산(data-shift)을 수행하여, 상기 쉬프트 연산된 데이터 논리 페이지를 포함하는 상기 제2 데이터 패턴을 생성할 수 있다(S460).
상기 데이터 쉬프트 연산은 '1'을 '0'으로 변환하고, 그 역에 대한 변환을 포함하는 연산일 수 있다.
이후, 상기 변환된 제2 데이터 패턴을 포함하는 상기 코드 워드를 상기 멀티 레벨 셀에 프로그램(기록)한다(S470).
이하에서는 도 5를 참조하여, 멀티 레벨 셀에 저장된 데이터 비트를 판독하는 과정을 상세히 설명하기로 한다.
도 5는 본 발명의 메모리 장치에서 수행되는 메모리 장치에 저장된 데이터 비트를 판독하는 과정을 설명하기 위한 흐름도이다.
도 5를 참조하면, 데이터 비트 판독 방법은 멀티 레벨 셀에 기록된 상기 제2 데이터 패턴을 포함하는 상기 코드 워드를 독출하여 분석한다(S510).
이후, 상기 제2 데이터 패턴을 상기 에러 패턴에 대응하는 상기 제1 데이터 패턴으로 변환한다(S520)
이후, 상기 제1 데이터 패턴을 포함하는 상기 코드 워드를 디코딩한다(S530).
상기 코드 워드가 오류 정정 능력 범위에 존재하는 지를 판단하여(S540), 상기 코드 워드가 오류 정정 능력 범위에 존재하지 아니한 경우에 상기 멀티 레벨 셀에 인가하는 판독 전압을 증감시키고, 상기 판독 전압의 증감에 따른 비트 에러를 분석하여, 상기 분석된 비트 에러에 대응하여 상기 에러 패턴을 기반으로 상기 코드 워드를 선택하여 디코딩할 수 있다(S550).
실시예에 따라서는 상기 코드 워드를 선택하여 디코딩하는 방법은 상기 판독 에러 패턴에 대한 빈도 정보를 분석하고, 상기 분석된 빈도 정보가 최대인 상기 판독 에러 패턴을 포함하는 상기 코드 워드를 선택할 수 있다.
실시예에 따라서는 상기 코드 워드를 선택하여 디코딩하는 방법은 상기 판독 워드 및 상기 코드 워드와의 해밍 거리(hamming distance)를 분석하고, 상기 분석된 해밍 거리가 최소인 상기 코드 워드를 선택할 수 있다.
또한, 실시예에 따라서는 상기 코드 워드를 선택하여 디코딩하는 방법은 상기 멀티 레벨 셀은 인코딩 전 데이터가 포함하는 상기 판독 에러 패턴의 비중(weight)에 대한 에러 패턴 정보를 저장하고, 상기 에러 패턴 정보 및 분석된 해밍 거리를 기반으로 상기 코드 워드를 선택할 수 있다.
또한, 상기 코드 워드가 오류 정정 능력 이하이면 상기 코드 워드의 모든 오류를 정정할 수 있는 경우가 있다. 오류 정정 능력이 명시적으로 드러나는 코드로는 블록 코드(block codes) 등이 있다. 블록 코드의 예로는, BCH(Bose, Ray-Chaudhuri, Hocquenghem) 코드 또는 리드 솔로몬 (Reed-Solomon, RS) 코드 등이 있으며, 이에 대한 디코딩 기법으로 메짓(Meggitt) 디코딩 기법, 벌레캠프메시(Berlekamp-Massey) 디코딩 기법, 유클리드(Euclid) 디코딩 기법 등이 있다.
본 발명의 실시예들에 따른 데이터 비트 저장 방법은 다양한 컴퓨터 수단을 통하여 수행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터 판독 가능 매체에 기록될 수 있다. 상기 컴퓨터 판독 가능 매체는 프로그램 명령, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다. 상기 매체에 기록되는 프로그램 명령은 본 발명을 위하여 특별히 설계되고 구성된 것들이거나 컴퓨터 소프트웨어 당업자에게 공지되어 사용 가능한 것일 수도 있다. 컴퓨터 판독 가능 기록 매체의 예에는 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매 체(magnetic media), CD-ROM, DVD와 같은 광기록 매체(optical media), 플롭티컬 디스크(floptical disk)와 같은 자기-광 매체(magneto-optical media), 및 롬(ROM), 램(RAM), 플래시 메모리 등과 같은 프로그램 명령을 저장하고 수행하도록 특별히 구성된 하드웨어 장치가 포함된다. 프로그램 명령의 예에는 컴파일러에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용해서 컴퓨터에 의해서 실행될 수 있는 고급 언어 코드를 포함한다. 상기된 하드웨어 장치는 본 발명의 동작을 수행하기 위해 하나 이상의 소프트웨어 모듈로서 작동하도록 구성될 수 있으며, 그 역도 마찬가지이다.
본 발명의 실시예들에 따른 메모리 장치 그리고/또는 메모리 컨트롤러는 다양한 형태들의 패키지를 이용하여 구현될 수 있다. 예를 들면, 본 발명의 실시예들에 따른 플래시 메모리 장치 그리고/또는 메모리 컨트롤러는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 구현될 수 있다.
플래시 메모리 장치와 메모리 컨트롤러는 메모리 카드를 구성할 수 있다. 이 러한 경우, 메모리 컨트롤러는 USB, MMC, PCI-E, SATA, PATA, SCSI, ESDI, 그리고 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들면, 호스트)와 통신하도록 구성될 수 있다.
플래시 메모리 장치는 전력이 차단되어도 저장된 데이터를 유지할 수 있는 비휘발성 메모리 장치이다. 셀룰러 폰, PDA 디지털 카메라, 포터블 게임 콘솔, 그리고 MP3P와 같은 모바일 장치들의 사용 증가에 따라, 플래시 메모리 장치는 데이터 스토리지 뿐만 아니라 코드 스토리지로서 보다 널리 사용될 수 있다. 플래시 메모리 장치는, 또한, HDTV, DVD, 라우터, 그리고 GPS와 같은 홈 어플리케이션에 사용될 수 있다.
본 발명이 실시예들에 따른 컴퓨팅 시스템은 버스에 전기적으로 연결된 마이크로프로세서, 사용자 인터페이스, 베이스밴드 칩셋(baseband chipset)과 같은 모뎀, 메모리 컨트롤러, 그리고 플래시 메모리 장치를 포함한다. 플래시 메모리 장치에는 마이크로프로세서에 의해서 처리된/처리될 N-비트 데이터(N은 1 또는 그 보다 큰 정수)가 메모리 컨트롤러를 통해 저장될 것이다. 본 발명의 실시예들에 따른 컴퓨팅 시스템이 모바일 장치인 경우, 컴퓨팅 시스템의 동작 전압을 공급하기 위한 배터리가 추가적으로 제공될 것이다.
본 발명의 실시예들에 따른 컴퓨팅 시스템에는 응용 칩셋(application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 메모리 컨트롤러와 플래시 메모리 장치는, 예를 들면, 데이터를 저장하는 데 비휘 발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다.
이상과 같이 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.
그러므로, 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치(100)를 도시한 것이다.
도 2는 본 발명에 따른 메모리 장치에서의 데이터 비트 저장 방법을 설명하기 위한 흐름도이다.
도 3은 본 발명의 멀티 레벨 셀로부터의 코드 워드에 포함된 에러 패턴에 대응하는 제1 데이터 패턴의 분석 과정을 설명하기 위해 도시한 것이다.
도 4는 본 발명의 메모리 장치에서 수행되는 에러 패턴에 대응하는 제1 데이터 패턴을 제 2 데이터 패턴으로 변환하는 과정을 설명하기 위한 흐름도이다.
도 5는 본 발명의 메모리 장치에서 수행되는 메모리 장치에 저장된 데이터 비트를 판독하는 과정을 설명하기 위한 흐름도이다.

Claims (22)

  1. 복수의 멀티 레벨 셀들을 포함하는 멀티 레벨 셀 어레이;
    상기 멀티 레벨 셀에 기록하기 위한 데이터를 인코딩하여 코드 워드(code word)로 변환하는 에러 정정부;
    상기 코드 워드에 포함된 에러 패턴에 대응하는 제1 데이터 패턴을 분석하는 에러 패턴 분석부; 및
    상기 분석된 제1 데이터 패턴을 제2 데이터 패턴으로 변환하는 데이터 변환부
    를 포함하는 메모리 장치.
  2. 제1항에 있어서,
    상기 에러 패턴 분석부는 상기 분석된 제1 데이터 패턴의 개수가 상기 코드 워드에서의 상기 에러 패턴이 발생 가능한 확률적 평균치 보다 큰 경우, 상기 데이터 변환부가 상기 제1 데이터 패턴을 상기 제2 데이터 패턴으로 변환하도록 제어하는 것을 특징으로 하는 메모리 장치.
  3. 제1항에 있어서,
    상기 에러 정정부는 상기 제2 데이터 패턴을 포함하는 상기 코드 워드를 상기 멀티 레벨 셀에 기록하는 것을 특징으로 하는 메모리 장치.
  4. 제1항에 있어서,
    상기 제1 데이터 패턴은 상기 멀티 레벨 셀의 인접 셀 간의 데이터 저장 패턴에 의하여 발생하는 상기 에러 패턴에 대응하는 것임을 특징으로 하는 메모리 장치.
  5. 제1항에 있어서,
    상기 제1 데이터 패턴은 상기 멀티 레벨 셀의 인접 셀 간의 측면 전계(lateral electric field)에 의해 발생하는 상기 에러 패턴에 대응하고,
    상기 에러 패턴은 상기 측면 전계에 의한 상기 멀티 레벨 셀에서의 전하 이동으로 인한 문턱 전압 변화에 의해 발생하는 것임을 특징으로 하는 메모리 장치.
  6. 삭제
  7. 삭제
  8. 제1항에 있어서,
    상기 데이터 변환부는
    상기 제1 데이터 패턴을 인터리빙(interleaving)하여 상기 제2 데이터 패턴으로 변환하거나, 상기 제2 데이터 패턴을 디인터리빙(de-interleaving)하여 상기 제1 데이터 패턴으로 변환하고,
    상기 멀티 레벨 셀이 4-레벨 셀인 경우,
    상기 데이터 변환부는 상기 제1 데이터 패턴에 대응하는 데이터 논리 페이지(data logical page)의 최상위 비트(MSB, Most Significant Bit) 및 최하위 비트(LSB, Least Significant Bit)를 전치(transposing)하여 상기 제2 데이터 패턴을 생성하는 것을 특징으로 하는 메모리 장치.
  9. 삭제
  10. 제1항에 있어서,
    상기 데이터 변환부는
    상기 제1 데이터 패턴에 대응하는 데이터 논리 페이지에 비트 연산을 수행하여, 상기 비트 연산된 데이터 논리 페이지를 포함하는 상기 제2 데이터 패턴을 생성하고,
    상기 제2 데이터 패턴에 대응하는 데이터 논리 페이지에 역 비트 연산을 수행하여, 상기 역 비트 연산된 데이터 논리 페이지를 포함하는 상기 제1 데이터 패턴을 생성하는 것을 특징으로 하는 메모리 장치.
  11. 제1항에 있어서,
    상기 데이터 변환부는
    상기 제1 데이터 패턴에 대응하는 데이터 논리 페이지에 데이터 쉬프트(data-shift) 연산을 수행하여, 상기 쉬프트 연산된 데이터 논리 페이지를 포함하는 상기 제2 데이터 패턴을 생성하고,
    상기 제2 데이터 패텬에 대응하는 데이터 논리 페이지에 데이터 쉬프트 연산을 역수행하여, 상기 역 쉬프트 연산된 데이터 논리 페이지를 포함하는 상기 제1 데이터 패턴을 생성하는 것을 특징으로 하는 메모리 장치.
  12. 제1항에 있어서,
    상기 메모리 장치는 전하 트랩형 플래시 메모리 장치인 것을 특징으로 하는 메모리 장치.
  13. 제1항에 있어서,
    상기 에러 패턴 분석부는 상기 멀티 레벨 셀에 기록된 상기 제2 데이터 패턴을 포함하는 상기 코드 워드를 독출하여 분석하고,
    상기 데이터 변환부는 상기 제2 데이터 패턴을 상기 에러 패턴에 대응하는 상기 제1 데이터 패턴으로 변환하며,
    상기 에러 정정부는 상기 제1 데이터 패턴을 포함하는 상기 코드 워드를 디코딩하고,
    상기 에러 정정부는
    상기 코드 워드가 오류 정정 능력 범위에 존재하지 아니한 경우에 상기 멀티 레벨 셀에 인가하는 판독 전압을 증감시키고, 상기 판독 전압의 증감에 따른 비트 에러를 분석하여, 상기 분석된 비트 에러에 대응하여 상기 에러 패턴을 기반으로 상기 코드 워드를 선택하며,
    상기 비트 에러에 대한 비트 에러 수의 증감이 없는 경우, 상기 에러 패턴이 존재하는 수가 최대인 상기 코드 워드를 선택하는 것을 특징으로 하는 메모리 장치.
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
  21. 삭제
  22. 삭제
KR1020080048267A 2008-05-23 2008-05-23 메모리 장치 및 데이터 비트 저장 방법 KR101403314B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020080048267A KR101403314B1 (ko) 2008-05-23 2008-05-23 메모리 장치 및 데이터 비트 저장 방법
US12/453,814 US8301978B2 (en) 2008-05-23 2009-05-22 Memory device and method of storing data with error correction using codewords
US13/625,554 US8543892B2 (en) 2008-05-23 2012-09-24 Memory device and method of storing data with error correction using codewords

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080048267A KR101403314B1 (ko) 2008-05-23 2008-05-23 메모리 장치 및 데이터 비트 저장 방법

Publications (2)

Publication Number Publication Date
KR20090122063A KR20090122063A (ko) 2009-11-26
KR101403314B1 true KR101403314B1 (ko) 2014-06-05

Family

ID=41342988

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080048267A KR101403314B1 (ko) 2008-05-23 2008-05-23 메모리 장치 및 데이터 비트 저장 방법

Country Status (2)

Country Link
US (2) US8301978B2 (ko)
KR (1) KR101403314B1 (ko)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101602316B1 (ko) * 2009-02-09 2016-03-22 삼성전자주식회사 반도체 메모리 장치 및 그것의 데이터 처리 방법
CN101923896A (zh) * 2009-06-12 2010-12-22 威刚科技（苏州）有限公司 电子存储装置及其纠错方法
KR101686590B1 (ko) 2010-09-20 2016-12-14 삼성전자주식회사 플래시 메모리 시스템 및 그것의 워드 라인 인터리빙 방법
KR101919934B1 (ko) 2012-04-19 2018-11-20 삼성전자주식회사 불휘발성 메모리 장치를 제어하는 컨트롤러의 동작 방법 및 극 부호화된 부호어를 불휘발성 메모리 장치의 멀티 비트 데이터에 매핑하는 매핑 패턴을 선택하는 매핑 패턴 선택 방법
KR102123946B1 (ko) * 2012-12-28 2020-06-17 삼성전자주식회사 멀티 레벨 셀 메모리 장치 및 그것의 동작방법
KR20140114516A (ko) 2013-03-15 2014-09-29 삼성전자주식회사 메모리 컨트롤러 및 이의 동작 방법
US9312017B2 (en) * 2014-01-15 2016-04-12 Apple Inc. Storage in charge-trap memory structures using additional electrically-charged regions
US9472270B2 (en) * 2014-10-24 2016-10-18 Sandisk Technologies Llc Nonvolatile storage reflow detection
WO2016122525A1 (en) * 2015-01-29 2016-08-04 Hewlett Packard Enterprise Development Lp Hamming distance computation
KR102392821B1 (ko) 2015-03-16 2022-05-02 삼성전자주식회사 스토리지 장치 및 스토리지 장치의 동작 방법
CN110246533B (zh) * 2018-03-09 2020-11-13 建兴储存科技(广州)有限公司 固态储存装置的失败模式检测方法及错误更正方法
US11768701B2 (en) * 2019-09-17 2023-09-26 Western Digital Technologies, Inc. Exception analysis for data storage devices

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5638188A (en) 1993-07-19 1997-06-10 Canon Kabushiki Kaisha Image processing method and apparatus with storing and selecting of dot patterns
US6888479B2 (en) 2001-09-21 2005-05-03 Ricoh Company, Ltd. Data processing method, circuit, and apparatus with increased accuracy
US6903887B2 (en) 2002-01-03 2005-06-07 International Business Machines Corporation Multiple level (ML), integrated sector format (ISF), error correction code (ECC) encoding and decoding processes for data storage or communication devices and systems
US7099256B2 (en) 2001-10-31 2006-08-29 Matsushita Electric Industrial Co., Ltd. Bi-phase mark reproduction apparatus and optical disk drive device with the same

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1055687A (ja) 1996-08-09 1998-02-24 Sony Corp 不揮発性半導体記憶装置
US5754566A (en) 1996-09-06 1998-05-19 Intel Corporation Method and apparatus for correcting a multilevel cell memory by using interleaving
US6041430A (en) * 1997-11-03 2000-03-21 Sun Microsystems, Inc. Error detection and correction code for data and check code fields
US6279133B1 (en) * 1997-12-31 2001-08-21 Kawasaki Steel Corporation Method and apparatus for significantly improving the reliability of multilevel memory architecture
JP2001243791A (ja) * 2000-02-25 2001-09-07 Mitsubishi Electric Corp データ記憶装置、データ測定装置、半導体解析装置および半導体装置
US7475326B2 (en) 2003-06-27 2009-01-06 Maxwell Technologies, Inc. Error detection and correction method and system for memory devices
JP2005100527A (ja) 2003-09-25 2005-04-14 Matsushita Electric Ind Co Ltd 半導体不揮発性記憶装置
US20050213393A1 (en) 2004-03-14 2005-09-29 M-Systems Flash Disk Pioneers, Ltd. States encoding in multi-bit flash cells for optimizing error rate
US7330370B2 (en) * 2004-07-20 2008-02-12 Unity Semiconductor Corporation Enhanced functionality in a two-terminal memory array
FR2875352B1 (fr) 2004-09-10 2007-05-11 St Microelectronics Sa Procede de detection et de correction d'erreurs pour une memoire et circuit integre correspondant
US7493457B2 (en) 2004-11-08 2009-02-17 Sandisk Il. Ltd States encoding in multi-bit flash cells for optimizing error rate
GB2428496A (en) 2005-07-15 2007-01-31 Global Silicon Ltd Error correction for flash memory
US7716415B2 (en) 2006-08-01 2010-05-11 Sandisk Il Ltd. Method of avoiding errors in flash memory
US8015473B2 (en) * 2006-12-19 2011-09-06 Intel Corporation Method, system, and apparatus for ECC protection of small data structures
US7949931B2 (en) * 2007-01-02 2011-05-24 International Business Machines Corporation Systems and methods for error detection in a memory system
US7900100B2 (en) * 2007-02-21 2011-03-01 International Business Machines Corporation Uncorrectable error detection utilizing complementary test patterns
US8201069B2 (en) * 2008-07-01 2012-06-12 International Business Machines Corporation Cyclical redundancy code for use in a high-speed serial link

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5638188A (en) 1993-07-19 1997-06-10 Canon Kabushiki Kaisha Image processing method and apparatus with storing and selecting of dot patterns
US6888479B2 (en) 2001-09-21 2005-05-03 Ricoh Company, Ltd. Data processing method, circuit, and apparatus with increased accuracy
US7099256B2 (en) 2001-10-31 2006-08-29 Matsushita Electric Industrial Co., Ltd. Bi-phase mark reproduction apparatus and optical disk drive device with the same
US6903887B2 (en) 2002-01-03 2005-06-07 International Business Machines Corporation Multiple level (ML), integrated sector format (ISF), error correction code (ECC) encoding and decoding processes for data storage or communication devices and systems

Also Published As

Publication number Publication date
KR20090122063A (ko) 2009-11-26
US8301978B2 (en) 2012-10-30
US20090292973A1 (en) 2009-11-26
US20130019143A1 (en) 2013-01-17
US8543892B2 (en) 2013-09-24

Similar Documents

Publication Publication Date Title
KR101403314B1 (ko) 메모리 장치 및 데이터 비트 저장 방법
KR101518199B1 (ko) 오류 정정 장치, 그 방법 및 상기 장치를 포함하는 메모리장치
JP5502064B2 (ja) メモリ装置およびデータ判定方法
KR101398200B1 (ko) 메모리 장치 및 인코딩/디코딩 방법
KR101436505B1 (ko) 메모리 장치
KR101434405B1 (ko) 메모리 장치 및 메모리 데이터 읽기 방법
KR101398212B1 (ko) 메모리 장치 및 인코딩/디코딩 방법
JP5558522B2 (ja) 非全単射写像を使用するマルチビットセルフラッシュメモリ装置
KR101436506B1 (ko) 메모리 장치 및 메모리 데이터 프로그래밍 방법
KR101466270B1 (ko) 비휘발성 메모리 시스템 및 그것의 데이터 처리 방법
KR101386489B1 (ko) 메모리 장치 및 멀티 비트 프로그래밍 방법
US9213602B1 (en) Write mapping to mitigate hard errors via soft-decision decoding
US10790860B2 (en) Dynamic detection for flash memory
US8589756B2 (en) Semiconductor memory device, semiconductor memory system, and erasure correction method
KR20150129325A (ko) 솔리드 스테이트 메모리에 저장된 데이터 디코딩
KR20110097439A (ko) 사전 확률 정보를 사용하는 메모리 시스템 및 그것의 데이터 처리 방법
US20160080004A1 (en) Memory controller and decoding method
CN107590018B (zh) 译码方法、存储器控制电路单元及存储器存储装置

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20170427

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20180430

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20190429

Year of fee payment: 6