KR102392821B1 - 스토리지 장치 및 스토리지 장치의 동작 방법 - Google Patents

스토리지 장치 및 스토리지 장치의 동작 방법 Download PDF

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Abstract

본 발명은 불휘발성 메모리 및 상기 불휘발성 메모리를 제어하는 메모리 컨트롤러를 포함하는 스토리지 장치의 동작 방법에 관한 것이다. 본 발명의 동작 방법은, 메모리 컨트롤러가 외부 장치로부터 읽기 요청을 수신하는 단계, 불휘발성 메모리의 하나의 페이지의 데이터 중에서 읽기 요청이 가리키는 목표 데이터에 따라 메모리 컨트롤러가 읽기 스킴을 조절하는 단계, 그리고 조절된 읽기 스킴에 따라 메모리 컨트롤러가 목표 데이터를 불휘발성 메모리로부터 읽는 단계로 구성된다.

Description

스토리지 장치 및 스토리지 장치의 동작 방법{STORAGE DEVICE AND OPERATING METHOD OF STORAGE DEVICE}
본 발명은 반도체 메모리에 관한 것으로, 더 상세하게는 반도체 메모리를 포함하는 스토리지 장치 및 스토리지 장치의 동작 방법에 관한 것이다.
스토리지 장치는 컴퓨터, 스마트 폰, 스마트 패드 등과 같은 호스트 장치의 제어에 따라 데이터를 저장하는 장치이다. 스토리지 장치는 하드 디스크 드라이브(HDD, Hard Disk Drive)와 같이 자기 디스크에 데이터를 저장하는 장치, 솔리드 스테이트 드라이브(SSD, Solid State Drive), 메모리 카드 등과 같이 반도체 메모리, 특히 불휘발성 메모리에 데이터를 저장하는 장치를 포함한다.
불휘발성 메모리는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등을 포함한다.
반도체 제조 기술이 발전되면서, 스토리지 장치의 고집적화 및 그에 따른 대용량화가 지속적으로 진행되고 있다. 스토리지 장치의 고집적화는 스토리지 장치의 생산 비용을 감소시킨다는 장점을 갖는다. 그러나, 스토리지 장치의 고집적화로 인해 스토리지 장치의 스케일이 감소하고 구조가 변화하면서, 기존에 발견되지 않은 다양한 문제들이 발견되고 있다. 새롭게 발견되고 있는 다양한 문제들은 스토리지 장치에 저장된 데이터를 손상시킬 수 있으며, 따라서, 스토리지 장치의 신뢰성이 저해될 수 있다. 스토리지 장치의 신뢰성을 향상시킬 수 있는 방법 및 장치에 대한 요구가 지속적으로 제기되고 있다.
본 발명의 목적은 향상된 신뢰성을 갖는 스토리지 장치 및 스토리지 장치의 동작 방법을 제공하는 데에 있다.
불휘발성 메모리 및 상기 불휘발성 메모리를 제어하도록 구성되는 메모리 컨트롤러를 포함하는 본 발명의 실시 예에 따른 스토리지 장치의 동작 방법은, 상기 메모리 컨트롤러가 외부 장치로부터 읽기 요청을 수신하는 단계; 상기 불휘발성 메모리의 하나의 페이지의 데이터 중에서 상기 읽기 요청이 가리키는 목표 데이터에 따라, 상기 메모리 컨트롤러가 읽기 스킴을 조절하는 단계; 그리고 상기 조절된 읽기 스킴에 따라, 상기 메모리 컨트롤러가 상기 목표 데이터를 상기 불휘발성 메모리로부터 읽는 단계를 포함한다.
불휘발성 메모리 및 상기 불휘발성 메모리를 제어하도록 구성되는 메모리 컨트롤러를 포함하는 본 발명의 다른 실시 예에 따른 스토리지 장치의 동작 방법은, 상기 메모리 컨트롤러가 외부 장치로부터 읽기 요청을 수신하는 단계; 상기 불휘발성 메모리의 하나의 논리 페이지의 데이터 중에서 상기 읽기 요청이 가리키는 목표 데이터에 따라, 상기 메모리 컨트롤러가 읽기 전압의 레벨들을 조절하는 단계; 그리고 상기 조절된 읽기 스킴에 따라, 상기 메모리 컨트롤러가 상기 목표 데이터를 상기 불휘발성 메모리로부터 읽는 단계를 포함한다.
본 발명의 실시 예에 따른 스토리지 장치는, 불휘발성 메모리; 그리고 상기 불휘발성 메모리를 제어하도록 구성되는 메모리 컨트롤러를 포함하고, 상기 메모리 컨트롤러는, 상기 불휘발성 메모리의 하나의 논리 페이지의 데이터 중 읽기 대상인 목표 데이터에 따라 읽기 스킴을 조절하도록 구성된다.
실시 예로서, 상기 불휘발성 메모리는 3차원 구조의 셀 어레이를 포함하고, 상기 3차원 구조의 셀 어레이는 기판 위에서 행들 및 열들을 따라 배열된 복수의 셀 스트링들을 포함하고, 각 셀 스트링은 상기 기판 위에서 상기 기판과 수직한 방향으로 적층된 복수의 전하 포획형 메모리 셀들 및 적어도 하나의 전하 포획형 선택 트랜지스터를 포함한다.
본 발명의 실시 예들에 따르면, 하나의 논리 페이지에 저장된 데이터 중 어느 부분의 데이터가 읽히는지에 따라 읽기 스킴이 조절된다. 따라서, 향상된 신뢰성을 갖는 스토리지 장치 및 스토리지 장치의 동작 방법이 제공된다.
도 1은 본 발명의 실시 예에 따른 스토리지 장치를 보여주는 블록도이다.
도 2는 본 발명의 실시 예에 따른 스토리지 장치의 동작 방법을 보여주는 순서도이다.
도 3은 본 발명의 실시 예에 따른 불휘발성 메모리를 보여주는 블록도이다.
도 4는 본 발명의 실시 예에 따른 메모리 블록을 보여주는 회로도이다.
도 5는 제k 워드 라인에 연결된 메모리 셀들에 대응하는 물리 페이지들 및 논리 페이지들의 예를 보여준다.
도 6은 본 발명의 제1 실시 예에 따른 메모리 컨트롤러를 보여주는 블록도이다.
도 7은 본 발명의 제1 실시 예에 따라 읽기 스킴을 조절하는 방법을 보여주는 순서도이다.
도 8은 메모리 컨트롤러가 관리하는 읽기 전압 오프셋들에 대한 정보의 예를 보여주는 테이블이다.
도 9는 본 발명의 제2 실시 예에 따른 메모리 컨트롤러를 보여주는 블록도이다.
도 10은 메모리 컨트롤러가 불휘발성 메모리에 코드워드들을 프로그램하는 방법을 보여주는 순서도이다.
도 11은 기본값으로 설정된 상태 쉐이핑 패리티들의 수들에 따라 상태 쉐이핑 인코딩이 수행되는 예를 보여준다.
도 12는 상태 쉐이핑 패리티들의 비트들의 수들이 조절된 때에 상태 쉐이핑 인코딩이 수행되는 예를 보여준다.
도 13은 메모리 컨트롤러가 불휘발성 메모리로부터 코드워드들을 읽는 방법을 보여주는 순서도이다.
도 14는 메모리 컨트롤러가 불휘발성 메모리에 데이터를 프로그램하는 방법의 다른 예를 보여주는 순서도이다.
도 15는 코드워드들이 인터리브되는 예를 보여준다.
도 16은 코드워드들이 인터리브되는 다른 예를 보여준다.
도 17은 메모리 컨트롤러가 불휘발성 메모리로부터 데이터를 읽는 방법의 다른 예를 보여주는 순서도이다.
도 18은 메모리 컨트롤러가 코드워드들을 인터리브하는 제1 예를 보여주는 순서도이다.
도 19는 메모리 컨트롤러가 코드워드들을 인터리브하는 제2 예를 보여주는 순서도이다.
도 20은 본 발명의 제3 실시 예에 따른 메모리 컨트롤러를 보여주는 블록도이다.
도 21은 본 발명의 제4 실시 예에 따른 메모리 컨트롤러를 보여주는 블록도이다.
도 22는 인터리브된 코드워드들이 불휘발성 메모리에 프로그램되는 예를 보여준다.
도 23은 본 발명의 다른 실시 예에 따른 스토리지 장치를 보여주는 블록도이다.
도 24는 도 23의 스토리지 장치의 메모리 컨트롤러의 에러 정정 블록과 인터리버 및 디인터리버의 예를 보여주는 블록도이다.
이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 스토리지 장치(100)를 보여주는 블록도이다. 도 1을 참조하면, 스토리지 장치(100)는 불휘발성 메모리(110), 메모리 컨트롤러(120) 및 RAM (130)을 포함한다.
불휘발성 메모리(110)는 메모리 컨트롤러(120)의 제어에 따라 쓰기, 읽기 및 소거를 수행할 수 있다. 불휘발성 메모리(110)는 메모리 컨트롤러(120)와 제1 데이터(DATA1)를 교환할 수 있다. 예를 들어, 불휘발성 메모리(110)는 메모리 컨트롤러(120)로부터 제1 데이터(DATA1)를 수신하고, 제1 데이터(DATA1)를 기입할 수 있다. 불휘발성 메모리(110)는 읽기를 수행하고, 읽혀진 제1 데이터(DATA1)를 메모리 컨트롤러(120)로 출력할 수 있다.
불휘발성 메모리(110)는 메모리 컨트롤러(120)로부터 제1 커맨드(CMD1) 및 제1 어드레스(ADDR1)를 수신할 수 있다. 불휘발성 메모리(110)는 메모리 컨트롤러(120)와 제어 신호(CTRL)를 교환할 수 있다. 예를 들어, 불휘발성 메모리(110)는 불휘발성 메모리(110)를 구성하는 복수의 반도체 칩들 중 적어도 하나의 반도체 칩을 선택하는 칩 선택 신호(/CE), 메모리 컨트롤러(120)로부터 수신되는 신호가 제1 커맨드(CMD1)임을 가리키는 커맨드 래치 인에이블 신호(CLE), 메모리 컨트롤러(120)로부터 수신되는 신호가 제1 어드레스(ADDR1)임을 가리키는 어드레스 래치 인에이블 신호(ALE), 읽기 시에 메모리 컨트롤러(120)에 의해 생성되며 주기적으로 토글되어 타이밍을 맞추는 데에 사용되는 읽기 인에이블 신호(/RE), 제1 커맨드(CMD1) 또는 제1 어드레스(ADDR1)가 전송될 때에 메모리 컨트롤러(120)에 의해 활성화되는 쓰기 인에이블 신호(/WE), 전원이 변화할 때에 의도하지 않은 쓰기 또는 소거를 방지하기 위해 메모리 컨트롤러(120)에 의해 활성화되는 쓰기 방지 신호(/WP), 쓰기 시에 메모리 컨트롤러(120)에 의해 생성되며 주기적으로 토글되어 제1 데이터(DATA1)의 입력 싱크를 맞추는 데에 사용되는 데이터 스트로브 신호(DQS) 중 적어도 하나를 메모리 컨트롤러(120)로부터 수신할 수 있다. 예를 들어, 불휘발성 메모리(110)는 불휘발성 메모리(110)가 프로그램, 소거 또는 읽기 동작을 수행중인지를 가리키는 레디 및 비지 신호(R/nB), 불휘발성 메모리(110)에 의해 읽기 인에이블 신호(/RE)로부터 생성되며 주기적으로 토글되어 제1 데이터(DATA1)의 출력 싱크를 맞추는 데에 사용되는 데이터 스트로브 신호(DQS) 중 적어도 하나를 메모리 컨트롤러(120)로 출력할 수 있다.
예시적으로, 제1 데이터(DATA1), 제1 어드레스(ADDR1) 및 제1 커맨드(CMD1)는 제1 신호 경로를 통해 메모리 컨트롤러(120)와 통신될 수 있다. 제1 신호 경로는 입출력 신호 경로일 수 있다. 제어 신호(CTRL)는 제2 신호 경로를 통해 메모리 컨트롤러(120)와 통신될 수 있다. 제2 신호 경로는 제어 신호 경로일 수 있다.
불휘발성 메모리(110)는 플래시 메모리를 포함할 수 있다. 그러나, 불휘발성 메모리(110)는 플래시 메모리를 포함하는 것으로 한정되지 않는다. 불휘발성 메모리(110)는 PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FeRAM (Ferroelectric RAM) 등과 같은 다양한 불휘발성 메모리들 중 적어도 하나를 포함할 수 있다.
메모리 컨트롤러(120)는 불휘발성 메모리(110)를 제어하도록 구성된다. 예를 들어, 메모리 컨트롤러(120)는 불휘발성 메모리(110)가 쓰기, 읽기 또는 소거를 수행하도록 제어할 수 있다. 메모리 컨트롤러(120)는 불휘발성 메모리(110)와 제1 데이터(DATA1) 및 제어 신호(CTRL)를 교환하고, 불휘발성 메모리(110)로 제1 커맨드(CMD1) 및 제1 어드레스(ADDR1)를 출력할 수 있다.
메모리 컨트롤러(120)는 외부의 호스트 장치(미도시)의 제어에 따라 불휘발성 메모리(110)를 제어할 수 있다. 메모리 컨트롤러(120)는 호스트 장치와 제2 데이터(DATA2)를 교환하고, 호스트 장치로부터 제2 커맨드(CMD2) 및 제2 어드레스(ADDR2)를 수신할 수 있다.
예시적으로, 메모리 컨트롤러(120)는 제1 단위(예를 들어, 시간 단위 또는 데이터 단위)로 불휘발성 메모리(110)와 제1 데이터(DATA1)를 교환하고, 제1 단위와 다른 제2 단위(예를 들어, 시간 단위 또는 데이터 단위)로 호스트 장치와 제2 데이터(DATA2)를 교환할 수 있다.
메모리 컨트롤러(120)는 제1 포맷에 따라 불휘발성 메모리(110)와 제1 데이터(DATA1)를 교환하고, 불휘발성 메모리(110)로 제1 커맨드(CMD1) 및 제1 어드레스(ADDR1)를 전송할 수 있다. 메모리 컨트롤러(120)는 제1 포맷과 다른 제2 포맷에 따라, 호스트 장치와 제2 데이터(DATA2)를 교환하고, 호스트 장치로부터 제2 커맨드(CMD2) 및 제2 어드레스(ADDR2)를 수신할 수 있다.
메모리 컨트롤러(120)는 RAM (130)을 버퍼 메모리, 캐시 메모리, 또는 동작 메모리로 사용할 수 있다. 예를 들어, 메모리 컨트롤러(120)는 호스트 장치로부터 제2 데이터(DATA2)를 수신하고, 수신된 제2 데이터(DATA2)를 RAM (130)에 저장하고, 그리고 RAM (130)에 저장된 제2 데이터(DATA2)를 제1 데이터(DATA1)로서 불휘발성 메모리(110)에 기입할 수 있다. 메모리 컨트롤러(120)는 불휘발성 메모리(110)로부터 제1 데이터(DATA1)를 읽고, 읽어진 제1 데이터(DATA1)를 RAM (130)에 저장하고, RAM (130)에 저장된 제1 데이터(DATA1)를 제2 데이터(DATA2)로서 호스트 장치로 출력할 수 있다. 메모리 컨트롤러(130)는 불휘발성 메모리(110)로부터 읽은 데이터를 RAM (130)에 저장하고, RAM (130)에 저장된 데이터를 다시 불휘발성 메모리(110)에 기입할 수 있다.
메모리 컨트롤러(120)는 불휘발성 메모리(110)를 관리하기 위해 필요한 데이터 또는 코드를 RAM (130)에 저장할 수 있다. 예를 들어, 메모리 컨트롤러(120)는 불휘발성 메모리(110)를 관리하기 위해 필요한 데이터 또는 코드를 불휘발성 메모리(110)로부터 읽고, RAM (130)에 로딩하여 구동할 수 있다.
메모리 컨트롤러(120)는 코드워드 읽기 매니저(CRM, Codeword Read Manager)를 포함한다. 코드워드 읽기 매니저(CRM)는 불휘발성 메모리(110)에 저장된 코드워드의 읽기를 제어할 수 있다. 예를 들어, 코드워드는 외부 장치로부터 스토리지 장치(100)에 기입되는 데이터일 수 있다. 코드워드는 에러 정정 동작의 수행 단위일 수 있다. 예를 들어, 메모리 컨트롤러(120)는 코드워드의 단위로 에러 정정 인코딩을 수행할 수 있다. 에러 정정 인코딩이 수행된 코드워드는 불휘발성 메모리(110)에 프로그램된다. 메모리 컨트롤러(120)는 코드워드 읽기 매니저(CRM)의 제어에 따라 읽기 스킴을 조절하고, 불휘발성 메모리(110)로부터 코드워드들을 읽을 수 있다. 불휘발성 메모리(110)는 읽힌 코드워드들에 대해 코드워드의 단위로 에러 정정 디코딩을 수행할 수 있다.
복수의 코드워드들이 불휘발성 메모리(110)의 하나의 논리 페이지에 프로그램될 수 있다. 불휘발성 메모리(110)에서, 복수의 논리 페이지들이 하나의 물리 페이지에 대응할 수 있다. 불휘발성 메모리(110)에서, 하나의 물리 페이지는 하나의 워드 라인에 연결된 메모리 셀들에 대응할 수 있다.
RAM (130)은 DRAM (Dynamic RAM), SRAM (Static RAM), SDRAM (Synchronous DRAM), PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FeRAM (Ferroelectric RAM) 등과 같은 다양한 랜덤 액세스 메모리들 중 적어도 하나를 포함할 수 있다.
불휘발성 메모리(110)에서 소거 동작이 발생하는 오버헤드를 감소시키기 위하여, 스토리지 장치(100)는 주소 매핑을 수행할 수 있다. 예를 들어, 외부 호스트 장치로부터 덮어쓰기가 요청될 때에, 스토리지 장치(100)는 기존 데이터를 저장하는 메모리 셀들을 소거하고 덮어쓰기 요청된 데이터를 소거된 메모리 셀들에 저장하는 대신, 덮어쓰기 요청된 데이터를 자유 저장 공간의 메모리 셀들에 저장할 수 있다. 메모리 컨트롤러(120)는 외부의 호스트 장치에서 사용되는 논리 주소(logical address) 및 불휘발성 메모리(110)에서 사용되는 물리 주소(physical address)를 상술된 방법에 따라 매핑하는 FTL (Flash Translation Layer)를 구동할 수 있다. 예를 들어, 제2 어드레스(ADDR2)는 논리 주소이고, 제1 어드레스(ADDR1)는 물리 주소일 수 있다.
스토리지 장치(100)는 호스트 장치의 요청에 따라, 데이터의 쓰기, 읽기 또는 소거를 수행할 수 있다. 스토리지 장치(100)는 솔리드 스테이트 드라이브(SSD, Solid State Drive) 또는 하드 디스크 드라이브(HDD, Hard Disk Drive)를 포함할 수 있다. 스토리지 장치(100)는 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), USB (Universal Serial Bus) 메모리 카드, 유니버설 플래시 스토리지(UFS) 등과 같은 메모리 카드들을 포함할 수 있다. 스토리지 장치(100)는 eMMC (embedded MultiMedia Card), UFS, PPN (Perfect Page New) 등과 같은 실장형 메모리를 포함할 수 있다.
도 2는 본 발명의 실시 예에 따른 스토리지 장치(100)의 동작 방법을 보여주는 순서도이다. 도 1 및 도 2를 참조하면, S110 단계에서, 메모리 컨트롤러(120)는 외부 장치(예를 들어, 외부의 호스트 장치)로부터 읽기 요청을 수신한다. 읽기 요청은 제2 커맨드(CMD2) 및 제2 어드레스(ADDR2)를 포함할 수 있다. 예를 들어, 읽기 요청은 적어도 하나의 코드워드에 대한 읽기를 요청할 수 있다. 예를 들어, 읽기 요청은 하나의 페이지(예를 들어, 논리 페이지)의 데이터 또는 하나의 논리 페이지의 데이터의 일부에 대한 읽기를 요청할 수 있다.
S120 단계에서, 메모리 컨트롤러(120)는 논리 페이지의 데이터 중 목표 데이터에 따라, 읽기 스킴을 조절한다. 예를 들어, 메모리 컨트롤러(120)는 목표 데이터의 논리 페이지 상의 위치 또는 목표 데이터와 연관된 메타 정보에 기반하여, 읽기 스킴을 조절할 수 있다. 메타 정보는 스토리지 장치(100)를 관리하기 위해 메모리 컨트롤러(120)에 의해 관리되는 정보를 포함할 수 있다.
S130 단계에서, 메모리 컨트롤러(120)는 조절된 읽기 스킴에 따라, 불휘발성 메모리(110)로부터 목표 데이터를 읽을 수 있다. 예를 들어, 메모리 컨트롤러(120)는 조절된 읽기 스킴에 따라 목표 데이터 또는 목표 데이터 및 목표 데이터와 연관된 데이터를 불휘발성 메모리(110)로부터 읽을 수 있다.
도 3은 본 발명의 실시 예에 따른 불휘발성 메모리(110)를 보여주는 블록도이다. 도 1 및 도 3을 참조하면, 불휘발성 메모리(110)는 메모리 셀 어레이(111), 어드레스 디코더 회로(113), 페이지 버퍼 회로(115), 데이터 입출력 회로(117), 그리고 제어 로직 회로(119)를 포함한다.
메모리 셀 어레이(111)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 복수의 메모리 셀들을 포함한다. 각 메모리 블록은 적어도 하나의 접지 선택 라인(GSL), 복수의 워드 라인들(WL), 그리고 적어도 하나의 스트링 선택 라인(SSL)을 통해 어드레스 디코더 회로(113)에 연결될 수 있다. 각 메모리 블록은 복수의 비트 라인들(BL)을 통해 페이지 버퍼 회로(115)에 연결될 수 있다. 복수의 메모리 블록들(BLK1~BLKz)은 복수의 비트 라인들(BL)에 공통으로 연결될 수 있다. 복수의 메모리 블록들(BLK1~BLKz)의 메모리 셀들은 동일한 구조들을 가질 수 있다. 예시적으로, 복수의 메모리 블록들(BLK1~BLKz) 각각은 소거 동작의 단위일 수 있다. 메모리 셀 어레이(111)의 메모리 셀들은 하나의 메모리 블록의 단위로 소거될 수 있다. 하나의 메모리 블록에 속한 메모리 셀들은 동시에 소거될 수 있다. 다른 예로서, 각 메모리 블록은 복수의 서브 블록들로 분할될 수 있다. 복수의 서브 블록들 각각은 소거 동작의 단위일 수 있다.
어드레스 디코더 회로(113)는 복수의 접지 선택 라인들(GSL), 복수의 워드 라인들(WL), 그리고 복수의 스트링 선택 라인들(SSL)을 통해 메모리 셀 어레이(111)에 연결된다. 어드레스 디코더 회로(113)는 제어 로직 회로(119)의 제어에 따라 동작한다. 어드레스 디코더 회로(113)는 메모리 컨트롤러(120)로부터 제1 어드레스(ADDR1)를 수신할 수 있다. 어드레스 디코더 회로(113)는 수신된 제1 어드레스(ADDR1)를 디코딩하고, 디코딩된 어드레스에 따라 워드 라인들(WL)에 인가되는 전압들을 제어할 수 있다.
예를 들어, 프로그램 시에, 어드레스 디코더 회로(113)는, 제1 어드레스(ADDR1)가 가리키는 선택된 메모리 블록의 선택된 워드 라인에 프로그램 전압(VGPM)을 인가하고, 선택된 메모리 블록의 비선택된 워드 라인들에 패스 전압(VPASS)을 인가할 수 있다. 읽기 시에, 어드레스 디코더 회로(131)는 제1 어드레스(ADDR1)가 가리키는 선택된 메모리 블록의 선택된 워드 라인에 선택 읽기 전압(VRD)을 인가하고, 선택된 메모리 블록의 비선택된 워드 라인들에 비선택 읽기 전압(VREAD)을 인가할 수 있다. 소거 시에, 어드레스 디코더 회로(113)는 제1 어드레스(ADDR1)가 가리키는 선택된 메모리 블록의 워드 라인들에 소거 전압들(예를 들어, 접지 전압 또는 접지 전압과 유사한 레벨들을 갖는 저전압들)을 인가할 수 있다.
페이지 버퍼 회로(115)는 복수의 비트 라인들(BL)을 통해 메모리 셀 어레이(111)에 연결된다. 페이지 버퍼 회로(115)는 복수의 데이터 라인들(DL)을 통해 데이터 입출력 회로(117)와 연결된다. 페이지 버퍼 회로(115)는 제어 로직 회로(119)의 제어에 따라 동작한다.
페이지 버퍼 회로(115)는 메모리 셀 어레이(111)의 메모리 셀들에 프로그램될 데이터 또는 메모리 셀들로부터 읽히는 데이터를 저장할 수 있다. 프로그램 시에, 페이지 버퍼 회로(115)는 메모리 셀들에 프로그램될 데이터를 저장할 수 있다. 저장된 데이터에 기반하여, 페이지 버퍼 회로(115)는 복수의 비트 라인들(BL)을 바이어스할 수 있다. 프로그램 시에, 페이지 버퍼 회로(115)는 쓰기 드라이버로 기능할 수 있다. 읽기 시에, 페이지 버퍼 회로(115)는 비트 라인들(BL)의 전압들을 센싱하고, 센싱 결과를 저장할 수 있다. 읽기 시에, 페이지 버퍼 회로(115)는 감지 증폭기로 기능할 수 있다.
데이터 입출력 회로(117)는 복수의 데이터 라인들(DL)을 통해 페이지 버퍼 회로(115)와 연결된다. 데이터 입출력 회로(117)는 메모리 컨트롤러(120)와 제1 데이터(DATA1)를 교환할 수 있다.
데이터 입출력 회로(117)는 메모리 컨트롤러(120)로부터 수신되는 제1 데이터(DATA1)를 임시로 저장할 수 있다. 데이터 입출력 회로(117)는 저장된 데이터를 페이지 버퍼 회로(115)로 전달할 수 있다. 데이터 입출력 회로(117)는 페이지 버퍼 회로(115)로부터 전달되는 데이터(DATA)를 임시로 저장할 수 있다. 데이터 입출력 회로(117)는 저장된 데이터(DATA)를 메모리 컨트롤러(120)로 전송할 수 있다. 데이터 입출력 회로(117)는 버퍼 메모리로 기능할 수 있다.
제어 로직 회로(119)는 메모리 컨트롤러(120)로부터 제1 커맨드(CMD1) 및 제어 신호(CTRL)를 수신한다. 제어 로직 회로(119)는 수신된 제1 커맨드(CMD1)를 디코딩하고, 디코딩된 커맨드에 따라 불휘발성 메모리(110)의 제반 동작을 제어할 수 있다.
예시적으로, 읽기 시에, 제어 로직 회로(119)는 수신된 제어 신호(CTRL) 중 읽기 인에이블 신호(/RE)로부터 데이터 스트로브 신호(DQS)를 생성하여 출력할 수 있다. 쓰기 시에, 제어 로직 회로(119)는 수신된 제어 신호(CTRL) 중 데이터 스트로브 신호(DQS)로부터 데이터 스트로브 신호(DQS)를 생성하여 출력할 수 있다.
도 4는 본 발명의 실시 예에 따른 메모리 블록(BLKa)을 보여주는 회로도이다. 도 4를 참조하면, 메모리 블록(BLKa)은 복수의 셀 스트링들(CS11~CS21, CS12~CS22)을 포함한다. 복수의 셀 스트링들(CS11~CS21, CS12~CS22)은 행 방향(row direction) 및 열 방향(column direction)을 따라 배열되어, 행들 및 열들을 형성할 수 있다.
예를 들어, 행 방향(row direction)을 따라 배열된 셀 스트링들(CS11, CS12)은 제1 행을 형성하고, 행 방향(row direction)을 따라 배열된 셀 스트링들(CS21, CS22)은 제2 행을 형성할 수 있다. 열 방향(column direction)을 따라 배열된 셀 스트링들(CS11, CS21)은 제1 열을 형성하고, 열 방향(column direction)을 따라 배열된 셀 스트링들(CS12, CS22)은 제2 열을 형성할 수 있다.
각 셀 스트링은 복수의 셀 트랜지스터들을 포함할 수 있다. 복수의 셀 트랜지스터들은 접지 선택 트랜지스터들(GSTa, GSTb), 메모리 셀들(MC1~MC6), 그리고 스트링 선택 트랜지스터들(SSTa, SSTb)을 포함한다. 각 셀 스트링의 접지 선택 트랜지스터들(GSTa, GSTb), 메모리 셀들(MC1~MC6), 그리고 스트링 선택 트랜지스터들(SSTa, GSTb)은 셀 스트링들(CS11~CS21, CS12~CS22)이 행들 및 열들을 따라 배열되는 평면(예를 들어, 메모리 블록(BLKa)의 기판 상의 평면)과 수직한 높이 방향으로 적층될 수 있다.
복수의 셀 트랜지스터들은 절연막에 포획된 전하량에 따라 가변하는 문턱 전압들을 갖는 전하 포획형(charge trap type) 트랜지스터들일 수 있다.
최하단의 접지 선택 트랜지스터들(GSTa)의 소스들은 공통 소스 라인(CSL)에 공통으로 연결될 수 있다.
제1 행의 셀 스트링들(CS11, CS12)의 접지 선택 트랜지스터들(GSTa)의 제어 게이트들은 접지 선택 라인(GSL1a)에 공통으로 연결되고, 제2 행의 셀 스트링들(CS21, CS22)의 접지 선택 트랜지스터들(GSTb)의 제어 게이트들은 접지 선택 라인(GSL2a)에 공통으로 연결된다. 제1 행의 셀 스트링들(CS11, CS12)의 접지 선택 트랜지스터들(GSTb)의 제어 게이트들은 접지 선택 라인(GSL1b)에 공통으로 연결되고, 제2 행의 셀 스트링들(CS21, CS22)의 접지 선택 트랜지스터들(GSTb)의 제어 게이트들은 접지 선택 라인(GSL2b)에 공통으로 연결된다.
즉, 서로 다른 행의 셀 스트링들은 서로 다른 접지 선택 라인들에 연결된다. 동일한 행의 셀 스트링들의 동일한 높이(또는 순서)의 접지 선택 트랜지스터들은 동일한 접지 선택 라인에 연결된다. 동일한 행의 셀 스트링들의 서로 다른 높이(또는 순서)의 접지 선택 트랜지스터들은 서로 다른 스트링 선택 라인들에 연결된다.
예시적으로, 동일한 행의 서로 다른 높이의 접지 선택 트랜지스터들에 연결되는 접지 선택 라인들이 서로 연결되어 공통으로 제어되도록 메모리 블록(BLKa)이 변경될 수 있다. 예시적으로, 서로 다른 행의 동일한 높이의 접지 선택 트랜지스터들에 연결되는 접지 선택 트랜지스터들이 서로 연결되어 공통으로 제어되도록 메모리 블록(BLKa)이 변경될 수 있다. 예시적으로, 접지 선택 트랜지스터들에 연결되는 접지 선택 라인들이 서로 연결되어 공통으로 제어되도록 메모리 블록(BLKa)이 변경될 수 있다.
기판(또는 접지 선택 트랜지스터들(GST))으로부터 동일한 높이(또는 순서)에 위치한 메모리 셀들의 제어 게이트들은 하나의 워드 라인에 공통으로 연결되고, 서로 다른 높이(또는 순서)에 위치한 메모리 셀들의 제어 게이트들은 서로 다른 워드 라인들(WL1~WL6)에 각각 연결될 수 있다. 예를 들어, 메모리 셀들(MC1)은 워드 라인(WL1)에 공통으로 연결된다. 메모리 셀들(MC2)은 워드 라인(WL2)에 공통으로 연결된다. 메모리 셀들(MC3)은 워드 라인(WL3)에 공통으로 연결된다. 메모리 셀들(MC4)은 워드 라인(WL4)에 공통으로 연결된다. 메모리 셀들(MC5)은 워드 라인(WL5)에 공통으로 연결된다. 메모리 셀들(MC6)은 워드 라인(WL6)에 공통으로 연결된다.
복수의 셀 스트링들(CS11~CS21, CS12~CS22)의 동일한 높이(또는 순서)의 제1 스트링 선택 트랜지스터들(SSTa)에서, 서로 다른 행의 제1 스트링 선택 트랜지스터들(SSTa)의 제어 게이트들은 서로 다른 스트링 선택 라인들(SSL1a~SSL2a)에 각각 연결된다. 예를 들어, 셀 스트링들(CS11, CS12)의 제1 스트링 선택 트랜지스터들(SSTa)은 스트링 선택 라인(SSL1a)에 공통으로 연결된다. 셀 스트링들(CS21, CS22)의 제1 스트링 선택 트랜지스터들(SSTa)은 스트링 선택 라인(SSL2a)에 공통으로 연결된다.
복수의 셀 스트링들(CS11~CS21, CS12~CS22)의 동일한 높이(또는 순서)의 제2 스트링 선택 트랜지스터들(SSTb)에서, 서로 다른 행의 제2 스트링 선택 트랜지스터들(SSTb)의 제어 게이트들은 서로 다른 스트링 선택 라인들(SSL1b~SSL2b)에 각각 연결된다. 예를 들어, 셀 스트링들(CS11, CS12)의 제2 스트링 선택 트랜지스터들(SSTb)은 스트링 선택 라인(SSL1b)에 공통으로 연결된다. 셀 스트링들(CS21, CS22)의 제2 스트링 선택 트랜지스터들(SSTb)은 스트링 선택 라인(SSL2b)에 공통으로 연결된다.
즉, 서로 다른 행의 셀 스트링들은 서로 다른 스트링 선택 라인들에 연결된다. 동일한 행의 셀 스트링들의 동일한 높이(또는 순서)의 스트링 선택 트랜지스터들은 동일한 스트링 선택 라인에 연결된다. 동일한 행의 셀 스트링들의 서로 다른 높이(또는 순서)의 스트링 선택 트랜지스터들은 서로 다른 스트링 선택 라인들에 연결된다.
예시적으로, 동일한 행의 셀 스트링들의 스트링 선택 트랜지스터들은 하나의 스트링 선택 라인에 공통으로 연결될 수 있다. 예를 들어, 제1 행의 셀 스트링들(CS11, CS12)의 스트링 선택 트랜지스터들(SSTa, SSTb)은 하나의 스트링 선택 라인에 공통으로 연결될 수 있다. 제2 행의 샐 스트링들(CS21, CS22)의 스트링 선택 트랜지스터들(SSTa, SSTb)은 하나의 스트링 선택 라인에 공통으로 연결될 수 있다.
복수의 셀 스트링들(CS11~CS21, CS12~CS22)의 열들은 서로 다른 비트 라인들(BL1, BL2)에 각각 연결된다. 예를 들어, 제1 열의 셀 스트링들(CS11~CS21)의 스트링 선택 트랜지스터들(SSTb)은 비트 라인(BL1)에 공통으로 연결된다. 제2 열의 셀 스트링들(CS12~CS22)의 스트링 선택 트랜지스터들(SST)은 비트 라인(BL2)에 공통으로 연결된다.
셀 스트링들(CS11, CS12)은 제1 플레인을 형성할 수 있다. 셀 스트링들(CS21, CS22)은 제2 플레인을 형성할 수 있다.
메모리 블록(BLKa)에서, 각 플레인의 각 높이의 메모리 셀들은 물리 페이지를 형성할 수 있다. 물리 페이지는 메모리 셀들(MC1~MC6)의 쓰기 및 읽기의 단위일 수 있다. 예를 들어, 스트링 선택 라인들(SSL1a, SSL1b, SSL2a, SSL2b)에 의해 메모리 블록(BLKa)의 하나의 플레인이 선택될 수 있다. 스트링 선택 라인들(SSL1a, SSL1b)이 턴-온 전압이 공급되고 스트링 선택 라인들(SSL2a, SSL2b)에 턴-오프 전압이 공급될 때, 제1 플레인의 셀 스트링들(CS11, CS12)이 비트 라인들(BL1, BL2)에 연결된다. 즉, 제1 플레인이 선택된다. 스트링 선택 라인들(SSL2a, SSL2b)에 턴-온 전압이 공급되고 스트링 선택 라인들(SSL1a, SSL1B)에 턴-오프 전압이 공급될 때, 제2 플레인의 셀 스트링들(CS21, CS22)이 비트 라인들(BL1, BL2)에 연결된다. 즉, 제2 플레인이 선택된다. 선택된 플레인에서, 워드 라인들(WL1~WL6)에 의해 메모리 셀들(MC)의 하나의 행이 선택될 수 있다. 선택된 행에서, 제2 워드 라인(WL2)에 선택 전압이 인가되고, 나머지 워드 라인들(WL1, WL3~WL6)에 비선택 전압이 인가될 수 있다. 즉, 스트링 선택 라인들(SSL1a, SSL1b, SSL2a, SSL2b) 및 워드 라인들(WL1~WL6)의 전압들을 조절함으로써, 제2 플레인의 제2 워드 라인(WL2)에 대응하는 물리 페이지가 선택될 수 있다. 선택된 물리 페이지의 메모리 셀들(MC2)에서, 쓰기 또는 읽기가 수행될 수 있다.
메모리 셀들(MC) 각각에 둘 이상의 비트들이 기입될 수 있다. 하나의 물리 페이지에 속한 메모리 셀들(MC) 각각에 기입되는 비트들은 논리 페이지들을 형성한다. 하나의 물리 페이지에 속한 메모리 셀들(MC) 각각에 기입되는 첫 번째 비트는 첫 번째 논리 페이지를 형성한다. 하나의 물리 페이지에 속한 메모리 셀들(MC) 각각에 기입되는 N 번째 비트는 N 번째 논리 페이지를 형성한다. 논리 페이지는 데이터 액세스의 단위일 수 있다. 하나의 물리 페이지에서 읽기가 수행될 때에, 논리 페이지의 단위로 데이터가 액세스될 수 있다.
메모리 블록(BLKa)에서, 메모리 셀들(MC1~MC6)의 소거는 메모리 블록 단위 또는 서브 블록의 단위로 수행될 수 있다. 메모리 블록 단위로 소거가 수행될 때, 메모리 블록(BLKa)의 모든 메모리 셀들(MC)이 하나의 소거 요청(예를 들어, 외부의 메모리 컨트롤러로부터의 소거 요청)에 따라 동시에 소거될 수 있다. 서브 블록의 단위로 수행될 때, 메모리 블록(BLKa)의 메모리 셀들(MC1~MC6) 중 일부는 하나의 소거 요청(예를 들어, 외부의 메모리 컨트롤러로부터의 소거 요청)에 따라 동시에 소거되고, 나머지 일부는 소거 금지될 수 있다. 소거되는 메모리 셀들(MC)에 연결된 워드 라인에 저전압(예를 들어, 접지 전압 또는 접지 전압과 유사한 레벨을 갖는 저전압)이 공급되고, 소거 금지된 메모리 셀들(MC)에 연결된 워드 라인은 플로팅될 수 있다.
도 4에 도시된 메모리 블록(BLKa)은 예시적인 것이다. 본 발명의 기술적 사상은 도 4에 도시된 메모리 블록(BLKa)에 한정되지 않는다. 예를 들어, 셀 스트링들의 행들의 수는 증가 또는 감소될 수 있다. 셀 스트링들의 행들의 수가 변경됨에 따라, 셀 스트링들의 행들에 연결되는 스트링 선택 라인들 또는 접지 선택 라인의 수, 그리고 하나의 비트 라인에 연결되는 셀 스트링들의 수 또한 변경될 수 있다.
셀 스트링들의 열들의 수는 증가 또는 감소될 수 있다. 셀 스트링들의 열들의 수가 변경됨에 따라, 셀 스트링들의 열들에 연결되는 비트 라인들의 수, 그리고 하나의 스트링 선택 라인에 연결되는 셀 스트링들의 수 또한 변경될 수 있다.
셀 스트링들의 높이는 증가 또는 감소될 수 있다. 예를 들어, 셀 스트링들 각각에 적층되는 접지 선택 트랜지스터들, 메모리 셀들 또는 스트링 선택 트랜지스터들의 수는 증가 또는 감소될 수 있다.
예시적으로, 하나의 물리 페이지에 속한 메모리 셀들(MC)은 적어도 세 개의 논리 페이지들에 대응할 수 있다. 예를 들어, 하나의 메모리 셀(MC)에 k 개(k는 2보다 큰 양의 정수)의 비트들이 프로그램될 수 있다. 하나의 물리 페이지에 속한 메모리 셀들(MC)에서, 각 메모리 셀(MC)에 프로그램되는 k 개의 비트들은 각각 k 개의 논리 페이지들을 형성할 수 있다.
상술된 바와 같이, 메모리 블록(BLKa)은 3차원 메모리 어레이로 제공된다. 3차원 메모리 어레이는, 실리콘 기판 및 메모리 셀들(MC)의 동작에 연관된 회로의 위에 배치되는 활성 영역을 갖는 메모리 셀들(MC)의 어레이들의 하나 또는 그 이상의 물리 레벨들에 획일적으로(monolithically) 형성될 수 있다. 메모리 셀들(MC)의 동작에 연관된 회로는 기판 내에 또는 기판 위에 위치할 수 있다. 획일적으로 형성되는 것은, 3차원 어레이의 각 레벨의 레이어들이 3차원 어레이의 하위 레벨의 레이어들 위에 직접 증착됨을 의미한다.
본 발명의 기술적 사상에 따른 일 예로서, 3차원 메모리 어레이는 수직의 방향성을 가져, 적어도 하나의 메모리 셀이 다른 하나의 메모리 셀 위에 위치하는 수직 NAND 스트링들(또는 셀 스트링들)을 포함한다. 적어도 하나의 메모리 셀(MC)은 전하 포획 레이어를 포함한다. 각 수직 NAND 스트링은 메모리 셀들(MC) 위에 위치하는 적어도 하나의 선택 트랜지스터를 더 포함한다. 적어도 하나의 선택 트랜지스터는 메모리 셀들(MC)과 동일한 구조를 갖고, 메모리 셀들(MC)과 함께 획일적으로 형성된다.
3차원 메모리 어레이가 복수의 레벨들로 구성되고, 레벨들 사이에서 워드 라인들 또는 비트 라인들이 공유되는 구성은 미국등록특허공보 제7,679,133호, 미국등록특허공보 제8,553,466호, 미국등록특허공보 제8,654,587호, 미국등록특허공보 제8,559,235호, 그리고 미국공개특허공보 제2011/0233648호에 개시되어 있으며, 본 발명의 레퍼런스로 포함된다.
도 5는 제k 워드 라인(WLk)에 연결된 메모리 셀들(MCk)에 대응하는 물리 페이지들(PP1, PP2) 및 논리 페이지들(LP1~LP3)의 예를 보여준다. 도 4 및 도 5를 참조하면, 제k 워드 라인(WLk)에 연결된 제k 메모리 셀들(MCk) 중에서 제1 행의 제1 스트링 선택 라인들(SSL1a, SSL1b)에 대응하는 제k 메모리 셀들(MCk)은 제1 물리 페이지(PP1)를 형성할 수 있다. 제k 워드 라인(WLk)에 연결된 제k 메모리 셀들(MCk) 증에서 제2 행의 제2 스트링 선택 라인들(SSL2a, SSL2b)에 대응하는 제k 메모리 셀들(MCk)은 제2 물리 페이지(PP2)를 형성할 수 있다. 예시적으로, 도 5에서 제k 워드 라인(WLk)에 연결된 제k 메모리 셀들(MCk)은 2 개의 물리 페이지들을 형성하는 것으로 도시되어 있다. 그러나, 물리 페이지들의 수는 하나의 워드 라인(WL)에 연결된 메모리 셀들의 행들의 수에 따라 결정되며, 한정되지 않는다.
각 물리 페이지(PP1/PP2)의 메모리 셀들(MCk) 각각에 복수의 비트들이 프로그램될 수 있다. 각 물리 페이지(PP1/PP2)의 메모리 셀들(MCk) 각각에 프로그램되는 첫 번째 비트는 제1 논리 페이지(LP1)를 형성할 수 있다. 각 물리 페이지(PP1/PP2)의 메모리 셀들(MCk) 각각에 프로그램되는 두 번째 비트는 제2 논리 페이지(LP2)를 형성할 수 있다. 각 물리 페이지(PP1/PP2)의 메모리 셀들(MCk) 각각에 프로그램되는 세 번째 비트는 제3 논리 페이지(LP3)를 형성할 수 있다. 도 5에서, 각 물리 페이지(PP1/PP2)는 세 개의 논리 페이지들(LP1~LP3)에 대응하는 것으로 도시되어 있다. 그러나, 각 물리 페이지(PP1/PP2)에 대응하는 논리 페이지(LP)들의 수는 각 메모리 셀(MC)에 프로그램되는 비트들의 수에 따라 결정되며, 한정되지 않는다.
각 논리 페이지(LP1/LP2/LP3)에 복수의 코드워드들(CW1~CW4)이 프로그램된다. 즉, 각 코드워드(CW)는 각 논리 페이지(LP)의 데이터의 부분 데이터 그룹일 수 있다. 복수의 코드워드들(CW1~CW4)은 각각 독립적으로 에러 정정 인코딩된 데이터들일 수 있다.
본 발명의 실시 예에 따르면, 하나의 논리 페이지에 프로그램된 코드워드들(CW1~CW4) 중에서 읽기의 대상인 코드워드, 즉 논리 페이지의 일부 데이터에 따라 읽기 스킴이 조절된다.
도 6은 본 발명의 제1 실시 예에 따른 메모리 컨트롤러(120a)를 보여주는 블록도이다. 도 6을 참조하면, 메모리 컨트롤러(120a)는 버스(121), 프로세서(122), RAM (123), 에러 정정 블록(124), 호스트 인터페이스(125), 버퍼 컨트롤 회로(126), 그리고 메모리 인터페이스(127)를 포함한다.
버스(121)는 메모리 컨트롤러(120a)의 구성 요소들 사이에 채널을 제공하도록 구성된다.
프로세서(122)는 메모리 컨트롤러(120a)의 제반 동작을 제어하고, 논리 연산을 수행할 수 있다. 프로세서(122)는 호스트 인터페이스(125)를 통해 외부의 호스트 장치와 통신할 수 있다. 프로세서(122)는 호스트 인터페이스(125)를 통해 수신되는 제2 커맨드(CMD2) 또는 제2 어드레스(ADDR2)를 RAM (123)에 저장할 수 있다. 프로세서(122)는 RAM (123)에 저장된 제2 커맨드(CMD2) 또는 제2 어드레스(ADDR2)에 따라 제1 커맨드(CMD1) 및 제1 어드레스(ADDR1)를 생성하고, 생성된 제1 커맨드(CMD1) 및 제1 어드레스(ADDR1)를 메모리 인터페이스(127)를 통해 출력할 수 있다.
프로세서(122)는 호스트 인터페이스(125)를 통해 수신되는 제2 데이터(DATA2)를 버퍼 컨트롤 회로(126)를 통해 출력하거나 또는 RAM (123)에 저장할 수 있다. 프로세서(122)는 RAM (123)에 저장된 데이터 또는 버퍼 컨트롤 회로(126)를 통해 수신되는 데이터를 제1 데이터(DATA1)로서 메모리 인터페이스(127)를 통해 출력할 수 있다. 프로세서(122)는 메모리 인터페이스(127)를 통해 수신되는 제1 데이터(DATA1)를 RAM (123)에 저장하거나, 또는 버퍼 컨트롤 회로(126)를 통해 출력할 수 있다. 프로세서(122)는 RAM (123)에 저장된 데이터 또는 버퍼 컨트롤 회로(126)를 통해 수신되는 데이터를 제2 데이터(DATA2)로서 호스트 인터페이스(125)를 통해 출력하거나 또는 제1 데이터(DATA1)로서 메모리 인터페이스(127)를 통해 출력할 수 있다.
프로세서(122)는 코드워드 읽기 매니저(122)를 포함한다. 예시적으로, 코드워드 읽기 매니저(122)는 프로세서(122)의 일부로서 하드웨어 형태로 구현될 수 있다. 다른 예로서, 코드워드 읽기 매니저(122)는 프로세서(122)에서 구동되는 펌웨어의 형태로 구현될 수 있다.
RAM (123)은 프로세서(122)의 동작 메모리, 캐시 메모리 또는 버퍼 메모리로 사용될 수 있다. RAM (123)은 프로세서(122)가 실행하는 코드들 및 명령들을 저장할 수 있다. RAM (123)은 프로세서(122)에 의해 처리되는 데이터를 저장할 수 있다. RAM (123)은 SRAM (Static RAM)을 포함할 수 있다.
에러 정정 블록(124)은 에러 정정을 수행할 수 있다. 에러 정정 블록(124)은 메모리 인터페이스(127)로 출력될 제1 데이터(DATA1) 또는 호스트 인터페이스(125)로부터 수신되는 제2 데이터(DATA2)에 기반하여, 에러 정정을 수행하기 위한 에러 정정 코드(예를 들어, 패리티)를 생성할 수 있다. 제1 데이터(DATA1) 및 패리티는 메모리 인터페이스(127)를 통해 출력될 수 있다. 에러 정정 블록(124)은 메모리 인터페이스(127)를 통해 수신되는 제1 데이터(DATA1) 및 패리티를 이용하여, 수신된 제1 데이터(DATA1_)의 에러 정정을 수행할 수 있다. 예시적으로, 에러 정정 블록(124)은 메모리 인터페이스(127)의 구성 요소로서 메모리 인터페이스(127)에 포함될 수 있다.
호스트 인터페이스(125)는 프로세서(122)의 제어에 따라, 외부의 호스트 장치와 통신하도록 구성된다. 호스트 인터페이스(125)는 외부 호스트 장치로부터 제2 커맨드(CMD2) 및 제2 어드레스(ADDR2)를 수신하고, 외부 호스트 장치와 제2 데이터(DATA2)를 교환할 수 있다.
호스트 인터페이스(125)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), 파이어와이어(Firewire), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC) 등과 같은 다양한 통신 방법들 중 적어도 하나를 이용하여 통신하도록 구성될 수 있다.
버퍼 컨트롤 회로(126)는 프로세서(122)의 제어에 따라, RAM (130, 도 1 참조)을 제어하도록 구성된다. 버퍼 컨트롤 회로(126)는 RAM (130)에 데이터를 쓰고, RAM (130)으로부터 데이터를 읽을 수 있다.
메모리 인터페이스(127)는 프로세서(122)의 제어에 따라, 불휘발성 메모리(110, 도 1 참조)와 통신하도록 구성된다. 메모리 인터페이스(127)는 불휘발성 메모리(110)에 제1 커맨드(CMD1) 및 제1 어드레스(ADDR1)를 전송하고, 불휘발성 메모리(110)와 제1 데이터(DATA1) 및 제어 신호(CTRL)를 교환할 수 있다.
예시적으로, 스토리지 장치(100)에 RAM (130)이 제공되지 않을 수 있다. 즉, 스토리지 장치(100)는 메모리 컨트롤러(120a) 및 불휘발성 메모리(110)의 외부에 별도의 메모리를 갖지 않을 수 있다. 이 때, 메모리 컨트롤러(120a)에 버퍼 컨트롤 회로(126)가 제공되지 않을 수 있다. 그리고, RAM (130)의 기능은 메모리 컨트롤러(120a)의 내부의 RAM (123)이 수행할 수 있다.
예시적으로, 프로세서(122)는 코드들을 이용하여 메모리 컨트롤러(120a)를 제어할 수 있다. 프로세서(122)는 메모리 컨트롤러(120a)의 내부에 제공되는 불휘발성 메모리(예를 들어, Read Only Memory)로부터 코드들을 로드할 수 있다. 다른 예로서, 프로세서(122)는 메모리 인터페이스(127)로부터 수신되는 코드들을 로드할 수 있다.
예시적으로, 메모리 컨트롤러(120a)의 버스(121)는 제어 버스 및 데이터 버스로 구분될 수 있다. 데이터 버스는 메모리 컨트롤러(120a) 내에서 데이터를 전송하고, 제어 버스는 메모리 컨트롤러(120a) 내에서 커맨드, 어드레스와 같은 제어 정보를 전송하도록 구성될 수 있다. 데이터 버스와 제어 버스는 서로 분리되며, 상호간에 간섭하거나 영향을 주지 않을 수 있다. 데이터 버스는 호스트 인터페이스(125), 버퍼 제어 회로(126), 에러 정정 블록(124) 및 메모리 인터페이스(127)에 연결될 수 있다. 제어 버스는 호스트 인터페이스(125), 프로세서(122), 버퍼 제어 회로(126), RAM (123) 및 메모리 인터페이스(127)에 연결될 수 있다.
도 7은 본 발명의 제1 실시 예에 따라 읽기 스킴을 조절하는 방법(S120 단계)을 보여주는 순서도이다. 도 1, 도 3, 도 4 및 도 7을 참조하면, S210 단계에서, 메모리 컨트롤러(120a), 예를 들어 코드워드 읽기 매니저(CRM)는 목표 데이터에 따라 읽기 전압들을 조절할 수 있다.
예시적으로, 불휘발성 메모리(110)는 하나의 논리 페이지보다 작은 단위의 데이터에 대한 읽기를 지원할 수 있다. 예를 들어, 불휘발성 메모리(110)는 부분 읽기를 지원할 수 있다. 메모리 컨트롤러(120a), 예를 들어 코드워드 읽기 매니저(CRM)는 불휘발성 메모리(110)가 지원하는 부분 읽기의 단위에 따라, 각 페이지(또는 논리 페이지)에 속한 부분 읽기 단위들에 각각 대응하는 읽기 전압 오프셋들에 대한 정보를 관리할 수 있다. 예시적으로, 메모리 컨트롤러(120a)가 관리하는 읽기 전압 오프셋들에 대한 정보의 예가 도 8에 도시된다.
도 1, 도 3, 도 4, 도 7 및 도 8을 참조하면, 불휘발성 메모리(110)의 부분 읽기의 단위는 하나의 코드워드 또는 두 개의 코드워드들에 대응할 수 있다. 부분 읽기의 단위가 하나의 코드워드에 대응하고, 부분 읽기의 목표 데이터가 제1 코드워드(CW1)인 경우, 메모리 컨트롤러(120a)는 제1 전압 오프셋(VOFF1)에 따라 읽기 전압들의 레벨들을 조절하도록 불휘발성 메모리(110)를 제어할 수 있다. 불휘발성 메모리(110)는 조절된 읽기 전압들을 이용하여 제1 코드워드(CW1)를 읽고, 읽힌 제1 코드워드(CW1)를 메모리 컨트롤러(120a)로 출력할 수 있다. 부분 읽기 시에, 불휘발성 메모리(110)는 나머지 코드워드들(CW2~CW3)을 메모리 컨트롤러(120a)로 출력하지 않을 수 있다. 마찬가지로, 부분 읽기의 단위가 하나의 코드워드에 대응하고, 부분 읽기의 목표 데이터가 제2 내지 제4 코드워드들(CW2~CW4) 중 하나인 경우, 메모리 컨트롤러(120a)는 제2 내지 제4 전압 오프셋들(VOFF2~VOFF4) 중 대응하는 전압 오프셋(VOFF)에 따라 읽기 전압들의 레벨들을 조절하도록 불휘발성 메모리(110)를 제어할 수 있다.
부분 읽기의 단위가 두 개의 코드워드들에 대응하고, 부분 읽기의 목표 데이터가 제1 및 제2 코드워드들(CW1, CW2)인 경우, 메모리 컨트롤러(120a)는 제5 전압 오프셋(VOFF5)에 따라 읽기 전압의 레벨들을 조절하도록 불휘발성 메모리리(110)를 제어할 수 있다. 불휘발성 메모리(110)는 조절된 읽기 전압들을 이용하여 제1 및 제2 코드워드들(CW1, CW2)을 읽고, 읽힌 제1 및 제2 코드워드들(CW1, CW2)를 메모리 컨트롤러(120a)로 출력할 수 있다. 부분 읽기 시에, 불휘발성 메모리(110)는 나머지 코드워드들(CW3, CW4)을 메모리 컨트롤러(120a)로 출력하지 않을 수 있다. 마찬가지로, 부분 읽기의 단위가 두 개의 코드워드들에 대응하고, 부분 읽기의 목표 데이터가 제3 및 제4 코드워드들(CW3, CW4)인 경우, 메모리 컨트롤러(120a)는 제6 전압 오프셋(VOFF6)에 따라 읽기 전압의 레벨들을 조절하도록 불휘발성 메모리리(110)를 제어할 수 있다.
예시적으로, 부분 읽기의 단위에 따라 설정된 전압 오프셋들(VOFF)은 하나의 물리 페이지 또는 논리 페이지에 저장된 전체 데이터에 대한 전체 읽기 요청에 따라 사용될 수 있다. 예를 들어, 전체 읽기 요청에 따라 제1 내지 제4 코드워드들(CW1~CW4)이 동시에 읽힐 수 있다. 제1 내지 제4 코드워드들(CW1~CW4) 중 적어도 하나의 코드워드에 대한 에러 정정 디코딩이 실패하는 경우, 전압 오프셋들(VOFF)을 이용하여 부분 읽기가 수행될 수 있다. 예를 들어, 메모리 컨트롤러(120a)는 에러 정정 디코딩이 실패한 코드워드에 대해 부분 읽기를 수행할 수 있다.
예시적으로, 메모리 컨트롤러(120a)는 전압 오프셋들(VOFF)에 대한 정보를 메타 정보로 관리할 수 있다. 예를 들어, 메모리 컨트롤러(120a)는 불휘발성 메모리(110)의 저장 공간 중에서 메타 정보를 저장하도록 설정된 메타 영역에 전압 오프셋들(VOFF)의 정보를 저장할 수 있다. 스토리지 장치(100)에 전원이 공급될 때, 전압 오프셋들(VOFF)의 정보가 필요할 때, 또는 미리 정해진 스케줄에 따라, 메모리 컨트롤러(120a)는 불휘발성 메모리(110)의 메타 영역으로부터 전압 오프셋들(VOFF)의 정보를 읽어 RAM (130 또는 123)에 로드할 수 있다. 불휘발성 메모리(110)는 RAM (130 또는 123)에 로드된 전압 오프셋들(VOFF)의 정보를 이용하여, 불휘발성 메모리(110)가 하나의 논리 페이지보다 작은 사이즈인 부분 읽기의 단위로 읽기 전압의 레벨들을 조절하도록 제어할 수 있다.
하나의 물리 페이지에 속한 메모리 셀들(MC)의 특성은 서로 다를 수 있다. 상술된 바와 같이 부분 읽기의 단위로 읽기 전압의 레벨들이 조절되면, 메모리 셀들(MC)의 서로 다른 특성들을 반영한 읽기가 수행될 수 있다. 따라서, 불휘발성 메모리(110) 및 불휘발성 메모리(110)를 포함하는 스토리지 장치(100)의 신뢰성이 향상된다.
예시적으로, 오프셋 전압들(VOFF)의 정보는 신뢰성이 낮은 메모리 셀들(MC)을 포함하는 물리 페이지들(PP)에 대해 설정될 수 있다. 신뢰성이 높은 메모리 셀들(MC)을 포함하는 물리 페이지들(PP)에 대해 오프셋 전압들(VOFF)의 정보는 설정되지 않을 수 있다. 즉, 오프셋 전압들(VOFF)의 정보는 불휘발성 메모리(110)의 물리 페이지들(PP)에 대해 선택적으로 설정될 수 있다.
도 9는 본 발명의 제2 실시 예에 따른 메모리 컨트롤러(120b)를 보여주는 블록도이다. 도 9를 참조하면, 메모리 컨트롤러(120b)는 버스(121), 프로세서(122), RAM (123), 에러 정정 블록(124), 호스트 인터페이스(125), 버퍼 컨트롤 회로(126), 메모리 인터페이스(127), 그리고 상태 쉐이핑 인코더 및 디코더(128)를 포함한다. 도 6의 메모리 컨트롤러(120a)와 비교하면, 메모리 컨트롤러(120b)는 상태 쉐이핑 인코더 및 디코더(128)를 더 포함한다.
상태 쉐이핑 인코더 및 디코더(128)는 상태 쉐이핑 인코딩을 수행할 수 있다. 예를 들어, 상태 쉐이핑 인코딩은, 코드워드들의 비트들 중에서 '1' 또는 '0'을 갖는 비트들의 수를 증가 또는 감소시킬 수 있다. 예를 들어, 상태 쉐이핑 인코더 및 디코더(128)는 코드워드에 더하여 추가적으로 제공되는 상태 쉐이핑 패리티들을 이용하여 상태 쉐이핑 인코딩을 수행할 수 있다. 상태 쉐이핑 패리티들의 비트들의 수에 따라, 상태 쉐이핑 인코딩에 의해 감소되는 '1' 또는 '0'을 갖는 비트들의 감소율이 달라질 수 있다. 상태 쉐이핑 인코딩된 코드워드들 또는 상태 쉐이핑 인코딩된 코드워드들과 상태 쉐이핑 패리티들은 에러 정정 블록(124)에 의해 에러 정정 인코딩될 수 있다. 에러 정정 인코딩된 코드워드들은 메모리 인터페이스(127)를 통해 불휘발성 메모리(110)에 기입될 수 있다.
불휘발성 메모리(110)에 의해 읽힌 코드워드들은 메모리 인터페이스(127)를 통해 수신될 수 있다. 에러 정정 블록(124)은 메모리 인터페이스(127)를 통해 수신된 코드워드들에 대해 에러 정정 디코딩을 수행할 수 있다. 상태 쉐이핑 인코더 및 디코더(128)는 에러 정정 디코딩된 코드워드들 및 상태 쉐이핑 패리티들을 메모리 인터페이스(127)를 통해 수신할 수 있다. 상태 쉐이핑 인코더 및 디코더(128)는 상태 쉐이핑 패리티들을 이용하여 코드워드들에 대해 상태 쉐이핑 디코딩을 수행할 수 있다.
예시적으로, 메모리 컨트롤러(120b)는 코드워드가 프로그램될 불휘발성 메모리(110)의 물리 페이지 또는 논리 페이지의 상태에 따라, 코드워드의 프로그램 스킴을 조절할 수 있다. 또한, 메모리 컨트롤러(120b), 예를 들어 코드워드 읽기 매니저(CRM)는 읽기 요청에 따른 목표 데이터에 따라, 읽기 스킴을 조절할 수 있다.
도 10은 메모리 컨트롤러(120b)가 불휘발성 메모리(110)에 코드워드들을 프로그램하는 방법을 보여주는 순서도이다. 도 1, 도 3, 도 4, 도 9 및 도 10을 참조하면, S310 단계에서, 메모리 컨트롤러(120b)는 상태 쉐이핑 패리티의 정보가 존재하는지 판별한다. 예를 들어, 메모리 컨트롤러(120b)는 외부의 호스트 장치로부터의 쓰기 요청에 대응하는 물리 페이지 또는 논리 페이지와 연관된 상태 쉐이핑 패리티의 정보가 존재하는지 판별할 수 있다.
상태 쉐이핑 패리티의 정보가 존재하면, S320 단계에서, 메모리 컨트롤러(120b)는 상태 쉐이핑 패리티의 정보에 따라, 제1 코드워드의 상태 쉐이핑 패리티들의 수를 증가시킨다. 또한, S330 단계에서, 메모리 컨트롤러(120b)는 상태 쉐이핑 패리티의 정보에 따라, 제2 코드워드의 상태 쉐이핑 패리티들의 수를 감소시킨다. 이후에, S340 단계에서, 메모리 컨트롤러(120b)는 조절된 상태 쉐이핑 패리티들의 수들에 따라, 제1 및 제2 코드워드들에 대해 상태 쉐이핑 인코딩을 수행한다.
상태 쉐이핑 패리티의 정보가 존재하지 않으면, S350 단계에서, 메모리 컨트롤러(120b)는 기본값으로 설정된 상태 쉐이핑 패리티들의 수들에 따라 제1 및 제2 코드워드들에 대해 상태 쉐이핑 인코딩을 수행한다.
예시적으로, 기본값으로 설정된 상태 쉐이핑 패리티들의 비트들의 수들에 따라 상태 쉐이핑 인코딩이 수행되는 예가 도 11에 도시되어 있다. 도 11을 참조하면, 제1 내지 제4 코드워드들(CW1~CW4)에 제1 내지 제4 상태 쉐이핑 패리티들(SP1~SP4)이 할당된다. 제1 내지 제4 상태 쉐이핑 패리티들(SP1~SP4)의 수들이 기본값으로 설정된 때에, 제1 내지 제4 상태 쉐이핑 패리티들(SP1~SP4)의 비트들의 수는 동일할 수 있다.
도 11에서, 제1 논리 페이지(LP1)에 해당하는 제1 내지 제4 코드워드들(CW1~CW4) 및 제1 내지 제4 상태 쉐이핑 패리티들(SP1~SP4)이 도시되어 있다. 제1 논리 페이지(LP1)와 물리 페이지(PP)를 공유하는 다른 논리 페이지들(LP2, LP3)의 상태 쉐이핑 패리티들(SP)의 수들은 제1 논리 페이지(LP1)의 제1 내지 제4 상태 쉐이핑 패리티들(SP1~SP4)의 상태 쉐이핑 패리티들의 수들과 동일하게 설정될 수 있다. 예를 들어, 제2 및 제3 논리 페이지들(LP2, LP3)에서, 상태 쉐이핑 패리티들(SP)의 수들은 기본값으로 설정될 수 있다.
제2 코드워드(CW2)가 제2 상태 쉐이핑 패리티(SP2)에 따라 상태 쉐이핑 인코딩되는 예가 제1 및 제2 산포 그래프들(DG1, DG2)에 도시된다. 제4 코드워드(CW4)가 제4 상태 쉐이핑 패리티(SP4)에 따라 상태 쉐이핑 인코딩되는 예가 제3 및 제4 산포 그래프들(DG3, DG4)에 도시된다. 제1 내지 제4 산포 그래프들(DG1~DG4)에서, 가로 축은 메모리 셀들(MC)의 문턱 전압(Vth)을 가리키고, 세로 축은 메모리 셀들의 수를 가리킨다. 예시적으로, 간결한 설명을 위하여, 하나의 물리 페이지(PP)에 두 개의 논리 페이지들(LP1, LP2)이 프로그램되는 것으로 가정된다. 그러나, 도 11을 참조한 설명은 하나의 물리 페이지(PP)에 두 개의 논리 페이지들(LP1, LP2)이 프로그램되는 예로 한정되지 않는다.
제1 산포 그래프(DG1)는 제1 및 제2 논리 페이지들(LP1, LP2)의 제2 코드워드들(CW2)이 상태 쉐이핑 인코딩 없이 프로그램되는 경우, 제2 코드워드들(CW2)이 프로그램된 메모리 셀들(MC)이 갖는 문턱 전압 산포의 예를 보여준다. 예시적으로, 제2 코드워드들(CW2)이 프로그램된 메모리 셀들(MC2)은 소거 상태(E) 및 제1 내지 제3 프로그램 상태들(P1~P3)을 가질 수 있다. 예시적으로, 상태 쉐이핑 인코딩이 수행되지 않은 경우, 소거 상태(E) 및 제1 내지 제3 프로그램 상태들(P1~P3)에 속한 메모리 셀들(MC)의 수는 실질적으로 동일한 것으로 가정된다.
제2 산포 그래프(DG2)는 제1 및 제2 논리 페이지들(LP1, LP2)의 제2 코드워드들(CW2)이 상태 쉐이핑 인코딩 후에 프로그램되는 경우, 제2 코드워드들(CW2)이 프로그램된 메모리 셀들(MC)이 갖는 문턱 전압 산포의 예를 보여준다.
제1 및 제2 산포 그래프들(DG1, DG2)을 비교하면, 상태 쉐이핑 인코딩이 수행되면 소거 상태(E) 및 제1 내지 제3 프로그램 상태들(P1~P3)의 수들이 조절된다. 예를 들어, 상태 쉐이핑 인코딩이 수행되면 제3 프로그램 상태(P3)의 수가 감소하고, 소거 상태(E), 제1 및 제2 프로그램 상태들(P1, P2)의 수들이 증가할 수 있다. 즉, 상태 쉐이핑 인코딩은 프로그램된 메모리 셀들(MC)이 갖는 상태들을 조절함으로써, 프로그램된 메모리 셀들(MC)이 갖는 상태들의 패턴에 의해 데이터가 소실되는 것을 방지한다.
상태 쉐이핑 인코딩이 수행될 때, 소거 상태(E) 및 제1 내지 제3 프로그램 상태들(P1~P3)의 수들이 조절되는 양은 상태 쉐이핑 패리티들(SP)의 비트 수들에 따라 결정된다. 예를 들어, 상태 쉐이핑 패리티들(SP)의 비트들의 수가 증가하면, 소거 상태(E) 및 제1 내지 제3 프로그램 상태들(P1~P3)의 수들은 상태 쉐이핑 인코딩을 통해 더 많이 조절될 수 있다. 상태 쉐이핑 패리티들(SP)의 비트들의 수가 감소하면, 소거 상태(E) 및 제1 내지 제3 프로그램 상태들(P1~P3)의 수들은 상태 쉐이핑 인코딩을 통해 더 적게 조절될 수 있다.
도 11에서, 제1 내지 제4 상태 쉐이핑 패리티들(SP1~SP4)의 비트들의 수들은 동일한 것으로 가정되어 있다. 따라서, 제2 코드워드들(CW2)에 대응하는 상태들의 수들이 상태 쉐이핑 인코딩을 통해 조절되는 정도와 제4 코드워드들(CW4)에 대응하는 상태들의 수들이 상태 쉐이핑 인코딩을 통해 조절되는 정도는 동일할 수 있다. 즉, 제3 및 제4 산포 그래프들(DG3, DG4)이 보여주는 상태 쉐이핑 인코딩의 예는 제1 및 제2 산포 그래프들(DG1, DG2)이 보여주는 상태 쉐이핑 인코딩의 예와 동일할 수 있다.
예시적으로, 상태 쉐이핑 패리티들의 비트들의 수들이 조절된 때에 상태 쉐이핑 인코딩이 수행되는 예가 도 12에 도시되어 있다. 도 12를 참조하면, 제1 내지 제4 코드워드들(CW1~CW4)에 제1 내지 제4 상태 쉐이핑 패리티들(SP1~SP4)이 할당된다. 예시적으로, 제1 및 제3 상태 쉐이핑 패리티들(SP1, SP3)의 비트들의 수들은 기본값으로 설정될 수 있다. 제2 상태 쉐이핑 패리티(SP2)의 비트들의 수는 기본값보다 크게 설정될 수 있다. 제4 상태 쉐이핑 패리티(SP4)의 비트들의 수는 기본값보다 적게 설정될 수 있다.
제2 코드워드(CW2)가 제2 상태 쉐이핑 패리티(SP2)에 따라 상태 쉐이핑 인코딩되는 예가 제1 및 제2 산포 그래프들(DG1, DG2)에 도시된다. 제4 코드워드(CW4)가 제4 상태 쉐이핑 패리티(SP4)에 따라 상태 쉐이핑 인코딩되는 예가 제3 및 제4 산포 그래프들(DG3, DG4)에 도시된다. 제1 내지 제4 산포 그래프들(DG1~DG4)에서, 가로 축은 메모리 셀들(MC)의 문턱 전압(Vth)을 가리키고, 세로 축은 메모리 셀들의 수를 가리킨다. 예시적으로, 간결한 설명을 위하여, 하나의 물리 페이지(PP)에 두 개의 논리 페이지들(LP1, LP2)이 프로그램되는 것으로 가정된다. 그러나, 도 12를 참조한 설명은 하나의 물리 페이지(PP)에 두 개의 논리 페이지들(LP1, LP2)이 프로그램되는 예로 한정되지 않는다.
제1 산포 그래프(DG1)는 제1 및 제2 논리 페이지들(LP1, LP2)의 제2 코드워드들(CW2)이 상태 쉐이핑 인코딩 없이 프로그램되는 경우, 제2 코드워드들(CW2)이 프로그램된 메모리 셀들(MC)이 갖는 문턱 전압 산포의 예를 보여준다. 제2 산포 그래프(DG2)는 제1 및 제2 논리 페이지들(LP1, LP2)의 제2 코드워드들(CW2)이 상태 쉐이핑 인코딩 후에 프로그램되는 경우, 제2 코드워드들(CW2)이 프로그램된 메모리 셀들(MC)이 갖는 문턱 전압 산포의 예를 보여준다.
도 12의 제2 상태 쉐이핑 패리티(SP2)의 비트들의 수는 도 11의 제2 상태 쉐이핑 패리티(SP2)의 비트들의 수 보다 많다. 따라서, 도 12의 제1 및 제2 산포 그래프들(DG1, DG2)에서 제3 프로그램 상태(P3)의 수가 상태 쉐이핑 인코딩을 통해 감소하는 정도는, 도 11의 제1 및 제2 산포 그래프들(DG1, DG2)에서 제3 프로그램 상태(P3)의 수가 상태 쉐이핑 인코딩을 통해 감소하는 정도보다 크다. 또한, 도 12의 제1 및 제2 산포 그래프들(DG1, DG2)에서 소거 상태(E)와 제1 및 제2 프로그램 상태들(P1, P2)의 수들이 증가하는 정도는, 도 11의 제1 및 제2 산포 그래프들(DG1, DG2)에서 소거 상태(E)와 제1 및 제2 프로그램 상태들(P1, P2)이 증가하는 정도보다 크다.
도 12의 제4 상태 쉐이핑 패리티(SP4)의 비트들의 수는 도 11의 제4 상태 쉐이핑 패리티(SP4)의 비트들의 수 보다 적다. 따라서, 도 12의 제3 및 제4 산포 그래프들(DG3, DG4)에서 제3 프로그램 상태(P3)의 수가 상태 쉐이핑 인코딩을 통해 감소하는 정도는, 도 11의 제3 및 제4 산포 그래프들(DG3, DG4)에서 제3 프로그램 상태(P3)의 수가 상태 쉐이핑 인코딩을 통해 감소하는 정도보다 적다. 또한, 도 12의 제3 및 제4 산포 그래프들(DG3, DG4)에서 소거 상태(E)와 제1 및 제2 프로그램 상태들(P1, P2)의 수들이 증가하는 정도는, 도 11의 제3 및 제4 산포 그래프들(DG3, DG4)에서 소거 상태(E)와 제1 및 제2 프로그램 상태들(P1, P2)이 증가하는 정도보다 적다.
도 13은 메모리 컨트롤러(120b)가 불휘발성 메모리(110)로부터 코드워드들을 읽는 방법을 보여주는 순서도이다. 도 1, 도 3, 도 4, 도 9 및 도 13을 참조하면, S410 단계에서, 메모리 컨트롤러(120b), 예를 들어 코드워드 읽기 매니저(CRM)s는 상태 쉐이핑 패리티의 정보가 존재하는지 판별한다. 예를 들어, 메모리 컨트롤러(120b)는 외부의 호스트 장치로부터의 읽기 요청에 대응하는 물리 페이지 또는 논리 페이지와 연관된 상태 쉐이핑 패리티의 정보가 존재하는지 판별할 수 있다.
상태 쉐이핑 패리티의 정보가 존재하면, S420 단계에서, 메모리 컨트롤러(120)는 읽기 요청에 따라 불휘발성 메모리(110)로부터 적어도 하나의 코드워드를 읽을 수 있다. S430 단계에서, 메모리 컨트롤러(120b), 예를 들어 코드워드 읽기 매니저(CRM)는 상태 쉐이핑 패리티 정보에 따라 상태 쉐이핑 패리티들의 수들을 조절한다. S440 단계에서, 메모리 컨트롤러(120b)는 조절된 상태 쉐이핑 패리티들의 수들에 따라 상태 쉐이핑 디코딩을 수행한다.
상태 쉐이핑 패리티의 정보가 존재하지 않으면, S450 단계에서, 메모리 컨트롤러(120b)는 기본값으로 설정된 상태 쉐이핑 패리티들의 수들에 따라 상태 쉐이핑 디코딩을 수행할 수 있다.
상태 쉐이핑 패리티(SP)의 비트들의 수가 증가할수록, 데이터의 신뢰성을 저하시키는 상태 패턴이 발생할 확률이 감소한다. 즉, 상태 쉐이핑 패리티(SP)의 비트들의 수가 증가할수록, 데이터의 신뢰성이 증가한다. 따라서, 하나의 물리 페이지에서 신뢰성이 낮은 메모리 셀들(MC)에 프로그램되는 코드워드(CW)의 상태 쉐이핑 패리티(SP)의 비트들의 수를 증가시키고, 신뢰성이 높은 메모리 셀들(MC)에 프로그램되는 코드워드(CW)의 상태 쉐이핑 패리티(SP)의 비트들의 수를 감소시키면, 상태 쉐이핑 패리티들(SP)의 전체 비트들의 수를 증가시키지 않으면서 물리 페이지의 메모리 셀들(MC)의 신뢰성을 평준화할 수 있다. 메모리 셀들(MC)의 신뢰성이 평준화되면 버스트 에러(burst error)가 발생할 확률이 감소하므로, 불휘발성 메모리(110) 및 불휘발성 메모리(110)를 포함하는 스토리지 장치(100)의 신뢰성이 향상된다.
예시적으로, 메모리 컨트롤러(120b)는 상태 쉐이핑 패리티의 정보를 메타 정보로 관리할 수 있다. 예를 들어, 메모리 컨트롤러(120b)는 불휘발성 메모리(110)의 저장 공간 중에서 메타 정보를 저장하도록 설정된 메타 영역에 상태 쉐이핑 패리티의 정보를 저장할 수 있다. 스토리지 장치(100)에 전원이 공급될 때, 상태 쉐이핑 패리티의 정보가 필요할 때, 또는 미리 정해진 스케줄에 따라, 메모리 컨트롤러(120b)는 불휘발성 메모리(110)의 메타 영역으로부터 상태 쉐이핑 패리티의 정보를 읽어 RAM (130 또는 123)에 로드할 수 있다. 불휘발성 메모리(110)는 RAM (130 또는 123)에 로드된 상태 쉐이핑 패리티의 정보를 이용하여, 쓰기 또는 읽기 시에 상태 쉐이핑 패리티들(SP)의 비트들의 수를 제어할 수 있다.
예시적으로, 상태 쉐이핑 패리티의 정보는 신뢰성이 낮은 메모리 셀들(MC)을 포함하는 물리 페이지들(PP)에 대해 설정될 수 있다. 신뢰성이 높은 메모리 셀들(MC)을 포함하는 물리 페이지들(PP)에 대해 상태 쉐이핑 패리티의 정보는 설정되지 않을 수 있다. 즉, 상태 쉐이핑 패리티의 정보는 불휘발성 메모리(110)의 물리 페이지들(PP)에 대해 선택적으로 설정될 수 있다.
도 14는 메모리 컨트롤러(120)가 불휘발성 메모리(110)에 데이터를 프로그램하는 방법의 다른 예를 보여주는 순서도이다. 도 1, 도 3, 도 4 및 도 14를 참조하면, S510 단계에서, 메모리 컨트롤러(120)는 인터리브 단위를 결정한다. S520 단계에서, 메모리 컨트롤러(120)는 결정된 인터리브 단위에 따라, 불휘발성 메모리(110)에 프로그램될 코드워드들을 인터리브한다. S530 단계에서, 인터리브된 코드워드들이 불휘발성 메모리(110)에 기입된다. 인터리브는 인터리브 단위에 해당하는 데이터들 각각으로부터 일부 데이터를 조합하여 새로운 데이터를 조합하는 동작을 의미한다. 인터리브의 예로서, 블록 인터리빙(block interleaving), 유니폼 인터리빙(uniform interleaving), 랜덤 인터리빙(random interleaving) 등이 있다.
도 15는 코드워드들이 인터리브되는 예를 보여준다. 도 15를 참조하면, 제1 내지 제4 코드워드들(CW1~CW4)이 인터리브된다. 즉, 인터리브 단위는 4개의 코드워드들일 수 있다.
메모리 컨트롤러(120)는 외부의 호스트 장치로부터 순차적으로 수신되는 제1 내지 제4 코드워드들(CW1~CW4)을 순차적으로 불휘발성 메모리(110)의 페이지(예를 들어 논리 페이지 또는 물리 페이지)에 프로그램하는 대신, 제1 내지 제4 코드워드들(CW1~CW4)을 인터리빙하여 불휘발성 메모리(110)의 페이지(예를 들어 논리 페이지 또는 물리 페이지)에 프로그램할 수 있다. 예를 들어, 인터리빙은 제1 내지 제4 코드워드들(CW1~CW4) 각각의 부분 데이터들을 조합하여 새로운 코드워드들을 생성하는 동작일 수 있다. 새로운 코드워드들 각각은 둘 이상의 코드워드들의 부분 데이터들을 포함할 수 있다.
메모리 컨트롤러(120)는 제1 내지 제4 코드워드들(CW1~CW4)의 첫 번째 부분 데이터들(CW1a~CW4a)을 조합하여 새로운 코드워드(CWa)를 생성하고, 두 번째 부분 데이터들(CW1b~CW4b)을 조합하여 새로운 코드워드(CWb)를 생성하고, 세 번째 부분 데이터들(CW1c~CW4c)을 조합하여 새로운 코드워드(CWc)를 생성하고, 그리고 네 번째 부분 데이터들(CW1d~CW4d)을 조합하여 새로운 코드워드(CWd)를 생성할 수 있다. 인터리브된 코드워드들(CWa~CWd)은 불휘발성 메모리(110)의 논리 페이지에 프로그램될 수 있다.
도 16은 코드워드들이 인터리브되는 다른 예를 보여준다. 도 16을 참조하면, 제1 및 제2 코드워드들(CW1, CW2)이 인터리브되고, 그리고 제3 및 제4 코드워드들(CW3, CW4)이 인터리브된다. 즉, 인터리브 단위는 2개의 코드워드들일 수 있다.
메모리 컨트롤러(120)는 제1 및 제2 코드워드들(CW1, CW2)의 첫 번째 및 두 번째 부분 데이터들(CW1a, CW2a, CW1b, CW2b)을 조합하여 새로운 코드워드(CWa)를 생성하고, 세 번째 및 네 번째 부분 데이터들(CW1c, CW2c, CW1d, CW2d)을 조합하여 새로운 코드워드(CWb)를 생성할 수 있다. 메모리 컨트롤러(120)는 제3 및 제4 코드워드들(CW3, CW4)의 첫 번째 및 두 번째 부분 데이터들(CW3a, CW4a, CW3b, CW4b)을 조합하여 새로운 코드워드(CWc)를 생성하고, 세 번째 및 네 번째 부분 데이터들(CW3c, CW4c, CW3d, CW4d)을 조합하여 새로운 코드워드(CWd)를 생성할 수 있다.
도 17은 메모리 컨트롤러(120)가 불휘발성 메모리(110)로부터 데이터를 읽는 방법의 다른 예를 보여주는 순서도이다. 도 1, 도 3, 도 4 및 도 17을 참조하면, S610 단계에서, 메모리 컨트롤러(120)는 인터리브 단위를 결정한다. S620 단계에서, 메모리 컨트롤러(120)는 결정된 인터리브 단위 및 읽기 요청에 따른 목표 데이터에 따라, 불휘발성 메모리(110)로부터 읽을 코드워드들을 선택한다. 예를 들어, 메모리 컨트롤러(120)는 읽기 요청에 따른 목표 데이터 뿐 아니라, 목표 데이터가 속한 인터리브 단위의 코드워드들을 선택할 수 있다. 메모리 컨트롤러(120)는 목표 데이터의 디인터리브를 수행하기 위해 필요한 전체 코드워드들을 선택할 수 있다. 다른 예로서, 메모리 컨트롤러(120)는 읽기 요청에 따른 목표 데이터가 속한 코드워드를 선택할 수 있다. 인터리브에 의해, 하나의 코드워드의 데이터는 불휘발성 메모리(110)의 하나의 논리 페이지 상에서 분산 저장되어 있다. 따라서, 메모리 컨트롤러(120)는 목표 데이터가 속한 코드워드에 대응하는 복수의 부분 데이터들을 선택할 수 있다. 즉, 메모리 컨트롤러(120)는 읽기 요청에 따른 목표 데이터 및 인터리브 단위에 따라 읽기 대상의 범위를 조절함으로써, 읽기 스킴을 조절할 수 있다. S630 단계에서, 메모리 컨트롤러(120)는 선택된 코드워드들을 불휘발성 메모리(110)로부터 읽는다. S640 단계에서, 메모리 컨트롤러(120)는 읽힌 코드워드들을 디인터리브한다.
상술된 실시 예에 따르면, 하나의 논리 페이지(또는 물리 페이지)에 기입되는 코드워드들, 예를 들어 하나의 논리 페이지(또는 물리 페이지)에 프로그램되는 부분 데이터들이 서로 인터리브 및 디인터리브된다. 따라서, 하나의 논리 페이지(또는 물리 페이지)에 대응하는 메모리 셀들(MC)의 위치에 따른 에러율이 평준화되고, 불휘발성 메모리(110) 및 불휘발성 메모리(110)를 포함하는 스토리지 장치(100)의 신뢰성이 향상된다.
예시적으로, 메모리 컨트롤러(120b)는 인터리브 단위의 정보를 메타 정보로 관리할 수 있다. 예를 들어, 메모리 컨트롤러(120b)는 불휘발성 메모리(110)의 저장 공간 중에서 메타 정보를 저장하도록 설정된 메타 영역에 인터리브 단위의 정보를 저장할 수 있다. 스토리지 장치(100)에 전원이 공급될 때, 인터리브 단위의 정보가 필요할 때, 또는 미리 정해진 스케줄에 따라, 메모리 컨트롤러(120b)는 불휘발성 메모리(110)의 메타 영역으로부터 인터리브 단위의 정보를 읽어 RAM (130 또는 123)에 로드할 수 있다. 불휘발성 메모리(110)는 RAM (130 또는 123)에 로드된 인터리브 단위의 정보를 이용하여, 읽기 시에 읽기 대상의 범위를 조절할 수 있다.
예시적으로, 물리 페이지들(PP)의 메모리 셀들(MC)의 신뢰성에 따라, 각 물리 페이지들(PP)의 인터리브 단위들이 서로 다르게 설정될 수 있다. 메모리 블록(BLKa)의 플레인들의 메모리 셀들(MC)의 신뢰성에 따라, 메모리 블록(BLKa)의 플레인들의 메모리 셀들(MC)의 인터리브 단위들이 서로 다르게 설정될 수 있다. 메모리 블록들(BLK)의 메모리 셀들(MC)의 신뢰성에 따라, 메모리 블록들(BLK)의 인터리브 유닛들이 서로 다르게 설정될 수 있다.
도 18은 메모리 컨트롤러(120)가 코드워드들을 인터리브하는 제1 예를 보여주는 순서도이다. 도 1, 도 3, 도 4 및 도 18을 참조하면, 스토리지 장치(100)는 RAM (130)을 사용하지 않고 코드워드들을 인터리브할 수 있다. 예를 들어, 도 18의 동작 방법은 RAM (130)이 제공되지 않는 스토리지 장치에 적용될 수 있다.
S710 단계에서, 메모리 컨트롤러(120)는 외부의 호스트 장치로부터 코드워드를 수신할 수 있다. S720 단계에서, 메모리 컨트롤러(120)는 수신된 코드워드를 내부 RAM (도 6 또는 도 9의 123 참조)에 저장할 수 있다. 불휘발성 메모리(110)의 프로그램 단위에 해당하는 코드워드들이 수신될 때까지, S710 단계 및 S720 단계는 반복될 수 있다(S730 단계). 예를 들어, 메모리 컨트롤러(120)는 불휘발성 메모리(110)의 적어도 하나의 물리 페이지 또는 적어도 하나의 논리 페이지에 프로그램될 코드워드들이 수신될 때까지, S710 단계 및 S720 단계를 반복할 수 있다.
S740 단계에서, 메모리 컨트롤러(120)는 코드워드의 부분 데이터 및 제1 어드레스(ADDR1)를 불휘발성 메모리(110)로 전송할 수 있다. 메모리 컨트롤러(120)는 프로그램될 코드워드들의 전송이 완료될 때까지 S740 단계를 반복할 수 있다(S750 단계).
예를 들어, 메모리 컨트롤러(120)는 선택된 코드워드의 부분 데이터들을 순차적으로 불휘발성 메모리(110)로 전송할 수 있다. 선택된 코드워드의 부분 데이터들과 함께, 제1 어드레스(ADDR1)가 전송될 수 있다. 제1 어드레스(ADDR1)의 값은 연속적이지 않게 증가할 수 있다. 예를 들어, 도 16을 참조하여 설명된 예에서, 메모리 컨트롤러(120)는 제1 코드워드(CW1)의 첫 번째 부분 데이터(CW1a)를 새로운 코드워드(CWa)의 첫 번째 위치를 가리키는 제1 어드레스(ADDR1)와 함께 전송할 수 있다. 메모리 컨트롤러(120)는 제1 코드워드(CW1)의 두 번째 부분 데이터(CW1b)를 새로운 코드워드(CWa)의 세 번째 위치를 가리키는 제1 어드레스(ADDR1)와 함께 전송할 수 있다. 메모리 컨트롤러(120)는 제1 코드워드(CW1)의 세 번째 부분 데이터(CW1c)를 새로운 코드워드(CWb)의 첫 번째 위치를 가리키는 제1 어드레스(ADDR1)와 함께 전송할 수 있다. 메모리 컨트롤러(120)는 제1 코드워드(CW1)의 네 번째 부분 데이터(CW1d)를 새로운 코드워드(CWb)의 세 번째 위치를 가리키는 제1 어드레스(ADDR1)와 함께 전송할 수 있다. 선택된 코드워드의 전송이 완료되면, 메모리 컨트롤러(120)는 다음 코드워드를 선택하고, 선택된 코드워드를 전송할 수 있다.
다른 예로서, 메모리 컨트롤러(120)는 인터리브될 코드워드들의 부분 데이터들을 순차적으로 불휘발성 메모리(110)로 전송할 수 있다. 인터리브될 코드워드들의 부분 데이터들과 함께, 연속적으로 증가하는 제1 어드레스(ADDR1)가 전송될 수 있다. 예를 들어, 도 16을 참조하여 설명된 예에서, 메모리 컨트롤러(120)는 제1 코드워드(CW1)의 첫 번째 부분 데이터(CW1a)를 새로운 코드워드(CWa)의 첫 번째 위치를 가리키는 제1 어드레스(ADDR1)와 함께 전송할 수 있다. 메모리 컨트롤러(120)는 제2 코드워드(CW2)의 첫 번째 부분 데이터(CW2a)를 새로운 코드워드(CWa)의 두 번째 위치를 가리키는 제1 어드레스(ADDR1)와 함께 전송할 수 있다. 메모리 컨트롤러(120)는 제1 코드워드(CW1)의 두 번째 부분 데이터(CW1b)를 새로운 코드워드(CWa)의 세 번째 위치를 가리키는 제1 어드레스(ADDR1)와 함께 전송할 수 있다. 메모리 컨트롤러(120)는 제2 코드워드(CW2)의 두 번째 부분 데이터(CW2b)를 새로운 코드워드(CWa)의 네 번째 위치를 가리키는 제1 어드레스(ADDR1)와 함께 전송할 수 있다.
프로그램될 코드워드들의 전송이 완료되면, S760 단계에서, 메모리 컨트롤러(120)는 불휘발성 메모리(110)가 프로그램을 시작하도록 지시할 수 있다.
즉, 메모리 컨트롤러(120)는 불휘발성 메모리(110)에 코드워드들을 로딩할 때에 코드워드들의 부분 데이터들을 섞어 로딩함으로써, 코드워드들을 인터리브할 수 있다.
읽기 시에, 메모리 컨트롤러(120)는 적어도 하나의 인터리브 단위에 속한 코드워드들을 읽도록 불휘발성 메모리(110)를 제어할 수 있다. 메모리 컨트롤러(120)는 불휘발성 메모리(110)로부터 인터리브 단위에 속한 코드워드들을 수신할 수 있다. 메모리 컨트롤러(120)는 수신된 코드워드들 중에서 읽기 요청에 대응하는 코드워드에 대해 에러 정정 디코딩을 수행하고, 에러 정정 디코딩된 코드워드를 외부의 호스트 장치로 출력할 수 있다.
다른 예로서, 메모리 컨트롤러(120)는 읽기 요청에 대응하는 코드워드를 읽도록 불휘발성 메모리(110)를 제어할 수 있다. 메모리 컨트롤러(120)는 읽힌 코드워드에 대해 에러 정정 디코딩을 수행하고, 에러 정정 디코딩된 코드워드를 외부의 호스트 장치로 출력할 수 있다.
도 19는 메모리 컨트롤러(120)가 코드워드들을 인터리브하는 제2 예를 보여주는 순서도이다. 도 1, 도 3, 도 4 및 도 19를 참조하면, 스토리지 장치(100)는 RAM (130)을 사용하여 코드워드들을 인터리브할 수 있다.
S810 단계에서, 메모리 컨트롤러(120)는 외부의 호스트 장치로부터 코드워드를 수신할 수 있다. S820 단계에서, 메모리 컨트롤러(120)는 수신된 코드워드를 외부 RAM (130)에 저장할 수 있다. 불휘발성 메모리(110)의 프로그램 단위에 해당하는 코드워드들이 수신될 때까지, S810 단계 및 S820 단계는 반복될 수 있다(S830 단계).
S840 단계에서, 메모리 컨트롤러(120)는 코드워드의 부분 데이터가 불휘발성 메모리(110)로 전송되도록 DMA 동작을 수행할 수 있다. 예를 들어, 메모리 컨트롤러(120)는 DMA 컨트롤러를 포함할 수 있다. 메모리 컨트롤러(120)는 코드워드의 부분 데이터를 불휘발성 메모리(110)로 전송하도록, DMA 컨트롤러를 프로그램할 수 있다. 메모리 컨트롤러(120)는 프로그램될 코드워드들의 전송이 완료될 때까지 S840 단계를 반복할 수 있다(S850 단계).
예를 들어, 메모리 컨트롤러(120)는 선택된 코드워드의 부분 데이터들이 순차적으로 불휘발성 메모리(110)로 전송되도록 DMA 동작을 수행할 수 있다. 예를 들어, 도 16을 참조하여 설명된 예에서, 메모리 컨트롤러(120)는 제1 코드워드(CW1)의 첫 번째 부분 데이터(CW1a)가 새로운 코드워드(CWa)의 첫 번째 위치로 로드되도록 DMA 컨트롤러를 프로그램할 수 있다. 메모리 컨트롤러(120)는 제1 코드워드(CW1)의 두 번째 부분 데이터(CW1b)가 새로운 코드워드(CWa)의 세 번째 위치로 로드되도록 DMA 컨트롤러를 프로그램할 수 있다. 메모리 컨트롤러(120)는 제1 코드워드(CW1)의 세 번째 부분 데이터(CW1c)가 새로운 코드워드(CWb)의 첫 번째 위치로 로드되도록 DMA 컨트롤러를 프로그램할 수 있다. 메모리 컨트롤러(120)는 제1 코드워드(CW1)의 네 번째 부분 데이터(CW1d)가 새로운 코드워드(CWb)의 세 번째 위치로 로드되도록 DMA 컨트롤러를 프로그램할 수 있다. 선택된 코드워드의 전송이 완료되면, 메모리 컨트롤러(120)는 다음 코드워드를 선택하고, 선택된 코드워드를 전송할 수 있다.
다른 예로서, 메모리 컨트롤러(120)는 인터리브될 코드워드들의 부분 데이터들이 순차적으로 불휘발성 메모리(110)로 전송되도록 DMA 동작을 수행할 수 있다. 예를 들어, 도 16을 참조하여 설명된 예에서, 메모리 컨트롤러(120)는 제1 코드워드(CW1)의 첫 번째 부분 데이터(CW1a)가 새로운 코드워드(CWa)의 첫 번째 위치로 로드되도록 DMA 컨트롤러를 프로그램할 수 있다. 메모리 컨트롤러(120)는 제2 코드워드(CW2)의 첫 번째 부분 데이터(CW2a)가 새로운 코드워드(CWa)의 두 번째 위치로 로드되도록 DMA 컨트롤러를 프로그램할 수 있다. 메모리 컨트롤러(120)는 제1 코드워드(CW1)의 두 번째 부분 데이터(CW1b)가 새로운 코드워드(CWa)의 세 번째 위치로 로드되도록 DMA 컨트롤러를 프로그램할 수 있다. 메모리 컨트롤러(120)는 제2 코드워드(CW2)의 두 번째 부분 데이터(CW2b)가 새로운 코드워드(CWa)의 네 번째 위치로 로드되도록 DMA 컨트롤러를 프로그램할 수 있다.
프로그램될 코드워드들의 전송이 완료되면, S860 단계에서, 메모리 컨트롤러(120)는 불휘발성 메모리(110)가 프로그램을 시작하도록 지시할 수 있다.
즉, 메모리 컨트롤러(120)는 불휘발성 메모리(110)에 코드워드들을 로딩할 때에 코드워드들의 부분 데이터들을 섞어 로딩함으로써, 코드워드들을 인터리브할 수 있다.
읽기 시에, 메모리 컨트롤러(120)는 적어도 하나의 인터리브 단위에 속한 코드워드들을 불휘발성 메모리(110)로부터 읽도록 DMA 컨트롤러를 제어할 수 있다. 메모리 컨트롤러(120)는 불휘발성 메모리(110)로부터 인터리브 단위에 속한 코드워드들을 수신할 수 있다. 메모리 컨트롤러(120)는 수신된 코드워드들 중에서 읽기 요청에 대응하는 코드워드를 외부의 호스트 장치로 출력할 수 있다. 다른 예로서, 메모리 컨트롤러(120)는 읽기 요청에 대응하는 코드워드를 불휘발성 메모리(110)로부터 읽도록 DMA 컨트롤러를 제어할 수 있다.
도 20은 본 발명의 제3 실시 예에 따른 메모리 컨트롤러(120c)를 보여주는 블록도이다. 도 1, 도 3, 도 4 및 도 20을 참조하면, 메모리 컨트롤러(120c)는 버스(121), 프로세서(122), RAM (123), 에러 정정 블록(124), 호스트 인터페이스(125), 버퍼 컨트롤 회로(126), 메모리 인터페이스(127), 그리고 디인터리버(DEINT)를 포함한다. 도 6의 메모리 컨트롤러(120a)와 비교하면, 메모리 컨트롤러(120c)는 디인터리버(DEINT)를 더 포함한다.
메모리 컨트롤러(120c)는 적어도 하나의 인터리브 단위에 해당하는 코드워드들을 불휘발성 메모리(110)로부터 읽을 수 있다. 메모리 인터페이스(127)를 통해 수신되는 적어도 하나의 인터리브 단위의 코드워드들은 디인터리버(DEINT)로 전달된다. 디인터리버(DEINT)는 수신된 코드워드들을 디인터리브할 수 있다. 에러 정정 블록(124)는 디인터리브된 코드워드들에 대해 에러 정정 디코딩을 수행할 수 있다. 즉, 불휘발성 메모리(110)로부터 읽힌 코드워드들에 대해 디인터리브 및 에러 정정 디코딩이 순차적으로 수행될 수 있다. 디인터리브를 수행하는 디인터리버(DEINT)는 별도의 하드웨어로 제공될 수 있다.
도 21은 본 발명의 제4 실시 예에 따른 메모리 컨트롤러(120d)를 보여주는 블록도이다. 도 1, 도 3, 도 4 및 도 21을 참조하면, 메모리 컨트롤러(120d)는 버스(121), 프로세서(122), RAM (123), 에러 정정 블록(124), 호스트 인터페이스(125), 버퍼 컨트롤 회로(126), 메모리 인터페이스(127), 그리고 인터리버 및 디인터리버(INT_DEINT)를 포함한다. 도 6의 메모리 컨트롤러(120a)와 비교하면, 메모리 컨트롤러(120d)는 인터리버 및 디인터리버(INT_DEINT)를 더 포함한다.
메모리 컨트롤러(120d)는 적어도 하나의 인터리브 단위에 해당하는 코드워드들이 수집된 때에, 수집된 코드워드들에 대해 에러 정정 인코딩을 수행할 수 있다. 인터리버 및 디인터리버(INT_DEINT)는 에러 정정 인코딩된 코드워드들을 인터리브할 수 있다. 인터리브된 코드워드들은 불휘발성 메모리(110)로 전송되어 프로그램될 수 있다.
메모리 컨트롤러(120d)는 적어도 하나의 코드워드가 수신될 때, 수신된 코드워드에 대해 에러 정정 인코딩을 수행할 수 있다. 적어도 하나의 인터리브 단위에 해당하는 에러 정정 인코딩된 코드워드들이 수집된 때에, 인터리버 및 디인터리버(INT_DEINT)는 에러 정정 인코딩된 코드워드들을 인터리브할 수 있다. 인터리브된 코드워드들은 불휘발성 메모리(110)로 전송되어 프로그램될 수 있다.
메모리 컨트롤러(120d)는 적어도 하나의 인터리브 단위에 해당하는 코드워드들을 불휘발성 메모리(110)로부터 읽을 수 있다. 메모리 인터페이스(127)를 통해 수신되는 적어도 하나의 인터리브 단위의 코드워드들은 인터리버 및 디인터리버(INT_DEINT)로 전달된다. 디인터리버(DEINT)는 수신된 코드워드들을 디인터리브할 수 있다. 에러 정정 블록(124)는 디인터리브된 코드워드들에 대해 에러 정정 디코딩을 수행할 수 있다.
즉, 불휘발성 메모리(110)에 프로그램될 코드워드들에 대해 인터리브 및 에러 정정 인코딩이 순차적으로 수행될 수 있다. 불휘발성 메모리(110)로부터 읽힌 코드워드들에 대해 디인터리브 및 에러 정정 디코딩이 순차적으로 수행될 수 있다. 인터리브 및 디인터리브를 수행하는 인터리버 및 디인터리버(INT_DEINT)는 별도의 하드웨어로 제공될 수 있다.
도 22는 인터리브된 코드워드들이 불휘발성 메모리(110)에 프로그램되는 예를 보여준다. 도 1, 도 3, 도 4 및 도 24를 참조하면, 메모리 셀 어레이(111)는 제1 및 제2 어레이 플레인들(PLA1, PLA2)을 포함할 수 있다. 제1 및 제2 어레이 플레인들(PLA1, PLA2) 각각은 복수의 메모리 블록들(BLK)을 포함한다. 페이지 버퍼 회로(115)는 제1 및 제2 페이지 버퍼들(PB1, PB2)을 포함한다. 제1 페이지 버퍼(PB1)는 비트 라인들(BL)을 통해 제1 어레이 플레인(PLA1)과 연결된다. 제1 페이지 버퍼(PB1)는 제1 어레이 플레인(PLA1)에 대한 읽기 및 프로그램을 수행할 수 있다. 제2 페이지 버퍼(PB2)는 비트 라인들(BL)을 통해 제2 어레이 플레인(PLA2)과 연결된다. 제2 페이지 버퍼(PB2)는 제2 어레이 플레인(PLA2)에 대한 읽기 및 프로그램을 수행할 수 잇다.
메모리 컨트롤러(120)는 제1 및 제2 어레이 플레인들(PLA1, PLA2)을 이용하여 멀티-플레인 프로그램을 수행할 수 있다. 메모리 컨트롤러(120)는 제1 어레이 플레인(PLA1)에 프로그램될 제1 및 제2 코드워드들(C1, C2)과 제2 어레이 플레인(PLA2)에 프로그램될 제3 및 제4 코드워드들(C3, C4)을 서로 인터리브할 수 있다.
예를 들어, 제1 코드워드(C1)의 부분 데이터들(C1a, C1b)과 제3 코드워드(C3)의 부분 데이터들(C3a, C3b)이 제1 어레이 플레인(PLA1)에 프로그램될 수 있다. 제2 코드워드(C2)의 부분 데이터들(C2a, C2b)과 제4 코드워드(C4)의 부분 데이터들(C4a, C4b)이 제2 어레이 플레인(PLA2)에 프로그램될 수 있다.
도 23은 본 발명의 다른 실시 예에 따른 스토리지 장치(100a)를 보여주는 블록도이다. 도 23을 참조하면, 스토리지 장치(100a)는 불휘발성 메모리들(110a, 110b), 메모리 컨트롤러(120a), 그리고 RAM (130)을 포함한다.
도 1의 스토리지 장치(100)와 비교하면, 메모리 컨트롤러(120a)는 복수의 불휘발성 메모리들(110a, 110b)과 서로 독립적인 채널들을 통해 통신하도록 구성된다. 메모리 컨트롤러(120a)는 제1 및 제2 채널들(CH1, CH2)을 통해 불휘발성 메모리들(110a, 110b)과 각각 통신할 수 있다
도 24는 도 23의 스토리지 장치(100a)의 메모리 컨트롤러(120a)의 에러 정정 블록(124)과 인터리버 및 디인터리버(INT_DEINT)의 예를 보여주는 블록도이다. 도 23 및 도 24를 참조하면, 에러 정정 블록(124)는 불휘발성 메모리들(110a, 110b)과 통신하는 채널들CH1, CH2)의 수에 해당하는 에러 정정 회로들(124a, 124b)을 포함한다. 에러 정정 회로들(124a, 124b)은 각각 독립적으로 에러 정정 인코딩 및 디코딩을 수행할 수 있다.
인터리버 및 디인터리버(INT_DEINT)는 에러 정정 회로들(124a, 124b)로부터 에러 정정 인코딩된 코드워드들을 수신할 수 있다. 에러 정정 회로들(124a, 124b) 중 하나로부터 인코딩된 코드워드가 수신되면, 인터리버 및 디인터리버(INT_DEINT)는 인코딩된 코드워드를 저장할 수 있다. 에러 정정 회로들(124a, 124b) 중 다른 하나로부터 인코딩된 코드워드가 수신될 때, 인터리버 및 디인터리버(INT_DEINT)는 저장된 코드워드 및 수신되는 코드워드를 인터리브할 수 있다. 인터리브된 코드워드는 불휘발성 메모리들(110a, 110b) 중 하나로 출력될 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
100; 스토리지 장치
110; 불휘발성 메모리
111; 메모리 셀 어레이
113; 어드레스 디코더 회로
115; 페이지 버퍼 회로
117; 데이터 입출력 회로
119; 제어 로직 회로
120; 메모리 컨트롤러
121; 버스
122; 프로세서
123; 랜덤 액세스 메모리
124; 에러 정정 블록
125; 호스트 인터페이스
126; 버퍼 컨트롤 회로
127; 메모리 인터페이스
130; 랜덤 액세스 메모리
CRM; 코드워드 읽기 매니저

Claims (10)

  1. 불휘발성 메모리 및 상기 불휘발성 메모리를 제어하도록 구성되는 메모리 컨트롤러를 포함하는 스토리지 장치의 동작 방법에 있어서:
    상기 메모리 컨트롤러가 외부 장치로부터 읽기 요청을 수신하는 단계;
    상기 불휘발성 메모리의 하나의 페이지의 데이터 중에서 상기 읽기 요청이 가리키는 목표 데이터에 따라, 상기 메모리 컨트롤러가 읽기 스킴을 조절하는 단계; 그리고
    상기 조절된 읽기 스킴에 따라, 상기 메모리 컨트롤러가 상기 목표 데이터를 상기 불휘발성 메모리로부터 읽는 단계를 포함하고,
    상기 읽기 스킴을 조절하는 단계는, 상기 메모리 컨트롤러가 상기 하나의 페이지의 데이터의 부분 데이터 그룹들 중에서 상기 읽기 요청이 어느 부분 데이터 그룹을 가리키는지에 따라 읽기 전압의 레벨들을 조절하는 단계를 포함하는 동작 방법.
  2. 제1 항에 있어서,
    상기 메모리 컨트롤러는 상기 하나의 페이지의 데이터의 상기 부분 데이터 그룹들에 각각 대응하는 읽기 전압의 오프셋들을 관리하도록 구성되는 동작 방법.
  3. 제1 항에 있어서,
    상기 메모리 컨트롤러가 상기 하나의 페이지에 대한 쓰기 요청을 수신하는 단계;
    상기 메모리 컨트롤러가 상기 하나의 페이지에 기입될 복수의 코드워드들의 상태 쉐이핑 패리티들의 비트 수들을 서로 다르게 설정하는 단계;
    상기 서로 다르게 설정된 비트 수들을 갖는 상기 상태 쉐이핑 패리티들을 이용하여, 상기 메모리 컨트롤러가 상기 복수의 코드워드들에 대해 각각 상태 쉐이핑 인코딩을 수행하는 단계; 그리고
    상기 메모리 컨트롤러가 상기 인코딩된 코드워드들을 상기 하나의 페이지에 프로그램하는 단계를 더 포함하는 동작 방법.
  4. 제3 항에 있어서,
    상기 읽기 스킴을 조절하는 단계는,
    상기 읽기 요청이 가리키는 적어도 하나의 코드워드의 상태 쉐이핑 패리티의 비트 수에 따라, 상기 메모리 컨트롤러가 상기 적어도 하나의 코드워드에 대한 상태 쉐이핑 디코딩 스킴을 조절하는 단계를 포함하는 동작 방법.
  5. 제1 항에 있어서,
    상기 메모리 컨트롤러가 둘 이상의 코드워드들을 수신하는 단계;
    상기 메모리 컨트롤러가 상기 수신된 둘 이상의 코드워드들을 인터리브하여 인터리브된 코드워드들을 생성하는 단계;
    상기 불휘발성 메모리가 상기 인터리브된 코드워드들을 상기 하나의 페이지에 프로그램하는 단계를 더 포함하는 동작 방법.
  6. 제5 항에 있어서,
    상기 읽기 스킴을 조절하는 단계는,
    상기 읽기 요청이 가리키는 적어도 하나의 코드워드에 따라, 상기 적어도 하나의 코드와 연관된 인터리브된 코드워드들 전체를 읽기의 대상으로 조절하는 단계를 포함하는 동작 방법.
  7. 불휘발성 메모리 및 상기 불휘발성 메모리를 제어하도록 구성되는 메모리 컨트롤러를 포함하는 스토리지 장치의 동작 방법에 있어서:
    상기 메모리 컨트롤러가 외부 장치로부터 읽기 요청을 수신하는 단계;
    상기 메모리 컨트롤러가 상기 불휘발성 메모리의 읽기 스킴을 조절하는 단계; 그리고
    상기 조절된 읽기 스킴에 따라, 상기 메모리 컨트롤러가 목표 데이터를 상기 불휘발성 메모리로부터 읽는 단계를 포함하고,
    상기 불휘발성 메모리의 하나의 워드 라인 및 하나의 스트링 선택 라인에 대응하는 메모리 셀들은 하나의 페이지를 형성하고, 그리고 상기 하나의 페이지에 복수의 코드워드들이 프로그램 되고,
    상긱 읽기 스킴을 조절하는 단계는, 상기 하나의 페이지에 프로그램된 상기 복수의 코드워드들에 대해 상태 쉐이핑 디코딩의 패리티 비트들의 수를 서로 다르게 조절하는 단계를 포함하는 동작 방법.
  8. 제7 항에 있어서,
    상기 읽기 스킴을 조절하는 단계는, 상기 하나의 페이지에 프로그램된 상기 복수의 코드워드들 중 어느 코드워드가 읽혀지는지에 따라 읽기 전압들의 레벨들을 조절하는 단계를 더 포함하는 동작 방법.
  9. 불휘발성 메모리; 그리고
    상기 불휘발성 메모리를 제어하도록 구성되는 메모리 컨트롤러를 포함하고,
    상기 메모리 컨트롤러는, 상기 불휘발성 메모리의 하나의 논리 페이지의 데이터 중 읽기 대상인 목표 데이터에 따라 읽기 스킴을 조절하도록 구성되고,
    상기 불휘발성 메모리에서 하나의 스트링 선택 라인 및 하나의 워드 라인에 대응하는 메모리 셀들은 하나의 페이지를 형성하고, 그리고 상기 하나의 페이지에 복수의 코드워드들이 프로그램 되고,
    상기 메모리 컨트롤러는 상기 하나의 페이지에 프로그램된 상기 복수의 코드워드들 중 어느 코드워드가 읽혀지는지에 따라 읽기 전압들의 레벨들을 조절하는 스토리지 장치.
  10. 제9 항에 있어서,
    상기 불휘발성 메모리는 3차원 구조의 셀 어레이를 포함하고,
    상기 3차원 구조의 셀 어레이는 기판 위에서 행들 및 열들을 따라 배열된 복수의 셀 스트링들을 포함하고,
    각 셀 스트링은 상기 기판 위에서 상기 기판과 수직한 방향으로 적층된 복수의 전하 포획형 메모리 셀들 및 적어도 하나의 전하 포획형 선택 트랜지스터를 포함하는 스토리지 장치.
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