CN112017709A - 存储器装置、存储控制器以及包括它们的存储装置 - Google Patents

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Abstract

存储器装置、存储控制器以及包括它们的存储装置。存储控制器控制存储器装置。该控制器被配置为确定对第一存储块执行目标操作并基于第二存储块的块状态信息来确定传送至块字线的启用电压电平。

Description

存储器装置、存储控制器以及包括它们的存储装置
技术领域
本公开涉及电子装置，更具体地，涉及一种存储器装置、存储控制器以及包括该存储器装置和存储控制器的存储装置。
背景技术
存储装置是在诸如计算机或智能电话的主机装置的控制下存储数据的装置。存储装置可包括存储数据的存储器装置以及控制存储器装置的存储控制器。存储器装置被分成易失性存储器装置和非易失性存储器装置。
易失性存储器装置是只有当供电时才存储数据并且当电源被切断时丢失所存储的数据的装置。易失性存储器装置包括静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)等。
非易失性存储器装置是即使当电源被切断时也不丢失数据的装置。非易失性存储器装置包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪存等。
发明内容
根据本公开的实施方式的存储控制器可控制存储器装置。存储器装置可包括：第一存储块，其通过第一路径开关连接到第一全局字线；第二存储块，其通过第二路径开关连接到第二全局字线；以及块解码器，其通过块字线连接到第一路径开关的栅极和第二路径开关的栅极。存储控制器可包括：块状态存储装置，其被配置为存储第一存储块和第二存储块的块状态信息；以及命令控制器，其被配置为确定对第一存储块执行目标操作并基于第二存储块的块状态信息来确定传送至块字线的启用电压电平。
根据本公开的另一实施方式的存储装置可包括存储器装置和存储控制器。存储器装置可包括块解码器、所选存储块和共享存储块。存储控制器可被配置为控制存储器装置的操作。所选存储块可通过第一路径开关连接到第一全局字线，共享存储块通过第二路径开关连接到第二全局字线，并且块解码器通过块字线连接到第一路径开关的栅极和第二路径开关的栅极。存储控制器可控制存储器装置基于共享存储块的状态来设定传送至块字线的启用电压电平。
可通过根据本公开的另一实施方式的操作存储控制器的方法来控制存储器装置。存储器装置可包括：第一存储块，其通过第一路径开关连接到第一全局字线；第二存储块，其通过第二路径开关连接到第二全局字线；以及块解码器，其通过块字线连接到第一路径开关的栅极和第二路径开关的栅极。操作存储控制器的方法包括以下步骤：确定控制存储器装置针对第一存储块执行目标操作；基于第二存储块的状态来调节块字线的启用电压电平；以及控制存储器装置针对第一存储块执行目标操作。
附图说明
图1是用于描述根据本公开的实施方式的存储装置的图。
图2是用于描述图1的存储器装置的结构的图。
图3是示出图2的存储器单元阵列的实施方式的图。
图4是示出图3的存储块BLK1至BLKz中的任一个存储块BLKa的电路图。
图5是示出图3的存储块BLK1至BLKz中的任一个存储块BLKb的另一实施方式的电路图。
图6是用于描述根据本公开的实施方式的所选存储块和共享存储块的图。
图7是示出根据本公开的实施方式的存储控制器的框图。
图8是示出根据本公开的实施方式的操作存储控制器的方法的流程图。
图9是示出图8的步骤S130的流程图。
图10A和图10B是用于描述根据共享存储块的状态的擦除操作的图。
图11A和图11B是用于描述存储在块状态存储装置210中的状态信息表的图。
图12是用于描述图1的存储控制器的另一实施方式的图。
图13是示出应用根据本公开的实施方式的存储装置的存储卡系统的框图。
图14是示出应用根据本公开的实施方式的存储装置的固态驱动器(SSD)系统的框图。
图15是示出应用根据本公开的实施方式的存储装置的用户系统的框图。
具体实施方式
仅示出根据本说明书或申请中所公开的构思的实施方式的具体结构或功能描述，以描述根据本公开的构思的实施方式。根据本公开的构思的实施方式可按照各种形式实现，描述不限于本说明书或申请中所描述的实施方式。
由于可对根据本公开的构思的实施方式应用各种修改和改变并且根据本公开的构思的实施方式可具有各种形式，所以特定实施方式将在附图中示出并在说明书或申请中描述。然而，应该理解，根据本公开的构思的实施方式不应被解释为限于特定公开形式，而是包括不脱离本公开的精神和技术范围的所有改变、等同物或替代。
尽管可使用诸如“第一”、“第二”等的术语来描述各种组件，但这些组件不应限于上述术语。上述术语可仅用于将一个组件与另一组件相区分。例如，在不脱离根据本公开的构思的范围的情况下，第一组件可被称为第二组件，类似地，第二组件可被称为第一组件。
应该理解，当组件被称为“连接”或“联接”到另一组件时，该组件可直接连接或联接到另一元件，或者也可存在中间组件。相反，应该理解，当组件被称为“直接连接”或“直接联接”到另一组件时，不存在中间组件。描述组件之间的关系的其它表达(例如，“在...之间”、“直接在...之间”或“与...相邻”、“与...直接相邻”等)应该类似地解释。
本说明书中所使用的术语仅用于描述实施方式，而非旨在限制本公开。除非上下文另外清楚地指示，否则单数表达包括复数表达。在本说明书中，应该理解，术语“包括”、“具有”等指示存在本说明书中所描述的特征、数量、步骤、操作、组件、部件或其组合，但没有排除存在或添加一个或更多个其它特征、数量、步骤、操作、组件、部件或其组合的可能。
只要没有不同地定义，本文所使用的所有术语(包括技术术语或科学术语)具有本公开所属领域的技术人员通常理解的含义。通常使用的词典中定义的术语应该被解释为具有在相关领域的上下文中解释的相同含义，并且除非在本说明书中另外清楚地定义，否则不应被解释为具有理想的或过于形式的含义。
以下，将通过参照附图描述本公开的实施方式来描述本公开。以下，将参照附图描述本公开的实施方式。
本公开的实施方式可提供一种操作稳定性改进的存储控制器。
本公开的另一实施方式可提供一种操作稳定性改进的存储装置。
本公开的另一实施方式可提供一种操作稳定性改进的操作存储控制器的方法。
根据本公开的实施方式，可提供一种操作稳定性改进的存储控制器。
根据本公开的另一实施方式，可提供一种操作稳定性改进的存储装置。
根据本公开的另一实施方式，可提供一种操作稳定性改进的操作存储控制器的方法。
图1是用于描述根据本公开的实施方式的存储装置的图。
参照图1，存储装置50可包括存储器装置100以及控制存储器装置100的操作的存储控制器200。存储装置50是在主机300(例如，蜂窝电话、智能电话、MP3播放器、膝上型计算机、台式计算机、游戏机、TV、平板PC或车载信息娱乐系统)的控制下存储数据的装置。
根据作为与主机300的通信方法的主机接口，存储装置50可被制造成各种类型的存储装置中的一种。例如，存储装置50可被配置成各种类型的存储装置中的任一种，例如SSD、MMC、eMMC、RS-MMC和micro-MMC形式的多媒体卡、SD、mini-SD和micro-SD形式的安全数字卡、通用串行总线(USB)存储装置、通用闪存(UFS)装置、个人计算机存储卡国际协会(PCMCIA)卡型存储装置、外围组件互连(PCI)卡型存储装置、高速PCI(PCI-E)卡型存储装置、紧凑闪存(CF)卡、智能媒体卡和记忆棒。
存储装置50可被制造成各种类型的封装中的任一种。例如，存储装置50可被制造成例如堆叠式封装(POP)、系统封装(SIP)、系统芯片(SOC)、多芯片封装(MCP)、板上芯片(COB)、晶圆级制造封装(WFP)和晶圆级层叠封装(WSP)的各种类型的封装类型中的任一种。
存储器装置100可存储数据。存储器装置100响应于存储控制器200的控制而操作。存储器装置100可包括存储器单元阵列，其包括存储数据的多个存储器单元。
各个存储器单元可被配置成存储一个数据比特的单级单元(SLC)、存储两个数据比特的多级单元(MLC)、存储三个数据比特的三级单元(TLC)或者存储四个数据比特的四级单元(QLC)。
存储器单元阵列可包括多个存储块。各个存储块可包括多个存储器单元。一个存储块可包括多个页。在实施方式中，页可以是用于将数据存储在存储器装置100中或读取存储在存储器装置100中的数据的单位。存储块可以是用于擦除数据的单位。
在实施方式中，存储器装置100可以是双倍数据速率同步动态随机存取存储器(DDR SDRAM)、低功率双倍数据速率4(LPDDR4)SDRAM、图形双倍数据速率(GDDR)SDRAM、低功率DDR(LPDDR)、Rambus动态随机存取存储器(RDRAM)、NAND闪存、垂直NAND闪存、NOR闪存装置、电阻随机存取存储器(RRAM)、相变存储器(PRAM)、磁阻随机存取存储器(MRAM)、铁电随机存取存储器(FRAM)、自旋转移矩随机存取存储器(STT-RAM)等。在本说明书中，为了描述方便，假设存储器装置100是NAND闪存。
存储器装置100被配置为从存储控制器200接收命令和地址并访问存储器单元阵列中通过该地址选择的区域。即，存储器装置100可对通过地址选择的区域执行作为命令的操作。例如，存储器装置100可执行写操作(编程操作)、读操作和擦除操作。在编程操作期间，存储器装置100可将数据编程到通过地址选择的区域。在读操作期间，存储器装置100可从通过地址选择的区域读取数据。在擦除操作期间，存储器装置100可擦除存储在通过地址选择的区域中的数据。
在实施方式中，全局线组可包括全局漏极选择线、全局字线和全局源极选择线。局部线组可包括漏极选择线、字线和源极选择线。局部线组可对应于一个存储块。全局线组可连接到至少两个存储块的局部线组。
存储控制器200可控制存储装置50的总体操作。
当电力被施加到存储装置50时，存储控制器200可执行固件FW。当存储器装置100是闪存装置时，存储控制器200可操作诸如闪存转换层(FTL)的固件以用于控制主机300与存储器装置100之间的通信。
在实施方式中，存储控制器200可从主机300接收数据和逻辑块地址(LBA)并将逻辑块地址LBA转换为指示包括在存储器装置100中的数据要存储在其中的存储器单元的地址的物理块地址(PBA)。
存储控制器200可控制存储器装置100响应于来自主机300的请求执行编程操作、读操作或擦除操作。在编程操作期间，存储控制器200可向存储器装置100提供编程命令、物理块地址和数据。在读操作期间，存储控制器200可向存储器装置100提供读命令和物理块地址。在擦除操作期间，存储控制器200可向存储器装置100提供擦除命令和物理块地址。
在实施方式中，存储控制器200可生成编程命令、地址和数据并将它们发送到存储器装置100，而不管来自主机300的请求如何。例如，存储控制器200可向存储器装置100提供命令、地址和数据以执行后台操作，例如用于耗损平衡的编程操作和用于垃圾收集的编程操作。
在实施方式中，存储控制器200可控制至少两个存储器装置100。在这种情况下，存储控制器200可根据交织方法来控制存储器装置100以改进操作性能。交织方法可以是使至少两个存储器装置100的操作时段交叠的操作方法。
存储控制器200可包括块状态存储装置210、命令控制器230和命令发生器250。块状态存储装置210可存储包括在存储器装置100中的存储块的状态。例如，块状态存储装置210可存储指示包括在存储器装置100中的各个存储块是否处于擦除状态或编程状态的数据。命令控制器230可确定针对包括在存储器装置100中的存储块执行目标操作。另外，命令控制器230可基于包括在块状态存储装置210中的块状态信息来确定传送至存储器装置中的块字线的启用电压电平。另外，命令控制器230可控制命令发生器250的操作。命令发生器250可基于命令控制器230的控制来生成用于控制存储器装置100的操作的所有命令。包括块状态存储装置210、命令控制器230和命令发生器250的存储控制器200的操作将稍后参照图7描述。
主机300可使用诸如通用串行总线(USB)、串行AT附件(SATA)、串行附接SCSI(SAS)、高速芯片间(HSIC)、小型计算机系统接口(SCSI)、外围组件互连(PCI)、高速PCI(PCIe)、高速非易失性存储器(NVMe)、通用闪存(UFS)、安全数字(SD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、双列直插存储器模块(DIMM)、注册DIMM(RDIMM)和负载减少DIMM(LRDIMM)的各种通信方法中的至少一种来与存储装置50通信。
图2是用于描述图1的存储器装置的结构的图。
参照图2，存储器装置100可包括存储器单元阵列110、外围电路120和控制逻辑130。控制逻辑130可被实现为硬件、软件或硬件和软件的组合。例如，控制逻辑130可以是根据算法操作的控制逻辑电路和/或执行控制逻辑代码的处理器。
存储器单元阵列110包括多个存储块BLK1至BLKz。多个存储块BLK1至BLKz通过行线RL连接到地址解码器121。多个存储块BLK1至BLKz通过位线BL1至BLm连接到读写电路123。多个存储块BLK1至BLKz中的每一个包括多个存储器单元。作为实施方式，多个存储器单元是非易失性存储器单元。多个存储器单元当中连接到同一字线的存储器单元被定义为一个物理页。即，存储器单元阵列110由多个物理页配置。根据本公开的实施方式，包括在存储器单元阵列110中的多个存储块BLK1至BLKz中的每一个可包括多个虚拟单元。至少一个虚拟单元可串联连接在漏极选择晶体管与存储器单元之间以及源极选择晶体管与存储器单元之间。
存储器装置100的各个存储器单元可被配置成存储一个数据比特的单级单元(SLC)、存储两个数据比特的多级单元(MLC)、存储三个数据比特的三级单元(TLC)或者存储四个数据比特的四级单元(QLC)。
外围电路120可包括地址解码器121、电压发生器122、读写电路123、数据输入/输出电路124和感测电路125。
外围电路120驱动存储器单元阵列110。例如，外围电路120可驱动存储器单元阵列110以执行编程操作、读操作和擦除操作。
地址解码器121通过行线RL连接到存储器单元阵列110。行线RL可包括漏极选择线、字线、源极选择线和公共源极线。根据本公开的实施方式，字线可包括正常字线和虚拟字线。根据本公开的实施方式，行线RL还可包括管选择线。
在实施方式中，行线RL可以是包括在局部线组中的局部线。局部线组可对应于一个存储块。局部线组可包括漏极选择线、局部字线和源极选择线。
地址解码器121被配置为响应于控制逻辑130的控制而操作。地址解码器121从控制逻辑130接收地址ADDR。
地址解码器121被配置为将所接收的地址ADDR的块地址解码。地址解码器121根据所解码的块地址在存储块BLK1至BLKz当中选择至少一个存储块。地址解码器121被配置为将所接收的地址ADDR的行地址RADD解码。地址解码器121可通过根据所解码的行地址RADD将从电压发生器122供应的电压施加到至少一条字线WL来选择所选存储块的至少一条字线。
在编程操作期间，地址解码器121将编程电压施加到所选字线并将电平小于编程电压的通过电压施加到未选字线。在编程验证操作期间，地址解码器121将验证电压施加到所选字线并将电平大于验证电压的验证通过电压施加到未选字线。
在读操作期间，地址解码器121将读电压施加到所选字线并将电平大于读电压的读通过电压施加到未选字线。
根据本公开的实施方式，以存储块为单位执行存储器装置100的擦除操作。在擦除操作期间输入到存储器装置100的地址ADDR包括块地址。地址解码器121可将块地址解码并根据所解码的块地址来选择一个存储块。在擦除操作期间，地址解码器121可将接地电压施加到输入到所选存储块的字线。
根据本公开的实施方式，地址解码器121可被配置为将传送的地址ADDR的列地址解码。所解码的列地址可被传送至读写电路123。作为示例，地址解码器121可包括诸如行解码器、列解码器和地址缓冲器的组件。
在实施方式中，地址解码器121可包括块解码器和路径开关。块解码器可以是行解码器。块解码器可基于所解码的块地址在存储器单元阵列中所包括的多个存储块当中选择至少一个存储块。
在实施方式中，块解码器可根据所解码的块地址来生成用于在多个存储块当中选择连接到不同全局线组的至少两个存储块的块选择信号。
块解码器可将启用块选择信号施加到连接要选择的存储块的局部线组和全局线组的路径开关。当启用块选择信号被施加到路径开关时，所选存储块的局部线组和全局线组可彼此电连接。因此，当操作电压Vop被施加到全局线组时，操作电压Vop可通过路径开关被传送至所选存储块的局部线组。
块解码器可将停用块选择信号施加到连接将不选择的存储块的局部线组和全局线组的路径开关。当停用块选择信号被施加到路径开关时，未选存储块的局部线组和全局线组可彼此断开电连接。因此，即使当操作电压Vop被施加到全局线组时，操作电压Vop也可能不通过路径开关被传送至未选存储块的局部线组。
可根据块解码器所生成的块选择信号来控制路径开关。
例如，全局线组和局部线组可通过路径开关彼此连接。例如，全局源极选择线可通过路径开关连接到包括在至少两个局部线组中的源极选择线。全局漏极选择线可通过路径开关连接到包括在至少两个局部线组中的漏极选择线。各条全局字线可通过路径开关连接到包括在至少两个局部线组中的对应位置的字线。
控制路径开关的信号可以是块选择信号。当启用块选择信号被施加到路径开关时，通过路径开关连接的全局线组和局部线组可彼此电连接。当停用块选择信号被施加到路径开关时，通过路径开关连接的全局线组和局部线组可彼此断开电连接。
施加到全局线组的操作电压可被传送至通过路径开关连接的各个存储块的局部线组。例如，施加到全局源极选择线的电压可被传送至通过路径开关连接的至少两个局部线组的源极选择线。施加到全局漏极选择线的电压可被传送至通过路径开关连接的至少两个局部线组的漏极选择线。施加到各条全局字线的电压可被传送至通过路径开关连接的至少两个局部线组的对应位置的字线。
电压发生器122被配置为使用供应给存储器装置100的外部电源电压来生成多个操作电压Vop。电压发生器122响应于控制逻辑130的控制而操作。
作为示例，电压发生器122可通过调节外部电源电压来生成内部电源电压。由电压发生器122生成的内部电源电压用作存储器装置100的操作电压。
作为实施方式，电压发生器122可使用外部电源电压或内部电源电压来生成多个操作电压Vop。电压发生器122可被配置为生成存储器装置100所需的各种电压。例如，电压发生器122可生成多个擦除电压、多个编程电压、多个通过电压、多个选择读电压以及多个非选择读电压。
为了生成具有各种电压电平的多个操作电压Vop，电压发生器122可包括接收内部电压的多个泵浦电容器并选择性地启用多个泵浦电容器以生成多个操作电压Vop。
所生成的多个操作电压Vop可通过地址解码器121供应给存储器单元阵列110。
读写电路123包括第一页缓冲器PB1至第m页缓冲器PBm。第一页缓冲器PB1至第m页缓冲器PBm分别通过第一位线BL1至第m位线BLm连接到存储器单元阵列110。第一页缓冲器PB1至第m页缓冲器PBm响应于控制逻辑130的控制而操作。
第一页缓冲器PB1至第m页缓冲器PBm与数据输入/输出电路124通信数据DATA。在编程时，第一页缓冲器PB1至第m页缓冲器PBm通过数据输入/输出电路124和数据线DL接收要存储的数据DATA。
在编程操作期间，当编程脉冲被施加到所选字线时，第一页缓冲器PB1至第m页缓冲器PBm可通过位线BL1至BLm将要存储的数据DATA(即，通过数据输入/输出电路124接收的数据DATA)发送到所选存储器单元。根据所传送的数据DATA对所选页的存储器单元进行编程。连接到被施加有编程许可电压(例如，接地电压)的位线的存储器单元可具有增加的阈值电压。连接到被施加有编程禁止电压(例如，电源电压)的位线的存储器单元的阈值电压可维持。在编程验证操作期间，第一页缓冲器PB1至第m页缓冲器PBm通过位线BL1至BLm从所选存储器单元读取存储在存储器单元中的数据DATA。
在读操作期间，读写电路123可通过位线BL从所选页的存储器单元读取数据DATA并将所读取的数据DATA存储在第一页缓冲器PB1至第m页缓冲器PBm中。
在擦除操作期间，读写电路123可将位线BL浮置。作为实施方式，读写电路123可包括列选择电路。
数据输入/输出电路124通过数据线DL连接到第一页缓冲器PB1至第m页缓冲器PBm。数据输入/输出电路124响应于控制逻辑130的控制而操作。
数据输入/输出电路124可包括接收输入数据DATA的多个输入/输出缓冲器(未示出)。在编程操作期间，数据输入/输出电路124从外部控制器(未示出)接收要存储的数据DATA。在读操作期间，数据输入/输出电路124将从包括在读写电路123中的第一页缓冲器PB1至第m页缓冲器PBm传送的数据DATA输出到外部控制器。
在读操作或验证操作期间，感测电路125可响应于控制逻辑130所生成的许可比特VRYBIT的信号来生成基准电流，并且可将从读写电路123接收的感测电压VPB与通过基准电流生成的基准电压进行比较以向控制逻辑130输出通过信号或失败信号。
控制逻辑130可连接到地址解码器121、电压发生器122、读写电路123、数据输入/输出电路124和感测电路125。控制逻辑130可被配置为控制存储器装置100的所有操作。控制逻辑130可响应于从外部装置传送的命令CMD而操作。
控制逻辑130可响应于命令CMD和地址ADDR而生成各种信号以控制外围电路120。例如，控制逻辑130可响应于命令CMD和地址ADDR而生成操作信号OPSIG、行地址RADD、读写电路控制信号PBSIGNALS和许可比特VRYBIT。控制逻辑130可向电压发生器122输出操作信号OPSIG，向地址解码器121输出行地址RADD，向读写电路123输出读写控制信号，并向感测电路125输出许可比特VRYBIT。另外，控制逻辑130可响应于由感测电路125输出的通过信号PASS或失败信号FAIL来确定验证操作通过还是失败。
图3是示出图2的存储器单元阵列的实施方式的图。
参照图3，存储器单元阵列110包括多个存储块BLK1至BLKz。各个存储块具有三维结构。各个存储块包括层叠在基板上的多个存储器单元。这样多个存储器单元沿着+X方向、+Y方向和+Z方向布置。参照图4和图5描述各个存储块的结构。
图4是示出图3的存储块BLK1至BLKz中的任一个存储块BLKa的电路图。
参照图4，存储块BLKa包括多个单元串CS11至CS1m和CS21至CS2m。作为示例，多个单元串CS11至CS1m和CS21至CS2m中的每一个可按照“U”形状形成。在存储块BLKa中，m个单元串布置在行方向(即，+X方向)上。在图4中，两个单元串布置在列方向(即，+Y方向)上。然而，这是为了描述方便，可理解，三个或更多个单元串可布置在列方向上。
多个单元串CS11至CS1m和CS21至CS2m中的每一个包括至少一个源极选择晶体管SST、第一存储器单元MC1至第n存储器单元MCn、管式晶体管PT和漏极选择晶体管DST。
选择晶体管SST和DST和存储器单元MC1至MCn中的每一个可具有相似的结构。作为实施方式，选择晶体管SST和DST和存储器单元MC1至MCn中的每一个可包括沟道层、隧道绝缘膜、电荷存储膜和阻挡绝缘膜。作为示例，用于提供沟道层的柱可设置在各个单元串中。作为实施方式，用于提供沟道层、隧道绝缘膜、电荷存储膜和阻挡绝缘膜中的至少一个的柱可设置在各个单元串中。
各个单元串的源极选择晶体管SST连接在公共源极线CSL与存储器单元MC1至MCp之间。
作为实施方式，布置在同一行中的单元串的源极选择晶体管连接到在行方向上延伸的源极选择线，并且布置在不同行中的单元串的源极选择晶体管连接到不同的源极选择线。在图4中，第一行的单元串CS11至CS1m的源极选择晶体管连接到第一源极选择线SSL1。第二行的单元串CS21至CS2m的源极选择晶体管连接到第二源极选择线SSL2。
作为另一实施方式，单元串CS11至CS1m和CS21至CS2m的源极选择晶体管可共同连接到一条源极选择线。
各个单元串的第一存储器单元MC1至第n存储器单元MCn连接在源极选择晶体管SST与漏极选择晶体管DST之间。
第一存储器单元MC1至第n存储器单元MCn可被分成第一存储器单元MC1至第p存储器单元MCp以及第(p+1)存储器单元MCp+1至第n存储器单元MCn。第一存储器单元MC1至第p存储器单元MCp在与+Z方向相反的方向上依次布置，并且串联连接在源极选择晶体管SST与管式晶体管PT之间。第(p+1)存储器单元MCp+1至第n存储器单元MCn在+Z方向上依次布置，并且串联连接在管式晶体管PT与漏极选择晶体管DST之间。第一存储器单元MC1至第p存储器单元MCp以及第(p+1)存储器单元MCp+1至第n存储器单元MCn通过管式晶体管PT彼此连接。各个单元串的第一存储器单元MC1至第n存储器单元MCn的栅极分别连接到第一字线WL1至第n字线WLn。
各个单元串的管式晶体管PT的栅极连接到管线PL。
各个单元串的漏极选择晶体管DST连接在对应位线与存储器单元MCp+1至MCn之间。布置在行方向上的单元串连接到在行方向上延伸的漏极选择线。第一行的单元串CS11至CS1m的漏极选择晶体管连接到第一漏极选择线DSL1。第二行的单元串CS21至CS2m的漏极选择晶体管连接到第二漏极选择线DSL2。
布置在列方向上的单元串连接到在列方向上延伸的位线。在图4中，第一列的单元串CS11和CS21连接到第一位线BL1。第m列的单元串CS1m和CS2m连接到第m位线BLm。
布置在行方向上的单元串中连接到同一字线的存储器单元配置一个页。例如，第一行的单元串CS11至CS1m中连接到第一字线WL1的存储器单元配置一个页。第二行的单元串CS21至CS2m中连接到第一字线WL1的存储器单元配置另一页。可通过选择漏极选择线DSL1和DSL2中的任一条来选择布置在一个行方向上的单元串。可通过选择字线WL1至WLn中的任一条来选择所选单元串之一。
作为另一实施方式，可设置偶数位线和奇数位线，代替第一位线BL1至第m位线BLm。另外，布置在行方向上的单元串CS11至CS1m或CS21至SC2m当中的偶数单元串可分别连接到偶数位线，并且布置在行方向上的单元串CS11至CS1m或CS21至CS2m当中的奇数单元串可分别连接到奇数位线。
作为实施方式，第一存储器单元MC1至第n存储器单元MCn中的至少一个可用作虚拟存储器单元。例如，提供至少一个虚拟存储器单元以减小源极选择晶体管SST与存储器单元MC1至MCp之间的电场。另选地，提供至少一个虚拟存储器单元以减小漏极选择晶体管DST与存储器单元MCp+1至MCn之间的电场。当提供更多的虚拟存储器单元时，存储块BLKa的操作的可靠性改进，然而，存储块BLKa的尺寸增加。当提供更少的存储器单元时，存储块BLKa的尺寸可减小，然而，存储块BLKa的操作的可靠性可降低。
为了有效地控制至少一个虚拟存储器单元，各个虚拟存储器单元可具有所需阈值电压。在存储块BLKa的擦除操作之前或之后，可执行针对所有或部分虚拟存储器单元的编程操作。当在执行编程操作之后执行擦除操作时，通过控制施加到与各个虚拟存储器单元连接的虚拟字线的电压，虚拟存储器单元可具有所需阈值电压。
图5是示出图3的存储块BLK1至BLKz中的任一个存储块BLKb的另一实施方式的电路图。
参照图5，存储块BLKb包括多个单元串CS11’至CS1m’和CS21’至CS2m’。多个单元串CS11’至CS1m’和CS21’至CS2m’中的每一个沿着+Z方向延伸。多个单元串CS11’至CS1m’和CS21’至CS2m’中的每一个包括至少一个源极选择晶体管SST、第一存储器单元MC1至第n存储器单元MCn以及至少一个漏极选择晶体管DST，它们层叠在存储块BLKb下方的基板(未示出)上。
各个单元串的源极选择晶体管SST连接在公共源极线CSL与存储器单元MC1至MCn之间。布置在同一行中的单元串的源极选择晶体管连接到同一源极选择线。布置在第一行中的单元串CS11’至CS1m’的源极选择晶体管连接到第一源极选择线SSL1。布置在第二行中的单元串CS21’至CS2m’的源极选择晶体管连接到第二源极选择线SSL2。作为另一实施方式，单元串CS11’至CS1m’和CS21’至CS2m’的源极选择晶体管可共同连接到一条源极选择线。
各个单元串的第一存储器单元MC1至第n存储器单元MCn串联连接在源极选择晶体管SST与漏极选择晶体管DST之间。第一存储器单元MC1至第n存储器单元MCn的栅极分别连接到第一字线WL1至第n字线WLn。
各个单元串的漏极选择晶体管DST连接在对应位线与存储器单元MC1至MCn之间。布置在行方向上的单元串的漏极选择晶体管连接到在行方向上延伸的漏极选择线。第一行的单元串CS11’至CS1m’的漏极选择晶体管连接到第一漏极选择线DSL1。第二行的单元串CS21’至CS2m’的漏极选择晶体管连接到第二漏极选择线DSL2。
结果，除了从各个单元串排除管式晶体管PT之外，图5的存储块BLKb具有与图4的存储块BLKa相似的等效电路。
作为另一实施方式，可提供偶数位线和奇数位线，代替第一位线BL1至第m位线BLm。另外，布置在行方向上的单元串CS11’至CS1m’或CS21’至CS2m’当中的偶数单元串可分别连接到偶数位线，并且布置在行方向上的单元串CS11’至CS1m’或CS21’至CS2m’当中的奇数单元串可分别连接到奇数位线。
作为实施方式，第一存储器单元MC1至第n存储器单元MCn中的至少一个可用作虚拟存储器单元。例如，提供至少一个虚拟存储器单元以减小源极选择晶体管SST与存储器单元MC1至MCn之间的电场。另选地，提供至少一个虚拟存储器单元以减小漏极选择晶体管DST与存储器单元MC1至MCn之间的电场。当提供更多的虚拟存储器单元时，存储块BLKb的操作的可靠性改进，然而，存储块BLKb的尺寸增加。当提供更少的存储器单元时，存储块BLKb的尺寸可减小，然而，存储块BLKb的操作的可靠性可降低。
为了有效地控制至少一个虚拟存储器单元，各个虚拟存储器单元可具有所需阈值电压。在针对存储块BLKb的擦除操作之前或之后，可执行针对所有或部分虚拟存储器单元的编程操作。当在执行编程操作之后执行擦除操作时，通过控制施加到与各个虚拟存储器单元连接的虚拟字线的电压，虚拟存储器单元可具有所需阈值电压。
图6是用于描述根据本公开的实施方式的所选存储块和共享存储块的图。
参照图6，存储器单元阵列可包括第一至第四存储块。
第一存储块可通过第一路径开关PSW1连接到第一块解码器。第二存储块可通过第二路径开关PSW2连接到第二块解码器。第三存储块可通过第三路径开关PSW3连接到第一块解码器。第四存储块可通过第四路径开关PSW4连接到第二块解码器。
第一路径开关PSW1和第三路径开关PSW3的栅电极连接到第一块字线BLKWL_1。当第一块字线BLKWL_1被启用时，第一路径开关PSW1和第三路径开关PSW3接通。第二路径开关PSW2和第四路径开关PSW4连接到第二块字线BLKWL_2。当第二块字线BLKWL_2被启用时，第二路径开关PSW2和第四路径开关PSW4接通。
包括在第一全局字线组中的第一全局字线GWL_A可通过第一路径开关PSW1连接到包括在第一存储块的局部线组中的字线LWL_1。第一全局字线GWL_A可通过第二路径开关PSW2连接到包括在第二存储块的局部线组中的字线LWL_2。包括在第二全局字线组中的第二全局字线GWL_B可通过第三路径开关PSW3连接到包括在第三存储块的局部线组中的字线LWL_3。第二全局字线GWL_B可通过第四路径开关PSW4连接到包括在第四存储块的局部线组中的字线LWL_4。
第一存储块和第三存储块可共享将第一路径开关PSW1和第三路径开关PSW3彼此连接的第一块字线BLKWL_1。第二存储块和第四存储块可共享将第二路径开关PSW2和第四路径开关PSW4彼此连接的第二块字线BLKWL_2。
在实施方式中，可从第一全局字线GWL_A施加操作电压，并且可能不从第二全局字线GWL_B施加操作电压。第一块解码器可通过第一块字线BLKWL_1传送启用电压。启用电压可以是使第一路径开关PSW1和第三路径开关PSW3接通的电压。因此，共同连接到第一块解码器的第一存储块和第三存储块可被选择。第二块解码器可通过第二块字线BLKWL_2传送停用电压。停用电压可以是使第二路径开关PSW2和第四路径开关PSW4关断的电压。因此，共同连接到第二块解码器的第二存储块和第四存储块可未被选择。
在实施方式中，第一存储块可以是所选存储块。第三存储块可以是共享存储块。第二存储块和第四存储块可以是未选存储块。
例如，所选存储块可以是根据通过第一块字线BLKWL_1供应的启用电压选择的第一存储块和第三存储块当中的连接到被施加有操作电压的第一全局字线GWL_A的第一存储块。共享存储块可以是根据通过第一块字线BLKWL_1供应的启用电压选择的第一存储块和第三存储块当中的连接到未被施加操作电压的第二全局字线GWL_B的第三存储块。未选存储块可以是根据通过第二块字线BLKWL_2供应的停用电压而未被选择的第二存储块和第四存储块。
在各种实施方式中，按照与上述方法类似的方法，包括在第一全局线组和第二全局线组中的全局源极选择线和全局漏极选择线也可连接到各个存储块的局部线组的源极选择线和漏极选择线。
包括在存储器单元阵列中的存储块、块解码器和路径开关中的每一个的数量不限于本实施方式。
在图6的示例中，示出针对第一存储块的擦除操作。为了擦除第一存储块，可对第一全局字线GWL_A施加擦除操作电压。在实施方式中，擦除操作电压可以是0V至0.4V的低电压。另一方面，可对第二全局字线GWL_B施加擦除通过电压。在实施方式中，擦除通过电压可以是4.5V的电压。
在擦除操作期间，通过第一块字线BLKWL_1供应的启用电压可具有使第一路径开关PSW1和第三路径开关PSW3接通的电压。在实施方式中，通过第一块字线BLKWL_1供应的启用电压可具有4V的电压电平。因此，第一路径开关PSW1和第三路径开关PSW3接通。因此，作为所选存储块的第一存储块的局部字线LWL_1连接到第一全局字线GWL_A。因此，0V至0.4V的擦除操作电压可被供应到第一存储块的局部字线LWL_1。另一方面，作为共享存储块的第三存储块的局部字线LWL_3连接到第二全局字线GWL_B。因此，4.5V的擦除通过电压被传送至第三存储块的局部字线LWL_3。
另一方面，在擦除操作期间，通过第二块字线BLKWL_2供应的停用电压可具有使第二路径开关PSW2和第四路径开关PSW4关断的电压。在实施方式中，通过第二块字线BLKWL_2供应的停用电压可具有0V的电压电平。因此，第二路径开关PSW2和第四路径开关PSW4关断。因此，作为未选存储块的第二存储块和第四存储块的局部字线LWL_2和LWL_4被浮置。
在这种擦除操作中，作为所选存储块的第一存储块的擦除速度可根据作为共享存储块的第三存储块的状态而改变。例如，当第三存储块处于擦除状态时，第一存储块的擦除速度可相对快。另一方面，当第三存储块处于编程状态时，第一存储块的擦除速度可相对慢。所选存储块的擦除速度根据共享存储块的状态而不同的原因如下。
当作为共享存储块的第三存储块处于擦除状态时，包括在第三存储块中的存储器单元的阈值电压可以是包括在擦除状态分布中的低电压。因此，包括在第三存储块中的大多数存储器单元可通过从第二全局字线GWL_B供应的擦除通过电压(例如，4.5V)而导通。在这种情况下，由第三存储块的存储器单元配置的单元串的沟道电压增加，因此可向位线一侧生成栅致漏极泄漏(GIDL)电流。第三存储块的位线中生成的GIDL电流可通过漏极选择线被传送至作为所选存储块的第一存储块。因此，第一存储块的擦除速度可相对快。
另一方面，当作为共享存储块的第三存储块处于编程状态时，包括在第三存储块中的存储器单元的相当数量的阈值电压可以是包括在编程状态分布中的低电压。因此，通过从第二全局字线GWL_B供应的擦除通过电压(例如，4.5V)，包括在第三存储块中的一些存储器单元可导通并且包括在第三存储块中的一些存储器单元可截止。在这种情况下，可在第三存储块的位线中生成相对少量的GIDL电流。由于相对少量的GIDL电流可通过漏极选择线被传送至作为所选存储块的第一存储块，所以第一存储块的擦除速度可相对慢。
如上所述，所选存储块的擦除速度可根据共享存储块的状态而改变。擦除速度的这种偏差可能是妨碍存储器装置以及包括存储器装置的存储装置的操作稳定性的元素。
尽管上面描述了针对所选存储块的擦除操作，但在针对所选存储块的编程操作中可能发生类似的问题。即，根据共享存储块处于擦除状态还是编程状态，可能发生所选存储块的编程速度的偏差。
依据根据本公开的实施方式的操作控制器的方法，根据共享存储块的状态通过块字线来控制传送至连接到所选存储块和共享存储块的路径开关的启用电压电平。因此，根据共享存储块的状态的所选存储块的擦除速度偏差或编程速度偏差可减小。结果，存储器装置以及包括存储器装置的存储装置的操作稳定性改进。
图7是示出根据本公开的实施方式的存储控制器的框图。
参照图7，根据本公开的实施方式的存储控制器200可包括块状态存储装置210、命令控制器230和命令发生器250。
块状态存储装置210可存储包括在存储器装置100中的存储块BLK1至BLKz的状态。例如，块状态存储装置210可存储指示存储块BLK1至BLKz中的每一个是处于擦除状态还是编程状态的数据。在实施方式中，块状态存储装置210可存储包括存储块BLK1至BLKz中的每一个的状态的状态信息表。状态信息表的配置的示例将稍后参照图11A和图11B描述。
命令控制器230可从主机接收操作请求RQ。命令控制器230可基于操作请求RQ来生成命令生成信号CGS。例如，当操作请求RQ是读请求时，命令控制器230可生成控制命令发生器250生成读命令的命令生成信号CGS。另一方面，当操作请求RQ是写请求时，命令控制器230可生成控制命令发生器250生成编程命令的命令生成信号CGS。
在图7中，命令控制器230基于从主机接收的操作请求RQ来生成命令生成信号CGS。然而，根据本公开的实施方式的命令控制器230可生成命令生成信号CGS而无需操作请求RQ。例如，当需要擦除存储器装置的存储块当中的特定存储块时，命令控制器230生成用于擦除对应存储块的命令生成信号CGS，而无需来自主机的请求RQ。另外，当需要在存储装置50中内部执行垃圾收集操作时，命令控制器230可生成用于生成读命令和编程命令的命令生成信号CGS，而无需来自主机的请求RQ。
例如，在执行针对存储器装置的所选存储块的目标操作之前，命令控制器230接收连接到与对应所选存储块相同的块解码器的共享存储块的块状态信息BSI。在实施方式中，目标操作可以是针对所选存储块的擦除操作。命令控制器230基于块状态信息BSI来控制命令发生器250生成用于调节连接到所选存储块和共享存储块的块字线的启用电压的命令。此时，命令控制器230可通过命令生成信号CGS来控制命令发生器250。
例如，可通过设定参数命令CMDSP来调节块字线的启用电压。
设定参数命令CMDSP可以是用于控制存储器装置100中内部使用的各种设定值的命令。存储控制器200可通过设定参数命令CMDSP来设定存储器装置100中内部生成的块字线的启用电压值。
此后，命令控制器230可控制命令发生器250生成对所选存储块执行目标操作的命令。当目标操作是针对所选存储块的擦除操作时，命令控制器230可生成命令生成信号CGS以控制命令发生器250生成擦除命令CMDERS。所生成的擦除命令CMDERS被传送至存储器装置100。存储器装置100可基于所接收的擦除命令CMDERS针对所选存储块执行擦除操作。在这种情况下，可使用基于先前接收的设定参数命令CMDSP而改变的块字线的启用电压值来执行针对所选存储块的擦除操作。
当共享存储块处于擦除状态时，相对低的第一电压值被设定为块字线的启用电压电平。作为示例，第一电压值可为约3.5V。当共享存储块处于编程状态时，相对高的第二电压值被设定为块字线的启用电压电平。作为示例，第二电压值可为约4V。
当块字线的启用电压电平是相对低的第一电压值时，即使当共享存储块处于擦除状态时单元串的沟道电压也不容易增加。因此，传送至所选存储块的GIDL电流减小。因此，根据共享存储块的状态的所选存储块的擦除速度偏差可减小。
尽管上面描述了针对所选存储块的擦除操作，但本公开可同样应用于针对所选存储块的编程操作。即，在针对所选存储块的编程操作中，根据本公开的实施方式的存储控制器200根据共享存储块的状态来调节块字线的启用电平的电压电平。因此，根据共享存储块的状态的所选存储块的编程速度偏差可减小。结果，存储器装置以及包括存储器装置的存储装置的操作稳定性改进。
图8是示出根据本公开的实施方式的操作存储控制器的方法的流程图。参照图8，根据本公开的实施方式的操作存储控制器的方法包括以下步骤：确定控制存储器装置针对所选存储块执行目标操作(S110)；基于共享存储块的状态来调节块字线的启用电压电平(S130)；以及控制存储器装置针对所选存储块执行目标操作(S150)。
在步骤S110中，命令控制器230确定控制存储器装置100针对所选存储块执行目标操作。在实施方式中，目标操作可以是擦除操作。在另一实施方式中，目标动作可以是编程动作。作为示例，命令控制器230可基于从主机接收的请求RQ确定控制存储器装置执行目标操作。在另一示例中，命令控制器230可内部确定控制存储器装置执行目标操作，而不管主机的请求如何。
在步骤S130中，命令控制器230可从块状态存储装置210接收共享存储块的块状态信息BSI，该共享存储块与作为目标操作的目标的所选存储块共享块解码器。块状态信息BSI可以是指示共享存储块是处于编程状态还是擦除状态的信息。命令控制器230可基于块状态信息BSI来调节与分别连接到所选存储块和共享存储块的路径开关的栅极连接的块字线的启用电压电平。在实施方式中，当共享存储块处于擦除状态时，命令控制器230可确定相对低的第一电压值作为块字线的启用电压电平。当共享存储块处于编程状态时，命令控制器230可确定相对高的第二电压值作为块字线的启用电压电平。命令控制器230可控制命令发生器250生成使得所确定的电压值被设定为块字线的启用电压电平的设定参数命令CMDSP。例如，命令控制器230可将命令生成信号CGS传送至命令发生器250以控制命令发生器250生成设定参数命令CMDSP。当接收到设定参数命令CMDSP时，存储器装置100可调节块字线的启用电压电平。
在步骤S150中，控制器200可控制存储器装置100针对所选存储块执行目标操作。当目标操作是擦除操作时，命令控制器230可控制命令发生器250生成擦除命令CMDERS。当目标操作是编程操作时，命令控制器230可控制命令发生器250生成编程命令。例如，命令控制器230可将命令生成信号CGS传送至命令发生器250以生成用于使得存储器装置100执行目标操作的命令。当接收到所生成的命令时，存储器装置100可执行目标操作。
图9是示出图8的步骤S130的流程图。
参照图9，步骤S130包括参考关于连接到与所选存储块相同的块解码器的共享存储块的块状态信息(S210)。在步骤S210中，命令控制器230可从块状态存储装置210接收关于共享存储块的块状态信息BSI。
在步骤S220中，命令控制器230基于所接收的块状态信息BSI来确定共享存储块是否处于擦除状态。当共享存储块处于擦除状态(S220；是)时，块字线的启用电压电平被确定为第一值(S230)。当共享存储块处于编程状态(S220：否)时，块字线的启用电压电平被确定为第二值(S240)。第一值可以是比第二值相对小的值。
此后，在步骤S250中，确定存储器装置100中块字线的先前设定的启用电压电平是否与步骤S230或步骤S240中确定的值相同。
当存储器装置100中块字线的先前设定的启用电压电平与步骤S230或步骤S240中确定的值相同(S250；是)时，步骤S130结束。例如，在步骤S220中确定共享存储块处于擦除状态并且在步骤S230中块字线的启用电压电平被确定为第一值的情况下，当存储器装置100中预先设定的启用电压电平与第一值相同时，不需要启用电压电平的附加改变。因此，步骤S130结束，并且处理进行到步骤S150。
当存储器装置100中块字线的先前设定的启用电压电平不与步骤S230或步骤S240中确定的值相同(S250；否)时，生成用于改变块字线的启用电压电平的设定参数命令(S260)。例如，在步骤S220中确定共享存储块处于擦除状态并且在步骤S230中块字线的启用电压电平被确定为第一值的情况下，当启用电压电平是不同于第一值的第二值时，通过步骤S260在存储器装置100中设定的块字线的启用电压电平可从第二值改变为第一值。
图10A和图10B是用于描述根据共享存储块的状态的擦除操作的图。以下，参照图6描述的重复描述将被省略。
参照图10A，所选存储块是第一存储块，并且共享存储块是第三存储块。此外，在图10A中，作为共享存储块的第三存储块处于擦除状态。在这种情况下，在第一存储块的擦除操作期间，相对小的第一值BWB1被确定为第一块字线BLKWL_1的启用电压电平。在一个示例中，第一值BWB1可以是3.5V。
另一方面，参照图10B，作为共享存储块的第三存储块处于编程状态。在这种情况下，在第一存储块的擦除操作期间，相对大的第二值BWB2被确定为第一块字线BLKWL_1的启用电压电平。在一个示例中，第一值BWB1可以是4V。
在图10A的情况下，相对小的第一值BWB1被施加到第三路径开关PSW3的栅极，在图10B的情况下，相对大的第二值BWB2被施加到第三路径开关PSW3的栅极。因此，在图10A的情况下，第三路径开关PSW3相对弱地接通，在图10B的情况下，第三路径开关PSW3相对强地接通。因此，在擦除操作期间，图10A的第三存储块处于擦除状态，但由于第三路径开关PSW3相对弱地接通，所以防止了第三存储块中的单元串的沟道电压急剧增加。结果，第三存储块中向单元串的位线一侧生成的GIDL电流的量可减少，并且可抵消第一存储块的擦除速度的增加。因此，根据共享存储块的状态的所选存储块的擦除速度偏差或编程速度偏差可减少。结果，存储器装置以及包括存储器装置的存储装置的操作稳定性改进。
图11A和图11B是用于描述存储在块状态存储装置210中的状态信息表的图。状态信息表包括块号以及指示对应块的状态的状态信息。
参照图11A，示出与第一存储块BLK1至第z存储块BLKz对应的状态信息。第一存储块BLK1的状态是编程状态P，第二存储块BLK2的状态是擦除状态E，第三存储块BLK3的状态是擦除状态，第四存储块BLK4的状态是编程状态P。图11A的第一存储块BLK1至第四存储块BLK4可分别对应于图10A所示的第一至第四存储块。如图10A所示，第一存储块是所选存储块并且第三存储块是共享存储块。另一方面，第二存储块和第四存储块是未选存储块。一起参照图10A，第一存储块BLK1处于编程状态P并且第三存储块BLK3处于擦除状态E。当第一存储块BLK1被擦除时，由于作为共享存储块的第三存储块BLK3处于擦除状态E，所以施加到第一块字线BLKWL_1的启用电压电平被设定为第一值BWB1。第一值BWB1是相对小的值，并且作为示例，可具有3.5V的值。
图11B的第一存储块BLK1至第四存储块BLK4可分别对应于图10B所示的第一至第四存储块。如图10B所示，第一存储块是所选存储块并且第三存储块是共享存储块。另一方面，第二存储块和第四存储块是未选存储块。一起参照图10B，第一存储块BLK1处于编程状态P并且第三存储块BLK3也处于编程状态P。当第一存储块BLK1被擦除时，由于作为共享存储块的第三存储块BLK3处于编程状态P，所以施加到第一块字线BLKWL_1的启用电压电平被设定为第二值BWB2。第二值BWB2是相对小的值，并且作为示例，可具有4V的值。
如上所述，依据根据本公开的实施方式的存储控制器以及操作该存储控制器的方法，根据共享存储块的状态来调节通过块字线传送至与所选存储块和共享存储块连接的路径开关的启用电压电平。因此，根据共享存储块的状态的所选存储块的擦除速度偏差或编程速度偏差可减小。结果，存储器装置以及包括存储器装置的存储装置的操作稳定性改进。
图12是用于描述图1的存储控制器的另一实施方式的图。
参照图12，存储控制器1000连接到主机Host和存储器装置。存储控制器1000被配置为响应于来自主机Host的请求来访问存储器装置。例如，存储控制器1000被配置为控制存储器装置的写操作、读操作、擦除操作和后台操作。存储控制器1000被配置为提供存储器装置与主机Host之间的接口。存储控制器1000被配置为驱动用于控制存储器装置的固件。
存储控制器1000可包括处理器1010、存储器缓冲器1020、纠错器(ECC)1030、主机接口1040、缓冲器控制电路1050、存储器接口1060和总线1070。
总线1070可被配置为在存储控制器1000的组件之间提供通道。
处理器1010可控制存储控制器1000的所有操作并且可执行逻辑运算。处理器1010可通过主机接口1040与外部主机通信，并且通过存储器接口1060与存储器装置通信。另外，处理器1010可通过缓冲器控制器1050与存储器缓冲器1020通信。处理器1010可使用存储器缓冲器1020作为操作存储器、高速缓存存储器或缓冲存储器来控制存储装置的操作。
处理器1010可执行闪存转换层(FTL)的功能。处理器1010可通过闪存转换层(FTL)将主机所提供的逻辑块地址(LBA)转换为物理块地址(PBA)。闪存转换层(FTL)可使用映射表来接收逻辑块地址(LBA)并且可将逻辑块地址(LBA)转换为物理块地址(PBA)。根据映射单位，存在闪存转换层的地址的各种映射方法。代表性地址映射方法包括页映射方法、块映射方法和混合映射方法。
处理器1010被配置为将从主机Host接收的数据随机化。例如，处理器1010可使用随机化种子将从主机Host接收的数据随机化。随机化的数据作为要存储的数据被提供给存储器装置并被编程到存储器单元阵列。
处理器1010被配置为在读操作期间将从存储器装置接收的数据去随机化。例如，处理器1010可使用去随机化种子将从存储器装置接收的数据去随机化。去随机化的数据可被输出到主机Host。
作为示例，处理器1010可通过驱动软件或固件来执行随机化和去随机化。
存储器缓冲器1020可用作处理器1010的操作存储器、高速缓存存储器或缓冲存储器。存储器缓冲器1020可存储由处理器1010执行的代码和命令。存储器缓冲器1020可存储由处理器1010处理的数据。存储器缓冲器1020可包括静态RAM(SRAM)或动态RAM(DRAM)。
纠错器1030可执行纠错。纠错器1030可通过存储器接口1060基于要写到存储器装置的数据来执行纠错编码(ECC编码)。纠错编码的数据可通过存储器接口1060被传送至存储器装置。纠错器1030可通过存储器接口1060对从存储器装置接收的数据执行纠错解码(ECC解码)。作为示例，纠错器可作为存储器接口1060的组件被包括在存储器接口1060中。
主机接口1040被配置为在处理器1010的控制下与外部主机通信。主机接口1040可被配置为使用诸如通用串行总线(USB)、串行AT附件(SATA)、串行附接SCSI(SAS)、高速芯片间(HSIC)、小型计算机系统接口(SCSI)、外围组件互连(PCI express)、高速非易失性存储器(NVMe)、通用闪存(UFS)、安全数字(SD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、双列直插存储器模块(DIMM)、注册DIMM(RDIMM)和负载减少DIMM(LRDIMM)的各种通信方法中的至少一种执行通信。
缓冲器控制器1050被配置为在处理器1010的控制下控制存储器缓冲器1020。
存储器接口1060被配置为在处理器1010的控制下与存储器装置通信。存储器接口1060可通过通道与存储器装置通信命令、地址和数据。
作为示例，存储控制器1000可能不包括存储器缓冲器1020和缓冲器控制器1050。
作为示例，处理器1010可使用代码来控制存储控制器1000的操作。处理器1010可从设置在存储控制器1000内部的非易失性存储器装置(例如，只读存储器)加载代码。作为另一示例，处理器1010可通过存储器接口1060从存储器装置加载代码。
作为示例，存储控制器1000的总线1070可被分成控制总线和数据总线。数据总线可被配置为在存储控制器1000内发送数据，并且控制总线可被配置为在存储控制器1000内发送诸如命令和地址的控制信息。数据总线和控制总线可彼此分离并且可能不相互干扰或相互影响。数据总线可连接到主机接口1040、缓冲器控制器1050、纠错器1030和存储器接口1060。控制总线可连接到主机接口1040、处理器1010、缓冲器控制器1050、存储器缓冲器1202和存储器接口1060。
图13是示出应用根据本公开的实施方式的存储装置的存储卡系统的框图。
参照图13，存储卡系统2000包括存储控制器2100、存储器装置2200和连接器2300。
存储控制器2100连接到存储器装置2200。存储控制器2100被配置为访问存储器装置2200。例如，存储控制器2100可被配置为控制存储器装置2200的读操作、写操作、擦除操作和后台操作。存储控制器2100被配置为提供存储器装置2200与主机Host之间的接口。存储控制器2100被配置为驱动用于控制存储器装置2200的固件。存储控制器2100可与参照图1描述的存储控制器200相同地实现。
作为示例，存储控制器2100可包括诸如随机存取存储器(RAM)、处理器、主机接口、存储器接口和纠错器的组件。
存储控制器2100可通过连接器2300与外部装置通信。存储控制器2100可根据特定通信标准来与外部装置(例如，主机)通信。作为示例，存储控制器2100被配置为通过诸如通用串行总线(USB)、多媒体卡(MMC)、嵌入式MMC(MCM)、外围组件互连(PCI)、高速PCI(PCI-E)、高级技术附件(ATA)、串行ATA、并行ATA、小型计算机系统接口(SCSI)、增强小型磁盘接口(ESDI)、集成驱动电子设备(IDE)、FireWire、通用闪存(UFS)、Wi-Fi、蓝牙和NVMe的各种通信标准中的至少一种来与外部装置通信。作为示例，连接器2300可由上述各种通信标准中的至少一种来定义。
作为示例，存储器装置2200可被配置成诸如电可擦除可编程ROM(EEPROM)、NAND闪存、NOR闪存、相变RAM(PRAM)、电阻RAM(ReRAM)、铁电RAM(FRAM)和自旋转矩磁性RAM(STT-MRAM)的各种非易失性存储器元件。
存储控制器2100和存储器装置2200可被集成到一个半导体装置中以配置存储卡。例如，存储控制器2100和存储器装置2200可被集成到一个半导体装置中以配置诸如PC卡(个人计算机存储卡国际协会(PCMCIA))、紧凑闪存(CF)卡、智能媒体卡(SM或SMC)、记忆棒、多媒体卡(MMC、RS-MMC、MMCmicro或eMMC)、SD卡(SD、miniSD、microSD或SDHC)和通用闪存(UFS)的存储卡。
图14是示出应用根据本公开的实施方式的存储装置的固态驱动器(SSD)系统的框图。
参照图14，SSD系统3000包括主机3100和SSD 3200。SSD 3200通过信号连接器3001来与主机3100交换信号SIG，并且通过电源连接器3002来接收电力PWR。SSD 3200包括SSD控制器3210、多个闪存3221至322n、辅助电源装置3230和缓冲存储器3240。
根据本公开的实施方式，SSD控制器3210可执行参照图1描述的存储控制器200的功能。
SSD控制器3210可响应于从主机3100接收的信号SIG来控制多个闪存3221至322n。作为示例，信号SIG可以是基于主机3100与SSD 3200的接口的信号。例如，信号SIG可以是由诸如通用串行总线(USB)、多媒体卡(MMC)、嵌入式MMC(MCM)、外围组件互连(PCI)、高速PCI(PCI-E)、高级技术附件(ATA)、串行ATA、并行ATA、小型计算机系统接口(SCSI)、增强小型磁盘接口(ESDI)、集成驱动电子设备(IDE)、FireWire、通用闪存(UFS)、Wi-Fi、蓝牙和NVMe的接口中的至少一种限定的信号。
辅助电源装置3230通过电源连接器3002连接到主机3100。辅助电源装置3230从主机3100接收电力PWR并且可对电力进行充电。当来自主机3100的电力供应不平稳时，辅助电源装置3230可提供SSD 3200的电力。作为示例，辅助电源装置3230可设置在SSD 3200中或者可设置在SSD 3200外部。例如，辅助电源装置3230可设置在主板上并且可向SSD 3200提供辅助电力。
缓冲存储器3240作为SSD 3200的缓冲存储器操作。例如，缓冲存储器3240可暂时存储从主机3100接收的数据或从多个闪存3221至322n接收的数据，或者可暂时存储闪存3221至322n的元数据(例如，映射表)。缓冲存储器3240可包括诸如DRAM、SDRAM、DDR SDRAM、LPDDR SDRAM和GRAM的易失性存储器或者诸如FRAM、ReRAM、STT-MRAM和PRAM的非易失性存储器。
图15是示出应用根据本公开的实施方式的存储装置的用户系统的框图。
参照图15，用户系统4000包括应用处理器4100、存储器模块4200、网络模块4300、存储模块4400和用户接口4500。
应用处理器4100可驱动包括在用户系统4000中的组件、操作系统(OS)、用户程序等。作为示例，应用处理器4100可包括控制包括在用户系统4000中的组件的控制器、接口、图形引擎等。应用处理器4100可作为系统芯片(SoC)提供。
存储器模块4200可作为用户系统4000的主存储器、工作存储器、缓冲存储器或高速缓存存储器操作。存储器模块4200可包括诸如DRAM、SDRAM、DDR SDRAM、DDR2 SDRAM、DDR3SDRAM、LPDDR SDARM、LPDDR2 SDRAM和LPDDR3 SDRAM的易失性随机存取存储器或诸如PRAM、ReRAM、MRAM和FRAM的非易失性随机存取存储器。作为示例，应用处理器4100和存储器模块4200可基于堆叠式封装(POP)来封装并作为一个半导体封装提供。
网络模块4300可与外部装置通信。作为示例，网络模块4300可支持诸如码分多址(CDMA)、全球移动通信系统(GSM)、宽带CDMA(WCDMA)、CDMA-2000、时分多址(TDMA)、长期演进、Wimax、WLAN、UWB、蓝牙和Wi-Fi的无线通信。作为示例，网络模块4300可被包括在应用处理器4100中。
存储模块4400可存储数据。例如，存储模块4400可存储从应用处理器4100接收的数据。另选地，存储模块4400可将存储在存储模块4400中的数据发送到应用处理器4100。作为示例，存储模块4400可被实现为诸如相变RAM(PRAM)、磁性RAM(MRAM)、电阻RAM(RRAM)、NAND闪存、NOR闪存和三维NAND闪存的非易失性半导体存储器元件。作为示例，存储模块4400可作为诸如存储卡的可移除存储装置(可移除驱动器)以及用户系统4000的外部驱动器提供。
作为示例，存储模块4400可包括多个非易失性存储器装置，并且这多个非易失性存储器装置可与参照图1描述的存储器装置100相同地操作。存储模块4400可与参照图1描述的存储装置50相同地操作。
用户接口4500可包括用于向应用处理器4100输入数据或指令或者用于向外部装置输出数据的接口。作为示例，用户接口4500可包括诸如键盘、键区、按钮、触摸面板、触摸屏、触摸板、触摸球、相机、麦克风、陀螺仪传感器、振动传感器和压电元件的用户输入接口。用户接口4500可包括诸如液晶显示器(LCD)、有机发光二极管(OLED)显示器、有源矩阵OLED(AMOLED)显示器、LED、扬声器和监视器的用户输出接口。
尽管本公开的详细描述描述了各种实施方式，但在不脱离本公开的范围和技术精神的情况下，可进行各种改变和修改。因此，本公开的范围不应限于上述实施方式，应该由本公开的权利要求的等同物以及以下权利要求确定。
尽管参照有限的实施方式和附图描述了本公开，但本公开不限于上述实施方式，本公开所属领域的技术人员可从所公开的描述进行各种改变和修改。
因此，本公开的范围不应限于所描述的实施方式，应该由权利要求的等同物以及以下权利要求确定。
在上述实施方式中，可选地，所有步骤可被执行或省略。另外，各个实施方式中的步骤无需按顺序发生，可颠倒。此外，本说明书和附图中所公开的本公开的实施方式仅是用于容易地描述本说明书的技术内容并方便本说明书的理解的特定示例，而非限制本说明书的范围。即，对于本公开所属领域的技术人员而言显而易见的是，基于本公开的技术精神的其它修改示例也是可能的。
此外，本说明书和附图公开了本公开的优选实施方式。尽管使用了特定术语，但它们以一般含义使用，是为了容易地描述本公开的技术内容并方便本公开的理解，而非旨在限制本公开的范围。对于本公开所属领域的技术人员而言显而易见的是，除了本文所公开的实施方式之外可实现基于本公开的技术精神的其它修改示例。
相关申请的交叉引用
本申请要求2019年5月29日提交的韩国专利申请号10-2019-0063447的优先权，其完整公开通过引用整体并入本文。

Claims (18)

1.一种控制存储器装置的存储控制器，该存储器装置包括：
第一存储块，该第一存储块通过第一路径开关连接到第一全局字线；
第二存储块，该第二存储块通过第二路径开关连接到第二全局字线；以及
块解码器，该块解码器通过块字线连接到所述第一路径开关的栅极和所述第二路径开关的栅极，
所述存储控制器包括：
块状态存储装置，该块状态存储装置被配置为存储所述第一存储块和所述第二存储块的块状态信息；以及
命令控制器，该命令控制器被配置为确定对所述第一存储块执行目标操作并基于所述第二存储块的所述块状态信息来确定传送至所述块字线的启用电压电平。
2.根据权利要求1所述的存储控制器，其中，所述目标操作是擦除操作。
3.根据权利要求1所述的存储控制器，其中，所述目标操作是编程操作。
4.根据权利要求1所述的存储控制器，其中，当所述第二存储块处于擦除状态时，所述命令控制器将第一值确定为所述启用电压电平，并且当所述第二存储块处于编程状态时，所述命令控制器将不同于所述第一值的第二值确定为所述启用电压电平。
5.根据权利要求4所述的存储控制器，其中，所述第一值和所述第二值是用于使所述第一路径开关和所述第二路径开关接通的电压。
6.根据权利要求5所述的存储控制器，其中，所述第一值小于所述第二值。
7.根据权利要求6所述的存储控制器，其中，与当所述第二存储块处于所述编程状态时所述第二值作为所述启用电压电平施加时所述第二路径开关接通时相比，当所述第二存储块处于所述擦除状态时所述第一值作为所述启用电压电平施加时，所述第二路径开关相对弱地接通。
8.根据权利要求1所述的存储控制器，该存储控制器还包括：
命令发生器，该命令发生器被配置为基于所确定的启用电压电平来生成设定参数命令。
9.根据权利要求8所述的存储控制器，其中，在生成所述设定参数命令之后，所述命令发生器还生成用于控制所述存储器装置执行所述目标操作的命令。
10.一种存储装置，该存储装置包括：
存储器装置，该存储器装置包括块解码器、所选存储块和共享存储块；以及
存储控制器，该存储控制器被配置为控制所述存储器装置的操作，
其中，所述所选存储块通过第一路径开关连接到第一全局字线，所述共享存储块通过第二路径开关连接到第二全局字线，所述块解码器通过块字线连接到所述第一路径开关的栅极和所述第二路径开关的栅极，并且
所述存储控制器控制所述存储器装置基于所述共享存储块的状态来设定传送至所述块字线的启用电压电平。
11.根据权利要求10所述的存储装置，其中，在所述存储器装置设定所述启用电压电平之后，所述存储控制器控制所述存储器装置针对所述所选存储块执行目标操作。
12.根据权利要求10所述的存储装置，其中，所述存储控制器控制所述存储器装置：当所述共享存储块处于擦除状态时，将第一值设定为所述启用电压电平，并且当所述共享存储块处于编程状态时，将第二值设定为所述启用电压电平，并且其中，所述第二值大于所述第一值。
13.根据权利要求12所述的存储装置，其中，所述第一值和所述第二值是用于使所述第一路径开关和所述第二路径开关接通的电压。
14.一种操作控制存储器装置的存储控制器的方法，该存储器装置包括：
第一存储块，该第一存储块通过第一路径开关连接到第一全局字线；
第二存储块，该第二存储块通过第二路径开关连接到第二全局字线；以及
块解码器，该块解码器通过块字线连接到所述第一路径开关的栅极和所述第二路径开关的栅极，
所述方法包括以下步骤：
确定控制所述存储器装置针对所述第一存储块执行目标操作；
基于所述第二存储块的状态来调节所述块字线的启用电压电平；以及
控制所述存储器装置针对所述第一存储块执行所述目标操作。
15.根据权利要求14所述的方法，其中，基于所述第二存储块的状态来调节所述块字线的所述启用电压电平的步骤包括以下步骤：
基于所述第二存储块的块状态信息来确定所述块字线的所述启用电压电平；以及
控制所述存储器装置设定所确定的启用电压电平。
16.根据权利要求14所述的方法，其中，基于块状态信息确定所述块字线的所述启用电压电平的步骤包括以下步骤：
当所述第二存储块处于擦除状态时，将所述块字线的所述启用电压电平确定为第一值；以及
当所述第二存储块处于编程状态时，将所述块字线的所述启用电压电平确定为不同于所述第一值的第二值。
17.根据权利要求16所述的方法，其中，所述第一值小于所述第二值。
18.根据权利要求15所述的方法，其中，控制所述存储器装置设定所确定的启用电压电平的步骤包括以下步骤：当所述存储器装置中所述块字线的先前设定的所述启用电压电平不同于基于所述块状态信息确定的所述启用电压电平时，生成用于改变所述启用电压电平的设定参数命令。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9841922B2 (en) * 2016-02-03 2017-12-12 SK Hynix Inc. Memory system includes a memory controller
US10714166B2 (en) * 2018-08-13 2020-07-14 Micron Technology, Inc. Apparatus and methods for decoding memory access addresses for access operations
CN110223652B (zh) * 2019-06-10 2021-08-24 北海惠科光电技术有限公司 时序控制器控制方法、时序控制器和驱动电路
DE102019128331A1 (de) 2019-08-29 2021-03-04 Taiwan Semiconductor Manufacturing Co., Ltd. Gemeinsam genutzter decodiererschaltkreis und verfahren
CN112447218A (zh) * 2019-08-29 2021-03-05 台湾积体电路制造股份有限公司 存储器电路和方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050024969A1 (en) * 2003-07-30 2005-02-03 Samsung Electronics Co., Ltd. Memory controller and semiconductor comprising the same
US20150340096A1 (en) * 2014-05-26 2015-11-26 SK Hynix Inc. Semiconductor device, semiconductor system having the same and operating method thereof
US20170109040A1 (en) * 2015-10-20 2017-04-20 Sandisk Technologies Inc. Systems and Methods for Sampling Data at a Non-Volatile Memory System
CN107578793A (zh) * 2016-07-04 2018-01-12 三星电子株式会社 非易失性存储器系统和非易失性存储器装置的操作方法
US20180240522A1 (en) * 2015-02-11 2018-08-23 Samsung Electronics Co., Ltd. Nonvolatile memory and storage device including nonvolatile memory
CN109256167A (zh) * 2017-07-14 2019-01-22 爱思开海力士有限公司 半导体存储器装置及其操作方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102067029B1 (ko) * 2012-12-13 2020-01-16 삼성전자주식회사 반도체 메모리 장치 및 메모리 시스템
US9811453B1 (en) * 2013-07-31 2017-11-07 Juniper Networks, Inc. Methods and apparatus for a scheduler for memory access
KR20160028228A (ko) * 2014-09-03 2016-03-11 삼성전자주식회사 플래시 메모리 장치, 플래시 메모리 시스템 및 이의 동작방법
KR102293136B1 (ko) 2014-10-22 2021-08-26 삼성전자주식회사 비휘발성 메모리 장치, 그것을 포함하는 저장 장치 및 그것의 동작 방법
KR102611851B1 (ko) 2016-12-29 2023-12-11 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050024969A1 (en) * 2003-07-30 2005-02-03 Samsung Electronics Co., Ltd. Memory controller and semiconductor comprising the same
US20150340096A1 (en) * 2014-05-26 2015-11-26 SK Hynix Inc. Semiconductor device, semiconductor system having the same and operating method thereof
US20180240522A1 (en) * 2015-02-11 2018-08-23 Samsung Electronics Co., Ltd. Nonvolatile memory and storage device including nonvolatile memory
US20170109040A1 (en) * 2015-10-20 2017-04-20 Sandisk Technologies Inc. Systems and Methods for Sampling Data at a Non-Volatile Memory System
CN107578793A (zh) * 2016-07-04 2018-01-12 三星电子株式会社 非易失性存储器系统和非易失性存储器装置的操作方法
CN109256167A (zh) * 2017-07-14 2019-01-22 爱思开海力士有限公司 半导体存储器装置及其操作方法

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