KR20170051841A - 불휘발성 메모리 장치, 불휘발성 메모리 장치를 포함하는 스토리지 장치 및 불휘발성 메모리 장치의 동작 방법 - Google Patents

불휘발성 메모리 장치, 불휘발성 메모리 장치를 포함하는 스토리지 장치 및 불휘발성 메모리 장치의 동작 방법 Download PDF

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Abstract

본 발명은 불휘발성 메모리 장치에 관한 것이다. 본 발명의 불휘발성 메모리 장치는, 메모리 셀 어레이, 어드레스 디코더 회로, 페이지 버퍼 회로, 그리고 소거 동작을 제어하도록 구성되는 제어 로직을 포함한다. 소거 동작은 선택된 메모리 블록의 메모리 셀들에 소거 전압을 인가하는 소거 및 소거 검증을 포함하는 소거 루프를 반복적으로 수행하는 것을 포함한다. 소거 검증 시에 선택된 메모리 블록의 메모리 셀들이 소거 패스로 판별되면, 제어 로직은 선택된 메모리 블록의 메모리 셀들을 모니터하고, 선택된 메모리 블록의 메모리 셀들이 비정상 상태이면 선택된 메모리 블록의 메모리 셀들에 추가 소거 전압을 인가하도록 구성된다.

Description

불휘발성 메모리 장치, 불휘발성 메모리 장치를 포함하는 스토리지 장치 및 불휘발성 메모리 장치의 동작 방법{NONVOLATILE MEMORY DEVICE, STORAGE DEVICE INCLUDING NONVOLATILE MEMORY DEVICE AND OPERATING METHOD OF NONVOLATILE MEMORY DEVICE}
본 발명은 반도체 장치에 관한 것으로, 더 상세하게는 불휘발성 메모리 장치, 불휘발성 메모리 장치를 포함하는 스토리지 장치 및 불휘발성 메모리 장치의 동작 방법에 관한 것이다.
스토리지 장치는 컴퓨터, 스마트 폰, 스마트 패드 등과 같은 호스트 장치의 제어에 따라 데이터를 저장하는 장치이다. 스토리지 장치는 하드 디스크 드라이브(HDD, Hard Disk Drive)와 같이 자기 디스크에 데이터를 저장하는 장치, 솔리드 스테이트 드라이브(SSD, Solid State Drive), 메모리 카드 등과 같이 반도체 메모리, 특히 불휘발성 메모리에 데이터를 저장하는 장치를 포함한다.
불휘발성 메모리는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등을 포함한다.
반도체 제조 기술이 발전되면서, 불휘발성 메모리 장치 및 스토리지 장치의 고집적화 및 그에 따른 대용량화가 지속적으로 진행되고 있다. 불휘발성 메모리 장치 및 스토리지 장치의 고집적화는 불휘발성 메모리 장치 및 스토리지 장치의 생산 비용을 감소시킨다는 장점을 갖는다. 그러나, 불휘발성 메모리 장치 및 스토리지 장치의 고집적화로 인해 불휘발성 메모리 장치 및 스토리지 장치의 스케일이 감소하고 구조가 변화하면서, 기존에 발견되지 않은 다양한 문제들이 발견되고 있다. 새롭게 발견되고 있는 다양한 문제들은 불휘발성 메모리 장치 및 스토리지 장치에 저장된 데이터를 손상시킬 수 있으며, 따라서, 불휘발성 메모리 장치 및 스토리지 장치의 신뢰성이 저해될 수 있다. 불휘발성 메모리 장치 및 스토리지 장치의 신뢰성을 향상시킬 수 있는 방법 및 장치에 대한 요구가 지속적으로 제기되고 있다.
본 발명의 목적은, 향상된 신뢰성을 갖는 불휘발성 메모리 장치, 불휘발성 메모리 장치를 포함하는 스토리지 장치 및 불휘발성 메모리 장치의 동작 방법을 제공하는 데에 있다.
본 발명의 실시 예들에 따른 불휘발성 메모리 장치는, 복수의 메모리 블록들을 포함하고, 각 메모리 블록은 복수의 메모리 셀들을 포함하는 메모리 셀 어레이, 워드 라인들을 통해 상기 복수의 메모리 셀들에 연결되는 어드레스 디코더 회로, 비트 라인들을 통해 상기 메모리 셀 어레이에 연결되는 페이지 버퍼 회로, 그리고 상기 복수의 메모리 블록들 중 선택된 메모리 블록의 메모리 셀들의 소거 동작을 제어하도록 구성되는 제어 로직을 포함하고, 상기 소거 동작은 상기 선택된 메모리 블록의 상기 메모리 셀들에 소거 전압을 인가하는 소거 및 상기 선택된 메모리 블록의 상기 메모리 셀들을 소거 검증 전압을 이용하여 검증하는 소거 검증을 포함하는 소거 루프를 반복적으로 수행하는 것을 포함한다. 상기 소거 검증 시에 상기 선택된 메모리 블록의 상기 메모리 셀들이 소거 패스로 판별되면, 상기 제어 로직은 상기 선택된 메모리 블록의 상기 메모리 셀들을 모니터 한다. 상기 선택된 메모리 블록의 상기 메모리 셀들이 비정상 상태이면 상기 선택된 메모리 블록의 상기 메모리 셀들에 추가 소거 전압을 인가하도록 구성된다.
본 발명의 실시 예들에 따른 스토리지 장치는, 복수의 메모리 블록들을 포함하고, 각 메모리 블록은 복수의 메모리 셀들을 포함하는 불휘발성 메모리 장치, 그리고 상기 불휘발성 메모리 장치의 선택된 메모리 블록에 대한 소거 커맨드를 상기 불휘발성 메모리 장치로 전송하도록 구성되는 컨트롤러를 포함한다. 상기 불휘발성 메모리 장치는, 상기 소거 커맨드에 응답하여, 상기 선택된 메모리 블록의 메모리 셀들에 대해 소거 동작을 수행하도록 구성된다. 상기 소거 동작은 상기 선택된 메모리 블록의 상기 메모리 셀들에 소거 전압을 인가하는 소거 및 상기 선택된 메모리 블록의 상기 메모리 셀들을 소거 검증 전압을 이용하여 검증하는 소거 검증을 포함하는 소거 루프를 반복적으로 수행하는 것을 포함한다. 상기 소거 검증 시에 상기 선택된 메모리 블록의 상기 메모리 셀들이 소거 패스로 판별되면, 상기 불휘발성 메모리 장치는 상기 선택된 메모리 블록의 상기 메모리 셀들을 모니터 한다. 상기 선택된 메모리 블록의 상기 메모리 셀들이 비정상 상태이면 상기 선택된 메모리 블록의 상기 메모리 셀들에 추가 소거 전압을 인가하도록 구성된다.
복수의 메모리 블록들을 포함하고, 각 메모리 블록은 복수의 메모리 셀들을 포함하는 본 발명의 실시 예들에 따른 불휘발성 메모리 장치의 동작 방법은, 선택된 메모리 블록의 메모리 셀들을 소거하는 단계, 상기 선택된 메모리 블록의 상기 메모리 셀들이 소거 패스되면, 모니터 전압을 이용하여 상기 선택된 메모리 블록의 상기 메모리 셀들에서 모니터 읽기를 수행하는 단계, 그리고 상기 모니터 읽기의 결과에 따라, 상기 선택된 메모리 블록의 상기 메모리 셀들에 추가 소거 전압을 선택적으로 인가하는 단계를 포함한다.
본 발명의 실시 예들에 따르면, 소거 패스된 메모리 셀들의 문턱 전압들의 상태가 모니터 되고, 모니터 결과에 따라 소거 패스된 메모리 셀들에 추가 소거 전압이 선택적으로 인가된다. 따라서, 소거 패스된 메모리 셀들의 문턱 전압들의 상태들이 균일화되며, 향상된 신뢰성을 갖는 불휘발성 메모리 장치, 불휘발성 메모리 장치를 포함하는 스토리지 장치 및 불휘발성 메모리 장치의 동작 방법이 제공된다.
도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 보여주는 블록도이다.
도 2는 본 발명의 실시 예에 따른 메모리 블록을 보여주는 회로도이다.
도 3은 메모리 블록의 메모리 셀들이 프로그램 및 소거될 때에 메모리 셀들의 문턱 전압들이 변화하는 예를 보여주는 그래프들이다.
도 4는 소거 동작이 수행된 메모리 블록들의 문턱 전압들의 산포 차이의 예를 보여주는 그래프이다.
도 5는 도 4의 제1 메모리 블록의 메모리 셀들 및 제2 메모리 블록의 메모리 셀들에서 프로그램 동작이 수행된 때의 문턱 전압들을 보여준다.
도 6은 본 발명의 실시 예에 따른 불휘발성 메모리 장치의 동작 방법을 보여주는 순서도이다.
도 7은 소거 동작이 수행된 메모리 셀들을 모니터 하는 방법을 보여주는 순서도이다.
도 8은 모니터 읽기의 결과에 따라 오프-셀들이 카운트되는 예를 보여준다.
도 9는 모니터 읽기의 결과에 따라 온-셀들이 카운트되는 예를 보여준다.
도 10은 본 발명의 실시 예에 따라 소거 동작, 모니터 읽기 및 추가 소거 전압의 인가가 수행되는 과정을 보여주는 타이밍도이다.
도 11은 도 6의 동작 방법의 응용 예를 보여주는 순서도이다.
도 12는 도 11의 응용 예에 따라 소거 동작, 모니터 읽기 및 추가 소거 전압의 인가가 수행되는 과정을 보여주는 타이밍도이다.
도 13은 불휘발성 메모리 장치가 비정상 정보를 관리하는 방법을 보여주는 순서도이다.
도 14는 불휘발성 메모리 장치가 비정상 정보를 삭제하는 예를 보여주는 순서도이다.
도 15는 불휘발성 메모리 장치가 비정상 정보를 관리하는 응용 예를 보여주는 순서도이다.
도 16은 본 발명의 실시 예에 따른 스토리지 장치를 보여주는 블록도이다.
도 17은 본 발명의 실시 예에 따른 스토리지 장치의 동작 방법을 보여주는 순서도이다.
도 18은 스토리지 장치가 환경 조건에 따라 모니터 읽기를 제어하는 방법을 보여주는 순서도이다.
도 19는 본 발명의 실시 예에 따른 컨트롤러를 보여주는 블록도이다.
이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 장치(110)를 보여주는 블록도이다. 도 1을 참조하면, 불휘발성 메모리 장치(110)는 메모리 셀 어레이(111), 행 디코더 회로(113), 페이지 버퍼 회로(115), 데이터 입출력 회로(117), 그리고 제어 로직 회로(119)를 포함한다.
메모리 셀 어레이(111)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 복수의 메모리 셀들을 포함한다. 각 메모리 블록은 적어도 하나의 접지 선택 라인(GSL), 복수의 워드 라인들(WL), 그리고 적어도 하나의 스트링 선택 라인(SSL)을 통해 행 디코더 회로(113)에 연결될 수 있다. 각 메모리 블록은 복수의 비트 라인들(BL)을 통해 페이지 버퍼 회로(115)에 연결될 수 있다. 복수의 메모리 블록들(BLK1~BLKz)은 복수의 비트 라인들(BL)에 공통으로 연결될 수 있다. 복수의 메모리 블록들(BLK1~BLKz)의 메모리 셀들은 동일한 구조들을 가질 수 있다.
예시적으로, 복수의 메모리 블록들(BLK1~BLKz) 각각은 소거 동작의 단위일 수 있다. 메모리 셀 어레이(111)의 메모리 셀들은 하나의 메모리 블록의 단위로 소거될 수 있다. 하나의 메모리 블록에 속한 메모리 셀들은 동시에 소거될 수 있다. 다른 예로서, 각 메모리 블록은 복수의 서브 블록들로 분할될 수 있다. 복수의 서브 블록들 각각은 소거 동작의 단위일 수 있다.
예시적으로, 복수의 메모리 블록들(BLK1~BLKz) 각각은 블록 어드레스에 의해 식별되는 물리적 저장 공간을 포함할 수 있다. 복수의 워드 라인들(WL) 각각은 행 어드레스에 의해 식별되는 물리적 저장 공간에 대응할 수 있다. 복수의 비트 라인들(BL) 각각은 열 어드레스에 의해 식별되는 물리적 저장 공간에 대응할 수 있다.
행 디코더 회로(113)는 복수의 접지 선택 라인들(GSL), 복수의 워드 라인들(WL), 그리고 복수의 스트링 선택 라인들(SSL)을 통해 메모리 셀 어레이(111)에 연결된다. 행 디코더 회로(113)는 제어 로직 회로(119)의 제어에 따라 동작한다. 행 디코더 회로(113)는 컨트롤러로부터 입출력 채널을 통해 수신되는 어드레스를 디코딩하고, 디코딩된 어드레스에 따라 스트링 선택 라인들(SSL), 워드 라인들(WL), 그리고 접지 선택 라인들(GSL)에 인가되는 전압들을 제어할 수 있다.
예를 들어, 프로그램 시에, 행 디코더 회로(113)는, 어드레스에 의해 선택된 메모리 블록의 선택된 워드 라인에 프로그램 전압(VGPM)을 인가하고, 선택된 메모리 블록의 비선택된 워드 라인들에 패스 전압(VPASS)을 인가할 수 있다. 읽기 시에, 행 디코더 회로(113)는 어드레스에 의해 선택된 메모리 블록의 선택된 워드 라인에 선택 읽기 전압(VRD)을 인가하고, 선택된 메모리 블록의 비선택된 워드 라인들에 비선택 읽기 전압(VREAD)을 인가할 수 있다. 소거 시에, 행 디코더 회로(113)는 어드레스에 의해 선택된 메모리 블록의 워드 라인들에 소거 전압들(예를 들어, 접지 전압 또는 접지 전압과 유사한 레벨들을 갖는 저전압들)을 인가할 수 있다.
페이지 버퍼 회로(115)는 복수의 비트 라인들(BL)을 통해 메모리 셀 어레이(111)에 연결된다. 페이지 버퍼 회로(115)는 복수의 데이터 라인들(DL)을 통해 데이터 입출력 회로(117)와 연결된다. 페이지 버퍼 회로(115)는 제어 로직 회로(119)의 제어에 따라 동작한다.
프로그램 시에, 페이지 버퍼 회로(115)는 메모리 셀들에 프로그램될 데이터를 저장할 수 있다. 저장된 데이터에 기반하여, 페이지 버퍼 회로(115)는 복수의 비트 라인들(BL)에 전압들을 인가할 수 있다. 예를 들어, 페이지 버퍼 회로(115)는 쓰기 드라이버로 기능할 수 있다. 읽기 시에, 페이지 버퍼 회로(115)는 비트 라인들(BL)의 전압들을 센싱하고, 센싱 결과를 저장할 수 있다. 예를 들어, 페이지 버퍼 회로(115)는 감지 증폭기로 기능할 수 있다.
데이터 입출력 회로(117)는 복수의 데이터 라인들(DL)을 통해 페이지 버퍼 회로(115)와 연결된다. 데이터 입출력 회로(117)는 페이지 버퍼 회로(115)에 의해 읽힌 데이터를 입출력 채널을 통해 컨트롤러로 출력하고, 컨트롤러로부터 입출력 채널을 통해 수신되는 데이터를 페이지 버퍼 회로(115)로 전달할 수 있다.
패스-페일 체크 회로(PFC)는 페이지 버퍼 회로(115)로부터 검증 읽기의 결과를 수신한다. 패스-페일 체크 회로(PFC)는 수신된 읽기 결과에 기반하여 패스 또는 페일을 판별할 수 있다. 예를 들어, 프로그램 검증 읽기가 수행된 때에, 패스-페일 체크 회로(PFC)는 턴-온 된 온-셀들의 수를 카운트할 수 있다. 온-셀들의 수가 임계값 이하이면, 패스-페일 체크 회로(PFC)는 프로그램 패스를 판별할 수 있다. 온-셀들의 수가 임계값보다 크면, 패스-페일 체크 회로(PFC)는 프로그램 페일을 판별할 수 있다. 예를 들어, 소거 검증 읽기가 수행된 때에, 패스-페일 체크 회로(PFC)는 턴-오프 된 오프-셀들의 수를 카운트할 수 있다. 오프-셀들의 수가 임계값 이하이면, 패스-페일 체크 회로(PFC)는 소거 패스를 판별할 수 있다. 오프-셀들이 수가 임계값보다 크면, 패스-페일 체크 회로(PFC)는 소거 페일을 판별할 수 있다. 패스-페일 체크 회로(PFC)는 패스 또는 페일 정보를 제어 로직 회로로 출력할 수 있다. 예시적으로, 온-셀들은 논리값 '0'에 해당할 수 있다. 오프-셀들은 논리값 '1'에 해당할 수 있다.
제어 로직 회로(119)는 컨트롤러로부터 입출력 채널을 통해 커맨드를 수신하고, 제어 채널을 통해 제어 신호를 수신할 수 있다. 제어 로직 회로(119)는 제어 신호에 응답하여 입출력 채널을 통해 수신되는 커맨드를 수신하고, 입출력 채널을 통해 수신되는 어드레스를 행 디코더 회로(113)로 라우팅하고, 그리고 입출력 채널을 통해 수신되는 데이터를 데이터 입출력 회로(117)로 라우팅할 수 있다. 제어 로직 회로(119)는 수신된 커맨드를 디코딩하고, 디코딩된 커맨드에 따라 불휘발성 메모리 장치(110)를 제어할 수 있다.
제어 로직 회로(119)는 패스-페일 체크 회로(PFC)로부터 수신되는 패스 또는 페일 정보에 따라, 프로그램 동작 또는 소거 동작을 제어할 수 있다.
예시적으로, 읽기 시에, 제어 로직 회로(119)는 컨트롤러로부터 제어 채널을 통해 수신되는 읽기 인에이블 신호(/RE)로부터 데이터 스트로브 신호(DQS)를 생성할 수 있다. 생성된 데이터 스트로브 신호(DQS)는 제어 채널을 통해 컨트롤러로 출력될 수 있다. 쓰기 시에, 제어 로직 회로(119)는 컨트롤러로부터 제어 채널을 통해 데이터 스트로브 신호(DQS)를 수신할 수 있다.
제어 로직 회로(119)는 소거 제어기(EC)를 포함한다. 소거 제어기(EC)는 컨트롤러로부터 수신되는 어드레스에 의해 선택된 메모리 블록(또는 서브 블록)의 메모리 셀들의 소거 동작을 제어하도록 구성된다. 또한, 소거 제어기(EC)는 소거 동작에 후속하여 모니터 읽기 및 모니터 읽기의 결과에 따라 추가 소거 전압을 인가하는 동작을 제어하도록 구성된다. 이하에서, 본 발명의 기술적 사상을 간결하게 설명하기 위하여, 소거 제어기(EC)는 메모리 블록의 단위로 소거 동작을 제어하는 것으로 가정된다. 그러나, 소거 제어기(EC)는 메모리 블록의 단위로 소거 동작을 제어하는 것으로 한정되지 않으며, 서브 블록의 단위로 소거 동작을 수행할 수 있다. 소거 제어기(EC)에 의해 제어되는 동작들은 첨부된 도면들을 참조하여 후술된다.
도 2는 본 발명의 실시 예에 따른 메모리 블록(BLKa)을 보여주는 회로도이다. 도 2를 참조하면, 메모리 블록(BLKa)은 복수의 셀 스트링들(CS11~CS21, CS12~CS22)을 포함한다. 복수의 셀 스트링들(CS11~CS21, CS12~CS22)은 행 방향(row direction) 및 열 방향(column direction)을 따라 배열되어, 행들 및 열들을 형성할 수 있다.
예를 들어, 행 방향(row direction)을 따라 배열된 셀 스트링들(CS11, CS12)은 제1 행을 형성하고, 행 방향(row direction)을 따라 배열된 셀 스트링들(CS21, CS22)은 제2 행을 형성할 수 있다. 열 방향(column direction)을 따라 배열된 셀 스트링들(CS11, CS21)은 제1 열을 형성하고, 열 방향(column direction)을 따라 배열된 셀 스트링들(CS12, CS22)은 제2 열을 형성할 수 있다.
각 셀 스트링은 복수의 셀 트랜지스터들을 포함할 수 있다. 복수의 셀 트랜지스터들은 접지 선택 트랜지스터들(GST), 메모리 셀들(MC1~MC6), 그리고 스트링 선택 트랜지스터들(SSTa, SSTb)을 포함한다. 각 셀 스트링의 접지 선택 트랜지스터(GST), 메모리 셀들(MC1~MC6), 그리고 스트링 선택 트랜지스터들(SSTa, SSTb)은 셀 스트링들(CS11~CS21, CS12~CS22)이 행들 및 열들을 따라 배열되는 평면(예를 들어, 메모리 블록(BLKa)의 기판 상의 평면)과 수직한 높이 방향으로 적층될 수 있다.
복수의 셀 트랜지스터들은 절연막에 포획된 전하량에 따라 가변하는 문턱 전압들을 갖는 전하 포획형(charge trap type) 트랜지스터들일 수 있다.
최하단의 접지 선택 트랜지스터들(GST)의 소스들은 공통 소스 라인(CSL)에 공통으로 연결될 수 있다.
제1 행의 셀 스트링들(CS11, CS12)의 접지 선택 트랜지스터들(GST)의 제어 게이트들은 접지 선택 라인(GSL1)에 공통으로 연결되고, 제2 행의 셀 스트링들(CS21, CS22)의 접지 선택 트랜지스터들(GST)의 제어 게이트들은 접지 선택 라인(GSL2)에 공통으로 연결된다. 즉, 서로 다른 행의 셀 스트링들은 서로 다른 접지 선택 라인들에 연결된다.
예시적으로, 동일한 행의 서로 다른 높이의 접지 선택 트랜지스터들이 서로 다른 접지 선택 라인들에 연결되도록 메모리 블록(BLKa)이 변경될 수 있다. 예시적으로, 서로 다른 행의 동일한 높이의 접지 선택 트랜지스터들에 연결되는 접지 선택 트랜지스터들이 서로 연결되어 공통으로 제어되도록 메모리 블록(BLKa)이 변경될 수 있다. 예시적으로, 접지 선택 트랜지스터들에 연결되는 접지 선택 라인들이 서로 연결되어 공통으로 제어되도록 메모리 블록(BLKa)이 변경될 수 있다.
기판(또는 접지 선택 트랜지스터들(GST))으로부터 동일한 높이(또는 순서)에 위치한 메모리 셀들의 제어 게이트들은 하나의 워드 라인에 공통으로 연결되고, 서로 다른 높이(또는 순서)에 위치한 메모리 셀들의 제어 게이트들은 서로 다른 워드 라인들(WL1~WL6)에 각각 연결될 수 있다. 예를 들어, 메모리 셀들(MC1)은 워드 라인(WL1)에 공통으로 연결된다. 메모리 셀들(MC2)은 워드 라인(WL2)에 공통으로 연결된다. 메모리 셀들(MC3)은 워드 라인(WL3)에 공통으로 연결된다. 메모리 셀들(MC4)은 워드 라인(WL4)에 공통으로 연결된다. 메모리 셀들(MC5)은 워드 라인(WL5)에 공통으로 연결된다. 메모리 셀들(MC6)은 워드 라인(WL6)에 공통으로 연결된다.
복수의 셀 스트링들(CS11~CS21, CS12~CS22)의 동일한 높이(또는 순서)의 제1 스트링 선택 트랜지스터들(SSTa)에서, 서로 다른 행의 제1 스트링 선택 트랜지스터들(SSTa)의 제어 게이트들은 서로 다른 스트링 선택 라인들(SSL1a~SSL2a)에 각각 연결된다. 예를 들어, 셀 스트링들(CS11, CS12)의 제1 스트링 선택 트랜지스터들(SSTa)은 스트링 선택 라인(SSL1a)에 공통으로 연결된다. 셀 스트링들(CS21, CS22)의 제1 스트링 선택 트랜지스터들(SSTa)은 스트링 선택 라인(SSL2a)에 공통으로 연결된다.
복수의 셀 스트링들(CS11~CS21, CS12~CS22)의 동일한 높이(또는 순서)의 제2 스트링 선택 트랜지스터들(SSTb)에서, 서로 다른 행의 제2 스트링 선택 트랜지스터들(SSTb)의 제어 게이트들은 서로 다른 스트링 선택 라인들(SSL1b~SSL2b)에 각각 연결된다. 예를 들어, 셀 스트링들(CS11, CS12)의 제2 스트링 선택 트랜지스터들(SSTb)은 스트링 선택 라인(SSL1b)에 공통으로 연결된다. 셀 스트링들(CS21, CS22)의 제2 스트링 선택 트랜지스터들(SSTb)은 스트링 선택 라인(SSL2b)에 공통으로 연결된다.
즉, 서로 다른 행의 셀 스트링들은 서로 다른 스트링 선택 라인들에 연결된다. 동일한 행의 셀 스트링들의 동일한 높이(또는 순서)의 스트링 선택 트랜지스터들은 동일한 스트링 선택 라인에 연결된다. 동일한 행의 셀 스트링들의 서로 다른 높이(또는 순서)의 스트링 선택 트랜지스터들은 서로 다른 스트링 선택 라인들에 연결된다.
예시적으로, 동일한 행의 셀 스트링들의 스트링 선택 트랜지스터들은 하나의 스트링 선택 라인에 공통으로 연결될 수 있다. 예를 들어, 제1 행의 셀 스트링들(CS11, CS12)의 스트링 선택 트랜지스터들(SSTa, SSTb)은 하나의 스트링 선택 라인에 공통으로 연결될 수 있다. 제2 행의 샐 스트링들(CS21, CS22)의 스트링 선택 트랜지스터들(SSTa, SSTb)은 하나의 스트링 선택 라인에 공통으로 연결될 수 있다.
복수의 셀 스트링들(CS11~CS21, CS12~CS22)의 열들은 서로 다른 비트 라인들(BL1, BL2)에 각각 연결된다. 예를 들어, 제1 열의 셀 스트링들(CS11~CS21)의 스트링 선택 트랜지스터들(SSTb)은 비트 라인(BL1)에 공통으로 연결된다. 제2 열의 셀 스트링들(CS12~CS22)의 스트링 선택 트랜지스터들(SST)은 비트 라인(BL2)에 공통으로 연결된다.
메모리 블록(BLKa)은 기판으로부터 동일한 높이에 위치한 메모리 셀들이 워드 라인을 공유하는 것으로 특징될 수 있다. 서로 다른 메모리 블록들에서, 워드 라인들은 공유되지 않는 것으로 특징될 수 있다. 예를 들어, 제1 메모리 블록의 제1 높이의 메모리 셀은 제1 메모리 블록의 제1 높이의 다른 메모리 셀과 워드 라인을 공유할 수 있다. 제1 메모리 블록의 제1 높이의 메모리 셀은 제2 메모리 블록의 제1 높이의 메모리 셀과 워드 라인을 공유하지 않을 수 있다. 서브 블록은 메모리 블록(BLKa)들의 일부로 특징될 수 있다.
셀 스트링들(CS11, CS12)은 제1 플레인을 형성할 수 있다. 셀 스트링들(CS21, CS22)은 제2 플레인을 형성할 수 있다.
메모리 블록(BLKa)에서, 각 플레인의 각 높이의 메모리 셀들은 물리 페이지를 형성할 수 있다. 물리 페이지는 메모리 셀들(MC1~MC6)의 쓰기 및 읽기의 단위일 수 있다. 예를 들어, 스트링 선택 라인들(SSL1a, SSL1b, SSL2a, SSL2b)에 의해 메모리 블록(BLKa)의 하나의 플레인이 선택될 수 있다. 스트링 선택 라인들(SSL1a, SSL1b)이 턴-온 전압이 공급되고 스트링 선택 라인들(SSL2a, SSL2b)에 턴-오프 전압이 공급될 때, 제1 플레인의 셀 스트링들(CS11, CS12)이 비트 라인들(BL1, BL2)에 연결된다. 즉, 제1 플레인이 선택된다. 스트링 선택 라인들(SSL2a, SSL2b)에 턴-온 전압이 공급되고 스트링 선택 라인들(SSL1a, SSL1B)에 턴-오프 전압이 공급될 때, 제2 플레인의 셀 스트링들(CS21, CS22)이 비트 라인들(BL1, BL2)에 연결된다. 즉, 제2 플레인이 선택된다. 선택된 플레인에서, 워드 라인들(WL1~WL6)에 의해 메모리 셀들(MC)의 하나의 행이 선택될 수 있다. 선택된 행에서, 제2 워드 라인(WL2)에 선택 전압이 인가되고, 나머지 워드 라인들(WL1, WL3~WL6)에 비선택 전압이 인가될 수 있다. 즉, 스트링 선택 라인들(SSL1a, SSL1b, SSL2a, SSL2b) 및 워드 라인들(WL1~WL6)의 전압들을 조절함으로써, 제2 플레인의 제2 워드 라인(WL2)에 대응하는 물리 페이지가 선택될 수 있다. 선택된 물리 페이지의 메모리 셀들(MC2)에서, 쓰기 또는 읽기가 수행될 수 있다.
메모리 셀들(MC) 각각에 둘 이상의 비트들이 기입될 수 있다. 하나의 물리 페이지에 속한 메모리 셀들(MC) 각각에 기입되는 비트들은 논리 페이지들을 형성한다. 하나의 물리 페이지에 속한 메모리 셀들(MC) 각각에 기입되는 첫 번째 비트는 첫 번째 논리 페이지를 형성한다. 하나의 물리 페이지에 속한 메모리 셀들(MC) 각각에 기입되는 N 번째 비트는 N 번째 논리 페이지를 형성한다. 논리 페이지는 데이터 액세스의 단위일 수 있다. 하나의 물리 페이지에서 읽기가 수행될 때에, 논리 페이지의 단위로 데이터가 액세스될 수 있다.
메모리 블록(BLKa)에서, 메모리 셀들(MC1~MC6)의 소거는 메모리 블록 단위 또는 서브 블록의 단위로 수행될 수 있다. 메모리 블록 단위로 소거가 수행될 때, 메모리 블록(BLKa)의 모든 메모리 셀들(MC)이 하나의 소거 요청(예를 들어, 외부의 컨트롤러로부터의 소거 요청)에 따라 동시에 소거될 수 있다. 서브 블록의 단위로 수행될 때, 메모리 블록(BLKa)의 메모리 셀들(MC1~MC6) 중 일부는 하나의 소거 요청(예를 들어, 외부의 컨트롤러로부터의 소거 요청)에 따라 동시에 소거되고, 나머지 일부는 소거 금지될 수 있다. 소거되는 메모리 셀들(MC)에 연결된 워드 라인에 저전압(예를 들어, 접지 전압 또는 접지 전압과 유사한 레벨을 갖는 저전압)이 공급되고, 소거 금지된 메모리 셀들(MC)에 연결된 워드 라인은 플로팅될 수 있다.
도 2에 도시된 메모리 블록(BLKa)은 예시적인 것이다. 본 발명의 기술적 사상은 도 2에 도시된 메모리 블록(BLKa)에 한정되지 않는다. 예를 들어, 셀 스트링들의 행들의 수는 증가 또는 감소될 수 있다. 셀 스트링들의 행들의 수가 변경됨에 따라, 셀 스트링들의 행들에 연결되는 스트링 선택 라인들 또는 접지 선택 라인의 수, 그리고 하나의 비트 라인에 연결되는 셀 스트링들의 수 또한 변경될 수 있다.
셀 스트링들의 열들의 수는 증가 또는 감소될 수 있다. 셀 스트링들의 열들의 수가 변경됨에 따라, 셀 스트링들의 열들에 연결되는 비트 라인들의 수, 그리고 하나의 스트링 선택 라인에 연결되는 셀 스트링들의 수 또한 변경될 수 있다.
셀 스트링들의 높이는 증가 또는 감소될 수 있다. 예를 들어, 셀 스트링들 각각에 적층되는 접지 선택 트랜지스터들, 메모리 셀들 또는 스트링 선택 트랜지스터들의 수는 증가 또는 감소될 수 있다.
예시적으로, 하나의 물리 페이지에 속한 메모리 셀들(MC)은 적어도 세 개의 논리 페이지들에 대응할 수 있다. 예를 들어, 하나의 메모리 셀(MC)에 k 개(k는 2보다 큰 양의 정수)의 비트들이 프로그램될 수 있다. 하나의 물리 페이지에 속한 메모리 셀들(MC)에서, 각 메모리 셀(MC)에 프로그램되는 k 개의 비트들은 각각 k 개의 논리 페이지들을 형성할 수 있다.
상술된 바와 같이, 메모리 블록(BLKa)은 3차원 메모리 어레이로 제공된다. 3차원 메모리 어레이는, 실리콘 기판 및 메모리 셀들(MC)의 동작에 연관된 회로의 위에 배치되는 활성 영역을 갖는 메모리 셀들(MC)의 어레이들의 하나 또는 그 이상의 물리 레벨들에 획일적으로(monolithically) 형성될 수 있다. 메모리 셀들(MC)의 동작에 연관된 회로는 기판 내에 또는 기판 위에 위치할 수 있다. 획일적으로 형성되는 것은, 3차원 어레이의 각 레벨의 레이어들이 3차원 어레이의 하위 레벨의 레이어들 위에 직접 증착됨을 의미한다.
본 발명의 기술적 사상에 따른 일 예로서, 3차원 메모리 어레이는 수직의 방향성을 가져, 적어도 하나의 메모리 셀이 다른 하나의 메모리 셀 위에 위치하는 수직 NAND 스트링들(또는 셀 스트링들)을 포함한다. 적어도 하나의 메모리 셀(MC)은 전하 포획 레이어를 포함한다. 각 수직 NAND 스트링은 메모리 셀들(MC) 위에 위치하는 적어도 하나의 선택 트랜지스터를 더 포함한다. 적어도 하나의 선택 트랜지스터는 메모리 셀들(MC)과 동일한 구조를 갖고, 메모리 셀들(MC)과 함께 획일적으로 형성된다.
3차원 메모리 어레이가 복수의 레벨들로 구성되고, 레벨들 사이에서 워드 라인들 또는 비트 라인들이 공유되는 구성은 미국등록특허공보 제7,679,133호, 미국등록특허공보 제8,553,466호, 미국등록특허공보 제8,654,587호, 미국등록특허공보 제8,559,235호, 그리고 미국공개특허공보 제2011/0233648호에 개시되어 있으며, 본 발명의 레퍼런스로 포함된다.
도 3은 메모리 블록(BLKa)의 메모리 셀들(MC)이 프로그램 및 소거될 때에 메모리 셀들(MC)의 문턱 전압들이 변화하는 예를 보여주는 그래프들이다. 도 3에서, 가로 축은 메모리 셀들(MC)의 문턱 전압들(Vth)을 가리키고, 세로 축은 메모리 셀들(MC)의 수를 가리킨다. 즉, 도 3의 그래프들(G1, G2)은 메모리 셀들(MC)의 문턱 전압 산포들을 보여준다.
도 1 내지 도 3을 참조하면, 제1 그래프(G1)는 소거 동작(ERS)이 수행된 때의 메모리 셀들(MC)의 문턱 전압들을 보여준다. 제2 그래프(G2)는 프로그램 동작(PGM)이 수행된 때의 메모리 셀들(MC)의 문턱 전압들을 보여준다.
우선, 제1 그래프(G1)를 참조하면, 메모리 셀들(MC)은 소거 상태(E)를 갖는다. 소거 상태(E)의 메모리 셀들은 프로그램 동작(PGM)을 통해 프로그램될 수 있다. 메모리 셀들(MC)에서 프로그램 동작(PGM)이 수행되면, 메모리 셀들(MC)은 제2 그래프(G2)에 도시된 바와 같은 문턱 전압들을 가질 수 있다.
프로그램 동작(PGM)은 복수의 프로그램 루프들을 포함한다. 각 프로그램 루프는 프로그램 및 프로그램 검증을 포함한다. 프로그램은 스트링 선택 라인들(SSL1a, SSL1b, SSL2a, SSL2b)의 전압들을 조절하여 프로그램될 플레인을 선택하고, 비트 라인들(BL1, BL2)의 전압들을 조절하여 프로그램될 메모리 셀들의 열들을 선택하고, 그리고 선택된 워드 라인에 프로그램 전압을 인가하고 비선택된 워드 라인에 패스 전압을 인가하여 프로그램될 메모리 셀들의 높이를 선택하는 것을 포함한다.
프로그램 검증은 프로그램 검증 읽기 및 패스-페일 체크를 포함한다. 프로그램 검증 읽기는 프로그램된 메모리 셀들을 비트 라인들(BL1, BL2) 및 공통 소스 라인(CSL)과 전기적으로 연결하고, 프로그램된 메모리 셀들의 제어 게이트들에 프로그램 검증 전압을 인가함으로써 프로그램된 메모리 셀들을 읽는 것을 포함한다. 패스-페일 체크는 프로그램 검증 읽기의 결과에 따라, 프로그램 검증 전압보다 높은 문턱 전압으로 프로그램될 메모리 셀들 중에서 프로그램 검증 전압보다 낮은 문턱 전압을 갖는 메모리 셀들의 수가 임계값 이하인지 판별하는 것을 포함한다. 낮은 문턱 전압을 갖는 메모리 셀들의 수가 임계값 이하이면, 프로그램 패스가 판별될 수 있다. 낮은 문턱 전압을 갖는 메모리 셀들의 수가 임계값보다 크면, 프로그램 페일이 판별될 수 있다. 임계값은 0 또는 양의 정수일 수 있다.
프로그램 검증이 수행되는 횟수는 메모리 셀들이 프로그램되는 목표 상태들에 따라 결정된다. 예를 들어, 하나의 메모리 셀에 3-비트가 기입될 때에, 프로그램 동작(PGM)이 수행된 하나의 메모리 셀은 8개의 상태들, 즉 소거 상태(E) 및 제1 내지 제7 프로그램 상태들(P1~P7) 중 하나를 갖게 된다. 프로그램 검증 시에, 메모리 셀들(MC)은 제1 내지 제7 프로그램 상태들(P1~P7)에 각각 대응하는 제1 내지 제7 프로그램 검증 전압들(VFY1~VFY7)을 이용하여 검증된다. 즉, 하나의 메모리 셀에 N-비트가 기입될 때에, 메모리 셀들(MC)은 제1 내지 제(2^N-1) 프로그램 상태들에 각각 대응하는 제1 내지 제(2^N-1) 프로그램 검증 전압들을 이용하여 검증될 수 있다.
소거 상태(E)를 유지하여야 하는 메모리 셀들은 프로그램 금지된다.
제1 프로그램 상태(P1)로 프로그램되는 메모리 셀들은 제1 검증 전압(VFY1)보다 높은 문턱 전압들을 갖도록 프로그램된다. 예를 들어, 제1 프로그램 상태(P1)로 프로그램되는 메모리 셀들 중 제1 검증 전압(VFY1)보다 낮은 문턱 전압을 갖는 메모리 셀들의 수가 제1 임계값 이하일 때, 제1 프로그램 상태(P1)로 프로그램되는 메모리 셀들은 프로그램 패스로 판별된다.
제2 프로그램 상태(P2)로 프로그램되는 메모리 셀들은 제2 검증 전압(VFY2)보다 높은 문턱 전압들을 갖도록 프로그램된다. 예를 들어, 제2 프로그램 상태(P2)로 프로그램되는 메모리 셀들 중 제2 검증 전압(VFY2)보다 낮은 문턱 전압을 갖는 메모리 셀들의 수가 제2 임계값 이하일 때, 제2 프로그램 상태(P2)로 프로그램되는 메모리 셀들은 프로그램 패스로 판별된다.
제3 프로그램 상태(P3)로 프로그램되는 메모리 셀들은 제3 검증 전압(VFY3)보다 높은 문턱 전압들을 갖도록 프로그램된다. 예를 들어, 제3 프로그램 상태(P3)로 프로그램되는 메모리 셀들 중 제3 검증 전압(VFY3)보다 낮은 문턱 전압을 갖는 메모리 셀들의 수가 제3 임계값 이하일 때, 제3 프로그램 상태(P3)로 프로그램되는 메모리 셀들은 프로그램 패스로 판별된다.
제4 프로그램 상태(P4)로 프로그램되는 메모리 셀들은 제4 검증 전압(VFY4)보다 높은 문턱 전압들을 갖도록 프로그램된다. 예를 들어, 제4 프로그램 상태(P4)로 프로그램되는 메모리 셀들 중 제4 검증 전압(VFY4)보다 낮은 문턱 전압을 갖는 메모리 셀들의 수가 제4 임계값 이하일 때, 제4 프로그램 상태(P4)로 프로그램되는 메모리 셀들은 프로그램 패스로 판별된다.
제5 프로그램 상태(P5)로 프로그램되는 메모리 셀들은 제5 검증 전압(VFY5)보다 높은 문턱 전압들을 갖도록 프로그램된다. 예를 들어, 제5 프로그램 상태(P5)로 프로그램되는 메모리 셀들 중 제5 검증 전압(VFY5)보다 낮은 문턱 전압을 갖는 메모리 셀들의 수가 제5 임계값 이하일 때, 제5 프로그램 상태(P5)로 프로그램되는 메모리 셀들은 프로그램 패스로 판별된다.
제6 프로그램 상태(P6)로 프로그램되는 메모리 셀들은 제6 검증 전압(VFY6)보다 높은 문턱 전압들을 갖도록 프로그램된다. 예를 들어, 제6 프로그램 상태(P6)로 프로그램되는 메모리 셀들 중 제6 검증 전압(VFY6)보다 낮은 문턱 전압을 갖는 메모리 셀들의 수가 제6 임계값 이하일 때, 제6 프로그램 상태(P6)로 프로그램되는 메모리 셀들은 프로그램 패스로 판별된다.
제7 프로그램 상태(P7)로 프로그램되는 메모리 셀들은 제7 검증 전압(VFY7)보다 높은 문턱 전압들을 갖도록 프로그램된다. 예를 들어, 제7 프로그램 상태(P7)로 프로그램되는 메모리 셀들 중 제7 검증 전압(VFY7)보다 낮은 문턱 전압을 갖는 메모리 셀들의 수가 제7 임계값 이하일 때, 제7 프로그램 상태(P7)로 프로그램되는 메모리 셀들은 프로그램 패스로 판별된다.
제1 내지 제7 임계값들 각각은 0 또는 양의 정수일 수 있다.
제1 내지 제7 프로그램 상태들(P1~P7)이 프로그램 패스이면, 프로그램 동작이 종료된다. 제1 내지 제7 프로그램 상태들(P1~P7) 중 적어도 하나가 프로그램 페일이면, 다음 프로그램 루프가 수행될 수 있다. 다음 프로그램 루프에서, 프로그램 전압의 레벨이 증가될 수 있다.
메모리 셀들(MC)에서 소거 동작(ERS)이 수행되면, 메모리 셀들(MC)의 문턱 전압들은 제1 그래프(G1)에 도시된 바와 같이 변화한다. 소거 동작(ERS)은 복수의 소거 루프들을 포함한다. 각 소거 루프는 소거 및 소거 검증을 포함한다. 소거는 메모리 셀들(MC)의 제어 게이트들에 접지 전압 또는 접지 전압과 유사한 레벨을 갖는 저전압들을 인가하고, 메모리 셀들(MC)의 채널들에 소거 전압을 인가하는 것을 포함한다.
소거 검증은 소거 검증 읽기 및 패스-페일 체크를 포함한다. 소거 검증 읽기는 소거된 메모리 셀들을 비트 라인들(BL1, BL2) 및 공통 소스 라인(CSL)과 전기적으로 연결하고, 소거된 메모리 셀들의 제어 게이트들에 소거 검증 전압(VFYE)을 인가함으로써 소거된 메모리 셀들을 읽는 것을 포함한다. 패스-페일 체크는 소거 검증 읽기의 결과에 따라, 소거 검증 전압(VFYE)보다 높은 문턱 전압을 갖는 메모리 셀들의 수가 임계값 이하인지 판별하는 것을 포함한다. 높은 문턱 전압을 갖는 메모리 셀들의 수가 임계값 이하이면, 소거 패스가 판별될 수 있다. 높은 문턱 전압을 갖는 메모리 셀들의 수가 임계값보다 크면, 소거 페일이 판별될 수 있다. 임계값은 0 또는 양의 정수일 수 있다.
도 3의 제2 그래프(G2)에서, 소거 상태(E) 및 프로그램 상태들(P1~P7) 각각의 문턱 전압 산포 범위는 인접한 상태들의 문턱 전압 산포 범위들과 겹치는(overlap) 것으로 도시되어 있다. 문턱 전압 산포 범위들이 겹치는 것은 메모리 셀들의 특성 차이(variation)로 인해 발생할 수 있으며, 에러 검출 및 정정 스킴에 의해 정정 가능한 범위로 제어될 수 있다.
도 1 및 도 2를 참조하여 설명된 바와 같이, 소거 동작은 메모리 블록(BLKa)의 단위로 수행될 수 있다. 도 2에 도시된 바와 같은 3차원 구조를 갖는 메모리 블록들에서, 메모리 블록들 사이의 특성 차이(variation)가 존재하는 것이 관측되고 있다. 메모리 블록들 사이의 특성 차이로 인해, 소거 동작이 수행된 메모리 블록들 사이의 문턱 전압들의 산포 정도에 차이가 발생할 수 있다.
도 4는 소거 동작이 수행된 메모리 블록들의 문턱 전압들의 산포 차이의 예를 보여주는 그래프이다. 도 4에서, 가로 축은 메모리 셀들의 문턱 전압들(Vth)을 가리키고, 세로 축은 메모리 셀들의 수를 가리킨다.
도 1, 도 2 및 도 4를 참조하면, 제1 메모리 블록(BLK1)의 메모리 셀들(MC)의 문턱 전압들이 실선으로 도시되고, 제2 메모리 블록(BLK2)의 메모리 셀들(MC)의 문턱 전압들이 점선으로 도시된다.
소거 동작 시에, 제1 메모리 블록(BLK1)의 메모리 셀들(MC) 및 제2 메모리 블록(BLK2)의 메모리 셀들(MC) 각각은 소거 검증 전압(VFYE)을 이용하여 소거 검증된다. 그러나, 동일한 소거 검증 전압(VFYE)을 이용하여 소거 동작이 수행되어도, 제1 메모리 블록(BLK1)의 메모리 셀들(MC)의 문턱 전압들의 산포 정도와 제2 메모리 블록(BLK2)의 메모리 셀들(MC)의 문턱 전압들의 산포 정도는 다를 수 있다.
예를 들어, 제1 메모리 블록(BLK1)의 메모리 셀들(MC)의 문턱 전압 들의 산포폭은 제2 메모리 블록(BLK2)의 메모리 셀들(MC)의 문턱 전압들의 산포폭보다 클 수 있다. 예시적으로, 제1 메모리 블록(BLK1)의 메모리 셀들(MC)은 제2 메모리 블록(BLK2)의 메모리 셀들(MC)보다 빠르게 소거되는 패스트 셀들일 수 있다.
도 5는 도 4의 제1 메모리 블록(BLK1)의 메모리 셀들(MC) 및 제2 메모리 블록(BLK2)의 메모리 셀들(MC)에서 프로그램 동작이 수행된 때의 문턱 전압들을 보여준다. 도 5에서, 가로 축은 메모리 셀들(MC)의 문턱 전압들을 가리키고, 세로 축은 메모리 셀들의 수를 가리킨다.
도 1, 도 2 및 도 5를 참조하면, 제1 메모리 블록(BLK1) 또는 제2 메모리 블록(BLK2)의 메모리 셀들(MC) 중에서 제1 검증 전압(VFY1)을 이용하여 제1 프로그램 상태(P1)로 프로그램된 메모리 셀들의 문턱 전압 산포가 도시되어 있다.
소거 상태(E)의 메모리 셀들의 문턱 전압 산포가 제1 메모리 블록(BLK1)의 메모리 셀들(MC)의 문턱 전압 산포의 형태를 갖는 경우, 소거 상태(E)의 메모리 셀들과 제1 프로그램 상태(P1)의 메모리 셀들이 겹치는(overlap) 영역은 제1 영역(A1)이다. 즉, 프로그램 동작이 수행된 후에, 소거 상태(E) 및 제1 프로그램 상태(P1)의 메모리 셀들은 제1 영역(A1)에 해당하는 에러를 갖는다.
소거 상태(E)의 메모리 셀들의 문턱 전압 산포가 제2 메모리 블록(BLK2)의 메모리 셀들(MC)의 문턱 전압 산포의 형태를 갖는 경우, 소거 상태(E)의 메모리 셀들과 제1 프로그램 상태(P1)의 메모리 셀들이 겹치는(overlap) 영역은 제1 영역(A1) 및 제2 영역(A2)이다. 즉, 프로그램 동작이 수행된 후에, 소거 상태(E) 및 제1 프로그램 상태(P1)의 메모리 셀들은 제1 영역(A1) 및 제2 영역(A2)에 해당하는 에러를 갖는다.
상술된 바와 같이, 소거 상태(E)의 메모리 셀들의 문턱 전압 산포가 제2 메모리 블록(BLK2)의 메모리 셀들(MC)의 문턱 전압 산포와 같이 나타나는 경우, 프로그램 동작이 수행된 후에 더 많은 수의 에러가 발생한다. 따라서, 이와 같은 현상을 방지하기 위하여, 본 발명의 실시 예에 따른 에러 제어기(EC)는, 소거 동작이 수행된 후에, 제2 메모리 블록(BLK2)의 메모리 셀들(MC)의 문턱 전압 산포의 형태를 갖는지를 모니터 하는 모니터 읽기를 수행한다. 모니터 읽기의 결과에 따라, 소거 제어기(EC)는 추가 소거 전압을 인가할지를 결정할 수 있다.
도 6은 본 발명의 실시 예에 따른 불휘발성 메모리 장치(110)의 동작 방법을 보여주는 순서도이다. 도 1, 도 2 및 도 6을 참조하면, S110 단계에서, 선택된 메모리 블록(BLKa)의 메모리 셀들(MC)에 소거 전압이 인가된다. 예를 들어, 제어 로직 회로(119)는 선택된 메모리 블록의 메모리 셀들(MC)의 채널들에 소거 전압을 인가할 수 있다. S110 단계는 소거 루프의 소거에 해당할 수 있다.
S120 단계에서, 소거된 메모리 셀들에 대해 소거 검증 전압(VFYE)을 이용하여 검증 읽기가 수행된다. 검증 읽기의 결과는 패스-페일 체크 회로(PFC)로 전달된다.
S130 단계에서, 패스-페일 체크 회로(PFC)는 오프-셀들의 수를 카운트한다. S140 단계에서, 패스-페일 체크 회로(PFC)는 소거 패스인지 판별한다. 예를 들어, 오프-셀들의 수가 임계값 이하이면, 패스-페일 체크 회로(PFC)는 소거 패스를 판별할 수 있다. 오프-셀들의 수가 임계값보다 크면, 패스-페일 체크 회로(PFC)는 소거 페일을 판별할 수 있다.
소거 페일이 판별되면, S150 단계에서, 제어 로직(119)은 소거 전압을 증가시킨다. 이후에, S110 단계가 다시 수행된다. 소거 패스가 판별되면, S160 단계가 수행된다.
S110 단계 내지 S140 단계는 하나의 소거 루프를 형성할 수 있다. S110 단계는 소거 루프의 소거에 해당하고, S120 단계 내지 S140 단계는 소거 루프의 소거 검증에 해당할 수 있다. S120 단계는 소거 검증의 검증 읽기에 해당하고, S130 단계 및 S140 단계는 소거 검증의 패스-페일 체크에 해당할 수 있다.
소거 패스가 판별된 후에, S160 단계에서, 제어 로직(119)은 소거 동작이 수행된 메모리 셀들을 모니터 한다. 예를 들어, 제어 로직(119)은 소거 동작이 수행된 메모리 셀들의 문턱 전압 산포가 도 4 및 도 5의 제2 메모리 블록(BLK2)의 메모리 셀들의 문턱 전압 산포와 유사한 형태를 갖는지 모니터 할 수 있다. 소거 동작이 수행된 메모리 셀들의 문턱 전압 산포가 도 4 및 도 5의 제2 메모리 블록(BLK2)의 메모리 셀들의 문턱 전압 산포와 유사한 형태를 갖는 경우, 제어 로직(119)은 소거 동작이 수행된 메모리 셀들이 비정상 상태(abnormal state)인 것으로 판별할 수 있다. 소거 동작이 수행된 메모리 셀들의 문턱 전압 산포가 도 4 및 도 5의 제1 메모리 블록(BLK1)의 메모리 셀들의 문턱 전압 산포와 유사한 형태를 갖는 경우, 제어 로직(119)은 소거 동작이 수행된 메모리 셀들이 정상 상태(normal state)인 것으로 판별할 수 있다.
S170 단계에서, 소거 동작이 수행된 메모리 셀들이 정상 상태이면, 추가 동작은 수행되지 않는다. 소거 동작이 수행된 메모리 셀들이 비정상 상태이면, S180 단계에서, 제어 로직(119)은 소거 동작이 수행된 메모리 셀들에 추가 소거 전압을 인가할 수 있다. 예를 들어, 제어 로직(119)은 메모리 셀들의 제어 게이트들에 접지 전압 또는 접지 전압과 유사한 레벨을 갖는 저전압들을 인가하고, 채널들에 추가 소거 전압을 인가할 수 있다. 추가 소거 전압은 소거 동작 시의 마지막 소거 루프의 소거 전압과 동일한 레벨, 적은 레벨 또는 높은 레벨을 가질 수 있다. 예시적으로, 제어 로직(119)은 추가 소거 전압을 인가한 후에 검증 읽기와 같은 후속 동작을 수행하지 않고, 소거 동작과 연관된 모든 동작들을 종료할 수 있다.
도 7은 소거 동작이 수행된 메모리 셀들을 모니터 하는 방법을 보여주는 순서도이다. 도 1, 도 2 및 도 7을 참조하면, S210 단계에서, 제어 로직은 모니터 전압(VFYM)을 이용하여 모니터 읽기를 수행하도록 행 디코더 회로(113) 및 페이지 버퍼 회로(115)를 제어할 수 있다. 예를 들어, 행 디코더 회로(113)는 워드 라인들(WL1~WL6)에 모니터 전압(VFYM)을 인가할 수 있다. 페이지 버퍼 회로(115)는 비트 라인들(BL1, BL2)에 전원 전압을 인가할 수 있다. 메모리 셀들(MC) 중에서 모니터 전압(VFYM)보다 낮은 문턱 전압들을 갖는 메모리 셀들은 턴-온 될 수 있다. 메모리 셀들(MC) 중에서 모니터 전압(VFYM) 이상의 문턱 전압들을 갖는 메모리 셀들은 턴-오프 될 수 있다.
하나의 비트 라인에 연결된 메모리 셀들 중에서 적어도 하나의 메모리 셀이 턴-오프 되면, 페이지 버퍼 회로(115)는 해당 비트 라인과 연관하여 오프-셀의 정보를 저장할 수 있다. 하나의 비트 라인에 연결된 메모리 셀들이 모두 턴-온 되면, 페이지 버퍼 회로(115)는 해당 비트 라인과 연관하여 온-셀의 정보를 저장할 수 있다. 페이지 버퍼 회로(115)는 오프-셀들의 정보 및 온-셀들의 정보를 포함하는 모니터 읽기의 결과를 패스-페일 체크 회로(PFC)로 전송할 수 있다.
S220 단계에서, 패스-페일 체크 회로(PFC)는 오프 셀들(또는 온-셀들)의 수를 카운트할 수 있다.
예시적으로, S210 단계 및 S220 단계는 복수 회 수행될 수 있다. 예를 들어, 메모리 블록(BLKa)의 메모리 셀들(MC) 중에서 제1 그룹의 메모리 셀들이 선택되고, 선택된 제1 그룹의 메모리 셀들에 대해 S210 단계 및 S220 단계가 수행될 수 있다. 메모리 블록(BLKa)의 메모리 셀들(MC) 중에서 제2 그룹의 메모리 셀들이 선택되고, 선택된 제2 그룹의 메모리 셀들에 대해 S210 단계 및 S220 단계가 수행될 수 있다. S210 단계 및 S220 단계가 복수 회 수행되는 동안, 패스-페일 체크 회로(PFC)는 오프-셀들(또는 온-셀들)의 수를 누산할 수 있다.
예시적으로, 각 그룹은 하나의 플레인의 메모리 셀들, 하나의 열의 메모리 셀들 하나의 높이의 메모리 셀들, 또는 하나의 물리 페이지의 메모리 셀들을 포함할 수 있다.
S230 단계에서, 패스-페일 체크 회로(PFC)는 카운트 값이 제1 문턱값(TH1) 보다 작은지(또는 제2 문턱값(TH2) 보다 큰지) 판별할 수 있다. 예를 들어, 패스-페일 체크 회로(PFC)가 오프-셀들을 카운트한 때에, 패스-페일 체크 회로(PFC)는 카운트 값이 제1 문턱값(TH1)보다 작은지 판별할 수 있다. 패스-페일 체크 회로(PFC)가 온-셀들을 카운트한 때에, 패스-페일 체크 회로(PFC)는 카운트 값이 제2 문턱값(TH2)보다 큰지 판별할 수 있다.
카운트 값이 제1 문턱값(TH1) 보다 크면(또는 제2 문턱값(TH2)보다 작으면), S240 단계에서, 소거 동작이 수행된 메모리 셀들(MC)은 정상 상태(normal state)로 판별된다. 카운트 값이 제1 문턱값(TH1)보다 작지 않으면(또는 제2 문턱값(TH2)보다 크지 않으면), S250 단계에서, 소거 동작이 수행된 메모리 셀들(MC)은 비정상 상태(abnormal state)로 판별된다.
도 8은 모니터 읽기의 결과에 따라 오프-셀들이 카운트되는 예를 보여준다. 도 8은 모니터 전압(VFYM), 제3 영역(A3) 및 제4 영역(A4)을 더 도시하는 것 외에는 도 4와 동일하며, 따라서 중복되는 설명은 생략된다.
도 2, 도 7 및 도 8을 참조하면, 모니터 전압(VFYM)은 소거 검증 전압(VFYE)보다 낮을 수 있다. 모니터 전압(VFYM)을 이용하여 읽기가 수행되면, 제1 메모리 블록(BLK1)의 메모리 셀들의 문턱 전압 산포에서 제3 영역(A3)에 해당하는 메모리 셀들이 오프-셀들로 판별된다. 제2 메모리 블록(BKL2)의 메모리 셀들의 문턱 전압 산포에서 제3 영역(A3) 및 제4 영역(A4)에 해당하는 메모리 셀들이 오프-셀들로 판별된다. 따라서, 제1 문턱값(TH1)이 제3 영역(A3)에 해당하는 메모리 셀들의 수 및 제3 영역(A3)과 제4 영역(A4)에 해당하는 메모리 셀들의 수 사이의 값으로 결정되면, 모니터 읽기에 의해 소거 상태(E)의 메모리 셀들의 문턱 전압 산포의 정상 상태 또는 비정상 상태가 판별될 수 있다.
도 9는 모니터 읽기의 결과에 따라 온-셀들이 카운트되는 예를 보여준다. 도 9는 모니터 전압(VFYM), 제5 영역(A5) 및 제6 영역(A6)을 더 도시하는 것 외에는 도 4와 동일하며, 따라서 중복되는 설명은 생략된다.
도 2, 도 7 및 도 9를 참조하면, 모니터 전압(VFYM)은 소거 검증 전압(VFYE)보다 낮을 수 있다. 모니터 전압(VFYM)을 이용하여 읽기가 수행되면, 제1 메모리 블록(BLK1)의 메모리 셀들의 문턱 전압 산포에서 제5 영역(A5) 및 제6 영역(A6)에 해당하는 메모리 셀들이 온-셀들로 판별된다. 제2 메모리 블록(BKL2)의 메모리 셀들의 문턱 전압 산포에서 제6 영역(A6)에 해당하는 메모리 셀들이 온-셀들로 판별된다. 따라서, 제2 문턱값(TH2)이 제6 영역(A6)에 해당하는 메모리 셀들의 수 및 제5 영역(A5)과 제6 영역(A6)에 해당하는 메모리 셀들의 수 사이의 값으로 결정되면, 모니터 읽기에 의해 소거 상태(E)의 메모리 셀들의 문턱 전압 산포의 정상 상태 또는 비정상 상태가 판별될 수 있다.
도 10은 본 발명의 실시 예에 따라 소거 동작, 모니터 읽기 및 추가 소거 전압의 인가가 수행되는 과정을 보여주는 타이밍도이다. 도 10의 그래프에서 가로 축은 시간(T)을 가리키고, 세로 축은 메모리 셀들(MC)에 인가되는 전압(V)을 가리킨다. 그래프의 하단에, 메모리 셀들(MC)에 인가되는 전압(V)과 연관되어 수행되는 작업들이 도시되어 있다.
도 1, 도 2 및 도 10을 참조하면, 각 소거 루프는 소거 및 소거 검증을 포함한다. 소거는 메모리 셀들(MC)에 소거 전압(VERS)을 인가하는 것을 포함한다. 소거 검증은 검증 읽기 및 패스-페일 체크를 포함한다. 검증 일기는 메모리 셀들(MC)에 소거 검증 전압(VFYE)을 인가하는 것을 포함한다. 패스-페일 체크는 소거 검증 읽기의 결과에 따라 오프-셀들의 수를 카운트하고, 카운트 값에 따라 소거 패스 또는 소거 페일을 판별하는 것을 포함한다.
패스-페일 체크 시에 소거 페일이 판별되면, 다음 소거 루프가 수행된다. 다음 소거 루프가 수행될 때에, 소거 전압(VERS)이 증가된다.
패스-페일 체크 시에 소거 패스가 판별되면, 모니터가 수행된다. 모니터는 모니터 읽기 및 모니터 체크를 포함한다. 수행된다. 모니터 읽기는 모니터 전압(VFYM)을 메모리 셀들(MC)에 인가하는 것을 포함한다. 모니터 체크는 모니터 읽기의 결과에 따라, 오프-셀들(또는 온-셀들)의 수를 카운트하고, 카운트 값에 따라 메모리 셀들(MC)의 문턱 전압 산포가 정상 상태(normal state)인지 비정상 상태(abnormal state)인지 판별하는 것을 포함한다.
모니터의 결과에 따라, 메모리 셀들(MC)이 비정상 상태로 판별되면, 메모리 셀들(MC)에 추가 소거 전압(VERS')이 인가된다. 예를 들어, 소거 대상인 메모리 블록의 모든 메모리 셀들의 채널들에 추가 소거 전압(VERS')이 인가될 수 있다. 추가 소거 전압(VERS')은 마지막 소거 루프의 소거 전압(VERS)과 동일한 레벨, 더 적은 레벨 또는 더 높은 레벨을 가질 수 있다.
모니터의 결과에 따라, 메모리 셀들(MC)이 정상 상태로 판별되면, 메모리 셀들(MC)에 추가 소거 전압은 인가되지 않고, 소거 동작과 연관된 프로세스가 종료된다.
도 11은 도 6의 동작 방법의 응용 예를 보여주는 순서도이다. 도 1, 도 2 및 도 11을 참조하면, S310 단계에서, 메모리 셀들에 소거 전압이 인가된다. S320 단계에서, 소거 검증 전압(VFYE)을 이용하여 검증 읽기가 수행된다. S310 단계 및 S320 단계는 S110 단계 및 S120 단계와 유사하게 수행된다.
S330 단계에서, 패스 페일 체크 회로(PFC)가 검증 읽기의 결과에 따라 온-셀들을 카운트하는 동안, 제어 로직(119)은 모니터 전압(VFYM)을 이용하여 모니터 읽기를 수행하도록 행 디코더 회로(113) 및 페이지 버퍼 회로(115)를 제어한다. 온-셀들의 카운트는 S130 단계와 유사하게 수행될 수 있다. 모니터 읽기는 S210 단계와 유사하게 수행될 수 있다.
S340 단계에서, 오프-셀들의 카운트 결과에 따라 소거 패스 또는 소거 페일이 판별된다. 소거 페일이 판별되면 S350 단계에서 소거 전압이 증가된 후에 S310 단계가 수행된다. 소거 페일이 판별되면, 모니터 읽기의 결과는 무시되고, 페이지 버퍼 회로(115)가 리셋될 수 있다. 소거 패스가 판별되면 S360 단계가 수행된다. S340 단계 및 S350 단계는 S140 단계 및 S150 단계와 유사하게 수행된다.
소거 패스가 판별되면, 패스-페일 체크 회로(PFC)는 페이지 버퍼 회로(115)로부터 모니터 읽기의 결과를 수신한다. S360 단계에서, 패스-페일 체크 회로(PFC)는 오프-셀들(또는 온-셀들)의 수를 카운트한다. S370 단계에서, 패스-페일 체크 회로(PFC)는 값을 제1 문턱값(TH1) 또는 제2 문턱값(TH2)과 비교한다. 카운트 값이 제1 문턱값(TH1)보다 작으면(또는 제2 문턱값(TH2)보다 크면), S380 단계에서, 패스-페일 체크 회로(PFC)는 정상 상태를 판별한다. 카운트 값이 제1 문턱값(TH1)보다 작지 않으면(또는 제2 문턱값(TH2)보다 크지 않으면), S390 단계에서, 패스-페일 체크 회로(PFC)는 비정상 상태를 판별한다. S360 단계 내지 S390 단계는 S220 단계 내지 S250 단계와 유사하게 수행된다.
도 12는 도 11의 응용 예에 따라 소거 동작, 모니터 읽기 및 추가 소거 전압의 인가가 수행되는 과정을 보여주는 타이밍도이다. 도 12의 그래프에서 가로 축은 시간(T)을 가리키고, 세로 축은 메모리 셀들(MC)에 인가되는 전압(V)을 가리킨다. 그래프의 하단에, 메모리 셀들(MC)에 인가되는 전압(V)과 연관되어 수행되는 작업들이 도시되어 있다.
도 1, 도 2 및 도 12를 참조하면, 각 소거 루프는 소거 및 소거 검증을 포함한다. 소거는 메모리 셀들(MC)에 소거 전압(VERS)을 인가하는 것을 포함한다. 소거 검증은 검증 읽기 및 패스-페일 체크를 포함한다. 검증 일기는 메모리 셀들(MC)에 소거 검증 전압(VFYE)을 인가하는 것을 포함한다. 패스-페일 체크는 소거 검증 읽기의 결과에 따라 오프-셀들의 수를 카운트하고, 카운트 값에 따라 소거 패스 또는 소거 페일을 판별하는 것을 포함한다.
패스-페일 체크가 수행되는 동안, 모니터 전압(VFYM)을 이용한 모니터 읽기가 병렬적으로 수행될 수 있다. 예시적으로, 모니터 읽기는 소거 루프의 일부로 포함될 수 있다.
패스-페일 체크 시에 소거 페일이 판별되면, 다음 소거 루프가 수행된다. 다음 소거 루프가 수행될 때에, 소거 전압(VERS)이 증가된다. 또한, 모니터 전압(VFYM)을 이용한 모니터 읽기의 결과는 무시된다.
패스-페일 체크 시에 소거 패스가 판별되면, 모니터 체크가 수행된다. 수행된다. 모니터 체크는 모니터 읽기의 결과에 따라, 오프-셀들(또는 온-셀들)의 수를 카운트하고, 카운트 값에 따라 메모리 셀들(MC)의 문턱 전압 산포가 정상 상태(normal state)인지 비정상 상태(abnormal state)인지 판별하는 것을 포함한다.
모니터 체크의 결과에 따라, 메모리 셀들(MC)이 비정상 상태로 판별되면, 메모리 셀들(MC)에 추가 소거 전압(VERS')이 인가된다. 예를 들어, 소거 대상인 메모리 블록의 모든 메모리 셀들의 채널들에 추가 소거 전압(VERS')이 인가될 수 있다. 추가 소거 전압(VERS')은 마지막 소거 루프의 소거 전압(VERS)과 동일한 레벨, 더 적은 레벨 또는 더 높은 레벨을 가질 수 있다.
모니터 체크의 결과에 따라, 메모리 셀들(MC)이 정상 상태로 판별되면, 메모리 셀들(MC)에 추가 소거 전압은 인가되지 않고, 소거 동작과 연관된 프로세스가 종료된다.
도 10을 참조하여 설명된 타이밍도와 달리, 도 12의 타이밍도에서 패스-페일 체크가 수행되는 동안 모니터 읽기가 수행된다. 모니터 읽기는 패스-페일 체크와 병렬적으로 수행되므로, 모니터 읽기를 수행함에 따라 추가 소거 루프가 지연되지 않는다. 또한, 소거 패스가 판별된 때에, 모니터 읽기를 별도로 수행할 필요 없이 모니터-체크로 바로 진입한다. 따라서, 추가 소거 전압(VERS')을 인가할지를 판단하는 시간이 단축된다.
도 13은 불휘발성 메모리 장치(110)가 비정상 정보를 관리하는 방법을 보여주는 순서도이다. 도 1, 도 2 및 도 13을 참조하면, S410 단계에서, 불휘발성 메모리 장치(110)는 선택된 메모리 블록의 메모리 셀들에 대해 소거 동작을 수행할 수 있다.
S420 단계에서, 불휘발성 메모리 장치는 선택된 메모리 블록이 비정상 상태인지 판별한다. 예를 들어, S420 단계는 도 6, 도 7 및 도 11을 참조하여 설명된 모니터 체크가 종료된 후에 수행될 수 있다. 선택된 메모리 블록이 정상 상태이면, 불휘발성 메모리 장치는 비정상 정보와 연관된 후속 동작을 수행하지 않는다. 선택된 메모리 블록이 비정상 상태이면, S430 단계가 수행된다.
S430 단계에서, 불휘발성 메모리 장치(110)는 선택된 메모리 블록이 비정상 상태임을 가리키는 비정상 정보를 저장할 수 있다. 비정상 정보는 선택된 메모리 블록의 메모리 셀들 중 스페어 정보를 저장하도록 구성되는 스페어 메모리 셀들, 메타 정보를 저장하도록 구성되는 메타 메모리 블록의 메모리 셀들, 또는 제어 로직(119) 내부의 레지스터에 저장될 수 있다. 비정상 정보는 선택된 메모리 블록의 어드레스와 연관되어 저장될 수 있다.
S440 단계에서, 불휘발성 메모리 장치(110)는 비정상 정보와 연관된 메모리 블록의 후속하는 소거 동작들에서 비정상 정보를 사용할 수 있다. 예를 들어, 불휘발성 메모리 장치(110)는 외부 장치(예를 들어 컨트롤러)로부터 수신되는 소거 커맨드 및 어드레스에 기반하여 소거 대상인 제2 메모리 블록을 선택할 수 있다. 불휘발성 메모리 장치(110)는 선택된 제2 메모리 블록과 연관된 비정상 정보가 메모리 셀 어레이(111) 또는 제어 로직(119)에 저장되어 있는지 판별할 수 있다. 선택된 제2 메모리 블록과 연관된 비정상 정보가 저장되어 있으면, 불휘발성 메모리 장치(110)는 선택된 제2 메모리 블록에 대해 소거 동작을 수행한 후에 또는 소거 동작을 수행하는 동안, 모니터 읽기를 수행하지 않을 수 있다. 소거 동작을 수행한 후에, 불휘발성 메모리 장치(110)는 모니터 체크를 수행하지 않고, 추가 소거 전압을 인가할 수 있다.
선택된 제2 메모리 블록과 연관된 비정상 정보가 저장되어 있지 않으면, 불휘발성 메모리 장치(110)는 도 6 내지 도 12를 참조하여 설명된 바에 따라 소거 동작 및 그와 연관된 프로세스, 즉 모니터 읽기, 모니터 체크 및 모니터 체크의 결과에 따란 선택적은 추가 소거 전압의 인가를 수행할 수 있다.
도 14는 불휘발성 메모리 장치(110)가 비정상 정보를 삭제하는 예를 보여주는 순서도이다. 도 1, 도 2 및 도 14를 참조하면, S510 단계에서, 불휘발성 메모리 장치(110)는 비정상 정보를 초기 카운트와 함께 저장할 수 있다. 예를 들어, 초기 카운트는 양의 정수일 수 있다.
S520 단계에서, 외부 장치(예를 들어 컨트롤러)의 요청에 따라, 불휘발성 메모리 장치(110)는 비정상 정보와 연관된 메모리 블록에 대해 소거 동작을 수행할 수 있다. 저장된 비정상 정보에 응답하여, 불휘발성 메모리 장치(110)는 모니터 읽기 및 모니터 체크를 수행하지 않고, 소거 패스 후에 추가 소거 전압을 인가할 수 있다.
S530 단계에서, 불휘발성 메모리 장치(110)는 카운트를 초기 카운트로부터 감소시킬 수 있다. 예를 들어, 카운트는 '1'만큼 감소될 수 잇다.
S540 단계에서, 비정상 정보에 기반하여 소거 동작이 수행된 메모리 블록의 카운트가 '0'인지 판별된다. 카운트가 '0'이 아니면, 비정상 정보는 삭제되지 않고 감소된 채로 유지된다. 카운트가 '0'이면, S550 단계에서, 불휘발성 메모리 장치(110)는 비정상 정보 및 카운트를 삭제한다.
메모리 블록들(BLK1~BLKz)의 특성 차이(variation)는 메모리 블록들(BLK1~BLKz)의 물리적 특성 차이에 의해 발생될 뿐 아니라, 메모리 블록들(BLK1~BLKz)에 기입되는 데이터의 패턴에 의해서도 발생된다. 예를 들어, 메모리 블록(BLKa)에 특성 변형을 유발하는 변형 패턴의 데이터가 기입된 후 소거 동작이 수행되면, 메모리 블록(BLKa)의 소거 상태(E)의 문턱 전압 산포가 본래 상태로부터 변형될 수 있다. 예를 들어, 도 5의 제1 메모리 블록(BLK1)의 메모리 셀들의 문턱 전압 산포로부터 제2 메모리 블록(BLK2)의 메모리 셀들의 문턱 전압 산포로 변형될 수 있다. 이후에, 메모리 블록(BLKa)에서 정상 패턴의 데이터의 프로그램 동작 및 소거 동작이 복수 회 수행되면, 메모리 블록(BLKa)의 소거 상태(E)의 문턱 전압 산포가 본래 상태로 복원될 수 있다. 예를 들어, 도 5의 제2 메모리 블록(BLK2)의 메모리 셀들의 문턱 전압 산포로부터 제1 메모리 블록(BLK1)의 메모리 셀들의 문턱 전압 산포로 복원될 수 있다.
따라서, 도 14를 참조하여 설명된 바와 같이, 특정한 메모리 블록이 비정상 상태로 판별된 후에 프로그램 동작과 소거 동작이 초기 카운트만큼 수행된 때에 비정상 정보를 삭제하면, 특정한 메모리 블록의 문턱 전압 산포가 복원된 후에도 추가 소거 전압이 인가되는 것이 방지될 수 있다.
예시적으로, 정상 패턴은 임계값 이상의 임의성의 정도(degree of randomness)를 갖는 패턴이고, 변형 패턴은 임계값보다 작은 임의성의 정도를 갖는 패턴일 수 있다.
도 15는 불휘발성 메모리 장치(110)가 비정상 정보를 관리하는 응용 예를 보여주는 순서도이다. 도 1, 도 2 및 도 15를 참조하면, S610 단계에서, 불휘발성 메모리 장치(110)는 선택된 메모리 블록에 대해 소거 동작을 수행할 수 있다. 불휘발성 메모리 장치(110)는 소거 동작과 연관하여 모니터 읽기, 모니터 체크 및 모니터 체크의 결과에 따른 선택적은 추가 소거 전압의 인가를 수행할 수 있다.
S620 단계에서, 불휘발성 메모리 장치(110)는 선택된 메모리 블록이 비정상 상태로 판별된 횟수가 제3 문턱값(TH3)보다 큰지 판별할 수 있다. 예를 들어, 불휘발성 메모리 장치(110)는 선택된 메모리 블록이 연속적으로 비정상 상태로 판별된 횟수 또는 연속성과 관계 없이 비정상 상태로 판별된 누적 횟수를 제3 문턱값(TH3)과 비교할 수 있다.
비정상 상태로 판별된 횟수가 제3 문턱값(TH3) 이하이면, 불휘발성 메모리 장치(110)는 비정상 정보를 저장하지 않는다. 비정상 상태로 판별된 횟수가 제3 문턱값(TH3)보다 크면, S630 단계에서, 불휘발성 메모리 장치(110)는 선택된 메모리 블록과 연관된 비정상 정보를 저장할 수 있다.
예를 들어, 불휘발성 메모리 장치(110)는 비정상 정보를 저장한 후에, 도 14를 참조하여 설명된 방법에 따라 비정상 정보를 삭제할 수 있다. 다른 예로서, 불휘발성 메모리 장치(110)는 선택된 메모리 블록을 비정상 블록으로 판별하고 관리할 수 있다. 예를 들어, 비정상 블록에 대한 소거 동작은 모니터 읽기 및 모니터 체크 없이 추가 소거 전압을 인가하는 것을 수반할 수 있다.
도 16은 본 발명의 실시 예에 따른 스토리지 장치(100)를 보여주는 블록도이다. 도 16을 참조하면, 스토리지 장치(100)는 불휘발성 메모리 장치(110), 컨트롤러(120), 그리고 RAM (130)을 포함한다.
불휘발성 메모리 장치(110)는 컨트롤러(120)의 제어에 따라 쓰기, 읽기 및 소거를 수행할 수 있다. 불휘발성 메모리 장치(110)는 입출력 채널을 통해 컨트롤러(120)로부터 커맨드 및 어드레스를 수신할 수 있다. 불휘발성 메모리 장치(110)는 입출력 채널을 통해 컨트롤러(120)와 데이터를 교환할 수 있다.
불휘발성 메모리 장치(110)는 제어 채널을 통해 컨트롤러(120)와 제어 신호를 교환할 수 있다. 예를 들어, 불휘발성 메모리 장치(110)는 불휘발성 메모리 장치(110)의 복수의 불휘발성 메모리 칩들 중 적어도 하나의 불휘발성 메모리 칩을 선택하는 칩 인에이블 신호(/CE), 컨트롤러(120)로부터 입출력 채널을 통해 수신되는 신호가 커맨드임을 가리키는 커맨드 래치 인에이블 신호(CLE), 컨트롤러(120)로부터 입출력 채널을 통해 수신되는 신호가 어드레스임을 가리키는 어드레스 래치 인에이블 신호(ALE), 읽기 시에 컨트롤러(120)에 의해 생성되며 주기적으로 토글되어 타이밍을 맞추는 데에 사용되는 읽기 인에이블 신호(/RE), 커맨드 또는 어드레스가 전송될 때에 컨트롤러(120)에 의해 활성화되는 쓰기 인에이블 신호(/WE), 전원이 변화할 때에 의도하지 않은 쓰기 또는 소거를 방지하기 위해 컨트롤러(120)에 의해 활성화되는 쓰기 방지 신호(/WP), 쓰기 시에 컨트롤러(120)에 의해 생성되며 주기적으로 토글되어 입출력 채널을 통해 전달되는 데이터의 싱크를 맞추는 데에 사용되는 데이터 스트로브 신호(DQS)를 컨트롤러(120)로부터 수신할 수 있다. 예를 들어, 불휘발성 메모리 장치(110)는 불휘발성 메모리 장치(110)가 프로그램, 소거 또는 읽기 동작을 수행중인지를 가리키는 레디 및 비지 신호(R/nB), 불휘발성 메모리 장치(110)에 의해 읽기 인에이블 신호(/RE)로부터 생성되며 주기적으로 토글되어 데이터의 출력 싱크를 맞추는 데에 사용되는 데이터 스트로브 신호(DQS)를 컨트롤러(120)로 출력할 수 있다.
불휘발성 메모리 장치(110)는 플래시 메모리를 포함할 수 있다. 그러나, 불휘발성 메모리 장치(110)는 플래시 메모리를 포함하는 것으로 한정되지 않는다. 불휘발성 메모리 장치(110)는 PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FeRAM (Ferroelectric RAM) 등과 같은 다양한 불휘발성 메모리 장치들 중 적어도 하나를 포함할 수 있다.
컨트롤러(120)는 불휘발성 메모리 장치(110)를 제어하도록 구성된다. 예를 들어, 컨트롤러(120)는 불휘발성 메모리 장치(110)가 쓰기, 읽기 또는 소거를 수행하도록 입출력 채널 및 제어 채널을 통해 불휘발성 메모리 장치(110)를 제어할 수 있다.
컨트롤러(120)는 외부의 호스트 장치(미도시)의 제어에 따라 불휘발성 메모리 장치(110)를 제어할 수 있다. 예를 들어, 컨트롤러(120)는 불휘발성 메모리 장치(110)와 통신하는 포맷과 다른 포맷에 따라 외부의 호스트 장치와 통신할 수 있다. 컨트롤러(120)가 불휘발성 메모리 장치(110)와 통신하는 데이터의 단위는 외부의 호스트 장치와 통신하는 데이터의 단위와 다를 수 있다.
컨트롤러(120)는 RAM (130)을 버퍼 메모리, 캐시 메모리, 또는 동작 메모리로 사용할 수 있다. 컨트롤러(120)는 불휘발성 메모리 장치(110)를 관리하기 위해 필요한 데이터 또는 코드를 RAM (130)에 저장할 수 있다. 예를 들어, 컨트롤러(120)는 불휘발성 메모리 장치(110)를 관리하기 위해 필요한 데이터 또는 코드를 불휘발성 메모리 장치(110)로부터 읽고, RAM (130)에 로딩하여 구동할 수 있다.
RAM (130)은 DRAM (Dynamic RAM), SRAM (Static RAM), SDRAM (Synchronous DRAM), PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FeRAM (Ferroelectric RAM) 등과 같은 다양한 랜덤 액세스 메모리 장치들 중 적어도 하나를 포함할 수 있다.
불휘발성 메모리 장치(110)는 복수의 불휘발성 메모리 칩들을 포함할 수 있다. 예시적으로, 컨트롤러(120) 및 불휘발성 메모리 칩들은 채널 및 웨이(way)에 기반하여 서로 연결될 수 있다. 하나의 채널은 하나의 데이터 채널 및 하나의 제어 채널을 포함할 수 있다. 하나의 데이터 채널은 8개의 데이터 라인들을 포함할 수 있다. 하나의 제어 채널은 상술된 칩 인에이블 신호(/CE), 커맨드 래치 인에이블 신호(CLE), 어드레스 래치 인에이블 신호(ALE), 읽기 인에이블 신호(/RE), 쓰기 인에이블 신호(/WE), 쓰기 방지 신호(/WP), 그리고 레디 및 비지 신호(R/nB)를 전송하는 제어 라인들을 포함할 수 있다.
하나의 채널에 연결된 불휘발성 메모리 칩들은 웨이를 형성할 수 있다. 하나의 채널에 n개의 불휘발성 메모리 칩들이 연결되면, n-웨이(n-way)를 형성할 수 있다. 하나의 웨이에 속한 불휘발성 메모리 칩들은 데이터 라인들, 그리고 커맨드 래치 인에이블 신호(CLE), 어드레스 래치 인에이블 신호(ALE), 읽기 인에이블 신호(/RE), 쓰기 인에이블 신호(/WE), 그리고 쓰기 방지 신호(/WP)를 전송하는 제어 라인들을 공유할 수 있다. 하나의 웨이에 속한 불휘발성 메모리 칩들 각각은 칩 인에이블 신호(/CE), 그리고 레디 및 비지 신호(R/nB)를 전송하는 전용의 제어 라인들을 통해 컨트롤러(120)와 통신할 수 있다.
컨트롤러(120)는 하나의 채널에 연결된 n-웨이의 불휘발성 메모리 칩들을 교대로 액세스할 수 있다. 컨트롤러(120)는 서로 다른 채널들에 연결된 불휘발성 메모리 칩들을 독립적으로 액세스할 수 있다. 컨트롤러(120)는 서로 다른 채널에 연결된 불휘발성 메모리 칩들을 교대로 또는 동시에 액세스할 수 있다.
예시적으로, 불휘발성 메모리 칩들은 와이드IO (Wide IO) 형태로 컨트롤러(120)와 연결될 수 있다. 예를 들어, 서로 다른 채널들에 연결된 불휘발성 메모리 칩들이 하나의 칩 인에이블 신호(/CE)의 제어 라인을 공유할 수 있다. 하나의 칩 인에이블 신호(/CE)의 제어 라인을 공유하는 불휘발성 메모리 칩들은 동시에 액세스될 수 있다. 서로 다른 채널들의 데이터 라인들이 동시에 사용되므로, 넓은 입출력 대역폭이 달성될 수 있다.
스토리지 장치(100)는 솔리드 스테이트 드라이브(SSD, Solid State Drive) 또는 하드 디스크 드라이브(HDD, Hard Disk Drive)를 포함할 수 있다. 스토리지 장치(100)는 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), USB (Universal Serial Bus) 메모리 카드, 유니버설 플래시 스토리지(UFS) 등과 같은 메모리 카드들을 포함할 수 있다. 스토리지 장치(100)는 eMMC (embedded MultiMedia Card), UFS, PPN (Perfect Page NAND) 등과 같은 실장형 메모리를 포함할 수 있다.
도 16에서, 스토리지 장치(100)는 컨트롤러(120)의 외부에 배치되는 RAM (130)을 포함하는 것으로 도시되어 있다. 그러나, 스토리지 장치(100)는 컨트롤러(120)의 외부에 배치되는 RAM (130)을 구비하지 않을 수 있다. 컨트롤러(120)는 내부의 RAM (도 9 참조)을 버퍼 메모리, 동작 메모리 또는 캐시 메모리로 사용하도록 구성될 수 있다.
불휘발성 메모리 장치(110)는 도 1 내지 도 15를 참조하여 설명된 바와 같이, 모니터 읽기, 모니터 체크 및 소거 전압의 인가를 수행할 수 있다. 불휘발성 메모리 장치(110)는 도 13 내지 도 15를 참조하여 설명된 바와 같이 비정상 정보를 관리하고, 비정상 정보에 따라 모니터 읽기 및 모니터 체크의 수행 여부를 결정할 수 있다.
예시적으로, 컨트롤러(120)는 에러 제어기(EC)를 포함할 수 있다. 에러 제어기(EC)는 불휘발성 메모리 장치(110)의 소거 동작과 연관된 모니터 읽기 및 모니터 체크의 수행 여부를 결정할 수 있다. 불휘발성 메모리 장치(110)는 컨트롤러(1200의 에러 제어기(EC)의 제어에 따라, 모니터 읽기 및 모니터 체크의 수행 여부를 결정할 수 있다.
예시적으로, 컨트롤러(120)의 에러 제어기(EC)는 비정상 정보를 관리하고, 비정상 정보에 따라 불휘발성 메모리 장치(110)를 제어할 수 있다. 불휘발성 메모리 장치(110)는 비정상 정보를 컨트롤러(120)에 제공하도록 구성될 수 있다.
도 17은 본 발명의 실시 예에 따른 스토리지 장치(100)의 동작 방법을 보여주는 순서도이다. 도 16 및 도 17을 참조하면, S710 단계에서, 컨트롤러(120)는 불휘발성 메모리 장치(110)로 제1 타입의 소거 커맨드를 전송할 수 있다. S720 단계에서, 제1 타입의 소거 커맨드에 응답하여, 불휘발성 메모리 장치(110)는 모니터 읽기를 수반하는 소거 동작을 수행할 수 있다. 예를 들어, 불휘발성 메모리 장치(110)는 소거 동작 시에 소거 패스가 판별된 후에, 모니터 읽기, 모니터 체크 및 모니터 체크의 결과에 따른 선택적인 추가 소거 전압의 인가를 수행할 수 있다.
모니터 체크의 결과가 비정상 상태를 가리키면, S720 단계에서, 불휘발성 메모리 장치(110)는 컨트롤러(120)로 비정상 정보를 전송할 수 있다. S730 단계에서, 컨트롤러(120)는 불휘발성 메모리 장치(110)로부터 수신된 비정상 정보를 저장할 수 있다.
비정상 정보가 저장된 메모리 블록에 대해 소거를 요청할 때에, S740 단계에서, 컨트롤러(120)는 제2 타입의 소거 커맨드를 불휘발성 메모리 장치(110)로 전송할 수 있다. S750 단계에서, 수신된 제2 타입의 소거 커맨드에 응답하여, 불휘발성 메모리 장치(110)는 모니터 읽기를 수반하지 않는 소거 동작을 수행할 수 잇다. 예를 들어, 불휘발성 메모리 장치(110)는 소거 동작 시에 소거 패스가 판별된 후에, 모니터 읽기 및 모니터 체크를 수행하지 않고, 추가 소거 전압의 인가를 수행할 수 있다.
예시적으로, 도 14를 참조하여 설명된 바와 같이, 컨트롤러(120)는 비정상 정보와 연관하여 카운트를 관리하고, 카운트에 따라 비정상 정보를 삭제할 수 있다.
예시적으로, 도 15를 참조하여 설명된 바와 같이, 컨트롤러(120)는 특정한 메모리 블록으로부터 비정상 정보가 문턱값 이상 수신된 때에, 해당 메모리 블록에 제2 타입의 소거 커맨드를 전송할 수 있다.
도 18은 스토리지 장치(100)가 환경 조건에 따라 모니터 읽기를 제어하는 방법을 보여주는 순서도이다. 도 16 및 도 18을 참조하면, S810 단계에서, 컨트롤러(120)는 불휘발성 메모리 장치(110)의 상태를 모니터 한다. 예를 들어, 컨트롤러(120)는 불휘발성 메모리 장치(110)의 각 메모리 블록의 프로그램-소거 횟수(program-erase cycle) 또는 각 메모리 블록에 프로그램되는 데이터의 패턴을 모니터 할 수 있다.
S820 단계에서, 컨트롤러(120)는 모니터 된 상태가 문턱 조건에 도달했는지 판별한다. 예를 들어, 컨트롤러(120)는 각 메모리 블록의 프로그램-소거 횟수가 기준값보다 큰지 판별할 수 있다. 컨트롤러(120)는 각 메모리 블록에 기입된 데이터의 패턴의 임의성의 정도(degree of randomness)가 기준값보다 작은지 판별할 수 있다.
모니터 된 상태가 문턱 조건에 도달하지 않았으면, S830 단계에서, 컨트롤러(120)는 문턱 조건에 도달하지 않은 메모리 블록의 모니터 읽기를 활성화할 수 있다. 예를 들어, 컨트롤러(120)는 문턱 조건에 도달한 메모리 블록에서 소거 동작을 수행할 때에 모니터 읽기를 함께 수행할 것을 요청하는 제어 정보를 불휘발성 메모리 장치(110)로 전달할 수 있다. 불휘발성 메모리 장치(110)는 컨트롤러(120)로부터 수신되는 제어 정보를 저장할 수 있다. 컨트롤러(120)로부터 수신된 제어 정보에 대응하는 메모리 블록의 소거 동작이 요청될 때, 불휘발성 메모리 장치(110)는 해당 메모리 블록에서 소거 동작을 수행하고, 모니터 읽기, 모니터 체크 및 모니터 체크의 결과에 따른 선택적인 추가 소거 전압의 인가를 수행할 수 있다. 다른 예로서, 컨트롤러(120)는 문턱 조건에 도달한 메모리 블록에 소거 동작을 요청할 때에, 제1 타입의 소거 커맨드(도 17 참조)를 불휘발성 메모리 장치(110)로 전송할 수 있다.
모니터 된 상태가 문턱 조건에 도달하면, S840 단계에서, 컨트롤러(120)는 문턱 조건에 도달한 메모리 블록의 모니터 읽기를 비활성화할 수 있다. 예를 들어, 컨트롤러(120)는 문턱 조건에 도달한 메모리 블록에서 소거 동작을 수행할 때에 모니터 읽기를 수행하지 않을 것을 요청하는 제어 정보를 불휘발성 메모리 장치(110)로 전달할 수 있다. 불휘발성 메모리 장치(110)는 컨트롤러(120)로부터 수신되는 제어 정보를 저장할 수 있다. 컨트롤러(120)로부터 수신된 제어 정보에 대응하는 메모리 블록의 소거 동작이 요청될 때, 불휘발성 메모리 장치(110)는 해당 메모리 블록에서 소거 동작을 수행하고, 모니터 읽기 및 모니터 체크 없이 추가 소거 전압의 인가를 수행할 수 있다. 다른 예로서, 컨트롤러(120)는 문턱 조건에 도달한 메모리 블록에 소거 동작을 요청할 때에, 제2 타입의 소거 커맨드(도 17 참조)를 불휘발성 메모리 장치(110)로 전송할 수 있다.
도 19는 본 발명의 실시 예에 따른 컨트롤러(120)를 보여주는 블록도이다. 도 16 및 도 19를 참조하면, 컨트롤러(120)는 버스(121), 프로세서(122), RAM (123), 에러 정정 블록(124), 호스트 인터페이스(125), 버퍼 컨트롤 회로(126), 그리고 메모리 인터페이스(127)를 포함한다.
버스(121)는 컨트롤러(120)의 구성 요소들 사이에 채널을 제공하도록 구성된다.
프로세서(122)는 컨트롤러(120)의 제반 동작을 제어하고, 논리 연산을 수행할 수 있다. 프로세서(122)는 호스트 인터페이스(125)를 통해 외부의 호스트 장치와 통신하고, 메모리 인터페이스(127)를 통해 불휘발성 메모리 장치(110)와 통신하고, 그리고 버퍼 제어 회로(126)를 통해 RAM (130)과 통신할 수 있다. 프로세서(122)는 RAM (123)을 동작 메모리, 캐시 메모리 또는 버퍼 메모리로 사용하여 스토리지 장치(100)를 제어할 수 있다.
RAM (123)은 프로세서(122)의 동작 메모리, 캐시 메모리 또는 버퍼 메모리로 사용될 수 있다. RAM (123)은 프로세서(122)가 실행하는 코드들 및 명령들을 저장할 수 있다. RAM (123)은 프로세서(122)에 의해 처리되는 데이터를 저장할 수 있다. RAM (123)은 SRAM (Static RAM)을 포함할 수 있다.
에러 정정 블록(124)은 에러 정정을 수행할 수 있다. 에러 정정 블록(124)은 메모리 인터페이스(127)를 통해 불휘발성 메모리 장치(110)에 기입될 데이터에 기반하여 에러 정정 인코딩을 수행할 수 있다. 에러 정정 인코딩된 데이터는 메모리 인터페이스(127)를 통해 불휘발성 메모리 장치(110)로 전달될 수 있다. 에러 정정 블록(124)은 불휘발성 메모리 장치(110)로부터 메모리 인터페이스(127)를 통해 수신되는 데이터에 대해 에러 정정 디코딩을 수행할 수 있다. 예시적으로, 에러 정정 블록(124)은 메모리 인터페이스(127)의 구성 요소로서 메모리 인터페이스(127)에 포함될 수 있다.
호스트 인터페이스(125)는 프로세서(122)의 제어에 따라, 외부의 호스트 장치와 통신하도록 구성된다. 호스트 인터페이스(125)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 통신하도록 구성될 수 있다.
버퍼 제어 회로(126)는 프로세서(122)의 제어에 따라, RAM (130)을 제어하도록 구성된다.
메모리 인터페이스(127)는 프로세서(122)의 제어에 따라, 불휘발성 메모리 장치(110)와 통신하도록 구성된다. 도 1을 참조하여 설명된 바와 같이, 메모리 인터페이스(127)는 입출력 채널을 통해 커맨드, 어드레스 및 데이터를 불휘발성 메모리 장치(110)와 통신할 수 있다. 메모리 인터페이스(127)는 제어 채널을 통해 제어 신호를 불휘발성 메모리 장치(110)와 통신할 수 있다.
예시적으로, 스토리지 장치(100)에 RAM (130)이 제공되지 않는 경우, 컨트롤러(120)에 버퍼 제어 회로(126)가 제공되지 않을 수 있다.
예시적으로, 프로세서(122)는 코드들을 이용하여 컨트롤러(120)를 제어할 수 있다. 프로세서(122)는 컨트롤러(120)의 내부에 제공되는 불휘발성 메모리 장치(예를 들어, Read Only Memory)로부터 코드들을 로드할 수 있다. 다른 예로서, 프로세서(122)는 불휘발성 메모리 장치(110)로부터 메모리 인터페이스(127)를 통해 코드들을 로드할 수 있다.
예시적으로, 컨트롤러(120)의 버스(121)는 제어 버스 및 데이터 버스로 구분될 수 있다. 데이터 버스는 컨트롤러(120) 내에서 데이터를 전송하고, 제어 버스는 컨트롤러(120) 내에서 커맨드, 어드레스와 같은 제어 정보를 전송하도록 구성될 수 있다. 데이터 버스와 제어 버스는 서로 분리되며, 상호간에 간섭하거나 영향을 주지 않을 수 있다. 데이터 버스는 호스트 인터페이스(125), 버퍼 제어 회로(126), 에러 정정 블록(124) 및 메모리 인터페이스(127)에 연결될 수 있다. 제어 버스는 호스트 인터페이스(125), 프로세서(122), 버퍼 제어 회로(126), RAM (123) 및 메모리 인터페이스(127)에 연결될 수 있다.
소거 제어기(EC)는 프로세서(122)의 일부로 제공되는 하드웨어, 프로세서(122)에 의해 구동되는 소프트웨어, 또는 하드웨어 및 소프트웨어가 조합된 형태로 구현될 수 있다.
도 20은 본 발명의 실시 예에 따른 컴퓨팅 장치(1000)를 보여주는 블록도이다. 도 20을 참조하면, 컴퓨팅 장치(1000)는 프로세서(1100), 메모리(1200), 스토리지 장치(1300), 모뎀(1400), 그리고 사용자 인터페이스(1500)를 포함한다.
프로세서(1100)는 컴퓨팅 장치(1000)의 제반 동작을 제어하고, 논리 연산을 수행할 수 있다. 프로세서(1100)는 코드 또는 프로그램에 포함된 명령으로 표현되는 동작들을 실행하도록 물리적으로 구성된 회로를 포함하는 하드웨어 기반의 데이터 프로세싱 장치일 수 있다. 예를 들어, 프로세서(1100)는 시스템-온-칩(SoC, System-on-Chip)으로 구성될 수 있다. 프로세서(1100)는 범용 프로세서, 특수 목적 프로세서 또는 어플리케이션 프로세서일 수 있다.
RAM (1200)은 프로세서(1100)와 통신할 수 있다. RAM (1200)은 프로세서(1100) 또는 컴퓨팅 장치(1000)의 메인 메모리일 수 있다. 프로세서(1100)는 RAM (1200)에 코드 또는 데이터를 임시로 저장할 수 있다. 프로세서(1100)는 RAM (1200)을 이용하여 코드를 실행하고, 데이터를 처리할 수 있다. 프로세서(1100)는 RAM (1200)을 이용하여 운영체제, 어플리케이션과 같은 다양한 소프트웨어들을 실행할 수 있다. 프로세서(1100)는 RAM (1200)을 이용하여 컴퓨팅 장치(1000)의 제반 동작을 제어할 수 있다. RAM (1200)은 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등과 같은 휘발성 메모리, 또는 PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FeRAM (Ferroelectric RAM) 등과 같은 불휘발성 메모리 장치를 포함할 수 있다.
스토리지 장치(1300)는 프로세서(1100)와 통신할 수 있다. 스토리지 장치(1300)는 장기적으로 보존되어야 하는 데이터를 저장할 수 있다. 즉, 프로세서(1100)는 장기적으로 보존되어야 하는 데이터를 스토리지 장치(1300)에 저장할 수 있다. 스토리지 장치(1300)는 컴퓨팅 장치(1000)를 구동하기 위한 부트 이미지를 저장할 수 있다. 스토리지 장치(1300)는 운영체제, 어플리케이션과 같은 다양한 소프트웨어들의 소스 코드들을 저장할 수 있다. 스토리지 장치(1300)는 운영체제, 어플리케이션과 같은 다양한 소프트웨어들에 의해 처리된 데이터를 저장할 수 있다.
예시적으로, 프로세서(1100)는 스토리지 장치(1300)에 저장된 소스 코드들을 RAM (1200)에 로드하고, RAM (1200)에 로드된 코드들을 실행함으로써, 운영체제, 어플리케이션과 같은 다양한 소프트웨어들을 구동할 수 있다. 프로세서(1100)는 스토리지 장치(1300)에 저장된 데이터를 RAM (1200)에 로드하고, RAM (1200)에 로드된 데이터를 처리할 수 있다. 프로세서(1100)는 RAM (1200)에 저장된 데이터 중 장기적으로 보존하고자 하는 데이터를 스토리지 장치(1300)에 저장할 수 있다.
스토리지 장치(1300)는 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등과 같은 불휘발성 메모리 장치를 포함할 수 있다.
모뎀(1400)은 프로세서(1100)의 제어에 따라 외부 장치와 통신을 수행할 수 있다. 예를 들어, 모뎀(1400)은 외부 장치와 유선 또는 무선 통신을 수행할 수 있다. 모뎀(140)은 LTE (Long Term Evolution), 와이맥스(WiMax), GSM (Global System for Mobile communication), CDMA (Code Division Multiple Access), 블루투스(Bluetooth), NFC (Near Field Communication), 와이파이(WiFi), RFID (Radio Frequency IDentification) 등과 같은 다양한 무선 통신 방식들, 또는 USB (Universal Serial Bus), SATA (Serial AT Attachment), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), 파이어와이어(Firewire), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), SDIO, UART (Universal Asynchronous Receiver Transmitter), SPI (Serial Peripheral Interface), HS-SPI (High Speed SPI), RS232, I2C (Inter-integrated Circuit), HS-I2C, I2S, (Integrated-interchip Sound), S/PDIF (Sony/Philips Digital Interface), MMC (MultiMedia Card), eMMC (embedded MMC) 등과 같은 다양한 유선 통신 방식들 중 적어도 하나에 기반하여 통신을 수행할 수 있다.
사용자 인터페이스(1500)는 프로세서(1100)의 제어에 따라 사용자와 통신할 수 있다. 예를 들어, 사용자 인터페이스(1500)는 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 등과 같은 사용자 입력 인터페이스들을 포함할 수 있다. 사용자 인터페이스(150)는 LCD (Liquid Crystal Display), OLED (Organic Light Emitting Diode) 표시 장치, AMOLED (Active Matrix OLED) 표시 장치, LED, 스피커, 모터 등과 같은 사용자 출력 인터페이스들을 포함할 수 있다.
스토리지 장치(1300)는 본 발명의 실시 예에 따른 스토리지 장치들(100, 200, 300) 중 적어도 하나를 포함할 수 있다. 프로세서(1100), RAM (1200), 모뎀(1400), 그리고 사용자 인터페이스(1500)는 스토리지 장치(1300)와 통신하는 호스트 장치를 형성할 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
110; 불휘발성 메모리 장치 111; 메모리 셀 어레이
113; 행 디코더 회로 115; 페이지 버퍼 회로
117; 데이터 입출력 회로 PFC; 패스-페일 체크 회로
119; 제어 로직 회로 EC; 소거 제어기
100; 스토리지 장치 120; 컨트롤러
121; 버스 122; 프로세서
123; 랜덤 액세스 메모리 124; 에러 정정 블록
125; 호스트 인터페이스 126; 버퍼 제어 회로
127; 메모리 인터페이스 130; 랜덤 액세스 메모리(RAM)
1000; 컴퓨팅 장치 1100; 프로세서
1200; 랜덤 액세스 메모리 1300; 스토리지 장치
1400; 모뎀 1500; 사용자 인터페이스

Claims (20)

  1. 복수의 메모리 블록들을 포함하고, 각 메모리 블록은 복수의 메모리 셀들을 포함하는 메모리 셀 어레이;
    워드 라인들을 통해 상기 복수의 메모리 셀들에 연결되는 어드레스 디코더 회로;
    비트 라인들을 통해 상기 메모리 셀 어레이에 연결되는 페이지 버퍼 회로; 그리고
    상기 복수의 메모리 블록들 중 선택된 메모리 블록의 메모리 셀들의 소거 동작을 제어하도록 구성되는 제어 로직을 포함하고,
    상기 소거 동작은 상기 선택된 메모리 블록의 상기 메모리 셀들에 소거 전압을 인가하는 소거 및 상기 선택된 메모리 블록의 상기 메모리 셀들을 소거 검증 전압을 이용하여 검증하는 소거 검증을 포함하는 소거 루프를 반복적으로 수행하는 것을 포함하고,
    상기 소거 검증 시에 상기 선택된 메모리 블록의 상기 메모리 셀들이 소거 패스로 판별되면, 상기 제어 로직은 상기 선택된 메모리 블록의 상기 메모리 셀들을 모니터하고, 상기 선택된 메모리 블록의 상기 메모리 셀들이 비정상 상태이면 상기 선택된 메모리 블록의 상기 메모리 셀들에 추가 소거 전압을 인가하도록 구성되는 불휘발성 메모리 장치.
  2. 제1 항에 있어서,
    상기 제어 로직은, 상기 검증 전압과 다른 모니터 전압을 이용하여 상기 선택된 메모리 블록의 상기 메모리 셀들을 모니터하도록 구성되는 불휘발성 메모리 장치.
  3. 제1 항에 있어서,
    상기 제어 로직은, 모니터 전압을 이용하여 상기 선택된 메모리 블록의 상기 메모리 셀들을 읽음으로써 상기 선택된 메모리 블록의 상기 메모리 셀들을 모니터하도록 구성되는 불휘발성 메모리 장치.
  4. 제3 항에 있어서,
    상기 모니터 전압은 상기 검증 전압보다 낮은 불휘발성 메모리 장치.
  5. 제3 항에 있어서,
    상기 제어 로직은, 상기 모니터 전압을 이용하여 읽기를 수행한 때에 턴-오프 되는 오프-셀들의 수가 문턱값보다 클 때, 상기 선택된 메모리 블록의 상기 메모리 셀들을 상기 비정상 상태로 판별하도록 구성되는 불휘발성 메모리 장치.
  6. 제3 항에 있어서,
    상기 제어 로직은, 상기 모니터 전압을 이용하여 읽기를 수행한 때에 턴-온 되는 온-셀들의 수가 문턱값보다 작을 때, 상기 선택된 메모리 블록의 상기 메모리 셀들을 상기 비정상 상태로 판별하도록 구성되는 불휘발성 메모리 장치.
  7. 제3 항에 있어서,
    상기 소거 검증은 소거 검증 전압을 이용하여 상기 선택된 메모리 블록의 상기 메모리 셀들을 읽는 검증 읽기 및 상기 검증 읽기의 결과에 따라 소거 패스 또는 소거 페일을 판별하는 패스-페일 체크를 포함하고,
    상기 제어 로직은 상기 소거 검증의 상기 패스-페일 체크를 수행하는 동안, 상기 모니터 전압을 이용하여 상기 선택된 메모리 블록의 상기 메모리 셀들을 읽도록 상기 행 디코더 회로 및 상기 페이지 버퍼 회로를 제어하도록 구성되는 불휘발성 메모리 장치.
  8. 제7 항에 있어서,
    상기 패스-페일 체크의 결과가 소거 페일이면, 상기 제어 로직은 상기 모니터 전압을 이용한 읽기의 결과를 무시하고 다음 소거 루프를 수행하도록 상기 소거 동작을 제어하는 불휘발성 메모리 장치.
  9. 제7 항에 있어서,
    상기 패스-페일 체크의 결과가 소거 패스이면, 상기 제어 로직은 상기 모니터 전압을 이용한 읽기의 결과를 이용하여 상기 선택된 메모리 블록의 상기 메모리 셀들이 상기 비정상 상태인지 판별하도록 구성되는 불휘발성 메모리 장치.
  10. 제1 항에 있어서,
    상기 추가 소거 전압은 바로 이전 소거 루프의 소거 전압의 레벨과 같은 불휘발성 메모리 장치.
  11. 제1 항에 있어서,
    상기 추가 소거 전압은 바로 이전 소거 루프의 소거 전압의 레벨보다 높거나 낮은 불휘발성 메모리 장치.
  12. 제1 항에 있어서,
    상기 제어 로직은 제1 타입의 소거 커맨드가 수신된 때에 상기 소거 동작에서 상기 모니터를 수행하고, 제2 타입의 소거 커맨드가 수신된 때에 상기 소거 동작에서 상기 모니터를 수행하지 않는 불휘발성 메모리 장치.
  13. 제1 항에 있어서,
    상기 제어 로직은 모니터 읽기가 활성화된 때에 상기 제어 로직은 상기 소거 동작에서 상기 모니터를 수행하고, 상기 모니터 읽기가 비활성화된 때에 상기 소거 동작에서 상기 모니터를 수행하지 않도록 구성되고,
    상기 모니터 읽기의 활성화 또는 비활성화는 외부 장치에 의해 제어되는 불휘발성 메모리 장치.
  14. 제1 항에 있어서,
    상기 제어 로직은 상기 선택된 메모리 블록의 상기 메모리 셀들이 상기 비정상 상태이면, 상기 선택된 메모리 블록과 연관된 비정상 정보를 저장하도록 구성되는 불휘발성 메모리 장치.
  15. 제14 항에 있어서,
    상기 선택된 메모리 블록의 상기 선택된 메모리 블록에 대한 후속 소거 동작 시에, 상기 제어 로직은 상기 비정상 정보에 기반하여, 상기 선택된 메모리 블록의 상기 메모리 셀들이 소거 패스된 후에 상기 모니터 전압을 이용한 읽기 없이 상기 추가 소거 전압을 상기 선택된 메모리 블록의 상기 메모리 셀들에 인가하도록 구성되는 불휘발성 메모리 장치.
  16. 제14 항에 있어서,
    상기 제어 로직은 상기 비정상 정보를 저장할 때에 카운트를 함께 저장하고, 상기 선택된 메모리 블록의 상기 선택된 메모리 셀들에서 후속 소거 동작이 수행될 때에 상기 카운트를 감소시키고, 그리고 상기 카운트가 0이 되면 상기 비정상 정보 및 상기 카운트를 삭제하도록 구성되는 불휘발성 메모리 장치.
  17. 제1 항에 있어서,
    상기 제어 로직은 상기 선택된 메모리 블록의 상기 메모리 셀들이 상기 비정상 상태로 판별된 횟수가 문턱값보다 크면, 상기 선택된 메모리 블록과 연관된 비정상 정보를 저장하도록 구성되는 불휘발성 메모리 장치.
  18. 복수의 메모리 블록들을 포함하고, 각 메모리 블록은 복수의 메모리 셀들을 포함하는 불휘발성 메모리 장치; 그리고
    상기 불휘발성 메모리 장치의 선택된 메모리 블록에 대한 소거 커맨드를 상기 불휘발성 메모리 장치로 전송하도록 구성되는 컨트롤러를 포함하고,
    상기 불휘발성 메모리 장치는, 상기 소거 커맨드에 응답하여, 상기 선택된 메모리 블록의 메모리 셀들에 대해 소거 동작을 수행하도록 구성되고,
    상기 소거 동작은 상기 선택된 메모리 블록의 상기 메모리 셀들에 소거 전압을 인가하는 소거 및 상기 선택된 메모리 블록의 상기 메모리 셀들을 소거 검증 전압을 이용하여 검증하는 소거 검증을 포함하는 소거 루프를 반복적으로 수행하는 것을 포함하고,
    상기 소거 검증 시에 상기 선택된 메모리 블록의 상기 메모리 셀들이 소거 패스로 판별되면, 상기 불휘발성 메모리 장치는 상기 선택된 메모리 블록의 상기 메모리 셀들을 모니터하고, 상기 선택된 메모리 블록의 상기 메모리 셀들이 비정상 상태이면 상기 선택된 메모리 블록의 상기 메모리 셀들에 추가 소거 전압을 인가하도록 구성되는 스토리지 장치.
  19. 제18 항에 있어서,
    각 메모리 블록의 메모리 셀들은 3차원 구조를 형성하고,
    각 메모리 셀은 전하 포획막을 포함하는 스토리지 장치.
  20. 복수의 메모리 블록들을 포함하고, 각 메모리 블록은 복수의 메모리 셀들을 포함하는 불휘발성 메모리 장치의 동작 방법에 있어서:
    선택된 메모리 블록의 메모리 셀들을 소거하는 단계;
    상기 선택된 메모리 블록의 상기 메모리 셀들이 소거 패스되면, 모니터 전압을 이용하여 상기 선택된 메모리 블록의 상기 메모리 셀들에서 모니터 읽기를 수행하는 단계; 그리고
    상기 모니터 읽기의 결과에 따라, 상기 선택된 메모리 블록의 상기 메모리 셀들에 추가 소거 전압을 선택적으로 인가하는 단계를 포함하는 동작 방법.
KR1020150153267A 2015-11-02 2015-11-02 불휘발성 메모리 장치, 불휘발성 메모리 장치를 포함하는 스토리지 장치 및 불휘발성 메모리 장치의 동작 방법 KR102377469B1 (ko)

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