CN113643736A - 一种磁性随机存储器及其读操作方法 - Google Patents

Abstract

本发明公开了一种磁性随机存储器及其读操作方法，采用差分的方式，组合了速度和功耗方面的优势，并且实现了高密度，即一个位单元仅包括一个磁性随机存储器单元，同时提供大规模内存单元的能力，缘于高读操作容限和高物理密度。本发明的主要目的是提供能够高速读和/或低读功耗(超过2倍于业界最高平均水平)的大规模高密度的磁性随机存储器。本发明所述技术方案可用于快速，低功耗执行的嵌入式类闪存式磁性随机存储器，具有快速非易失性的最外级高速缓存等。

Description

一种磁性随机存储器及其读操作方法

技术领域

本发明涉及磁性随机存储器领域，尤其涉及一种磁性随机存储器及其读操作方法。

背景技术

磁性随机存储器MRAM发明至今已获得很多关注，它在许多不同的芯片系统中获得应用，从MCU到更高级的SOC和处理器(AI，DSP等等)。多个半导体芯片制造厂也在制造MRAM。MRAM这种非易失性存储技术提供了非常高的写速度，非常低的写功耗，高密度，高保持时间以及高耐用性。MRAM产品如今能够在最新的工艺技术节点(2x纳米及以下)上替代和超越闪存Flash技术，MRAM的下一步发展应当是在具备非易失性的功能的基础上取代SRAM或DRAM。

然而，MRAM现阶段还有一些地方没有达到SRAM和DRAM的性能(如读写延迟和功耗)，现有技术主要集中在材料和制造工艺方向上改进MRAM的写操作(如自旋轨道矩SOT，电压控制的磁各向异性VCMA，低保持等等)。但是，无论采用何种现有技术来提高写效率，读操作的速度和功耗仍受限于DR/R(两状态间的电阻比值)。在嵌入式闪存(本地执行XIP)、缓存(比如最外级高速缓存LLC)、深度神经网络DNN的内存上处理或权重缓冲器等领域，读操作的效率/速度比写操作更重要。

因此，本领域的技术人员致力于开发一种磁性随机存储器及其读操作方法，提高MRAM的读效率。

发明内容

有鉴于现有技术的上述缺陷，本发明所要解决的技术问题是如何提高MRAM的读效率。

为实现上述目的，本发明提供了一种磁性随机存储器，包括：

存储阵列，所述存储阵列包含多个存储单元；

额外的存储单元，所述额外的存储单元被配置为由软件定义的位单元参考；

感测放大器，所述感测放大器用于检测具有特征的额外的存储单元，以及用于具有特征的额外的存储单元和其他所述存储单元的差分读操作；

动态数据选择器，所述动态数据选择器用于在所述存储阵列中重映射除所述具有特征的额外的存储单元的地址以外的存储单元的地址；

专用存储区，所述专用存储区用于存储所述具有特征的额外的存储单元的地址；

存储控制器，所述存储控制器具有缓冲区，所述存储控制器用于加速和映射所述具有特征的额外的存储单元的地址。

进一步地，所述特征为所述额外的存储单元在平行状态下的电阻值在其所在的行中所有的存储单元的电阻值为最高。

进一步地，所述感测放大器的感测时间是可编程的。

进一步地，所述专用存储区为磁性随机存储器的标准阵列。

进一步地，所述存储控制器具有内建扫描测试功能。

进一步地，所述缓冲区为SRAM。

进一步地，所述感测放大器还用于在非平行状态下除所述具有特征的额外的存储单元以外的所述存储单元的读操作。

本发明还提高了一种磁性随机存储器的读操作方法，包括以下步骤：

在包含额外的存储单元的存储阵列中，通过感测放大器识别在平行状态下在其所在的行中所有的存储单元的电阻值为最高的存储单元；

将这个电阻值为最高的存储单元的地址存储在缓冲区中；

识别下一行中电阻值为最高的存储单元，再将这个电阻值为最高的存储单元的地址存储在缓冲区中；

遍历完整个阵列后，将缓冲区中存储的每一行中电阻值为最高的存储单元的地址信息转存到专用存储区；

向整个阵列写入非平行状态，在每一行中，被识别为电阻值为最高的存储单元除外；

通过感测放大器识别在非平行状态下在其所在的行中所有的存储单元的感测时间为最少的存储单元，将这个最小感测时间存储在缓存区中；

识别下一行中最小的感测时间，对比下一行最小感测时间和存储在缓存区中的当前最小感测时间，并将较小的感测时间更新在缓存区中；

遍历完整个阵列后，将缓冲区中存储的最小感测时间信息转存到专用存储区；

从专用存储区装载每一行中电阻值为最高的存储单元的地址信息进入缓冲区；

从专用存储区装载整个阵列的最小感测时间信息；

当读取某个地址上的存储单元时，将感测放大器的感测时间配置为其对应阵列的最小感测时间，然后通过感测放大器对当前被读取单元和对应行的电阻值为最高的存储单元进行差分读取，获得当前被读取单元的逻辑值。

进一步地，所述感测放大器的感测时间是可编程的。

进一步地，所述专用存储区为磁性随机存储器的标准阵列。

本发明所述的一种磁性随机存储器及其读操作方法，采用差分的方式，组合了速度和功耗方面的优势，并且实现了高密度，即一个位单元仅包括一个MRAM单元，同时提供大规模内存单元的能力，缘于高读操作容限和高物理密度。本发明的主要目的是提供能够高速读和/或低读功耗(超过2倍于业界最高平均水平)的大规模高密度的MRAM。本发明所述技术方案可用于快速，低功耗执行的嵌入式类闪存式MRAM，具有快速非易失性的最外级高速缓存LLC等。

以下将结合附图对本发明的构思、具体结构及产生的技术效果作进一步说明，以充分地了解本发明的目的、特征和效果。

附图说明

图1是现有技术中感测基于平均阻值/电流的读操作示意图；

图2是现有技术中感测基于平均阻值/电流的读操作电路图；

图3是现有技术中基于差分位单元的读操作示意图；

图4是现有技术中基于差分位单元的读操作电路图；

图5是本发明的一个较佳实施例的本地Rpmax差分读取示意图；

图6是本发明的一个较佳实施例的本地Rpmax差分读取电路图；

图7是本发明的一个较佳实施例的位单元阵列差分读取示意图；

图8是本发明的一个较佳实施例的识别Rpmax的电路结构示意图；

图9是本发明的一个较佳实施例的校准第一环节中的感测放大器电路图；

图10是本发明的一个较佳实施例的校准第一环节中判断不是Rpmax的示意图；

图11是本发明的一个较佳实施例的校准第一环节中判断是或接近Rpmax的示意图；

图12是本发明的一个较佳实施例的动态数据选择器的示意图；

图13是本发明的一个较佳实施例的动态数据选择器的电路图；

图14是本发明的一个较佳实施例的校准第二环节中读取Rap的电路示意图；

图15是本发明的一个较佳实施例的校准第二环节中找到最快读取Rap的示意图；

图16是本发明的一个较佳实施例的检测Rap校准读取放大器的容限和速度的示意图；

图17是本发明的一个较佳实施例的整块内存视角的工作原理示意图；

图18是本发明的一个较佳实施例的在存储控制器中包含本地缓冲区的工作原理示意图；

图19是本发明的一个较佳实施例的初始化中的校准第一环节流程图；

图20是本发明的一个较佳实施例的初始化中的校准第二环节流程图

图21是本发明的一个较佳实施例的正常工作时的读操作和写操作流程图。

具体实施方式

以下参考说明书附图介绍本发明的多个优选实施例，使其技术内容更加清楚和便于理解。本发明可以通过许多不同形式的实施例来得以体现，本发明的保护范围并非仅限于文中提到的实施例。

在附图中，结构相同的部件以相同数字标号表示，各处结构或功能相似的组件以相似数字标号表示。附图所示的每一组件的尺寸和厚度是任意示出的，本发明并没有限定每个组件的尺寸和厚度。为了使图示更清晰，附图中有些地方适当夸大了部件的厚度。

MRAM主要采用两种读操作方式，一种是基于平均电阻或电流的读操作，是最可靠的，另一种是基于差分位单元的读操作，是最快的，假设采用最先进的读出放大器，这种读出放大器采用高速/数字，漂移补偿和修调技术。

在基于平均电阻或电流的读操作中，在本地网络(每个IO，每个Bank，每个Memory)中，使MRAM单元处于平行状态P和非平行状态AP，和/或结合多晶电阻或电流源，每个IO配置一个或多个(最多4个)专用的位线参考，一半在平行状态P，一半在非平行状态AP，为每个选中的行产生一个平均电流，在CMOS工艺中，采用一个或多个电流源，上述方式可以产生平均电阻或电流。如图2所示，当前位单元(bitcell)电阻值和参考平均电阻值输入感测放大器，就可以得到当前位单元的逻辑值。如图1所示，在基于平均电阻或电流的读操作中，感测容限较小。

在基于差分位单元的读操作中，没有采用“参考”，MRAM将一种状态(例如平行状态P)和它的相反状态(例如非平行状态AP)存储在位单元内。如图4所示，当前位单元的P态阻值和AP态阻值输入感测放大器，就可以得到当前位单元的逻辑值。如图3所示，在基于差分位单元的读操作中，感测容限较大。

基于平均电阻或电流的读操作，优点是密度高，每个位单元仅包含一个MRAM单元，但是缺点是，和基于差分位单元的读操作相比，限缩了读出(感测)容限，导致读操作的速度较慢以及能耗较高。同样地，基于差分位单元的读操作，和基于平均电阻或电流的读操作相比，读的速度较快，能耗较小，但是密度较低，一个位单元需要包含两个MRAM单元。

实施例

本实施例所述的磁性随机存储器的读出电路，一个位单元仅采用一个MRAM单元，采用差分方式读取逻辑值，在实现高密度的同时，实现了高速读和/或低功耗读，组合了速度和功耗方面的优势。

默认情况下，当制造工艺完成后，MRAM单元的状态就是平行状态Rp。如图5和图6所示，本实施例采用在行线上最高的Rp(定义为本地Rpmax)和当前位单元的Rbc进行差分读取。为了实现这种方式，必须将晶体管级/电路级的技术(如修调/解码)和系统级别的技术(如内存控制器/算法/内建扫描测试BIsT)结合起来，如图7所示，针对每个IO的每一行(其他行并行处理)，识别出每一行最高的Rp(即Rpmax)。

根据本实施例对Rpmax的定义，每一个IO的每一行都存在一个本地Rpmax，就是说总是需要奇数个位线，并且牺牲掉一个位(用于表示Rpmax)。和位线参考技术(上述现有技术中的平均电阻方式)相比，在位线参考技术中，用作参考的位线是固定的，在制造完成后是确定的，而本实施例技术方案的参考位线是动态的，对于每个IO，每行，参考位线可以是不同的，如图7所示，参考位线(物理位置)的选择取决于校准环节。本实施例所述技术方案的难点在于识别，存储Rpmax的地址，修调读出放大器/感测放大器(校准)和选择(运算)本地Rpmax。

如图8所示，对于每个确定的行，选择第一列，作为Rpmax的候选者，然后选择和读取另外的列，如果读出放大器(Rpmax检测器)翻转，如图10所示，这表明，这个候选者不是Rpmax，然后停止并转到第二列作为Rpmax的候选者，重复前述操作直至找到Rpmax检测器不翻转的组合，如图11所示，这个找到的组合就是Rpmax或接近Rpmax的候选者。如图9所示，在校准环节(第一环节)，增加或设置(修调)读取时间至100ns(大约是想要达到的速度的10倍)，以便增加读取容限(积分环节)，以便探测小的差别。

如图8所示，对于每个确定的IO的每个确定的列(包括位单元所在的列以及当前参考列)，需要一个动态的数据选择器Ymux来选择。因此，这个动态数据选择器使用两组地址，一组是水平的，用于选择位单元来读取，一组是垂直的，用来选择这个行或这个IO的Rpmax。需要一个转换系统来动态地重映射列地址函数(Rpmax地址)。一个上述动态数据选择器Ymux的电路实现如图12(示意图)和图13(电路图)所示。

在图12和图13所示的实施例中，包含5个物理位线，对于每行，其中的四(#ymux-1)个用于存贮信息，剩下的一个用于寻找Rpmax。和传统方式相比，解码部分是没有变化的(y<3:0>和yr<4:0>输入)。举个例子，对于第一行，如果Rpmax在b10(yr<4:0>＝[00001])，访问位单元(y<3；0>＝[0001])的第一列将选中bl1，从位单元的角度看，访问的这一列是物理上的第二列，却是逻辑上的第一列。在校准环节，这个数据选择器Ymux通过扫描/读取这些位和这些行来识别Rpmax地址，并在每次访问中提供Rpmax地址来实现高速读操作。

在本发明的另一个实施例中，可以将Rpmax地址在存储器的外部。在校准环节1，识别和存储所有的Rpmax地址(MRAM的位单元在完成制造工艺以后的状态是平行状态Rp，逻辑状态为1)，读取放大器处于慢速状态(通过修调)。如图14和图15所示，在校准环节2中，寻找最小的读取时间(循环直到失败)，向所有的单元写入0(即非平行状态Rap)，并通过提供Rpmax地址来屏蔽(不写0)参考单元所在的列，这样就不会破坏参考单元的Rp值(即Rpmax值)。

如图16所示，为了检测Rap，校准读取放大器的容限和速度，由于参考的位单元是处于Rp状态，读取速度被定义为仿效差分的位单元，所以这个技术方案非常显著地提升了读取速度。固定修调来获取最快的工作部件(保持高产出)，这套配置(读取时间)在运算环节被重用，读出放大器就当作Rap检测器，例如，对于一个10ns的读取时间(来自校准)，读出放大器将会翻转(从1到0)。如果是在读Rap状态(校准环节2)，如果所读的单元是Rp，则这个Rp单元将会非常低或接近Rpmax，这就是说，读出放大器不会在10ns的时候翻转(仍保持1，校准环节1)。读操作的速度将是读取差分单元的速度。

校准过程是需要时间的，但是只需要在初始化的过程中做一次。这里需要一些NVM来储存这些配置，比如Rpmax的地址，修调参数等。Rpmax地址是其中很大的一部分。在本实施例中可以采用额外的行和传统的参考(比如本地网络)来存储和装载这部分配置，如图17所示。这部分的读取速度不是非常关键，读取放大器可以被配置为低或非常低的速度，也可以使用另外的MRAM，不过这样就会增加面积开销。

存储Rpmax地址可采用下列步骤：

per bank，per IO：

MsizeBitcell＝m*ymux

MsizeRpm ax＝m*(log2(ymux)+1)

Total：

TotalMsizeBitcell＝nbank*n*m*ymux

TotalMsizeRpmax＝nbank*n*m(log2(ymux)+1)

面积利用率(用来获得或存储Rpmax的位单元面积与所有位单元面积的比例)和数据选择器Ymux是直接相关的(即有用列的数量)。有用列数量越多，面积利用率就越大，当ymux＞＝128时，面积利用率低于6.5％，对于大型存储器来说是较为标准的。当Ymux达到256时，对于一个128Mb的MRAM来说，会需要4.5Mb的存储器来存储Rpmax地址，此时面积利用率为3.5％。

然而，为了保持高速读取速度，不能直接从存储配置的MRAM中读取Rpmax地址，必须将这些地址装载到一个本地的快速缓冲器中。如图18所示，本实施例的技术方案包括：在存储器控制器/内建扫描测试电路的内部设置本地缓冲器，负责校准的各个环节。在运算环节中或以前，从MRAM配置部分装载全部或部分的Rpmax地址到这个本地的缓冲器，这个本地缓冲器可以采用SRAM或寄存器实现，提供亚纳秒(sub-ns)级别的访问时间。当初始化一个读操作的访问，系统提供内存块地址/行地址给本地的缓冲器，然后得到每个IO相对应的Rpmax地址，如图18所示。这里速度上的损失(纳秒ns级)是不明显的，极小的。对应完全随机访问行为，这个本地缓冲器的面积可以是很小的，只对一些特定的地址，和应用程序/软件相关的地址，进行操作，也可以是和MRAM配置部分存储Rpmax的内存面积一样大。

在本实施例中，假设本地缓冲器(SRAM)具有和MRAM配置部分存储Rpmax的内存一样大面积，比如4.5Mb(当ymux＝256)，在面积上相当于7.2Mb MRAM，最终的面积利用率是(7.2+4.5+0.52)/128＝9.5％(0.52Mb用于在阵列中存储Rpmax的额外的单元)，因此这比现有技术中的差分方式提高了很多面积利用率，在现有技术中的差分方式中必须将存储器面积翻倍。

在本实施例的初始化校准环节和读操作/写操作中，存储控制器必须遵循一些时序/算法要求。如图19所示，在校准的第一阶段中，主要任务是找出每行的Rpmax，从Bank@＝0和/或Row@＝0开始，设置感测时间为100ns，然后寻址到Bank@，Row@所在的单元，初始化Rpmax＝0，记录Rpmax@，从Col@＝0(即第0列开始)，判断是否存在Rpmax，如果Rpmax成功找到，则Rpmax@地址自加1，如果Rpmax未找到，则Col@列地址自加1。当完成该行所有列时，将该行的Rpmax@地址存储在SRAM(缓冲区)中，当完成该Bank所有行或所有Bank时，将缓冲区中的内容全部转移至MRAM配置区中。

如图20所示，在校准的第二阶段中，首先向整个阵列写入Rap，同时，从MRAM配置区或SRAM中读取相应的Rpmax@，对于每个bank和每个行，屏蔽Rpamx所在的位单元，即保持原值，不写入Rap。然后设置感测时间ST为5ns且Word@＝0开始，将本行的Rpmax@地址设置为Word@地址，然后设置感测时间ST，看是否能读取Rap，即看感测放大器是否翻转，如果不翻转则尝试下一个位单元直至全部失败，在再增加ST＝ST+dt，直至感测放大器翻转，然后转向下一个字Word@地址，最后直至整个Bank完成。这样便找到了整个阵列中读Rap最快的时间ST，将这些感测时间ST的信息存储至MRAM的配置区域。可以根据内存的样式，按每Bank每IO操作，但这样就需要更多的地方来存储配置信息。

如图21所示，在配置有本实施例所述读出电路的磁性随机存储器中，在初始化环节中，从MRAM配置区域装载Rpmax@地址信息到本地缓冲区(本地SRAM)中，从MRAM配置区域装载感测时间ST的信息到感测放大器SA的内部寄存器中，就完成了初始化工作，随后就可以开始读写操作了。在读操作中，从本地SRAM中装载相应行的Rpmax@地址，然后和当前位单元Rbc进行差分读取位单元逻辑值。在写操作中，同样地从本地SRAM中装载相应行的Rpmax@地址，然后Rpmax@＝0清零，将所要写的数据DIN写入相应的位单元。

另外，在校准环节中识别Rpmax需要相对长的时间，一些方法可以用来加速找到Rpmax的过程，比如消除排列组合，如果已经检查了(b11，b12)，就不用去检查(b12，b11)了。在最差情况中，对于ymux+1＝257，必须检查32896(即

)种情况，若100ns为校准环节的读取时间，整行就需要大约3.3ms，整个IO，包括1024行，就是大约3.3s。这对于嵌入式闪存或最外层缓存/DRAM来说，数据总线是相当忙碌的。如果IO数达到128，就必须并行处理，所以，32Mb需要3.3s的话，128Mb(4内存块bank)就需要13.2s了。校准环节通过内建扫描测试电路在第一次启动时在片上完成，而且仅需执行一次。这个时间可以通过下述方式优化，例如在Rpmax检测器模式下调整读取时间，增加IO数量，并行读操作(每内存块bank)。写入位线参考(每个IO 4个位线，2个在Rap状态)需要花费超过100ms的时间(写入速度，电荷泵循环时间等等)。这个方式在校准环节花费时间较少，除了较低的读操作效率，这种方式还较不可靠，容易发生写操作错误，单元的制造质量是未知的，因为还没有读过这些单元，这些单元有可能存在短路或开路的情况。因此，本实施例所述的技术方案是更可靠的，因为在初始环节检查了每个单元并排除了所有的坏单元。

本实施例所述的随机磁性存储器的读出电路，采用差分方式读取，一个位单元只需一个MRAM单元，实现了高密度，高读取速度，低读取能耗，兼容大型内存阵列，稳定性和可靠性也较现有技术高。对于MRAM读取速度受限于两状态间的电阻比值的问题，本实施例述的技术方案可以非常明显地改善MRAM的读写速度和增加读操作的能耗效率，适用于STT，OST，VCMA，SOT等各种MRAM，以及RRAM，PCRAM等阻性NVM场合。

以上详细描述了本发明的较佳具体实施例。应当理解，本领域的普通技术无需创造性劳动就可以根据本发明的构思作出诸多修改和变化。因此，凡本技术领域中技术人员依本发明的构思在现有技术的基础上通过逻辑分析、推理或者有限的实验可以得到的技术方案，皆应在由权利要求书所确定的保护范围内。

Claims (10)

1.一种磁性随机存储器，其特征在于，包括

存储阵列，所述存储阵列包含多个存储单元；

额外的存储单元，所述额外的存储单元被配置为由软件定义的位单元参考；

感测放大器，所述感测放大器用于检测具有特征的额外的存储单元，以及用于具有特征的额外的存储单元和其他所述存储单元的差分读操作；

动态数据选择器，所述动态数据选择器用于在所述存储阵列中重映射除所述具有特征的额外的存储单元的地址以外的存储单元的地址；

专用存储区，所述专用存储区用于存储所述具有特征的额外的存储单元的地址；

存储控制器，所述存储控制器具有缓冲区，所述存储控制器用于加速和映射所述具有特征的额外的存储单元的地址。

2.如权利要求1所述的磁性随机存储器，其特征在于，所述特征为所述额外的存储单元在平行状态下的电阻值在其所在的行中所有的存储单元的电阻值为最高。

3.如权利要求1所述的磁性随机存储器，其特征在于，所述感测放大器的感测时间是可编程的。

4.如权利要求1所述的磁性随机存储器，其特征在于，所述专用存储区为磁性随机存储器的标准阵列。

5.如权利要求1所述的磁性随机存储器，其特征在于，所述存储控制器具有内建扫描测试功能。

6.如权利要求1所述的磁性随机存储器，其特征在于，所述缓冲区为SRAM。

7.如权利要求1所述的磁性随机存储器，其特征在于，所述感测放大器还用于在非平行状态下除所述具有特征的额外的存储单元以外的所述存储单元的读操作。

8.一种磁性随机存储器的读操作方法，其特征在于，包括以下步骤：

在包含额外的存储单元的存储阵列中，通过感测放大器识别在平行状态下在其所在的行中所有的存储单元的电阻值为最高的存储单元；

将这个电阻值为最高的存储单元的地址存储在缓冲区中；

识别下一行中电阻值为最高的存储单元，再将这个电阻值为最高的存储单元的地址存储在缓冲区中；

遍历完整个阵列后，将缓冲区中存储的每一行中电阻值为最高的存储单元的地址信息转存到专用存储区；

向整个阵列写入非平行状态，在每一行中，被识别为电阻值为最高的存储单元除外；

通过感测放大器识别在非平行状态下在其所在的行中所有的存储单元的感测时间为最少的存储单元，将这个最小感测时间存储在缓存区中；

识别下一行中最小的感测时间，对比下一行最小感测时间和存储在缓存区中的当前最小感测时间，并将较小的感测时间更新在缓存区中；

遍历完整个阵列后，将缓冲区中存储的最小感测时间信息转存到专用存储区；

从专用存储区装载每一行中电阻值为最高的存储单元的地址信息进入缓冲区；

从专用存储区装载整个阵列的最小感测时间信息；

当读取某个地址上的存储单元时，将感测放大器的感测时间配置为其对应阵列的最小感测时间，然后通过感测放大器对当前被读取单元和对应行的电阻值为最高的存储单元进行差分读取，获得当前被读取单元的逻辑值。

9.如权利要求8所述的读操作方法，其特征在于，所述感测放大器的感测时间是可编程的。

10.如权利要求8所述的读操作方法，其特征在于，所述专用存储区为磁性随机存储器的标准阵列。

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