KR100200918B1 - 소거 검증을 위한 불휘발성 반도체 메모리 장치 - Google Patents

소거 검증을 위한 불휘발성 반도체 메모리 장치 Download PDF

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Abstract

1. 청구범위 기재된 발명이 속한 기술 분야
셀에 대한 소거 동작을 수행한 후에 셀의 소거 여부를 판단하는 소거 검증을 위한 불휘발성 반도체 메모리 장치에 관한 것이다.
2. 발명이 해결하려고 하는 기술적 과제
셀 소거 검증을 위한 불휘발성 반도체 메모리 장치를 제공한다.
3. 발명의 해결방법의 요지
불휘발성 반도체 메모리장치에 있어서, 비트라인과 연결되고 소거 검증 시 상기 비트라인을 쇼트 업 레벨로 천이시키기 위한 제1트랜지스터들과, 소거 검증시 특정 전압에 의해, 상기 비트라인으로 특정한 기준 전류를 전송하기 위한 제2트랜지스터들과, 선택된 셀들의 소거 여부를 판단하기 위한 판단부들과, 상기 판단부들의 양 입력단 사이에 연결되어 소거 검증 시 소거가 충분히 된 셀의 경우와 소거가 충분히 되지 않은 셀의 경우에 각기 다른 레벨의 전압을 상기 판단부에 전송하기 위한 제3트랜지스터를 구비함을 요지로 한다.
4. 발명의 중요한 용도
불휘발성 반도체 메모리 장치에 적합하다.

Description

소거 검증을 위한 불휘발성 반도체 메모리 장치
제1도는 종래의 기술에 따른 불휘발성 반도체 메모리 장치의 소거 검증과 관련된 회로를 보인 도면.
제2도는 제1도에 따른 타이밍을 보인 도면.
제3도는 본 발명에 따른 불휘발성 반도체 메모리 장치의 소거 검증과 관련된 회로를 보인 단면.
제4도는 제3도에 따른 타이밍을 보인 도면.
본 발명은 전기적으로 소거 및 프로그램 가능한 불휘발성 반도체 메모리 장치에 관한 것으로, 특히 셀에 대한 소거 동작을 수행한 후에 셀의 소거 여부를 판단하는 소거 검증을 위한 불휘발성 반도체 메모리 장치에 관한 것이다.
일반적으로, 전기적 소거 및 프로그램이 가능한 불휘발성 반도체 메모리 장치는 각각의 비트라인마다 리이드시 센싱한 데이터를 잠시 저장하고, 프로그램 시, 프로그램할 데이터를 잠시 저장하는 수단(이하 페이지 버퍼(Page Buffer)라 칭함)을 구비한다.
제1도는 종래의 기술에 따른 불휘발성 반도체 메모리 장치의 소거 검증과 관련된 회로를 보인 도면이다. 제1도를 참조하면, 하나의 스트링 선택 트랜지스터 SSL(10)는 전체 셀 스트링의 상단에 위치하고, 하나의 그라운드 선택 트랜지스터 GSL(15)는 상기 셀 스트링 하단에 위치하고, 다수개의 셀(11, 12, 13, 14)의 채널은 스트링 선택 트랜지스터(10)와 그라운드 선택 트랜지스터(15) 사이에 직렬로 연결되어 난드형의 셀 어레이를 구성하고 있다. 이러한 난드형 구성은 불휘발성 반도체 메모리에서 통상적으로 사용하고 있는 구조이다.
또한, 이러한 셀 스트링이 열 방향으로 페이지 수 만큼 나열되어 제1블럭을 이루고, 이렇게 구성된 블럭이 행으로 나열되어 전체 코아를 형성하고 있다. 즉, 4096개의 셀 스트링이 열 방향으로 나열되어 페이지의 크기를 결정하고, 행 방향으로는 256블럭을 이루고 있다.
한편, 각 셀 스트링에 연결된 비트라인에는 유닛 페이지 버퍼(31)가 연결되어 있다. 상기 유닛 페이지 버퍼(31)는 리이드 및 프로그램 시 데이터를 잠시 저장할수 있는 수단으로서, 인버터로 구성된 래치(20)가 존재하고, 이러한 래치(20)를 초기화 시킬 수 있는 수단으로서 Vref에 의해 제어되는 피형 모오스 트랜지스터(19)가 존재한다. 그리고, 0latch에 의해 제어되는 엔형 모오스 트랜지스터(22)와, SBL에 의해 제어되는 엔형 모오스 트랜지스터(18)와, DCB에 의해 제어되는 엔형 모오스 트랜지스터(33)와, 노드(34)에 의해 온 또는 오프되는 엔형 모오스 트랜지스터(21)가 존재한다.
리이드 시 상기 래치(20)의 데이터를 출력할때 인에이블되는 스태이트 인버터(23)는 Osac와 그의 반전 신호 Osac에 의해 제어되고, 프로그램시 상기 페이지 버퍼(31)에 데이터를 로딩하고, 소거 검증시 상기 페이지 버퍼(31)에 데이터를 노드(40)로 전송시키기 위해서 신호 SPB의제어에 의해 인에이블되는 엔형 모오스 트랜지스터(24)가 상기 트라이 스태이트 인버터(23)의 입력과 출력에 각각 병렬로 연결되어 있다. 그리고, 소거 검증시 패스 또는 패일을 판단하기 위하여 엔형 모오스 트랜지스터(28)와 피형 모오스 트랜지스터(27)가 게이트를 공유하며 노아게이트(29)는 상기 엔형 모오스 트랜지스터(27)의 드레인과 연결된다.
제2도는 상기 제1도에 따른 타이밍도이다. 제2도를 참조하여 상기 제1도의 구성에 따른 종래의 소거 검증 동작을 설명한다.
먼저, 페이지 버퍼(31)의 세팅 구간에서는 SBL과 DCB신호를 하이로 천이시켜 상기 래치(20)의 노드(38)는 하이, 그리고 노드(39)는 로우가 되도록 세팅시키고, 동시에 비트라인을 0V로 방전시킨다. 다음, 비트라인상에 로드 전류 구간에서는 피형 모오스 트랜지스터(19)의 게이트 제어 신호인 Vref가 특정한 전압 레벨이 되어 상기 피형 모오스 트랜지스터(19)를 통하여 특정한 부하 전류(온 셀 전류 미만)를 Force하여 셀이 소거가 되어 온 셀일 경우에는 부하 전류보다 더 큰 전류를 방전할 수 있는 능력이 있기 때문에 비트라인이 거의 0V가 되고, 또한 노드(34)도 거의 0V가 되게 한다.
그러나 만약, 충분한 소거가 되지 않은 셀일 경우 셀 전류 방전 능력이 부하 전류보다 적게 되어 비트라인이 부하 전류에 의해 차아지-업되어 전압이 상승하게 되고, 결국 문턱전압이 약 2V인 공핍형 트랜지스터(16)를 쇼트오프시키고, 노드(34)는 Vcc로 차아지-업된다.
페이지 버퍼 구간에서는 0latch 신호를 펄스화하여 상기 노드(34)의 전압이 0V인 경우 즉, 셀이 충분히 소거가 된 경우에 상기 래치(20)의 상태가 초기에 세팅된 상태를 유지하게 되고, 또한 상기 노드(34)의 전압 레벨이 Vcc일 경우 즉, 셀이 충분히 소거되지 않은 경우에는 상기 래치(20)의 상태를 반전시키게 된다. 패스 또는 패일 판정 및 비트라인 방전 구간에서는 Vref를 Vcc로 천이시켜 인가된 전류의 패스를 차단시키고 DCB를 하이로 천이시켜 비트 라인을 0V로 방전시키고, 동시에 SPB신호를 하이로 천이시켜 상기 래치(20)의 데이터를 노드(40)로 이동시킨다. 그러나, 만약 노드 39가 0V일 경우에는 엔형 모오스 트랜지스터(26)는 오프상태가 되어 노드(35)를 Vcc로 유지시켜 노아게이트(29)의 출력인 PF가 0V를 유지하도록 한다. 이에, 노드(40)가 Vcc일 경우 노드(39)는 상기 엔형 모오스 트랜지스터(26)를 통하여 0V로 방전되게 된다. 이때, 노아게이트(29)의 출력인 PF가 하이되게 하여 소거 동작이 패일 났음을 시사하게 된다.
상기한 종래의 나드형 플래시에서의 소거 검증 방법은, 페이지 버퍼의 모든 소자를 이용하여 수행하게 되므로 이를 레이아웃함에 있어서 면적의 증가가 불가피한 문제점으로 대두된다. 즉, 상기의 종래의 소거 검증 방법은 셀의 데이터를 센싱하여 래치(20)에 저장하고, 상기 래치(20)에 저장된 센싱 데이터를 이용하여 셀의 리이드와 소거를 판단하였기 때문에 레이아웃 면적이 커지는 문제점이 있다.
따라서, 본 발명의 목적은 칩 면적이 축소된 불휘발성 반도체 메모리 장치의 소거 검증을 위한 불휘발성 반도체 메모리 장치를 제공함에 있다.
상기한 목적을 달성하기 위한 본 발명의 기술적 사상에 따르면, 반도체 기판과, 상기 반도체 기판상에 형성된 다수의 비트라인과, 데이터가 저장되는 플로팅 게이트와 상기플로팅 게이트 상에 절연막을 개재하여 형성된 콘트롤 게이트로 이루어진 트랜지스터를 포함하고, 상기 비트라인에 접속된 메모리 셀의 행 및 열 레이를 가지는 전기적으로 소거 가능하고 프로그램 가능한 불휘발성 반도체 메모리 장치에 있어서: 상기 비트라인과 연결되고 셀의 데이터 소거 검증 시 상기 비트라인을 쇼트 업 레벨로 천이시키기 위한 제1트랜지스터들과 ; 공핍형 트랜지스터들의 일측과 연결되어 소거 검증 시 특정 전압에 의해 상기 비트라인으로 특정한 기준 전류를 전송하기 위한 제2트랜지스터들과; 상기 비트라인에 연결되고 센싱되어 선택된 셀들의 소거 여부를 판단하기 위한 판단부들과; 상기 판단부들의 양 입력단 사이에 연결되고 게이트는 비트라인과 연결되어 상기 소거 검증 시 충분히 소거된 셀의 경우와 충분히 소거되지 않은 셀의 경우에 각기 다른 레벨의 전압을 상기 판단부로 전송하기 위한 제3트랜지스터를 포함함을 특징으로 한다.
이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명하고자 한다.
제3도는 본 발명에 따른 불휘발성 반도체 메모리 장치의 소거 검증과 관련된 회로를 보인 도면이며, 제4도는 상기 제3도에 따른 타이밍을 보인 도면이다. 먼저, 제3도를 참조하면, 스트링 선택 트랜지스터 SSL(60, 67)는 전체 셀 스트링의 상단에 위치하고, 그라운드 선택 트랜지스터 GSL(65, 66, 72, 73)는 GSL1와 GSL2로 각각 나누어져 셀 스트링이 하단에 위치한다. 그리고, 상기 그라운드 선택 트랜지스터들은 한쌍의 비트라인 즉, 한쌍의 스트링에 공핍형 트랜지스터(65, 73)과 증가형 트랜지스터(66, 72)이 서로 교차되어 연결되고, 콘트롤 게이트 및 플로팅 게이트가 채널상에 각기 절연되어 존재하는 메모리 셀(61~64)이 상기 스트링 선택 트랜지스터(60,67)와 그라운드 선택 트랜지스터(65, 66, 72, 73)의 사이에 직렬로 연결된다.
상기와 같은 구성을 가지는 셀 스트링 쌍이 열방향으로 페이지수 2048 만큼 나열되어 제1블럭을 이루고, 이렇게 구성된 블록이 행으로 64개 나열되어 셀 어레이 구조를 형성한다. 그리고, 각각의 셀 스트링 쌍들은 공핍형 트랜지스터(79, 80)에 각각 직렬 연결되어 있다.
소거 검증시 PiSBLe신호의 특정 전압에 의해 한쌍의 비트라인(90, 91)으로 특정한 기준 전류를 전송하기 위하여 드레인이 공핍형 트랜지스터(80)들의 소오스에 각각 접속되어 있는 피형 모오스 트랜지스터(81, 82)와, 한쌍의 비트라인(90, 91)에 연결되고 피형 및 엔형 트랜지스터(76, 77, 78)와 노아게이트(75)로 이루어져 패스 및 패일을 판단하기 위한 패스 패일 판정회로(94)와, 소거 검증시 노드(90)의 전압 레벨이 상기 엔형 트랜지스터(78)와 이의 드레인과 연결되고, 또한 게이트는 비트라인 노드(90)에 연결된 엔형 트랜지스터(83)의 문턱전압 Vth의 합한 값보다 클 경우, 상기 패스 패일 판정회로(94)의 출력단 중의 노드(92)의 전하를 이의 또 다른 출력단인 노드(93)으로 방전시킨다. 또한, 소거 검증시 상기 노드(90)의 전압 레벨이 엔형트랜지스터(78)와 엔형 트랜지스터(83)의 문턱전압 Vth의 합한 값보다 적을 경우에는 컷-오프(Cut-Off)된 상태를 유지시킨다. 그리고, 피형 트랜지스터(76)은 소거 검증시 O 신호에 의해 셀 데이터의 소거 여부를 판단할 때 디스에이블 되어 노드(92)의 전하 공급을 중단시키는 역할을 한다. 노아게이트(75)는 0 신호에 의해 인에이블되어 노드(92)의 레벨에 의해 PF 신호를 결정하는 역할을 한다.
계속해서, 제4도를 참조하여 본 발명의 실시예에 따른 코아 어레이 및 소거 관련 회로의 소거 검증에 대한 타이밍도를 살펴보기로 한다.
비트라인 쌍 B/L에 대한 부하 전류 구간에서는 SSL 신호가 0V에서 4.5V로 천이되면서, 선택 W/L은 0V로 유지하고, GSL이 0V에서 4.5V로 천이하게 된다. 또한, PiSBLe가 Vcc에서 특정 전압 레벨로 천이되면, 피형 트랜지스터(81)를 통해서 온셀 전류보다는 적은 부하 전류가 비트라인으로 전송하게 된다. 이때, 선택된 셀이 충분히 소거가 되었을 경우에는 상기 피형 트랜지스터(81)에서 공급되는 전류를 전부 셀 스트링을 통해서 방전시켜 비트라인을 거의 0V를 유지하게 하고, 노드(90)는 거의 0V로 유지시킨다. 선택된 셀이 충분히 소거 되어 있지 않을 경우에는 상기 피형 트랜지스터(81)에 의해서 인가되는 부하 전류는 비트라인의 전압레벨을 점차적으로 상승시켜 공핍형 트랜지스터(79)의 쇼트 오프 저전압 레벨까지 올라가게 되고, 비트라인이 공핍형 트랜지스터(79)의 Sutt Off 레벨이 되면, 노드 90이 Vcc로 천이 되게 된다. 패스 및 패일 판단구간에서는, 0 및 O 신호가 각각 로우에서 하이로, 하이에서 로우로 천이되게 되면, 셀이 충분히 소거되어 있을 경우에는 노드(90)이 거의 0V를 유지하고 있기 때문에 엔형 트랜지스터(83)이 컷 오프가 되므로, 노드(ERVFe는 Vcc를 유지되게 되어, 노아 게이트(75)의 출력인 PF는 로우를 유지하게 한다. 그러나, 선택 셀이 충분히 소거가 되지 못했을 경우, 노드(90)가 Vcc가 되어 엔형 트랜지스터(83)은 턴온되게 되어 Vcc로 플로팅되어 있는 노드 ERVFe의 전하를 노드 ERVFSLe로 방전시켜, 노드 ERVFe를 엔형 트랜지스터 78의 문턱전압 Vth의 저전압 레벨까지 방전시키게 된다. 이때 노아게이트(75)의 출력인 PF는 하이로 천이되게 된다. 즉, 노아게이트(75)의 출력인 PF가 하이가 되게 되면, 선택된 셀이 충분히 소거가 되지 않아 패일 났음을 시사하게 된다. 그러므로, 본 발명에 따른 소거 검증 회로를 통하여 온전한 소거 검증를 수행할수 있게 되어, 종래의 소거 검증 방식에 의한 소거 검증 방법보다는 레이아웃 면적의 감소시켜 생산성 향상을 기할 수 있는 효과가 있다. 즉, 종래의 기술에 따른 도면인 제1도와 비교하자면, 소거 검증을 노드(34)에서 바로 센싱하여 셀의 소거 여부를 판단하는 방법이다. 그러므로, 종래에 사용된 래치(20) 및 엔형 트랜지스터(21, 22, 24)와 트라이 스테이트 인버터(23)를 제거할 수 있어 레이아웃 면적을 줄일 수 있는 효과를 얻을 수 있다.

Claims (2)

  1. 반도체 기판과, 상기 반도체 기판상에 형성된 다수의 비트라인과, 데이터가 저장되는 플로팅 게이트와 상기 플로팅 게이트 상에 절연막을 개재하여 형성된 콘트롤 게이트로 이루어진 트랜지스터 포함하고, 상기 비트라인에 접속된 메모리 셀의 행 및 열 어레이를 기지는 전기적으로 소거 가능하고 프로그램 가능한 불휘발성 반도체 메모리 장치에 있어서: 상기 비트라인과 연결되고 셀의 데이터 소거 검증 시 상시 비트라인을 쇼트업 레벨로 천이시키기 위한 제 1트랜지스터들과; 공핍형 트랜지스터들의 일측과 연결되어 소거 검증 시 특정 전압에 의해 상기 비트라인으로 특정한 기준 전류를 전송하기 위한 제 2 트랜지스터들과; 상기 비트라인에 연결되고 센싱되어 선택된 셀들의 소거 여부를 판단하기 위한 판단부들과; 상기 판단부들의 양 입력단 사이에 연결되고 게이트는 비트라인과 연결되어 상기 소거 검증 시 충분히 소거된 셀의 경우와 충분히 소거되지 않은 셀의 경우에 각기 다른 레벨의 전압을 상기 판단부로 전송하기 위한 제 3트랜지스터들로 이루어져, 동시에 선택된 셀에 대한 소거동작 시 소거 검증을 수행하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  2. 제 1항에 있어서; 상기 판단부는 상기 제 3트랜지스터의 일단과 전원전압 사이에 채널이 연결되고 제어신호에 의해 게이팅되는 제 4트랜지스터와, 게이트는 상기 제 4트랜지스터의 게이트와 공유하고 상기 제 3트랜지스터의 타단과 접지전압 사이에 채널이 직렬 접속된 제 5, 6트랜지스터와, 일단은 반전된 상기 제어신호와 연결되고 타단은 상기 제 3트랜지스터 및 제 4트랜지스터와 공통연결된 노아게이트로 이루어짐을 특징으로 하는 불휘발성 반도체 메모리 장치.
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