JP2009205798A - 半導体記憶装置 - Google Patents

半導体記憶装置 Download PDF

Info

Publication number
JP2009205798A
JP2009205798A JP2009145636A JP2009145636A JP2009205798A JP 2009205798 A JP2009205798 A JP 2009205798A JP 2009145636 A JP2009145636 A JP 2009145636A JP 2009145636 A JP2009145636 A JP 2009145636A JP 2009205798 A JP2009205798 A JP 2009205798A
Authority
JP
Japan
Prior art keywords
data
circuit
signal
level
bit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2009145636A
Other languages
English (en)
Inventor
Hidenori Mitani
秀徳 三谷
Tadaaki Yamauchi
忠昭 山内
Taku Ogura
卓 小倉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Technology Corp
Original Assignee
Renesas Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Technology Corp filed Critical Renesas Technology Corp
Priority to JP2009145636A priority Critical patent/JP2009205798A/ja
Publication of JP2009205798A publication Critical patent/JP2009205798A/ja
Pending legal-status Critical Current

Links

Images

Landscapes

  • Read Only Memory (AREA)

Abstract

【課題】２値データを格納する不揮発性メモリ装置を利用して、３値以上の多値データを記憶する多値半導体記憶装置を実現する。
【解決手段】 選択ワード線に伝達される電圧（ＶＢＯＯＳＴ）を分圧し、分圧電圧に従って参照セル（ＲＣＡ−ＲＣＣ）を導通状態に設定する。参照セルを流れる電流に従って基準電圧（ＶＲＥＦ−ＶＲＥＦ２）を生成し、この基準電圧を用いてメモリセルデータを検出する。
【選択図】図５４

Description

この発明は、半導体記憶装置に関し、特に、３値以上の多値データを不揮発的に記憶することのできる不揮発性半導体記憶装置に関する。より特定的には、この発明は、２値データを記憶する不揮発性半導体記憶装置の内部構成を利用して多値データを記憶する多値不揮発性半導体記憶装置を実現するための構成に関する。
データを不揮発的に記憶する不揮発性半導体記憶装置においては、メモリセルは、１個のトランジスタで構成される。メモリセルトランジスタは、コントロールゲートと基板領域との間に形成されるフローティングゲートを有する。このフローティングゲートは、周囲から絶縁されており、フローティングゲートに蓄積される電荷（電子）の量に応じてメモリセルトランジスタのしきい値電圧が決定される。“１”および“０”の２値データを記憶するメモリセル（シングル・レベル・セル：ＳＬＣ）においては、しきい値電圧の高い状態および低い状態を、２値データの各データ値に対応させる。通常、しきい値電圧の低い状態が消去状態と呼ばれ、データ“１”に対応し、しきい値電圧が高い状態がプログラム状態（書込状態）と呼ばれ、データ“０”を記憶する状態に対応付けられる。
不揮発性メモリセルは、１個のトランジスタで構成されるため、セルの占有面積が小さく、また、データを不揮発的に記憶することができるという利点を有している。
音声データおよび画像データなどの大量のデータを記憶するためには、記憶容量を大きくすることが要求される。このような要求を満たすために、１つのメモリセルに２ビット以上のデータを記憶する多値メモリセル（ＭＬＣ：マルチレベルセル）仕様が実現されている。２値データを格納するメモリセルに、多値データ（２ビット以上のデータ）を記憶するため、記憶装置の面積増大を抑制しつつ、記憶容量を増大させることができる。このような多値データを格納する不揮発性半導体記憶装置は、たとえば、特許文献１（特開２００１−６３７５号公報）および特許文献２（特開平１１−２５６８２号公報）等に示されている。
特許文献１においては、異なるタイミングで同一データ端子から与えられるデータを、縮退して縮退データを生成してメモリセルに書込むことにより、多値データの格納を行なう構成が示されている。
特許文献２に示される構成においては、記憶データ生成時、２ビットのデータに所定の演算処理を施して、しきい値電圧レベルに対応する４値データに変換する。この４値データに含まれるビット“１”に従って、フローティングゲートから電荷（電子）の引抜きを行なって書込を行なう。書込み完了時に対応のセンスアンプに対応して配置されるラッチ回路の記憶データをビット“０”に設定する。このラッチ回路のデータがすべて書込完了状態に設定されたときに、書込を完了している。データ読出時においては、ワード線電圧を、多段階に変化させてデータの読出を行なっている。
さらに、特許文献３（特開平１０−９２１８６号公報）においては、多値データを格納するとき、各しきい値電圧を、低い方から順次グレイコードデータに対応させる構成が示されている。データを、グレイコード化してしきい値電圧に対応させることにより、データ読出時のバイナリサーチでのデータ検出を容易にしている。各ビット線に対応してラッチ回路を設け、データ書込時、ラッチ回路のラッチデータとベリファイ用の読出データとに従ってラッチ回路のラッチデータを検証して、一致時にラッチデータを書込み完了状態に設定し、書込が必要なメモリセルのみに対してのみ、書込を行なっている。
ページ単位でデータの書込を行なうためにページバッファを設けるＮＡＮＤフラッシュが、特許文献４（特開平１０−５５６８８号公報）に示されている。この特許文献４においては、読出時においては、ワード線電圧を順次変化させて１値ずつデータ読出を行なって、その読出後、加算回路を用いて、多値データを多ビットデータへ変換してページバッファに格納している。
特許文献５（特開平７−３７３９３号公報）においては、多値データ読出時に、センスアンプを用いて１つのメモリセルからシリアルにデータを読出すシリアルセンス回路が示されている。このシリアルセンス回路においては、基準電圧とメモリセル読出電位とを比較し、その比較結果に従って次の比較基準電圧を選択して、再びメモリセルの読出電圧と比較し、たとえば４値データの場合には、1つのメモリセルに格納された２ビットのデータを順次読出す。
特許文献６（特開平６−３０９８９０号公報）においては、制御信号に応じて４値データおよび２値データの記憶を切換える不揮発性半導体記憶装置が示されている。この特許文献６に示される構成においては、２値データおよび４値データそれぞれ専用に、センス回路を設け、またプログラム回路に応じてこの４値／２値指示の制御信号に従ってビット線への書込電圧レベルを２値および４値で切換えている。特許文献６に示される構成においては、１つのメモリセルに対するアクセスを行なう構成が示されている。
特開２００１−６３７５号公報 特開平１１−２５６８２号公報 特開平１０−９２１８６号公報 特開平１０−５５６８８号公報 特開平７−３７３９３号公報 特開平６−３０９８９０号公報
ＳＬＣ構成およびＭＬＣ構成を同一チップ構成で実現するのは、製品管理および設計効率の観点からは望ましい。しかしながら、特許文献１および２においては、多値メモリの構成のみが考慮されており、ＳＬＣ構成およびＭＬＣ構成を共存させる構成については何ら考慮されていない。
また、特許文献１、２および６においては、異なるデータの同一位置のビットを１つのメモリセルへ書込むようにデータ変換を行なっている。この場合、１つのメモリセルには、異なるアドレスのデータビットが格納されることになり、アドレスの割付が複雑となり、互いにアドレスビット数の異なるＳＬＣ構成およびＭＬＣ構成を共存させるのは困難となる。
特許文献３に示される構成においては、メモリセルの格納データを、しきい値電圧に応じてグレイコード化している。しかしながら、この特許文献３に示される構成は、各ビット線に対応して設けられるラッチ回路に書込データを格納し、ページ（ワード線）単位でデータの書込を行なう回路であり、バイト単位でのデータ書込の構成については何ら考慮していない。また、ＳＬＣ構成およびＭＬＣ構成の切換のためのアドレスの割付および共存を行なうための構成については何ら考慮していない。
特許文献４においては、ページバッファを利用して、２ビットデータを４値へ変換を行なって、１値ずつデータ書込を行ない、読出時には逆にワード線電圧を順次変化させて１値ずつ読出し、この読出結果に基づいて２ビットデータを生成している。データ読出時においては、ワード線電圧を変化させるため、読出に時間が要するという問題が生じる。また、この特許文献４においても、アドレスの割付については何ら考慮されていない。
特許文献５においては、センスアンプを用いて、メモリセル電位との比較基準となる比較参照電位を変化させて、同一メモリセルのデータをシリアルに読み出している。しかしながら、その場合の参照電位を安定に発生させるための構成については、何ら考慮していない。また、ＳＬＣ構成およびＭＬＣ構成を共存させるためのアドレスの割付に付いては考慮されていない。
特許文献６においては、ＳＬＣ構成およびＭＬＣ構成を、制御信号で切換える構成が示されている。しかしながら、この特許文献６に示される構成においては、データの入出力が１ビットまたは２ビット単位で行なわれており、バイト単位のデータワードの書込／読出を行なう構成については考慮されていない。また、この特許文献６に示される構成においては、４値データの読出を行なうためのセンスアンプおよび２値データを読出すためのセンスアンプはそれぞれ別々に設けられており、したがって回路構成が冗長となり、また回路のレイアウト面積が増大するという問題が生じる。また、ＳＬＣ構成およびＭＬＣ構成を共存させるための効率的なアドレスの割付に付いては、考慮されていない。
また、特許文献１−３および６においては、ＮＡＮＤ回路フラッシュが示されており、ページ単位でのデータの書込が実行され、チャネルホットエレクトロンを利用してデータの書込を行なうＮＯＲ型フラッシュメモリの構成については何ら示されていない。また、このような記憶装置においてページモード動作およびランダムアクセス動作両者を実現するための構成についても何ら考慮されていない。
それゆえ、この発明の目的は、高速で多値データの書込／読出を行なうことのできるＳＬＣ構成と互換性のあるＭＬＣ構成を備える不揮発性半導体記憶装置を提供することである。
この発明の他の目的は、シリアルセンス方式に従ってページモードで安定にデータを読出すことのできるＭＬＣ構成の不揮発性半導体記憶装置を提供することである。
この発明に係る半導体記憶装置は、行列状に配列される複数のメモリセルと、各メモリセル行に対応して配置され、各々に対応の行のメモリセルが接続する複数のワード線と、選択ワード線に伝達される所定の電圧レベルの第１の電圧を生成する回路と、この分圧電圧に従って選択的に導通する参照セルと、この参照セルを流れる電流に従って基準電圧を生成する基準電圧生成回路と、この基準電圧に従って比較基準電流を生成し、この比較基準電流と選択メモリセルを流れる電流とを比較してメモリセルデータを検出するセンスアンプ回路とを含む。
分圧電圧を伝達することにより、参照セルのサイズ／しきい値電圧の変更などを行なうことなく、所望のレベルの平均電流を生成して基準電圧を生成することができる。
ＳＬＣ構成時におけるワードのアドレスビットの割付を概略的に示す図である。 ＭＬＣ構成時におけるワードのアドレスビットの割付を概略的に示す図である。 外部処理装置の分離交換のワードと記憶データのワードの対応関係を概略的に示す図である。 この発明に従う不揮発性半導体記憶装置の全体の構成を概略的に示す図である。 この発明に従うＭＬＣ構成の外部データと内部データとの対応関係および書込み動作を示す図である。 この発明に従う半導体記憶装置の記憶データと外部のワードとの対応関係を概略的に示す図である。 ページバッファへのデータセットアップ時の外部アドレスおよび内部アドレスの変化シーケンスの一例を示す図である。 図４に示すページバッファの構成を概略的に示す図である。 図８に示すページバッファアレイの構成を概略的に示す図である。 図４に示すページバッファ制御回路内のページバッファ制御信号発生部の構成の一例を示す図である。 図９に示すページバッファアレイ制御信号の論理レベルと各動作モードとの対応関係を示す図である。 図８に示すワード線選択回路の構成を概略的に示す図である。 図１２に示すワード線選択信号を発生する部分の構成の一例を示す図である。 図１２に示すページワード線クリア制御信号発生部の構成の一例を示す図である。 図８に示すワード線選択回路の構成を概略的に示す図である。 図８に示すページバッファ書込／読出回路の構成を概略的に示す図である。 図１６に示すページバッファセンス／ドライブ回路の構成を概略的に示す図である。 図１４に示すページバッファセットアップ活性化信号を発生する部分の構成の一例を示す図である。 図１６に示すビット線ドライブ制御信号を発生する部分の構成の一例を示す図である。 図１９に示す回路の動作を示す信号波形図である。 図４に示すデータ変換回路の構成の一例を示す図である。 図２１に示すデータ変換回路の動作を模式的に示す図である。 図４に示すデータ変換回路に含まれるデータ縮退部の構成の一例を示す図である。 ４値データとメモリセルのしきい値電圧との対応関係を示す図である。 図４に示すＯＳＣ回路およびコマンドユーザインターフェイスの要部の構成を概略的に示す図である。 プログラム時の電圧を発生する部分の構成を概略的に示す図である。 メモリセルアレイへのデータ書込時におけるデータワードの書込シーケンスを示す図である。 メモリセルアレイからのベリファイ時のデータ読出動作を示すタイミング図である。 図４に示すベリファイ回路に含まれるページバッファデータを生成する部分の構成の一例を示す図である。 図２５に示すクロック信号を発生する部分の構成の一例を示す図である。 図４に示すベリファイ回路のベリファイ制御信号を発生する部分の構成の一例を示す図である。 ベリファイ動作時の図３１に示す回路動作を示す信号波形図である。 この発明に従う不揮発性半導体記憶装置のベリファイデータ読出部の構成を概略的に示す図である。 図４に示すベリファイ回路の構成を概略的に示す図である。 プログラム動作時のしきい値電圧の変化シーケンスおよびベリファイ動作を模式的に示す図である。 図３４に示す比較回路の構成の一例を示す図である。 図３６に示す比較回路の動作モードとそのときの制御信号の関係を示す図である。 図３４に示す判定回路の構成の一例を示す図である。 図３４に示す書込データ生成回路の構成の一例を示す図である。 ベリファイセンスアンプの構成の一例を示す図である。 ベリファイ動作時に必要とされる参照電圧を示す図である。 図４０に示すベリファイセンスアンプの動作を示す信号波形図である。 ベリファイセンスアンプの他の構成を概略的に示す図である。 図４３に示すベリファイセンスアンプの動作を示す信号波形図である。 図４３に示すベリファイセンスアンプに対するセンス制御信号を発生する部分の構成の一例を示す図である。 ベリファイセンスアンプのさらに他の変更例を示す図である。 図４６に示すベリファイセンスアンプに利用される参照電圧を模式的に示す図である。 図４６に示すベリファイセンスアンプの動作を示す信号波形図である。 図４６に示すベリファイセンスアンプの他の動作シーケンスを模式的に示す図である。 この発明に従う参照電圧を発生する部分の構成を概略的に示す図である。 図５０に示す参照電圧発生アレイの構成の一例を示す図である。 図５１に示す参照セルの構成の一例を示す図である。 図５１に示す参照アレイブロックの参照電流発生部の構成を概略的に示す図である。 参照電圧発生部の他の構成を示す図である。 参照電圧発生部のさらに他の構成を概略的に示す図である。 参照セルのさらに他の構成を示す図である。 参照セルのさらに他の構成を示す図である。 この発明に従う半導体記憶装置の外部データ読出に関連する部分の構成を概略的に示す図である。 図５８に示すデータ読出回路およびデータ転送出力回路の構成を概略的に示す図である。 図５９に示す読出回路およびデータ出力転送回路の動作を示す信号波形図である。 図５９に示すセンスアンプ選択活性化信号を発生する部分の構成の一例を示す図である。 図５９に示すデータ選択回路および選択信号発生部の構成の一例を示す図である。 図５９に示すデータ転送制御信号を発生する部分の構成の一例を示す図である。
［実施の形態１］
図１は、この発明が適用される半導体記憶装置のメモリアレイの構成とメモリセルのアドレスの構成を概略的に示す図である。図１において、メモリアレイＭＡは、８Ｍワード×１６ビットのメモリセルを有する。ここで、１ワードは１６ビットで構成される。
メモリアレイＭＡにおいては、６４Ｋワードのブロックが、１２８個設けられる。したがって、この８Ｍワードから１ワードを選択するために、２３ビットのアドレスＡ［２２：０］が用いられる。メモリアレイＭＡは、通常、２つのメモリマットに分割される。６４ＫワードのブロックＳＭＡを選択するために、アドレスビットＡ［２２：１６］が用いられる。６４ＫワードブロックＳＭＡは、２つの３２ＫワードブロックＢＡＬを含む。この３２ＫワードブロックＢＡＬは、通常セクタとして用いられ、データの消去単位として利用される。
３２ＫワードのブロックＢＡＬから、データ読出時、８ワードの読出データブロックＲＢＫが選択される。この８ワードを、３２ＫワードブロックＢＡＬから選択するために、アドレスビットＡ［１４：３］が利用される。最終的に、この８ワードの読出データブロックＲＢＫから１ワードを選択して読出データブロックＯＤＫを選択するために、アドレスビットＡ［２：０］が利用されて、最終的に１６ビットのデータＤが出力される。
図１に示すメモリアレイのＳＬＣ構成においては、１６ビットのメモリセルに対し、１６ビットのデータが格納される。このＳＬＣ構成の半導体記憶装置を、ＭＬＣ構成の半導体記憶装置として利用することを考える。いま、ＭＬＣ構成として、４値データすなわち２ビットのデータを1つのメモリセルに格納することを考える。この場合、図２に示すように、１６ビットのメモリセルに、３２ビットのデータが格納される。すなわち、上位ワードＵＷおよび下位ワードＬＷが、１６ビットのメモリセルに格納される。これらの16ビット上位ワードＵＷおよび１６ビット下位ワードＬＷは、外部の論理空間においては別アドレスのワードであり、一方、メモリ空間内においては、同一アドレスのメモリセルに格納される。
この図１に示すアドレスの割付を、多値データを格納するＭＬＣ構成に利用する場合、データの記憶容量が、２倍となるため、さらにアドレスビットＡ［２３］が必要となる。このアドレスビット［２３］を、ＳＬＣ構成に悪影響を及ぼすことなく利用することを考える。この場合、後に説明するように、３２ＫワードブロックＢＡＬは、アドレスビットＡ［２］により、２つのブロックに分割される。このブロック選択に、外部のアドレスビットＡＡ［２３］を内部のブロックアドレスビットＡ［２］に変換して、ブロック選択ビットとして利用する。一方、上位ワードＵＷおよび下位ワードＬＷを選択するための内部アドレスＡＥ［２３］として、外部アドレスビットＡＡ［２］を利用する。
このアドレスビットの割付を行なった場合、データ読出部において、上位ワードＵＷおよび下位ワードＬＷ選択のために内部アドレスビットＡＥ［２３］を利用する。データを書込むプログラム動作時においては、上位ワードＵＷおよび下位ワードＬＷの３２ビットデータが１６ビットのデータに縮退されて、プログラムが行なわれる。したがって、メモリアドレス空間は、データのプログラムについてはＳＬＣ構成およびＭＬＣ構成において同じであり、プログラム時においては、上位／下位ワード指定のためのアドレスビットＡＯ［２３］は不要である。
このアドレス割付を行なうことにより、図１に示す８ワードから１ワードを選択するときに、新たな内部アドレスビットＡＥ［２３］を用いて上位ワードＵＷおよび下位ワードＬＷを選択する動作を制御する構成が必要となるだけである。他のアドレスについては、ＳＬＣ構成およびＭＬＣ構成については同様であり、ＳＬＣ構成を利用して、４値データを格納するＭＬＣ構成を実現することができる。
また、図２に示すように、１６ビットセルにおいて、上位ワードＵＷおよび下位ワードＬＷは、それぞれ８ビットのセルに書込むことにより、同一ブロック内の上位バイトデータ格納領域および下位バイトデータ格納領域に、アドレスビットＡＡ［２３］の同じ値に応じたデータを格納することができる。従って、図３に示すように、アドレスビットＡＡ［２３］を内部のアドレスビットＡＥ［２］およびＡＯ［２］に変換することにより、論理空間ＡＳの上位アドレス空間および下位アドレス空間をそれぞれメモリアドレス空間の別々のブロックに対応付けることができる。すなわち、図３に示すように、アドレスビットＡＡ［２３］がそれぞれ“０”および“１”であるサブ論理空間ＡＳ０およびＡＳ１において、同一サブ論理空間の連続する２ワードを、それぞれ、メモリアレイ内において、上位サブ論理空間ワード格納ブロック領域および下位サブ論理空間ワードブロック領域に格納できる。メモリアレイのブロック領域の同一アドレスにおいて、同一サブ論理空間の連続する外部２ワードを、それぞれ上位バイト領域および下位バイト領域に分散して格納することができる。
１ワードのメモリセルにおいて、上位バイト領域および下位バイト領域を、外部アドレスビットＡＡ［２］に対応する内部アドレスビットＡＥ［２３］で指定する。これにより、内部アドレスビットのアドレスの割付が容易となり、また、ＭＬＣ構成時、メモリ空間と論理空間との間のアドレスの整合性を取ることができる。また、後に詳細に説明するように、シリアルセンス方式に従ってメモリセルデータを読み出す時に、連続する２ワードの上位ワードおよび下位ワードの識別が容易となり、また、容易にページモードでデータを読み出すことができる。
図４は、この発明の実施の形態１に従う不揮発性半導体記憶装置の全体の構成を概略的に示す図である。図４において、不揮発性半導体記憶装置１は、行列状に配列される複数の不揮発性メモリセルを有するメモリセルアレイ１０と、外部からのコマンドおよびアドレスを受けて、内部動作に必要な各種制御信号を発生するコマンドユーザインターフェイス（ＣＵＩ）２と、コマンドユーザインターフェイス（ＣＵＩ）２の制御の後に所定の周期で発振し、内部クロック信号を生成する発振器を含むＯＳＣ回路３と、ＯＳＣ回路３からの発振信号（クロック信号）に同期して各種内部消去、ベリファイ、および書込に必要な動作を行なう制御装置（ＣＰＵ）４を含む。このＣＰＵ４は、コマンドユーザインターフェイス（ＣＵＩ）２から与えられる動作モード指示に従って、消去、プログラム、ベリファイおよびおよび読出に必要な内部信号および内部電圧の発生を制御する。
不揮発性半導体記憶装置１は、さらに、外部から与えられる１６ビットデータ（ワードデータ）を２ワード単位で、データビットの位置を変換してページバッファ６に格納し、かつページバッファ６から読出された３２ビットデータを１６ビットデータに縮退してライトドライバ９へ与えるデータ変換回路８を含む。このデータ変換回路８により、連続して与えられる２ワードデータの同一ワードのビットが整列するようにデータ変換が行なわれてページバッファ６へ格納され、またデータ書込時、このページバッファに格納された３２ビットデータ（２ワード）が、１６ビットデータに縮退される。これにより、連続して与えられる図２に示す上位ワードＵＷおよび下位ワードＬＷが、それぞれ１６ビットメモリセルの上位バイト位置および下位バイト位置に格納される。
ライトドライバ９は、このデータ変換回路８から与えられる１６ビットデータを、メモリセルアレイ１０の選択メモリセルへ書込む。
この不揮発性半導体記憶装置１は、さらに、データ書込時、正確に、アドレスに書込データが書込まれたかを検証するベリファイ回路５を含む。このベリファイ回路５の動作については後に詳細に説明するが、ページバッファ６から２ワードの書込データとメモリセルアレイ１０からの２ワードのベリファイリードデータとを受け、その一致／不一致検出を全ビットについて行ない、その判定結果に基づいて、書込（プログラム）完了のビットの値を変更してページバッファ６へデータを書込む。データ変換回路８が、再びプログラム時にデータ変換を行ってライトドライバ９へデータを与える。したがって、データ書込時において、ライトドライバ９は、プログラムが必要なメモリセルに対してのみビット線に高電圧を印加する。
プログラムは、チャネルホットエレクトロン（ＣＨＥ）を利用してメモリセルアレイ１０における１６ビットのメモリセル単位で実行される。プログラムは、しきい値電圧を高くする状態を示し、消去は、しきい値電圧を低くする状態を示す。
まず、メモリセルアレイ１０へのデータの書込動作（ベリファイ動作を含む）について簡単に説明し、次いで各回路の構成について詳細に説明し、その後、データの外部読出について説明する。
図５は、メモリセルに４値データを格納する動作のシーケンスの一例を示す図である。データ書込時においては、まず外部からは、１６ビットデータが連続して与えられる。与えられた１６ビットデータが、書込み単位の３２ビットデータの上位データ（ワード）であるか下位データ（ワード）であるかを、外部からのアドレスビットＡＡ［２］により設定する。外部のアドレスビットＡＡ［２］が“０”のときには、下位１６ビットワードが指定され、外部アドレスビットＡＡ［２］が“１”のときには、上位１６ビットワードが指定される。上位ワードＵＷおよび下位ワードＬＷの識別は、ページバッファ６へのデータ書込時にのみ必要とされる。メモリセルアレイ１０へのデータの書込およびベリファイ読出は、１６ビット単位で行なわれるため、上位ワードＵＷおよび下位ワードＬＷの識別時には、利用されない。外部へのデータ読出時、外部からのアドレスビットＡＡ［２］を、上位ワードデータおよび下位ワードデータの識別のために利用する。
パッドを介して外部から与えられた外部アドレスビットＡＡ［２］の値が異なる２ワードが、図４に示すデータ変換回路８によりその位置が変更されて、ページバッファ６への書込が行なわれる。このページバッファ６への書込み時のデータビット位置の変換においては、同じ１６ビットワードにおいて、下位バイトおよび上位バイトの対称な位置のデータビットが同じメモリセルへ書込まれるように、そのビット位置が変更される。
このワードＵＷおよびＬＷのビット位置の変更により、たとえば１つの外部ワードをページバッファから読出すためには、２回ページバッファから読出動作を行なうことにより、１６ビットのデータ、すなわち１６ビット外部ワードを内部で読出すことができ、また、１つのメモリセルへの書き込み時、同一外部データの２ビットを縮退して書き込むことができる。またＳＬＣ構成においても、下位ワードＬＷまたは上位ワードＵＷの一方の領域を利用するだけで対応することができるためである。
なお、同一ワードの対応のビットを整列させる場合、隣接データ端子、すなわちデータＤ［０］およびＤ［１］を整列させてもよい。この場合、バイトモードで外部データの書込および読出を行なう半導体記憶装置を実現することができる。
データ変換回路８におけるワードおよびビット位置の変更およびページバッファ６への書込が、外部からの３２ワードに対して繰返し実行される。その後、データ変換回路８において、３２ビットデータを１６ビットデータに縮退してライトドライバ９を介してメモリセルアレイ１０への書込が行なわれる。この書込み前に、まず、ベリファイ動作が実行され、メモリセルの記憶データとページバッファに格納されたデータとの一致・不一致が検証される。プログラム動作が必要なメモリセルに対してのみ、新たな書込みデータにしたがってプログラムを実行することにより、消費電流を低減する。
メモリセルアレイ１０からは、選択メモリセルに対して２回センス動作を連続して行なうシリアルセンス方式に従ってデータの読出が行なわれる。１回目のセンス時に、各ワードの下位バイトデータが読出され、２回目のセンス動作時に各ワードの上位バイトデータが読出される。このメモリセルアレイ１０から読出されたデータについて、図４に示すベリファイ回路５においてページバッファ６から読出されるデータとの一致／不一致が検証される。不一致検出時においては、再び、データ変換回路８を介してライトドライバ９を介してメモリセルアレイ１０へデータを書込む。
このベリファイ動作時においては、ベリファイ回路５は、各ビットごとに、書込完了を示すビットをページバッファ６の対応の位置に格納する。これにより、各ワードにおいて正常に書込まれたビット以外のデータビットについてのみ、再書込を行なうことができる。このページバッファ６への書込、メモリセルアレイ１０への書込（プログラム）およびベリファイは、内部の１６ワードについて、順次アドレスを更新して繰返し実行され、内部１６ワードについてすべて正確にデータ書込が完了すると、外部からの３２ワードのデータの書込が完了する。内部１６ワード単位でのデータの書込みを実行することにより、書込みおよびベリファイ時のアドレス発生シーケンスを容易化することができ、アドレス発生部の構成を簡略化することができる。
図６は、データの流れを概略的に示す図である。この図６に示すように、下位ワードＬＷおよび上位ワードＵＷが順次与えられる。データ変換回路において、これらの順次与えられる１６ビットのワードＬＷおよびＵＷが位置を更新され、ページバッファ内において、３２ビットデータとして格納される。このページバッファに格納された２ワードの３２ビットのデータに、データ変換回路により、上位ワードＵＷおよび下位ワードＬＷがそれぞれ８ビットデータに縮退され、１６ビットメモリビットデータとしてライトドライバを介してメモリセルアレイ１０へ伝達される。メモリセルアレイ１０においては、選択メモリブロックＢＡＬのブロックＢＡＬ０およびＢＡＬ１のうちのアドレスビットＡＡ［２３］により指定されるブロックの指定アドレスに、上位バイトデータおよび下位バイトデータとしてそれぞれ下位ワードおよび上位ワードデータが格納される。
データ書込時およびベリファイ動作時においては、この選択ブロックＢＡＬに書込まれた８ビットデータＬＷおよびＵＷは、並行して読出されてベリファイ動作および再書込が実行される。データ読出時においては、このブロックＢＡＬにおいて、上位論理アドレス空間に対応する領域ＢＬ１および下位論理アドレス空間に対応するＢＬ０は、内部アドレスビットＡＥ［２］（外部アドレスビットＡＡ［２３］）により選択される。ベリファイ時の内部読出時においては、アドレスＡＡ［２］は利用されない。２ワード（３２ビット）単位でベリファイ動作が実行される。外部データ読出時において、アドレスビットＡＡ［２］に対応する内部アドレスビットＡＥ［２３］に従って最終１６ビットデータＤが生成されて外部へ読出される。
１６ビットのメモリセルに対して上位ワードおよび下位ワードを格納するため、外部からは、常に上位データ（上位ワード）および下位データ（下位ワード）を交互に印加する必要があり、外部アドレスビットＡＡ［２］を常にトグルする必要がある。
図７は、データ書込時の入力アドレスの変化シーケンスの一例を示す図である。図７においては、開始アドレスが、外部アドレスＡＡ［２４′ｈ００００００］のときのアドレス変更のシーケンスが、一例として示される。ここで、図７おいて、「２４′」は２４ビット信号／データであることを示し、「ｈ」は１６進表示であることを示す。また図７において、「１′ｂ」は１ビットの信号であることを示し、同様「２３′」は、２３ビットの信号であることを示す。
この図７において、最初のサイクル（Ｃｙｃｌｅ）において、データ書込を示すコマンド「１６′ｈ００ｅ８」が与えられる。コマンドは、通常、データバスを用いて転送される。次いで、次のサイクルから、アドレス信号とともに、書込データが転送される。外部アドレスビットＡＡ［２］が０のときに、下位ワードデータがラッチされ、次に与えられるアドレスビットＡＡ［２］が“１”のときに、ページバッファへ、３２ビットの上位および下位ワードのデータが同時に書込まれる（データ位置変換が行なわれている）。
以降、外部アドレスビットＡＡ［２］を順次トグルし、かつ残りの外部アドレスビットＡＡ［２３：３，１：０］を順次増分して書込データとともに与える。３２ワードが与えられたときに、１つの書込単位が終了する。３２ワード単位でのデータの書込が実行される。アドレスビットＡＡ［２］は、この不揮発性半導体記憶装置へアクセスする装置が常にトグルすることは特に要求されない。不揮発性半導体記憶装置１へアクセスする装置は、順次アドレス信号を増分し、この半導体記憶装置１内部において、最下位アドレスビットＡＡ［０］をアドレスビットＡＡ［２］に切換えてもよい。この不揮発性半導体記憶装置内において、外部アドレスビットＡＡ［２３：３，１：０］が２サイクルごとに１アドレス増分されれば、メモリセルアレイ１０への書込アドレスが、書込データに対して１ずつ増分される。
図８は、図４に示すページバッファ６の構成の１例を概略的に示す図である。図８において、ページバッファ６は、書込データおよびベリファイ期待値データを格納するページバッファアレイ１２と、このページバッファアレイへデータＤＩＮ［１５：０］およびＤＩＮ［３１：１６］を書込み、かつページバッファアレイ１２からデータＰＢＤ［１５：０］およびＰＢＤ［３１：１６］を読出すページバッファ書込／読出回路１６と、このページバッファアレイ１２のワード線を選択するワード線選択回路１４を含む。ページバッファアレイ１２は、ＳＲＡＭアレイで構成され、ＳＲＡＭセルが、３２行６４列に配列され、ワード線ＷＬが３２本、ビット線ＢＬが６４対配置される。
ワード線選択回路１４は、後に説明するように、書込み時、書込アドレスＡＯ［４：３，１：０］に基づいて生成されるページバッファアドレスＰＡ［１３：４］をプリデコードして生成されるワード線プリデコード信号ＲＡＬ、ＲＡＭおよびＲＡＵに従って３２本のワード線ＷＬのうち１つのワード線を選択する。このワード線選択時、ＭＬＣ構成においては、外部アドレスビットＡＡ［２］は利用されない（この構成については後に説明する）。
ページバッファ書込／読出回路１６は、メタルスライスで、３２ビットデータの書込／読出および１６ビットデータの書込／読出を設定することができる。この１６ビット構成にページバッファ書込／読出回路１６が設定された場合には、この半導体記憶装置はＳＬＣ構成で動作し、３２ビット構成に設定された場合には、この半導体記憶装置が。ＭＬＣ構成で動作する。
ページバッファ書込／読出回路１６へ与えられるデータＤＩＮ［３１：１６］およびＤＩＮ［１５：０］は、図４に示すデータ変換回路８から与えられる。
図９は、図８に示すページバッファアレイ１２の構成を概略的に示す図である。図９において、ページバッファアレイ１２は、３２行６４列に配列されるＳＲＡＭセル３０を含む。ＳＲＡＭセル３０の各行に対応してワード線ＷＬ［３１：０］が配設され、ＳＲＡＭセル３０の各列に対応してビット線対ＢＬ［６３：０］およびＩＢＬ［６３：０］が配設される。ビット線ＢＬ［ｉ］およびＩＢＬ［ｉ］は対をなして配設され、相補データを転送する。ここで、ｉは０から６３に任意の整数である。
ＳＲＡＭセル３０は、データを記憶するラッチ回路を構成するインバータ３０ａおよび３０ｂと、対応のワード線ＷＬ［ｊ］上の信号に応答してインバータ３０ａおよび３０ｂの入力ノードを、対応のビット線ＢＬ［ｋ］およびＩＢＬ［ｋ］に接続するトランスファーゲート３０ｃおよび３０ｄを含む。
ページバッファアレイ１２は、さらに、ビット線周辺回路として、補のビット線プリチャージ信号ＩＣＩＢＬに従ってビット線ＩＢＬ［６３：０］を電源電圧レベルにプリチャージするビット線プリチャージ回路２０と、ビット線プリチャージ信号ＩＰＣＢＬに従ってビット線ＢＬ［６３：０］を電源電圧Ｖｄｄレベルにプリチャージするビット線プリチャージ回路２２と、データクリア信号ＤＣＬＲに従って、補のビット線ＩＢＬ［６３：０］を接地電圧レベルに放電するビット線クリア回路２４と、データセット信号ＤＳＥＴに従ってビット線ＢＬ［６３：０］を接地電圧レベルに設定するビット線セット回路２６を含む。
ビット線プリチャージ回路２０および２２は、それぞれ、ゲートにビット線プリチャージ信号ＩＰＣＩＢＬおよびＩＰＣＢＬを受けるＰチャネルＭＯＳトランジスタ２０ａおよび２２ａで構成される。ビット線クリア回路２４は、データクリア信号ＤＣＬＲに従って導通するＮチャネルＭＯＳトランジスタ２４ａで構成される。ビット線セット回路２６は、データセット信号ＤＳＥＴに従って導通し、ビット線ＢＬ［６３：０］を接地電圧レベルに放電するＮチャネルＭＯＳトランジスタ２６ａを含む。
このビット線プリチャージ回路２０、２２において、ビット線ＩＢＬ［６３：０］およびＢＬ［６３：０］がすべて共通に、電源電圧Ｖｄｄレベルにプリチャージされ、またビット線リセット回路２４およびビット線セット回路２６において、ビット線ＩＢＬ［６３：０］およびＢＬ［６３：０］が、同時に、クリア信号ＤＣＬＲおよびデータセット信号ＤＳＥＴに従って接地電圧レベルに設定される。これらのＭＯＳトランジスタ２０ａ、２４ａおよび２６ａは、ビット線ＩＢＬ［６３：０］に共通に設けられてもよく、またそれぞれのビット線個々に設けられてもよい。
このビット線の周辺回路にビット線クリア回路２４ａおよびビット線セット回路２６ａを設けることにより、ページバッファのリセットおよびセットをページバッファアレイ１２内のメモリセルに対して一括して行なう。
３２本のワード線ＷＬ［３１：０］に対し、外部から与えられるアドレスに従って１つのワード線を選択し、また６４対のビット線から３２対のビット線を選択してデータの書込／読出を実行する。
図１０は、図９に示すページバッファアレイに対する制御信号を発生する部分の構成を示す図である。この図１０に示すページバッファアレイに対する制御信号を発生する回路は、図４に示すページバッファ制御回路７に含まれる。
図１０において、ページバッファ制御回路７は、ページバッファ読出指示信号ＣＨＰＢＲを所定時間遅延する遅延回路５０と、ページバッファへの書込みデータの格納を指示するデータセットアップ指示信号ＣＤＳＥＴＵＰを反転するインバータ５１と、遅延回路５０の出力信号とページバッファ読出指示信号ＣＨＰＢＲとインバータ５１の出力信号ＣＩＤＳＥＴＵＰを受けてページバッファ読出制御信号ＣＬＰＢＲを生成するＮＡＮＤゲート５３と、データセットアップ指示信号ＣＤＳＥＴＵＰを所定時間遅延する遅延回路５４と、遅延回路５４の出力信号とデータセットアップ指示信号ＣＤＳＥＴＵＰの一方をメタル配線により選択するメタルスイッチ５５と、動作状態のバンクを指定するオペレーションバンクポインタイネーブル信号ＯＢＰＥとメタルスイッチ５５の出力信号Ｓ１を受けるＯＲ回路５６と、ＯＲ回路５６の出力信号Ｓ２とメタルスイッチ５５の出力信号Ｓ１とを受けてページバッファへのデータ書込を許可するデータセットアップ許可信号ＳＥＴＵＰ＿ＭＬＣを生成するＡＮＤ回路５７と、内部アドレスビットＡＯ［２］を受けるインバータ５８と、インバータ５８の出力信号とデータセットアップ許可信号ＳＥＴＵＰ＿ＭＬＣとを受けるＮＡＮＤゲート５９と、ＮＡＮＤゲート５９の出力信号と電源電圧の一方を選択して対応のバンクのページバッファに対するデータ書込を許可するＭＬＣモードアレイ選択信号ＭＬＣ＿ＳＥＬを生成するメタルスイッチ６０を含む。
オペレーションバンクポインタイネーブル信号ＯＢＰＥは、この不揮発性半導体記憶装置は、マルチバンク構成を有し、各バンクに対してページバッファおよびページバッファ制御回路が設けられており、対応のバンクが活性状態のときに、オペレーションバンクポインタイネーブル信号ＯＢＰＥがＨレベルとなり、ページバッファへのアクセスが許可され、また、メモリセルアレイのデータの外部読み出しが指定される。ページバッファへのデータの書込を行なう動作時においては、オペレーションバンクポインタイネーブル信号ＯＢＰＥはＬレベルに設定され、データセットアップ指示信号ＣＤＳＥＴＵＰがＨレベルのときに、対応のバンクのページバッファに対するデータの書込みが実行される。
オペレーションバンクポインタイネーブル信号ＯＢＰＥがＬレベルのときには、また、ページバッファの格納データを外部へ読出すことができる。したがって、メモリセルアレイに対するデータ書込時においては、このオペレーションバンクポインタイネーブル信号ＯＢＰＥは、Ｈレベルに設定される。対応のバンクがアクセスされていないときにプログラムデータのページバッファへの書込が実行される。プログラムアドレスビットＡＯ［２］は、外部アドレスビットＡＡ［２］に対応する。
メタルスイッチ５５は、ＳＬＣ構成時には、遅延回路５４の出力信号を選択し、ＭＬＣ構成時に、データセットアップ指示信号ＣＤＳＥＴＵＰを選択する。メタルスイッチ６０は、ＳＬＣ構成時には、電源電圧Ｖｄｄを選択し、ＭＬＣ構成時に、ＮＡＮＤ回路５９の出力信号を選択する。
制御回路７は、さらに、データロード指示信号ＣＬＯＡＤＷを所定時間遅延する遅延回路６１と、遅延回路６１の出力信号とデータロード指示信号ＣＬＯＡＤＷとを受けてデータロード制御信号ＩＬＯＡＤを生成するＮＯＲゲート６２と、データの内部読出時、アドレス信号（クロック信号）の変化に従って生成されるタイミング信号ＴＸＬＡＴＤ＿ＰＢを所定時間遅延する遅延回路６３と、遅延回路６３の出力信号Ｓ３とタイミング信号ＴＸＬＡＴＤ＿ＰＢを受けるＮＡＮＤゲート６４と、メタルスイッチ６０からのＭＬＣ選択信号ＭＬＣ＿ＳＥＬとデータロード制御信号ＩＬＯＡＤを受けるゲート回路６５と、ＮＡＮＤゲート６４の出力信号とＮＡＮＤゲート５３からのページバッファ読出制御信号ＣＬＰＢＲを受けるＮＯＲゲート６６を含む。
遅延回路６１およびＮＯＲゲート６２は、立下り遅延回路を構成し、データロード指示信号ＣＬＯＡＤＷがＨレベルに立上がるとＬレベルに立下がるワンショットのパルス信号を生成し、このワンショットのパルス信号の立上りは、データロード指示信号ＣＬＯＡＤＷの立下がりから遅延回路５１により決定される遅延時間経過後に設定される。遅延回路６３およびＮＡＮＤゲート６４も、ワンショットのパルス発生回路を構成し、タイミング信号ＴＸＬＡＴＤ＿ＰＢの立上がり時点を遅延してＬレベルに立下がるワンショットのパルス信号を生成する。
ページバッファ制御回路７は、さらに、ページバッファプリチャージ制御信号ＰＢＰＲＣＧと接地電圧を受けるインバータ６９の出力信号と接地電圧とを受ける複合ゲート７０を含む。インバータ６９へは、テストモード指示信号が通常与えられが、通常動作モード時、このインバータ６９の入力信号はＬレベルに固定される。同様、別の接地電圧に代えて、テストモード時には、別のテストモード指示信号が与えられるが、通常動作モード時、このテストモード指示信号も接地電圧レベルに固定される。したがって、この複合ゲート７０は、通常動作モード時には、ページバッファプリチャージ制御信号ＰＢＰＲＣＧを反転するインバータとして動作する。
ページバッファ制御回路７は、さらに、ページバッファ読出指示信号ＣＨＰＢＲとデータセットアップ指示信号ＣＤＳＥＴＵＰとデータレディ指示信号ＣＲＤＹを受けるゲート回路７１と、データセットアップ指示信号ＣＤＳＥＴＵＰとデータレディ指示信号ＣＲＤＹと複合ゲート７０の出力信号を受けるＮＯＲゲート７２と、ゲート回路７１の出力信号とＮＯＲゲート７２の出力信号を受けるＮＯＲゲート７３と、ゲート回路６５の出力信号とＮＯＲゲート６６の出力信号を受ける複合ゲート６７と、ゲート回路７１およびＮＯＲゲート７２の出力信号を受けるＮＯＲ回路７３と、ＮＯＲ回路７３の出力信号と複合ゲート６７の出力信号を受けるＮＡＮＤ回路６８を含む。
複合ゲート６７は、等価的に、データセットアップ指示信号ＣＤＳＥＴＵＰとゲート回路６５の出力信号とを受けるＡＮＤゲートと、ＮＯＲゲート６６の出力信号とこのＡＮＤゲートの出力信号を受けるＮＯＲゲートとで構成される。ゲート回路７１は、ページバッファ読出指示信号ＣＨＰＢＲがＬレベルでありかつデータセットアップ指示信号ＣＤＳＥＴＵＰがＬレベルであり、データレディ指示信号ＣＲＤＹがＨレベルのときに、Ｈレベルの信号を生成する。
ページバッファ制御回路７は、さらに、ページバッファクリア指示信号ＣＣＬＲＰＢを所定時間遅延する遅延回路７４と、遅延回路７４の出力信号とページバッファクリア指示信号ＣＣＬＲＰＢを受けるＮＯＲ回路７５と、ＮＯＲ回路７５の出力信号を反転するインバータ７６と、ページバッファデータセット制御信号ＰＢＤＳＥＴを受けるインバータ７７とＮＡＮＤ回路６８の出力信号とＮＯＲ回路７５の出力信号とページバッファデータセット制御信号ＢＰＤＳＥＴを受ける複合ゲート回路７８と、ＮＡＮＤ回路６８の出力信号とインバータ７６の出力信号とインバータ７７の出力信号とを受ける複合ゲート回路７９と、ページバッファデータセット制御信号ＢＰＤＳＥＴを受けるインバータ８０と、インバータ８０の出力信号とインバータ７６の出力信号とを受けるＮＡＮＤ回路８１と、ページバッファデータセット制御信号ＰＢＤＳＥＴとインバータ７６の出力信号とを受けるＮＡＮＤ回路８２と、複合ゲート７８の出力信号を受けて補のビット線プリチャージ指示信号ＩＰＣＩＢＬを生成するインバータ１３と、複合ゲート回路７９の出力信号を反転してビット線プリチャージ指示信号ＩＰＣＢＬを生成するインバータ８４と、ＮＡＮＤ回路８１の出力信号を反転し、データクリア信号ＤＣＬＲを生成するインバータ８５と、ＮＡＮＤ回路８４の出力信号を反転してデータセット指示信号ＤＳＥＴを生成するインバータ８６を含む。
複合ゲート７８は、ＮＡＮＤ回路６８の出力信号とＮＯＲ回路７５の出力信号を受けるＡＮＤゲート、このＡＮＤゲートの出力信号とページバッファデータセット指示信号ＰＢＤＳＥＴを受けるＡＮＤゲートを等価的に含む。複合ゲート回路７９は、ＮＡＮＤ回路６８の出力信号とインバータ７６の出力信号を受けるＯＲゲートと、このＯＲゲートの出力信号とインバータ７７の出力信号を受けるＡＮＤゲートを等価的に含む。
動作モード指示信号ＣＨＰＢＲ、ＣＣＬＲＰＢ、ＣＤＳＥＴＵＰは、図４に示すコマンドユーザインターフェイス（ＣＵＩ）２から動作モードに応じて設定される信号である。制御信号ＰＢＤＳＥＴおよびＰＢＰＲＣＧは、後に説明するページバッファ制御回路内の発振回路からのクロック信号に従って各動作サイクルにおいて生成される。
メモリセルに多値データを書込む動作モード時において、ページバッファへのデータ書込みを行って書込みデータをセットアップする動作時においては、データセットアップ指示信号ＣＤＳＥＴＵＰはＨレベル、オペレーションバンクポインタイネーブル信号ＯＢＰＥはＬレベルである。したがって、ＯＲ回路５６の出力信号がＨレベルであり、またメタルスイッチ５５からの出力信号もＨレベルであり、ＡＮＤ回路５７からのデータセットアップ指示信号ＳＥＴＵＰ＿ＭＬＣがＨレベルとなる。したがって、アドレスビットＡＯ［２］が“０”（Ｌレベル）となるごとに、ＮＡＮＤ回路５９の出力するＭＬＣモードアレイ選択信号ＭＬＣ＿ＳＥＬがＬレベルとなる。
ページバッファへの書込データ格納時には、データセットアップ指示信号ＣＤＳＥＴＵＰがＨレベルであるために、複合ゲート回路６７の出力信号はＬレベルなとり、応じてＮＡＮＤ回路６８の出力信号がＨレベルとなる。ページバッファクリア指示信号ＣＣＬＲＢがＬレベルであり、ＮＯＲ回路７５の出力信号がＨレベルである。また、ページバッファデータセット制御信号ＰＢＤＳＥＴもＬレベルである。したがって、ビット線プリチャージ指示信号ＩＰＣＩＢＬおよびＩＰＣＢＬが、このアドレスビットＡＯ［２］が“０”のときにＬレベルとなり、ページバッファにおいてビット線のプリチャージが実行される。
オペレーションバンクポインタイネーブル信号ＯＢＰＥがＬレベルでありかつデータセットアップ指示信号ＣＤＳＥＴＵＰがＬレベルのときには、ＡＮＤ回路５７の出力信号はＬレベルであり、ＭＬＣモードアレイ選択信号ＭＬＣ＿ＳＥＬはＨレベルに固定される。このときには、動作モードに応じて生成されるタイミング信号ＴＸＬＡＴＤ＿ＰＢに従って、ビット線プリチャージ指示信号ＩＰＣＩＢＬおよびＩＰＣＢＬがＬレベルに設定される。ページバッファデータ読出時、ページバッファ読出指示信号ＣＨＰＢＲがＨレベルであり、信号ＣＬＰＢＲが所定期間Ｌレベルとなるためである。
また、書込データの存在時またはベリファイ動作時において書込対象のデータが存在する場合、データレディ信号ＣＲＤＹがＨレベルに設定される。この場合には、ＮＯＲゲート回路７３の出力信号に従ってビット線プリチャージ指示信号ＩＰＣＩＢＬおよびＩＰＣＢＬの活性化が選択的に実行される。
プリチャージ制御信号ＰＢＰＲＣＧがＨレベルのときには、同様、ＮＯＲゲート回路７２および７３およびＮＡＮＤ回路６８の経路で、ビット線プリチャージ指示信号ＩＰＣＩＢＬおよびＩＰＣＢＬが選択的に活性化される。
ページバッファの格納内容をすべてリセットする場合には、ページバッファクリア制御信号ＣＣＬＲＰＢが活性化される。応じて、ＮＯＲ回路７５の出力信号がＬレベル、インバータ７６の出力信号がＨレベルとなる。ページバッファデータセット制御信号ＰＢＤＳＥＴはこのときには、Ｌレベルであるため、ビット線プリチャージ指示信号ＩＰＣＩＢＬがＨレベル、補のビット線プリチャージ指示信号ＩＰＣＢＬがＨレベルとなる。また、ＮＡＮＤ回路８１の出力信号ＩＤＣＬＲがＬレベルとなり、応じてデータクリア指示信号ＤＣＬＲがＨレベルとなる。データセット指示信号ＤＳＥＴはＬレベルである。
ページバッファデータセット指示信号ＰＢＤＳＥＴはＨレベルに設定され、データクリア指示信号ＣＣＬＲＰＢはＬレベルであり、ＮＯＲ回路７５の出力信号はＨレベル、インバータ７６の出力信号はＬレベルである。このときには、インバータ８３からの補のビット線プリチャージ指示信号ＩＰＣＩＢＬがＬレベル、ビット線プリチャージ指示信号ＩＰＣＢＬがＨレベルとなる。データクリア指示信号ＤＣＬＲはＬレベルであり、またデータセット指示信号ＤＳＥＴは、インバータ７６の出力信号がＬレベルであるため、Ｈレベルとなる。
図１１に、ページバッファビット線周辺回路に対する制御信号の論理レベルと動作モードを一覧にして示す。プリチャージモードは、プリチャージ動作指示時の動作を示し、リード、ライトおよびスタンバイ時は、このページバッファへのデータ書込、データ読出およびアクセス待機状態を示す。データセット時およびデータクリア時においては、ページバッファにおいて全ワード線が選択状態に駆動され、ページバッファの全メモリセルに対するデータのセットおよびクリアが実行される。
このページバッファ制御回路７の構成を利用することにより、メモリセルアレイへの書込データ書込時、このアドレスビットＡＯ［２］に従ってページバッファアレイのプリチャージを実行することができ、データ書込時においてのみ、正確なデータの書込を行なうことができる。また、制御信号ＣＨＰＢＲに従って、このページバッファに対する選択的なデータの書込／読出を行なうことができる。
図１２は、図４に示すページバッファ制御回路７に含まれるアドレス変換部の構成を概略的に示す図である。図１２において、ページバッファ制御回路７は、図１０に示すＯＲゲート回路５６の出力信号Ｓ２を受けるインバータ８９と、外部からの７ビットアドレスＡＡ［６：０］とインバータ８９の出力信号とを受けるＮＡＮＤゲート回路９０と、図１０に示す制御信号Ｓ２と図１０に示すＡＮＤ回路からのデータセットアップ許可指示信号ＳＥＴＵＰ＿ＭＬＣの一方を選択するメタルスイッチ９１と、内部アドレス信号ＡＯ［６：０］および［００ＡＯ［４：３］、ＡＯ［１：０］、１］の一方を選択するメタルスイッチ９２と、メタルスイッチ９１および９２の出力信号を受けるＮＡＮＤゲート回路９５と、制御信号Ｓ１およびＳ２を受けるゲート回路９３と、ゲート回路９３の出力信号と接地電圧（“０”）の一方を選択するメタルスイッチ９４と、メタルスイッチ９４の出力信号と７ビットアドレス［００Ａ［３：０］１］を受けるＮＡＮＤゲート回路９６を含む。
メタルスイッチ９１は、ＭＬＣ構成時においては、ＭＬＣデータセットアップ許可指示信号ＳＥＴＵＰ＿ＭＬＣを選択し、メタルスイッチ９２は、ＭＬＣ構成時、７ビットアドレス［００ＡＯ［４：３］、ＡＯ［１：０］１］を選択する。メタルスイッチ９４は、ＭＬＣ構成時、ゲート回路９３の出力信号を選択する。このゲート回路９３は、出力制御信号Ｓ１がＬレベルであり、かつ出力制御信号Ｓ２がＨレベルのときにＨレベルの信号を出力する。
ＮＡＮＤゲート回路９０、９５および９６は、それぞれイネーブル時、インバータとして動作し、与えられた７ビットアドレスを反転して選択７ビットアドレス［６：０］を生成する。
ページバッファ制御回路７は、さらに、ＮＡＮＤゲート回路９０、９５および９６の出力信号を受け、１４ビットの相補書込アドレス信号を生成するＮＡＮＤゲート回路９７と、ＮＡＮＤゲート回路９７の出力信号を受けて１４ビット相補アドレス信号ＰＡ［１２：０］、［１３：１２］を生成するインバータ９８を含む。ここで、記号ＰＡ［１３：０：２］は、Ｐ［６：０］の各ビットから相補信号を生成し、２ビットづつ単位で７対の相補信号を構成することを示す。
ページバッファ制御回路７は、さらに、インバータ９８からの相補内部アドレス信号ＰＡ［１３：４］をプリデコードし、ページバッファのワード線を指定するワード線プリデコード信号ＲＡＵ［１：０］、ＲＡＭ［３：０］およびＲＡＬ［３：０］を生成するワード線プリデコーダ９９と、相補内部アドレス信号ＰＡ［１：０］と論理“１”（電源電圧Ｖｄｄレベル）の一方を選択するメタルスイッチ１００と、相補内部アドレス信号ＰＡ［３：２］とメタルスイッチ１００からのアドレスビットとをプリデコードし、ビット線選択信号Ｙ［３：０］を生成するビット線プリデコーダ１０１を含む。
ワード線プリデコーダ９９は、ワード線選択信号ＩＷＬ＿ＳＥＮの活性化時プリデコード動作を行ない、また、データクリア時活性化されるページバッファワード線クリア指示信号ＣＬＲＰＢＷＬの活性化時、すべてのプリデコード信号を選択状態へ駆動する。
ワード線プリデコード信号ＲＡＵ［１：０］は、内部アドレスビットＰＡ［１３：１２］に基づいて生成され、ワード線プリデコード信号ＲＡＭ［３：０］は、相補内部アドレス信号ＰＡ［１１：８］に基づいて生成される。ワード線プリデコード信号ＲＡＬ［３：０］は、相補内部アドレス信号ＰＡ［７：４］に基づいて生成される。このプリデコード信号ＲＡＵ［１：０］、ＲＡＭ［３：０］およびＲＡＬ［３：０］それぞれにおいて、１つの信号が選択状態に駆動される。
ビット線プリデコーダ１０１は、ＭＬＣ構成時においては、相補内部アドレス信号ＰＡ［３：２］に従ってプリデコード動作を行ない、ビット線選択信号Ｙ［３：０］のうちの２つのビット線選択信号を選択状態へ駆動し３２対のビット線を選択して３２ビットデータを転送する。ＳＬＣ構成時においては、内部アドレス信号ＰＡ［３：０］に従って、４つのビット線選択信号Ｙ［３：０］の１つのビット線選択信号が選択状態へ駆動される。したがって、この場合には、６４対のビット線から１／４選択が行われ、１６対のビット線が選択される。
ワード線については、プリデコード信号ＲＡＵ［１：０］において１／２選択、プリデコード信号ＲＡＭ［３：０］およびＲＡＬ［３：０］によりそれぞれ、１／４選択が行なわれ、合計１／３２選択が実行され、３２本のワード線ＷＬ［３１：０］のうちの１つのワード線が選択状態へ駆動される。
一例として、ページバッファは、階層ワード線構成を有し、４本のメインワード線と、各メインワード線に対応して配置される８本のサブワード線を含む。プリデコード信号ＲＡＬ［３：０］にしたがって、１つのメインワード線が選択され、プリデコード信号ＲＡＵ［１：０］およびＲＡＭ［３：０］にしたがって、８本のサブワード線のうちの１つのサブワード線が選択される。
メモリセルへのデータの書込時においては、制御信号Ｓ１およびＳ２は、図１０に示すように、ともにＨレベルに設定される。この状態では、ＮＡＮＤゲート回路９０の出力信号は全ビットＨレベルであり、またＮＡＮＤゲート９３の出力信号がＬレベルであり、ＮＡＮＤゲート回路９６の出力信号もＨレベルとなる（７ビットについて）。この状態では、したがって、ＮＡＮＤゲート回路９７は、ＮＡＮＤゲート回路９５からのアドレスビット［００ＡＯ［４：３］ＡＯ［１：０］１］を選択し、これらのアドレスビットに従って１４ビットの相補内部アドレス信号ＰＡ［１３：０：２］を生成する。ＭＬＣ構成時、アドレスビットＡＯ［２］は利用されていない。すなわちページバッファへのデータの書込および読出を行なう場合においても、アドレスビットＡＯ［４：３］およびＡＯ［１：０］が指定する領域においてデータの書込／読出が行なわれる。この場合、４ビットアドレスでワード線およびビット線を選択するため、合計１６アドレスの領域が指定され、ページバッファの１６個の連続アドレスに対し、連続的に外部から３２ビットの２ワードデータがそれぞれ格納される。
オペレーションバンクポインタイネーブル信号（図１０参照）がＨレベルのときには、制御信号Ｓ２はＨレベルである。このとき、制御信号Ｓ１、すなわちデータセットアップ指示信号ＣＤＳＥＴＵＰがＬレベルであれば、ゲート回路９３の出力信号がＨレベルとなり、ＮＡＮＤゲート回路９６により、アドレスビット［００ＡＯ［３：０］１］に従って相補内部アドレスＰＡ［１３：０：１２］が生成される。この場合、アドレスＡＯ［３：０］に従ってページバッファへの書込が実行される。メモリセルアレイへのデータの書込は行なわれないため、アドレスビットＡＯ［２］を用いても、単にページバッファ内のアドレス領域の指定だけであり、上位データ／下位データは特に区別される必要はなく、問題は生じない。この場合、外部からの１６ビットワードデータがページバッファへ順次格納される。
オペレーションバンクポインタイネーブル信号ＯＢＰＥがＬレベルでありかつ制御信号Ｓ１がＬレベルのときには、制御信号Ｓ２がＬレベルである。このときには、ＮＡＮＤゲート回路９０により、外部アドレスＡＡ［６：０］に従って相補内部アドレス信号ＰＡ［１３：０：２］が生成され、ページバッファからのデータの読出が実行される。
図１２に示すように、メモリセルへのデータ書込時に、メタルスイッチ９２により、外部アドレス信号ビットＡＡ［２］に対応するアドレスビットＡＯ［２］を使用しない内部アドレスを生成することにより、ＭＬＣ構成時において、アドレスビットＡＡ［２］を３２ビットデータの上位／下位ワードデータ識別に利用してページバッファおよびメモリセルへのデータの書込を実行することができる（ページバッファの書込みアドレスは、メモリセルに対する書込アドレスに等しい）。
図１３は、図１２に示すワード線プリデコーダ９９に与えられるワード線選択活性化信号ＩＷＬ＿ＳＥＬを発生する部分の構成を示す図である。ワード線選択活性化信号ＩＷＬ＿ＳＥＬも、図４に示すページバッファ制御回路７から生成される。
図１３において、ページバッファ制御回路７は、ページバッファアドレス変化を示すタイミング信号ＴＸＬＡＴＤ＿ＰＢと図４に示す制御信号Ｓ３と図４に示すページバッファ読出制御信号ＣＬＰＢＲを受ける３入力ＮＯＲゲート回路１０１と、ページバッファへの書込タイミングを与えるページバッファ書込信号ＰＢＷＲＴを所定時間遅延する遅延回路１０２と、遅延回路１０２からの遅延ページバッファ書込制御信号ＤＰＢＷＲＴとページバッファへのデータロードを指示するページバッファロード制御信号ＰＢＬＯＡＤとを受けるＮＡＮＤゲート回路１０４と、ＮＯＲゲート回路１０１とＡＮＤゲート回路１０４の出力信号を受けるＮＯＲゲート回路１０５と、ページバッファからのデータの読出タイミングを制御するページバッファ読出制御信号ＰＢＲＥＡＤを所定時間遅延する遅延回路１０３と、遅延回路１０３の出力信号とページバッファへのデータロードを許可するデータロード指示信号ＬＯＡＤＷとを受けるＮＯＲゲート回路１０６と、ＮＯＲゲート回路１０５および１０６の出力信号を受けるＮＡＮＤゲート回路１０７と、ＮＡＮＤゲート回路１０７の出力信号とＭＬＣ選択信号ＭＬＣ＿ＳＥＬとを受けてワード線選択活性化信号ＩＷＬ＿ＳＥＬを生成するＮＡＮＤゲート回路１０８を含む。
制御信号ＰＢＷＲＴ、ＰＢＬＯＡＤ、ＰＢＲＥＡＤは、それぞれ、ページバッファへのデータ書込タイミングを与える制御信号であり、図４に示すＯＳＣ回路３内で生成される信号であり、一方、データロード指示信号ＬＯＡＤＷは、データロードの許可を指示する信号であり、コマンドユーザインターフェイス回路２から与えられる。
ページバッファ書込制御信号およびページバッファロード制御信号ＰＢＬＯＡＤがともにＨレベルとなると、ＡＮＤゲート回路１０４の出力信号がＨレベルとなり、応じてＮＡＮＤゲート回路１０７の出力信号がＨレベルとなり、ワード線選択活性化信号ＩＷＬ＿ＳＥＬがＬレベルの活性状態となる。ページバッファからのデータ読出時（ベリファイ動作時）、ページバッファ読出制御信号ＰＢＲＥＡＤがＨレベルとなると（ロード許可指示信号ＬＯＡＤＷはＬレベル）、ＮＯＲゲート回路１０６の出力信号がＬレベルとなり、ワード線選択活性化信号ＩＷＬ＿ＳＥＬが活性状態へ駆動される。
したがって、ページバッファを利用したメモリセルへのデータの書込およびベリファイ動作時には、これらの制御信号ＰＢＷＲＴ、ＰＢＬＯＡＤ、およびＰＢＲＥＡＤに従ってデータのページバッファへの書込／読出が制御される。通常のページバッファへの読出動作のみまたは書込動作のみにおいては、オペレーションバンクポインタイネーブル信号ＯＢＰＥおよびデータセットアップ指示信号ＣＤＳＥＴＵＰに従ってＭＬＣモードアレイ選択信号ＭＬＣ＿ＳＥＬがＨレベルに設定される（アドレスビットＡＯ［２］に無関係に）。このときには、データ書込時においてはロード指示信号ＬＯＡＤＷに従ってワード線選択が行なわれ、また、ページバッファ読出制御信号ＣＬＰＢＲに従ってデータの読出が行なわれる。データ読出時、アドレス信号の変化検出に対応するタイミング制御信号ＴＸＬＡＴＤ＿ＰＢに従って（内部クロック信号の変化に対応するタイミングを生成して）、データ読出タイミングが設定される。
図１４は、図１２に示すクリアページバッファワード線信号ＣＬＲＰＢＷＬを発生する部分の構成を概略的に示す図である。図１４においてこの部分は、ページバッファ制御回路７に含まれる。ページバッファ制御回路７は、外部からのページバッファクリア指示信号ＣＣＬＲＰＢを遅延する遅延回路１０９と、遅延回路１０９の出力信号とページバッファクリア指示信号ＣＣＬＲＰＢを受けるＡＮＤゲート回路１１０を含む。遅延回路１０９およびＡＮＤゲート回路１１０は立上り遅延回路を構成し、このＡＮＤゲート回路１１０から出力されるクリアページバッファワード線指示信号ＣＬＲＰＢＷＬがＨレベルに活性化されると、ページバッファの全ワード線が同時に選択状態へ駆動されて、ページバッファの記憶データのクリアが行なわれる。
図１５は、図８に示すワード線選択回路１４に含まれるワード線駆動回路１１２の部分を概略的に示す図である。このワード線駆動回路１１２は、図１２に示すアドレス生成回路のプリデコード信号ＲＡＬ［３：０］、ＲＡＭ［３：０］およびＲＡＵ［１：０］に従って３２本のワード線ＷＬ［３１：０］のうちの１つを選択状態へ駆動する。このワード線駆動回路１１２は、スタティックに動作し、与えられたプリデコード信号に従って対応のワード線を選択状態へ駆動する。
このワード線駆動回路１１２は、特に限定されないが、４本のメインワード線選択信号と、各メインワード線選択信号それぞれに対応して配置される８個のワード線ドライバを含む。４つのメインワード線選択信号の１つが、ロウアドレスプリデコード信号ＲＡＬ［３：０］に従って選択状態へ駆動される。８個のワード線ドライバのうち１つのワード線ドライバが、ロウプリデコード信号ＲＡＭ［３：０］およびＲＡＵ［１：０］に従って選択状態へ駆動される。活性化されたメインワード線選択信号と選択されたワード線ドライバとにより対応のワード線が選択状態へ駆動される。
このワード線駆動回路１１２は、与えられたプリデコード信号に従ってスタティックにワード線を選択状態へ駆動することが要求されるだけであり、その内部構成は特に限定されない。スタティックにワード線ＷＬ［３１：０］を駆動するのは、ページバッファ６がＳＲＡＭで構成されており、後に説明するベリファイ動作時におけるページバッファへの書込／読出を高速でアドレス変化（クロック信号のエッジ）に従って連続的に実行するためである。
図１６は、図８に示すページバッファ書込／読出回路１６の構成を概略的に示す図である。図１６において、ページバッファ書込／読出回路は、下位の１６ビットデータＤＩＮ［１５：０］およびＳＡＤＡＴＡ［１５：０］の書込および読出を行なう下位ページバッファセンス／ドライブ回路１２０と、上位の１６ビットデータＤＩＮ［３１：１６］およびＳＤＡＴＡ［３１：１６］の書込および読出を行なう上位ページバッファセンス／ドライブ回路１２２を含む。データＤＩＮ［１５：０］およびＤＩＮ［３１：１６］は、このページバッファに対する書込データであり、データＳＡＤＡＴＡ［１５：０］およびＳＤＡＴＡ［３１：１６］は、ページバッファからの読出データである。
下位ページバッファセンス／ドライブ回路１２０および上位ページバッファセンス／ドライブ回路１２２は同一構成を有する。下位ページバッファセンス／ドライブ回路１２０
は、４ビットのビット線選択信号Ｙ［３：０］および［０Ｙ［２］０Ｙ［０］］の一方を選択するメタルスイッチ１２５の出力信号をビット線選択信号として受け、データ入力ＤＩＮに、下位１６ビットデータＤＩＮ［１５：０］を受ける。また、下位ページバッファセンス／ドライブ回路１２０は、データ読出のために、センスアンプ活性化信号ＳＡＥＮおよび反転遅延センスアンプ活性化信号ＩＳＡＥＮ＿Ｄを受け、また図１０に示すビット線プリチャージ指示信号ＩＰＣＩＢＬをプリチャージ指示信号ＩＰＣとして受ける。さらに、データの書込を、バイト単位で行なうために、下位ページバッファセンス／ドライブ回路１２０は、上位バイト選択信号ＩＤＲＶＥＮ＿Ｕおよび下位バイト選択信号ＩＤＲＶＥＮ＿Ｌを受ける。これらのバイト選択信号ＩＤＲＶＥＮ＿ＵおよびＩＤＲＶＥＮ＿Ｌに従って１６ビットワードに対し、バイト単位でデータの書込／読出を行なうことができる。
上位ページバッファセンス／ドライブ回路１２２は、４ビットデータ“０”および４ビットのビット線選択信号［Ｙ［３］０Ｙ［１］０］の一方を選択するメタルスイッチ１２６の選択した信号を、ビット線選択信号として受ける。データ入力ＤＩＮには、上位１６ビットデータＤＩＮ［３１：１６］が与えられる。センスアンプ活性化信号入力には、センスアンプ活性化信号ＳＡＥＮと接地電位の一方を選択するメタルスイッチ１２７の出力信号が与えられる。バイトデータ選択信号ＩＤＲＶＥＮとして、１６ビットのデータ“１”と上位バイトデータドライブ信号ＩＤＲＶＥＮ＿ＵおよびＩＤＲＶＥＮ＿Ｌの一方を選択するメタルスイッチ１２８の出力信号が与えられる。プリチャージ指示信号としては、電源電圧Ｖｄｄとプリチャージ指示信号ＩＰＣ（ビット線プリチャージ指示信号ＩＰＣＢＬに対応）の一方を選択するメタルスイッチ１２９の出力信号が与えられる。反転遅延センスアンプ活性化信号ＩＳＡＥＮ＿Ｄが、反転遅延センスアンプ活性化信号として与えられる。
この図１６においては、メタルスイッチ１２６−１２９の接続経路を、ＭＬＣ構成時の接続経路を示す。したがって、ＳＬＣ構成のときには、メタルスイッチ１２６の出力信号は全ビット“０”となり、センスアンプ活性化信号ＳＡＥＮは非活性状態のＬレベル（接地電圧レベル）であり、データドライブ選択信号ＩＤＲＶＥＮとしては、常時、非活性状態のバイトデータ選択信号が与えられる。また、プリチャージ指示信号ＩＰＣは、常時非活性状態に維持される。すなわち、ＳＬＣ構成の時には、この上位ページバッファセンス／ドライブ回路１２２は用いられず、下位ページバイアスセンス／ドライブ回路１２０が用いられて、１６ビットデータの書込／読出が実行される。
この下位ページバッファセンス／ドライブ回路１２０は、ビット線選択信号Ｙ［２］およびＹ［０］に従ってビット線選択動作を行ない、上位ページバッファセンス／ドライブ回路１２２が、ビット線選択信号Ｙ［３］およびＹ［１］に従ってビット線選択動作を実行する。ＭＬＣ構成時においては、内部アドレス信号ＰＡ［１：０］は“１”に設定される。したがって、図１２に示すビット線プリデコーダ１０１は、１／２選択動作を行ない、上位のビット線選択信号Ｙ［３：２］また下位のビット線選択信号Ｙ［１：０］を選択状態へ駆動する。これにより、下位ページバッファセンス／ドライブ回路１２０および上位ページバッファセンス／ドライブ回路１２２各々において、１６ビットのビット線対の選択が行なわれ、各々１６ビットのデータ、すなわち合計３２ビットのデータの書込／読出が同時に行なわれる。
図１７は、図１６に示す下位ページバッファセンス／ドライブ回路１２０および上位ページバッファセンス／ドライブ回路１２２の構成を概略的に示す図である。これらの下位ページバッファセンス／ドライブ回路１２０および上位ページバッファセンス／ドライブ回路１２２は同一構成を有するため、図１７において、これらの構成を共通に示す。
図１７において、ページバッファセンス／ドライブ回路１２０および１２２の各々は、１６ビット内部データバス１３０と、ビット線選択信号Ｙ［０］に従ってビット線対ＢＬＰ［１５：０］を選択して内部データバス１３０に接続するマルチプレクサ１３１と、ビット線選択信号Ｙ［１］に従ってビット線対ＢＬＰ［３１：１６］を選択して内部データバス１３０に結合するマルチプレクサ１３２と、ビット線選択信号Ｙ［２］に従ってビット線対ＢＬＰ［４７：３２］を選択して内部データバス１３０に接続するマルチプレクサ１３３と、ビット線選択信号Ｙ［３］に従ってビット線対ＢＬＰ［６３：４８］を内部データバス１３０に接続するマルチプレクサ１３４を含む。ビット線対ＢＬＰ［６３：０］は、ビット線ＢＬ［６３：０］およびＩＢＬ［６３：０］を含む。
このページバッファセンス／ドライブ回路１２０および１２２の各々は、さらに、反転遅延センス活性化信号ＩＳＡＥＮ＿Ｄとデータバイト選択信号ＩＤＲＶＥＮ＿ＵおよびＩＤＲＶＥＮ＿Ｌに従って選択的に活性化され、活性化時与えられた１６ビットデータＤＩＮに従って内部データバス１３０を介して選択ビット線対を駆動するＰＢライトドライブ回路１３５と、センスアンプ活性化信号ＳＡＥＮとデータバイト選択信号ＩＤＲＶＥＮ＿ＵおよびＩＤＲＶＥＮ＿Ｌに従って選択的に活性化され、内部データバス１３０のデータを検知し増幅して１６ビット読出データＳＡＤＡＴＡを生成するＰＢセンス回路１３６とを含む。
これらのＰＢセンス回路１３６およびＰＢライトドライブ回路１３５は、データバイト選択信号ＩＤＲＶＥＮ＿ＵおよびＩＤＲＶＥＮ＿Ｌに従ってバイト単位で活性／非活性が制御される。ＭＬＣ構成時、下位ページバッファセンス／ドライブ回路１２０においては、ビット線選択信号Ｙ［２］およびＹ［０］に従ってマルチプレクサ１３１および１３３が選択動作を行ない、マルチプレクサ１３２および１３４は非導通状態を維持する。一方、ＭＬＣ構成時、上位ページバッファセンス／ドライブ回路１２２においては、ビット線選択信号Ｙ［３］およびＹ［１］に従ってマルチプレクサ１３２および１３４が選択動作を行なう。
内部データバス１３０は、ビット線プリチャージ指示信号に対応するプリチャージ信号ＩＰＣを受けるプリチャージ回路１３７により、データの書込／読出完了時、所定電圧レベルにプリチャージされる。
図１８は、図１６に示すセンスアンプ活性化信号ＳＡＥＮおよびＩＳＥＮ＿Ｄを発生する部分の構成を示す図である。この図１８に示す構成は、図４に示すページバッファ制御回路７に含まれる。
図１８において、ページバッファ制御回路７のページバッファセンスアンプ制御部は、データセットアップ指示信号ＣＤＳＥＴＵＰを受けるインバータ１４０と、インバータ１４０の出力信号と電源電圧Ｖｄｄの一方を選択するメタルスイッチ１４１と、アクセスモード活性化信号ＴＸＬＣＥを受けるインバータ１４２と、ページバッファ読出指示信号ＣＨＰＢＲとインバータ１４２の出力信号とメタルスイッチ１４１の出力信号とを受けるＮＡＮＤゲート回路１４３と、ＮＡＮＤゲート回路１４３の出力信号とデータストローブ制御信号ＳＴＲＢＷとを受けるゲート回路１４４を含む。このゲート回路１４４は、データストローブ生成信号ＳＴＲＢＷがＨレベルであるかまたはＮＡＮＤゲート回路１４３の出力信号がＬレベルのときにＨレベルの信号を出力する。
ページバッファ制御回路７のページバッファ制御部は、さらに、ゲート回路１４４の出力信号とビット線プリチャージ指示信号ＩＰＣＢＬを受けるＮＡＮＤゲート回路１４５と、ＮＡＮＤゲート回路１４５の出力信号を受けてセンスアンプ活性化信号ＳＡＥＮを生成するインバータ１４６と、ＮＡＮＤゲート回路１４５の出力信号を所定時間遅延して反転遅延センス活性化信号ＩＳＡＥＮ＿Ｄを生成する遅延回路１４７を含む。
メタルスイッチ１４１は、ＭＬＣ構成時、インバータ１４０の出力信号を選択する。データセットアップ指示信号ＣＤＳＥＴＵＰは、データ書込時Ｈレベルに設定される。したがって、この場合には、ＮＡＮＤゲート回路１４３の出力信号はＨレベルに固定され、センスアンプ活性化信号ＳＡＥＮおよびＩＳＡＥＮ＿Ｄの活性／非活性はストローブタイミング制御信号ＳＴＲＢＷに従って実行される。ストローブタイミング制御信号ＳＴＲＢＷは、ページバッファのデータ読出時、内部で発生されるクロック信号に従って所定のタイミングで活性化される。
ページバッファからデータを外部へ読出す場合には、ページバッファ読出指示信号ＣＨＰＢＲがＨレベルに設定される。このとき、対応のバンクに対するページバッファの動作が許可される場合には、アクセスイネーブル信号ＴＸＬＣＥがＬレベルに設定される（バンクオペレーティングポインタに基づいて生成される）。したがって、このときには、ＮＡＮＤゲート回路１４３の出力信号がＬレベルとなり、応じてＯＲゲート回路１４４の出力信号がＨレベルとなる。ビット線プリチャージ指示信号ＩＰＣＬＢＬがＬレベルからＨレベルとなり、ページバッファビット線および内部データ線のプリチャージが完了すると、センスアンプ活性化信号ＳＡＥＬが活性化される。ページバッファへのデータ書込時においては、ページバッファ読出指示信号ＣＨＰＢＲはＬレベルであり、センスアンプ活性化信号ＳＡＥＮはＬレベルに固定され、遅延回路１４７からの反転センスアンプ活性化信号ＳＩＳＡＥＮ＿Ｄが活性状態にあり、ページバッファに対するデータの書込がストローブタイミング制御信号ＳＴＲＢＷに従って実行される。
図１９は、図１６に示すバイト選択信号ＩＤＲＶＥＮ＿ＵおよびＩＤＲＶＥＮ＿Ｌを発生する部分の構成を示す図である。この図１９に示す回路も、図４に示すページバッファ制御回路７に含まれる。
図１９において、ページバッファ制御回路７は、データレディ指示信号ＣＲＤＹとデータセットアップ指示信号ＣＤＳＥＴＵＰとを受けるＮＯＲゲート回路１５０と、ＮＯＲゲート回路１５０の出力信号とバイトモード指定信号ＴＸＬＢＹＴＥとを受けるＮＯＲゲート回路１５１と、ＮＯＲゲート回路１５１とワードモード指定信号ＴＭＳ＿Ｘ１６ＬＯＡＤを受けるゲート回路１５２を含む。このバイトモード指定信号ＴＸＬＢＹＴＥは、ページバッファへのデータ書込をバイトモードで行なうか否かを示し、Ｌレベルに設定されると、ページバッファへのデータ書込がバイトモードで実行される。ワードモード指定信号ＴＭＳ＿Ｘ１６ＬＯＡＤは、ワード単位でのデータ書込を指示し、Ｈレベルに設定されると、ワード単位でのデータの書込が実行される。ゲート回路１５２は、ＮＯＲゲート回路１５１の出力信号がＬレベルまたはワードモード指定信号ＴＭＳ＿Ｘ１６ＬＯＡＤがＨレベルのときにＨレベルの信号を出力する。
ページバッファ制御回路７は、さらに、上位／下位バイト指定信号ＢＸＨＬＢとゲート回路１５２の出力信号を受けるＮＯＲゲート回路１５５と、データロード指示信号ＬＯＡＤＷとページバッファ書込制御信号ＰＢＷＲＴとを受けてドライブイネーブル信号ＩＤＲＶＥＮを生成するＮＯＲゲート回路１５３と、ゲート回路１５２の出力信号と上位／下位バイト指示信号ＢＸＨＬＢを受けるゲート回路１５５を含む。
データロード指示信号ＬＯＡＤＷは、図１３に示すように、データロード指示信号ＣＬＯＡＤＷが活性化されると、所定期間活性化される。ページバッファ書込制御信号ＰＢＷＲＴは、ページバッファへのデータ書込時に活性化される。上位／下位バイト指定信号ＢＸＨＬＢは、外部からの信号にしたがってその論理レベルが設定され、Ｈレベルのときに下位バイトデータを指定し、Ｌレベルのときに上位バイトデータを指定する。
ページバッファ制御回路７は、さらに、ＮＯＲゲート回路１５３の出力信号ＩＤＲＶＥＮとＮＯＲゲート回路１５４の出力信号を受けるＮＯＲゲート回路１５６と、ＮＯＲゲート回路１５３の出力信号とゲート回路１５５の出力信号を受けるＮＯＲゲート回路１５７と、ＭＬＣ選択信号ＭＬＣ＿ＳＥＬとＮＯＲゲート回路１５６の出力信号を受けて下位バイトドライブイネーブル信号ＩＤＲＶＥＮ＿Ｌを生成するＮＡＮＤゲート回路１５８と、ＭＬＣ選択信号ＭＬＣ＿ＳＥＬとＮＯＲゲート回路１５７の出力信号を受けて上位バイト選択信号ＩＤＲＶＥＮ＿Ｕを生成するＮＡＮＤゲート回路１５９と、ＮＡＮＤゲート回路１５８および１５９の出力信号とデータクリア信号ＩＤＣＬＲおよびデータセット信号ＩＤＳＥＴとを受けるＮＡＮＤゲート回路１６０と、ＮＡＮＤゲート回路１６０の出力信号を受ける２段の縦続接続されるインバータ１６１および１６２と、ＮＯＲゲート回路１５６および１５７の出力信号を受けるＮＯＲゲート回路１６３と、ＮＯＲゲート回路１６３の出力信号とＭＬＣモードアレイ選択信号ＭＬＣ＿ＳＥＬとを受けてデータ取込活性化信号ＤＲＶＥＮ＿Ｅを生成するＮＯＲゲート回路１６４を含む。
インバータ１６２からのビット線ロード指示信号ＩＢＬＬＯＡＤは、ページバッファに対するデータアクセスが行われていないときに活性化される。このビット線ロード指示信号ＩＢＬＬＯＡＤは、データセットアップと異なる時には、図１３に示すデータロード指示信号ＣＬＯＡＤＷに従って活性化されるロード制御信号ＣＬＯＡＤに従って活性化される。
ページバッファライト指示信号ＰＢＷＲＴは、ベリファイ動作時に活性化される。
ＭＬＣ構成時においては、上位／下位バイトデータ選択信号ＢＸＨＬＢはＨレベルに設定され、またワードモード指定信号ＴＭＳ＿Ｘ１６ＬＯＡＤがＨレベルに設定される。したがって、ゲート回路１５４および１５５の出力信号は、Ｌレベルに固定される。ビット線へのドライブ活性化信号ＩＤＲＶＥＮが、ロード指示信号ＬＯＡＤＷまたはページバッファ書込指示信号ＰＢＷＲＴに従って活性化される。ページバッファへのデータの書込時、データロード指示信号ＬＯＡＤＷに従ってドライブ活性化信号ＩＤＲＶＥＮが活性化される。ＭＬＣモードアレイ選択信号ＭＬＣ＿ＳＥＬは、ＭＬＣ構成時、データビットＡＯ［２］が“１”のときにＨレベルとなる（図１０参照）。したがって、ビット線ドライブイネーブル（バイト選択信号）信号ＩＤＲＶＥＮ＿ＬおよびＩＤＲＶＥＮ＿Ｕは、アドレスビットＡＯ［２］が“１”となると活性化されてＬレベルとなる。この時にページバッファに対するデータの書込みが実行される。
一方、ドライブイネーブル信号ＤＲＶＥＮ＿Ｅは、図２０に示すように、アドレスビットＡＯ［２］が“０”のときに、ＭＬＣ選択信号ＭＬＣ＿ＳＥＬがＬレベルであり、このときに、ドライブ活性化信号ＩＤＲＶＥＮに従ってＨレベルに設定される。アドレスビットＡＯ［２］が“１”のときには、ＭＬＣモードアレイ選択信号ＭＬＣ＿ＳＥＬがＨレベルであり、ドライブ活性化信号ＤＲＶＥＮ＿ＥはＬレベル（活性状態）に設定される。すなわち、ドライブ活性化信号ＤＲＶＥＮ＿Ｅは、２つの連続する１６ビットデータの最初のデータの取込／ラッチを指定し、連続する２つの１６ビットデータの２回目のデータ印加時に、ビット線ドライブイネーブル信号（バイト選択信号）ＩＤＲＶＥＮ＿ＵおよびＩＤＲＶＥＮ＿Ｌが活性化されて、ページバッファへの書込が実行される。
図２１は、図４に示すデータ変換回路８のページバッファ書込データＤＩＮ［３１：０］を生成する部分の構成を概略的に示す図である。図２１において、データ変換回路８は、ドライブ活性化信号ＤＲＶＥＮ＿Ｅとデータセットアップ指示信号ＣＤＳＥＴＵＰとを受けるＮＡＮＤゲート回路１７３と、データラッチ指示信号ＭＬＣ＿ＬＥを受けるインバータ１７４と、ＮＡＮＤゲート回路１７３の出力信号とインバータ１７４の出力信号とを受けるＮＡＮＤゲート回路１７５と、ＮＡＮＤゲート回路１７５の出力信号と電源電圧Ｖｄｄの一方を選択するメタルスイッチ１７６と、メタルスイッチ１７６の出力信号の立上がりに応答して外部からの書込データＷＤ１６［１５：０］を取込みラッチするレジスタ回路１７８と、電源電圧Ｖｄｄと外部からの書込データＷＤ１６［１５：０］の一方を選択するメタルスイッチ１７７を含む。
レジスタ回路１７８から、１６ビットデータＤＩＮＢ［１５：８］およびＤＩＮ［７：０］が生成され、メタルスイッチ１７７から、１６ビットデータＤＩＮ［３１：２４］およびＤＩＮＢ［２３：１６］が生成される。このメタルスイッチ１７７は、ＭＬＣ構成時に、書込データＷＤ１６［１５：０］を選択し、ＳＬＣ構成時には電源電圧Ｖｄｄを選択する。
このレジスタ回路１７８に対しては、リセット信号を生成するために、ページバッファクリア指示信号ＣＬＲＰＢと接地電圧の一方を受けるメタルスイッチ１７０と、メタルスイッチ１７０の出力信号とメインリセット信号ＲＭＲＳＴを受けるＯＲゲート回路１７１と、ＯＲゲート回路１７１の出力信号を受けるインバータ１７２が設けられる。このインバータ１７２の出力するリセット信号ＲＳＥＴに従ってレジスタ回路１７８の記憶データがリセットされる。
データ変換回路８は、さらに、データＤＩＮＢ［１５：８］およびＤＩＮＢ［２３：１６］の配列順序を、データＤＩＮＢ［２３：８］およびＤＩＮＢ［８：２３］に変換する配線１８０と、接地電圧とデータセットアップ指示信号ＣＤＳＥＴＵＰの一方を選択するメタルスイッチ１７９と、メタルスイッチ１７９の出力信号を受けるインバータ１８１と、インバータ１８１の出力信号に従って１６ビットデータＤＩＮＢ［２３：８］およびＤＩＮＢ［８：２３］の一方を選択する複合ゲート回路１８２を含む。
メタルスイッチ１７９は、ＭＬＣ構成時、データセットアップ指示信号ＣＤＳＥＴＵＰを選択し、ＳＬＣ構成時、接地電圧を選択する。複合ゲート回路１８２は、インバータ１８１の出力信号がＬレベルのときには、データビットＤＩＮＢ［８：２３］を選択し、インバータ１８１の出力信号がＨレベルのときには、［２３：８］を選択する。データビットＤＩＮＢ［８：２３］およびデータビットＤＩＮＢ［２３：８］は、ビットの配置位置が互いに逆である。
プログラム動作時においては、データセットアップ指示信号ＣＤＳＥＴＵＰはＨレベルに設定され、データビットＤＩＮＢ［８：２３］が選択され、データＤＩＮ［２３：１６］およびＤＩＮＣ［１５：８］が生成される。メタルスイッチ１８３は、ＭＬＣ構成時、データＤＩＮＣ［１５：８］を選択してデータビットＤＩＮ［１５：８］を生成する。したがって、ＭＬＣ構成時においては、データビットＤＩＮ［２３：８］は、そのビット位置が変換されて出力される。
データ書込時においては、データ取込活性化信号（ドライブ活性化信号）ＤＲＶＥＮ＿Ｅが１回目の書込データが与えられるとき（アドレスビットＡＯ［２］が“０”のとき）活性化され、ＮＡＮＤゲート回路１７３の出力信号がＬレベルとなり、応じてＮＡＮＤゲート回路１７５の出力信号がＨレベルとなり、レジスタ回路１７３が外部からの書込データＷＤ１６［１５：０］を取込み格納する。したがって、レジスタ回路１７８において１回目のデータが格納され、続いてメタルスイッチ１７７から、連続する外部ワードデータ（上位ワード）に従ってデータが生成される。２回目のデータが与えられたときには、したがって、３２ビットデータのデータの位置が変更される。
図２２は、この図２１に示すデータ変換回路８のデータビット位置変換動作を概略的に示す図である。今、書込データＷＤ１およびＷＤ２が順次与えられた状態を考える。書込データＷＤ１の上位バイトデータ［１５：８］および書込データＷＤ２の下位バイトデータ［７：０］が、図２１に示す複合論理ゲート回路１８２により、そのビット位置順序が変更され、また、そのデータバイト位置が変更される。したがって、３２ビットデータが生成された場合、書込データＷＤ２の上位バイトデータがページバッファに対する書込データＤＩＮ［３１：２４］となり、書込データＷＤ１の上位バイトデータのビット位置を変更したデータがページバッファに対する書込データＤＩＮ［２３：１６］となる。また書込データＷＤ２の下位バイトデータ［７：０］のビット位置を逆転したデータ［０：７］が、ページバッファに対する書込データＤＩＮ［１５：８］となる。書込データＷＤ１の下位バイトデータ［７：０］が、ページバッファに対する書込データＤＩＮ［７：０］となる。したがって、この複合論理ゲートにより、図５に示すページバッファ書込時におけるデータビット位置の変更を実現することができる。
図２３は、図４に示すデータ変換回路８のメモリセルへの書込データを発生する部分の構成を概略的に示す図である。図２３において、データ変換回路８は、データラッチ制御信号ＰＢＬＡＴＣＨに従ってページバッファから読出された３２ビットデータＰＤ３２［３１：０］を取込みラッチするレジスタ回路１８５と、このレジスタ回路１８５の３２ビット出力データＰＤ３２Ａ［３１：１６］およびＰＤ３２Ａ［１５：０］をそれぞれ１６ビットデータＰＤ２［１５：０］およびＰＤ１［１５：０］として受けて１６ビットデータＷＤ［１５：０］に圧縮して出力するデータ縮退回路１８６を含む。
レジスタ回路１８５は、ラッチ回路で構成され、ラッチ指示信号ＰＢＬＡＴＣＨがＨレベルの時にスルー状態となり、ラッチ指示信号ＰＢＬＡＴＣＨがＬレベルとなるとラッチ状態となる。また、リセット信号ＲＳＥＴに従って格納データがリセットされる。
このデータ縮退回路１８６は、１６ビットデータＰＤ１［１５：０］およびＰＤ２［１５：０］の対応する位置のビットの縮退動作を処理する。図２３においては、１ビット縮退データを生成する部分の構成を代表的に示す。データ縮退回路１８６は、反転データビットＩＰＤ１と反転データビットＩＰＤ２を受けるＮＡＮＤゲート回路１９０と、反転データビットＩＰＤ１とデータビットＰＤ２とを受けるＮＡＮＤゲート回路１９１と、データビットＰＤ１およびＩＰＤ２を受けるＮＡＮＤゲート回路１９２と、これらのゲート回路１９０から１９２の出力信号を受けるＮＡＮＤゲート回路１９３と、ＮＡＮＤゲート回路１９３の出力信号を反転して縮退データビットを生成するインバータ１９４を含む。反転データビットＩＰＤ１およびＩＰＤ２は、それぞれデータビットＰＤ１およびＰＤ２の反転ビットである。
この図２３に示すデータ縮退回路１８６においては、ＮＡＮＤゲート回路１９０から１９２の出力信号がすべてＨレベルのときに、縮退データビットがＨレベル（“１”）に設定される。この条件が満たされるのは、データビットＰＤ１およびＰＤ２がともに“１”の状態である。データビットＰＤ１およびＰＤ２の少なくとも一方が“０”であれば、縮退データビットは“０”（Ｌレベル）となる。したがって、２ビットデータ（１，１）がＨレベルに対応する状態であり、残りの２ビットデータ（０，０）、（０，１）および（１，０）は、データ“０”を格納する状態に対応させる。
すなわち、図２４に示すように、データビット（１，１）を格納する状態を消去状態に対応付け、データ“１０”、“０１”、“００”を格納する状態を、プログラム状態に対応付ける。
したがって、まずデータ書込時、メモリセルへのデータ書込前に、消去ベリファイ動作を実行して記憶データと書込みデータとを比較する。ベリファイ後、メモリセルのしきい値電圧が書込みデータに対応する場合には、ページバッファの対応の２ビットデータを“１１”に変更する。以降、プログラム動作は、各しきい値電圧を１値づつ上昇させる。ベリファイ動作時に、記憶データと書込みデータとが一致すると、そのビットを“１”に設定する。これにより、しきい値電圧をさらに上昇させるメモリセルに対してのみ、縮退データビットに応じてデータの書込が実行される。
このデータの書込は、１６ビット単位で同時に行なわれるため、ライトドライバからビット線へ高電圧を供給し、チャネルホットエレクトロン（ＣＨＥ）に従ってデータの書込が行なわれる。データ書込は、書込み前の消去および消去ベリファイ、プログラムベリファイ動作を必要とし、また書込時、ワード線のプログラム電圧を調整する必要があり、３２ワードのデータ（メモリセルに対する１６ワードデータ）を単位として同時に実行される。これにより、一度設定したワード線電圧を変更することなく、同一ワード線に接続されるメモリセルに対し１６回連続的にデータを書込み、外部からの３２ワードのデータを連続的に書込むことができる。また、ベリファイ動作も従って、内部１６ワード単位で実行される。
図２５は、図４に示すＯＳＣ回路３およびコマンドユーザインターフェイス（ＣＵＩ）に含まれるデータプログラムに関連する部分の構成を概略的に示す図である。図２５において、ＯＳＣ回路３は、発振イネーブル信号ＩＯＳＣＥに従って発振動作を行ない所定の周期でクロック信号を生成する発振器２００と、発振器２００の出力クロック信号に従ってプログラムおよびベリファイ動作に必要な制御信号すなわちページバッファ書込制御信号ＰＢＷＲＴ、ページバッファ読出制御信号ＰＢＲＥＡＤ、ページバッファプリチャージ制御信号ＰＢＰＲＣＧ、およびベリファイセンスアンプ活性化信号ＡＴＤＳＡを生成するプログラム／ベリファイ制御信号発生回路２０１を含む。プログラム前に、メモリセルのデータのベリファイを行ない（消去ベリファイ後）、ページバッファの格納データとメモリセルのデータが同じ場合、そのメモリセルに対するプログラム動作は行なわない。
コマンドユーザインターフェイス２は、この発振器２００からの発振信号に従って２層のクロック信号Ｐ１、Ｐ２およびＰ１＿ＡＤを生成するクロック発生回路１９９と、図示しないＣＰＵの制御の下に、クロック信号Ｐ１＿ＡＤに従って、そのアドレス値を順次更新するアドレス発生回路２０２と、アドレス発生回路２０２の発生するアドレスと外部アドレス信号ＡＡの一方を選択信号ＳＥＬに従って選択して、プログラム用アドレス信号ＡＯを生成するアドレス選択回路２０３を含む。
アドレス発生回路２０２は、たとえば、その初期値が外部アドレス信号ＡＡに初期設定されて順次カウント動作を行なうカウント回路で構成される。アドレス選択回路２０３は、プログラムおよびベリファイ動作時、外部アドレス信号ＡＡに代えてアドレス発生回路２０２からのアドレス信号を選択してプログラムアドレス信号ＡＯを生成する。ページバッファへの外部からの書込データ書込時には、このアドレス選択回路２０３は、外部アドレス信号ＡＡを選択する。このアドレス選択回路２０３からのアドレス信号ＡＯが、ページバッファおよびメモリセルアレイの行および列選択回路へ与えられる。
クロック信号Ｐ１＿ＡＤに従ってアドレスを更新することにより、クロック信号をアドレス変化検出信号として利用してページバッファへのデータの書込みおよび読出を実行することができる。
図２６は、プログラム時の電圧を発生する部分の構成を概略的に示す図である。この図２６に示すプログラム電圧発生回路２０４は、図４に示すＣＰＵ４の制御の下に、そのワード線へ伝達される電圧ＶＰおよび書込時ビット線へ与えられる電圧ＶＷの電圧レベルを調整する。この電圧ＶＰがメモリセルアレイの行選択回路を介してワード線上に伝達され、電圧ＶＷが、図４に示すライトドライバ９およびメモリセルアレイの列選択回路へ与えられる。このプログラム時およびベリファイ時においては、図２７に示すように、１つのワード線ＷＬを選択し、連続的に１６個のデータを格納する。アドレスＡＥ［２３］＝０または１の領域に、下位データに対応するバイトデータおよび上位データに対応するバイトデータが同時に格納される。図２７に示すように、１つのワード線に対して連続的に上ワードおよび下位ワードに対応する下位バイトおよび上位バイトが、ワード（１６ビット）単位で連続的に書込まれる。
１つのワード線を選択状態にして連続的にデータを書込むことにより、ワード線ＷＬの電圧レベルを一定に保持して、外部３２ワードデータに対するプログラムおよびベリファイを行なうことができ、ワード単位でワード線の変更を行う必要がなく、高速で書込みを行うことができる。
図２８は、ベリファイ時の動作を示すタイミング図である。以下、図２８を参照して、ベリファイ動作について簡単に説明する。ベリファイ動作時、ベリファイ開始指示信号ＳＴＡＲＴがＨレベルとなる。１６ビットのメモリセルに対する書込データのベリファイ動作には、クロック信号Ｐ１およびＰ２の２クロックサイクルが割当てられる。これらのクロック信号Ｐ１およびＰ２は、図２５に示す発振器２００から生成される２相のクロック信号ＰＫ１およびＰＫ２を分周して、図２５に示すクロック発生回路１９９から生成されるクロック信号である。
このベリファイ動作開始時において、まずページバッファプリチャージ制御信号ＰＢＰＲＣＧがＨレベルとなり、ページバッファに対するプリチャージが実行される。次いで、ストローブ制御信号ＳＴＲＢがＨレベルとなり、ページバッファからのデータ読出が指示され、ベリファイ対象のデータに対応するページバッファデータがページバッファ読出制御信号ＰＢＲＥＡＤに従って生成される。ページバッファから、３２ビットデータが読出され、このページバッファ読出制御信号ＰＢＲＥＡＤに従ってシリアルな１６ビットデータＰＤ［１５：０］およびＰＤ［３１：１６］に変更される。メモリセルアレイ内においては、このページバッファからのデータ読出と並行して、アドレス変化活性化信号（センスアンプ活性化信号）ＡＴＤに従ってセンス動作が行なわれ、メモリセルデータＲＤが読出される。ページバッファ読出制御信号ＰＢＲＥＡＤは、１回目のセンス期間に活性化され、２回目のセンス動作時には非活性化される。
同一の１６ビットのメモリセルから２回データが読出され、各メモリセルに格納される２ビットデータが読出される。２回目の読出データＲＤおよびページバッファデータＰＤ［１５：０］がラッチイネーブル信号ＬＥ（ＭＬＣ＿ＬＥ）に従ってラッチされ、またそのベリファイ結果もラッチされる。続いて２回目のセンス動作により読出されたデータとページバッファデータＰＤ［３１：１６］との一致／不一致が検証され、その検証結果に従って、ページバッファプリチャージ指示信号ＰＢＰＲＣＧによりページバッファのプリチャージが行なわれた後、対応のメモリセルに対し、ベリファイ結果に対応するデータが格納される。このベリファイ結果時において、したがって、プログラムが完了したメモリセルには、データ“１”が書込まれ、以後の書込が禁止される。
ベリファイ結果が、正確にプログラムデータが書込まれたと判定されるまで、繰返しこのプログラムおよびベリファイ動作が行なわれる。１６ビットのメモリセルに対し、クロック信号Ｐ１およびＰ２に対し、２クロックサイクルが割当てられているため、プログラム動作が３２ワードに対して連続して行なわれ、またベリファイ動作も、メモリセル１６ワード（外部３２ワード）に対して連続的に実行される。
メモリセルのデータの読出時において１回目のセンス動作と２回目のセンス動作の間のプリチャージ時間は、通常のプリチャージ時間よりも十分短くされる。メモリセルのデータ読出時において、既に、ビット線は、１回目のセンス動作時に読出電圧レベルに設定され、データ読出時においてビット線電圧の変化は少なく、また、ベリファイ読出データ線の電位変化は生じていてもごくわずかであり、そのプリチャージ時間を短くしても、十分にプリチャージレベルにビット線および内部ベリファイ読出データ線をプリチャージすることができる。各センス期間において最初にビット線およびベリファイデータ読出線をプリチャージし、その後にセンス動作を実行する。従って、センス期間は、プリチャージ期間とセンス動作期間を含んでおり、２回目のセンス期間が１回目のセンス期間よりも短くされ、ベリファイに要する時間を短縮する。
また、２回目のセンス動作期間が短くされてもよい。データセンスがバイナリサーチ方式に従って実行されるため、２回目のセンス時においては、メモリセル読出電位は、比較基準電位を基準として２値の“１”および“０”のいずれかとなり、１回目のセンス時の様に、同一ビット値でもしきい値電圧が異なりメモリセル読出電位が異なる状態を検出する場合と異なり、メモリセル読出電位が２値であり、２回目のセンス時においてセンス動作時間を短縮してもデータを正確に読み出すことができる。
図２９は、図４に示すベリファイ回路５２含まれるページバッファデータの並列／直列変換部の構成を概略的に示す図である。図２９において、データ並列／直列変換部は、ページバッファ読出制御信号ＰＢＲＥＡＤと電源電圧Ｖｄｄの一方を選択するメタルスイッチ２１０と、メタルスイッチ２１０の出力信号を所定時間遅延する遅延回路２１２と、遅延回路２１２の出力信号を反転するインバータ２１４と、インバータ２１４の出力信号を反転するインバータ２１６と、インバータ２１４および２１６の出力信号に従ってページバッファ読出データＰＤ３２Ａ［１５：０］およびＰＤ３２Ａ［３１：１６］の一方を選択してページバッファデータＰＤ［１５：０］を生成する複合論理ゲート２１８を含む。
複合論理ゲート回路２１８は、インバータ２１６の出力信号がＨレベルのときには、下位ページバッファ読出データＰＤ３２Ａ［１５：０］を選択し、インバータ２１４の出力信号がＨレベルのときに、上位ページバッファ読出データＰＤ３２Ａ［３１：１６］を選択する。したがって、ページバッファ読出制御信号ＰＢＲＥＡＤがＨレベルの期間、メモリセルアレイにおいては１回目のセンス動作が行われて、各ワードの下位ビットデータが読み出され、この時には、ページバッファ読出データＰＤ３２Ａ［１５：０］が選択されてページバッファデータＰＤ［１５：０］が生成され、ページバッファ読出制御信号ＰＢＲＥＡＤがＬレベルとなり、メモリセルアレイにおいて２回目のセンス動作が行われる時には、ページバッファ読出データＰＤ３２Ａ［３１：１６］に従ってページバッファデータＰＤ［１５：０］が生成される。
このページバッファ読出制御信号ＰＢＲＥＡＤを利用して、ページバッファ読出データの上位バイトデータおよび下位バイトデータの一方を、容易にメモリセルアレイからのメモリセル読出データに対応して選択することができる。
図３０は、図２５に示すクロック発生回路１９９の構成の一例を示す図である。図３０において、クロック発生回路１９９は、発振器イネーブル指示信号ＩＯＳＣＥに従って発振動作を行なってクロック信号ＰＫ１、ＰＫ２およびＰＫ２０を生成する発振器２２０と、クロック信号ＰＫ１に従って選択的にラッチ状態となるラッチ回路２２２と、クロック信号ＰＫ２０に従って選択的にラッチ状態となるリセット機能付きラッチ回路２２３と、ラッチ回路２２３の出力信号を反転してラッチ回路２２２へ転送するインバータ２２４と、リセット機能付きラッチ回路２２３の出力信号を反転するインバータ２２５と、インバータ２２５の出力信号がＨレベルのときにセットされ、かつリセット機能付きラッチ回路２２３の出力信号がＨレベルのときにリセットされるセット／リセットフリップフロップ２２６と、このセット／リセットフリップフロップ２２６の出力信号ｑ０を受けるインバータ２２７と、セット／リセットフリップフロップ２２６の出力信号ｑ１を受けるインバータ２２８と、インバータ２２７の出力信号を反転してクロック信号Ｐ１を生成するインバータ２２９と、インバータ２２７の出力信号を反転してＣＰＵクロック信号Ｐ１＿ＡＤを生成するインバータ２２３０と、インバータ２２８の反転してクロック信号Ｐ２を生成するインバータ２３１を含む。
クロック信号ＰＫ１およびＰＫ２０は、２相の互いに相補なクロック信号であり、ラッチ回路２２２が、クロック信号ＰＫ１がＬレベルのときにラッチ状態、Ｈレベルの時にスルー状態となる。リセット機能付きラッチ回路２２３は、クロック信号ＰＫ２０がＨレベルのときにスルー状態となり、Ｌレベルのときにラッチ状態となる。このリセット機能付きラッチ回路２２３は、その内部ノードＮＢＢが、リセット指示信号ＲＭＲＳＴに応答してＬレベルにリセットされる。
これらのラッチ回路２２２および２２３は、クロック信号ＰＫ１およびＰＫ２０の分周回路を構成する。フリップフロップ２２６は、ラッチ回路２２２の出力ノードＮＡＡの信号に従ってセット／リセットされる。このフリップフロップ２２６は、その出力および一方入力が交差結合されるＮＯＲゲート回路を含み、それぞれの出力信号が遅延回路を介して他方のＮＯＲゲート回路へ与えられる。したがって、このセット／リセットフリップフロップ２２６からは、互いに重なり合わない２相のクロック信号ｑ０およびｑ１が出力される。応じて、クロック信号ＰＫ１およびＰＫ２も、互いに重なり合わない２相のクロック信号である。クロック信号Ｐ＿ＡＤがＣＰＵへ与えられ、ＣＰＵにより、このクロック信号Ｐ＿ＡＤにしたがって、図２５に示すアドレス発生回路２０２のアドレス更新タイミングおよびアドレス発生タイミングが設定される。
図３１は、図２５に示すプログラム／ベリファイ制御信号発生回路２０１の構成の一例を示す図である。図３１において、プログラム／ベリファイ制御信号発生回路２０１は、発振器２２０からの２相のクロック信号ＰＫ１およびＰＫ２に従って選択的にラッチ状態なるラッチ回路２２３−２２６と、ラッチ回路２３６の出力ノードＮＤからの信号を反転してラッチ回路２３３へ伝達するインバータ２３７を含む。
ラッチ回路２３３および２３５は、クロック信号ＰＫ１がＨレベルのときにスルー状態となり、Ｌレベルのときにラッチ状態となる。ラッチ回路２３４および２３６は、クロック信号ＰＫ２がＨレベルのときにスルー状態となり、Ｌレベルのときにラッチ状態となる。ラッチ回路２３４および２３６は、リセット機能を有し、リセット信号ＲＭＲＳＴに従って内部出力ノードＮＢおよびＮＤがＬレベルに初期設定される。インバータ２３７によりラッチ回路２３６の出力信号が反転して初段のラッチ回路２３３の入力ノードＮＤＤへ転送されるため、これらのラッチ回路２３３から２３６により、クロック信号ＰＫ１およびＰＫ２を２分周する分周回路が実現される。
プログラム／ベリファイ制御信号発生回路２０１は、さらに、プログラム開始指示信号ＭＬＣＰＢＳＥＡＮとベリファイ動作開始指示信号ＳＴＡＲＴを受けるＯＲゲート回路２４０と、ＯＲゲート回路２４０の出力信号がＨレベルのときに、ラッチ回路２３３の内部出力ノードＮＡからの信号をラッチ回路２３４へ伝達する複合論理ゲート２４１と、ラッチ回路２３５の内部出力ノードＮＣの信号を反転するインバータ２４２と、ベリファイ動作開始指示信号ＳＴＡＲＴと接地電圧とインバータ２４２の出力信号を受ける複合論理ゲート回路２４３と、複合論理ゲート回路２４３の出力信号とアクセスタイミング信号ＭＬＣ＿ＡＴＤの一方を選択するメタルスイッチ２４４と、メタルスイッチ２４４の出力信号を反転してメモリセルアレイセンスアンプ活性化信号ＡＴＤＳＡを生成するインバータ２４５を含む。このメタルスイッチ２４４は、ＭＬＣ構成時、アクセスタイミング信号ＭＬＣ＿ＡＴＤを選択する。このタイミング信号ＭＬＣ＿ＡＴＤに従ってメモリセルアレイに対するアクセスサイクルが設定される。センスアンプ活性化信号ＡＴＤＳＡが、図２８に示すタイミング信号ＡＴＤに対応し、センス期間を決定する。
プログラム／ベリファイ制御信号発生回路２０１は、さらに、ラッチ回路２３４の出力信号とラッチ回路２３５の出力信号とＯＲゲート回路２４０の出力信号とを受ける複合ゲート回路２４６と、複合ゲート回路２４６の出力信号を反転してページバッファデータ読出制御信号ＳＴＲＢＷを発生するインバータ２４７を含む。複合ゲート回路２４６は、ラッチ回路２３４および２３５の出力信号の一方がＨレベルでありかつＯＲ回路２４０の出力信号がＨレベルのときにＬレベルの信号を出力する。
プログラム／ベリファイ制御信号発生回路２０１は、さらに、ベリファイ開始指示信号ＳＴＡＲＴとインバータ２４２の出力信号とに従って出力信号を生成する複合論理ゲート回路２４８と、複合論理ゲート回路２４８の出力信号を反転してページバッファ書込制御信号ＰＢＷＲＴを発生するインバータ２４９を含む。この複合論理ゲート回路２４８は、インバータ２４２の出力信号がＨレベルでありかつベリファイ開始指示信号ＳＴＡＲＴがＨレベルのときにＬレベルの信号を出力する。
ここで、複合論理ゲート回路２４１、２４３、２４６および２４８へ、接地電圧が与えられているのは、通常動作モード時使用されないテストモード信号が与えられるためである。
プログラム／ベリファイ制御信号発生回路２０１は、さらに、ラッチ回路２３３の出力信号とＯＲゲート回路２４０の出力信号とラッチ回路２３４の出力信号とを受けるＮＡＮＤゲート回路２５０と、ＮＡＮＤゲート回路２５０の出力信号を反転してページバッファ読出制御信号ＰＢＲＥＡＤを生成するインバータ２５１と、ラッチ回路２３４の出力信号を受けるインバータ２５２と、インバータ２５２の出力信号に従ってラッチ回路２３３の出力信号およびラッチ回路２３５の出力信号の一方を選択してかつ反転する複合論理ゲート回路２５３と、複合論理ゲート回路２５３の出力信号とＯＲゲート回路２４０の出力信号とを受けるＡＮＤゲート回路２５４と、ＡＮＤゲート回路２５４の出力信号を反転してページバッファプリチャージ制御信号ＰＢＰＲＣＧを発生するインバータ２５５を含む。複合論理ゲート回路２５３は、インバータ２５２の出力信号がＨレベル、すなわちラッチ回路２３４の出力信号がＬレベルのとき、ラッチ回路２３３の出力信号またはラッチ回路２３５の出力信号がＨレベルのときに、Ｌレベルの信号を出力する。
プログラム／ベリファイ制御信号発生回路２０１は、さらに、ラッチ回路２３３の内部出力ノードＮＡの信号を受けるインバータ２５６と、ラッチ回路２３６の内部出力ノードＮＢからの信号とベリファイ開始指示信号ＳＴＡＲＴとインバータ２５６の出力信号を受けるＮＡＮＤゲート回路２５７と、ＮＡＮＤゲート回路２５７の出力信号を受けるインバータ２５８と、インバータ２５８の出力信号を受けるインバータ２５９と、インバータ２５９の出力信号と電源電圧Ｖｄｄの一方を選択してメモリセルアレイのベリファイセンスアンプ活性化信号ＩＭＬＣ＿ＳＡ２を生成するメタルスイッチ２６０と、ラッチ回路２３６の出力信号とベリファイ開始指示信号ＳＴＡＲＴとラッチ回路２３３の出力信号を受けるＮＡＮＤ回路２６１と、ＮＡＮＤゲート回路２６１の出力信号を受けるインバータ２６２と、インバータ２６２の出力信号と接地電圧の一方を選択してラッチ指示信号ＭＬＣ＿ＬＥを発生するメタルスイッチ２６３を含む。メタルスイッチ２６３は、ＭＬＣ構成時、インバータ２６２の出力信号を選択する。このラッチ指示信号ＭＬＣ＿ＬＥが、図２８に示すタイミング図におけるラッチ指示信号ＬＥに対応し、メモリセルからの読出データおよびベリファイ結果データをラッチする。
センスアンプ活性化信号ＩＭＬＣ＿ＳＡ２により２回目のセンス動作により生成されたデータがラッチされる。このセンスアンプ活性化信号ＩＭＬＣ＿ＳＡ２により２回目のセンス動作期間が決定されてもよい。
プログラム／ベリファイ制御信号発生回路２０１は、さらに、ラッチ回路２３６の出力信号を受けるインバータ２６４と、インバータ２５６の出力信号とラッチ回路２３４の出力信号とインバータ２６４の出力信号とに従って、その出力信号を生成する複合論理ゲート回路２６５と、複合論理ゲート回路２６５の出力信号を反転するインバータ２６６と、インバータ２６６の出力信号とベリファイ動作開始指示信号ＳＴＡＲＴとを受けてメモリセルへのアクセスタイミング信号ＭＬＣ＿ＡＴＤを生成するＮＡＮＤゲート回路２６７を含む。複合論理ゲート回路２６５は、クロック期間を調整し、ラッチ回路２３３の出力信号がＬレベルでありかつラッチ回路２３４の出力信号がＨレベルのときまたはラッチ回路２３４の出力信号がＨレベルでありかつラッチ回路２３６の出力信号がＬレベルのときに、Ｌレベルの信号を出力する。
メタルスイッチ２４４が、ＭＬＣ構成時、ＮＡＮＤゲート回路２６７からのアレイ活性化タイミング信号ＭＬＣ＿ＡＴＤを選択してタイミング信号ＡＴＤＳＡを生成しており、アレイのセンス期間が、図２８に示すようにクロック信号ＰＫ１およびＰＫ２により決定される。
図３２は、図３０および図３１に示すクロック発生回路１９９およびプログラム／ベリファイ制御信号発生回路２０１の動作を示すタイミング図である。以下、図３２を参照して、この図３０および図３１に示すＯＳＣ回路の動作について説明する。
外部からのコマンドに従って、クロック信号を発生する必要がある場合、発振器イネーブル信号ＩＯＳＣＥが活性化され、発振器２２０が発振動作を行ない、２相のクロック信号ＰＫ１およびＰＫ２を生成する。図３０に示すように、クロック信号ＰＫ１およびＰＫ２０に従って、ラッチ回路２２２および２２３が信号のラッチ／転送動作を行ない、それらの内部ノードＮＡＡおよびＮＢＢは、クロック信号ＰＫ１およびＰＫ２の１クロックサイクルごとにその電圧レベルが変化する。したがって、フリップフロップ２２６が、図３０に示す内部ノードＮＡＡの信号に従ってセット／リセットされるため、クロック信号ＰＫ１およびＰＫ２（ＰＫ２０）の２倍の周期を有する２相の互いに重なり合わないクロック信号Ｐ１およびＰ２が生成される。このクロック信号Ｐ１およびＰ２により、内部動作のクロックサイクルが決定される。
メモリセルアレイにおけるワード線選択タイミングおよび列選択タイミングが、これらのクロック信号Ｐ１およびＰ２により決定される。またベリファイ動作時の制御信号の発生タイミングがこれらのクロック信号Ｐ１およびＰ２により設定される。
図３１に示すラッチ回路２３３から２３６においては、クロック信号ＰＫ１およびＰＫ２により、ラッチ状態およびスルー状態が繰返される。ベリファイ動作開始時には、ベリファイ動作開始指示信号ＳＴＡＲＴが活性化され、またページバッファからデータを読出してメモリセルへ書込むときには、ページバッファセンスアンプ活性化信号ＭＬＣＰＤＳＥＡＥＮが活性化される。
このプログラム動作時またはベリファイ動作時、ＯＲ回路２４０の出力信号がＨレベルとなり、複合論理ゲート回路２４１により、ラッチ回路２３３の出力信号がラッチ回路２３４へ伝達され、これらのラッチ回路２３４、２３５、２３６および２３３の各内部ノードＮＢからＮＤ、ＮＤＤおよびＮＡの電圧変化シーケンスが初期設定される。ＯＲゲート回路２４０の出力信号がＬレベルのときには、ラッチ回路２３４の内部ノードＮＢは、Ｌレベルに初期設定されているため、複合論理ゲート回路２４１の出力信号は、ラッチ回路２３３の内部ノードの電圧レベルにかかわらずＬレベルに設定される。
クロック信号ＰＫ１およびＰＫ２が発生されると、ラッチ回路２３３から２３６が接続され、分周回路として動作し、また、そのとき内部ノードＮＢの電圧レベルが初期設定される。ＯＲゲート回路２４０の出力信号がＨレベルとなり、かつラッチ回路２３４および２３５の出力信号の一方がＨレベルの時、インバータ２４７からのページバッファストローブ制御信号ＳＴＲＢＷがＨレベルとなる。このストローブ制御信号ＳＴＲＢＷにより、ページバッファのベリファイ時のセンスアンプの活性化期間が決定される。ノードＮＢの電圧レベルがＨレベルとなり、またＯＲゲート回路２４０の出力信号がＨレベルでありかつノードＮＡの電圧レベルがＨレベルの期間、インバータ２５１からのページバッファ読出制御信号ＰＢＲＥＡＤがＨレベルとなる。ページバッファ読出制御信号ＰＢＲＥＡＤに従って、ページバッファから、３２ビットのベリファイ対象のデータまたは書込対象のデータが読出される。
ベリファイ動作開始時指示信号ＳＴＡＲＴがＨレベルとなると、ＮＡＮＤゲート回路２６７が、インバータとして動作する。ノードＮＢがＨレベルのとき、ノードＮＢまたはＮＡがＬレベルのときに、複合ゲート回路２６５の出力信号がＬレベルとなり、インバータ２６５の出力信号がＨレベルとなり、ＮＡＮＤゲート回路２６７の出力信号ＭＬＣ＿ＡＴＤがＬレベルとなる。応じて、アクセス活性化信号ＡＴＤＳＡが活性化されてＨレベルとなる。このアクセス活性化信号ＡＴＤＳＡに従ってメモリセルアレイにおいては、センスアンプが活性化され（信号ＭＬＣ＿ＡＴＤＳＡが活性化され）、メモリアレイにおいてセンス動作が行なわれ、１つのメモリセルから２ビットデータがシリアルに読出される。ページバッファのセンスアンプ活性化が、図１８に示すように、ストローブ制御信号ＳＴＲＢＷに従ってビット線プリチャージ完了後実行される。
ノードＮＤの電圧レベルがＨレベル、ノードＮＣの電圧レベルがＬレベル、およびベリファイ開始指示信号ＳＴＡＲＴがＨレベルのときに、ページバッファ書込制御信号ＰＢＷＲＴがＬレベルとなる。ベリファイ開始指示信号ＳＴＡＲＴは、外部３２ワードのベリファイ動作期間中Ｈレベルに設定される。したがって、ストローブ信号ＳＴＲＢＷがＬレベルとなると、ページバッファ書込制御信号ＰＢＷＲＴが活性化され、ページバッファへのデータの書込が実行され、ベリファイ結果データのページバッファへの書込みが実行される。
ノードＮＡの電圧レベルがＨレベルでありかつノードＮＢの電圧レベルがＬレベルであるかまたはノードＮＣの電圧レベルがＨレベルでありかつノードＮＢの電圧レベルがＬレベルのときに、複合論理ゲート回路２５３の出力信号がＬレベルとなり、ＡＮＤゲート回路２５４の出力信号がＬレベルとなり、応じてインバータ２５５からのページバッファプリチャージ制御信号ＰＢＰＲＣＧがＨレベルとなり、ページバッファにおけるビット線プリチャージが実行される。ページバッファに対するプリチャージ完了後、ページバッファ書込制御信号ＰＢＷＲＴが活性化され、ベリファイ結果データまたはページバッファデータのページバッファへの書込が実行される。
また、ノードＮＤの電圧レベルがＨレベルでありかつノードＮＡの電圧レベルがＨレベルのときに、インバータ２６２の出力信号がＨレベルとなり、ラッチ指示信号ＭＬＣ＿ＬＥが活性化され、１回目のセンス動作によりメモリセルから読出された最初のデータがラッチされる。
次いで、ノードＮＡの電圧レベルがＬレベルでありかつノードＮＤの電圧レベルがＨレベルの期間、ＭＬＣセンス活性化信号ＭＬＣ＿ＳＡ２が活性化され、２回めのセンス動作により読出されたデータのラッチまたは、２回目のセンス動作が実行される。
したがって、このクロック信号ＰＫ１およびＰＫ２に従って順次ページバッファへの書込／読出制御信号を生成し、またＣＰＵに対するクロック信号Ｐ１＿ＡＤ（Ｐ２）に従って、アドレス発生／更新を制御することにより、クロック信号に同期して連続的に、メモリセルアレイからのデータ読出と同期してページバッファから外部３２ワードのデータ（内部メモリセル１６ワードデータ）を読出すことができる。
なお、メモリセルアレイからのデータの読出を行なうとき、前述のごとく、センスアンプ活性化信号ＭＬＣ＿ＡＴＤＳＡは、２回目のセンス動作時、その活性化期間が短くされる。
図３３は、メモリセルアレイ１０に対するベリファイに関連する部分の構成を概略的に示す図である。図３３において、メモリセルアレイ１０に対し、行選択回路２７０と、書込／ベリファイ列選択回路２７２と、ベリファイセンスアンプ回路２７４が設けられる。このベリファイセンスアンプ回路２７４は、１６個のセンスアンプを含み、また書込／ベリファイ列選択回路２７２も、１６対のビット線を同時に選択する。
行選択回路２７０は、１つのワード線を選択状態へ駆動する。これらの行選択回路２７０、書込／ベリファイ列選択回路２７２およびベリファイセンスアンプ回路２７４は、それぞれの活性化タイミングを、アクセス活性化タイミング信号ＭＬＣ＿ＡＴＤＳＡにより決定される。これらの回路の活性化タイミングは、図４に示すＣＰＵ４により設定される。アクセス活性化タイミング信号ＭＬＣ＿ＡＴＤＳＡとしては、図３１に示す信号ＭＬＣＡＴＤが用いられてもよく、また、タイミング信号ＡＴＤＳＡが用いられてもよい。
ベリファイセンスアンプ回路２７４に対し、２つのレジスタ回路２７６および２７８が設けられる。レジスタ回路２７６は、ラッチ指示信号ＭＬＣ＿ＬＥに従ってベリファイセンスアンプ回路２７４の出力データをラッチし、レジスタ回路２７８は、センスアンプ活性化信号ＭＣＬ＿ＳＡ２に従って、ベリファイセンスアンプ回路２７４の出力データをラッチする。これらのレジスタ回路２７６および２７８からの読出データＲＤ１およびＲＤ２が、図４に示すベリファイ回路５へ与えられる。このベリファイセンスアンプ回路２７４は、後に詳細に説明するように、各列（ビット線）について、ワード線電圧を同じとして、２回目のセンス基準電流を、１回目に読出したデータに基づいて設定して、２回目のデータ読出（センス動作）を実行する。
なお、書込／ベリファイ列選択回路２７２およびベリファイセンスアンプ回路２７４は、データ読出用の列選択回路と別に設けられる。１つのバンクに対するプログラム動作時、他バンクに対するメモリセルデータの読出を行なうため、外部の読出データを伝達するバスとベリファイデータを伝達するバスの衝突を防止するためである。しかしながら、ベリファイセンスアンプ回路２７４およびページバッファは、各バンクに共通に設けられ、ベリファイデータを伝達するバスと内部読出データバスとが別に設けられる構成が用いられてもよい。
また、ページバッファについても、各バンクごとに配置されてもよく、所定数のバンクに共通に配置されてもよい。バンクに共通にページバッファが配置される場合には、あるバンクに対するプログラム動作時には、ページバッファへの外部からのアクセスは禁止され、他バンクからのデータの読出が実行されるように構成されてもよい。
図３４は、図４に示すベリファイ回路５の構成を概略的に示す図である。図３４において、ベリファイ回路５は、メモリセルアレイから読出された１６ビットデータＲＤ１［１５：０］およびＲＤ２［１５：０］をページバッファ読出制御信号ＰＢＲＥＡＤに従って選択する選択回路２８０と、ページバッファから並列に読出されたデータＰＤ［１５：０］およびＰＤ［３２：１６］をページバッファ読出制御信号ＰＢＲＥＡＤに従って選択する選択回路２８２と、選択回路２８０から読出された１６ビットメモリセルデータＲＤ［１５：０］と選択回路２８２から出力された１６ビットページバッファデータＰＤＢ［１５：０］の各ビットごとの比較を行なう比較回路２８４と、比較回路２８４からの１６ビットの比較結果信号ＣＤ［１５：０］を受けて、１ビットの書込良／不良判定結果を示すベリファイ結果信号ＰＡＳＳを生成する判定回路２８６と、比較回路２８４からの比較結果信号ＣＤ［１５：０］に従って、ページバッファデータＰＤＢ［１５：０］および比較結果信号ＣＤ［１５：０］の一方を選択してページバッファへの書込データＮＤ［１５：０］を生成する書込データ生成回路２８８を含む。
選択回路２８０および２８２は、ページバッファ読出制御信号ＰＢＲＥＡＤがＨレベルであり、１回目のセンス動作が行なわれたときに、１回目のメモリセル読出データＲＤ１［１５：０］を選択する。このメモリセルアレイから読出されるデータＲＤ１［１５：０］は、メモリセルに格納される２ビットデータのうちの上位ビットデータであり、選択回路２８２は、１回目には、ページバッファから上位１６ビットデータＰＤ［３２：１６］を選択する。
比較回路２８４は、その内部論理に従って、メモリセルデータが下側しきい値電圧および上側しきい値電圧領域内に収まっているかの判定を行ない、その判定結果を示す１６ビット信号ＣＤ［１５：０］を生成する。
判定回路２８６は、ラッチ指示信号ＭＬＣ＿ＬＥに従って比較回路２８４からの１回目の比較結果信号ＣＤ［１５：０］をラッチし、２回目に生成される比較結果信号ＣＤ［１５：０］とに従って、最終の３２ビットデータについての良／不良判定結果を行なって、ベリファイ結果信号ＰＡＳＳを生成する。
書込データ生成回路２８８は、ページバッファ読出制御信号ＰＢＲＥＡＤ（またはラッチ指示信号ＭＬＣ＿ＬＥ）に従って１回目の比較結果信号ＣＤ［１５：０］をラッチし、この１回目の判定結果に従ってページバッファに対する書込データを選択する。この１回目の比較結果信号が、不良を示している場合には、２回目のベリファイ結果に関して、ページバッファのデータの変更は行なわない（ベリファイ結果データの書込は禁止される）。これは、以下の理由による。
今、図３５に示すように、データ“１１”を格納するメモリセルのデータを、データ“００”に書換える動作を考える。プログラム動作時、メモリセルのしきい値電圧は、順次増大していくため、メモリセルの記憶データは“１１”、“１０”、“０１”、および“００”の状態に、順次変化する。ページバッファに格納されているデータは、“００”であり、このデータが、期待値データとなる。したがって、データ“１１”を記憶する状態では、１回目および２回目のベリファイ動作はともに不良を示す状態となる。
メモリセルがデータ“１０”を格納する状態では、１回目のベリファイ動作が不良と判定され、２回目のベリファイ動作が良と判定される。データ“０１”を記憶する状態では、１回目のベリファイ動作時に良と判定され、２回目のベリファイ動作時には不良と判定される。データ“００”を格納する状態では、１回目および２回目のベリファイ動作時、ともに良と判定される。
このベリファイシーケンスにおいて、データ“１０”を格納する状態で、２回目のベリファイ結果が良と判定されると、データ“１０”が、データ“１１”と変えられてページバッファに格納される。データ“０１”の書込を行なった後のベリファイ時において、１回目のベリファイ動作時、良と判定されると、２回目のベリファイ時のページバッファからのデータビットは“１”であり、良と判定され、このメモリセルに対するプログラム動作が完了する。したがって、データ“０１”をデータ“００”に書込メモリセルに書込んだ状態となり、誤書込が生じる可能性がある。そこで、１回目のベリファイ動作が良と判定されたときのみ、２回目のベリファイ結果をページバッファの格納データに反映させる。これにより、メモリセルがデータ“１０”格納する時において、１回目のベリファイ動作が不良であり、２回目のベリファイ動作が良と判定されても、ページバッファのデータ書換えが行なわれるのを防止し、正確なデータの書込を実現する。
図３６は、図３４に示す比較回路２８４の構成の一例を示す図である。図３６において、比較回路２８４は、ストローブ制御信号ＳＴＲＢＷに従って、メモリセルから読出されたデータＲＤ［１５：０］を取込み出力するレジスタ回路２９０と、ページバッファ書込指示信号Ｆ２Ｐを受けるインバータ２９１と、読出データ反転モード指示信号ＩＮＶＲＴＥとインバータ２９１の出力信号を受けるＮＡＮＤゲート回路２９２と、ＮＡＮＤゲート回路２９２の出力信号を受けるインバータ２９３と、ページバッファチェック制御信号ＰＢＣＨＫを受ける２段の縦続接続されるインバータ２９４および２９５と、レジスタ回路２９０からのデータＲＤＬ［１５：０］とインバータ２９３の出力信号を受けるＮＡＮＤゲート回路２９６と、ページバッファ読出データＰＤＢ［１５：０］とインバータ２９５の出力信号とインバータ２９３の出力信号とを受けるＮＡＮＤゲート回路２９７と、メモリセル読出データＲＤＬ［１５：０］とインバータ２９３の出力信号とを受けるＯＲゲート回路２９８と、ページバッファ読出データＰＤＢ［１５：０］とインバータ２９３および２９５の出力信号と受けるゲート回路２９９と、これらのゲート回路２９６−２９９の出力信号とを受けて判定結果信号ＣＤ［１５：０］を生成するＮＡＮＤゲート回路３００を含む。
これらのゲート回路２９６−３００は、１６ビットのデータの処理を実行する。レジスタ回路２９０は、ストローブ信号ＳＴＲＢＷがＨレベルのときに、メモリセルから読出されたデータＲＤ［１５：０］を取りこみ出力して、データＲＤＬ［１５：０］を生成する。ストローブ信号ＳＴＲＢＷがＬレベルのときには、このレジスタ回路２９０は、ラッチ状態となる。
このベリファイ回路においては、ベリファイ動作の種類として、過消去ベリファイモード、メモリセルデータを１に固定するプログラムベリファイモード、各記憶データのしきい値電圧の分布に下側のしきい値をチェックする下側Ｖｔｈチェックモード、しきい値電圧分布領域の上側のしきい値をチェックする上側Ｖｔｈチェックモード、ページバッファへデータを書込むページバッファ書込モードがあり、これらのモードに応じて、信号Ｆ２Ｐ、ＩＮＶＲＤＥおよびＰＢＣＨＫや図示しない制御信号ＰＢＬＯＡＤが設定される。
図３７は、この図３６に示すモード設定信号ＩＮＶＲＤＥ、ＰＢＣＨＫおよびＰＢＬＯＡＤの各モードにおける論理レベルを一覧にして示す図である。過消去ベリファイモード時においては、ページバッファロード制御信号ＰＢＬＯＡＤがＬレベルに設定され、読出データ反転モード指示信号ＩＮＶＲＤＥおよびページバッファチェック制御信号ＰＢＣＨＫはともにＬレベルに設定される。
メモリセルデータを“０”に固定する０固定ベリファイモード時においては、読出データ反転モード指示信号ＩＮＶＲＤＥがＬレベルに設定され、残りの制御信号ＰＢＬＯＡＤおよびＰＢＣＨＫがＨレベルに設定される。
下側Ｖｔｈチェックモード時においては、信号ＰＢＣＨＫがＬレベル、残りの制御信号ＰＢＬＯＡＤおよびＩＮＶＲＤＥがＬレベルに設定される。
メモリセルデータを“１”に固定するモード時における１固定ベリファイモード時においては、制御信号ＩＮＶＲＤＥがＨレベル、ＰＢＬＯＡＤおよびＰＢＣＨＫがＬレベルに設定される。上側Ｖｔｈベリファイモード時においては、制御信号ＰＢＬＯＡＤ、ＩＮＶＲＤＥおよびＰＢＣＨＫがＨレベルに設定される。
メモリセルアレイからの読出データまたはベリファイ結果データをページバッファ（ＰＢ）へ書込むモード時においては、信号ＰＢＬＯＡＤおよびＩＮＶＲＤＥがＨレベルに設定され、信号ＰＢＣＨＫがＬレベルに設定される。また、ページバッファ書込制御信号Ｆ２ＰがＨレベルに設定されると、メモリセルから読出されたデータが、ページバッファ（ＰＢ）へ格納される。
ベリファイモード時においては、メモリセルアレイにおいてワード線電圧が、しきい値電圧に係らず一定の読出電圧レベルに設定され、センスアンプにおいて、比較基準電流が、検出対象のしきい値電圧に対応するレベルに設定される。ビット線に電流が流れる状態は、消去状態であり、データ“１”が格納された状態に対応する。一方、ベリファイ読出電圧がワード線に印加されたとき、メモリセルを介してビット線に流れる電流が、センスアンプから供給される比較基準電流よりも小さい時には、データ“０”が読出され、プログラム状態に対応付られる。
なお、メモリセルからのデータのベリファイ時の読出動作は、ワード線が対象のしきい値電圧レベルに設定され、ビット線に流れる電流が、基準電流よりも大きいか小さいかに従ってメモリセルの記憶データの読出が行われてもよい。
下側Ｖｔｈチェックモード時において、制御信号ＰＢＣＨＫがＨレベルであり、制御信号ＩＮＶＲＤＥおよびＦ２Ｐは、Ｌレベルである。この状態においては、インバータ２９３の出力信号がＬレベルとなり、ＮＡＮＤゲート回路２９６の出力信号およびＮＡＮＤゲート回路２９７の出力信号がＨレベルに固定される。一方、ＯＲゲート回路２９８がイネーブルされ、メモリセルデータＲＤＬ［１５：０］を出力する。また、ゲート回路２９９がイネーブルされ、ページバッファデータＰＤＢ［１５：０］を反転して出力する。ＮＡＮＤゲート回路３００は、これらのデータＲＤＬ［１５：０］およびＰＤＢ［１５：０］の同一位置のビットについて一方がＬレベルであれば、対応のベリファイ結果信号をＨレベル（“１”）に設定する。
したがって、下側Ｖｔｈベリファイ動作時において、正常にメモリセルがプログラムされている場合、メモリセルは、対応の下側しきい値電圧よりも高しきい値電圧状態にあり、大きな電流は流れず、データ“０”が読出される。一方、ゲート回路２９９は、ページバッファデータＰＤＢ［１５：０］を反転している。ページバッファデータＰＤＢ［１５：０］のデータとして、既に、正常にベリファイ動作が完了して、データ“１”が格納されている場合、対応のベリファイ結果信号ＣＤは、Ｈレベル（“１”）となる。したがって、メモリセルデータが正常にプログラムされているかまたはページバッファから読出されたデータがベリファイ完了を示しているときには、ベリファイ結果信号ＣＤ［ｉ］（ｉ＝０から１５）がＨレベルとなり、メモリセルデータの１６ビットがすべて正常であれば、ベリファイ結果データ信号ＣＤ［１５：０］は、全ビットが“１”となる。
上側Ｖｔｈベリファイモード時においては、制御信号ＰＢＣＨＫおよびＩＮＶＲＤＥがＨレベルに設定される。この場合、制御信号Ｆ２ＰがＬレベルであり、インバータ２９３の出力信号がＨレベルまたインバータ２９５の出力信号もＨレベルであり、ＮＡＮＤゲート回路２９６および２９７がイネーブルされ、ＯＲゲート回路２９８の出力信号がＨレベル（全ビットについて）、またゲート回路２９９も、その出力信号がＨレベルに固定される。このときには、ページバッファから読出されたデータＰＤＢ［ｉ］とメモリセルデータＲＤＬ［ｉ］の反転値の一方が“１”（Ｈレベル）であれば、ベリファイ結果指示信号ＣＤ［ｉ］がＨレベル（“１”）となる。
この上側Ｖｔｈベリファイモード時においては、正常にプログラムされているメモリセルについては大きな電流が流れ、データ“１”が読出される。したがって、正常にメモリセルデータがプログラムされているかまたはページバッファにおいてベリファイ完了が設定されているときには、対応のベリファイ結果指示信号ＣＤ［ｉ］が“１”（Ｈレベル）に設定される。
過消去ベリファイモード時においては、制御信号ＩＮＶＲＤＥおよびＰＢＣＨＫがともにＬレベルであり、ゲート回路２９８の出力信号に従ってベリファイ動作が行なわれ、ページバッファデータＰＤＢ［１５：０］を受ける論理ゲート回路２９９の出力信号がＨレベルに固定され、メモリセルデータＲＤＬ［１５：０］に従ってベリファイ結果信号ＣＤ［１５：０］が生成される。過消去時においては、ワード線がＬレベルのときに、データ“０”が読出されるかの判定が行なわれる。過消去状態のメモリセルには電流が流れ、データ“１”が読出され、ベリファイ結果信号ＣＤ［ｉ］がＬレベル（“０”）となり、過消去状態であることが示され、再び過消去状態を消去状態に戻すための書戻しが実行される。
上側Ｖｔｈベリファイ時においては、不良が判定されたときには、再度消去パルスを印加した後、ワード線の書込パルス幅を小さくして再書込が実行される。
後に説明するように、メモリセル１６ワードについて連続的にプログラム動作およびベリファイ動作が行なわれ、１６ワード単位でプログラムおよびベリファイが実行される。すなわち、１ワードのみがプログラム不良であっても、再度１６ワードについてアドレスを発生してプログラムおよびベリファイが実行される。
０固定ベリファイモード時においては、制御信号ＩＮＶＲＤＥおよびＰＢＣＨＫの状態は、下側Ｖｔｈチェックモード時と同様であり、メモリセルからデータ“０”が読出されたかの判定が行なわれる。
１固定ベリファイモード時においては、制御信号ＩＮＶＲＤＥがＨレベル、制御信号ＰＢＣＨＫはＬレベルに設定される。この場合、ＮＡＮＤゲート回路２９７および論理ゲート回路２９９の出力信号はＬレベルに固定され、またＯＲゲート回路２９８の出力信号はＬレベルに固定される。したがって、ＮＡＮＤゲート回路２９６の出力信号に従って、メモリセルデータＲＤＬ［１５：０］においてデータ“１”が存在するかの判定が行なわれる。この１固定ベリファイ時において、ページバッファデータＰＤＢ［１５：０］の値に従って、メモリセルへデータ“１”（１ビット）を書込むため、応じてページバッファデータＰＤＢ［１５：０］も、同様“１”に設定されるため、メモリセルデータのみを利用してベリファイ動作が実行される。
制御信号Ｆ２ＰがＨレベルに設定された場合には、メモリセルデータをページバッファへの書込みが指示され、ベリファイ判定結果信号は利用されない。
図３８は、図３４に示す判定回路２８６の構成の一例を示す図である。図３８において、判定回路２８６は、図３６に示す比較回路２８４からの１６ビットベリファイ判定結果信号ＣＤ［１５：０］を、それぞれ４ビットずつ受けるＮＡＮＤゲート回路３１０−３１３と、ＮＡＮＤゲート回路３１０および３１１の出力信号を受けるＮＯＲゲート回路３１４と、ＮＡＮＤゲート回路３１２および３１３の出力信号を受けるＮＯＲゲート回路３１５と、ＮＯＲゲート回路３１４および３１５の出力信号を受けて１６ビットベリファイ判定信号ＣＤ＿ＡＬＬを生成するＡＮＤゲート回路３１６を含む。
ゲート回路３１０から３１６は、１６ビットベリファイ結果信号ＣＤ［１５：０］を、１ビットのベリファイ判定結果信号ＣＤ＿ＡＬＬに圧縮する。１６ビットベリファイ結果信号ＣＤ［１５：０］において全ビットが“１”のときには、１ビットベリファイ判定結果信号ＣＤ＿ＡＬＬがＨレベル（“１”）となる。１ビットでも“０”のベリファイ結果信号が存在する場合、ＮＡＮＤゲート回路３１０−３１３の対応の出力信号がＨレベルとなり、応じて、ベリファイ判定結果信号ＣＤ＿ＡＬＬがＬレベルとなる。
判定回路２８６は、さらに、制御信号ＰＢＣＨＫ、ＩＮＶＲＤＥおよびＰＢＬＯＡＤを受けるゲート回路３１７と、ゲート回路３１７の出力信号ＨＦ２ＰＢとベリファイ判定結果信号ＣＤ＿ＡＬＬを受けるＮＯＲゲート回路３１８と、電源電圧Ｖｄｄとラッチ指示信号ＭＬＣ＿ＬＥの一方を伝達するメタルスイッチ３１９と、メタルスイッチ３１９の出力信号がＨレベルのときに、ＮＯＲゲート回路３１８の出力信号を取込むレジスタ回路３２０と、ＮＯＲゲート回路３１８の出力信号と接地電圧の一方を選択するメタルスイッチ３２１と、メタルスイッチ３２１の出力信号とレジスタ回路３２０の出力信号とを受けて最終判定結果信号ＰＡＳＳを生成するＮＯＲゲート回路３３２を含む。
ゲート回路３１７は、制御信号ＰＢＣＨＫがＬレベルでありかつ制御信号ＩＮＶＲＤＥおよびＰＢＬＯＡＤがＨレベルの時に、出力信号ＨＦ２ＰＢをＨレベルに設定する。
メタルスイッチ３１９は、ＭＬＣ構成時、ラッチ指示信号ＭＬＣ＿ＬＥを選択し、メタルスイッチ３２１は、ＭＬＣ構成時、ＮＯＲゲート回路３１８の出力信号を選択する。レジスタ回路３２０は、リセット信号ＲＭＲＳＴに従ってその記憶内容がリセットされる。
ラッチ指示信号ＭＬＣ＿ＬＥは、メモリセルアレイからのデータ読出時、最初のセンス動作に応答して所定期間活性化され、この間、レジスタ回路３２０が、ＮＯＲゲート回路３１８の出力信号を取込み格納する。ベリファイ動作時、制御信号ＰＢＬＯＡＤおよびＩＮＶＲＤＥの一方がＬレベルであるか、または、制御信号ＰＢＣＨＫがＨレベルであり、論理ゲート回路３１７の出力信号ＨＦ２ＰＢはＬレベルであり、ＮＯＲゲート回路３１８は、インバータとして動作し、ベリファイ判定結果信号ＣＤ＿ＡＬＬを反転して出力する。したがって、１回目のセンスデータに従って、ベリファイ判定結果信号ＣＤ＿ＡＬＬが生成されると、この生成されたベリファイ判定結果信号ＣＤ＿ＡＬＬが、ラッチ指示信号ＭＬＣ＿ＬＥに従ってレジスタ回路３２０に格納される。２回目のセンス動作時に読出されたデータについて再び、ベリファイ動作が行なわれ、ベリファイ判定結果信号ＣＤ＿ＡＬＬが生成されると、メタルスイッチ３２１を介して、ＮＯＲゲート回路３３２へ伝達される。
ＮＯＲゲート回路３３２において、１回目のメモリセルデータおよび２回目のメモリセルデータについて、ともにベリファイ判定結果が“１” のときに（ＮＯＲゲート回路３１８で信号ＣＤ＿ＡＬＬが反転されている）、最終判定信号ＰＡＳＳがＨレベル（“１”）に設定される。最終判定結果信号ＰＡＳＳがＨレベルであり、メモリセルから読出された１６ワードデータがすべてプログラム正常の場合には、この１６ワードについてのプログラムが完了する。１ワードでも、プログラム不良が存在する場合には、再び、１６ワード単位でプログラムおよびベリファイ動作が行なわれる（信号ＰＡＳＳに従ってフラグをリセットすることにより、１６ワードにおいてプログラム不良があるかを判定する）。この動作は、ＣＰＵにより制御される。
なお、論理ゲート回路３１７の出力信号ＨＦ２ＰＢがＨレベルのとき、ＮＯＲゲート回路３１８の出力信号はＬレベルに固定され、最終判定結果信号ＰＡＳＳが、Ｈレベルに固定される。このモード時においては、メモリセルから読出されたデータをページバッファ（ＰＢ）へ書込む動作が、実行される。
図３９は、図３４に示す書込データ生成回路２８８の構成の一例を示す図である。図３９において、書込データ生成回路２８８は、内部クロック信号Ｐ１とプログラムモード指示信号ＰＰとを受けるゲート回路３４０と、ゲート回路３４０の出力信号を受けるインバータ３４１と、インバータ３４１の出力信号に従って外部からの入力データＩＯＤ［１５：０］を取込むレジスタ回路３４２と、プログラムモード指示信号ＰＰとデータセットアップ指示信号ＣＤＳＥＴＵＰとを受けるＮＯＲゲート回路３４３と、ＮＯＲゲート回路３４３の出力信号を受けるインバータ３４４と、インバータ３４４の出力信号を受けるインバータ３４５と、インバータ３４４の出力信号とレジスタ回路３４２の出力信号とを受けるＮＡＮＤゲート回路３４６と、電源電圧Ｖｄｄとページバッファ読出制御信号ＰＢＲＥＡＤの一方を選択するメタルスイッチ３４７と、メタルスイッチ３４７の出力信号がＨレベルのときに、ベリファイ結果信号ＣＤ［１５：０］を取込むレジスタ回路３４８と、メタルスイッチ３４７の出力信号を遅延する遅延回路３４９と、遅延回路３４９の出力信号をさらに遅延する２段の縦続接続されるインバータ３５０および３５１と、プログラムシーケンス制御信号ＳＥＣ＿ＰＲＧを受けるインバータ３５２と、レジスタ回路３４８の出力信号とインバータ３５１および３５２の出力信号を受ける複合論理ゲート回路３５３と、複合論理ゲート回路３５３の出力信号と接地電圧の一方を選択するメタルスイッチ３５４と、インバータ３４５の出力信号と接地電圧の一方を選択するメタルスイッチ３５５と、メタルスイッチ３５４の出力信号とページバッファデータＰＤ［１５：０］とメタルスイッチ３５５の出力信号とを受けるＮＡＮＤゲート回路３５６と、メタルスイッチ回路３５４の出力信号とインバータ３４５の出力信号とベリファイ結果信号ＣＤ［１５：０］を受ける論理ゲート回路３５７と、ＮＡＮＤゲート回路３４６および３５６と論理ゲート回路３５７の出力仕事を受けるＡＮＤゲート回路３５８と、ＡＮＤゲート回路３５８の出力信号を反転してページバッファ書込データＮＤ［１５：０］を生成するインバータ３５９を含む。
複合論理ゲート回路３５３は、等価的に、インバータ３５１の出力信号とレジスタ回路３４８の出力データＣＤＦ［１５：０］を受けるＯＲゲート回路と、このＯＲゲート回路の出力信号とインバータ３５２の出力信号とを受けるＮＡＮＤゲートを含む。
論理ゲート回路３５７は、メタルスイッチ３５４の出力信号がＬレベルのときにイネーブルされて、インバータ３４５の出力信号がＨレベルのときには、ベリファイ結果信号ＣＤ［１５：０］を選択して反転する。論理ゲート回路３５７は、メタルスイッチ３５４の出力信号がＨレベルのときには、Ｈレベルの信号を出力する。
メタルスイッチ３４７は、ＭＬＣ構成時、ページバッファ読出制御信号ＰＢＲＥＡＤを選択し、メタルスイッチ３５４は、ＭＬＣ構成時、複合論理ゲート回路３５３の出力信号を選択する。メタルスイッチ３５５は、ＭＬＣ構成時、インバータ３４５の出力信号を選択する。
データセットアップ指示信号ＣＤＳＥＴＵＰは、ページバッファへのデータのセットアップ（３２ワードデータの書込）を行う時にＬレベルに設定され、プログラムモード指示信号ＰＰは、ベリファイ動作を含むプログラムモード時、Ｈレベルに設定される。プログラムモード指示信号ＰＰがＬレベルのときには、内部クロック信号Ｔ１に従って、レジスタ回路３４２が、外部からの入力データＩＯＤ［１５：０］を取込み出力する。ここで、内部クロック信号Ｔ１は、この不揮発性半導体記憶装置へのアクセス時、外部からの制御信号に従って生成されるクロック信号であり、外部からのデータの入力サイクルを決定する。ページバッファへのデータのセットアップが行なわれておらず、またプログラムモードも設定されていない場合、インバータ３４４の出力信号はＨレベルであり、レジスタ回路３４２からのデータが、ＮＡＮＤゲート回路３４６を介して反転して伝達される。
一方、プログラムモード時においては、レジスタ回路３４８が、ページバッファ読出制御信号ＰＢＲＥＡＤに従ってベリファイ結果信号ＣＤ［１５：０］を取込み、第１ベリファイ結果信号ＣＤＦ［１５：０］を生成する。レジスタ回路３４８は、ページバッファ読出制御信号ＰＢＲＥＡＤがＬレベルとなるとラッチ状態となる。したがって、このレジスタ回路３４８からは、１回目のセンス動作により読み出されたメモリセルデータに対するベリファイ結果を示す信号が出力される。
プログラムシーケンス指示信号ＳＥＱ＿ＰＲＧは、プログラムベリファイ動作時、Ｌレベルに設定され、プログラム動作時に、Ｈレベルに設定される。したがって、ベリファイ動作時においては、インバータ３５２の出力信号はＨレベルであり、ページバッファ読出制御信号ＰＢＲＥＡＤがＨレベルのときには、複合論理ゲート回路３５３の出力信号がＨレベルとなる。一方、ページバッファ読出制御信号ＰＢＲＥＡＤがＬレベルとなり、２回目のメモリセルからの読出データに対するベリファイ結果が示されると、レジスタ回路３４８の出力データＣＤＦ［１５：０］に従って、この複合論理ゲート回路３５３の出力信号の論理レベルが設定される。
ベリファイ動作時、プログラムモード指示信号ＰＰおよびデータセットアップ指示信号ＣＤＳＥＴＵＰはＬレベルであり、ＮＯＲゲート回路３４３の出力信号がＨレベルとなり、インバータ３４４の出力信号がＬレベル、インバータ３４５の出力信号がＨレベルとなる。応じて、ＮＡＮＤゲート回路３４６の出力信号が全ビットＨレベルに設定される。１回目のセンス動作により読み出されたメモリセルデータに対するベリファイ結果に対しては、ページバッファ読出制御信号ＰＢＲＥＡＤがＨレベルであり、複合論理ゲート回路３５３の出力信号がＬレベルであるため、ゲート回路３５７の出力信号が、ベリファイ結果信号ＣＤ［１５：０］に従って設定され、一方、ＮＡＮＤゲート回路３５６の出力信号はＨレベルに設定される。したがって、ページバッファに対する書込データＮＤ［１５：０］として、この１回目のベリファイ結果信号ＣＤ［１５：０］が選択される。
一方、２回目のベリファイ動作時においては、第１のベリファイ結果信号ＣＤＦ［ｉ］が“０”でありベリファイ不良を示し、複合論理ゲート回路３５３の出力信号がＨレベル（“１”）のときには、ページバッファデータＰＤ［ｉ］が選択される。一方、１回目のベリファイ結果信号ＣＤＦ［ｉ］がベリファイ正常を示し、データ“１”のときには、複合論理ゲート回路３５３の出力信号がＬレベル（“０”）となり、ベリファイ結果信号ＣＤ［ｉ］が選択される。
したがって、２回目のセンス動作時においては、書込デーＮＤ［１５：０］は、ベリファイ正常のメモリセルに対してベリファイ結果信号に従ってデータ“１”が設定され、一方、ベリファイ不良のビットは、先に読出されたページバッファデータが再度格納され、ページバッファの格納データの書換が禁止される。
これにより、前述のベリファイ誤判定によるプログラム不良の問題の発生を停止することができる。
インバータ３４４の出力信号がＨレベルであり、インバータ３４５の出力信号がＬレベルのときには、ＮＡＮＤゲート回路３５６および論理ゲート回路３５７の出力信号はＨレベルであり、入力データＩＯＤ［１５：０］に従って書込データＮＤ［１５：０］が生成される。これにより、外部データをページバッファに書込むことができる。
なお、このページバッファ書込データＮＤ［１５：０］については、外部からの入力データＩＯＤ［１５：０］を選択するモード時には、図２１に示すレジスタ回路１７８へ与えられ、プログラムベリファイ時には、この書込データＮＤ［１５：０］が、ページバッファに対する書込データＤＩＮ［１５：０］およびＤＩＮ［３１：１６］に振分けられる構成が用いられてもよい。
なお、図２１には明確に示していないが、このプログラムベリファイモード時においては、書込データＮＤ［１５：０］を、図２１に示す書込データＤＩＮ［１５：０］およびＤＩＮ［３１：１６］に代えて選択する選択回路が設けられる。この選択回路は、たとえば、プログラムモード指示信号ＰＰに従ってその選択経路が設定される。または、これに代えて、データセットアップ信号ＣＤＳＥＴＵＰに従って、ビット位置変換後の外部書込みデータおよびベリファイ回路からの書込みデータの一方を選択してページバッファへ伝達する。書込データＮＤ［１５：０］は、図２１に示すページバッファに対するビット位置変換後の書込データＤＩＮ［１５：０］に対応し、１回目の書込データＮＤ［１５：０］および２回目のデータＮＤ［１５：０］は、それぞれ、下位および上位データとして格納される。
また、プログラムモード指示信号ＰＰおよびプログラムシーケンス制御信号ＳＥＱ＿ＰＲＧは、プログラムモード時、ＣＰＵの制御の下に活性化される。
図４０は、ベリファイセンスアンプ３６０の構成の一例を示す図である。図４０においては、１つのメモリセルに対するベリファイセンスアンプ３６０の構成を示す。１６ビットデータが読出されるため、この図４０に示すベリファイセンスアンプ３６０が、１６ビット配置される。
図４０において、ベリファイセンスアンプ３６０は、電源ノードと内部ノードＮＤ１の間に接続されかつそのゲートが内部ノードＮＤ２の間に接続されるＰチャネルＭＯＳトランジスタ３６０ａと、電源ノードと内部ノードＮＤ２の間に接続されかつそのゲートが内部ノードＮＤ２に接続されるＰチャネルＭＯＳトランジスタ３６０ｂと、ベリファイデータ読出線ＢＤＥ上の信号と遅延センスアンプ活性化信号ＭＬＣ＿ＡＴＤＳＡとを受けるＮＡＮＤゲート回路３６０ｄと、ＮＡＮＤゲート回路３６０ｄの出力信号に従ってノードＮＤ１とベリファイデータ読出線ＢＤＥを選択的に結合するＮチャネルＭＯＳトランジスタ３６０ｃと、内部ノードＮＤ２と接地ノードの間に直列に接続されるＮチャネルＭＯＳトランジスタ３６０ｅおよび３６０ｆを含む。ＭＯＳトランジスタ３６０ｅのゲートにバイアス電圧Ｖｒｅｆｖが与えられ、ＭＯＳトランジスタ３６０ｆのゲートに、センスアンプ活性化信号ＭＬＣ＿ＡＴＤＳＡが与えられる。
ベリファイセンスアンプ３６０は、さらに、ベリファイ読出データ線ＢＤＥの電圧を反転してＭＯＳトランジスタ３６０ｃのゲートへ与えるインバータ３６０ｄと、センスアンプ活性化信号ＭＬＣ＿ＡＴＤＳＡに従って内部ノードＮＤ１を電源電圧レベルにプリチャージするＰチャネルＭＯＳトランジスタ３６０ｇと、ストローブ制御信号ＩＳＴＲＢＷと内部ノードＮＤ１上の信号とを受けて読出データＲＤを生成するＮＯＲゲート回路３６０ｈを含む。
メモリセルアレイにおいては、ベリファイ列選択信号ＣＳＬに従って選択的に導通するベリファイ列選択ゲート３７０と、ビット線ＢＬと接地ノードの間に接続されかつそのゲートにワード線ＷＬが接続されるメモリセルトランジスタ３７２とが設けられる。このメモリセルトランジスタ３７２は、フローティングゲートを有し、そのフローティングゲートの蓄積電荷量に応じて、そのしきい値電圧が設定される。
図４１は、このメモリセル３７２のしきい値電圧と記憶データを各領域に対して発生される基準電圧の関係を示す図である。データ“１１”を記憶するメモリセルのしきい値電圧領域は、下側しきい値電圧Ｅ１および上側しきい値電圧Ｅ２により決定される。データ“１０”を記憶するメモリセルのしきい値電圧領域は、下側しきい値電圧Ｖ１と上側しきい値電圧ＰＶ１とにより決定される。データ“０１”を格納するしきい値電圧領域は、下側しきい値電圧Ｖ２と上側しきい値電圧ＰＶ２とにより決定される。データ“００”を記憶するメモリセルのしきい値電圧領域に対しては、下側しきい値電圧Ｖ３のみが設定される。
メモリセルデータ読出時においては、基準電圧として、読出電圧Ｒ１、Ｒ２およびＲ３が、それぞれデータのしきい値電圧領域の境界領域に対してマージンを持って設定される。
図４２は、図４０に示すベリファイセンスアンプ３６０の動作を示すタイミング図である。以下、図４２を参照して、簡単に、このベリファイセンスアンプ３６０の動作について説明する。
センスアンプ活性化信号ＭＬＣ＿ＡＴＤＳＡがＬレベルのときには、ＭＯＳトランジスタ３６０ｇは導通状態にあり、内部ノードＮＤ１が電源電圧レベルにプリチャージされる。このとき、また、ベリファイ読出データ線ＢＤＥは、Ｌレベルであり、インバータ３６０ｄの出力信号はハイレベルであり、ＭＯＳトランジスタ３６０ｃが導通状態にあり、ベリファイデータ読出線ＢＤＥも、同様このプリチャージ用のＭＯＳトランジスタ３６０ｅによりプリチャージされる。この時、ベリファイデータ線ＢＤＥの電圧レベルが上昇すると、インバータ３６０ｄの出力信号の電圧レベルが低下し、ＭＯＳトランジスタ３６０ｃのコンダクタンスが低下し、ベリファイ読出データ線ＢＤＥの電圧レベルの上昇が抑制される。従って、ＭＯＳトランジスタ３６０ｃがソースフォロアモードで動作し、ベリファイ読出データ線ＢＤＥの電圧レベルを、中間電圧レベルに維持する。
インバータ３６０ｄにより、ＭＯＳトランジスタ３６０ｃをソースフォロアモードで動作させることにより、ビット線電圧が上昇するのを防止する。これにより、ベリファイ時にデータ読出時に、メモリセルのドレイン高電界によるチャネルホットエレクトロンが発生するのを防止する。
センス動作期間は、補のストローブ制御信号ＩＳＴＲＢＷにより設定される。ここで、信号ＩＳＴＲＢＷおよびＳＴＲＢＷは、互いに相補な信号である。補の信号は、論理ローレベルの時に活性化される信号を表す。センスアンプ活性化信号ＭＬＣ＿ＡＴＤＳＡが活性化されると、ＭＯＳトランジスタ３６０ｇが非導通状態となり、内部ノードＮＤ１のプリチャージが終了し、また、ベリファイ読出データ線ＢＤＥのプリチャージも終了する。
センス動作時に、並行して、ベリファイ列選択信号ＣＳＬも選択状態へ駆動され、選択メモリセル３７２が接続するビット線ＢＬとベリファイデータ読出線ＢＤＥとが結合される。ワード線ＷＬには、ベリファイ時の読出電圧が各動作モードに応じて設定される。ワード線電圧に応じて、基準電圧Ｖｒｅｆｖの電圧レベルが設定される。
ＭＯＳトランジスタ３６０ｆが、センスアンプ活性化信号ＭＬＣ＿ＡＴＤＳＡの活性化に従って導通すると、ＭＯＳトランジスタ３６０ｂ、３６０ｅおよび３６０ｆに電流が流れる。このＭＯＳトランジスタ３６０ｂを流れる電流のミラー電流がＭＯＳトランジスタ３６０ａを流れ、ＭＯＳトランジスタ３６０ｃを介して参照電流Ｉｒｅｆとして、ベリファイデータ読出線ＢＤＥへ供給される。このとき、また、インバータ３６０ｄの出力信号はハイレベルであり、ＭＯＳトランジスタ３６０ｃは導通状態にある。
メモリセルの記憶データに従って、セル電流Ｉｃｅｌｌが流れる。このセル電流Ｉｃｅｌｌが、参照電流Ｉｒｅｆよりも大きければ、ベリファイデータ読出線ＢＤＥの電圧レベルが低下し、インバータの出力信号が、Ｈレベルとなり、ＭＯＳトランジスタ３６０ｃが深い導通状態となり、応じて、ノードＮＤ１の電圧レベルが低下し、ＮＯＲゲート回路３６０ｈの出力信号ＲＤが、このノードＮＤ１の電圧レベル（Ｌレベル）に応じた状態（“１”）に設定される。
セル電流Ｉｃｅｌｌよりも参照電流Ｉｒｅｆが大きい場合には、ベリファイデータ読出線ＢＤＥの電圧レベルは、低下せず、インバータ３６０ｄの出力信号はプリチャージ状態の時よりも低下し、ノードＮＤ１は、この参照電流Ｉｒｅｆにより充電され、ほぼＨレベルのプリチャージ状態を維持する。従って、この場合には、ＮＯＲ回路３６０ｈからの出力信号はＬレベルとなる。これにより、１回のメモリセルのデータの読出を実行される。
ベリファイ動作時においては、ワード線ＷＬの電圧レベル（Ｖｒｅｆ）は１回目のセンス動作および２回目のセンス動作については、プログラムデータに従って変更され、応じて基準電圧Ｖｒｅｆｖの電圧レベルも更新される。この場合、ベリファイ動作時においても、ワード線電圧を通常のデータ読出時と同様に読出電圧レベルに固定し、１回目のセンス動作結果のデータに従って基準電圧Ｖｒｅｆｖの電圧レベルが設定されてもよい。このベリファイ動作時のワード線電圧のレベルの設定としては、いずれの方式が用いられてもよい。いずれの方式においても、参照電流Ｉｒｅｆとセル電流Ｉｃｅｌｌとの比較に基づいてセンス動作が行われる。図４２においては、ワード線ＷＬのベリファイ読出電圧が基準電圧Ｖｒｅｆに固定される様に示される。基準電圧Ｖｒｅｆの電圧レベルが各センス動作に応じて、変更されてもよい。
ワード線ベリファイ電圧が、プログラムデータのしきい値電圧に応じて変更される場合、基準電圧Ｖｒｅｆｖも同様に変更されるため、セル電流Ｉｃｅｌｌと参照電流Ｉｒｅｆの関係は、１回目のセンス動作時および２回目のセンス動作時において同様である。この１回目のセンス動作と２回目のセンス動作の間のプリチャージ期間が短くても、ビット線ＢＬの読出電圧の変化は小さく、またプリチャージ電圧レベルからの変化は小さいため、２回目のセンス時のプリチャージ期間が短くても、正確に、ビット線ＢＬを読出電圧レベルのプリチャージして、２回目のセンス動作を行なうことができる。
また、図４２に示すように、２回目のセンス動作時においては、ベリファイデータ読出データ線ＢＤＥの電圧レベルは、プリチャージ電圧レベルと異なるか不十分なプリチャージ電圧レベルの場合（電圧レベルが低下している場合）、この場合、さらに、内部ベリファイデータ読出データ線ＢＤＥの電圧レベルの変化方向は、電圧レベルが低下する方向であるため、センスアンプ活性化信号ＭＬＣ＿ＡＴＤＳＡの活性化期間が短くても、十分にセンス動作を行なうことができる。これにより、内部ノードＮＤ１のプリチャージ期間が短い場合においても、正確にベリファイ動作を実行することができ、また正確なセンス動作を２回目のセンス動作時においても行なうことができる。
ベリファイ動作時、バイアス電圧Ｖｒｅｆｖは、ＣＰＵの制御の下に、その電圧レベルが設定される。
このベリファイ動作時におけるメモリセルデータの読出方式としては、ワード線電圧をメモリセルの最大しきい値電圧よりも高い電圧レベルに固定し、参照電圧Ｖｒｅｆｖを、ベリファイ対象のしきい値電圧領域の上側しきい値電圧および下側しきい値電圧に対応する電圧レベルに設定されてもよい。第１回目のセンス動作時および第２回目のセンス動作時にそれぞれ切換えられてもよい。この場合でも、内部ベリファイデータ読出線ＢＤＥの電圧レベル変化は小さいため、十分正確に、センス動作を行なうことができる。ただし、この場合、セル電流Ｉｃｅｌｌは、メモリセルのしきい値電圧が高くなれば、低減するため、参照電流Ｉｒｅｆもしきい値電圧が高くなると低減される様に、その電圧レベルを設定する必要がある。
［ベリファイセンスアンプの変更例１］
図４３は、ベリファイセンスアンプの変更例１の構成を概略的に示す図である。この図４３に示すベリファイセンスアンプ３６０の構成においては、内部ノードＮＤ１をプリチャージするＭＯＳトランジスタ３６０ｇのゲートにベリファイセンスプリチャージ信号ＶＰＲＧが与えられ、センス動作を活性化するＭＯＳトランジスタ３６０ｆのゲートに、ベリファイセンスアンプイネーブル信号ＶＳＡＥＮが与えられる。
ベリファイ読出データ線ＢＤＥに対しては、補のストローブタイミング制御信号ＩＳＴＲＢＷを受けるインバータ３７５の出力信号に応答して選択的に導通するＮチャネルＭＯＳトランジスタ３７６が設けられる。このＭＯＳトランジスタ３７６は、導通時ベリファイ読出データ線ＢＤＥを接地電圧レベルにプリチャージする。この図４３に示すベリファイセンスアンプ３６０の他の構成は、図４０に示すベリファイセンスアンプの構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
図４４は、図４３に示すベリファイセンスアンプ３６０の動作を示すタイミング図である。以下、図４４を参照して、図４３に示すベリファイセンスアンプの動作について説明する。
補のストローブタイミング制御信号ＩＳＴＲＢＷは、ストローブ制御信号ＳＴＲＢＷの反転信号であり、センス動作期間を決定する。センスアンプ動作時においては、補のストローブタイミング制御信号ＩＳＴＲＢＷがＨレベルからＬレベルとなる。ベリファイデータ読出線ＢＤＥのＭＯＳトランジスタ３７６によるプリチャージ動作が完了し、ベリファイデータ読出データ線ＢＤＥが接地電圧レベルでフローティング状態となる。
補のストローブタイミング信号ＩＳＴＲＢＷがＬレベルとなると、所定期間プリチャージ指示信号ＩＢＰＲＧがＬレベルとなり、内部ノードＮＤ１が、ＭＯＳトランジスタ３６０ｇによりプリチャージされる。このプリチャージ動作時においては、ＭＯＳトランジスタ３６０ｃが、インバータ３６０ｄの出力信号に従って導通状態にありソースフォロアモードで動作するため、ベリファイ読出データ線ＢＤＥも同様、中間電圧レベルにプリチャージされる。
このプリチャージ動作が完了すると、ベリファイセンスアンプ活性化信号ＶＳＡＥＮが活性化され（Ｈレベルとなり）、参照電圧Ｖｒｅｆｖにより決定される参照電流Ｉｒｅｆがベリファイ読出データ線ＢＤＥへ流れる。このときまた、図４２に示すタイミングと同様にして、センスアンプ活性化時、列選択信号ＣＳＬがＨレベルに立上がり、ビット線ＢＬにセル電流Ｉｃｅｌｌが流れる。このメモリセル３７２の駆動するセル電流Ｉｃｅｌｌが、参照電流Ｉｒｅｆよりも大きい場合には、ベリファイデータ読出線ＢＤＥの電圧レベルが低下し、また、負荷容量の小さい内部ノードＮＤ１の電圧レベルが急激に低下する。この内部ノードＮＤ１の電圧レベルの低下に従って、ＮＯＲゲート回路３６０ｈからの読出データＲＤがＨレベルとなり、データ“１”が読出される。
次いで、このセンスアンプ活性化信号ＶＳＡＥＮが非活性化されると、同時にまたプリチャージ指示信号ＩＶＰＲＧがＬレベルとなり、内部ノードＮＤ１のプリチャージ動作が実行される。このとき、プリチャージ指示信号ＩＶＰＲＧは、１回目の活性化期間よりもその活性化期間が短く、ベリファイ読出データ線ＢＤＥおよび内部ノードＮＤ１の電圧レベルは、完全には、電源電圧レベルには復帰せず、中間電圧レベルに維持される。このプリチャージ動作が完了すると、再び、ベリファイセンスアンプ活性化信号ＶＳＡＥＮが活性化され、対応の参照電流Ｉｒｅｆが供給される。参照電流Ｉｒｅｆが、セル電流Ｉｃｅｌｌよりも大きい場合には、内部ノードＮＤ１の電圧レベルが上昇し、データＲＤとして、データ“０”が読出される。
プリチャージ状態時におけるベリファイデータ線ＢＤＥの電圧レベルは中間電圧レベルであり、インバータ３６０ｄの出力信号は、Ｈレベルまたは中間電圧レベルであり、ＭＯＳトランジスタ３６０ｃは導通状態を維持する。
このセンス動作が完了すると、補のストローブタイミング制御信号ＩＳＴＲＢＷがＨレベルとなり、ベリファイセンスアンプ活性化信号ＶＳＡＥＮが非活性化され、再びベリファイ読出データ線ＢＤＥの接地電圧レベルへのプリチャージが実行される。プリチャージ指示信号ＩＶＰＲＧはＨレベルであり、内部ノードＮＤ１は、このＭＯＳトランジスタ３６０ｃを介して、接地電圧レベルにプリチャージされる（インバータ３６０ｄの出力信号はＨレベル）。
１回目のプリチャージ期間よりも２回目のプリチャージ期間が短い場合においても、メモリセル選択時のセル電流により、読出データ線ＢＤＥの電圧レベルの変化は小さいため、このプリチャージ期間が２回目において短い場合でも、十分に、所定の電圧レベル近傍の電圧レベルにまでプリチャージされる。
図４５は、図４３に示すベリファイセンスアンプに対する制御信号を発生する部分の構成の一例を示す図である。図４５において、ベリファイセンスアンプ制御信号発生回路は、ストローブタイミング制御信号ＳＴＲＢＷを受けるインバータ３９０と、ストローブタイミング制御信号ＳＴＲＢＷを所定時間遅延する遅延回路３９１と、遅延回路３９１の出力信号をさらに遅延する遅延回路３９２と、インバータ３９０の出力信号を遅延する遅延回路３９３と、インバータ３９０の出力信号ＩＳＴＲＢＷと遅延回路３９１の出力信号を受けるＯＲ回路と、遅延回路３９２および３９３の出力信号を受けるＯＲ回路３９５と、ＯＲ回路３９４および３９５の出力信号を受けてプリチャージ制御信号ＩＶＰＲＧを生成するＡＮＤ回路３９６と、ストローブタイミング制御信号ＳＴＲＢＷとＡＮＤ回路３９６の出力信号を受けてベリファイセンスイネーブル信号ＶＳＡＥＮを生成するＡＮＤ回路３９７とを含む。
遅延回路３９１の遅延時間により、１回目のプリチャージ期間が決定され、遅延回路３９２および３９３により、２回目のプリチャージ期間が決定される。遅延回路３９２２より、１回目のセンス期間が決定される。２回目のセンス期間は、遅延回路３９２の出力信号とストローブタイミング制御信号ＳＴＲＢＷとにより決定される。
センス動作時においては、ストローブタイミング制御信号ＳＴＲＢＷがＨレベルであり、ＡＮＤ回路３９７がバッファ回路として動作し、プリチャージ指示信号ＩＶＰＲＧに従ってベリファイセンスイネーブル信号ＶＳＡＥＮを生成する。これにより、２回目のプリチャージ期間およびセンス期間をともに１回目のプリチャージ期間およびセンス期間よりも短いベリファイセンス動作を実現することができる。
［ベリファイセンスアンプの変更例２］
図４６は、ベリファイセンスアンプの変更例２の構成を示す図である。図４６において、ベリファイセンスアンプは、電源ノードとノードＮＤ１０の間に接続されかつそのゲートがノードＮＤ１１に接続されるＰチャネルＭＯＳトランジスタ４００と、電源ノードとノードＮＤ１１の間に接続されかつそのゲートがノードＮＤ１１に接続されるＰチャネルＭＯＳトランジスタ４０１と、ノードＮＤ１１にそれぞれ結合され、ゲートに基準電圧ＶＲＥＦ１およびＶＲＥＦ２をそれぞれ受けるＮチャネルＭＯＳトランジスタ４０２、４０３および４０４と、ＭＯＳトランジスタ４０２−４０４と接地ノードの間にそれぞれ接続されるＮチャネルＭＯＳトランジスタ４０５、４０６および４０７を含む。ＮチャネルＭＯＳトランジスタ４０５、４０６および４０７のゲートへは、それぞれ活性化信号ＩＳＡＥＳ、ＳＡＥ＿ＬおよびＳＡＥ＿Ｕが与えられる。
ベリファイセンスアンプは、さらに、センス活性化信号ＴＸＬＡＴＤＥをゲートに受け、導通時、ノードＮＤ１０を電源電圧ＶｄｄレベルにプリチャージするＰチャネルＭＯＳトランジスタ４１０と、センス活性化信号ＴＸＬＡＴＤＥを受けるインバータ４１１と、インバータ４１１の出力信号とノードＮＤ１０上の信号とを受けるＮＯＲゲート回路４１２と、ＮＯＲゲート回路４１２の出力信号を受けるインバータ４１３と、インバータ４１３の出力信号を反転して内部読出データＲＤを生成するインバータ４１４と、補のセカンドセンスイネーブル信号ＩＳＡＥＳの非活性化時（Ｈレベル）のとき導通し、インバータ４１３の出力信号を伝達する転送ゲート回路４１５と、この転送ゲート回路４１５を介して伝達されたインバータ４１３の出力信号をラッチするインバータラッチ回路４１６と、インバータラッチ回路４１６のラッチ信号と補のセカンドセンスイネーブル信号ＩＳＡＥＳとを受けて上位センスイネーブル信号ＳＡＥ＿Ｕを活性化するＮＯＲゲート回路４１７と、補のセカンドセンスイネーブル信号ＩＳＡＥＳとインバータラッチ回路４１６のラッチデータに従って下位センスイネーブル信号ＳＡＥ＿Ｌを生成するＮＯＲゲート回路４１８を含む。
インバータラッチ回路４１６は、インバータ４１３の出力信号を転送ゲート回路４１５を介して受けるインバータ４１６ａと、このインバータ４１６ａの出力信号を反転してインバータ４１６ａの入力へ伝達するインバータ４１６ｂを含む。インバータ４１６ａの出力信号がＮＯＲゲート回路４１７へ与えられ、インバータ４１６ｂの出力信号がＮＯＲゲート回路４１８へ与えられる。
ベリファイセンスアンプは、さらに、ノードＮＤ１０とベリファイデータ伝達線ＢＤの間に接続されるＮチャネルＭＯＳトランジスタ４０８と、ベリファイデータ伝達線ＢＤ上の信号を反転増幅してＭＯＳトランジスタ４０８のゲートへ伝達するインバータ４０９を含む。インバータ４０９は、内部データ線ＢＤの電圧レベルが上昇すると、ＭＯＳトランジスタ４０８のゲート電圧レベルを低下させ、このベリファイデータ伝達線ＶＤの電圧レベルが電源電圧Ｖｄｄレベルにまで上昇するのを防止する。これにより、ビット線に読出電流を供給するときに、ビット線電圧が上昇するのを防止し、ベリファイ読出時に、チャネルホットエレクトロンが生成されてメモリセルトランジスタに対する電子の注入（ソフトプログラム）が行なわれるのを防止する。
センスアンプ活性化信号ＴＸＬＡＴＤＥは、ベリファイ時およびデータアクセス時のメモリセルのデータ読出時に活性化され、ベリファイ時には、先のセンスアンプ活性化信号ＡＴＤＳＡと等価な信号である。
この図４６に示すベリファイセンスアンプのデータ読出時の動作を図４７および図４８を参照して説明する。今、図４７に示すように、メモリセルの記憶データ“１０”を読出す場合を考える。通常のデータ読出時においては、メモリセルのワード線へは、メモリセルのしきい値電圧分布よりもさらに高い電圧が印加され、メモリセルはすべて導通状態に設定される。メモリセルのしきい値電圧に応じて駆動電流量が異なる。しきい値電圧が高くなるほど、メモリセルの駆動電流量が小さくなる。
図４６に示すベリファイセンスアンプにおいては、センス動作開始前、まずノードＮＤ１０が、ＭＯＳトランジスタ４１０２より電源電圧レベルにプリチャージされる。ベリファイ読出データ伝達線ＢＤは、所定電圧レベルにプリチャージされる（ＭＯＳトランジスタ４０８の電圧制限機能により設定される）。このプリチャージ動作が完了すると、セカンドセンスイネーブル信号ＩＳＡＥＳがＨレベルであるため、ＮＯＲゲート回路４１６および４１８からの上位センスイネーブル信号ＳＡＥ＿Ｕおよび下位センスイネーブル信号ＳＡＥ＿ＬはともにＬレベルである。したがって、ＭＯＳトランジスタ４０５が導通し、参照電圧ＶＲＥＦ０に従って参照電流Ｉｒｅｆが生成される。この参照電圧ＶＲＥＦ０は、しきい値電圧の中間値の電圧レベルに設定される。メモリセルのしきい値電圧は、この参照電圧ＶＲＥＦ０よりも低いため、セル電流Ｉｃｅｌｌは、参照電流Ｉｒｅｆよりも大きく、ベリファイ読出データ伝達線ＢＤの電圧レベルが低下し、応じてノードＮＤ１０の電圧レベルも低下する。補のセカンドセンスイネーブル信号ＩＳＡＥＳは、Ｈレベルであるため、転送ゲート回路４１５が導通状態にあり、インバータ４１３からのＬレベルの信号がインバータラッチ回路４１６によりラッチされる。
１回目のセンス動作が完了すると、補のセカンドセンスイネーブル信号ＩＳＡＥＳがＬレベルに低下し、応じてＮＯＲゲート回路４１８からの下位センスイネーブル信号ＳＡＥ＿ＬがＨレベルに立上がる。このときまた、１回目のセンス動作および２回目のプリチャージ動作が行なわれていても、転送ゲート回路４１５は非導通状態にあるため、このラッチ回路４１６のラッチデータには影響は及ぼさない。しかしながら、この補のセカンドセンスイネーブル信号ＩＳＡＥＳは、２回目のプリチャージ動作開始タイミングと同期して、Ｌレベルに駆動され、参照電圧の切換が行なわれてもよい（ただし２回目のプリチャージ動作によるラッチ回路４１６のラッチデータに悪影響を及ぼさないようにタイミング調整する必要がある）。
下位センスイネーブル信号ＳＡＥ＿Ｌにより、ＭＯＳトランジスタ４０６が導通し、基準電圧ＶＲＥＦ１に従って参照電流Ｉｒｅｆが生成される。この参照電流Ｉｒｅｆは、メモリセルのしきい値電圧よりも低いしきい値電圧レベルに対応し、セル電流Ｉｃｅｌｌよりも参照電流Ｉｒｅｆが大きくなり、ノードＮＤ１０は、プリチャージ電圧レベルに上昇し、インバータ４１４からの読出データＲＤがＬレベル、すなわち“０”となる。したがって、データ“１０”を正確に、ワード線電圧を固定して読出すことができる。
このデータ読出動作を利用して、ベリファイ動作を実行する。このベリファイ動作時において、参照電圧のレベルを変更する。このとき、ワード線電圧を、データ読出時と同じ読出電圧レベルに設定すると、同じシーケンスに従って、同様ベリファイ動作を行なってデータの読出を行なうことができる。
［ベリファイ動作シーケンスの変更例］
図４９は、ベリファイ動作時のデータ読出動作を示す図である。この図４９においても、データ“１０”のプログラム状態を検証する場合のベリファイ参照電圧を示す。この場合、参照電圧ＲＥＦ０、ＲＥＦ１およびＲＥＦ２として、データ“０１”、“１０”および“００”のしきい値電圧領域の各下側しきい値電圧レベルが利用される。まず最初に、参照電圧ＲＥＦ０として、データ“０１”の下側しきい値電圧に対応する電圧が選択され、対応の参照電流Ｉｒｅｆが生成される。ワード線ベリファイ電圧は、この場合、データ“１０”の上側しきい値電圧レベルまたはそれよりマージンを持った電圧レベルである。この１回目のセンス動作時においては、基準参照電圧ＲＥＦ０は、データ“１０”を記憶するメモリセルのしきい値電圧よりも高いしきい値電圧状態に対応する参照電流Ｉｒｅｆを生成する。したがって、参照電流Ｉｒｅｆは極めて小さい電流レベルである。一方、セル電流Ｉｃｅｌｌは、ワード線ベリファイ電圧に従ってメモリセルが導通するため、そのセル電流Ｉｃｅｌｌは、参照電流Ｉｒｅｆよりも大きいため、データ“１”が最初のセンス動作時に読出される。
最初のセンス動作に従って、次いで基準電圧ＲＥＦ１として、データ“１０”の下側しきい値電圧に対応するセル電流を供給する電圧レベルが選択される。この参照電圧ＲＥＦ１は、データ“１０”を記憶するメモリセルのセル電流Ｉｃｅｌｌよりも大きな参照電流Ｉｒｅｆを生成するため、データ“０”が２回目のベリファイ動作時読出される。データ“１１”を記憶するメモリセルにおいては、この２回目のセンス動作時においては、参照電流Ｉｒｅｆよりも大きな電流を駆動するため、データ“１”が読出される。
データ“０１”のベリファイ時においては、ワード線ベリファイ電圧が、データ“０１”および“００”のしきい値電圧の間の電圧レベルに設定される。参照電圧としては、データ“１０”および“０１”の間の電圧と同じ電圧レベルのしきい値電圧が駆動する電流を、参照電流として生成する参照電圧が用いられる。データ“０１”については、セル電流Ｉｃｅｌｌよりも参照電流Ｉｒｅｆが大きいため、データ“０”が第１回目のセンス動作時に読出される。データ“１１”および“１０”を記憶するメモリセルについては、セル電流Ｉｃｅｌｌが、参照電流Ｉｒｅｆよりも大きいため、データ“１”が読出される。したがって、１回目のセンス動作時においてデータ“０”が読出されると、次いで、２回目のセンス時においては、ワード線電圧と同じ電圧レベルの例えば参照電圧ＲＥＦ２が選択される。この場合、データ“０１”を記憶するメモリセルにおいては、セル電流Ｉｃｅｌｌが、参照電流Ｉｒｅｆよりも大きくなるため、データ“１”が出力される。データ“００”を記憶するメモリセルにおいては、セル電流Ｉｃｅｌｌが参照電流Ｉｒｅｆよりも小さいため、データ“０”が読出される。この場合、データ“１０”を記憶するメモリセルのデータについても“１”が読出される。しかしながら、プログラム動作時においては、しきい値電圧を順次上昇させる様にプログラム動作が行われており、データ“１０”を記憶するメモリセルについてはベリファイ動作が完了しており、ページバッファにおいてはベリファイ完了のデータビット“１”が格納されており、特に問題は生じない。ベリファイ対称のメモリセルのデータが正確に読み出すことができればよい。
これにより、ワード線ベリファイ電圧が、ベリファイデータに応じてその電圧レベルが固定される場合においても、正確にデータの読出を行なってベリファイ動作を実行することができる。
なお、ワード線電圧を参照電圧に応じて変更するまたは、データアクセス時のワード線読出電圧レベルに設定することにより、これらのベリファイセンスアンプを用いて、ページバッファのデータの書換が行なわれない一般的なベリファイ動作時においても、正確なメモリセルデータの読出をシーケンシャルセンス方式に従って行なうことができる。
この図４６に示すベリファイセンスアンプは、ベリファイ用のセンスアンプとして説明している。しかしながら、外部へのデータ読出時のデータ読出用のセンスアンプとしても利用することができる。また、データ読出用のセンスアンプおよびベリファイ用のセンスアンプが共用されてもよい。
［参照電圧発生部の構成］
図５０は、参照電圧ＶＲＥＦ０からＶＲＥＦ２（ＶＲＥＦ０−２）を発生する部分の構成を概略的に示す図である。図５０において、この不揮発性半導体記憶装置においては、メモリセルアレイ５００と、メモリセルアレイ５００のメモリセルを選択するメモリセル選択回路５０２が設けられる。メモリセルアレイ５００においては、フローティングゲート型電界効果トランジスタでメモリセルＭＣが構成され、メモリセルＭＣが行列状に配列される。各行に対応してワード線が配置され、各列に対応してビット線が配置される。図５０においては、メモリセルアレイ５００内の１つのメモリセルＭＣと、それに接続されれるワード線ＷＬを代表的に示す。
メモリセル選択回路５０２は、メモリセル行選択回路およびメモリセル列選択回路を含む。列選択回路は、通常のデータアクセス時のデータ読出列選択回路と、ベリファイ用の列選択回路とが別々に設けられてもよく、また、ベリファイ用およびデータ読出用の列選択回路が共有されてもよい。また、データ書込み用のライトドライバの出力信号を選択ビット線に転送する書込列選択回路とデータ読出用の列選択回路とが別々に設けられてもよい。プログラム時において、ベリファイおよびプログラムはベリファイ用の列選択回路を利用して行われ、データ読出がデータ読出列選択回路により選択ビット線を、内部読出データ線を介してセンスアンプに接続することにより行われてもよい。従って、列選択回路の構成は、アレイの構成に応じて適宜定められる。
このメモリセルアレイ５００に対し、センスアンプ回路５０４が設けられる。このセンスアンプ回路５０４は、ベリファイ用のセンスアンプおよびデータ読出用のセンスアンプをそれぞれ含んでもよい。バンク構成時において、メモリセルアレイのデータを読出す外部読出用のセンスアンプが各バンクに共通に設けられ、メモリセルアレイのバンクそれぞれにベリファイ用センスアンプが配置されてもよい。したがって、このセンスアンプ回路５０４の構成もまた、メモリセルアレイ５００の構成に応じて適当に定められる。
このメモリセルアレイ５００に対応して参照電圧発生アレイ５１０と、この参照電圧発生アレイ５１０の発生する参照電圧ＶＲＥＦ０−ＶＲＥＦ２の電圧レベルを設定する参照電圧設定回路５１２が設けられる。参照電圧発生回路５１０は、メモリセルアレイ５００に含まれるメモリセルＭＣと同様の構成のメモリセルを配置して構成される。参照電圧発生アレイ５１０における選択メモリセルを流れる電流に基づいて参照電圧を生成する。参照電圧発生アレイ５１０およびメモリセルアレイ５００は、同じメモリセル構造を有しており、メモリセルアレイ５００のメモリセルの特性のばらつきを、参照電圧発生アレイ５１０の発生する参照電圧に反映させることができ、正確に参照電圧を発生することができる。この参照電圧発生アレイ５１０の発生する参照電圧は、センスアンプ回路５０４の参照電圧のみならず、ベリファイ時に選択ワード線がしきい値電圧レベルに対応するベリファイ読出電圧に設定される場合のベリファイ読出電圧としても利用される。
参照電圧設定回路５１２は、図示しないＣＰＵ（図４参照）からの制御の下に、動作モードに応じて、この参照電圧発生アレイ５１０の発生する参照電圧ＶＲＥＦ０−ＶＲＥＦ２の電圧レベルを設定する。
図５１は、図５０に示す参照電圧発生アレイ５１０の構成の一例を概略的に示す図である。図５１において、参照電圧発生アレイ５１０は、参照電圧ＶＲＥＦ０−ＶＲＥＦ２にそれぞれに対応して設けられる参照電圧アレイブロックＲＦＢＫ０−ＲＦＢＫ２を含む。これらの参照電圧アレイブロックＲＦＢＫ０−ＲＦＢＫ２は、同一構成を有するため、図５１においては、参照電圧アレイブロックＲＦＢＫ０の構成を代表的に示す。
参照電圧アレイブロックＲＦＢＫ０（ＲＦＢＫ１およびＲＦＢＫ２）は、複数のメモリブロックＭＢＫ０−ＭＢＫｎを含む。これらのメモリブロックＭＢＫ０−ＭＢＫｎとして、１６個から３２個のメモリブロックが設けられる。メモリブロックＭＢＫ０−ＭＢＫｎは同一構成を有するため、図５１においては、１つのメモリブロックＭＢＫ０の構成を代表的に示す。これらのメモリブロックＭＢＫ０（ＭＢＫ１−ＭＢＫｎ）に対して、メインビット線ＭＢＬが配設される。このメインビット線ＭＢＬに対して、メモリブロックＭＢＫ０においては、４つのサブビット線ＳＢＬ０−ＳＢＬ３が配設され、これらのメインビット線ＭＢＬおよびサブビット線ＳＢＬ０−ＳＢＬ３と交差する方向に参照ワード線ＲＷＬが配設される。サブビット線ＳＢＬ０−ＳＢＬ３は、それぞれ選択ゲートＣＧ０−ＣＧ３を介してメインビット線ＭＢＬに結合される。これらの選択ゲートＣＧ０−ＣＧ３は、サブビット線選択信号ＳＧ０−ＳＧ３に従って選択的に導通する。サブビット線の両側に、サブビット線を選択するゲートＣＧ０−ＣＧ３を配置することにより、選択ゲートＣＧ０−ＣＧ３のピッチを緩和する。
参照ワード線ＲＷＬとサブビット線ＳＢＬ０−ＳＢＬ３の交差部に対応して、メモリセルＭＣと同一構成のフローティングゲート型の参照セルＲＣ０−ＲＣ３が配置される。これらの参照セルＲＣ０−ＲＣ３は、それぞれそのしきい値電圧が異なる。
メモリブロックＭＢＫ０−ＭＢＫｎのそれぞれのメインビット線ＭＢＬに対して、列選択信号Ｙに応答して導通する列選択ゲートＹＧと、上位／下位アレイマット選択信号ＣＡＵを受けるマット選択信号ＣＡＵとメインビット線の電圧レベル上昇を抑制させるためのバイアス電圧ＢＩＡＳを受けるバイアストランジスタＢＴと、電源ノードとバイアストランジスタＢＴの間に接続されかつそのゲートとのドレインが相互接続されるＰチャネルＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）ＰＴが直列に接続される。
列選択ゲートＹＧ、マット選択ゲートＢＧ、バイアストランジスタＢＴが接続される構成は、メモリセルアレイ５００において、メインビット線ＭＢＬに対して設けられる構成と同じであり、メモリセルアレイ５００においては、このバイアストランジスタＢＴを介して、メインビット線が内部データ読出線（またはベリファイデータ線）に結合される。
参照電圧アレイブロックＲＦＢＫ（ＲＦＢＫ１，ＲＦＢＫ２）は、さらに、ゲートに電源電圧を受けて導通するダミーゲートトランジスタＹＧＲと、ゲートおよびドレインが相互接続される電流／電圧変換用の参照電圧発生トランジスタＢＧＲと、バイアス電圧ＢＩＡＳをゲートに受けるバイアストランジスタＢＴＲと、各メモリブロックのＭＯＳトランジスタＰＴ（電流源トランジスタ）の各ゲートとそのゲートとが共通に接続される電流源トランジスタＰＴＲを含む。トランジスタＹＧＲ、ＢＧＲおよびＢＴＲ、ＹＧ、ＢＧおよびＢＴは、ＮチャネルＭＯＳトランジスタで構成され、電流源トランジスタＰＴＲが、ＰチャネルＭＯＳトランジスタで構成される。ＭＯＳトランジスタＹＧＲ、ＢＧＲ、ＢＴＲおよびＰＴＲが直列に接続される。
ＭＯＳトランジスタ（電流源トランジスタ）ＰＴおよびＰＴＲのサイズ比が適当な値に調整される。
この参照アレイブロックＲＦＢＫ０−ＲＦＢＫ２は、図５１においては別々のブロックに配置されるように示される。しかしながら、これらの参照アレイブロックＲＦＢＫ０、ＲＦＢＫ１およびＲＦＢＫ２は、参照ワード線ＲＷＬを共有するように配置され、それぞれ異なるメインビット線の組を含むように配置されてもよい。
図５２は、図５１に示す参照セルＲＣ０−ＲＣ３の構成の一例を示す図である。この図５２に示すように、参照セルＲＣ０−ＲＣ３が、メモリセルＭＣと同一構成のフローティングゲート型トランジスタで構成され、そのしきい値電圧Ｖｔｈが、発生する参照電圧のレベルに応じて調整される。このしきい値電圧Ｖｔｈとしては、メモリセルの記憶データに応じたしきい値電圧が用いられてもよい。
図５３は、図５１に示す電流源トランジスタＰＴおよびＰＴＲのサイズ比を概略的に示す図である。図５３に示すように、メモリブロックＭＢＫ０−ＭＢＫｎそれぞれに対して設けられる電流源トランジスタＰＴと参照電圧発生用の電流源トランジスタＰＴＲのサイズ比が、１：１／（ｎ＋１）に設定される。電流源トランジスタＰＴおよびＰＴＲは、電流源トランジスタＰＴをマスタトランジスタとするカレントミラー回路を構成するため、メモリブロックＭＢＫ０−ＭＢＫｎの電流源トランジスタＰＴを流れる電流の合計の電流の１／（ｎ＋１）倍の電流が、電流源トランジスタＰＴＲを介して流れる。したがって、メモリブロックＭＢＫ０−ＭＢＫｎに対する電流源トランジスタＰＴがそれぞれ電流Ｉ０−Ｉｎを生成する場合、参照電圧発生用の電流源トランジスタＰＴＲの生成する電流Ｉｒは、（Ｉ０＋…＋Ｉｎ）／（ｎ＋１）となる。メモリブロックＭＢＫ０−ＭＢＫｎにおける参照セルＲＣ（ＲＣ０−ＲＣ３）のしきい値電圧のばらつきを平均化して、所望の安定なレベルの参照電流Ｉｒを生成して、参照電圧ＶＲＥＦを生成することができる。
選択信号ＳＧ０−ＳＧ３を動作モードに応じて設定することにより、参照セルＲＣ０−ＲＣ３のうちの動作モードに応じた参照電流を生成する参照セルが選択され、応じて、参照電流Ｉｒの電流レベルが動作モードに応じた電流レベルに設定され、応じて参照電圧ＶＲＥＦの電圧レベルを設定することができる。この参照電圧ＶＲＥＦ０−２を前述の図４０以降に示すセンスアンプに対する参照電圧として利用することができ、また、ワード線がしきい値電圧に応じたベリファイ電圧に設定される場合に、ワード線に伝達される参照電圧として利用することができる。
同一の回路構成で、各動作モード、すなわちデータ読出モード、プログラムおよび消去ベリファイ時の参照電流を生成することができ、制御が容易となり、また回路占有面積を低減することができる。
なお、この図５１に示す参照電圧発生部の構成は、ＭＬＣ構成のみならず、ＳＬＣ構成時のセルアレイに対する参照電圧を発生する回路としても利用することができる。
［参照電圧発生部の変更例１］
図５４は参照電圧発生部の変更例１の構成を概略的に示す図である。図５４においては、参照電圧ＲＥＦ２、ＲＥＦ０およびＲＥＦ１それぞれに対応して、参照ワード線ＲＷＬ２、ＲＷＬ０およびＲＷＬ１が設けられる。これらの参照ワード線ＲＷＬ０−ＲＷＬ２へは、参照ワード線駆動電圧発生回路５２０からの駆動電圧ＤＩＶＷ０−ＤＩＶＷ２が与えられる。この参照ワード線駆動電圧発生回路５２０は、ワード線読出電圧ＶＢＯＯＳＴを、供給するノードに結合され、活性化信号／ＥＮに従って選択的に導通するＰチャネルＭＯＳトランジスタで構成される活性化トランジスタ５２０ａと、活性化トランジスタ５２０ａと接地ノードの間に直列に接続される抵抗素子ＲＺ１−ＲＺ４を含む。
これらの抵抗素子ＲＺ１−ＲＺ４それぞれの接続ノードから、分圧電圧ＤＩＶＷ２、ＤＩＶＷ０およびＤＩＶＷ１が生成され、参照ワード線ＲＷＬ２、ＲＷＬ０およびＲＷＬ１へそれぞれ駆動電圧として供給される。
ワード線読出電圧ＶＢＯＯＳＴは、図示しない内部電圧発生回路から動作モードに応じて発生され、メモリセルアレイ５００のデータ読出アクセス時の選択ワード線に伝達される電圧であり、多値データの最高しきい値電圧よりも高い電圧レベルに設定される。ベリファイ動作時にワード線が読出電圧ＶＢＯＯＳＴレベルに設定されてもよい。
参照ワード線ＲＷＬ２、ＲＷＬ０およびＲＷＬ１には、それぞれ参照セルＲＣＡ、ＲＣＢおよびＲＣＣが接続され、それぞれサブビット線ＳＢＬＡ、ＳＢＬＢおよびＳＢＬＣに接続される。これらのサブビット線ＳＢＬＡ−ＳＢＬＣは、それぞれ選択ゲートＣＧＡ−ＣＧＣを介してメインビット線ＭＢＬＡ−ＭＢＬＣに結合される。これらの選択ゲートＣＧＡ−ＣＧＣは、選択信号ＳＧＥＮに従って共通に導通状態となる。
メインビット線ＭＢＬＡ−ＭＢＬＣは、カレントミラー型回路５３０ａ−５３０ｃに結合される。カレントミラー型回路５３０ａ−５３０ｃは、それぞれ、対応のメインビット線ＭＢＬＡ−ＭＢＬＣを流れる電流のミラー電流を電圧に変換して参照電圧ＶＲＥＦ２、ＶＲＥＦ０およびＶＲＥＦ１を生成する。
参照セルＲＣＡ−ＲＣＣは、それぞれ、同じしきい値電圧を有し、消去状態にある。したがって、対応のワード線上に伝達される分圧電圧ＤＩＶＷ０−ＤＩＶＷ２に従って駆動電流が変更される。応じて、参照ワード線駆動電圧発生回路５２０からの駆動電圧ＤＩＶＷ０−ＤＩＶＷ２に従って、対応する参照電圧ＶＲＥＦ０−ＶＲＥＦ２を生成することができる。
なお、メインビット線ＭＢＬＡ−ＭＢＬＣは、図５１に示す参照アレイブロックＲＦＢＫ０−ＲＦＢＫ２それぞれのメインビット線ＭＢＬの集合体であってもよく（この場合平均電流に基づいて参照電圧が生成される）、また、単体のメインビット線であってもよい（平均電流は生成されない）。
図５１に示す参照アレイブロックＲＦＢＫ０−ＲＦＢＫ２を利用する場合、カレントミラー型回路５３０ａ−５３０ｃは、トランジスタＹＧＲ、ＢＧＲ、ＢＴＲおよびＰＴＲの構成に対応する。ワード線上に伝達される読出電圧ＶＢＯＯＳＴを分圧することにより、必要とされる参照電圧ＶＲＥＦ０−ＶＲＥＦ２を生成することができる。
なお、活性化信号／ＥＮは、データアクセスまたはベリファイ時の参照電圧を必要とする動作モード時に活性化される。プログラムベリファイおよび消去ベリファイ時に発生される別の電圧レベルの参照電圧は、また別の参照セルから生成される。選択ゲートＣＧＡ−ＣＧＣを複数組設け、選択信号に従って、必要とされる参照電圧を選択する。
また、参照ワード線駆動電圧発生回路５２０と同様の構成で抵抗の分圧比の異なる回路を並列に設けて、参照ワード線駆動電圧ＤＩＶＷ０−ＤＩＶＷ２を生成することにより、プログラム時およびイレーズ時のベリファイ電圧に必要とされる参照電圧を生成することができる。
また、同一の参照ワード線ＲＷＬに、しきい値電圧の異なる参照メモリセルを接続し、１つの選択参照ワード線から複数の参照電圧を生成する構成が用いられてもよい。各参照ワード線を動作モードに応じて選択し、動作モードに応じた複数の参照電圧を生成する。この場合、図５１に示す構成において、参照ワード線ＲＷＬに分圧電圧ＤＩＶＷが駆動電圧として供給されてもよい。
図５５は、図５４に示すカレントミラー型回路５３０ａ−５３０ｃの構成の一例を示す図である。これらのカレントミラー型回路５３０ａ−５３０ｃは、同一構成を有するため、図５５においては、これらのカレントミラー型回路５３０ａ−５３０ｃをカレントミラー型回路５３０で代表的に示す。
カレントミラー型回路５３０は、電源ノードとノードＮＤ２０の間に接続されかつそのゲートがノードＮＤ２０に接続されるＰチャネルＭＯＳトランジスタ５３５と、ノードＮＤ２０とノードＮＤ２２の間に接続されるＮチャネルＭＯＳトランジスタ５３６と、ノードＮＤ２２の電圧レベルを反転してＭＯＳトランジスタ５３６のゲートへ伝達するインバータ５３７と、ノードＮＤ２２とメインビット線ＭＢＬ（ＭＢＬＡ−ＭＢＬＣ）の間に接続されかつそのゲートが電源ノードに接続されるダミーＹゲートとして機能するＮチャネルＭＯＳトランジスタ５３８と、電源ノードとノードＮＤ２４の間に接続されかつそのゲートがノードＮＤ２０に接続されるＰチャネルＭＯＳトランジスタ５３９と、ノードＮ２４と接地ノードの間に直列に接続されるＮチャネルＭＯＳトランジスタ５４０および５４１を含む。
ＭＯＳトランジスタ５４０は、ゲートがノードＮＤ２４に接続され、電流／電圧変換素子として機能し、参照電圧ＶＲＥＦ（ＶＲＥＦ０−ＶＲＥＦ２）を生成する。ＭＯＳトランジスタ５４１は、そのゲートに活性化信号ＥＮを受け、この参照電圧ＶＲＥＦを発生するタイミングでカレントミラー型回路５３０ａ−５３０ｃを活性化する。
カレントミラー型回路５３０においては、ＭＯＳトランジスタ５３５および５３９が、ＭＯＳトランジスタ５３５をマスタとするカレントミラー回路を構成しており、メインビット線ＭＢＬを流れる電流のミラー電流をＭＯＳトランジスタ５３９が生成する。ＭＯＳトランジスタ５４０が、このＭＯＳトランジスタ５３９から供給されるミラー電流を電圧に変換して参照電圧ＶＲＥＦを生成する。したがって、メインビット線ＭＢＬから対応の参照セルＲＣＡ−ＲＣＣを流れる電流に対応する参照電圧が正確に生成される。特に、このカレントミラー型回路５３０は、先の図４３および図４６に示すように、センスアンプと同様の構成を有しており、センスアンプにおける参照電流の抵抗成分における変動量を正確に反映して（補償して）、参照電圧ＶＲＥＦを生成することができる。
なお、図５５に示す構成においても、ＭＯＳトランジスタ５３８へは、図５１に示すように、電流源トランジスタＰＴＲが生成する平均電流が供給されてもよい。電流源トランジスタＰＴＲをＭＯＳトランジスタ５３８に接続するまたはノードＮＤ２２に接続する。参照セルの特性を平均化して、参照電圧ＶＲＥＦを生成することができる。
［参照セルの変更例］
図５６は、参照セルＲＣの変更例を示す図である。この図５６に示す参照セルＲＣの構成においては、コントロールゲートＣＧとフローティングゲートＦＧが相互接続され、共通に、分圧電圧（駆動電圧）ＤＩＶＷが供給される。メモリセルトランジスタと同一構造のトランジスタのコントロールゲートＣＧとフローティングゲートＦＧを相互接続することにより、積層ゲートメモリセルトランジスタを、単一ゲーとＭＯＳトランジスタとして動作させることができ、メモリセルトランジスタの特性を反映して分圧電圧ＤＩＶＷに従って参照電流を生成することができる。
参照セルＲＣのしきい値電圧は、ずべての参照セルについて同じであっても、等価的に、分圧電圧ＤＩＶＷによりしきい値電圧の調整が実現され、駆動電流が調整される。また、必要とされる参照電圧に応じて調整されてもよい。この場合、参照セルの駆動電流が、分圧電圧ＤＩＶＷおよび参照セルのしきい値電圧とに従って決定され、より多くの種類の参照電圧を生成することができる。
図５６に示す参照セルＲＣは、図５１に示す参照電圧発生アレイブロックＲＦＢＫ０−２内に配置されてもよい。また、参照セルＲＣのサイズが、生成する参照電圧に応じて異ならされていてもよい。
［参照セルの変更例２］
図５７は、参照セルＲＣの変更例２の構成を示す図である。図５７において、参照セルＲＣは、単一ゲートのＭＯＳトランジスタ５５０で構成される。このＭＯＳトランジスタ５５０はフローティングゲートを有さず、コントロールゲートのみを有する。ＭＯＳトランジスタ５５０のサイズ、すなわち、チャネル幅とチャネル長の比、Ｗ／Ｌを、参照電圧ＶＲＥＦに応じて設定する。
参照ワード線ＲＷＬには、ワード線読出電圧ＶＢＯＯＳＴの分圧電圧ＤＩＶＷまたは適当な参照ワード線選択電圧を供給することにより、参照電圧ＶＲＥＦに応じて駆動電流が異なり、対応の参照電圧を生成することができる。
したがって、この図５７に示すＭＯＳトランジスタ５５０を、図５１に示す参照セルＲＣ０−ＲＣ３として、それぞれサイズ（Ｗ／Ｌ）を異ならせて配置することにより、参照セルのしきい値電圧が全て同一であっても、ＭＬＣ構成時およびＳＬＣ構成時における必要な参照電圧を生成することができる。
この図５７に示す参照セルＲＣの構成の場合、参照セルＲＣを構成するＭＯＳトランジスタ５５０を、メモリセルアレイの列選択ゲートなどの周辺トランジスタを作成時同一工程で作成することにより、製造工程を増加させることなく、各参照電圧に応じたサイズを有するＭＯＳトランジスタを生成することができる。
［読出／出力回路の構成］
図５８は、図４に示す読出／出力回路１１の構成を概略的に示す図である。図５８において、不揮発性半導体記憶装置は、データ読出時活性化され、外部からのアドレスビットＡＡ［２３：０］から内部読出アドレスビットＡＥ［２３：０］を生成する読出アドレス発生回路６００と、読出アドレス発生回路６００からの内部アドレスビットＡＥ［２３：５］に従ってメモリセルアレイ１０のメモリセル行を選択するメモリセル行選択回路６０２と、読出アドレス発生回路６００からの内部読出アドレスビットＡＥ［４：３］に従ってメモリセルアレイの列選択およびデータ読出動作を制御する読出列選択制御回路６０６と、この読出列選択制御回路６０６の制御の下に、メモリセルアレイ１０の選択メモリセル行からメモリセル列を選択してデータを読出すデータ読出回路６０４と、データ読出回路６０４から読出されたデータを順次転送して１６ビットＤ［１５：０］を生成するデータ転送出力回路６０８と、読出アドレス発生回路６００からの内部読出アドレスビットＡＥ［２３］およびＡＥ［１：０］に従ってデータ転送出力回路６０８のデータ転送ビットおよびデータ転送動作を制御する転送／出力ビット選択制御回路６１０を含む。
データ読出回路６０４は、１２８ビットの内部出力データバスを介してデータ転送出力回路６０８に結合される。このデータ転送出力回路６０８は、１２８ビットの内部出力データバスから、１６ビットのデータバスを介して転送されるデータを選択して最終１６ビットデータＤ［１５：０］を生成する。
メモリセル行選択回路６０２は、データ書込み時においても用いられ、データ書込み時においては、内部アドレスＡＯ［２２：０］に従って行選択動作を実行する。
読出列選択制御回路６０６へは、ページモード指示信号ＰＡＧＥが与えられる。通常動作モード時においては、データ読出回路６０４においては、アドレス信号に従って、ランダムなシーケンスで１６ビットのメモリセルデータが読出される。一方、ページモード時においては、このデータ読出回路６０４からは、連続４アドレスから８ワード（１２８ビット）のデータが読出され、データ転送出力回路６０８において順次１／８選択が行なわれて、１６ビットデータが生成される。メモリセルアレイ１０においては、ＭＬＣ構成で、データが格納される。
図５９は、図５８に示すデータ読出回路６０４およびデータ転送出力回路６０８の構成を概略的に示す図である。図５９において、データ読出回路６０４は、ブロックＢＡＬ［０］およびＢＡＬ［１］それぞれに対応して設けられる列選択ゲート回路（ＹＧ）６２０ｕおよび６２０ｌと、内部アドレスビットＡＥ［４：３］とブロック列選択信号ＢＡＬＹ［１］とに従って列選択ゲート回路６２０ｕに対する１／４列選択信号ＣＬＡおよびＣＬＢを生成するデコーダ６２２ｕと、内部アドレスビットＡＥ［４：３］およびブロック列選択信号ＢＡＬＹ［０］に従って列選択ゲート回路６２０ｌに対する１／４列選択信号ＣＬＡおよびＣＬＢを生成するデコーダ６２２ｌを含む。
列選択ゲート回路６２０ｕに対しては、メインビット線ＭＬＢ［１０２３：５１２］が配設され、列選択ゲート回路６２０ｌに対しては、メインビット線ＭＢＬ［５１１：０］が配設される。列選択信号ＢＬＹ［１］およびＢＬＹ［０］は同じ論理の信号であり、デコーダ６２２ｕおよび６２２ｌは、それぞれ１／８選択を行なって、５１２メインビット線ＭＢＬから６４本のメインビット線を選択する。列選択ゲート回路６２０ｕは、内部読出データ線ＢＤＥ［１２７：６４］に選択メインビット線を結合し、列選択ゲート回路６２０ｌは、選択された６４メインビット線を、内部読出データ線ＢＤＥ［６３：０］に結合する。
この１２８ビットの内部読出データ線ＢＤＥ［１２７：０］に対し、それぞれ３２ビット幅のセンスアンプ回路（ＳＡ）６２５−６２８が設けられる。センスアンプ回路６２５は、内部読出データ線ＢＤＥ［３１：０］上のデータを選択信号ＳＥ［３：０］に従って活性化されてセンス動作を行って、内部出力データ線ＯＤＥ［３１：０］に読出データを伝達する。センスアンプ回路６２６は、内部読出データ線ＢＤＥ［６３：３２］のデータを、センス選択信号ＳＥ［３：０］に従って活性化時センス動作を行って、３２ビットの読出データを内部出力データ線ＯＤＥ［６３：３２］に伝達する。センスアンプ回路６２７は、センス活性化信号ＳＥ［７：４］に従って活性化され、活性化時、内部読出データ線ＢＤＥ［９５：６４］上のデータをセンスして、内部出力データ線ＯＤＥ［９５：６４］に読出データを伝達する。センスアンプ回路６２８は、内部読出データ線ＢＤＥ［１２７：９６］上のデータに対してセンス選択信号ＳＥ［７：４］に従って活性化されてセンス動作を行って読出データを生成して内部出力データ線ＯＤＥ［１２７：９６］に伝達する。
センスアンプ回路６２５−６２８の各々は、先の図４６において示したセンスアンプと同様のセンスアンプを３２個有する。
データ転送出力回路６０８は、上位バイトデータＤＤ［８：１５］を出力する上位転送／出力回路６０８Ｕと、下位８ビットデータＤＤ［７：０］を生成する下位転送／出力回路６０８Ｌを含む。
上位転送／出力回路６０８Ｕは、転送制御信号ＯＤＥＬＣＳの活性化時活性化されて、内部出力データ線ＯＤＥ［６３：０］のデータを転送するバッファ回路６３１と、転送制御信号ＯＤＥＬＣ２Ｓの活性化時、内部出力データ線ＯＤＥ［１２７：６４］の６４ビットデータを転送するバッファ回路６３３と、バッファ回路６３１および６３３の出力データをラッチするラッチ回路６３５ｕと、選択信号ＳＥＬ［７：０］に従ってラッチ回路の６４ビットデータから８ビットデータを選択するデータ選択回路６３６ｕと、スペアヒット指示信号ＨＩＴに従って選択的にスペアデータＲＤＥＳＰとデータ選択回路６３６Ｕからの内部データＩＤＥ［８：１５］の一方を選択するスワップ回路６３７ｕと、転送出力制御信号ＬＯＥＣＵＴに従って出力データＤＤ［８：１５］を生成する出力バッファ６３８ｕを含む。
スペアデータは、メモリアレイにおいて不良セルを置換により救済するための冗長セルが配置されており、不良セルの選択時にスペアヒット信号ＨＩＴが活性化されて、選択メモリセルデータが、冗長セルからのデータＲＤＥＳＰと置換される。この冗長セルの配置等については示していない。
下位転送／出力回路６０８Ｌは、転送制御信号ＯＤＥＬＣＦの活性化時活性化され、内部出力データ線ＯＤＥ［６３：０］のデータを転送するバッファ回路６３０と、転送制御信号ＯＤＥＬＣ２Ｆの活性化時活性化され、内部出力データ線ＯＤＥ［１２７：６４］の６３ビットデータを転送するバッファ回路６３２と、バッファ回路６３０および６３２の転送データをラッチする６４ビットのラッチ回路６３５ｌと、データ選択信号ＳＥＬ［７：０］に従ってラッチ回路６３５ｌの６４ビットデータから８ビットデータを選択するデータ選択回路６３６ｌと、スペアヒット信号ＨＩＴに従ってデータ選択回路６３６ｌの出力データＩＤ［７：０］とスペアデータＲＤＥＳＰの一方を選択して出力するスワップ回路６３７ｌと、出力制御信号ＬＯＥＣＵＴに従ってスワップ回路６３７ｌの８ビット出力データをバッファ処理してデータＤＤ［７：０］を生成する出力バッファ回路６３８ｌを含む。
ブロックＢＡＬ［１］は、内部アドレスビットＡＥ［２］（ＡＡ［２３］）が“１”の領域に対応し、ブロックＢＡＬ［０］は、内部アドレスビットＡＥ［２］が“０”の領域に対応する。ブロックＢＡＬ［０］およびＢＡＬ［１］それぞれにおいて、同一アドレスの１６ビットメモリセルに、外部２ワードのデータが格納される。このデータの格納時においては、上位バイト領域および下位バイト領域において、上位ワードおよび下位ワードが格納される。
図５８に示す読出アドレス発生回路６００は、外部からのアドレスビットＡＡ［２３］を内部読出列アドレスビットＡＥ［２］に変換し、外部からのアドレスビットＡＡ［２］を、内部読出列アドレスビットＡＥ［２３］に割当てている。この内部読出列アドレスビットＡＥ［２］を用いて、ブロックＢＡＬ［１］およびＢＡＬ［０］の選択を実行する。選択ブロックにおける１６ビットワードの下位バイトデータおよび上位バイトデータを、この選択ブロックに対して設けられる２組のセンスアンプ回路により検出する。
図６０は、図５９に示す読出回路６０４およびデータ転送出力回路６０８の動作を示すタイミング図である。以下、図６０を参照して、この図５９に示す回路の動作について説明する。
図５９に示すデータ読出／出力回路は、１６ビットデータをランダムなシーケンスで選択するランダムアクセスモードと、連続アドレスにおける８ワードを連続的に読出すページモードとを有する。ページモード動作およびランダムアクセスモード動作においては、同時に活性化されるセンスアンプの数が異なるだけであり、メモリセルデータの読出／転送シーケンスはこれらの両モードにおいて同じである。いずれの場合においても、シリアルセンス方式に従って、メモリセルの記憶する多値データが読出される。以下、ページモード時のデータ読出動作について説明する。
図６０に示すように、外部からのデータデータ読出コマンドに従って、コマンドユーザインターフェイスからのデータ読出アクセス指示ＩＣＥがＬレベルとなると、そのときの外部アドレスＡＡ［２３：０］に従ってメモリセルの選択動作が開始される。まず、センスアンププリチャージ指示信号ＡＴＤＥＥに従ってセンスアンプ回路６２５−６２８において内部ノードの電源電圧レベルへのプリチャージが実行される。このプリチャージ動作時において、列選択動作がデコーダ６２２ｌおよび６２２ｕにより行なわれ、それぞれ、列選択ゲート回路６２０ｌおよび６２０ｕが、１／８選択動作を行ない、６４本のメインビット線ＭＢＬを選択し、内部読出データ線ＢＤＥ［１２７：０］に接続している。この選択メインビット線に対し、活性化されたセンスアンプによるプリチャージ動作が実行され、列選択ゲート回路６２０ｌにより選択されたメインビット線へプリチャージ電流が供給され、メインビット線がそれぞれ所定の読出電圧レベルとなる。
プリチャージ動作が完了すると、センスアンプ回路６２５−６２８において、内部アドレスビットＡＥ［２］（＝ＡＡ［２３］）に従ってセンス活性化信号ＳＥ［３：０］およびＳＥ［７：４］の一方の組が活性化される。今、図５９に示すように、内部アドレスビットＡＥ［２］が“０”であり、センスアンプ活性化信号ＳＥ［３：０］が活性化された状態を考える。
プリチャージ動作が完了すると、センスアンプが活性化され、参照電流を選択メインビット線を介して選択メモリセルへ供給し、参照電流とセル電流との比較により、データの読出が行なわれる。このプリチャージ指示信号ＡＴＤＥＥの非活性化に従って、データ転送制御信号ＯＤＥＬＣＦが活性化され、バッファ回路６３０が、センスアンプ回路６２５および６２６からの６４ビットセンスデータをラッチ回路６３５ｌに転送する。
続いて、列選択活性化信号ＣＹＤＥＮに従って列選択動作が行われ、データ選択信号ＳＥＬ［７：０］の１つが選択状態へ駆動され、データ選択回路６３６ｌから、８ビットデータＲＤＥ［７：０］が出力され、スワップ回路６３７ｌを介して内部出力データＩＯＤ［７：０］が生成される。図６０においては、代表的に内部出力データビットＯＩＤ［４］を示す。
１回目のセンス動作が完了すると、出力データ転送制御信号ＯＤＥＬＣＦが非活性状態となり、バッファ回路６３０が非活性化され、ラッチ回路６３５ｌは、与えられたデータをラッチする状態となる。また、列選択活性化信号ＣＹＤＥＮも非活性化され、データ選択信号ＳＥＬ［７：０］がすべて非活性化される。この１回目のセンス動作により、１６ビットメモリセルにおいて格納される連続２ワードの下位バイトデータが読出され、従って、連続アドレスの８ワードの各バイトデータが読み出される。
再び、プリチャージ活性化信号ＡＴＤＥＥが活性化され、２回目のプリチャージ動作が選択メインビット線およびセンスアンプに対して実行される。このプリチャージ動作時において、出力転送制御信号ＯＤＥＬＣＳが活性化され、バッファ回路６３１が活性化され、センスアンプ回路６２５および６２６の出力データをラッチ回路６３６ｕに転送する。そのプリチャージ動作期間中に、列選択活性化信号ＣＹＤＥＮの活性状態に従って、データ選択回路６３６ｕが列選択動作を実行するため、スワップ回路６３７ｕからの内部データビットＩＯＤ［８：１５］が１回目のセンス動作時に読出されたデータに対応した状態に設定される。図６０においては、データビットＩＯＤ［１１］の変化を代表的に示す。
列選択活性化信号ＣＹＤＥＮが非活性化されると、データビットＩＯＤ［１１］は非選択状態となる。データビットＩＯＤ［４］も同様、データ選択回路６３６ｌの出力信号が非活性化されるため、Ｌレベルに低下するが、図６０においては、この下位データブロック６０８Ｌの出力データビットを示すため、持続的にスワップ回路６３７ｌから１回目のセンス時のデータが出力される状態を示す。この２回目のセンス動作により、１６ビットメモリセルにおいて格納される連続２ワードデータの上位バイトデータが読出され、従って合計８ワードの上位バイトデータが読み出される。
２回目のプリチャージ動作がプリチャージ活性化指示信号ＡＴＤＥＥの非活性化に従って完了し、再びセンスアンプ回路６２５および６２６のセンス動作が活性化されると、このセンスアンプ回路６２５および６２６の出力データがバッファ回路６３１を介してラッチ回路６３５ｕに転送されてラッチされる。
再び列選択活性化信号ＣＹＤＥＮが活性化されると、データ選択信号ＳＥＬ［７：０］の１つが選択状態へ駆動され、データ選択回路６３６ｕの出力信号が、２回目のセンス動作により読出されたデータに対応する状態に駆動される。
続いて、データ出力制御信号ＬＯＥＣＵＴが活性化されると、出力バッファ回路６３８ｌおよび６３８ｕが活性化され、８ビットデータＩＯＤ［７：０］およびＩＯＤ［８：１５］が、それぞれデータＤＤ［７：０］およびＤＤ［８：１５］として出力される。この出力制御信号ＬＯＥＣＵＴを利用することにより、出力バッファ回路６３８ｕおよび６３８ｌから、同じタイミングで、正確に確定状態となった上位バイトデータおよび下位バイトデータを生成することができる。
なお、データビットＤＤ［８：１５］を示しているのは、メモリセルアレイへのデータ格納時、そのデータビット位置が更新され、ＩＯ０のデータがＩＯ１５のデータと縮退されて同一メモリセルに格納されていることを示すためである。
ブロックＢＡＬ［１］からのデータを読出す場合には、センスアンプ回路６２８および６２７が活性化され、またバッファ回路６３３および６３２が、出力転送制御信号ＯＤＥＬＣ２ＦおよびＯＤＥＬＣ２Ｓに従って、それぞれ１回目のセンス動作時および２回目のセンス動作時に活性化され、同様、６４ビットデータがラッチ回路６３５ｌおよび６３５ｕに格納される。
なお、プリチャージ指示信号ＡＴＤＥＥは、図４６に示すセンスアンプ活性化信号ＴＸＬＡＴＤに対応する信号であり、データの外部読出モード時にコマンドユーザインターフェイスからの指示により所定のタイミングで活性化される。
ランダムシーケンスでデータの読出を行なう場合には、アドレスビットＡＥ［４：２］に従って、センスアンプ活性化信号ＳＥ［７：０］の１つが活性化される。たとえば、内部アドレスビットＡＥ［２］が“０”の場合には、センスアンプ回路６２５および６２６においてそれぞれ８個のセンスアンプが活性化され、１６ビットデータのセンス動作が行なわれる。このときにおいても、シリアルセンス方式でデータの転送が行なわれるため、内部読出アドレスビットＡＥ［２］に従って出力転送制御信号ＯＤＥＬＣＦおよびＯＤＥＬＣＳが、それぞれ１回目のセンス動作時および２回目のセンス動作時に活性化される。続いて、データ選択回路６３６ｌおよび６３６ｕそれぞれにおいて、選択信号ＳＥＬ［７：０］に従ってそれぞれ、選択センスアンプから転送された１６ビットデータから８ビットデータの選択が行なわれ、外部出力データＤＤ［８：１５］およびＤＤ［７：０］が生成される。このページモード時においては、外部からアドレスが順次与えられてもよく、また、内部で連続的にアドレスビットＡＥ［１：０］およびＡＥ［２３］を変化させて選択信号ＳＥＬ［７：０］を順次選択状態へ駆動してもよい。ラッチ回路にラッチされたデータが順次読み出されるため、行および列選択をメモリアレイ内において行う必要がなく、高速でデータを読み出すことができる。内部でアドレスを変化させる場合、クロック信号に従ってアドレス信号ビットが更新されてもよく、また、選択信号ＳＥＬ［７：０］が順次選択状態へ駆動されてもよい。
メインビット線ＭＢＬおよび内部読出データ線を、外部データ端子（ＩＯ）に従って、グループに分割し、各グループにおいて選択動作を実行することにより、ページモードおよびランダムアクセスモードいずれにおいても正確にデータを読み出すことができる。
図６１は、図５９に示すセンスアンプ活性化信号ＳＥ［７：０］を発生する部分の構成の一例を示す図である。図６１において、センスアンプ活性化信号発生部は、内部読出列アドレスビットＡＥ［４：３］をデコードするデコード回路６５０と、デコード回路６５０の出力信号ＳＦ［３：０］とページモード指示信号ＰＡＧＥをそれぞれ受けるＯＲゲート回路６５１および６５２と、内部読出列アドレスビットＡＥ［２］を受けるインバータ６５３と、ＯＲゲート回路６５１の出力信号と内部読出列アドレスビットＡＥ［２］とセンスアンプ活性化信号ＡＴＤＳＡを受けるＡＮＤゲート回路６５４と、インバータ６５３の出力信号とセンスアンプ活性化信号ＡＴＤＳＡとＯＲゲート回路６５２の出力信号を受けるＡＮＤゲート回路６５５を含む。
ＡＮＤゲート回路６５４から、センスアンプ選択活性化信号ＳＥ［７：４］が出力され、ＡＮＤゲート回路６５５から、センスアンプ選択活性化信号ＳＥ［３：０］が出力される。
センスアンプ活性化信号ＡＴＤＳＡは、先のベリファイ時に発生されるセンスアンプ活性化信号ＭＬＣ＿ＡＴＤと同様のタイミングでデータ読出時に活性化される。
通常動作モード時においては、ページモード指示信号ＰＡＧＥはＬレベルであり、ＯＲゲート回路６５１および６５２は、バッファ回路として動作する。この場合、デコード回路６５０が、２ビットの内部読出アドレスＡＥ［４：３］をデコードし、４ビット選択信号ＳＦ［３：０］のいずれかを選択状態へ駆動する。内部読出列アドレスビットＡＥ［２］がＬレベルであれば、ＡＮＤゲート回路６５５は、ＯＲゲート回路６５２からの選択信号ＳＦ［３：０］に基づいてセンスアンプ選択活性化信号ＳＥ［３：０］を生成する。このときには、センスアンプ選択活性化信号ＳＥ［７：４］は、すべてＬレベルとなる。逆に、内部読出列アドレスビットＡＥ［２］がＨレベルであれば、インバータ６５３の出力信号はＬレベルであり、センスアンプ選択活性化信号ＳＥ［７：４］が、ＯＲゲート回路６５１からの選択信号ＳＦ［３：０］に基づいて生成される。このときには、センスアンプ選択活性化信号ＳＥ［３：０］は、すべてＬレベルの非選択状態である。
ページモードが指定されたときには、ページモード指示信号ＰＡＧＥがＨレベルとなり、ＯＲゲート回路６５１および６５２の出力信号がともにＨレベルとなる。このとき、内部読出列アドレスビットＡＥ［２］がＨレベルであれば、センスアンプ選択活性化信号ＳＥ［７：４］が、センスアンプ活性化信号ＡＴＤＳＡに従って選択状態へ駆動され、センスアンプ選択活性化信号ＳＥ［３：０］は、非選択状態を維持する。逆に、内部読出列アドレスビットＡＥ［２］がＬレベルであれば、センスアンプ選択活性化信号ＳＥ［３：０］がすべてＨレベルの選択状態となり、センスアンプ選択活性化信号ＳＥ［７：４］がすべて非選択状態のＬレベルとなる。
図６２は、図５９に示すデータ選択回路６３６ｕおよび６３６ｌと選択信号ＳＥＬ［７：０］を発生する部分の構成の一例を示す図である。図６２においては、これらのデータ選択回路６３６ｌおよび６３６ｕは同一構成を有するため、データ選択回路６３６として代表的に示す。また、図６２においては、１ビットの出力データＲＤＥ［ｉ］に対する部分の構成を示す。データ選択回路６３６は、選択信号ＳＥＬ［７：０］それぞれに従って活性化され、活性化時、８ワードのデータビットＯＤ［７：０］の１ビットを選択し、データビットＲＤＥ［ｉ］を生成する選択ゲート回路Ｇ７−Ｇ０を含む。
図５９に示す前段のラッチ回路から与えられるワードデータビットＯＤ［７］−ＯＤ［０］は、８ワードの同一位置のビットを示す。選択ゲート回路Ｇ７−Ｇ０は、トライステートバッファ回路で構成されてもよく、またトランスミッションゲート回路で構成されてもよい。選択信号ＳＥＬ［７：０］により、８ワードのうちの１ワードが指定され、データビットＯＤ［７：０］のうちの対応の１ビットが選択されて内部読出データＲＤＥ［ｉ］が生成される。この図６２に示すデータ選択回路の基本構成が、出力データビットＲＤＥ［７：０］およびＲＤＥ［８：１５］それぞれに対して設けられる。
選択信号ＳＥＬ［７：０］は、列選択活性化信号ＣＹＤＥＮの活性化時活性化され、内部読出列アドレスビットＡＥ［２３］およびＡＥ［１：０］をデコードするデコード回路６６０により生成される。内部読出列アドレスビットＡＥ［２３］は、外部のアドレスビットＡＡ［２］に対応し、上位ワードおよび下位ワードを指定する。３ビット内部読出列アドレスビットＡＥ［２３］ＡＥ［１：０］をデコードすることにより、８ビットの選択信号ＳＥＬ［７：０］の１つが選択状態へ駆動される。
この図５９に示す構成において、３２ビットワードの上位ワード（１６ビット外部データ）および下位ワード（１６ビット外部データ）は、ブロックＢＡＬ［１］およびＢＡＬ［０］各々において、格納されており、下位ワードおよび上位ワードを連続的に８ワード、ページモード時に読出すことができる。
図６３は、図５９に示すバッファ回路６３０−６３３の動作制御を行なう信号を発生する部分の構成を概略的に示す図である。図６３において、転送制御信号発生部は、基本ファーストセンス転送制御信号ＯＤＥＬＦと内部読出列アドレスビットＡＥ［２］を受けてデータ転送制御信号ＯＤＥＬＣＦを生成するゲート回路ＧＧ１と、内部読出列アドレスビットＡＥ［２］と基本ファーストセンス転送制御信号ＯＤＥＬＦとを受けて転送制御信号ＯＤＥＬＣ２Ｆを生成するＡＮＤゲート回路ＧＧ２と、基本セカンドセンス転送制御信号ＯＤＥＬＳと内部読出列アドレスビットＡＥ［２］を受けてセカンドセンス転送制御信号ＯＤＥＬＣＳを生成するゲート回路ＧＧ３と、基本セカンドセンス転送制御信号ＯＤＥＬＳと内部読出列アドレスビットＡＥ［２］を受けてセカンドセンス転送制御信号ＯＤＥＬＣ２Ｓを生成するＡＮＤゲート回路ＧＧ４を含む。
ゲート回路ＧＧ１およびＧＧ２は、内部読出列アドレスビットＡＥ［２］が“０”のときにバッファ回路として動作し、ゲート回路ＧＧ２およびＧＧ４は、内部読出列アドレスビットＡＥ［２］が、“１”のときにバッファ回路として動作し、それぞれバッファ回路動作時、これらのゲート回路ＧＧ１およびＧＧ２は、基本ファーストセンス転送制御信号ＯＤＥＬＦに従ってファーストセンス転送制御信号ＯＤＥＬＣＦおよびＯＤＥＬＣ２Ｆを生成し、またゲート回路ＧＧ３およびＧＧ４が、セカンドセンス転送制御信号ＯＤＥＬＳに従ってセカンドセンス転送制御信号ＯＤＥＬＣＳおよびＯＤＥＬＣ２Ｓを生成する。これにより、メモリアレイブロックＢＬ［１］およびＢＬ［０］の選択ブロックに対して配置されたするセンスアンプ回路からのデータを転送することができる。
なお、この図６３に示す回路におけるファーストセンス転送制御信号ＯＤＥＬＦおよびＯＤＥＬＳならびに図６０に示すセンスアンププリチャージ活性化信号ＡＴＤＥＥ、列選択活性化信号ＣＹＤＥＮは、読出モード活性化信号ＩＣＥの活性化に従って、図４に示すＣＰＵから生成される。しかしながら、先のベリファイ動作時のように、ハードウェア構成の回路により、内部クロック信号に基づいて、これらの転送制御信号が生成されてもよい。ベリファイ動作時におけるセンス活性化回路の構成を、データ読出時の活性化回路として利用することができる。
また、この図５９に示すセンスアンプ回路６２５から６２８を、ベリファイ用のセンスアンプとして利用する場合、ランダムモードでデータの読出を１６ビット単位で行ない、ページバッファから読出されたデータと比較する。しかしながら、この図５９に示すセンスアンプ６２５−６２８は、ベリファイ用のセンスアンプと別に設けられていて内部がマルチバンク構成の場合、全バンクに共通に設けられる最終データ出力用のセンスアンプであってもよい。
また、データ書込みのライトドライバについても、内部読出データ線ＢＤＥにライトドライブ回路をそれぞれ設け、アドレス信号に従って選択的にライトドライバを活性化して、１６ビット単位でデータの書込みを行えばよい。センスアンプ選択活性化信号ＳＥ［７：０］を生成する構成と同様の構成を利用して、データ書込み時にライトドライブ回路を選択的に活性化する。
また、アドレスビットの数としては２４ビットに限定されない。ＳＬＣ構成時にアレイブロックを指定する第１アドレスビットを、ＭＬＣ構成時に最上位アドレスビットと交換し、この第１アドレスビットをＭＬＣ構成時に１６ビットメモリセルに格納されるワードデータの上位ワードおよび下位ワード識別に利用すればよい。
また、メモリセル構成としては、ＮＯＲ型メモリに限定されず、他のＡＮＤ型メモリおよびＮＡＮＤ型メモリに対しても、本発明は適用することができる。
この発明は、多値データを不揮発的に記憶する不揮発性半導体記憶装置に対して適用することができる。特に、小占有面積でデータを不揮発的に記憶することが要求される用途に、本発明に従う不揮発性半導体記憶装置を利用することができる。
１ 不揮発性半導体記憶装置、２ コマンドユーザインターフェイス（ＣＹ）、３ ＯＳＣ回路、４ ＣＰＵ、５ ベリファイ回路、６ ページバッファ、７ ページバッファ制御回路、８ データ変換回路、９ ライトドライバ、１０ メモリセルアレイ、１１ 読出／出力回路、１２ ページバッファアレイ、１４ ワード線選択回路、１６ ページバッファ書込／読出回路、１２０，１２２ ページバッファセンス／ドライブ回路、１８５ ラッチ回路、１８６ データ縮退回路、１９９ クロック発生回路、２０１ プログラム／ベリファイ制御信号発生回路、２０２ アドレス発生回路、２０３ アドレス選択回路、２７４ ベリファイセンスアンプ回路、２８４ 比較回路、２８６ 判定回路、２８８ 書込データ生成回路、３６０ ベリファイセンスアンプ、３７２ メモリセル、４０２−４０４ ＭＯＳトランジスタ、４１５ 転送ゲート、４１６ ラッチ回路、４１７，４１８ ＮＯＲゲート回路、５１２ 参照電圧設定回路、５１０ 参照電圧発生アレイ、ＲＦＢＫ０−ＲＦＢＫ２ 参照電圧アレイブロック、ＭＢＫ０−ＭＢＫｎ 列アレイブロック、ＲＣ０−ＲＣ３ 参照セル、ＣＧ０−ＣＧ３ 選択ゲート、５２０ 参照セル駆動電圧発生回路、５３０，５３０ａ−５３０ｃ カレントミラー型回路、６００ 読出アドレス発生回路、６０４ データ読出回路、６０８ データ転送出力回路、６０６ 読出列選択制御回路、６１０ 転送／出力ビット選択制御回路、６２０ｕ，６２０ｌ 列選択ゲート回路、６２５−６２８ センスアンプ回路、６３０−６３３ バッファ回路、６３５ｌ，６３５ｕ ラッチ回路、６３６ｌ，６３６ｕ データ選択回路、６３８ｌ，６３８ｕ 出力バッファ回路。

Claims (3)

  1. 行列状に配列される複数のメモリセルと、
    各メモリセル行に対応して配置され、各々に対応の行のメモリセルが接続される複数のワード線と、
    前記複数のワード線の選択ワード線に伝達される所定の電圧レベルの第１の電圧を生成する回路と、
    前記第１の電圧を分圧して分圧電圧を生成する分圧回路と、
    前記分圧電圧に従って選択的に導通する参照セルと、
    前記参照セルを流れる電流に従って基準電圧を生成する基準電圧生成回路と、
    前記基準電圧生成回路を生成する基準電圧に従って比較基準電流を生成し、該比較電流と選択メモリセルを流れる電流とを比較し、該比較結果に従ってメモリセルデータを検出するセンスアンプ回路を備える、半導体記憶装置。
  2. 前記参照セルは、前記メモリセルと同一構造を有しかつコントロールゲートとフローティングゲートとが相互接続されるトランジスタ構造を有する、請求項１記載の半導体記憶装置。
  3. 前記参照セルは、発生する基準電圧レベルに応じてそのサイズが設定される絶縁ゲート型電界効果トランジスタを備える、請求項１記載の半導体記憶装置。
JP2009145636A 2009-06-18 2009-06-18 半導体記憶装置 Pending JP2009205798A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2009145636A JP2009205798A (ja) 2009-06-18 2009-06-18 半導体記憶装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2009145636A JP2009205798A (ja) 2009-06-18 2009-06-18 半導体記憶装置

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2003321528A Division JP2005092923A (ja) 2003-09-12 2003-09-12 半導体記憶装置

Publications (1)

Publication Number Publication Date
JP2009205798A true JP2009205798A (ja) 2009-09-10

Family

ID=41147888

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009145636A Pending JP2009205798A (ja) 2009-06-18 2009-06-18 半導体記憶装置

Country Status (1)

Country Link
JP (1) JP2009205798A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020255766A1 (ja) * 2019-06-20 2020-12-24 ソニー株式会社 情報処理装置、情報処理方法、プログラム、投映装置、および情報処理システム
CN112767988A (zh) * 2019-10-21 2021-05-07 铠侠股份有限公司 存储系统及控制方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0196897A (ja) * 1987-10-08 1989-04-14 Toshiba Corp 不揮発性半導体記憶装置
JPH04362597A (ja) * 1991-06-10 1992-12-15 Nec Ic Microcomput Syst Ltd 電流センスアンプ回路
JPH09320283A (ja) * 1996-05-30 1997-12-12 Nec Corp 半導体記憶装置
JPH1116379A (ja) * 1997-06-20 1999-01-22 Nec Ic Microcomput Syst Ltd 多値型半導体記憶装置
JPH1126727A (ja) * 1997-07-07 1999-01-29 Nec Corp 不揮発性半導体メモリ

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0196897A (ja) * 1987-10-08 1989-04-14 Toshiba Corp 不揮発性半導体記憶装置
JPH04362597A (ja) * 1991-06-10 1992-12-15 Nec Ic Microcomput Syst Ltd 電流センスアンプ回路
JPH09320283A (ja) * 1996-05-30 1997-12-12 Nec Corp 半導体記憶装置
JPH1116379A (ja) * 1997-06-20 1999-01-22 Nec Ic Microcomput Syst Ltd 多値型半導体記憶装置
JPH1126727A (ja) * 1997-07-07 1999-01-29 Nec Corp 不揮発性半導体メモリ

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020255766A1 (ja) * 2019-06-20 2020-12-24 ソニー株式会社 情報処理装置、情報処理方法、プログラム、投映装置、および情報処理システム
CN112767988A (zh) * 2019-10-21 2021-05-07 铠侠股份有限公司 存储系统及控制方法
CN112767988B (zh) * 2019-10-21 2024-06-11 铠侠股份有限公司 存储系统及控制方法

Similar Documents

Publication Publication Date Title
KR100625711B1 (ko) 반도체 기억 장치
US7936602B2 (en) Use of data latches in cache operations of non-volatile memories
JP4814995B2 (ja) 読み出し操作中にデータラッチでバックグラウンドキャッシングを行う不揮発性メモリとその方法
US7471575B2 (en) Non-volatile memory and method with shared processing for an aggregate of read/write circuits
US7734861B2 (en) Pseudo random and command driven bit compensation for the cycling effects in flash memory
KR102514521B1 (ko) 페이지 버퍼를 포함하는 불휘발성 메모리 장치 및 그것의 프로그램 검증 방법
US7889551B2 (en) Page buffer of non-volatile memory device and programming method of non-volatile memory device
US20050024956A1 (en) Column redundancy for digital multilevel nonvolatile memory
US7606966B2 (en) Methods in a pseudo random and command driven bit compensation for the cycling effects in flash memory
KR19980025111A (ko) 반도체집적회로 및 데이타처리시스템
JP2007026634A (ja) Ｎａｎｄフラッシュメモリ装置及びそのプログラム方法
WO2003073430A1 (fr) Memoire a semi-conducteurs non volatile
JP2009070539A (ja) 不揮発性メモリ装置及びそのマルチレベルセルプログラム方法
JP3414587B2 (ja) 不揮発性半導体記憶装置
KR100938084B1 (ko) 멀티 레벨 셀 플래쉬 메모리의 페이지 버퍼 회로 및 동작방법
JP2009205798A (ja) 半導体記憶装置
JP2001250395A (ja) 不揮発性半導体記憶装置
JPH10199263A (ja) 不揮発性半導体記憶装置
JP3187121B2 (ja) 半導体記憶装置
KR20000033771A (ko) 프로그램 서스팬드 동작 및 리쥼 동작이 가능한멀티-뱅크 플래시 메모리 장치
JP2002149486A (ja) メモリシステム

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20090618

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20100609

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20111209

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120110

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20120508