KR19980025111A - 반도체집적회로 및 데이타처리시스템 - Google Patents

Abstract

플래시메모리 등의 반도체집적회로, 그와 같은 반도체집적회로를 적용한 디지탈스틸카메라 등의 데이타처리시스템에 관한 것으로서, 소거상태에서 라이트 상태의 임계값전압으로 도달하는 데에 필요한 시간은 3자리수정도의 편차가 생기고 펄스마다 임계값전압이 원하는 값으로 되었는지의 여부를 판정하는 검증동작이 필요하게 되며 이것이 라이트시간의 큰 오버헤드로 된다는 문제점을 해결하기 위해서, 전기적 소거 및 라이트 가능한 불휘발성 메모리셀을 여러개 구비하고 제1 임계값전압을 갖는 불휘발성 메모리셀의 임계값전압이 제2 임계값전압으로 변화될 때까지 불휘발성 메모리셀에 펄스형상 전압을 인가하기 위한 제어수단을 포함하고, 제어수단은 펄스형상 전압의 인가시마다 변화되는 불휘발성 메모리셀의 임계값전압의 변화량이 상대적으로 큰 제1 동작모드와 상대적으로 작은 제2 동작모드를 갖는 구성으로 하였다.

이렇게 하는 것에 의해서, 불휘발성 메모리셀에 대한 라이트동작을 고속화 할 수 있고 또한 불휘발성 메모리셀에 대한 라이트동작의 고속화와 데이타유지의 고신뢰화를 양립할 수 있다.

Description

반도체집적회로 및 데이타처리시스템

본 발명읜 플래시메모리 등의 반도체집적회로로, 그와 같은 반도체집적회로를 적용한 디지탈스틸카메라 등의 데이타처리시스템에 관한 것이다.

플래시메모리에 대해서 기재된 문헌의 예로서는 1994 Symposium on VLSI Circuit, Digest of Technical Papers, pp 61-62.가 있다.

플래시메모리에 있어서 그의 메모리셀의 임계값전압이 높은 상태를 예를 들면 소거상태, 낮은 측 상태를 라이트(프로그램)상태로서 정의할 수 있다. 이 경우, 예를 들면 위드선 단위로 일괄해서 소거동작을 실행한 후 라이트를 실행할 수 있다. 소거동작 및 라이트동작에서는 임계값전압의 변화가 바람직하지 않게 커지지 않도록 원하는 임계값전압이 얻어지기 까지 펄스형태의 전압인가와 검증이 반복실행된다.

소거상태의 임계값전압에서 라이트상태의 임계값전압으로 전압을 인가해서 이행시킬 때, 임계값전압이 라이트상태에 근접함에 따라 임계값전압이 변화하기 어렵게 된다. 이 때문에, 동일 펄스폭을 인가하고 있으면 임계값전압은 거의 변화하고 있지 않는데 검증동작만 하고 있다는 상태로 된다. 이 때문에, 일정의 라이트전압레벨을 사용해서 라이트를 실행하는 경우에는 임계값전압이 라이트상태에 근접함에 따라 펄스폭을 길게해 준다. 펄스폭을 점차 길게하는 대신에 전압을 서서히 높혀도 좋다.

예를 들면 전원전압 Vcc 예를 들면 3.3V에 대해서 라이트레벨(라이트시의 검증워드선전압과 등가)를 예를 들면 1.5V로 하고, 라이트펄스당 메모리셀의 임계값전압이 0.1V~0.2V 변화하도록 해서 고정밀도 라이트를 실현하고 있었다.

종래는 전원전압이 예를 들면 3.3V에 대해 라이트레벨은 그의 대략 1/2 예를 들면 1.5V로 되어 있었다. 이 전압에 센스앰프에 의해 검지하는 데에 필요한 전류차를 얻기 위한 임계값전압차를 인가한 것이 소거상태의 최저전압(Vev)로 된다. 소거시에는 메모리셀의 임계값전압이 Vev 이상으로 되었는지의 여부를 검출해서 소거펄스인가를 제어한다. 라이트전압을 강압하고 이것에 의해서 Vev도 가능한 한 강압하는 것에 의해서 저전압동작과 고신뢰화를 도모할 수 있다.

그러나, 메모리셀의 특성은 라이트에 인가하는 전압이 동일할 때, 소거 상태에서 라이트상태의 임계값전압으로 도달하는 데에 필요한 시간은 3자리수정도의 편차가 생겨버리는 것이 실정이다. 이와 같은 조건으로 메모리셀의 라이트를 실행하면, 메모리셀의 통상의 특성변동에서는 메모리셀의 임계값전압변화가 0.2V 이하로 되는 라이트펄스(폭, 전압)로 해두지 않으면 메모리셀에 의해서는 임계값전압이 0V 이하로 되는 경우가 있었다. 3자리수의 편차는 등가적인 임계값전압의 변동으로 환산하면 3V 정도로 된다. 따라서, 라이트상태로 될때까지의 시간이 가장 짧은 메모리셀의 임계값전압이 라이트상태로 되고 난 후 가장 느린 메모리셀의 임계값전압이 라이트상태로 되기 까기 1라이트펄스당 임계값전압의 변화량은 0.2V의 변화이므로 단순히 계산해서 15회의 펄스의 인가가 필요하게 된다. 이 펄스마다 임계값전압이 원하는 값으로 되었는지의 여부를 판정하는 검증동작이 필요하게 되며 이것이 라이트시간의 큰 오버헤드로 되고 있었다.

본 발명의 목적은 불휘발성 메모리셀에 대한 라이트동작을 고속화하는 것이다.

본 발명의 다른 목적은 불휘발성 메모리셀에 대한 라이트동작의 고속화와 데이타유지의 고신뢰화를 양립하는 것이다.

본 발명의 상기 및 그 밖의 목적과 새로운 특징은 본 명세서의 기술 및 첨부도면에서 명확해질 것이다.

도 1은 초벌 라이트모드와 고정밀도 라이트모드를 갖는 플래시메모리의 1예의 블럭도,

도 2는 제1 라이트와 제2 라이트특성을 각각 도시한 설명도,

도 3은 제1 라이트모드 및 제2라이트모드에 있어서의 라이트동작의 1예의 흐름도,

도 4는 리라이트동작의 1예의 흐름도,

도 5는 초벌 라이트모드와 고정밀도 라이트모드를 갖는 다른 플래시메모리의 블럭도,

도 6은 도 5의 플래시메모리에 있어서의 제1 라이트와 제2 라이트의 특성을 도시한 설명도,

도 7은 제1 라이트모드와 제2 라이트모드를 지정하기 위한 조건을 설정하는 수단을 갖는 플래시메모리의 블럭도,

도 8은 도 7에 있어서의 동작전환조건의 1예를 도시한 설명도,

도 9는 라이트전압 펄스폭을 제1 라이트모드와 제2 라이트모드에서 동일하게 하고, 라이트전압을 제1 라이트모드와 제2 라이트모드에서 서로 상이한 일정전압으로 하는 플래시메모리의 1예의 블럭도,

도 10은 도 9의 플래시메모리에 관한 라이트특성도,

도 11은 제2 라이트모드에 의한 고정밀도 라이트를 다진 라이트로 하는 플래시메모리의 1예의 블럭도,

도 12는 2진 라이트와 다진 라이트의 각각에 있어서의 메모리셀의 임계값분포의 1예의 설명도,

도 13은 2진으로 라이트한 데이타를 다진으로 리라이트할 대의 동작의 1예를 도시한 설명도,

도 14는 2진 데이타를 다진 데이타로 변환하는 다른 처방을 도시한 설명도,

도 15는 기억정보의 2진에서 다진으로의 리라이트동작에 있어서의 메모리셀의 초기상태를 도시한 설명도,

도 16은 기억정보의 2진에서 다진으로의 리라이트동작에 있어서의 제1 단계의 라이트에 의한 메모리셀의 상태를 도시한 설명도,

도 17은 기억정보의 2진에서 다진으로의 리라이트동작에 있어서의 제2 단계의 라이트에 의한 메모리셀의 상태를 도시한 설명도,

도18은 기억정보의 2진에서 다진으로의 리라이트동작에 있어서의 제3 단계의 라이트에 의한 메모리셀의 상태를 도시한 설명도,

도 19는 기억정보의 2진에서 다진으로의 리라이트동작에 있어서의 라이트동작 완료시점에서의 메모리셀의 상태를 도시한 설명도,

도 20은 상기 제1 라이트모드에 의한 초벌 라이트전용의 메모리매트와 제2 라이트모드에 의한 고정밀도 라이트(다진 라이트를 포함한다)전용의 메모리매트를 물리적으로 분할하도록 한 플래시메모리의 블럭도,

도 21은 초벌 라이트와 고정밀도 라이트에 겸용되는 메모리매트를 갖는 프래시메모리의 1예의 블럭도,

도 22는 제1 라이트모드(초벌 라이트)에 의한 라이트데이타와 제2 라이트모드(고정밀도의 라이트)에 의한 라이트데이타를 메모리매트중에 혼재시키는 경우의 예를 도시한 설명도,

도 23은 도 22의 구성을 채용한 경우의 라이트동작의 1예의 흐름도,

도 24는 도 22의 구성을 채용한 경우의 리드동작의 1예의 흐름도,

도 25는 도 22의 구성을 채용한 경우의 리라이트동작의 1예의 흐름도,

도 26은 라이트레벨(라이트상태의 메모리셀의 임계값 전압)을 Vcc의 1/2 이하로 한 경우와 Vcc의 1/2 이상으로 한 경우의 임계값전압분포의 비교설명도,

도 27은 Vcc의 1/2 이상으로 한 경우에 있어서의 소거레벨 및 라이트레벨과 한개의 라이트전압펄스당의 임계값전압의 변화량을 도시한 설명도,

도 28은 AND형 메모리셀에 있어서의 라이트의 의의와 NAND형 메모리셀에 있어서의 라이트의 의의의 차이를 도시한 설명도,

도 29는 메모리셀의 소거레벨 및 라이트레벨과 자외선조사시의 임계값전압(Vthi)의 상관관계를 도 28의 AND형 메모리셀구조와 NAND형 메모리셀구조의 경우로 나누어 도시한 설명도,

도 30은 최소 라이트전압펄스폭 및 라이트전압펄스폭의 변화의 크기를 트리밍할 수 있는 한 플래시메모리의 1예의 블럭도,

도 31은 도 30에 있어서의 트리밍대상의 하나인 최소 라이트전압펄스폭의 트리밍에 대한 설명도,

도 32는 도 30에 있어서 또 하나의 트리밍대상인 라이트전압펄스폭의 변화의 크기에 관한 트리밍에 대한 설명도,

도 33은 라이트전압을 변화시키는 방식에 있어서 최소전압 절대값 및 변화의 크기를 트리밍할 수 있도록 한 플래시메모리의 1예의 블럭도,

도 34는 도 33에 있어서의 하나의 트리밍대상인 최소의 라이트전압값에 관한 트리밍의 설명도,

도 35는 도 33에 있어서의 또 하나의 트리밍대상인 라이트전압값의 점증폭에 관한 트리밍 설명도,

도 36은 임계값전압의 점증폭 등을 도중에 변경할 수 있는 수단을 마련한 플래시메모리의 1예의 블럭도,

도 37은 도 36에 있어서 임계값전압의 점증폭 등을 도중에 변형하는 방법의 1예의 설명도,

도 38은 라이트전압인가용 펄스열발생수단(펄스발생기)의 1예의 블럭도,

도 39는 트리밍수단의 1예의 블럭도,

도 40은 트리밍수단에 포함되는 어드레스발생기의 1예의 블럭도,

도 41은 펄스발생기나 어드레스발생기를 구성하는 카운터유닛의 1예의 설명도,

도 43은 라이트전압펄스마다 임계값전압을 변화시키는 방법의 기본원리에 대한 설명도,

도 44은 전원회로를 트리밍하기 위한 1예의 회로도,

도 45는 초벌 라이트와 고정밀도 라이트모드를 갖는 프래시메모리를 적용한 디지탈스틸카메라의 설명도,

도 46은 도 45의 디지탈스틸카메라에 의한 리라이트동작의 1예의 흐름도,

도 47은 도 45의 디지탈스틸카메라에 의한 리라이트동작의 다른 흐름도,

도 48은 초벌 라이트와 고정밀도 라이트모드를 갖는 플래시메모리를 적용한 메모리카드의 1예의 블럭도,

도 49의 초벌 라이트와 고정밀도 라이트모드를 갖는 플래시메모리를 적용한 메모리카드의 다른 블럭도,

도 50은 초벌 라이트와 고정밀도 라이트모드를 갖는 플래시메모리를 적용한 메모리카드의 또 다른 블럭도,

도 51은 초벌 라이트와 고정밀도 라이트모드를 갖는 플래시메모리를 적용한 컴퓨터시스템의 블럭도,

도 52는 초벌 라이트와 고정밀도 라이트모드를 갖는 플래시메모리를 적용한 파일메모리시스템의 블럭도,

도 52는 초벌 라이트와 고정밀도 라이트모드를 갖는 플래시메모리를 적용한 파일메모리시스템의 1예의 블럭도,

도 53은 플래시메모리의 구성을 센스래치와 프리차지회로를 주체로 도시한 회로도,

도 54는 메모리매트의 상세 및 그의 X계 선택회로의 1예를 도시한 회로도,

도 55는 AND형 메모리셀의 레이아웃구성예를 도시한 설명도,

도 56은 NAND형 메모리셀의 레이아웃구성예를 도시한 설명도,

도 57은 NOR형 메모리셀의 레이아웃구성예를 도시한 설명도,

도 58은 DINOR형 메모리셀의 레이아웃구성예를 도시한 설명도,

도 59는 메모리동작에 따라 메모리셀에 인가할 전압상태의 1예를 도시한 설명도,

도 60은 플래시메모리의 전체적인 블럭도,

도 61은 2진 라이트와 다진 라이트의 쌍방을 지지하는 다른 플래시메모리의 블럭도,

도 62은 2진 라이트와 다진 라이트의 쌍방을 지지하는 다른 플래시메모리의 블럭도,

도 62는 도 61에 도시된 메모리셀어레이 및 센스래치의 일부분을 상세하게 도시한 1예의 회로도,

도 63은 하나의 메모리셀에 대한 4진 라이트에 있어서의 라이트검증전압과 임계값전압의 관계를 도시한 설명도,

도 64는 라이트시에 있어서의 워드선인가전압의 1예를 도시한 설명도,

도 65는 4진 데이타의 라이트의 1예를 설명하기 위해서 4개의 메모리셀과 각각에 라이트되는 4진 라이트데이타의 대응관계를 도시한 설명도,

도 66은 도 64의 라이트상태를 얻기 위한 제1 단계로서 4개의 메모리셀을 모두 소거상태로 했을 때의 상기 4개의 메모리셀을 임계값전압을 도시한 설명도,

도 67은 도 64의 라이트상태를 얻기 위한 제2 단계로서 4개의 메모리셀을 모두 소거상태로 한 후의 「라이트 1」에 의해서 얻어지는 메모리셀의 임계값전압의 변화를 도시한 설명도,

도 68은 도 64의 라이트상태를 얻기 위한 제3 단계로서 「라이트 2」에 의해서 얻어지는 메모리셀의 임계값전압의 변화를 도시한 설명도,

도 69은 도 64의 라이트상태를 얻기 위한 제4 단계로서 「라이트 3」에 의해서 얻어지는 메모리셀의 임계값전압의 변화를 도시한 설명도,

도 70은 라이트전압의 인가형태로서 라이트펄스폭을 점증시키는 경우의 전압파형도의 1예를 도시한 설명도,

도 71은 라이트전압의 인가형태로서 라이트펄스전압을 점증시키는 경우의 전압파형도의 1예를 도시하 설명도,

도 72는 라이트데이타를 우수 및 기수비트로 분리하는 회로의 1예를 도시한 논리회로도,

도 73은 도 72에 도시된 회로의 1예의 동작타이밍도,

도 74는 도 61의 메모리셀어레이, 센스래치회로, 라이트변환회로 및 리드변환회로의 접속상태의 1예를 도시한 블럭도,

도 75는 도 72에 도시된 회로에서 우수 및 기수로 분리된 데이타에서 「라이트 1」~「라이트 3」을 위한 데이타를 생성하는 라이트데이타 합성회로의 1예의 논리회로도,

도 76은 도 75의 라이트데이타 합성회로에 의한 합성결과의 1예를 「라이트 1」~「라이트 3」의 각각에 대응해서 도시한 설명도,

도 77은 4진으로 데이타가 라이트된 메모리셀에 대한 리드시에 있어서의 워드선 전위와 메모리셀의 임계값전압의 관계를 도시한 설명도,

도 78은 리드워드선에 인가하는 전압의 1예의 파형도,

도 79는 4진 데이트의 리드의 1예를 설명하기 위해 4개의 메모리셀과 각각에 라이트된 4진 라이트데이타의 대응관계를 도시한 설명도,

도 80은 도 79에 도시된 메모리셀에 대한 「리드 1」에 의해서 얻어지는 2진 데이타를 도시한 설명도,

도 81은 도 79에 도시된 메모리셀에 대한 「리드 2」에 의해서 얻어지는 2진 데이타를 도시한 설명도,

도 82는 도 79에 도시된 메모리셀에 대한 「리드 3」에 의해서 얻어지는 2진 데이타를 도시한 설명도,

도 83은 리드데이타 합성회로의 1예를 도시한 논리회로도,

도 84는 리드데이타 합성회로의 출력결과의 1예를 도시한 설명도,

도 85는 리드데이타 합성회로의 출력에 따라서 상위비트와 하위비트을 교대로 출력하는 회로의 1예의 회로도,

도 86은 도 85에 도시된 회로의 1예의 동작타이밍도.

본원에 있어서 개시되는 발명중 대표적인 것의 개요를 간단히 설명하면 다음과 같다.

즉, 플래시메모리와 같은 반도체집적회로는 전기적 소거 및 라이트가능한 불휘발성 메모리셀을 여러개 구비하고 제1 임계값전압을 갖는 상기 불휘발성 메모리셀의 임계값전압이 제2 임계값전압으로 변화될 때까지 불휘발성 메모리셀에 펄스형상 전압을 인가하기 위한 제어수단을 포함한다. 상기 제어수단은 상기 펄스형상 전압의 인가시 마다 변화되는 불휘발성 메모리셀의 임계값전압의 변화량이 상대적으로 큰 제1동작모드와 상대적으로 작은 제2동작모드를 갖는다.

예를 들면, 제1 동작모드(초벌 라이트)에 있어서의 라이트전압펄스의 1펄스당 메모리셀 임계값전압의 변화량을Vth1, 제2 동작모드(고정밀도 라이트)에 있어서의 상기 1펄스당 임계값전압 변화량은Vth2로 한다. 이 때, 불휘발성 메모리셀의 임계값전압분포에 있어서의 소거상태의 최저임계값과 라이트상태의 최고입계값의 전압차(셀윈도우)를 고정시켜 고려했을 때, 메모리셀의 임계값전압을 변하시키는 데에 필요한 펄스수는Vth1의 경우가Vth2 경우보다 적다. 이 때문에, 제1 동작모드(Vth1)을 사용한 경우의 검증의 검증회수는 제2 동작모드(Vth2)를 사용한 경우보다 적다. 라이트시간은 메모리셀 그 자체의 임계값전압을 변화시키는 시간과 검증을 실행하는 시간 등의 오버헤드시간의 합으로 된다. 따라서, 검증회수가 적은 쪽이 오버헤드시간이 적기 때문에 전체로서의 라이트 동작은 고속화된다.

상기 제1 동작모드에 있어서의 메모리셀로의 라이트레벨(임계값전압)은 제2 동작모드에 있어서의 그것 보다 높게 되는 것이 바람직하다. 즉, 상기 임계값전압의 변화량이 상대적으로 큰Vth1의 경우에는 라이트상태의 임계값분포가 제2 동작모드에 있어서의Vth2의 경우의 라이트상태의 임계값분포보다 커진다. 따라서, 감소하는 것을 방지하기 위해서는 그와 같이 하는 것에 바람직하다. 즉, 제1 동작모드(초벌 라이트)에 의한 라이트검증전압은 제2 동작모드(고정밀도 라이트)에 의한 라이트검증전압보다 레벨을 높게하는 것이 바람직하다. 상기 셀윈도우를 제1 동작모드와, 제2 동작모드의 경우에서 동일하게 하지 않더라도 제1 동작모드에 의해 라이트된 메모리셀에 대한 소거레벨은 제2 동작모드에 의해 라이트된 메모리셀의 소거레벨보다 높아지는 경향이 있다. 따라서, 정보유지시의 플로팅게이트와 반도체기판의 전계는 제2 라이트동작모드에 의해 라이트된 메모리셀쪽이 정보유지성능은 양호하고 이 의미에 있어서 제2 동작모드는 고정밀도 라이트인 것으로 위치결정된다.

상기 제어수단을 제1 동작모드에 의해 라이트된 데이타를 상기 제2 동작모드에 의해 리라이트시키는 리라이트제어수단을 갖을 수 있다. 즉, 라이트시간이 짧은 제1 동작모드에 의해 라이트한 후 메모리셀의 임계값전압의 분포를 좁게 할 수 있는 제2 동작모드에 의해 리라이트된다. 리라이트는 메모리셀에서 데이타를 리드하고 이것을 센스래치에 래치하고 래치된 데이타를 제2 동작모드에 의한 라이트대상 데이타로 한다.

제1 동작모드와 제2 동작모드는 리라이트뿐만 아니라 제1 동작모드에 의한 초벌 라이트와 제2 동작모드에 의한 고정밀도 라이트를 어드레스영역, 리라이트의 누적회수 등의 조건에 의해서 전환제어할 수 있다.

초벌 라이트전용의 메모리매트와 고정밀도 라이트전용의 메모리매트를 전용화하는 것도 가능하다.

상기 제1 동작모드에 있어서의 라이트데이타를 2진 데이타로 하고 상기 제2 동장모드에 있어서의 라이트데이타를 다진 데이타로 하는 것도 가능하다. 이 때, 리라이트제어를 위한 수단은 제1 동작모드에 의해 라이트된 2진 데이타를 제2 동작모드에 의해 다진 데이타로 리라이트할 수 있다.

반도체집적회로는 상기 제1 동작모드에 의해 실현되는 초벌 라이트만을 라이트모드로서 가질 수 있다. 즉, 반도체집적회로는 전기적 소거 및 라이트가능한 불휘발성 메모리셀을 여러개 구비하고, 제1 임계값전압을 갖는 상기 불휘발성 메모리셀의 임계값전압이 제2 임계값전압으로 변화될 때까지 불휘발성 메모리셀에 펄스형상 전압을 인가하기 위한 제어수단을 포함한다. 이 때, 상기 제어수단은 상기 제2 임계값전압을 전원전압보다 낮고 또한 전원전압의 1/2 이상의 범위의 전압으로 제어한다.

라이트모드로서 초벌 라이트모드만을 갖는 반도체집적회로의 다른 관점에 의하면, 상기 제어수단은 전원전압이 3.3V 근방일 때 상기 제2 임계값전압을 3.3V보다 낮고 또한 2V 이상의 범위의 전압으로 제어한다.

이 때, 상기 제어수단은 1회의 펄스형상 전압에 의한 임계값전압의 변화량을 0.4V 이상으로 할 수 있다. 다른 관점에서는 상기 제어수단은 1회의 펄스 형상 전압에 의한 임계값전압의 변화량을 상기 제1 임계값전압과 제2 임계값전압의 전압차의 1/3 이상으로 할 수 있다.

NAND형으로 대표되는 메모리어레이구성을 갖는 반도체집적회로의 경우에 라이트모드로서 초벌 라이트모드만을 갖는 관점에 의하면, 상기 반도체집적회로로는 전기적 소거 및 라이트가능한 불휘발성 메모리셀을 여러개 구비하고 제1 임계값전압을 갖는 상기 불휘발성 메모리셀의 임계값전압이 제2 임계값전압으로 변화될 때까지 불휘발성 메모리셀에 펄스형상 전압을 인가하기 위한 제어수단을 포함하고, 리드동작에서는 비선택의 불휘발성 메모리셀에 이것을 온상태로 하기 위한 제어전압을 인가한다. 이 때, 상기 제어수단은 상기 제2 임계값전압을 상기 제어전압과의 전압차가 상기 제어전압보다 낮고 또한 전원전압의 1/2 이상의 범위의 전압으로 하도록 제어한다. 또는, 상기 제어수단은 전원전압이 3.3V근방일 때 상기 제2 임계값전압을 상기 제어전압과의 전압차가 3.3V보다 낮고 또한 2V 이상의 범위의 전압으로 하도록 제어한다.

상술한 바와 같이, 메모리셀의 특성은 라이트시에 인가하는 전압이 동일할 때 소거상태에서 라이트상태의 임계값전압으로 도달하는 데에 필요한 시간에 3자리수정도의 편차가 생겨버린다. 이와 같은 조건에서 메모리셀의 라이트를 실행하면 메모리셀의 통상의 특성변동에서는 메모리셀의 임계값전압변화Vth1이 0.2V 이하로 되는 라이트펄스(폭, 전압)으로 해두지 않으면 메모리셀에 의해서는 임계값전압이 0V 이하로 되는 경우가 있다고 고려된다. 이 때, 고속으로 라이트하기 위해서는 펄스폭을 길게 하거나 전압을 높게 해서 1회의 라이트펄스당의 변화량Vth1을 크게 한다. 그러나, 이것에 의해서 메모리셀이 감소하기 쉬워진다. 이것을 방지하기 위해 라이트레벨을 높게한다. 예를 들면 전원전압이 3.3V 정도일 때 라이트상태의 임계값전압을 2.0V 정도로 하면Vth1을 0.4V로 할 수 있다. 상술한 3자리수의 편차를 가정하면 3V의 임계값전압변동과 등가이므로 8회의 펄스로 좋게 된다. 그 만큼 검증동작의 회수가 적어지므로 고속으로 라이트할 수 가 있다. 즉, 라이트레벨을 종래는 전원전압의 1/2 이하로 하고자 했던 것에 비해 1/2 이상으로 한다.

상기 펄스형상 전압의 펄스폭의 최소값(라이트동작에 있어서의 최초의 라이트전압을 인가하는 기간을 결정한다)를 조정가능한 트리밍수단을 반도체집적회로에 채용할 수 있다. 상기 트리밍수단은 또 상기 펄스형상전압의 펄스폭의 점차 증가율을 조정가능하게 할 수 있다. 임의의 반도체집적회로칩을 다른 반도체집적회로칩과 동일펄스폭으로 최초의 라이트전압인가를 실행한 경우에는 실질적으로 임계값전압이 거의 변화되지 않는 불필요한 라이트 및 검증을 몇회나 거치지 않으면 않되어 라이트효율이 현저히 저하하는 경우가 있다. 최소의 라이트전압펄스폭을 트리밍가능하다면 프로세스변동에 의한 메모리셀의 특성의 차이를 플래시메모리칩과 같은 반도체집적회로칩 사이에 일치시키는 것 또는 최적화하는 것이 가능하게 된다. 즉, 메모리셀의 임계값전압의 시프트량은 라이트전압이 동일하더라도 프로세스변동 등에 의해서 미묘하게 다르다고 예상된다. 이와 같은 특성의 차이를 플래시메모리칩과 같은 반의 웨이퍼프로세스등의 검사공정에서 조정가능하게 하는 것은 고속라이트를 가능하게 하는 데에 있어서 중요하다.

또한, 메모리셀어레이의 형식에 따라서는 상기 펄스형상 전압의 최소값을 조정하거나 상기 펄스형상 전압의 점차증가율을 조정하는 트리밍수단을 채용할 수 있다.

상기 플래시메모리와 같은 반도체집적회로는 디지탈스틸카메라를 구성하기 위한 데이타처리시스템에 적용할 수 있다. 즉, 이 데이타처리시스템는 촬상수단, 상기 반도체집적회로 및 상기 촬상수단에 의해 얻어진 화상데이타를 상기 제1 동작모드에 의해 순차 상기 반도체집적회로에 저장시키는 지시를 인가함과 동시에 반도체집적회로에 제1 동작모드에 의해 저장된 화상데이타를 상기 촬상수단에 의한 촬상처리의 휴지기간을 이용해서 상기 제2 동작모드에 의해 다진데이타로 반도체집적회로에 리라이트시키는 모드제어수단을 포함한다.

상기 플래시메모리와 같은 반도체집적회로는 PC카드를 구성하기 위한 데이타처리장치에 적용할 수 있다. 즉, PC카드를 구성하기 위한 데이타처리장치는 상기 플래시메모리칩과 같은 반도체집적회로와 PC카드로의 외부전원의 공급시에는 상기 반도체집적회로에 대한 라이트동작을 상기 제1 동작모드로 하고, PC카드로의 외부전원의 차단에 호응해서 상기 반도체집적회로에 제1 동작모드에 의해 라이트되어 있는 데이타를 상기 제2 동작모드에 의해 다진 데이타로 반도체집적회로에 리라이트시키는 모드제어수단을 포함한다.

그와 같은 데이타처리시스템에 있어서는 플래시메모리와 같은 반도체집적회로의 불휘발성 메모리셀로의 데이타의 고속라이트를 실현할 수 있음과 동시에 유지된 데이타유지의 신뢰성을 높일 수 있다.

본 발명의 1예에 관한 플래시메모리의 각각의 특징적인 내용을 설명하기 전에 상기 플래시메모리의 구성을 「센스래치를 중심으로 한 플래시메모리의 구성」, 「AND형 메모리셀어레이」, 「메모리셀에 대한 전압인가형태」, 「플래시메모리의 칩구성」의 순으로 먼저 개략적으로 설명한다.

[1-1. 센스래치를 중심으로 한 플래시메모리의 구성]

도 53에는 플래시메모리의 구성이 센스래치와 프리차지회로를 주체로 도시되어 있다. (1) 및 (2)로 도시된 것은 메모리매트이다. 메모리매트(1), (2)는 전기적으로 리프로그램가능한 여러개의 메모리셀MC(대표적으로 1개 도시되어 있다)를 갖는다. 1개의 메모리셀은 컨트롤게이트, 플로텡게이트, 소오스 및 드레인을 갖고 전기적으로 리프로그램 가능한 1개의 트랜지스터(메모리셀 트랜지스터)에 의해서 구성된다. 메모리셀MC의 레이아웃구조는 특히 제한되지 않지만 소위 AND형으로 된다. AND형의 구성에서는 여러개의 상기 메모리셀트랜지스터가 그들에 공통의 소오스 및 드레인을 구성하는 각각의 확산층(반도체영역)을 거쳐서 병렬배치되고 드레인을 구성하는 확산층은 선택트랜지스터(10)을 거쳐서 비트선BLU에, 소오스를 구성하는 확산층은 선택트랜지스터(11)을 거쳐서 소오스선(12)에 결합되어 있다. AND형 메모리셀구조의 상세에 대해서는 다음에 설명한다. SiS는 선택트랜지스터(11)의 스위치제어신호, SiD는 선택트랜지스터(10)의 스위치제어신호이다. WL은 메모리셀MC의 컨트롤게이트에 결합되는 워드선이다.

도 53에서는 각각의 메모리매트에 포함되는 비트선 BLU, BLD를 대표적으로 각각 1개씩 도시하고 있다. 이것에 호응해서 좌우의 비트선 BLU, BLD에 공유되는 1개의 센스래치(3)이 대표적으로 도시되어 있다. 특히 제한되지 않지만 1개의 센스래치(3)에 따른 좌우의 비트선 BLU, BLD에 관한 구성은 상기 센스래치(3)를 중심으로 경면대칭구조로 된다. (4), (5)로 도시된 것은 비트선 BLU, BLD에 마련된 프리차지회로이다.

상기 센스래치(3)은 한쌍의 CMOS인버터로 이루어지는 스테이틱래치 즉 상호 한쪽의 CMOS인버터의 입력단자를 다른쪽의 CMOS인버터의 출력단자에 결합해서 이루어지는 회로에 의해서 구성되고, 한쪽의 CMOS인버터의 출력이 프리차지회로(4)를 거쳐서 비트선 BLU에, 다른쪽의 CMOS인버터의 출력이 프리차지회로(5)를 거쳐서 비트선 BLD에 결합되어 있다. 센스래치(3)의 동작전원은 SLP, SLN으로 된다. 센스래치(3)은 컬럼선택게이트 트랜지스터(6), (7)에서 공급되는 라이트데이타를 래치하거나 또는, 리드 또는 검증동작에 있어서 세트MOS트랜지스터(43), (53)의 상태에 따라 초기데이타를 래치 또는 좌우의 비트선 BLU, BLD의 상태에 따른 센스동작 등을 실행한다.

상기 프리차지회로(4)((5))은 비트선 BLU(BLD)와 센스래치(3)을 연결하는 신호전달경로의 도중에 개재된 전송MOS트랜지스터(40)((50))을 갖고, 이 MOS트랜지스터(40)((50))을 사이에 두고 센스래치(3)의 입출력단자에 게이트가 결합된 피드백MOS트랜지스터(41)((51))과 상기 전송MOS트랜지스터(40)((50))을 사이에 두고 비트선BLU(BLD)에 소오스가 결합된 MOS트랜지스터(42)((52))가 직렬배치되고, 피드백MOS트랜지스터(41)((51))의 드레인에는 전압UPC가 공급된다.

상기 MOS트랜지스터(41)(51)은 MOS트랜지스터(40)((50))이 오프상태일 때 센스래치(3)의 입출력단자의 레벨에 따라서 스위치제어된다. 트랜지스터(42)((52))는 신호PCU(PCD)의 레벨에 따라서 컨덕턴스제어되고, 그것에 따른 에벨을 전압UPC에 따라서 비트선 BLU(BLD)에 공급한다.

상기 프리차지회로(4), (5)는 리드, 소거검증 및 라이트검증동작전에 비트선 BLU, BLD의 레벨을 바람직한 레벨로 프리차지한다. MOS트랜지스터(4A)(5A)는 센스래치(3)을 위한 기준레벨을 비트선 BLU, BLD에 공급하기 위한 트랜지스터이다.

도 53에 있어서, (8), (9)로 도시된 것은 라이트/소거상태를 판정하기 위한 MOS트랜지스터이다. 상기 MOS트랜지스터(8)(9)는 그의 게이트가 대응하는 비트선에, 그의 소오스가 접지전위에 결합된다. 도 53에 대표적으로 도시된 1개의 센스래치(3)을 중심으로 한 비트선 BLU, BLD에 관한 구성은 실제로는 다수 존재되어 있다. 센스래치(3)을 사이에 두고 도 53의 좌측의 트랜지스터(8)의 드레인은 모두 공통접속되고, 비트선 BLU로 대표되는 좌측의 비트선의 상태(레벨)에 따른 전류ECU를 발생한다. 마찬가지로, 센스래치(3)을 사이에 두고 도 53의 우측의 트랜지스터(9)의 드레인도 모두 공통접속되고, 비트선 BLD로 대표되는 우측의 비트선의 상태(레벨)에 따른 전류ECD를 발생한다. 특히 도지하지 않지만 전류ECU(ECD)의 변화에 따라서 센스래치(3)의 좌(우)측의 모든 비트선 BLU(BLD)의 상태가 동일상태로 되었는지를 검출하는 전류센스형의 앰프가 마련되어 있다. 이 앰프는 소거검증 또는 라이트검증의 대상으로 되는 모든 메모리셀이 소정의 임계값전압으로 되었는지를 검출하는 데에 사용된다.

또한, 본 명세서에 첨부된 도면에 있어서 P채널형 MOS트랜지스터는 그의 기체게이트(basic gate)에 화살표를 붙여서 N채널형 MOS트랜지스터와 구별해서 도시한다.

도 54에는 상기 메모리매트(1)의 상세 및 그의 X계 선택회로의 1예가 도시된다. 예를 들면 메모리매트(1)은 128개의 워드선WL(0)~WL(127)을 1단위로 하는 여러개의 블럭으로 분할되고, 각각의 블럭에 있어서 선택MOS트랜지스터(11)은 공통의 제어신호SiS에 의해 스위치제어되고, 선택MOS트랜지스터(10)은 공통의 선택신호SiD에 의해서 스위치제어된다. 도시하지 않지만 상기 메모리매트(2)도 상기와 마찬가지로 구성된다. X계 선택회로는 메인디코더(17), 게이트디코더(18) 및 서브디코더(19)에 의해 구성된다. 서브디코더(19)는 쌍방의 메모리매트(1), (2)마다 마련되고 워드선과 1대 대응되는 드라이버DRV를 구비한다. 드라이버DRV의 동작전원은 블럭단위로 메인디코더(17)에서 공급된다. 메인디코더(17)은 그것에 공급되는 어드레스신호에 따라서 배타적으로 하나의 블럭에 대응되는 상기 드라이버DRV에 동작전원을 공급한다. 이것과 함께 드라이버DRV에 동작전원을 공급할 블럭의 선택MOS트랜지스터(11), (10)을 온상태로 제어한다. 게이트디코더(18)은 그것에 공급되는 어드레스신호에 따라서 각 블럭에서 1개의 워드선을 선택하는 선택신호를 상기 서브디코더(19)의 드라이버로 공급된다. 이 X계 선택회로에 의하면, 1개의 블럭을 선택하고 선택된 블럭중 1개의 워드선을 선택레벨로 구동할 수 있다. 그 때의 구동레벨은 메인디코더(17)의 출력회로의 동작전원에 의해서 결정된다. 메모리매트(2)의 X계 선택회로도 상기와 마찬가지로 구성되어 있다.

상기 메모리매트(1), (2)의 X계 선택회로는 배타적으로 어느 한쪽이 선택 동작된다. 예를 들면, 외부에서 공급되는 어드레스신호의 최하위비트 또는 최상위비트에 따라서 메모리매트(1)의 메인디코더(17) 도는 메모리매트(2)의 메인디코더(17)의 어느 한쪽이 동작가능하게 된다.

[1-2. AND형 메모리셀어레이]

도 55에는 상술한 AND형 메모리셀의 레이아웃구성예가 도시된다. 동일 도면에 도시된 메모리셀은 2층의 금속배선층을 사용하는 프로세스에 의해서 형성되는 구조로 되고, 메모리셀MC 및 선택MOS트랜지스터(10), (11)은 병렬된 종방향의 확산층과 횡방향으로 연장된 폴리실리콘 등으로 이루어지는 컨트롤게이트와의 교차위치에 형성되어 있다. 플래시메모리의 메모리셀MC는 예를 들면 P형 기판상에 구성된 N채널형 MOS트랜지스터로 된다. 이 메모리셀MC는 플로팅게이트내의 전하가 유/무에 따라 정보를 유지하는 것이 가능하다. 예를 들면 플로팅게이트내에 전하가 주입되면 메모리셀의 임계값전압은 상승한다. 컨트롤게이트에 인가하는 전압값 이상으로 임계값전압을 승압하는 것에 의해 메모리전류는 흐르지 않게 된다. 도, 플로팅게이트에서 전하를 방출하는 것에 의해서 그의 임계값전압은 전하된다. 컨트롤게이트에 인가되는 전압값보다 임계값전압이 낮게 되는 것에 의해 메모리전류가 흐르게 된다. 예를 들면 전류가 흐르는 상태를 0 정보유지상태(예를 들면 라이트상태), 전류가 흐르지 않는 상태를 1 정보유지상태(예를 들면 소거상태)로 할당하는 것이 가능하게 된다. 이것은 정의상의 것이므로 역의 정의를 부여해도 아무런 문제는 없다.

본 명세서에서 1예로서 설명하고 있는 플래시메모리의 메모리셀는 AND형이지만, 메모리셀구조는 그것에 한정되는 것이 아니고 도 56에 도시되는 NAND형, 도 57에 도시되는 NOR형, 도 58에 도시되는 DINOR형 등의 다른 구조를 채용하는 것도 가능하다. 그중 어느 하나의 구조이더라도 플래시메모리의 메모리셀은 기본적으로는 모드 동일구성을 구비하고 있지만, 도 55~도 58에 도시된 바와 같이 어레이형상으로 배치했을 때 각각 특징이 나타난다. NOR형은 메모리마다 비트선(금속배선층)과의 접촉이 필요하기 때문에 점유면적을 작게하는 것이 곤란하지만, NAND형, DINOR형, AND형에서는 비트선과의 접촉을 블럭마다 배치하면 되므로, 점유면적의 저감을 도모할 수 있다.

[1-3. 메모리셀에 대한 전압인가형태]

도 59에는 메모리동작에 따라서 메모리셀MC에 인가할 전압상태의 1예가 도시된다. 메모리동작은 리드(read), 라이트(program) 및 소거(erase)로 크게 구별된다. 라이트검증 및 소거검증은 리드와 실질적으로 동일하다. Vg는 컨트롤게이트에 인가되는 전압(컨트롤게이트전압), Vd는 드레인에 인가되는 전압(드레인전압), Vs는 소오스에 인가되는 전압(소오스전압)을 의미한다.

리드동작에서는 컨트롤게이트에 리드전위(Vcc)가 인가되고 이것에 의해 메모리셀에 전류가 흐르는지 흐르지 않는지에 따라서 메모리셀의 기억데이타가 판전된다. 리드동작을 도 53의 구성에 따라서 설명한다. 예를 들면, 메모리매트(1)(MATU)에 포함되는 메모리셀MC에 대해서 리드를 실행하는 경우, 비선택메모리매트(2)(MATD)측의 세트MOS트랜지스터(53)을 온상태로 해서 센스래치(3)을 활성화하고, 상기 센스래치(3)의 비트선 BLU측에 하이레벨을 래치시킨다. 그리고, RPCU를 1V+Vth로 제어해서 비트선 BLU를 1V로 프리차지한다. 한편, 비선택배트(2)측에서는 RPCD를 0.5V+Vth로 제어해서 비트선 BLU를 0.5V로 프리차지한다. 0.5V는 센스래치(3)에 의한 센스동작에 있어서의 기준레벨로 된다. 워드선 선택동작후, 전송 MOS트랜지스터(40), (50)이 온되고, 이 때 센스래치(3)은 비트선 BLU의 레벨이 0.5V보다 높은지 낮은지를 검지해서 메모리셀MC로부터의 리드데이타를 래치한다.

소거에 있어서는 컨트롤게이트에 정전압(12V)를 인가하여 메모리셀의 드레인 및 소오스에 부전압(-4V)을 인가한다. 이것에의해 플로팅게이트내에 터널효과를 사용해서 전하를 주입하는 것이 가능하게 된다. 그 결과, 메모리셀MC의 임계값전압이 상승한다. 예를 들면, 소거동작은 상기 전압인가상태를 간헐적으로 실행하고 메모리셀의 임계값전압이 소거검증을 위한 워드선전위를 초가할 때까지 실행한다. 도 54의 구성에 있어서 소거는 예를 들면 워드선단위로 실행된다. 소거대상으로 되는 워드선을 포함하는 블럭의 메모리셀에는 선택MOS트랜지스터(10), (11)을 거쳐서 각각 동일한 드레인전압과 소오스전압이 인가되게 된다. 따라서, 선택블럭에 포함되는 비선택메모리셀에는 Vg=0V, Vd=Vs=-4V가 인가되게 된다. 비선택블럭의 선택MOS트랜지스터(10), (11)은 오프상태로 되기 때문에 비선택블럭에 포함되는 메모리셀의 드레인과 소오스는 플로팅 즉 오픈(open)으로 되고 컨트롤게이트전압은 0V로 된다. 소거 검증은 검증을 위한 워드선 전압이 다를 뿐 상기 리드동작과 실질적으로 동일하다.

라이트에 있어서서는 컨트롤게이트에 부전위(-10V)를 인가하고 드레인에는 정전압(4V)를 인가하고 소오스는 플로팅으로 된다. 라이트대상 메모리셀과 워드선을 공유하는 라이트비대상 메모리셀의 드레인에는 0V가 인가된다. 이것에 의해 드레인에 정전압이 인가된 메모리셀만 전하의 방출이 실행된다. 그 결과, 메모리셀의 임계값전압은 감소한다. 라이트동작은 원하는 메모리셀의 임계값전압이 라이트검증을 위한 워드선전위보다 낮아질 때까지 실행된다. 라이트동작을 도 53의 구성에 따라서 설명하면 상기 컬럼선택에이트(6), (7)에서 입력된 라이트데이타가 센스래치(3)에 래치된 후, PCU 및 PCD를 하이레벨로 제어하고, 이것에 의해서 센스래치(3)의 하이레벨로 프리차지된다. 그리고, 전송MOS트랜지스터(40), (50)을 온으로 하는 것에 의해 하이레벨로 프리차지되어 있는 비트선 BLU에 라이트용 드레인전압이 센스래치(3)에서 공급된다. 비트선을 메모리셀MC의 드레인에 접속하는 선택MOS트랜지스터(10)은 신호SiD에 의해 라이트비선택 매트측에서는 모두 컷오프상태로 되어 있다. 이것에 의해 라이트선택 매트측에서 라이트전압이 인가된 컨트롤게이트에 접속하는 메모리셀중 비트선에 라이트전압이 공급된 메모리셀의 임계값전압이 저하된다. 이 후의 라이트검증동작도 상기 리드와 마찬가지로 실행된다.

[1-4. 플래시메모리의 칩구성]

도 60에는 상기 플래시메모리의 전체적인 구성을 블럭도로 도시한다. 동일 도면에 도시되는 플래시메모리는 특히 제한되지 않지만, 공지의 반도체집적회로제조기술에 의해서 단결정실리콘과 같은 1개의 반도체기판에 형성되어 있다.

도 60에 있어서, MATU로 도시되는 것은 상기 메모리매트(1)을 구성하고 MATD로 도시되는 것은 상기 메모리매트(2)를 구성한다. 각 메모리매트(1), (2)에 있어서 1개의 워드선 부하용량을 분산시키기 위해 동일 어드레스에 배치되는 워드선 부하용량을 분산시키기 위해 동일 어드레스에 배치되는 워드선은 2분할되고, 각각에 서브디코터(19)가 할당되어 있다. 특히 제한되지 않지만, 이 플래시메모리는 디스크장치호환의 ATA파일메모리에 적용해서 유효한 플래시메모리로 된다. 동일 어드레스에 배치되는 워드선은 (2048+128)×2비트의 메모리셀을 갖고, 그것은 512바이트의 섹터와 16바이트의 섹터관리영역에 대응된다. 그 중의 16바이트분은 용장용으로 되어 있다.

도 60에 있어서, (60)으로 도시되는 것은 컬럼계 회로이다. 이 컬럼계 회로(60)은 상기 센스래치(3), 프리차지회로(4), (5), 컬럼선택게이트(6), (7) 등의 도 53에 도시한 컬럼계회로, 그리고 컬럼선택게이트를 스위치제어하기 위한 컬럼디코더를 포함하는 회로블럭으로 된다. 컬럼선택게이트(6), (7)은 각각 8쌍의 공통데이타선(61)과 인터페이스되고, 컬럼디코더는 8쌍의 공통데이타선(61)과 비트선 BLU, BLD의 도통을 컬럼어드레스신호 등에 따라서 제어한다. 공통데이타선(61)은 입출력전환회로(62)를 거쳐서 메인앰프(MA)(63) 및 입출력버퍼(64)에 결합된다. 입출력버퍼(64)는 본딩패드와 같은 외부접속전극(I/O)를 거쳐서 외부와 인터페이스된다.

상기 입출력버퍼(64)는 메모리데이타의 입출력, 어드레스데이타의 입력 및 명령데이타의 입력에 겸용된다. 메모리셀로의 라이트데이타는 입출력전환회로(62)를 거쳐서 공통데이타선(61)로 공급된다. 메모리매트로부터의 리드데이타는 입출력전환회로(62)를 거쳐서 메인앰프(63)으로 공급되고, 그곳에서 증폭되어 입출력버퍼(64)에 인가된다.

입출력버퍼(64)에 인가된 어드레스데이타는 어드레스카운터(65)로 공급되고, 어드레스발생기(66)을 거쳐서 메인디코더(17), 게이트디코더(18) 및 컬럼디코더 등으로 공급된다. 특히, 제한되지 않지만 어드레스카운터(65)는 초기값이 어드레스데이타로서 프리세트되고, 명령으로서 플래시메모리에 지시되는 동작모드에 따라 순차 증가 등이 실행된다. 증가 등이 실행된 어드레스는 어드레스발생기(66)에서 출력된다. 메모리매트(1), (2)는 데이타선에 16바이트 배치된 예비비트를 갖고 용장휴즈회로(67)의 프로그램상태에 따라서 구제회로(68)이 결함비트의 어드레스를 용장어드레스로 치환해서 어드레스발생기(66)에 인가하고, 이것에 의해 결합비트가 예비비트로 치환된다. 어드레스발생기(66)는 그의 입력에 따라서 내부 상보어드레스신호를 형성하고 어드레스신호를 메인디코더(17), 게이트디코더(18) 및 컬럼디코더 등으로 할당한다.

(86)으로 나타내는 것은 상태레지스터 및 테스트계회로로서 플래시메모리의 내부상태를 입출력버퍼(64)를 거쳐서 외부로 출력가능하게 되며, 또 버퍼(87)을 거쳐서 레디(ready)/비지(busy) 상태를 외부로 출력시킨다.

외부에서 직렬클럭SC가 공급되는 데이타입출력 제어회로(70)는 상기 메인앰프(63), 입출력전환회로(62) 및 어드레스카운터(65)와 상기 입출력버퍼(64) 사이에서의 입출력을 직렬클럭SC와 동기화시킨다.

제어신호입력버퍼(71)에는 외부제어신호가 공급된다. 외부제어신호는 플래시메모리로의 정보입력을 지시는 라이트인에이블신호WEB, 플래시메모리의 동작을 지시하는 칩인에이블신호CEB, 플래시메모리의 정보출력을 지시하는 출력인에이블신호OEB, 플래시메모리에 공급될 정보가 명령인지 데이타인지를 지시하는 신호CED 및 리세트신호RESB로 된다. 플래시메모리의 내부동작은 클럭발생기(72)에서 출력되는 클럭신호와 동기된다.

입출력버퍼(64)에서 공급되는 명령은 명령디코더(73)으로 공급된다. 명령은 메모리셀에 대한 리드 고정밀도 라이트 및 초벌 라이트(프로그램) 및 소거 등에 관한 명령이다. 프로그램 및 소거명령이 지시하는 내용에는 검증도 포함한다. 명령에 따라서 내부제어는 소위 마이크로프로그램제어와 유사한 제어발식으로 된다. 즉, ROM은 명령에 따른 처리를 규정하기 위한 제어코드(상태정보)의 계열을 명령마다 보유하고 있다. 명령디코더(73)에 의한 명령의 복호결과는 그의 명령에 대응되는 제어코드계열의 ROM(75)내의 선두어드레스로 된다.

이 명령해독결과가 ROM(75)에 인가되는 것에 의해 그의 명령에 대응되는 제어코드계열의 선두 제어코드가 ROM(75)에서 리드된다. 리드된 제어코드는 ROM디코더(76)에 의해 복호되고 라이트소거 판정회로(80), 직접게제어회로(81) 및 전원제어회로(82)로 동작제어신호를 공급한다. 제어코드계열의 제2번째 이후의 제어코드의 지정은 상기 선두 제어코드의 ROM어드레스에 따라서 ROM제어계회로(74)가 실행한다. 제어코드의 실행순서를 조건분기시키거나 하는 것을 고려하는 경우에는 마이크로프로그램과 마찬가지로 제어코드에 다음의 제어코드의 ROM어드레스를 보유시키도록 해도 좋다.

상기 전원제어회로(82)는 리드, 프로그램 민 소거의 동작이 필요한 각종회로의 동작전원의 공급제어를 실행한다. 동작전원은 예를 들면 실리콘의 밴드갭 등에 따라서 기준전압을 발생하는 기준전압 발생회로(85), 이 기준전압 발생회로(85)에서 형성된 기준전압을 사용해서 -10V 등의 전원을 생성하는 차지펌프회로(84), 그리고 메인디코더 등의 각종회로의 동작전원을 리드, 소거, 프로그램 등의 동작에 따라 전환하는 전원전환회로(83)에 의해서 형성된다. 라이트소거 판정회로(80)은 도 53에서 설명한 ECU, ECD에 따라서 라이트동작이나 소거동작의 완료를 판정하는 회로이다. 판정결과는 ROM제어계회로(74)로 공급되고 일련의 라이트동작 또는 소거동작의 다음의 제어스텝에서의 제어내용에 반영된다. 직접계제어회로(81)은 워드선 선택타이밍이나 컬럼선택타이밍을 제어한다.

상기 ROM디코더(76)에서 복호된 제어정보가 라이트소거 판정회로(80), 직접게제어회로(81) 및 전원제어회로(82) 등으로 공급되는 것에 의해서 실현되는 동작은 이하에 설명하는 동작모드에 따른 라이트동작이나 리라이트 동작 등을 실현하기 위한 제어동작을 포함하는 것으로 된다. 이와 같은 제어를 하드와이어드로직에 의해서 실현하는 것도 가능하다.

다음에, 개략적인 구성이 명확하게 된 상기 플래시메모리를 기본으로 해서 몇 개의 특징적인 내용을 갖는 플래시메모리에 대해서 설명한다.

[2. 초벌 라이트모드와 고정밀도 라이트모드]

도 1에 도시된 플래시메모리FMRY1은 초벌 라이트모드와 고정밀도 라이트모드를 갖는다. 즉, 이 플래시메모리FMRY1은 라이트펄스의 1펄스당의 임계값전압의 변화량이 다른 동작모드를 갖는다.

라이트동작에서는 상술한 바와 같은 라이트전압이 라이트대상 메모리셀에 인가되지만, 라이트상태의 메모리셀의 임계값전압을 비교적 고정밀도로 결정하기 위해 또는 라이트상태의 메모리셀의 임계값전압의 편차를 작게 억제하기 위해 메모리셀의 임계값전압이 소정의 임계값전압에 도달하기 까지 라이트펄스에의해서 규정되는 시간(하이레벨기간)마다 라이트전압을 선택된 워드선에 인가해 간다. 당연히, 라이트전압을 인가할 때마다 검증이 실행된다. 1회의 라이트에 의해 메모리셀의 임계값전압의 변화량이 거의 일정하게 되도록 상기 라이트펄스폭은 도 43a에 도시된 바와 같이 라이트워드선전압의 전압값이 일정하게 워드선에 공급되는 경우 순차 길게 된다. 도 43b와 같이 라이트펄스폭을 일정하게 하는 경우에는 라이트워드선전압을 순차 높게 한다. 도 43c에 도시된 바와 같이 라이트전압과 라이트펄스폭의 쌍방을 변화시키는 것고 가능하다.

도 43a에 있어서 워드선전압 V는 -13V로 하고 펄스폭은 T1에서 800ns, T2에서 960ns, T3에서 1152ns로 변화한다. 도 43b에 있어서 펄스폭T는 800ns로 하고, 워드선전압은 V1에서 -9V, V2에서 -11V, V3에서 -13V로 변화한다. 도 43c에 있어서 펄스폭 T1~T3는 도 43a에서 도시된 바와 같이 변화하고 워드선 전압 V1~V3은 도 43b에 도시된 바와 같이 변화한다.

예를 들면, 도 1의 플래시메모리FMRY1은 예를 들면 도 43a에 대응되도록 라이트워드선전압을 일정하게 해서 라이트펄스폭(시간)을 순차 증가시키도록 하는 것이다. 그래서, 라이트 1펄스당의 메모리셀 임계값전압의 변화량이 △Vth1(0.4V)인 제1 라이트모드(초벌 라이트)를 위한 제1 라이트전압인가용 펄스열발생회로(100)로 임계값전압변화량이 △Vth2(0.2V)의 제2 라이트모드(고정밀도 라이트)를 위한 제2 라이트전압인가용 펄스열발생회로(101)을 구비한다. 라이트펄스와 라이트펄스 사이에 임계값전압의 검증동작이 실행되게 된다.

도 2a, 도 2b에는 제1 라이트와 제2 라이트의 특성이 도시되어 있다. 본 명세서에 있어서 시간축의 스케일은 모두 로그로 된다. 상술한 바와 같이, 라이트펄스폭은 라이트동작이 진행함과 동시에 각각 길게 된다.

도 2c, 도 2d에는 제1 라이트와 제2 라이트에 의한 메모리셀MC의 임계값분포가 도시된다.

도 2c에 있어서 메모리셀의 임계값전압이 Vt1(5V)~Vt2(3.3V)의 영역에 있을 때에 그의 메모레셀은 소거상태로 되고, Vt3(2V)~Vt4(1.4V)의 영역에 있을 때에 그의 메모리셀은 라이트상태로 된다. 도 2d에 있어서 메모리셀의 임계값전압이 Vt5(4.8V)~Vt6(3.1V)의 영역에 있을 때에 그의 메모리셀은 소거상태로 되고, Vt7(1.8V)~Vt8(1.4V)의 영역에 있을 때에 그의 메모리셀은 라이트상태로 된다.

이 때, 소거상태의 최저임게값Vt2 또는 Vt6과 라이트상태의 최고임계값Vt3 또는 Vt7과의 전압차(셀윈도우)를 고정시켜 고려한 경우, 메모리셀MC의 임계값전압을 변화시키는 데에 필요한 펄스의 수는 △Vth1의 경우쪽이 △Vth2의 경우보다 적다. 이 때문에, 제1라이트전압인가용 펄스열발생회로(임계값의 변화량△Vth1)(100)을 사용한 경우의 검증회수는 제2라이트전압인가용 펄스열발생회로(임계값의 변화량△Vth2)(101)을 사용한 경우보다 적어진다. 라이트시간은 메모리셀 그 자체의 임계값전압을 변화시키는 시간과 검증을 실행하는 시간등의 오버헤드시간의 합으로 된다. 따라서, 검증회수가 적은 쪽이 오버헤드시간이 적으므로 라이트시간은 짧아진다.

상기 제1 및 제2 라이트전압인가용 펄스열발생회로(100), (101)은 특히 도시하지 않지만 캐리전달형의 2진 카운터를 사용하고, 이것에 프리세트한 데이타의 계수결과가 전체비트 1로 되기 까지의 시간에 의해서 펄스폭을 제어할 수 있다. 이 때, 제1 및 제2 라이트전압인가용 펄스열발생회로(100), (101)은 각각 별개의 하드웨어에 의해서 구성해도 좋지만 제1 및 제2라이트를 병렬적으로 실행할 필요가 없는 경우에는 그와 같은 2진 카운터는 공통화할 수 있어 동작 모드에 따라 순차설정하는 프리세트데이타의 감소폭을 서로 다르게 제어하면 좋다. 그의 구성을 도 60의 구성과 대응시키면 상기 프리세트데이타는 ROM디코더(76)에서 출력된다. 프리세트데이타의 값은 명령디코더(73)이 명령을 해독해서 판정하는 제 라이트모드 또는 제2 라이트모드에 따라서 결정된다. 상기 제2진 카운터는 전원제어회로(82)에 포함되고 여기서 생성된 라이트펄스에 따라서 전원전환회로(83)이 라이트펄스에 의해서 규정되는 시간마다 라이트워드선전압을 X계 선택회로에 인가한다.

플래시메모리FMRY1은 제1 라이트전압인가용 펄스열발생회로(제1 펄스열발생수단이라고도 한다)(100)에 의한 라이트시에 사용하는 제1 검증전압 발생회로(102), 제2 라이트전압인가용 펄스발생회로(제2 펄스열 발생수단이라고도 한다)(101)에 의한 라이트시에 사용하는 제2 검증전압발생회로(103)을 갖는다. 어느 것을 사용할 것인지는 명령이 제1 라이트모드를 지정하기 위한 것인지 2 라이트모드를 지정하기 위한 것인지에 따라서 전환회로(104)는 스위치 S1, S2의 전환제어를 실행한다. 스위치에 의해 X계 선택회로에 접속된 라이트전압 발생회로는 동작모드에 따라서 X계 선택회로로 워드선 구동전압을 공급한다.

또, 플래시메모리FMRY1은 소거모드에 의해 소거전압을 인가하는 소거전압인가회로(107) 및 소거되었는지의 여부를 검증하기 위한 소거검증전압 발생회로(108)도 갖는다. 이들 회로는 전환회로(104)에 의해 스위치S3이 ON되는 것에 의해 X계 선택회로에 접속된다.

도 2c, 도 2d에 도시한 바와 같이 임계값분포는 Vt3~Vt4로 되고, 이것은 △Vth2의 경우의 라이트상태의 임계값분포인 Vt7~Vt8보다 커지므로 제1 라이트에 이용하는 검증전압과 제2 라이트에 이용하는 검증전압을 분리하는 쪽이 유리하기 때문이다. 메모리셀MC의 특성 또는 셀윈도우의 전압에 따라서는 분리하지 않아도 좋은 경우도 있다.

특히, 상기와 같이 검증전압을 제1 라이트와 제2 라이트로 분리하는 경우, 감소하는 것을 회피하기 위해서는 라이트시의 검증전압을 Vt3(제1 검증전압)Vt7(제2 검증전압)으로 설정하는 것이 바람직하다. 도 60의 구성에 대응시키면 그와 같은 제1 및 제2 라이트검증전압은 차지펌프회로(84)에 의해서 형성되고 그 중 어느 하나의 라이트검증전압을 사용할지는 제1 라이트명령 또는 제2 라이트명령의 해독결과에 따라 ROM디코더(76)에서 지시되고, 그에 따라서 전원전환회로(83)이 실행한다.

특히 제한되지 않지만 소거동작에 대해서도 소거펄스를 사용해서 단계적으로 메모리셀의 임계값전압을 승압해 갖는 동작이 실행되지만, 그 경우에 있어서의 소거펄스의 1펄스당의 임계값전압변화량은 라이트동작모드와 같은 선택은 실행되지 않는다. 제1 라이트모드의 소거동작에서는 Vt2로 되는 소거검증전위가 워드선에 인가된다. 또, 제2 라이트모드의 소거동작에서는 Vt6으로 되는 소거검증전위가 워드선에 인가된다. 이것은 통상의 라이트가 제1 라이트모드에 의해 실행되고, 그 후의 리라이트시에는 제2 라이트모드에 의해 라이트가 실행되기 때문에 그와 같은 제어가 가능하게 된다. 즉, 동일 워드상에 리라이트하기 위해서는 그의 워드선의 메모리셀을 한번 소거상태로 할 필요가 있다. 이 때, 소거검증전위를 변경해서 그의 임계값전압분포를 Vt5~Vt6으로 되도록 제어한다.

이러한 점에서 정보유지시의 플로팅게이트와 반도체기판의 전계는 제2 라이트모드를 거친 쪽이 작고 정보유지시간은 길다. 즉, 기억정보의 유지성능 또는 유지기간은 제2 라이트모드를 거친 쪽이 우수하다고 말할 수 있다.

리드동작시에 있어서의 워드선선택레벨은 셀윈도우의 폭, Vt3과 Vt7의 차이, Vt2와 Vt6의 차이 등을 고려해서 공통화하는 것도 가능하다. 제1 라이트모드와 제2 라이트모드가 적용되는 메모리영역이 물리적으로 나뉘어 있는 경우에는 리드동작의 워드선선택레벨을 상기 영역마다 최적하게 다르게 해도 좋다.

도 3에는 상기 제1 라이트모드 및 제2 라이트모드에 있어서의 라이트동작의 1예의 흐름도가 도시된다. 즉, 라이트명령이 입력되면 명령디코더(73)에서 그의 명령이 복호되고, 제1 라이트모드인지 제2 라이트모드인지가 판정된다. ROM디코더(76)의 복호신호에 의해서 라이트펄스시간의 증분값(△t1, △t2) 및 워드선에 인가되는 검증전압(Vt3, Vt7)이 결정된다. 제1 라이트모드에서는 라이트펄스시간의 증분값이 △t1, 검증전압이 Vt3으로 된다. 제2 라이트모드에서는 라이트펄스시간의 증분값이 △t2, 검증전압이 Vt7로 된다. 검증전압Vt3, Vt7은 도 2c, 도 2d에서 설명한 바와 같다. 라이트펄스시간의 증분값△t1, △t2에 대해서는 △t1△t2로 되고 제1 라이트모드에 있어서의 1라이트펄스기간에 있어서의 임계값전압의 변화량은 제3 라이트모드의 그것보다 크게 되어 있다. 그 밖의 동작은 제1 및 제2 라이트동작 상호간에 동일하다. 이 점에서도 명확한 바와 같이, 라이트모드가 2종류이더라도 그것에 의해서 증대하게 되는 물리적인 회로규모는 매우 적다는 것을 이해할 수 있을 것이다. 상술한 바와 같이, 라이트펄스시간의 증분값은 이것을 발생하는 카운터값을 라이트모드에 따라 변화시키면 좋다. 또, 검증전압은 하나의 전압발생회로의 여러개의 전압출력노드의 전압중에서 하나를 선택하는 스위치S1. S2의 온 오프에 의해 선택제어할 수 있다. 또는, 전압발생회로의 발생전압 그 자체를 변경하여 제어해도 좋다.

상기와 같이 제1 라이트모드에 의한 라이트동작은 제2라이트모드에 비해 빠르지만, 라이트된 데이타의 신뢰성(데이타유지기간)이라는 점에서는 제2라이트모드쪽이 우수하다. 이것을 고려했을 때, 도 1의 플래시메모리FMRY1은 제1 라이트전압인가용 펄스열발생회로(100)에서 라이트한 데이타를 제2 라이트전압인가용 펄스열발생회로(101)을 사용해서 리라이트하기 위한 제어수단(리라이트 제어수단)(105)을 갖는다. 즉, 라이트시간이 짧은 제1 라이트모드에 의해 라이트한 후 임계값전압의 분포를 좁게 할 수 있는 제2 라이트모드에 의해 리라이트한다. 리라이트는 메모리셀MC에서 데이타를 리드하고 이것은 센스래치(3)에 반전하여 저장하고 이것에 따라서 제2 라이트모드에 의해 라이트를 실행하면 좋다.

도 4에는 리라이트동작의 1예의 흐름도가도시된다. 제1 라이트모드에서는 라이트데이타가 로드되고 그것이 센스래치(3)에 래치된다. 최초의 라이트펄스폭은 t1으로 된다. 검증전압은 상기 Vt3으로 된다. 검증이 OK로 될때가지 △t1씩 펄스폭을 길게 해서 라이트펄스를 갱신하면서 라이트, 검증을 반복한다. △t1은 메모리셀MC의 임계값전압과 log표시의 라이트시간의 관계에 있어서 임계값전압의 변화량 △Vth1이 1회의 라이트펄스당 일정하게 되도록 설정된다. 이것에 의해서 고속으로 라이트동작을 완료할 수 있다.

리라이트모드는 제1 라이트모드에 의해 라이트된 데이타를 제2라이트모드에 의해 리라이트하는 동작모드이다. 리라이트모드에서는 제1 라이트모드에 의해 라이트된 데이타를 센스래치(3)으로 리드한다. 이것은 통상 리드동작과 동일하다. 통상의 리드를 실행해서 센스래치(3)에서 증폭되어 이것에 래치된 데이타는 라이트에 있어서는 역의 전압으로 되어 있으므로 반전할 필요가 있다. 최초의 라이트펄스폭은 t1으로 된다. 검증전압은 Vt7로 된다. 검증이 OK로 될 때까지 △t2씩 펄스폭을 길게 해서 라이트펄스를 반복해서 인가한다. △t2는 메모리셀의 임계값전압과 log표시의 라이트시간의 관계에 있어서 임계값전압의 변화량 △Vth2가 1회의 라이트펄스당 일정하게 되도록 설정된다. Vt3Vt7, △Vth△Vth2이므로, 제1 라이트보다 저속으로 되지만 유지시는 전계는 작고 데이타유지시간이 길어져서 라이트된 데이타유지의 신뢰성이 향상된다.

도 1에 도시된 상기 전환회로(104), 스위치S1, S2, S3, 리프로그램제어회로(106), 리라이트제어회로(105)는 도 60의 명령디코더(73), ROM제어계회로(74), ROM(75), ROM디코더(76), 라이트소거판정회로(80), 전원전환회로(83), 전원제어회로(82) 등에 의해서 구성되게 된다. 또, 소거전압 발생회로(107) 및 소거검증 전압 발생회로(108)은 차지펌프회호(84)에 의해서 구성된다.

도 5에는 라이트펄스폭을 일정하게 해서 라이트워드선전압을 절대값적으로순차 높게 해서 라이트를 실행하는 형식의 플래시메모리에 제1 라이트모드와 제2 라이트모드를 적용한 경우의 블럭도가 도시된다.

도 5에 도시된 플래시메모리FMRY2도 초벌 라이트모드(제1 라이트모드)와 고정밀도 라이트모드(제2 라이트모드)를 갖고, 그들은 라이트펄스의 1펄스당의 임계값전압의 변화량이 다른 동작모드로 된다. 도 1과의 차이점은 도 43b와 같이 라이트펄스폭을 일정하게 해서 라이트워드선전압을 절대값적으로 순차높게 해서 라이트를 실행하는 것이다. 그래서, 라이트1펄스당 메모리셀임계값전압의 변화량이 △Vth1인 제1 라이트(초벌 라이트)를 위한 제1 라이트전압 발생회로(120)과 임계값전압변화량이 △Vth2인 제2 라이트(고정밀도 라이트)를 위한 제2라이트전압 발생회로(고정밀도 라이트)(121)을 구비한다.

도 6a, 도 6b에는 제1 라이트와 제2 라이트특성이 도시되어 있다. 상술한 바와 같이 개개의 라이트펄스폭(라이트시간)은 일정하고 라이트동작이 진행함에 따라 라이트전압이 점증(점차 증가)된다.

도 6c, 도 6d에는 제1 라이트와 제2 라이트에 의한 메모리셀MC의 임계값 분포가 도시된다.

이 플래시메모리FMRY2도 도 1의 경우와 마찬가지로 제1 펄스열 발생회로에 의한 라이트동작시에 사용하는 제1검증전압 발생회로(102), 제2펄스열 발생회로에 의한 라이트동작시에 사용하는 제2 검증전압 발생회로(103)을 갖는다. 그들은 상술한 바와 같이, 명령에 의해서 지정된 라이트모드에 따라 전환회로(104)에 의해 전환된다.

이 플래시메모리FMRY2의 경우, 도 3 및 도 4에서 설명한 흐름도에 있어서, 라이트펄스시간의 증분을 변화시키는 대신에 라이트전압의 절대값의 증분을 변화시키면 동일한 제어가 가능하게 된다. 도 60의 구성과의 대응은 도 1의 경우와 동일하기 때문에 그의 설명은 생략한다.

도 7에는 제1 라이트모드와 제2 라모드를 지정하기 위한 조건을 설정하는 설정수단을 갖는 플래시메모리FMRY3의 블럭도가 도시된다. 즉, 도 4에서 설명한 리라이트모드로 대표되는 바와 같이, 제1 라모드와 제2 라이트모드를 갖는 경우에 최초에 제1 라이트모드에 의해 초벌라이트한 후 제2 라이트모드에 의해 고정밀도로 리프로그램하는 방법을 채용하는 대신에 △Vth1의 모드(초벌, 제1 라이트모드)와 △Vth2의 모드(고정밀도, 제2 라이트모드)를 특정 조건에서 전환하여 사용하는 것도 가능하다. 그 조건은 전환조건설정수단(130)에 설정된다. 예를 들면, 후술되는 다진모드에 있어서 도 12를 참조한 경우, 전압 Vt9~Vt10의 영역을 소거상태로 정의하면, 전압 Vt5~Vt6의 영역의 라이트는 제1 라이트모드에의해 데이타라이트가 실행되고, 전압 Vt7~Vt8과 전압 Vt11~Vt12로의 각각의 영역으로의 라이트는 제2 라이트모드에 의해 데이타라이트가 실행된다.

도 8에는 2진의 데이타라이트모드에 있어서의 전화조건이 예시되어 있다. 예를 들면, 메모리셀MC의 특성열화의 정도가 드다지 진행되고 있지 않은 것으로 고려되는 리프로그램회수 1만회정도까지는 제1라이트모드로서 라이트동작을 최우선시키고, 그 이후는 메모리셀의 특성열화에 의한 영향을 고려해서 제2 라이트모드로 한다. 그를 위한 리프로그램조건 설정수단(130)은 전환을 실행할 때의 리프로그램회수가 설정된다. 이 때, 리프로그램회수는 예를 들면 메모리매트에 할당된 관리영역에 보존되고 전환회로(104)는 타이머 등을 거쳐서 정기적으로 그의 리프로그램회수가 설정조건을 초과했는지를 판정하고, 초과한 경우에는 외부에서 라이트모드가 지시되었을 때, 제1 라이트모드에서 제2 라이트모드로 한다. 또, 타이머 등을 이용해서 데이타유지기간에 따라서 전환하는 것도 가능하다. 또, 블럭, 섹터(예를 들면, 워드선마다의 기억영역)등의 기억영역을 지정조건으로 할 수 있다. 그 조건은 그들 영역의 메모리어드레스에 의해서 인가할 수 있다. 이 경우, 전환수단은 라이트어드레스와 설정된 조건어드레스를 비교해서 제1 라이트 또는 제2 라이트를 선택한다. 어드레스의 설정을 위해 전환조건 설정수단(130)에는 후즈프로그램회로를 채용할 수 있다. 또는 플래시메모리의 칩단위로 조건을 설정할 수 있다. 예를 들면, 제1 라이트모드가 지정되어 있는 칩은 외부에서 라이트동작이 지시되면 제1 라이트에 의해 라이트를 실행한다. 이 경우의 전환조건 설정수단(130)은 알루미늄마스터슬라이스 등 제조프로세스에 따라 배선패턴마스크의 변경에 의해 조건설정되는 형식이 능률적이다.

도 9에 라이트전압펄스폭을 제1 라이트모드와 제2 라이트모드에서 동일하게 하고, 라이트전압을 제1 라이트모드와 제2 라이트모드에서 서로 상이한 일정 전압으로 하는 경우의 예가 도시된다. 즉, 제1 라이트모드와 제2 라이트모드에 공용되는 펄스열 발생회로(140), 제1 라이트전압 발생회로(141), 제2 라이트전압 발생회로(142)가 마련되어 있다. 제1 라이트전압 발생회로에서 출력되는 일정한 제1 라이트전압VB와 상기 제2 라이트전압 발생회로(142)에서 발생되는 제2 라이트전압VA를 전환회로(143)에 의해 스위치 S1, S2에 의해 선택하고, 선택된 라이트전압이 펄스열 발생회로(140)에 인가된다. 펄스열 발생회로(140)은 인가된 전압의 펄스열을 라이트전압으로서 X계 선택회로로 출력한다.

제1 라이트모드에서는 라이트전압의 절대값은 VB이도, 제2 라이트모드에서는 라이트전압의 절대값은 VA이다(VBVA).

이 때의 라이트특성으로서는 도 10a, 도 10b에 도시된 바와 같이, 라이트시간(로그스케일)에 대한 임계값전압의 변화의 기울기가 쌍방 모두 K1에서 변하지 않는 경우를 상정한다. 이 때, VBVA이기 때문에 제1 라이트모드에서는 최초의 라이트펄스에 의한 임계값의 변화량은 제2 라이트모드에 비해 커진다. 따라서, 목적으로 하는 임계값전압까지의 라이트펄스의 인가회수는 제1 라이트모드 쪽이 제2 라이트모드에 비해 적어진다. 즉, 라이트동작을 고속화할 수 있다.

또, 도 10c, 도 10d에 도시된 바와 같이 라이트시간(로그스케일)에 대한 임계값전압의 변화의 기울기가 제1라이트모드 쪽이 제2 라이트모드에 비해서 커지는(L2K1)경우를 상정한다. 실제로는 메모리셀MC의 물리적인 특성에 따라 일반적으로 그러한 경우가 대부분이라고 고려된다. 제1 라이트모드에서는 라이트전압이 VB에서의 기울기가 K2이고 제2 라이트모드에서는 라이트전압이 VA에서의 기울기가 K1으로 다르고, K1K2, VBVA일 때 최초의 라이트펄스전압에 의한 임계값의 변화는 상술한 바와 같이 제1 라이트모드 쪽이 제2 라이트모드보다 커지고 또한 1회의 라이트펄스전압에 의한 임계값전압의 변화량도 VB에서는 △Vth2로 되고 VA에서의 △Vth1보다 커진다. 이 때문에 목적으로 하는 임계값전압까지의 라이트펄스의 인가회수는 제1 라이트모드 쪽이 제2 라이트모드에 비해서 적어진다. 즉, 라이트동작을 고속화할 수 있다.

도 9의 구성에 의해서 얻어지는 도 10e, 도 10f에 도시된 임계값전압분포는 도 1의 구성에 의한 경우와 동일한 경향으로 된다.

도 9의 구성에 있어서 제1 라이트전압 발생회로(141) 및 제2 라이트전압발생회로(142)는 도 60의 구성에 있어서의 차지펌프회로(84)에 의해 실현되고, 전환수단(143) 및 펄스열 발생회로(140)은 도 60의 전원전환회로(83) 및 전원제어회로(82), 그리고 그들을 제어하는 명령디코더(73), ROM제어회로(74), ROM(75) 및 ROM디코더(76)에 의해서 구성할 수 있다.

또한, 도시는 생략하지만 도 5 및 도 6에서 설명한 바와 같이, 라이트펄스폭을 일정하게 하고, 라이트전압을 점차 증가시키는 형식으로 라이트를 실행하는 경우에는 라이트전압열을 제1 라이트모드와 제2 라이트모드에서 서로 동일하게 하고, 펄스전압폭을 제1 라이트모드와 제2 라이트모드에서 서로 다르게 할 수 있다. 이 경우에 있어서의 라이트동작의 경향은 도 10의 경우와 유사하게 된다.

도 11에는 제2 라이트모드에 의한 고정밀도 라이트를 다진 라이트로 하는 플래시메모리의 1예가 도시된다. 도 12에는 2진 라이트와 다진 라이트 각각에 있어서의 메모리셀의 임계값분포가 도시된다.

도 11에 도시된 플래시메모리FMRY5에 있어서 제1 라이트전압인가용 펄스 열발생회로(150)에 의해서 도 1 및 도 2에서 설명한 제 1라이트모드와 마찬가지로 초벌 라이트하기 위한 라이트펄스전압을 발생한다. 이것에 의한 라이트데이타는 도 1등에서 이미 설명한 것과 마찬가지로 2진이다. 이 때, 소거레벨은 Vt1~Vt2이고, 라이트레벨은 Vt3~Vt4로 된다. 제2 라이트전압인가용 펄스열발생회로(151)은 도 1 및 도 2에서 설명한 제2 라이트모드와 마찬가지로 고정밀도로 라이트하기 위한 라이트펄스전압을 발생한다. 이 경우의 라이트데이타는 다진 예를 들면 4진으로 된다. 다진의 라이트를 위해 도 11에서는 비트선 끝에 다진용 데이타버퍼(152), (153)이 마련되어 있다. 다진 라이트된 메모리셀의 임계값전압분포는 소거레벨이 Vt5~Vt6의 영역이고 라이트레벨은 3진이며 각각 Vt7~Vt8, Vt9~Vt10, Vt11~Vt12의 영역으로 된다.

제1 검증전압 발생회로(154)는 제1 라이트모드에 의한 2진 라이트를 위한 검증전압을 발생한다. 제2 검증전압 발생회로(155)는 제2 라이트모드에 의한 다진 라이트를 위한 검증전압을 발생한다. 플래시메모리FMRY5는 2진 라이트명령이 공급되었을 때 제1 라이트모드로 되고 2진 라이트전압인가용 펄스열발생회로(150)으로부터의 라이트펄스전압이 선택제어회로(156)에 의해 선택된다. 플래시메모리FMRY5는 다진 라이트명령이 공급되었을 때 제2 라이트모드로 되고 다진 라이트에서는 제2라이트전압인가용 펄스열발생회로(151)로부터의 라이트펄스전압이 선택제어회로(156)에 의해서 선택된다. 선택제어회로(157)은 제1 라이트모드에 의한 2진 라이트모드에 의한 다진 라이트에서는 제2 검증전압 발생회로(155)로부터의 검증전압을 선택한다.

2진 라이트의 Vt2는 다진 라이트모드의 Vt6과 동일하고 Vt3은 Vt7과 동일한 경우가 있다. 2진 모드는 초벌 라이트하는 제1 라이트모드로 된다. 초벌 라이트할 수 있는 것은 다진모드의 Vt7~Vt12내에 Vt3~Vt4만을 마련하면 좋기 때문이다. 다진 모드에서는 임계값분포를 좁게 할 필요가 있으므로 라이트펄스의 1펄스당 임계값전압변화량을 작게할 필요가 있고, 라이트동작은 느려지지만 기억용량은 2배로 된다.

다진 라이트의 상세에 대해서는 나중에 설명하지만, 예를 들면 하나의 메모리셀의 기억데이타를 4진으로 하는 경우 2진 데이타 2비트가 하나의 메모리셀의 4진의 기억데이타를 구성하게 된다. 따라서, 라이트에서는 2비트의 데이타를 복호하고 그 복호결과에 따라서 Vt7, Vt9, Vt11의 어디까지 목표로 해서 라이트를 계속할지가 제어된다. 이에 호응해서 라이트검증전압도 상기 복호결과에 따라서 예를 들면 Vt7, Vt9, Vt11 중에서 하나가 선택된다. 리드에서는 워드선 레벨이 Vt6~Vt7, Vt8~Vt9, Vt10~Vt11 사이의 전압(Vr3, Vr2, Vr1)으로 각각 전환되고, 각각의 경우에서 얻어지는 리드데이타를 부호화해서 각각 2진의 2비트의 데이타로 변환한다. 다진용 데이타버퍼(152), (153)은 하나의 메모리셀에 대한 3회의 리드시에 이전의 리드데이타를 퇴피하는 래치회로이다. 이들 제어는 리프로그램제어수단(159A)에 의해 실행되고 상기 복호나 부호화는 데이타변환회로(158)에 의해 실행된다.

또, 다진 라이트인지 2진 라이트인지는 상술한 설명과 같이, 명령에 의해 임의로 지정하는 것이 가능하다. 또, 리라이트제어회로(159B)를 사용해서 최초 2진으로 고속으로 라이트한 데이타를 나중에 다진으로 리라이트한다는 동작을 선택하는 것도 가능하다. 2진데이타 라이트를 실행할 때 라이트용 데이타는 센스래치어레이에 래치된다. 즉, 2진 데이타의 라이트에 있어서 다진용 데이타버퍼(152) 및 (153)은 이용되지 않는다. 다진데이타 라이트를 실행할 때 라이트용 데이타는 센스래치어레이, 다진용 데이타버퍼(152), (153)의 각각에 저장된다.

도 13에는 2진으로 라이트한 데이타를 다진으로 리라이트할 대의 동작예가 도시된다. 예를 들면, 워드선 WL1상의 메모리셀의 2진데이타를 리드해서 일단 상기 버퍼(152)에 유지한다. 다음에 워드선 WL2상의 메모리셀에서 데이타를 리드해서 이번에는 다른 버퍼(153)에 그의 리드데이타를 유지한다. 이와같이 해서 각각 2진의 2비트의 데이타가 데이타버퍼(152), (153)에 래치되면 상기 2비트의 데이타는 데이타변환회로(158)에 의해 복호되어 4진 라이트를 위한 라이트데이타가 생성되고, 센스래치에 그 데이타 인가된다. 그 후, 상기 복호된 정보는 상기 리프로그램제어회로(159a)의 제어에 따라 워드선 WL3의 소정의 메모리셀에 그 데이타가 4진중 하나의 논리값으로 라이트된다. 상기 2비트의 복호결과에 따라서는 라이트비선택으로 좋은 경우도 당연히 있다.

도 14에는 2진 데이타를 다진 데이타로 변환하는 다른 예가 도시된다. 도 13의 경우에는 동일 워드선상의 인접하는 2개의 메모리셀이 보유하는 2비트를 4진의 데이타로 변환하였다. 도 14의 경우에는 버퍼(152)의 모든 데이타 뒤에 버퍼(153)의 데이타를 나란히 배열하고 이 데이타열에 대해서 처음부터 2개씩 구획하고 각각의 구획된 2비트를 각각 4진 데이타로 순차 변환한다.

도 15~도 19에는 2비트의 2진 데이타에 의한 4진 라이트동작이 수순히 도시된다. 각 도면에는 4진 데이타의 4진 1, 11, 10, 0이 각각 도시되어 있다. 이 4진의 각각에 있어서의 메모리셀의 임계값전압은 상태 1, 11, 10, 0에 대응되게 된다. 도 15에 도시된 바와 같이, 상기 4진 데이타가 라이트되는 메모리셀은 처음에 소거상태로 되어 있다. 즉, 상태 0이다. 4진 1, 11, 10, 0에 대한 센스래치SL1~SL4로의 라이트데이타는 도 16에 도시된 바와 같이 1, 1, 1, 0으로 된다. 센스래치에 래치된 데이타 1은 라이트를 실시하고, 0은 라이트 비실시로 한다. 라이트동작은 도 16에 도시된 제1 라이트, 도 17에 도시된 제2 라이트, 도 18에 도시된 제3 라이트로 된다. 제1~제3의 일련의 라이트는 대응하는 센스래치의 라이트데이타가 0으로 될 때까지 진행된다. 제1~제3의 각 라이트는 검증전압이 서로 다를 뿐 라이트펄스전압의 인가제어는 동일하다.

도 16의 제1 라이트(검증 전압=Vt7)이 실행된 경우에는 라이트대상으로 되는 메모리셀의 임계값전압은 상태 1로 된다. 따라서, 4진 데이타 1에 대응되는 메모리셀의 센스래치가 0로 반전되고 1의 라이트가 완료된다. 즉, 제1 라이트는 소거상태에서 1의 임계값상태를 얻기 위한 라이트동작으로 된다.

제1 라이트에 계속해서 도 17의 제2 라이트(검증전압=Vt9)가 실행된 경우에는 라이트대상으로 되는 메모리셀의 임계값전압은 상태 11로 된다. 따라서, 4진 데이타 11에 대응되는 메모리셀의 센스래치가 0으로 반전되고 11의 라이트가 완료된다. 즉, 제2 라이트는 제1 라이트에 계속해서 실행하는 것에 의해서 11의 임계값상태를 얻기 위한 라이트동작으로 된다.

제2 라이트에 계속해서 도 18의 제3 라이트(검증전압=Vt11)이 실행된 경우에는 라이트대상으로 되는 메모리셀의 임계값전압은 상태 10으로 된다. 따라서, 4진 데이타 10에 대응되는 메모리셀의 센스래치가 0으로 반전되고, 10의 라이트가 완료된다. 즉, 제3의 라이트는 제1 및 제2 라이트에 계속해서 실행하는 것에 의해서 10의 임계값상태를 얻기 위한 라이트동작으로 된다.

도 20에 도시된 플래시메모리FMRY6은 상기 제1 라이트모드에 의한 초벌 라이트전용의 메모리매트(1A), (2A)의 센스래치어레이와 메모리매트(1B), (2B)의 센스래치어레이는 각각 개별화되어 있다.

도 21에 도시된 플래시메모리FMRY7은 도 13의 구성에 대한 초벌 라이트 전용의 메모리매트(1A), (2A)와 고정밀도 라이트전용의 메모리매트(1B), (2B)로 겸용되어 있는 점이 상이하다. 또한, 도 20 및 도 21에 도시된 각각의 구성 및 기능에 대해서는 상술한 설명과 기본적으로 동일하므로 그의 상세한 설명은 생략한다.

도 20 및 도 21의 구성에 있어서, 메모리매트셀어레이(1A), (2A)에 대한 라이트에는 제1 라이트전압인가용 펄스열발생 및 검증전압 발생회로(100), (102)가 사용된다. 메모리셀어레이(1B), (2B)에 대한 라이트에는 제2 라이트전압인가용 펄스열발생 및 검증전압 발생회로(101), (103)이 사용된다.

초벌 라이트전용 메모리매트(1A), (2A)와 고정밀도 라이트전용의 메모리매트(1B), (2B)에서는 메모리셀MC의 터널막두께, 층간절연막의 두께, 플로팅게이트의 크기 등의 메모리셀구조를 각각 최적화하도록 개별화하는 것이 가능하다.

도 22에는 제1 라이트모드(초벌 라이트)에 의한 라이트데이타와 제2 라이트모드(고정밀도의 라이트)에 의한 라이트데이타를 메모리매트중에 혼재시키는 경우의 예가 도시된다. 예를 들면, 메모리매트(1), (2)의 일군의 메모리셀(이하, 섹터라 한다)마다 제2 라이트모드에 의한 초벌 라이트데이타와 제2 라이트모드에 의한 고정밀도의 라이트데이타를 혼재시키기 위해 섹터의 일부를 관리영역(160)으로 하고, 이 영역(160)에 제1 라이트모드에 의해 라이트된 데이타인지 제2 라이트모드에 의해 라이트된 데이타인지를 식별하기 위한 식별정보를 라이트해 둔다.

도 22에 있어서, MR1~MRn, MC1~MCm이 하나의 섹터이고, 이 중 MC1~MCm이 그에 대응하는 관리영역으로 된다. 상기 식별정보는 MC1~MCm의 적당한 비트에 할당되는 것으로 된다. 관리영역(160)에는 그 밖의 섹터관리정보의 기억영역이 할당되어 있다. 도 22에서는 관리영역(160)의 워드선 WL21과 그 이외의 섹터의 부분(통상영역)(161)의 워드선 WL11을 분리하고 있다. 이것은 예를 들면 섹터데이타의 소거를 관리영역(160)에 있어서의 섹터데이타의 유효성을 나타내는 유효비트의 반전에 의해 끝낼 수 있도록 하기 위해서이고, 섹터데이타의 관리방식에 따라서는 동일 워드선상에 배치해도 좋다. 또한, 도 22에서는 플래시메모리의 그 밖의 구성은 도시를 생략하고 있지만 예를 들면 도 1에 도시된 회로가 그 밖에 구비되어 있다.

도 23에는 도 22의 구성을 채용한 경우의 라이트동작의 흐름도가 도시된다. 라이트에 있어서, 라이트데이타가 센스래치에 로드되면 라이트의 명령이 제1 라이트모드(초벌 라이트)인지 제2 라이트모드(다진을 포함한 고정밀도 라이트)인지에 따라서 지금까지의 예에서 설명해 온 제1 라이트모드를 위한 라이트전압펄스 또는 제2 라이트모드를 위한 라이트전압펄스(다진 라이트를 포함한다)가 선택된다. 제1 라이트모드라면 예를 들면 1이 상기 섹터의 관리영역에 라이트모드라면 예를 들면 0이 상기 섹터의 관리영역에 라이트된다. 이 때, 후술하는 관리영역의 데이타를 리드하고 나서 제1 라이트모드에 의한 데이타인지 제2 라이트모드에 의한 데이타인지를 판단하기 위해서는 관리영역의 소거와 라이트의 임계값전압분포는 통상영역에 대한 데이타 라이트가 제1 라이트모드 또는 제2 라이트모드 중의 어느 것이라도 동일한 것이 바람직하다. 이를 위해 도 22에서는 관리영역(160)과 통상영역(161)에 각각 다른 X계 선택회로를 마련하고 있다. 이것에 의해 관리영역(160)에 대한 검증시의 워드선전압을 통상영역(161)의 검증시의 워드선전압과 독립적으로 설정할 수 있으므로 통상영역이 제1 라이트모드에 의해 라이트되거나 제2 라이트모드에 의해 라이트되는 것에 상관없이 관리영역(160)의 메모리셀에 대해서는 일정한 소거와 라이트상태를 달성할 수 있다.

도 24에는 도 22의 구성을 채용한 경우의 리드동작의 흐름도가 도시된다. 통상영역(161)에서 데이타를 리드하는 경우에는 먼저 대응섹터의 관리영역(160)에서 섹터관리정보가 도 60의 컬럼계회로(60)를 거쳐서 라이트/소거판정회로(80)으로 공급된다. 공급된 섹터관리정보에 포함되는 상기 선택정보가 1인 것이 라이트/소거판정회로(80)에 의해 판정되면 그 섹터의 통상영역은 제1 라이트모드(초벌 라이트)에 의해 하위비트된 데이타를 보유하므로, 라이트/소거판정회로(80)의 판정결과에 따라서 ROM디코더(76)에서 제어신호가 전원제어회로(82)으로 출력되어 제1 리드워드선전압이 선택되고 데이타영역(통상영역)(161)에서 데이타가 리드된다. 한편, 0이었던 경우에는 제2 라이트모드(다진을 포함한 고정밀도 라이트)에 의해 라이트되고 있는 데이타를 섹터의 통상영역에서 리드하기 위해 제2 리드워드선전압이 선택되어 데이타영역(통상영역)(161)에서 데이타가 리드된다.

도 25에는 도 22의 구성을 채용한 경우의 리라이트동작의 1예의 흐름도가 도시된다. 여기서는 어드레스 k에서 어드레스 m까지를 리라이트대상으로 하는 경우에 대해서 설명한다. 어드레스 n=k로 해 두고, 어드레스 n의 관리영역의 데이타를 리드한다. 이 데이타가 1인 경우에는 그의 어드레스에 대응되는 섹터의 데이타는 제1 라이트모드(초벌 라이트)에 의해 라이트되어 있게 된다. 그 경우에는 그 섹터의 통상영역(161)에서 데이타를 리드하고 이 데이타를 제2 워드선전압을 선택해서 원래의 데이타기억영역에에 제2 라이트모드(다진에 의한 고정밀도 라이트를 포함한다)에 의해 리라이트한다. 한편, 0인 경우에는 이미 제2 라이트모드(다진의 고정밀도 라이트를 포함한다)이므로, 다음의 어드레스로 이동한다. 이상의 동작을 목적으로 하는 최종어드레스까지 반복한다.

[3. 초벌 라이트]

이상 설명한 각종 프래시메모리는 초벌 라이트와 고정밀도 라이트의 2개의 모드를 갖고 있었다. 다음에, 초벌 라이트를 실행하는 것에 주목해서 고속 라이트를 실현하는 플래시메모리의 몇가지 예를 설명한다. 즉, 이 항에서 설명하는 플래시메모리는 초벌 라이트모드만을 갖는 것으로 된다.

도 26a에 도시된 임계값전압분포는 전원전압 Vcc 예를 들면 3.3V에 대해서 라이트레벨(라이트시의 검증워드선전압과 등가)를 예를 들면 1.5V로 하고, 라이트펄스당 메모리셀의 임계값전압이 0.1V~0.2V변화하도록 해서 고정밀도 라이트를 실현한 플래시메모리인 것이다. 이와 같이 Vcc 예를 들면 3.3V에 대해 라이트레벨 Vwv가 예를 들면 1.5V와 같은 전압으로 되어 있을 때 이 전압에 센스앰프(센스래치)에 의해 검지하는 데에 필요한 전류차를 얻기 위한 임계값전압차를 부가한 것이 소거상태의 최저전압 Vev로 된다. 소거상태의 레벨은 그 밖에 신뢰성의 점에서도 결정할 필요가 있다. 소거시에는 메모리셀의 임계값전압이 Vev 이상으로 되었는지의 여부를 검출해서 소거펄스전압의 인가를 제어한다. 이와 같이, Vwv를 강압하고 이것에 의해 Vev도 가능한 한 강압하는 것에 의해서 저전압동작과 고신뢰화를 도모할 수 있다.

그러나, 메모리셀의 특성은 라이트시에 인가하는 전압이 동일할 때 소거상태에서 Vwv의 임계값전압으로 도달하는 데에 필요한 시간에 3자리수정도의 편차가 생겨버린다. 이와 같은 조건으로 메모리셀의 라이트를 실행하면 메모리셀의 통상의 특성변동에서는 메모리셀의 임계값전압변화 △Vth1이 0.2V 이하로 되는 라이트펄스(폭, 전압)으로 해 두지 않으면 메모리셀에 의해서는 임계값전압이 0V 이하로 되는 경우가 있다고 고려된다. 3자리수의 편차는 등가의 임계값전압의 변동으로 환산하면 3V 정도로 된다. 따라서, 가장 라이트가 빠른 메모리셀의 임계값전압이 Vwv로 되고 나서 가장 느린 메모리셀의 임계값전압이 Vwv로 될 때까지 1회의 라이트펄스당 임계값전압의 변화량은 0.2V의 변화이므로 단순히 계산해서 15회의 펄스의 인가가 필요하게 된다. 이 펄스마다 임계값전압이 원하는 값으로 되었는지의 여부를 판정하는 검증동작이 필요하게 되고 이것이 라이트시간의 큰 오버헤드로 된다.

따라서, 고속으로 라이트하기 위해서는 펄스폭을 길게하거나 전압을 높게 해서 1라이트펄스당의 변화량 △Vth1을 크게 한다. 그러나, 이것에 의해서 메모리셀이 감소하기 쉬워진다. 따라서, 라이트레벨을 높게 한다. 예를 들면, Vwv를 2.0V로 하면 △Vth1을 0.4V로 할 수 있다. 상술한 3자리수의 편차를 가정하면 3V의 임계값전압변동과 등가이므로 8회의 펄스로 좋게 된다. 그 만큼 검증동작의 회수가 적어지므로 고속으로 라이트할 수 있다. 즉, 라이트레벨(라이트상태의 메모리셀의 임계값전압)을 종래는 Vcc의 1/2 이하로 하고자 했던 것에 비해 도 26b에 도시된 바와 같이 Vcc의 1/2 이상으로 한다. 또한, 칩이 2종류 이상의 전원전압을 지지하고 있을 때 상술한 것을 가장 낮은 전원전압에 대해 적용되게 된다.

또, 메모리셀의 특성은 라이트시에 인가하는 전압이 동일할 때 소거상태에서 Vwv의 임계값전압으로 도달하는 데에 필요한 시간에 3자리수 정도의 편차가 발생한다. 3자리수 정도의 편차는 등가의 임계값전압의 편차로 환산하면 3V 정도로 된다. 이 전압으로 환산한 편차를 △Vdv로 한다. 이번에는 소거레벨(소거상태의 임계값전압레벨) 및 라이트레벨(라이트상태의 임계값전압)을 상대적으로 다소 높게 하고, 1라이트펄스당 임계값전압의 변화량을 △Vth를 크게하고 검증동작회수를 저감하였다. 이 때, 임계값전압의 편차를 흡수하는(작게 하는)데에 필요한 검증동작회수를 n으로 하면 n=△Vdv÷△Vth로 된다. 이 식에서 메모리셀의 구조나 제조조건이나 개수 등에 의해서 정해지는 △Vdv가 얻어졌을 때 소거레벨 및 라이트레벨로부터의 제한이 없을 때의 △Vth의 효과적인 설정방법이 정해진다. 즉, n은 정수이므로 △Vth를 제한가능한 간격폭인 0.1V 크게 했을 때 n이 1회 이상 감소하지 않는 경우는 △Vth를 이 이상 크게 해도 라이트동작속도의 향상(라이트검증회수의 저감)이라는 점에서 의미가 없게 된다. 여기서는 라이트레벨의 제한을 제외한다고는 하지만 ΔVth를 크게 하면 할 수록 라이트후의 임계값전압분포는 커지고(편차거 커지고) 쉽게 감소된다. 도, 이동 전하량도 커지고 절연막은 이동할 수 있는 전하량의 누적값이 10크론정도이므로 리프로그램가능회수도 적어져버린다. 이것에 의하면 △Vth는 작은 쪽이 좋다. 따라서, n이 1회 이상 감소하지 않는 경우에는 △Vth가 최적한 값이라고 고려된다. 즉, △Vth를 가상적으로 0.1V 증가시켰을 때 검증회수가 1회 이상 감소하지 않게 되었을 때의 △Vth의 값을 초벌 라이트에 채용하면 좋다. 또한, 라이트레벨이 리드디스터브에서 제한을 받아 정해지는 경우에는 라이트레벨의 상한(최대 △Vth량)이 결정된다.

도 27은 상기의 사항을 소거레벨 및 라이트레벨과 1라이트펄스당의 임계값전압의 변화량의 점에서 도시한 것이다. 소거시의 판정전압을 Vev(검증시의 워드선전압)으로 하면 메모리셀의 임계값전압은 이 Vev 이상으로 된다. 소거시의 임계값전압의 최대값이 Vt1이다. 또, 라이트시의 판정전압을 Vwv(검증시의 워드선전압)으로 하면 메모리셀의 임계값전압은 이 Vwv 이하로 된다. 특이한 비트를 제외했을 때에는 임계값전압분포의 최저값이 Vt4이다. 이 때, Vev와 Vwv 사이의 임계값전압을 갖는 메모리셀은 존재하지 않는다. 이 Vev와 Vwv 사이를 임계값전압의 셀윈도우라고 한다. 이 셀윈도우의 크기(Vev와 Vwv의 전압차)는 대개 1V이다. 그 동안 리드시의 워드선전압을 설정할 필요가 있다.

이 1V정도의 셀윈도우중을 1라이트펄스당의 0.2V 이하의 변화량 △Vth1으로 소거생태에서 라이트상태로 이행하고 있었을 때, 그의 임계값전압분포는 도 26a에 도시된 바와 같다. 이것에 비해 도 26b에서는 셀윈도우중을 △Vth1=0.4V 이상으로 소거상태에서 라이트상태로 이행한다. 이것에 의해서 검증회수가 감소하므로 오버헤드가 적어져 고속라이트가 가능하게 된다.

라이트동작으로서 상기 초벌 라이트를 실행하는 플래시메모리의 구성에 대해서는 그 전체적인 블록도를 제시하지 않지만, 이것은 도 60의 플래시메모리의 구성에 있어서 1회의 라이트전압펄스의 폭 설정, 검증전압의 레벨 설정, 워드선선택레벨의 설정 등, 도 60에 도시된 회로블럭의 기능을 약간 변경하는 것 만으로 실현할 수 있기 때문이다.

도 28에는 AND형 메모리셀에 있어서의 라이트의 의의와 NAND형 메모리셀에 있어서의 라이트의 의의의 차이가 도시된다. 지금까지의 설명에서는 메모리셀의 임계값전압을 강압하는 동작을 라이트동작이라 부르고 있지만, 이것과는 반대로 임계값전압이 비교적 낮은 상태로 일치된 메모리셀을 선택적으로 임계값전압이 높은 상태로 하는 동작(임계값전압을 승압하는 동작)을 라이트라 부르는 경우도 있다. 전자에 있어서는 메모리셀의 임계값전압이 0V 이하로 되는 것은 허가되지 않는다. 후자에 있어서는 NAND형 메모리셀를 예롤 들면 동일 조건은 메모리셀의 임계값전압이 Vpw 이상으로 되는 것이 허가되지 않게 된다. Vpw는 리드시에 비선택메모리셀의 워드선에 인가하는 전압(패스메모리셀용 워드선전압)이다.

도 28에 도시된 바와 같은 임계값전압분포의 상기 AND형 메모리셀구조의 경우, 라이트시의 검증전압Vwv의 전압차를 2V 이상 또는 1/2Vcc 이상으로 한다. 도 28에 도시된 바와 같은 임계값전압분포의 상기 NAND형 메모리셀구조의 경우, 라이트시의 검증전압Vwv와 패스메모리셀용 워드선전압Vpw의 전압차를 2V 이상 또는 1/2Vcc 이상으로 한다. 또, 상술한 고정밀도의 라이트모드(제2 라이트모드)와 초벌 라이트모드(제1 라이트모드)를 갖는 플래시메모리에 있어서, 도 28에 도시된 바와 같은 임계값전압분포의 상기 AND형 메모리셀구조의 경우, 라이트시의 검증전압Vwv(0V와의 차이다)가 2개의 모드에서 다르고, 변화량이 큰 초벌 라이트모드 쪽을 높게 설정된다. 한편, 도 28에 도시된 바와 같은 임계값전압분포의 상기 NAND형 메모리셀구조의 경우, 검증전압Vwv와 Vpw의 전압차가 2개의 모드에서 다르고 변화량이 큰 초벌 라이트모드 쪽에서의 차를 크게 설정하는 것으로 된다.

도 29에는 메모리셀의 소거레벨 및 라이트레벨과 자외선조사시의 임계값전압(열평형상태 Vthi)의 상관관계를 도 28의 AND형 메모리셀구조와 NAND형 메모리셀구조의 경우로 나누어 도시한다. 자외선조사시의 임계값전압 Vthi는 개략적으로는 플로팅게이트에 전자(electron)나 홀이 평형상태에 있어서의 메모리셀의 임계값전압을 의미한다.

도 29a, 도 29b는 Vthi를 Vev와 Vwv의 중간으로 설정한 것이다. 따라서 리텐션마진, 리드디스터브마진이 모두 만족된다. 이 상태에서는 거의 동일시간에 소거와 라이트를 실행할 수 있다. 도 29c와 도 29d는 Vthi를 Vwv측에 설정한 것이다. 낮은 인가전압에 의해 고속으로 라이트를 실행할 수 있다. 단, 소거의 신뢰성이 상대적으로 낮아진다. 도 29e, 도 29f는 Vthi를 Vev측에 설정한 것이다. 도 29c, 도 29d와는 반대로서 리텐션에 대해서 강해진다.

[4. 라이트펄스폭 등에 대한 트리밍]

도 30에는 최소 라이트전압펄스폭 및 라이트전압펄스폭의 변화의 크기를 트리밍할 수 있도록 한 플래시메모리FMRY8의 1예가 도시된다. (170)은 라이트전압인가용 펄스열발생회로(171)은 트리밍수단, (172)는 전체적인 제어회로이다. 동일 도면에 도시된 플래시메모리에 있어서의 라이트는 도 1에서 설명한 것과 마찬가지로 라이트전압이 일정하고 라이트전압펄스폭을 점차 증가시킨 형식으로 된다. 이 플래시메모리FMRY8의 기본적인 구성은 도 60의 구성돠 동일하고 라이트전압펄스폭에 대해서 트리밍가능하게 하기 위한 수단이 새롭게 추가되어 있다.

트리밍의 대상은 2개이고, 그 첫번째는 도 31에 도시된 바와 같이 최소 라이트전압폭이다. 즉, 라이트동작에 있어서의 최초의 라이트전압을 인가하는 기간이다. 도 31에 도시된 칩B를 칩A와 동일 펄스폭으로 최초의 라이트전압인가를 실행한 경우에는 실질적으로 임계값전압이 거의 변화되지 않는 불필요한 라이트 및 검증을 몇회나 거치지 않으면 않되어 라이트효율이 현저하게 저하한다. 최소 라이트전압펄스폭을 트리밍할 수 있으면 프로세스변동에 의한 메모리셀의 특성의 차이를 플래시메모리칩 사이에 일치시키는 것 또는 최적화하는 것이 가능하게 된다. 즉, 메모리셀의 임계값전압의 시프트량은 라이트전압이 동일하더라도 프로세스변동 등에 의해서 미묘하게 다르다고 예상된다. 이와 같은 특성의 차이를 플래시메모리의 웨이퍼프로세스 등의 검사공정에서 조정가능하게 하는 것은 고속라이트를 가능하게 하는 데에 있어서 중요하다.

트리밍대상의 두번째는 라이트전압펄스폭의 변화의 크기이다. 즉, 도 32a, 도 32b에 도시된 바와 같이, 펄스폭의 점차증가량을 트리밍대상으로 한다.

도 33에는 라이트전압을 변화시키는 방식에 있어서, 최소전압절대값 및 변화의 크기를 트리밍할 수 있도록 한 플래시메모리FMRY9가 도시된다. (180)은 라이트전압열 발생회로, (181)은 트리밍수단, (182)는 공급된 명령에 따라 전체적인 제어를 실행하는 제어회로이다. 동일 도면에 도시된 플래시메모리에 있어서의 라이트는 도 5에서 설명한 것과 마찬가지로, 라이트펄스폭이 일정하고 라이트전압을 점차증가시키는 형식으로 된다. 이 플래시메모리FMRY9의 기본적인 구성은 도 60의 구성과 동일하고 라이트전압에 대해서 트리밍가능하게 하기 위한 수단이 새롭게 추가되어 있다.

트리밍의 대상은 2개 있으며 그 첫번째는 도 34에 도시된 바와 같이, 최소라이트전압값VA, VB이다. 트리밍대상의 두번째는 도 35에 도시된 바와 같이 라이트전압값의 점증폭 △VWA, △VWB이다.

도 26에는 상기 변화의 크기를 도중에 변경할 수 있는 수단을 마련한 플래시메모리FMRY10이 도시된다. (190)은 라이트전압인가용 펄스열발생회로 또는 라이트전압열 발생회로, (191)은 펄스열 설정회로 또는 전압열 설정회로, (192)는 공급된 명령에 따라 전체적인 제어를 실행하는 제어회로이다. 이 플래시메모리FMRY9의 기본적인 구성은 도 60의 구성과 동일하다.

예를 들면, 라이트전압이 일정하고 펄스폭을 점증시키는 형식의 라이트를 실행하는 경우, 도 37a에 도시된 라이트특성에서 예시되는 바와 같이 칩마다 라이트시간에 대한 임계값전압의 변화의 비율을 변경할 수 있다. 예를 들면, 도 37b에 도시된 바와 같이, 직전의 펄스폭에 대한 펄스폭의 증가율이 r1배일 때, 도중에 r2배로 변경할 수 있다. 또, 도 37c에 도시된 바와 같이, 당초의 전압증가량 Vr1을 도중에 Vr2로 변경할 수 있다. 또, 특히 도시하지 않지만, 변화의 크기를 도중에 변경한다는 것은 도중에 변화시키지 않게 하는 것(일정값으로 한다)을 포함하는 개념이다.

도 38~도 32에는 설명한 상기 펄스폭을 트리밍하는 구체적인 구성이 도시되어 있다. 도 38에는 상기 라이트전압인가용 펄스열발생회로(펄스발생기라고도 한다)9170)의 1예가 도시되고, 도 39에는 트리밍수단(171)의 1예가 도시되고, 도 40에는 트리밍수단에 포함되는 어드레스발생기가 도시되고, 도 41에는 어드레스발생기에 포함되는 트리밍회로의 1예가 도시되고, 도 42에는 펄스발생기나 어드레스발생기를 구성하는 카운터유닛의 1예가 도시된다.

먼저, 도 42에 도시된 카운터유닛BC에 있어서, CLK는 클럭입력단자, Ci는 하위로부터의 캐리입력단자, Do는 데이타출력단자, Ci+1은 캐리출력단자, Di는 프리세트데이타 입력단자, Load는 프리세트데이타 입력단자로부터의 데이타입력 지시신호이다. 동일 도면에는 프리세트데이타의 로드타이밍과 카운트업동작의 타이밍도 도시되어 있다.

도 38에 도시되는 펄스발생기(170)은 직렬접속된 소정의 여러단의 상기 카운터유닛BC를 갖고, 클럭입력단자CLK는 클럭신호CLK2가 공통접속되어 있다. 이 펄스발생기는 프리세트데이타를 계수값의 초기값으로 한다. 카운터유닛BC의 각 자리수출력은 AND 등의 논리 게이트에 공급되고 이 AND게이트의 출력이 라이트전압펄스로 된다. 상기 카운터유닛BC의 각 자리수가 전부 비트 1로 되는 것에 의해서 클럭펄스의 주기가 결정된다. 따라서, 펄스발생기의 비트수에 대해서 프리세트데이타가 작을 수록 라이트전압펄스폭은 커진다.

도 39에 도시된 트리밍수단은 상기 펄스발생기(170)의 프리세트데이타를 생성한다. 즉, ROM의 메모리어레이(1710)은 펄스발생기(170)의 프리세트데이타로서 특히 제한되지 않지만 전체 비트 0에서 전체 비트 1까지의 값이 ROM워드마다 WD0~WDm에 순번대로 저장되어 있다. ROM워드의 선택은 디코더(1712)가 실행한다. 선택된 ROM워드에서 리드되는 프리세트데이타는 센스앰프(1711)에 의해 증폭되어 펄스발생기(170)으로 공급된다.

상기 디코더(1712)로 어드레스신호A0~Aj를 공급하는 어드레스발생기(1713)은 도 40에 도시된 바와 같이, 직렬접속된 소정의 여러단이 상기 카운터유닛BC를 갖고, 클럭입력단자CLK는 클럭신호CLK1이 공통접속되고 또 카운터유닛BC의 사이에는 트리밍회로(1714)가 배치되어 있다. 로드신호load1은 그의 하이레벨에 의해서 어드레스출력을 초기화할 수 있다.

트리밍회로(1714)는 도 41에 도시된 회로구성을 구비하고 있다. 휴즈 FUS1, FUS2의 비절단상태에서는 전단(前段)으로부터의 캐리Ci+1(Cix)를 후단에, 전단으로부터의 데이타D0(Aix)를 자리수신호로서 출력한다. 한쪽의 휴즈FUS1을 절단하면 후단으로의 캐리출력Ci와 자리수신호Ai는 항상 1로 된다. 휴즈FUS1, FUS2를 절단하면 후단으로의 캐리출력Ci는 항상 1, 자리수신호Ai는 항상 0으로 된다. 따라서, 어드레스발생기(1713)은 휴즈FUS1, FUS2의 절단상태에 따라서 어드레스A0~Aj의 임의의 비트를 1 또는 0으로 고정시킬 수 있다. 따라서, 카운터유닛BC에 배치된 트리밍회로(1714)의 휴즈FUS1, FUS2를 프로그래밍하면 ROM의 메모리어레이(1710)에서 최초에 선택하는 워드를 임의로 지정할 수 있다. 이것에 의해 도 30~도 32에서 설명한 바와 같이, 상기 라이트전압펄스의 최소폭과 점증폭을 임의로 설정할 수 있다.

도 44에는 전원회로를 트리밍하기 위한 회로구성이 도시되어 있다. 동일 도면에 도시된 전원회로(180)은 도 60의 기준전원회로(85)나 차지펌프회로(84)에 해당된다. OP(operation)앰프(181)의 반전입력단자(-)에는 제어신호B1~Bj에 의해서 0.1V 간격으로 전압을 입력할 수 있도록 되어 있다. 전원회로(180)의 출력전압V는 저항회로(182)를 거쳐서 OP앰프(181)의 비반전입력단자(+)로 귀환되고 있다. 이 저항회로(182)는 제어신호 H0~Hi에 의해서 귀환저항을 선택한다. OP앰프(181)이나 저항회로(182)는 도 60의 전원제어회로(82)에 포함되고, 제어신호B1~Bj는 특히 제한되지 않지만 도 60의 용장휴즈 트리밍회로(67)에서 공급되고, 제어신호H0~Hi는 특히 제한되지 않지만 도 60의 ROM디코더(76)에서 공급된다.

도 44에 있어서 예를 들면 Vcc=3V, i=12, j=20, 전원회로(180)은 부위 전위를 출력할 수 있는 것으로 한다. 이 때, B10=하이레벨, B1~B9=로우레벨, B11~B20=로우레벨로 하면 OP앰프(181)의 기준전압은 1V로 된다. 여기서, 플래시메모리칩의 제품편차에 의해서 B10에 의해 1V가 인가되지 않는 경우 다른 신호B1~B9, B11~B20을 선택하는 것에 의해서 1V를 확실하게 얻을 수 있다. 저항회로(182)에서 분압된 전압Va를 OP앰프(181)에 의해 비교하고, Va1일 때는 전원회로(180)을 동작시키고, Va1일 때는 전원회로(180)의 동작을 정지시킨다. 정지조건은 Hk=하이레벨, H0=H1=…Hk-1=Hk+1=…Hi=로우레벨일 때, V+(Vcc-V)k/(1+I)=Verfxx로 된다. Vrefxx는 신호Bj에 의해 인가되는 전위이다. 이 식을 상기 조건으로 풀면 V=(13-3k)/(13-k)에 의해서 H9를 선택하면 V=-3.5V, H10을 선택하면 V=5.7V, H11을 선택하면 V=-10V로 된다. 이와 같이 신호Hi를 변화시키는 것에 의해서 라이트중에 전위를 변화시키는 것이 가능하다.

[5. 디지탈스틸카메라 등으로의 응용]

상기 초벌 라이트에 의해 기억된 데이타를 고정밀도(다진포함)라이트에 의해 리라이트방법을 채용한 플래시메모리를 디지탈스틸카메라에 응용한 경우에 대해서 설명한다.

도 45에는 그와 같은 디지탈스틸카메라가 도시되어 있다. 이 카메라에 의하면, 통상의 촬영은 초벌 라이트에 의해 고속으로 실행하고, 라이트와 라이트 사이에 또는 카메라의 전원을 끊거나 렌즈커버를 닫았을 때에 초벌 라이트에 의해 라이트되고 있는 데이타를 고정밀도로 리라이트하도록 하는 것이다. 도 45에 있어서 COF로 도시되는 것은 라이트와 라이트 사이인 것, 카메라의 전원을 끊 것, 렌즈커버를 닫은 것(이것에 의해서 전원을 끊 상태로 된다)를 검출하는 검출수단이다. 렌즈로부터의 화상은 촬상수단CCD에 의해 검출되고 인코더(부호기)ENC에 의해 부호화되고 입출력회로IO에서 메모리카드(191)에 인가된다. 메모리카드(191)은 제어회로ASIC가 메모리칩M1, M2의 제어 등을 실행한다. 메모리칩M1, M2은 상기 제1 라이트모드와 제2 라이트를 갖고 리라이트수단(105)를 갖는 도 1에서 설명한 플래시메모리 등이다. 리라이트의 수순은 기본적으로 도 4에서 설명한 바와 같다. 리라이트모드의 지정(명령)은 검출수단 COF의 출력에 의해서 인가되고 촬영하는 동안 등에 자동적으로 실행되도록 되어있다.

도 46에는 도 45의 디지탈스틸카메라에 의한 리라이트동작의 1예가 도시된다. 이 수순은 스텝(192)에서 관리영역을 참조하고 고정밀도 라이트가 실행되고 있지 않는 경우에 초벌 라이트데이타를 고정밀도의 라이트로 리라이트하는 것이다. 그 처리는 카메라커버를 닫는 조작에 연동해서 선두 어드레스부터 최종어드레스까지 실행된다. 관리영역을 참조하는 리라이트의 기본적인 처리는 도 22~도 25에 따라 설명한 바와 같다.

도 47에는 도 45의 디지탈스틸카메라에 의한 리라이트동작의 다른 예라 도시된다. 이 수순은 현재 촬영에서 초벌 라이트밖에 실행하고 있지 않은 섹터어드레스의 정보가 저장되는 리라이트어드레스 저장버퍼가 마련되어 있는 경우에 그곳에 저장되어 있는 섹터어드레스정보에 따라 리라이트데이타영역을 취득하는 것이다.

리라이트의 타이밍은 상기 이외에 카메라 또는 컴퓨터시스템에 있어서 메모리카드를 빼내면 동시에 초벌 라이트에 의해 라이트된 데이타를 고정밀도 라이트에 의해 리라이트를 실행하는 것도 가능하다. 카메라 또는 컴퓨터시스템에서 사용중에는 초벌 라이트에 의해 고속동작시키고 메모리카드를 그 장치에서 빼내어 보관시켜 둘때에는 리텐션이 우수한 고정밀도 라이트로 한다.

도 48에는 메모리카드의 인출에 의한 Vcc의 저하를 제어회로DT가 검지했을 때, 메모리카드내의 콘덴서C1의 전하에 의해 리라이트를 실행하도록 한 메모리카드가 도시된다. Vcc가 저하하면 제어회로DT의 제어에 의해서 스위치S1, S2가 오프되어 외부의 Vcc에서 분리되고 제어신호RW에 리라이트개시가 지시된다. 그러면 스위치S22가 온되어 플래시메모리M1, M2로 리라이트용의 전원이 공급된다. 메모리카드를 끼워 넣을 때에 스위치S21이 지연되어 온하면 메모리로의 전원공급은 지연되지 않는다. 또한, 콘덴서C1은 제어회로DT에서 발생한 Vcc보다 높은 고전압으로 충전해 두면 좋다.

도 49의 예는 도 48과 동일한 목적으로 구성되어 있지만 Vcc'에 콘덴서C1를 직접 접속하는 것에 의해 구성을 간단하게 하고 있다.

도 50의 예도 도 48과 동일한 목적으로 구성되어 있지만, 메모리카드내에 리라이트동작용 전지(193)을 마련하고 있다.

도 51은 도 26 및 도 27에서 설명한 초벌 라이트만을 실행하는 플래시메모리의 응용예의 시스템이 도시된다. 도 27에서 설명한 초벌 라이트만을 실행하는 제1 플래시메모리(200)은 CPU(201)과 제1 버스(202)에 의해 접속되어 있다. 이와 같은 제1 플래시메모리(200)은 고속라이트가 가능하기 때문에 CPU(201)의 메인메모리로서의 이용에 위치결정되어 있다. 메모리컨트롤러(MC)(203)을 거쳐서 제2 플래시메모리(204)가 제2 버스(205)에 접속되어 있다. 제2 플래시메모리(204)는 고정밀도의 라이트(다진포함)을 실행하는 것이고, 예를 들면 데이타 유지시간이 긴 것이 요구되는 파일메모리로서의 이용에 위치결정되어 있다.

도 52에는 상술한 각종 플래시메모리를 사용한 파일메모리시스템의 1예의 블럭도가 도시되어 있다 (90)으로 나타낸 것은 특히 제한되지 않지만, PC카드화된 플래시메모리카드로서, ATA(AT Attachment)카드의 일종으로 된다. 이 플래시메모리카드(90)은 특히 제한되지 않지만 IDE(Intergtated Device Electronics)에 준거한 표준버스(91)을 거쳐서 퍼스널컴퓨터 등의 컴퓨터(99)에 도시를 생략한 커넥터를 거쳐 착탈 자유롭게 장착된다.

플래시메모리카드(90)은 버스인터페이스부(92), 라이트버퍼(93), ECC회로(94), 마이크로컴퓨터(95), 플래시메모리(96) 및 관리테이블메모리(97)를 갖고 그들은 내부버스(98)에 공통접속되어 있다.

상기 버스인터페이스부(92)는 ATA카드 등의 사양에 준거하도록 표준버스(91)과의 사이에서의 인터페이스제어를 실행한다. 라이트버퍼(93)은 표준버스(91)에서 공급되는 라이트데이타를 일시적으로 축적하는 데이타버퍼이고, 플래시메모리(96)에는 라이트버퍼(93)에 축적된 데이타강 라이트된다. 상기 ECC회로(94)는 플래시메모리(96)에 저장된 데이타의 정밀도를 향상시키기 위한 에러검출 및 에러정정기능을 갖는 회로이다. 상기 관리테이블메모리(97)은 예를 들면 플래시메모리나 EEPROM과 같은 전기적으로 리프로그램가능한 반도체메모리에 의해서 구성되고 섹터관리테이블과 리프로그램회수 관리테이블이 형성되어 있다. 섹터관리데이블에는 플래시메모리(96)의 불량어드레스 등이 라이트된다. 특히 플래시메모리메모리의 경우 라이트/소거를 반복해서 실행하는 동안 메모리셀의 특성이 열화하므로 그와 같은 어드레스를 유지하는 것이 필요하다. 리프로그램회수 관리테이블은 플래시메모리(96)에 있어서의 메모리셀의 리프로그램회수를 예를 들면 플래시메모리의 블럭마다 관리하는 정보를 보유한다. 플래시메모리의 메모리셀의 특성은 소정의 리프로그램회수의 범위내에서 보증되어 있다. 상기 마이크로컴퓨터(95)는 플래시메모리카드(90)에 대한 액세스요구에 따라서 카드내부를 전체적으로 제어하고 예를 들면 플래시메모리에 대한 동작의 지시나 상기 명령을 발행해서 플래시메모리(96)을 액세스제어하거나 관리테이블메모리(97)을 제어한다.

[6. 다진 라이트가능한 플래시메모리의 다른 예]

도 61에는 상기 다진 라이트가 가능한 플래시메모리의 또다른 예가 도시 된다. 이 플래시메모리는 하나의 메모리셀에 2비트의 정보를 라이트하는 것, 즉 4진으로 데이타를 라이트할 수 있고 그리고 상기 정보를 리드할 수 있다. 또 상술한 바와 같이, 2진으로 데이타의 라이트를 고속으로 실행하고 그 후 2진의 데이타를 4진으로 리라이트하는 것이 가능하게 되어 있다.

도 61에 있어서(303)으로 도시된 것은 메모리셀어레이로서 센스래치회로(304)를 사이에 두고 양측에 배치되어 있다. 도 61에서는 대표적으로 한쪽의 메모리셀어레이만이 도시되어있지만 실제로는 지면의 표리방향, 즉 메모리셀어레이(303)이 깊이 방향에 또 하나의 메모리셀어레이가 배치되어 있는 것으로 이해하기 바란다. 메모리셀(303)은 플로팅게이트와 컨트롤게이트를 구비한 다수의 메모리셀을 갖고 메모리셀의 컨트롤게이트는 워드선(306)에, 메모리셀의 드레인은 비트선(305)에, 메모리셀의 소오스는 도시하지 않은 소오스선에 접속된다. 워드선(306) 및 비트선(305)는 대표적으로 각각 1개씩 도시되어 있다. 워드드라이버(307)은 로우디코더(308)에서 출력되는 선택신호에 따라서 워드선을 구동한다. 비트선(305)의 한쪽 끝측에는 센스래치회로(304)가 마련되고 또 비트선(305)는 컬럼디코더(311)에서 출력되는 선택신호에 따라 컬럼스위치회로에 의해 선택되고 선택된 비트선이 메인앰프(310)과 도통된다. 도 61에 있어서 컬럼스위치회로는 센스래치회로(304)에 포함되어 있는 것으로 이해하기 바란다. 컬럼디코더(311) 및 로우디코더(308)에는 어드레스버퍼(313)에서 어드레스신호가 공급된다. 소거, 라이트, 리드 등의 동작모드에 따라서 필요로 되는 워드드라이버(307) 등의 동작전압의 전환은 전원전환회로(309)에 의해 실행된다. 제어회로(312)는 도시하지 않은 액세스제어신호나 클럭신호(318)을 외부에서 받고 또 데이타버스 등을 거쳐서 명령이 공급된다. 제어회로(312)는 명령에 따라 내부동작을 제어한다. 그 제어방법은 특히 제한되지 않지만 도 60에서 설명한 플래시메모리와 동일하고, 명령의 복호결과에 따라서 ROM을 액세스하고 ROM에서 리드되는 제어코드를 복호하는 것에 의해서 각종 내부제어신호를 생성하도록 되어 있다. 명령에 의해서 플래시메모리에 지정되는 동작모드는 특히 제한되지 않지만 상기 제1 라이트명령에 의한 초벌 라이트 그리고 상기 리라이트모드를 포함하고 있다. 리드나 소거동작모드를 구비하고 있는 것은 물론이다. 도 61에 도시된 플래시메모리에 있어서 한쪽의 메모리셀어레이(303)은 제1 라이트(초벌 라이트)전용영역으로 되고 도시를 생략한 다른 쪽의 메모리셀어레이는 제2 라이트(고정밀도 라이트)전용영역으로 된다. 리라이트모드가 지정된 경우에는 전자의 메모리셀어레이에 있어서의 2개의 메모리셀의 데이타가 일단위로서, 후자의 메모리셀어레이의 1개의 메모리셀에 4진중의 하나의 값으로 라이트된다.

도 61에 도시된 플래시메모리에 있어서의 4진 라이트기술에 의해서 라이트된 하나의 메모리셀의 정보기억상태는 소거상태, 제1 라이트상태, 제2 라이트상태, 제3 라이트상태중에서 선택된 하나의 상태로 된다. 전부 4가지의 정보기억 상태는 각각 2진의 2비트의 데이타에 의해 결정되는 상태로 된다. 즉, 2비트의 데이타를 하나의 메모리셀에 기억할 수 있다. 그 때문에, 라이트동작시에 워드선에 인가하는 라이트검증전압을 서로 다른 3종류로 설정하고, 이들을 순차 교체해서 3회로 나누어 라이트동작을 실행하고, 이들 각 라이트동작에 있어서 라이트를 실행하는 메모리셀에 접속된 센스래치(센스래치회로(304)에 포함되는 센스래치)에 유지시키는 2진(1비트)의 라이트데이타 0 또는 1('LOW' 또는 'High')를 상기 3회로 나눈 라이트동작의 각 라이트동작 마다 제어하는 라이트데이타 변환회로(301)을 마련하고, 하나의 메모리셀에 4진(2비트)의 정보를 라이트한다. 또, 리드동작시에 워드선에 인가하는 워드선선택레벨로서의 전압을 3종류로 설정하고, 3회의 리드동작에 의해 메모리셀에서 리드되는 각각 2진(1비트)의 데이타를 센스래치회로(304)를 거쳐 페치하고, 3회의 리드동작종료후에 2비트로서 4진의 정보로 변환하는 리드데이타 변환회로(302)를 구비한다.

리라이트모드에서는 메모리셀에서 2비트로서 합계 4진의 데이타로서 4진 전용의 메모리셀어레이에 라이트한다.

도 61을 사용해서 4진 데이타의 라이트동작 및 4진 데이타의 리드동작에 대해서 그의 개요를 먼저 설명한다.

4진 라이트동작은 라이트하는 2진(1비트)의 데이타열을 Din(316)에서 메인앰프(310)에 의해 증폭하여 라이트데이타 변환회로(301)로 신호선(317)을 통해 전송한다. 이 라이트데이타 변환회로(301)은 라이트하는 2진(1비트)의 데이타열을 예를 들면 기수비트, 우수비트로 분리해서 메모리셀어레이(303) 중의 비선택의 메모리셀에 접속되는 센스래치(비선택센스래치라 한다)로 신호선(318)을 통해서 전송하고 일시적으로 래치시킨다. 그와 같은 비선택센스래치는 데이타버퍼로서 겸용된다. 그리고, 라이트데이타 변환회로(301)은 「라이트1(제1 라이트상태를 얻기 위한 라이트동작)」, 「라이트2(제2 라이트상태를 얻기 위한 라이트동작)」, 「라이트3(제3 라이트상태를 얻기 위한 라이트동작)」의 각 동작마다 비선택센스래치가 유지하고 있는 데아트를 신호선(318)을 통해서 페치하고 그것을 「라이트1」, 「라이트2」, 「라이트3」에 따라 선택된 메모리셀에 라이트하는 4진(2비트)의 데이타에 대응한 2진(1비트)의 데이타 0 또는 1('Low' 도는 'High')로 변환하고 변환한 데이타를 신호선(318)을 통해서 선택된 메모리셀에 접속된 센스래치회로(304) 중의 센스래치(선택센스래치라 한다)로 전송하고, 이것에 래치된 2진 데이타에 따라서 상기 「라이트1」, 「라이트2」, 「라이트3」의 각 라이트동작이 실행된다.

이렇게 해서 기수비트, 우수비트로 분리된 2진 데이타를 비선택으로 되는 메모리셀의 센스래치에 일시적으로 유지시켜 검증전압이 다른 3회의 라이트동작(「라이트1」~「라이트3」)마다 라이트변환회로(301)을 사용해서 2진(1비트)의 라이트데이타를 합성하고, 검증전압이 각각 다른 라이트동작을 실행하는 것에 의해서 하나의 메모리셀에 4진(2비트)의 정보를 라이트할 수 있다.

리드동작에서는 다른 3종류의 전압이 순번으로 워드선(306)에 인가되고 각 3회의 리드동작에 의해서 메모리셀어레이(303)중의 메모리셀에서 선택센스래치에 리드되는 2진(1비트)의 정보 0 또는 1('Low' 또는 'High')은 각각 다른 비선택센스래치로 전송되어 일시적으로 유지된다. 3회의 리드동작에 의해서 리드되고 선택센스래치에서 비선택센스래치로 전송되며 래치된 3종류의 2진(1비트)의 데이타 0 또는 1(Low 또는 High)는 신호선(319)를 통해서 리드데이타 변환회로(302)로 전송된다. 리드데이타 변환회로(302)는 그와 같이 해서 전송된 데이타에 따라 4진(2비트)의 데이타의 상위비트, 하위비트를 합성한다. 리드데이타 변환회로(302)는 합성된 상위비트 및 하위비트를 교대로 출력시켜 2진(1비트)의 데이타열로 하고 이것이 메인앰프(310)에 의해 증폭되어 Dout(317)에서 출력된다.

도 62에는 도 61에 도시된 플래시메모리의 메모리셀어레이(303) 및 센스래치회로(304)에 관한 회로구성의 일부가 대표적으로 도시되어 있다. 도 62에 도시된 구성은 센스래치SL을 사이에 두고 비트선BL의 반대측에도 비트선BLa가 배치되어 있다. 특히 제한되지 않지만, 비트선BLa는 비트선BL과 1대 1대응으로 마련되어 있다. 액세스시에는 상호 한쪽이 다른쪽으로 기준용 비트선으로서 사용되고 그 중 어느 하나가 기준용의 비트선으로 되는지는 액세스대상으로 되는 메모리셀의 배치에 따라서 상대적으로 결정된다. 그것에 관한 제어는 상기 제어회로(312)가 실행하게 된다.

도 62에 있어서, N1~V8, N1a~N8a는 NMOS스위치, SL은 센스래치, MC, MCa는 메모리셀, VCC는 전원전압, VWEL인 메모리셀의 기판전압, GND는 접지전위, WL, WLa는 워드선, BL, BLa은 비트선, S, Sa는 공통소오스선, DDC, DDCa는 비트선을 디스차지하기 위한 제어신호선, SiS, SiSa는 각각 메모리셀MC, MCa의 소오스측을 공통소오스선S, Sa에 접속하는 제어신호선, RPC, RPCa는 리드동작시에 비트선을 프리차지하는 제어신호선, PC, PCa는 라이트검증동작시에 비트선을 프리차지하는 제어신호선, TR, TRa는 비트선과 센스래치를 접속하는 제어신호선, IOT, IOB는 입출력선, YG는 센스래치와 입출력선을 접속하는 제어신호선, PP, PN은 각각 센스래치SL의 PMOS트랜지스터, NMOS트랜지스터의 동작전원을 나타낸다.

상기 비트선BL, BLa는 특히 제한되지 않지만 알루미늄배선에 의해서 형성되고, 1개의 비트선BL, BLa에는 특히 제한되지 않지만 메모리셀의 직렬회로가 배치되고(도 62에는 메모리셀의 직렬회로는 1개의 비트선에 대해서 1개가 대표적으로 도시되어 있다), 상기 여러개의 메모리셀의 직렬회로중에서 하나를 대응하는 비트선과 도통시키기 위해 NMOS스위치N2, N2a가 마련되어 있다. 상기 NMOS스위치N2, N2a는 제어신호SiD, SiDa에 의해서 스위치제어된다.

이하, 상술한 4진 라이트동작, 4진 리드동작에 대해서 상세하게 설명한다. 이하에서는 오직 4진 라이트동작, 4진 리드동작에 대해서 설명한다. 이 내용이 이해되면 리라이트의 동작에서는 2진으로 라이트된 데이타를 메모리셀어레이에서 리드하여 상기 라이트변환회로(301)을 사용해서 4진 라이트를 실행하면 좋다는 것을 이해할 수 있다. 이 때의 4진 라이트어드레스는 상술한 플래시메모리의 예에서도 명확한 바와 같이 내부에서 생성하면 좋다. 예를 들면 2진 라이트영역인지 4진 라이트영역인지를 지시하는 어드레스비트(예를 들면 최상위비트)만을 변경해서 최초의 2진 라이트데이타의 리드어드레스를 유용할 수 있다.

《1》 라이트동작

도 63~도 73을 참조하면서 라이트 및 라이트검증을 위한 구성과 작용을 상세하게 설명한다. 도 63에는 라이트검증시에 워드선에 인가하는 전압과 4진(2비트)의 정보가 라이트된 메모리셀의 임계값전압의 분포의 관계를 도시한다. 이 경우의 메모리셀의 임계값전압과 메모리셀에 라이트된 4진(2비트)의 정보를 대응시키는 것은 임계값전압이 가장 높은 Vth0의 상태(메모리셀의 소거상태)를 정보 0이 라이트된 상태로 하고 임계값전압이 두번째로 높은 Vth1의 상태를 정보 1이 라이트된 상태, 임계값전압이 세번째로 높은 Vth2의 상태를 정보 10이 라이트된 상태, 임계값전압이 가장 낮은 Vth3의 상태를 정보 11이 라이트된 상태로 하고 있다.

하나의 메모리셀에 4진(2비트)의 정보를 기억시키기 위해서는 메모리셀의 임계값전압의 분포를 도 63과 같이 4극화하면 좋다. 라이트동작 및 그에 계속되는 라이트검증동작에 의해서 메모리셀의 임계값전압의 분포를 제어하기 위해 라이트검증전압을 도 63의 4개의 메모리셀의 임계값전압 Vth0, Vth1, Vth2, Vth3에 대해서 Vth0Vv1Vth1, Vth1Vv2Vth2, Vth2Vv3Vth3을 만족하는 3종류의 전압 Vv1, Vv2, Vv3으로서 라이트검증동작시에 워드선에 인가한다. 도 64에 그의 워드선 인가전압의 예를 도시하고 있다. 도 64중의 「라이트1」, 「라이트2」, 「라이트3」의 각 동작은 모두 1회의 라이트와 1회의 라이트검중동작의 2개를 나타내고 있다. 「라이트1」의 동작에 의해서 4진 데이타 1, 10, 11을 라이트하고자 하는 메모리셀의 임계값전압을 Vv1보다 낮게 하고, 「라이트2」의 동작에 의해서 4진 데이타, 10, 11을 라이트하고자 하는 메모리셀의 임계값전압을 Vv2보다 낮게 하고, 「라이트3」의 동작에 의해서는 4진 데이타 11을 라이트하고자 하는 메모리셀만의 임계값전압을 Vv3보다 낮게 한다. 「라이트1」~「라이트3」의 각 동작에 대해서 이하 설명한다.

「라이트1」, 「라이트2」, 「라이트3」의 각 동작은 「라이트1」의 동작전에 소거동작을 실행하는 점과 라이트검증시에 워드선에 인가하는 전압이 다른 2점을 제외하고 도 62에 대표적으로 도시된 회로의 동작은 공통이다. 그래서 먼저 「라이트1」~「라이트3」의 라이트 및 라이트검증동작에 있어서의 공통 동작에 대해서 도 62를 사용해서 설명한다.

메모리셀 MC에 라이트하는 경우에는 비반전측의 입출력선 IOT를 하이레벨(이하 단자 'High'라고도 한다), 반전측의 입출력선 IOB를 로우레벨(이하 단지 'Low'라고도 한다)로 한다. 모든 동작에 있어서, IOT와 IOB는 항상 상보신호로 된다. 그리고, 제어신호선 YG를 선택레벨로 상승시켜 NMOS 스위치 N8보다 N8a를 온시킨다. 이것에 의해서 센스래치 SL에 'High'의 데이타가 래치된다. 이때, 센스래치 SL의 노드 A측은 'High', 노드 Aa측은 'Low'로 된다. 다음에, 센스래치 SL의 PMOS트랜지스터측의 전원전압 PP를 전원전압 VCC에서 예를 들면 4[4]로 승압하고, 제어신호선 PC선과 제어신호선 PCa를 선택레벨로 상승시켜서 NMOS 스위치 N5와 N5a를 온시킨다. 이때, 센서래치 SL에 'High'가 래치되어 있으므로 센스래치 SL의 노드 A측이 'High'이고 NMOS 스위치 N7이 온하고 MOS 스위치 N5를 통해서 비트선 BL이 4[V]로 프리차지된다. 한편, 센스래치 SL의 노드 Aa측은 'Low'이므로 NMOS 스위치 N7은 오프의 상태이고 비트선 BLa는 프리차지되지 않고 비트선 BLa는 0[V] 로 된다. 이후, 제어신호선 PC와 PCa의 전압이 비선택레벨로 되어 NMOS 스위치 N5와 N5a가 오프되고 계속해서 제어신호선 SiD가 상승되어 NMOS 스위치 N2가 온상태로 된다. 그리고, 워드선 WL에 예를 들면 -9[V]가 인가되고 제어신호선 TR, TRa가 선택레벨로 상승되어 NMOS 스위치 N6, N6a가 온상태로 되고 이것에 의해서 메모리셀 MC에 라이트가 실행된다. 이때 메모리셀 MC의 기판전압 VWEL은 예를 들면 0[V]로 된다. 이후, 워드선 WL이 0[V]로 되고 제어신호 TR, TRa의 전압이 비선택레벨로 상승되어 NMOS 스위치 N6, N6a가 오프로 되고 그 후 제어신호선 DDC, DDCa가 선택레벨로 상승되어 NMOS 스위치 N1, N1a가 온으로 되는 것에 의해, 라이트대상으로 된 비트선 BL과 기준측의 비트선 BLa가 디스차지되고 이들 비트선 BL, BLa DMa의 전위가 0[V]로 초기화된다. 그리고, 제어신호 DDC, DDCa의 전압이 비선택레벨로 하강되어 NMOS 스위치 N1, N1a가 오프상태로 된 후 다음에 설명하는 라이트검증동작이 실행된다.

라이트검증동작에서는 먼저 센스래치 SL의 PMOS 트랜지스터측의 전원 PP의 전압이 전원전압 VCC로 되고 제어신호선 PC선이 선택레벨로 상승되어 NMOS 스위치 N5가 온상태로 된다. 이때, 상기 라이트동작에서 설명한 바와 같이 센스래치 SL에 정보 1('High')가 래치되어 있으면 NMOS 스위치 N7이 온하고 비트선 BL은 프리차지되지만 정보 0('Low')가 래치되고 있는 경우는 NMOS 스위치 N7은 오프이므로 비트선 BL은 프리차지되지 않는다. 또, 제어신호선 RPCa가 선택레벨로 상승되어 NMOS 스위치 N4a가 온상태로 되어 기준측의 비트선 BLa가 비트선 BL보다 낮은 전압으로 프리차지된다. 다음에 제어신호선 PC, RPCa의 전압이 모두 비선택레벨로 하강되어 NMOS 스위치 N5, N4a가 오프상태로 반전된 후, 센스래치 SL의 PMOS 트랜지스터츠의 전원 PP가 VSS(접지전위와 같은 저전위측의 전원전압)로, NMOS 트랜지스터측의 전원 PN이 VCC(고전위측의 전원전압)로 되어 센스래치 SL이 디스차지된다. 다음에, 제어신호선 SiD와 SiS가 선택레벨로 상승되어 NMOS 스위치 N2와 N3이 온상태로 되고 워드선 WL에 검증전압 Vv1, Vv2, Vv3중 어느 하나가 인가된다. 이때, 소오스선 S와 메모리셀 MC의 기판전압 VWEL DMS 0[V] 로 된다. 상기 라이트동작에 의해 메모리셀 MC의 임계값전압이 워드선의 선택레벨보다 낮은 상태로 되어 있는 경우에는 메모리셀 MC가 온하고 비트선 BL에서 소오소선 S측으로 전류가 흘러 비트선 BL의 전위가 하강한다. 한편, 라이트동작에서 메모리셀 MC의 임계값전압이 워드선의 선택레벨보다 낮은 상태로 되어 있지 않은 경우에는 메모리셀 MC는 온상태로 되지 않고 비트선 BL의 전위는 하강하지 않는다. 워드선의 전압을 0[V]로 복귀시킨후 제어신호선 SiD, SiS의 전압을 강압하여 NMOS 스위치 N1과 N3을 오프시키고, 제어신호서 TR과 TRa를 선택레벨로 상승시켜 NMOS 스위치 N6과 N6a를 온시키고 센스래치 SL의 PMOS 트랜지스터측의 전원 PP를 VCC로, NMOS 트랜지스터측의 전원 PN을 VSS로 해서 센스래치 SL을 활성화하고 이것에 의해 센스래치 SL은 비트선 BL과 기준츠의 비트선 BLa의 전위차를 증폭한다. 이때, 메모리셀 MC가 온상태로 되어 있으면 비트선 BL측의 전위가 하강하고 기준측의 비트선 BLa에 대해서 레벨이 낮아졌을때, 센스래치 SL에 래치된 'High'는 'Low'로 반전한다 메모리셀이 오프였던 경우에는 비트선 BLa의 전위가 하강하지 않고 기준측의 비트선 BLa에 대해서 레벨이 높게 되어 있으므로 센스래치 SL에 래치된 'High'는 'High'인 채 반전하지 않는다. 이 검증동작에 의해서 센스래치 SL에 래치된 'High'가 'Low'로 반전될 때까지 라이트동작과 라이트검증동작이 반복된다. 상기 라이트 및 라이트검증의 각 동작제어는 제어 회로(312)에 의해서 실행된다.

다음에, 메모리셀MC로의 4진(2비트)의 라이트에 있어서의 메모리셀의 임계값전압의 제어방법에 대해서 설명한다. 이 제어방법은 후술하는 라이트데이타변환회로(301)에 의해 3회의 라이트동작에 따라 비선택의 센스래치를 사용해서 순차 라이트하는 4진(2비트)의 데이타에 대응한 2진(1비트)의 신호 0 또는 1('Low' 또는 'High')로 변환하는 것에 의해서 이하에 설명하는 바와 같이 하나의 메모리셀에 4진(2비트)의 라이트를 가능하게 한다.

여기서, 도 65와 같이 1개의 워드선 WL에 접속하는 4개의 메모리셀MC1, MC2, MC3, MC4의 각각에 4진의 데이타 0, 1, 10, 11'을 라이트하는 경우를 고려한다. 이들 4진의 데이타 0, 1, 10, 11은 1비트의 데이타열 11011을 2개씩 구분한 것이다. 통상, 이 8개의 데이타를 라이트하기 위해서는 8개의 데이타를 라이트하기 위해서는 8개의 메모리셀이 필요하지만 상기와 같이 1비트의 데이타열을 2개씩 구분해서 4진(2비트)의 데이타 0, 1, 10, 11로 하고, 각각을 1개의 메모리셀에 라이트하면 4개의 메모리셀밖에 필요하지 않고 메모리의 용량을 2배로 하는 것이 가능하게 된다.

먼저, 라이트동작전에 소거동작을 실행하고 메모리 셀 MC1∼MC4의 임계값 전압을 높은 Vth0으로 일치시킨다(도 66). 소거동작은 도 62를 사용해서 설명하면, 워드선 WL과 메모리셀 MC의 기판전압 VWEL에 각각 예 를 들면 12[V]와 -4[V]를 인가하고, 공통 소오스선 S에 -4[V] 를 인가해서 제어신호선 SiS 를 선택레벨로 상승시켜 NMOS 스위치 N3을 온시키고, 메모리셀 MC의 소오스측을 -4[V]로 하는 것에 의해 실행된다. 이것에 의해서, 소거대상으로 된 메모리셀 MC의 부유게이트에 전자가 주입 메모리셀 MC의 임계값전압이 높은 상태로 된다. 이후 라이트, 라이트검증동작을 실행한다. 이때, 워드선 WL에는 도 64에 도시된 바와 같은 전압을 인가하는 것으로 한다.

「라이트 1」의 동작에서는 먼저, 메모리셀 MC1∼MC4에 각각 접속하는 센스래치 SL1∼SL4에 라이트 2진 데이타 W1T를 래치한다. 즉, 메모리셀 MC1에 접속하는 센스래치 SL1을 'Low'(0을 래치)로 하고 그 이외의 메모리셀 MC2∼MC4에 접속하는 센스래치 SL2∼SL4는 'High' (1을 래치)로 해서 메모리셀 MC2∼MC4에 라이트를 실행한다. 이후, 이미 설명한 라이트 및 라이트검증동작을 워드선의 전압을 라이트시에는 예를 들면 -9[V], 라이트검증시에는 Vv1로 해서 실행한다. 도 67에 도시된 바와 같이, 메모리셀 MC2∼MC4의 임계값전압이 Vth1로 되면 「라이트 1」의 동작은 종료하고, 계속해서 「라이트 2」의 동작으로 이행한다.

「라이트 2」의 동작은 먼저, 라이트 2진 데이타 W2T를 메모리셀 MC1∼MC4에 각각 접속하는 센스래치 SL1∼SL4에 래치시킨다. 즉, 메모리셀 MC1, MC2에 접속하는 센스래치 SL1, SL2는 Low(0을 래치)로 하고 그 이외의 메모리셀 MC3, MC4에 접속하는 센스래치 SL3, SL4는 High(1을 래치)로 해서 메모리셀 MC3, MC4에 라이트를 실행한다. 이 후에는 「라이트 1」과 마찬가지로 워드선의 전압을 라이트시에는 예를 들면 -9[V], 라이트검증시에는 Vv2로서 라이트 및 라이트검증을 실행한다. 도 68에 도시된 바와 같이 메모리셀 MC3, MC4의 임계값전압이 Vth2로 되면 「라이트 2」의 동작은 종료하고 계속해서 「라이트 3」의 동작으로 이행한다.

「라이트 3」의 동작은 먼저, 라이트 2진 데이타 W3T를 메모리셀 MC1∼MC4에 각각 접속하는 센스래치 SL1∼SL4에 래치시킨다. 즉, 메모리셀 MC1∼MC3에 접속하는 센스래치 SL1∼SL3은 Low(0을 래치)로 하고, 메모리셀 MC4에 접속하는 센스래치 SL4는 High(1을 래치)로 해서 메모리셀 MC4에만 라이트를 실행한다. 이 후에는 「라이트 1」, 「라이트 2」와 마찬가지로, 워드선의 전압을 라이트시에는 예를 들면 -9[V], 라이트검증시에는 Vv3으로 해서 라이트 및 라이트검증을 실행한다. 도 69에 도시된 바와 같이, 메모리셀 MC4의 임계값전압이 Vth3으로 되면 「라이트 3」의 동작은 종료하고 이것을 전체 라이트동작이 종료하고 메모리셀 MC1∼MC4의 각각에 4진(2비트)의 정보 0, 1, 10, 11이 라이트된 것으로 된다. 이와 같이 해서 상술한 라이트검증시에 워드선에 인가하는 전압을 Vv1∼Vv3으로 설정한 「라이트 1」∼「라이트 3」의 3회의 라이트동작을 실행하는 것에 의해 하나의 메모리셀에 4진(2비트)의 정보를 라이트할 수도 있다.

도 64의 워드선전압인가의 예에서는 각각의 단계(「라이트 1」∼「라이트 3」)에서의 라이트동작후의 라이트검증동작을 1회 실행해서 필요한 임계값전압이 얻어진 경우이다. 워드선으로의 라이트전압의 인가형식은 도 64이외에 도 70이나 도 71에 도시된 방식을 선택할 수 있다. 도 70의 방식은 1회의 라이트전압의 인가시간 즉 라이트펄스폭을 서서히 크게 하는 제어를 의미한다. 도 71의 방식은 1회의 라이트펄스폭은 일정하게 하고 그때의 라이트전압레벨을 서서히 크게 제어하고자 하는 것이다.

다음에, 2진(1비트)의 라이트데이타열에서「라이트 1」∼「라이트 3」에 있어서의 4진(2비트)라이트를 위한 2진 데이타 W1T∼W3T 및 그의 상보신호 W1B∼W3B로의 변환방식에 대해서 설명한다.

도 72에는 2진(1비트)의 라이트데이타열을 기수, 우수비트로 분리하는 회로의 1예가 도시된다. 동일 도면에 도시된 회로의 특징은 라이트할 2진의 데이타열을 DT, DB의 상보신호로 분리한 후에 서로 반주기 어긋난 클럭신호 CLK1, CLK2에 의해서 기수비트의 WOT, WOB(WOT와 WOB는 서로 상보신호), 우수비트의 WET, WEB(WET와 WEB는 서로 상보신호)로 분리한다는 점이다.

도 73을 사용해서 도 72에 도시된 회로의 동작을 설명한다. 도 73에는 플래시메모리의 데이타입력단자(Din)(16)에 2진(1비트)의 라이트데이타열이 1, 1로 연속해서('High', 'High'로 연속해서) 입력된 경우가 1예로서 도시되고, 이 입력된 라이트데이타열이 인버터회로 INV1, INV2에 의해 DT, DB의 상보신호로 분리되고, 분리된 신호 DT, DB는 서로 반주기 어긋난 클럭신호 CLK1,CLK2와 동기되어 각각 서로 상보신호의 조 WOT, WOB(기수비트), WET, WEB(우수비트)가 형성된다. 이 예에 있어서, 상보(complement)신호로 변환하는 것은 상기 센스래치 SL의 입력이 차동 또는 상보신호로 되어 있는 것에 따르는 것이며 반드시 그것에 한정되는 것은 아니다.

도 74에는 그와 같은 우수비트와 기수비트로 분리된 상보데이타를 사용해서 4진 라이트를 실행하기 위한 회로구성이 도시된다. 동일 도면에 도시된 구성은 도 1의 메모리셀어레이(303), 센스래치회로(304), 라이트변환회로(301), 리드변환회로(302)에 대응되는 구성예이다. 특히 제한되지 않지만, 메모리셀어레이(303)은 4개로 분할된 메모리어레이(303A)∼메모리어레이(303D)에 의해서 구성되고, 센스래치회로(304)는 4개로 분할된 센스래치회로(304A)∼센스래치회로(304D)에 의해서 구성되며, 라이트변환회로(301)은 4개로 분할된 라이트변환회로(301A)∼라이트변환회로(301D)에 의해서 구성된다. 액세스는 4개의 메모리어레이(303A)∼(303D)중에서 선택된 1개의 메모리어레이에 대해서 실행되는 것으로 한다. 상기 상보신호 WOT, WOB, WET, WEB의 신호선은 스위치 SW1a∼SW4a를 거쳐서 라이트변환회로(301A)에, 스위치SW1b∼SW4b를 거쳐서 라이트변환회로(301B)에, 스위치SW1c∼SW4c를 거쳐서 라이트변환회로(301C)에, 스위치SW1d∼SW4d를 거쳐서 라이트변환회로(301d)에 접속되어 있다. 또, 입출력선 IOTa, IOBa에 결합된 라이트변환회로(301A)와 센스래치회로(304a)는 스위치SBa, STa를 거쳐서 상기 상보신호WOT, WOB의 신호선에 접속가능하게 되고, 입출력선 IOTd, IOBd에 결합된 라이트변환회로(301D)와 센스래치회로(304D)는 스위치 SBd,STd를 거쳐서 상기 상보신호 WOT, WOB의 신호선에 접속가능하게 된다. 마찬가지로, 입출력선 SBb,IOBb에 결합된 라이트변환회로(301B)와 센스래치회로(304B)는 스위치SBb,STb를 거쳐서 상기 상보신호WET,WEB의 신호선에 접속가능하게 되고, 입출력선 IOT,IOBc에 결합된 라이트변환회로(301C)와 센스래치회로(304C)는 스위치 SBc, STc를 거쳐서 상기 상보신호 WET, WEB의 신호선에 접속가능하게 된다. 또, 센스래치회로(304A)∼센스래치회로(304D)는 스위치 SRTa, SRBa, SRTb, SRBb, SRTc, SRBc, SRTd, SRBd를 거쳐서 서로 래치신호의 수수를 실행할 수 있다. 상기 각 스위치의 제어는 제어회로(12)에 의해서 실행된다. 또, 각 센스래치회로(304A)∼(304D)는 스위치 SOTa, SOBa, SOTb, SOBb, SOTc, SOBc, SOTd, SOBd를 거쳐서 리드변환회로(2)에 접속가능하게 된다.

도 74에 도시된 회로는 1개의 선택된 메모리어레이에 4진(2비트)의 정보를 라이트하기 위해, 도 72의 분리회로에 의해서 기수비트와 우수비트로 분리된 신호를 2개의 비선택메모리어레이에 접속하는 센스래치회로에 래치시켜서 일시적으로 유지시키고, 「라이트 1」∼「라이트 3」의 각 동작에 있어서 선택된 메모리어레이에 마련된 라이트변환회로를 사용해서 「라이트 1」∼「라이트 3」에 대응되는 2진 데이타 W1T∼W3T 및 그의 상보신호 W1B∼W3B를 합성해서 선택메모리 어레이의 센스래치회로(304)에 래치시켜 라이트를 실행하는 것이다.

예를 들면, 메모리어레이(303A)를 선택메모리어레이로 하고(메모리어레이(303B)∼(303D)는 비선택메모리어레이), 이 선택메모리어레이(303A)에 포함되는 메모리셀에 라이트를 실행하는 경우를 고려한다. 도 69에 도시한 회로에 의해서 분리된 기수비트 WOT, WOB를 스위치 SRTd, SRBd를 닫아서 센스래치회로(304D)에 유지시키고, 우수비트 WET, WEB를 스위치 SRTb, SRBb를 닫아서 센스 래치회로(304B)에 유지시킨다. 우수비트는 센스래치회로(304C)에 유지시켜도 좋지만, 여기서는 센스래치회로(304B)에 유지시킨 경우에 대해서 이하 설명한다. 「라이트 1」∼「라이트 3」의 각 동작에 있어서, 센스래치회로(304D)에 유지된 기수비트의 정보 WOT, WOB와 센스래치회로(304B)에 유지된 우수비트의 정보 WET, WEB를 선택메모리어레이(301A)의 라이트변환회로(301A)에 스위치 SRTd, SRBd, SRTb, SRBb와 SW1a∼SW4a를 닫아서 전송한다. 전송을 받은 라이트 변환회로(301A)는 4진(2비트)의 정보를 메모리셀에 라이트하기 위한 2진(1비트)의 데이타 0 또는 1('High' 또는 ' Low')로 변환해서 선택메모리어레이(303A)의 센스래치회로(304A)에 래치시켜서 라이트 및 라이트검증을 실행한다. 라이트변환회로(301A)∼(301D)가 실행하는 데이타합성을 위한 회로구성과 동작예를 다음에 설명한다.

도 75에는 라이트변환회로가 구비하는 라이트데이타합성회로의 1예가 도시된다. 도 74의 라이트변환회로(301A)∼(301D)는 모두 이 도 75에 도시한 회로에 의해서 실현되고 있다. 동일 도면에 도시된 라이트데이타 합성회로는 2비트의 상보신호중의 비반전데이타 WOT, WET를 합성해서 센스래치 SL의 입출력선 IOT에 인가하는 데이타 W1T∼W3T를 「라이트 1」∼「라이트 3」에 대응해서 각각 합성하는 회로부분(400)과 2비트의 상보신호중의 반전데이타 WOB, WEB를 합성해서 센스래치 SL의 입출력선 IOB에 인가하는 데이타 W1B∼W3B를 「라이트 1」∼「라이트 3」에 대응해서 각각 합성하는 회로부분(401)로 크게 구별된다. 회로부분(400)은 2비트의 상보신호중의 비반전데이타 WOT, WET에 따라서 「라이트 1」일 때에는 모드신호 MWD1에 의해 선택된 신호경로를 거쳐서 데이타 W1T를 형성하고, 「라이트 2」일 때에는 모드신호 MWD2에 의해 선택된 신호경로를 거쳐서 데이타 W2T를 형성하고, 「라이트 3」일 때에는 모드신호 MWD3에 의해 선택된 신호경로를 거쳐서 데이타 W3T를 형성한다. 회로부분(401)은 2비트의 상보신호중의 반전데이타 WOT, WET에 따라서 「라이트 1」일 때에는 모드신호 MWD1에 의해 선택된 신호패스를 거쳐서 데이타 W1B를 형성하고, 「라이트 2」일때에는 모드신호 MWD2에 의해 선택된 신호경로를 거쳐서 데이타 W2B를 형성하고, 「라이트 3」일 때에는 모드신호 MWD3에 의해 선택된 신호경로를 거쳐서 데이타 W3B를 형성한다. 「라이트 1」에 있어서는 선택된 메모리어레이의 센스 래치 SL의 입출력선 IOT, IOB에는 데이타 W1T, W1B가 인가되어 라이트 및 라이트검증이 실행되고, 「라이트 2」에 있어서는 선택된 메모리어레이의 센스래치 SL의 입출력선 IOT, IOB에는 데이타 W2T, W2B가 인가되어 라이트 및 라이트검증이 실행되고, 「라이트 3」에 있어서는 선택된 메모리어레이의 센스래치 SL의 입출력선 IOT, IOB에는 데이타 W3T, W3B가 인가되어 라이트 및 라이트검증이 실행된다. 선택측이 라이트변환회로(301A)에는 「라이트 1」∼「라이트 3」의 각각에 있어서, WOT, WET가 비선택측의 센스래치회로(304D)에서, WOB, WEB가 비선택측의 센스래치회로(304C)에서 인가된다. 도 76a, 도 76b, 도 76c에는 도 75에 도시된 데이타합성회로에 의해서 얻어지는 출력결과가 도시되어 있다. 「라이트 1」을 실행하는 경우는 도 75의 신호 MWD1을 'High'로 한다. 마찬가지로, 「라이트 2」,「라이트 3」을 실행하는 경우에는 각각 신호 MWD2, MWD3을 'High'로 한다. 도 76a, 도 76b, 도 76c에 도시된 IOT, IOB의 출력은 「라이트 1」∼「라이트 3」의 동작에 있어서 외부로부터의 라이트할 2진의 데이타열(0, 0, 0, 1, 1, 0, 1, 1)에 대해서 도 67∼도 69에 도시한 라이트 2진 데이타 W1T∼W3T에 대응된다.

마찬가지로, 다른 메모리어레이에 라이트를 실행하는 경우에는 기수비트, 우수비트로 분리된 데이타를 비선택으로 되는 어레이중이 2개의 센스래치회로에 데이타를 일시적으로 유지시키고, 라이트시에 유지된 데이타를 선택메모리의 라이트변환회로로 전송하여 라이트데이타를 합성해서 선택메모리어레이의 센스래치회로에 래치시키면 좋다.

또한, 도 72에 도시된 우스비트, 기수비트로 분리되는 회로와 도 75에 도시된 데이타합성회로는 라이트데이타변환회로(1)에 포함되어 있다.

2 리드동작

다음에, 하나의 메모리셀에 저장된 2비트분의 정보를 리드하기 위한 구성을 상세하게 설명한다. 먼저, 하나의 메모리셀에 라이트된 2비트(4진)의 데이타를 리드하고, 1비트(2진)의 데이타열로 변환하기 위한 구성을 도 77∼도 86을 참조하면서 설명한다.

상기 항목1의 라이트동작에 의해서 도 77과 같이 4극화된 메모리셀의 임계값전압에 대해서 이 예에서는 리드동작시에 워드선에 인가하는 전압을 도 77에 도시한 바와 같은 Vth0Vr1Vth1, Vth1Vr2Vth2, Vth2Vr3Vth3을 각각 만족하는 Vr1, Vr2, Vr3으로 한다. 그때, 워드선에 인가하는 전압의 예를 도 78에 도시한다. 워드선에 전압 Vr1을 인가해서 리드를 실행하는 동작을 「리드 1」로 하고, 마찬가지로 전압 Vr2, Vr3을 인가해서 리드를 실행하는 동작을 각각 「리드 2」, 「리드 3」이라 한다. 이와 같이 리드동작을 3회 실행하는 것은 메모리셀에 라이트된 4진(2비트)의 정보를 「리드 1」∼「리드 3」의 각 리드동작마다 2진(1비트)의 정보로서 리드하는 것에 불과하다.

상기 「리드 1」∼「리드 3」에 있어서의 메모리어레이, 센스래치회로를 포함하는 주요부회로의 동작은 공통이므로, 도 62에 따라서 먼저 그의 공통부분에 대한 리드동작을 설명한다.

데이타리드시에는 먼저, 센스래치 SL의 PMOS 트랜지스터측의 전원 PP를 전지전위 VSS로, NMOS트랜지스터측의 전원 PN을 전원전압 VCC로 한다. 이후 제어신호 RPC, SiD를 선택레벨로 상승시켜서 각각 NMOS스위치 N4, S2를 온동작시키고, 선택된 메모리셀 MC에 접속하는 비트선 BL과 노드 A측을 예를 들면 1V로 프리차지하고, 동시에 제어신호선 RPCa를 선택레벨로 상승시켜서 각각 NMOS 스위치 N4a를 온시키고, 기준측의 노드 Aa를 예를 들면 0.5[V]로 프리차지한다. 다음에, 제어신호선 RPC. RPCa의 전압을 비선택레벨로 강압해서 NMOS스위치 N4, N4a를 오프상태로 한 후, 제어신호 SiS를 선택레벨로 상승시키고 NMOS 스위치 N3을 온상태로 그리고 소오스선 S와 메모리셀의 기판전압 VWEL을 0[V]로 하고 워드선에 리드전압을 인가한다. 이때, 메모리셀 MC의 임계값전압이 워드선에 인가된 전압보다 낮은 경우에는 메모리셀 MC가 온 상태로 되어 비트선 BL측에서 소오스선측에 전류가 흐르고, 비트선 BL과 노드 A측의 전압이 저하한다. 한편, 메모리셀 MC의 임계값전압이 워드선에 인가된 전압보다 높은 경우에는 메모리셀 MC는 온동작하지 않고 메모리셀에는 전류가 흐르지 않기 때문에 비트선 BL과 노드 A의 전압은 하강하지 않는다. 그리고, 워드선 WL의 전압을 0[V]로 하고 제어신호 SiD, SiS의 전압을 비선택레벨로 강압해서 각각 NMOS스위치 N2, N3를 오프시킨 후, 제어신호선 TR, TRa 를 선택레벨로 상승시켜서 NMOS스위치 N6, N6a를 온동작시키고, 다음에 센스래치 SL의 PMOS트랜지스터측의 전원 PP를 VCC로, NMOS트랜지스터측의 전원을 VSS로 하고, 노드 A와 기준측의 노드 Aa의 전압차를 증폭한다. 증폭동작이 확정되는 타이밍에서 제어신호선 YG를 선택레벨로 상승시켜서 NMOS스위치 N8,N8a를 온동작시키는 것에 의해 센스래치 SL이 유지하고 있는 정보가 입출력선 IOT, IOB로 출력된다. 입출력선 IOT, IOB에는 서로 상보신호가 출력된다.

다음에 「리드 1」∼「리드 3」의 동작에 있어서의 메모리셀에 라이트된 4진(2비트)의 정보의 리드에 대해서 도 76의 경우를 1예로서 설명한다. 도 76에 있어서는 1개의 워드선 WL에 접속한 4개의 메모리셀 MC1∼MC4에 0, 1, 10, 11의 각각 4진(2비트)의 데이타가 라이트되어 있는 경우를 상정한다. 이들 4개의 값은 이미 설명한 라이트동작에 의해 2진(1비트)의 데이타열 11011이 2개씩 구분되어 0, 1, 10, 11로서 각각 메모리셀 MC1∼MC4에 기억된 것이다. 또, SL1∼SL4는 각각 메모리셀 MC1∼MC4에 접속된 센스래치를 나타낸다. 이 예에서는 간단한 센스래치의 구성에 의해 1개의 메모리셀에 기억된 다진(4진)의 리드를 실현할 수 있다.

도 80은 「리드 1」의 동작에 의해서 메모리셀 MC1∼MC4의 임계값전압과 워드선에 인가하는 리드전압 Vr1의 관계 및 메모리 셀 MC1∼MC4에서 리드되고, 센스래치 SL1∼SL4에 래치되는 2진(1비트)의 데이타 R1T의 0 또는 1('High' 또는 'Low')을 도시한 도면이다. 마찬가지로, 도 81, 도 82도 각각 메모리셀 MC1∼MC4의 임계값전압과 워드선에 인가하는 리드전압 Vr2, Vr3의 관계 및 「리드 2」, 「리드 3」의 각 동작에 의해서 메모리셀 MC1∼MC4에서 리드되고, 센스래치 SL1∼SL4에 래치되는 2진(1비트)의 데이타 R2T, R3T를 도시한 도면이다. 상술한 도 74의 구성으로 이루어지는 플래시메모리에 대해서 이들 2진(1비트)의 정보가 압축되고, 4진(2비트)의 정보가 기억된 메모리셀에서 리드되는 2진(1비트)의 데이타 R1T∼R3T 및 그의 상보신호 R1B∼R3B에서 메모리셀 4진의 데이타로서 압축되어 기억되기 전의 2진(1비트)의 정보로 변환하는 방법을 설명한다.

도 74의 선택메모리어레이(303A)의 정보를 리드하는 경우를 1예로서 설명한다. 「리드 1」의 동작에 의해서 리드된 2진(1비트)의 데이타 R1T 및 그의 상보신호 R1B는 센스래치회로(304a)에서 스위치 SRTa, SRBa, SRTb, SRBb를 닫아서 센스래치회로(303B)를 전송되고, 그것에 의해 센스래치(304B)는 데이타R1T, R1B를 유지한다. 그들 스위치 SRTa, SRBa, SRTb, SRBb를 연(오프한) 후 「리드 2」의 동작이 실행된다. 「리드 2」의 경우에는 스위치 SRTa, SRBa, SRTc, SRBc가 닫혀지는(온되는) 것에 의해 선택메모리어레이(3A)에서 리드된 2진(1비트)의 데이타 R2T, R2B는 센스래치회로(304A)에서 센스래치(304C)로 전송되고 이것에 의해서 센스래치회로(304C)는 데이타 R2T, R2B를 유지한다. 이후, 이들 스위치를 열고 나서 「리드 3」의 동작을 개시해서 2진(1비트)의 데이타 R2T, R3B를 리드하고, 센스래치(304A)에 유지시킨다. 3개의 센스래치회로(304A),(304B),(304C)에 유지된 3개의 리드데이타는 스위치 SOTa, SOBa, SOTb, SOBb, SOTd, SOBd를 거쳐서 리드변환회로(302)에 인가된다. 리드변환회로(302)는 그의 데이타를 1비트씩의 데이타열로 변환 또는 복원한다.

도 83에는 「리드 1」∼「리드 3」의 동작에 의해서 리드된 2진(1비트)의 데이타 R1T∼R3T 및 그의 상보신호 R1B∼R3B에서 메모리셀에 기억되어 있던 4진 (2비트)의 데이타 0, 1, 10, 11로 변환하는 회로예가 도시되어 있다.

동일 도면에 도시된 리드데이타 합성회로는 입출력선 IOT측의 회로 부분(400)과 입출력선 IOB측의 회로부분(401)로 크게 구별된다. 회로부분(400)은 「리드 1」∼「리드 3」의 3회의 리드에 의해 얻어진 비반전신호 R1T∼R3T에 따라서 2비트의 비반전신호 YT, XT를 병렬적으로 형성한다. 회로부분(401)은 「리드 1」∼「리드 3」의 3회의 리드에 의해서 얻어진 반전신호 R1B∼R3B에 따라서 2비트의 반전신호 YB, XB를 병렬적으로 형성한다. 즉, 이 리드데이타 합성회로는 센스래치회로(304A),(304B), (304C)에서 전송되는 데이타 R1T, R2T, R3T와 그의 상보신호 R1B, R2B R3B를 4진(2비트)의 데이타열로 변환한다. XT는 4진(2비트)의 데이타의 상위비트를, YT는 하위비트를 나타낸다. XB, YB는 그신호의 상보신호이다. 예를 들면, 4진의 데이타가 10인 경우 상위비트는 1, 하위비트는 0으로 된다.

도 84에는 상기 「리드 1」∼「리드 3」에 의해서 얻어진 데이타 R1T∼R3T(R1B∼R3B)와 그것에 의해서 얻어지는 합성출력 XT, YT(XB, YB)의 관계가 도시되어 있다.

상기 리드데이타 합성회로에서 얻어진 상위비트의 XT, XB, 하위비트의 YT, YB는 도 84에 도시되는 회로에서 교대로 선택되어 2비트의 데이타로서 출력된다. 도 85에 도시되는 회로는 클럭신호 CLK3과 동기시키고 상위비트 XT, 하위비트 YT 를 교대로 IOT에, 상위비트의 상보신호 XB, 하위비트의 상보신호 YB를 교대로 IOB로 출력시키는 CMOS 전송게이트 GXT, GYT가 마련되어 이루어진다. 이것에 의해서, 하나의 메모리셀에 기억되어 있는 4진의 정보를 2비트의 데이타열로서 리드할 수 있다. 도 86에는 도 80의 회로의 1예의 동작 타이밍으로서, XT, YT가 11인 경우(상보신호 XB, YB는 0), 즉 하나의 메모리셀에 기억된 정보가 4진(2비트)으로 11인 경우를 예로 한 IOT, IOB의 출력을 나타낸다. XT, XB의 신호는 클럭신호 CLK3이 High인 상태일 때 CMOS 전송게이트 GXT, GXB가 열려 각각 입출력선 IOT, IOB로 출력된다. 이때, CMOS전송 게이트 GYT, GYB는 닫혀 있고 YT, YB의 신호는 출력되지 않는다. 한편, 클럭신호 CLK3이 'Low'인 상태일 때에는 CMOS전송게이트 GYT, GYB가 열리고, YT, YB의 신호가 입출력선 IOT, IOB로 출력되고 XT, XB의 신호는 전송게이트 GXT, GXB가 닫혀 있기 때문에 출력되지 않는다.

또한, 도 83에 도시된 리드데이타 합성회로와 도 85에 도시된 상위 및 하위비트의 교대출력회로는 상기 리드변환회로(302)에 포함되어 있다.

이상 설명한 바와 같이, 「리드 1」∼「리드 3」의 3회의 동작에 의해 메모리셀에 라이트되어 있는 4진(2비트)의 정보에 대응해서 각각 리드된 2진(1비트)의 데이타를 비선택메모리어레이의 센스래치회로(304)로 전송해서 3회의 리드가 종료한 후에 이들 2진(1비트)의 데이타를 리드데이타 변환회로(302)에 의해서 2진(1비트)의 데이타열로 변환하여 4진(2비트)의 정보를 리드한다.

이상 본 발명자에 의해서 이루어진 발명의 실시예에 따라 구체적으로 설명했지만, 본 발명은 그것에 한정되는 것이 아니라 그 요지를 이탈하지 않는 범위에 있어서 여러가지 변경가능한 것은 물론이다. 예를 들면 본 발명은 플래시메모리에 한정되지 않고 EEPROM등의 불휘발성 메모리 더 나아가서는 그와 같은 온칩메모리로서 구비한 마이크로컴퓨터 등의 반도체집적회로에도 적용할 수 있다. 또, 본 발명에 관한 반도체집적회는 디지탈스틸카메라나 PC카드에 한정되지 않고 그 밖에 여러가지의 데이타처리시스템에 널리 적용할 수 있다.

본원에 있어서 개시되는 발명중 대표적인 것에 의해 얻어지는 효과를 간단히 설명하면 다음과 같다.

즉, 불휘발성 메모리셀에 대한 라이트동작을 고속화할 수 있다. 또, 불휘발성 메모리셀에 대한 라이트동작의 고속화와 데이타유지의 고신뢰화를 양립할 수 있다.

Claims (29)

1. 전기적 소거 및 라이트 가능한 불휘발성 메모리셀을 여러개 구비하고, 제1임계값전압을 갖는 상기 불휘발성 메모리셀의 임계값전압이 제2임계값전압으로 변화될때까지 불휘발성 메모리셀에 펄스형상 전압을 인가하기 위한 제어수단을 포함하는 반도체집적회로로서,

   상기 제어수단은 상기 펄스형상 전압의 인가시마다 변화되는 불휘발성 메모리셀의 임계값전압의 변화량이 상대적으로 큰 제1동작모드와 상대적으로 작은 제2동작모드를 갖는 것인 것을 특징으로 하는 반도체집적회로.
2. 제1항에 있어서,

   상기 제1동작모드에 의해서 얻어지는 메모리셀의 제2임계값전압은 제2동작모드에 의해서 얻어지는 메모리셀의 제2임계값전압보다 높은 것을 특징으로하는 반도체집적회로.
3. 제1항에 있어서,

   상기 제1동작모드에 있어서의 메모리셀로의 라이트레벨은 제2동작모드에 있어서의 그것보다 높은 것을 특징으로 하는 반도체집적회로.
4. 제1항에 있어서,

   상기 제어수단은 제1동작모드에 의해 라이트한 데이타를 상기 제2동작모드에 의해 리라이트시키는 리라이트제어수단을 갖는 것인 것을 특징으로 하는 반도체집적회로.
5. 제2항에 있어서,

   상기 제1동작모드에 있어서의 라이트데이타는 2진 데이타이고, 상기 제2동작모드에 있어서의 라이트데이타는 다진 데이타인 것을 특징으로 하는 반도체 집적회로.
6. 제3항에 있어서,

   상기 제1동작모드에 있어서의 라이트데이타는 2진 데이타이고, 상기 제2동작모드에 있어서의 라이트데이타는 다진 데이타인 것을 특징으로 하는 반도체 집적회로.
7. 제5항에 있어서,

   상기 리라이트 제어수단은 제1동작모드에 의해 라이트된 2진 데이타를 제2동작모드에 의해 다진 데이타로 리라이트하는 것인 것을 특징으로 하는 반도체집적회로.
8. 제6항에 있어서,

   상기 리라이트제어수단은 제1동작모드에 의해 라이트된 2진 데이타를 제2동작모드에 의해 다진 데이타로 리라이트하는 것인 것을 특징으로 하는 반도체 집적회로.
9. 제7항에 있어서,

   상기 제1동작모드에 의해 데이타가 라이트되는 제1메모리매트와 상기 제2동작모드에 의해 데이타가 라이트되는 제2매모리매트를 각각 개별로 갖는 것인 것을 특징으로 하는 반도체집적회로.
10. 제8항에 있어서,

    상기 제1동작모드에 의해 데이타가 라이트되는 제1메모리매트와 상기 제2동작모드에 의해 데이타가 라이트되는 제2메모리매트를 각각 개별로 갖는 것인 것을 특징으로 하는 반도체집적회로.
11. 제4항에 있어서,

    상기 제1동작모드에 의해 데이타가 라이트되는 제1매모리메트와 상기 제2동작모드에 의해 데이타가 라이트되는 제2메모리매트를 각각 개별로 갖는 것인 것을 특징으로 하는 반도체집적회로.
12. 제1항에 있어서,

    상기 제1동작모드에 의해 데이타가 라이트되는 제1매모리매트와 상기 제2동작모드에 의해 데이타가 라이트되는 제2매모리매트를 각각 개별로 갖는 것인 것을 특징으로 하는 반도체집적회로.
13. 제1항에 있어서,

    상기 제어수단은 상기 제1 및 제2동작모드에 있어서 펄스형상 전압의 전압값을 일정하게 하고, 펄스형상 전압의 펄스폭의 차이에 따라서 임계값전압의 변화량을 서로 다르게 하는 것인 것을 특징으로 하는 반도체집적회로.
14. 제8항에 있어서,

    상기 펄스형상 전압의 펄스폭의 최소값을 조정할 수 있는 트리밍수단을 갖는 것인 것을 특징으로 하는 반도체집적회로.
15. 제9항에 있어서,

    상기 트리밍수단은 또 상기 펄스형상 전압의 펄스폭의 점차증가율을 조정할 수 있는 것을 특징으로 하는 반도체집적회로.
16. 제1항에 있어서,

    상기 제어수단은 상기 제1 및 제2동작모드에 있어서 펄스형상 전압의 펄스폭을 일정하게 하고, 펄스형상 전압의 전압값의 차이에 의해서 임계값전압의 변화량을 서로 다르게 하는 것인 것을 특징으로 하는 반도체집적회로.
17. 제11항에 있어서,

    상기 펄스형상 전압의 최소값을 조정할 수 있는 트리밍수단을 갖는 것인 것을 특징으로 하는 반도체집적회로.
18. 제12항에 있어서,

    상기 트리밍수단은 또 상기 펄스형상 전압의 점차증가율을 조정할 수 있는 것을 특징으로 하는 반도체집적회로.
19. 디지탈스틸카메라를 구성하기 위한 데이타처리장치로서, 촬상수단, 청구항 6에 기재된 반도체집적회로 및 상기 촬상수단에 의해 얻어진 화상데이터를 상기 제1동작모드에 의해 순차 상기 반도체집적회로에 저장시키는 지시를 부여함과 동시에 반도체집적회로에 제1동작모드에 의해 저장된 화상데이타를 상기 촬상수단에 의한 촬상처리의 휴지기간을 이용해서 상기 제2동작모드에 의해 다진데이타로 반도체집적회로에 리라이트시키는 모드제어수단을 포함해서 이루어지는 것을 특징으로 하는 데이타 처리장치.
20. PC카드를 구성하기 위한 데이타 처리장치로서, 청구항 6에 기재된 반도체집적회로와

    PC카드로의 외부전원의 공급시에는 상기 반도체집적회로에 대한 라이트 동작을 상기 제1동작모드로 하고, PC카드로의 외부전원의 차단에 호응해서 상기 반도체집적회로에 제1동작모드에 의해 라이트되어 있는 데이타를 상기 제2동작모드에 의해 다진데이타로 반도체집적회로에 리라이트시키는 모드제어수단을 포함해서 이루어지는 것인 것을 특징으로 하는 데이타 처리장치.
21. 전기적 소거 및 라이트 가능한 불휘발성 메모리셀을 여러개 구비하고, 제1임계값전압을 갖는 상기 불휘발성 메모리셀의 임계값전압이 제2임계값전압으로 변화될때까지 불휘발성 메모리셀에 펄스형상 전압을 인가하기 위한 제어수단을 포함하는 반도체집적회로로서,

    상기 제어수단은 상기 제2임계값전압을 전원전압보다 낮고 또한 전원전압의 1/2이상의 범위의 전압으로 제어하는 것인 것을 특징으로 하는 반도체집적회로.
22. 제21항에 있어서,

    상기 제어수단은 1회의 펄스형상 전압에 의한 임계값전압의 변화량을 0.4V 이상으로 하는 것을 특징으로 하는 반도체집적회로.
23. 제21항에 있어서,

    상기 제어수단은 1회의 펄스형상 전압에 의한 임계값전압의 변화량을 상기 제1임계값전압과 제2임계값전압과의 전압차의 1/3이상으로 하는 것을 특징으로하는 반도체집적회로.
24. 전기적 소거 및 라이트 가능한 불휘발성 메모리셀을 여러개 구비하고, 제1임계값전압을 갖는 상기 불휘발성 메모리셀의 임계값전압이 제2임계값전압으로 변화될때까지 불휘발성 메모리셀에 펄스형상 전압을 인가하기 위한 제어수단을 포함하는 반도체집적회로로서,

    상기 제어수단은 전원전압이 3.3V 근방일 때 상기 제2임계값전압을 3.3V보다 낮고 또한 2V이상의 범위의 전압으로 제어하는 것인 것을 특징으로 하는 반도체집적회로.
25. 제24항에 있어서,

    상기 제어수단은 1회의 펄스형상 전압에 의한 임계값전압의 변화량을 0.4V 이상으로 하는 것을 특징으로 하는 반도체집적회로.
26. 제24항에 있어서,

    상기 제어수단은 1회의 펄스형상 전압에 의한 임계값전압의 변화량을 상기 제1임계값전압과 제2임계값전압과의 전압차의 1/3이상으로 하는 것을 특징으로 하는 반도체집적회로.
27. 전기적 소거 및 라이트 가능한 불휘발성 메모리셀을 여러개 구비하고, 제1임계값전압을 갖는 상기 불휘발성 메모리셀의 임계값전압이 제2임계값전압으로 변화될 때까지 불휘발성 메모리셀에 펄스형상 전압을 인가하기 위한 제어수단을 포함하고, 리드동작에서는 비선택의 불휘발성 메모리셀에 이것을 온상태로 하기 위한 제어전압을 인가하는 반도체집적회로로서,

    상기 제어수단은 상기 제2임계값전압을 상기 제어전압과의 전압차가 상기 제어전아보다 낮고 또한 전원전압의 1/2이상의 범위의 전압으로 되도록 제어하는 것인 것을 특징으로 하는 반도체집적회로.
28. 전기적 소거 및 라이트 가능한 불휘발성 메모리셀을 여러개 구비하고, 제1임계값전압을 갖는 상기 불휘발성 메모리셀의 임계값전압이 제2임계값전압으로 변화될대까지 불휘발성 메모리셀에 펄스형상 전압을 인가하기 위한 제어수단을 포함하고, 리드동작에서는 비선택의 불휘발성 메모리셀에 이것을 온 상태로 하기 위한 제어전압을 인가하는 반도체집적회로로서,

    상기 제어수단은 전원전압이 3.3V근방일 때 상기 제2임계값전압을 상기 제어전압과의 전압차가 3.3V보다 낮고 또한 2V이상의 범위의 전압으로 제어하는 것인 것을 특징으로 하는 반도체집적회로.
29. 각각이 데이타를 임계값전압으로서 저장하는 여러개의 메모리셀,

    상기 여러개의 메모리셀중에서 선택된 메모리셀에 데이타를 라이트하기 위해 라이트전압펄스를 발생하는 펄스발생회로 및

    상기 펄스발생회로에 결합된 트리밍수단을 구비하고,

    상기 펄스발생회로에서 발생되는 펄스폭은 상기 트리밍수단에 의해서 조정되는불휘발성 기억장치.