CN1203426A - 能够设有多个阈值之一的半导体存储器 - Google Patents

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Abstract

本发明的半导体器件包括一个存储单元,其阈值设置为n种阈值之一,包括:一条字线用以选择存储单元;一个X译码器来选择字线;一个读出放大器以放大存储单元的输出;n－1个基准单元,其中设置了n－1种阈值,用以放大每一个基准单元的输出;和n－1个差分放大器以接收读出放大器和每一个基准放大器的输出。还包括一个编码器以对n－1个差分放大器的输出进行编码。

Description

能够设有多个阈值之一的半导体存储器
本发明涉及一个多阈值半导体存储器，更具体的讲，本发明涉及一个非易失性存储器件的读取系统。
图6是普通三级读取电路结构图。图7是图6所示电路的数据读取定时图。
假设从阈值电压Vti(I＝1，2，3或4，Vto＜Vt1＜Vt2＜Vt3)选取Vt1加到一个存储单元C1(206)。然而，这里阈值电压涉及源极与栅极之间的一个电压，其中在元件处于关断状态时漏极电流超过了漏电流。基准单元Rc2(208)的阈值电压和基准单元Rc3(209)的阈值分别定为Vt1和Vt2
稳压电源电路1(218)的输出电压和阈值电压Vto相等。稳压电路2(219)的输出电压设定为阈值电压Vt1，稳压电路3(220)的输出电压设定为阈值电压Vt2。因此在稳压电路1(218)的输出电压Vto加在存储单元的栅极时，加在存储单元的阈值电压不为Vto(Vt1，Vt2，Vt3)，存储单元设定在关断的状态。在稳压电路2(219)的输出电压Vt1加在存储单元的栅极时，在该存储单元所设定的阈值压为Vt2或Vt3时，存储单元设在关断状态。在稳压电路3(220)的输出电压Vt2加在存储单元的栅极时，存储单元的阈值电压为Vt3时，存储单元设在关断状态。稳压电路1的输出电压是一级字线的电平值，其加在晶体管RC1上。稳压电路2的输出电压是二级字线的电平值，其加在晶体管RC2的栅极上。稳压电路3的输出电压是三级字线的电平值，加在晶体管RC3的栅极上。基准单元1，基准单元2和基准单元3的每一个漏极分别与基准放大器1(203)、基准放大器2(204)和基准放大器3(205)相连接。
下面讲述一下普通三级读写电流工作情况。
脉冲产生电路产生脉冲信号(231)，/P1，一个P2(235)，/P3(236)(“/”符号代表一个负逻辑)。
刚开始，当脉冲信号P1(231)，一个P2(235)，一个P3(236)设定在电平H时，电路处在不活动状态。
当字线选择信号XP(230)和脉冲信号P1达到L电平(Tac1时段)。因为传输门240和243导通成为传导状态，传输门246也在XP信号230作用下导通为传导状态，稳压电路1的输出电压Vt0经字线W00(250)加在存储单元的栅极C1上，因此，选中了存储单元C1。
存储单元C1(206)中设定了阈值电压Vt1，因此，存储单元C1(206)设在关断的状态。另一方面，基准单元RC1(207)的阈值定为Vt0，因此，基准单元RC1(207)处于ON状态。通过将阈值电压值和基准电压的比较，可以清楚地看到，在定时Tac1的数据处于关断状态(例如，高的逻辑值为1)
然后，脉冲信号P1(231)升高，P2(233)下降，这样传输门240和传输门243处于非导通状态。传输门241和传输门244在Tac2处于导通状态。
这时，通过字线W00(233)(二级字线电平)，稳压电路2的输出电压Vt1加在存储单元C1上，存储单元C1(206)处在导通状态。基准单元CR2(208)也处于导通状态并且判断出在Tac2数据处于ON状态(例如，低的逻辑值为0)。
然后，脉冲信号P2(233)升高，P3(235)下降，这样传输门241和传输门244处于非导通状态。传输门242和传输门245在Tac2和Tac3处于导通状态。
在Tac3，通过字线W00(250)(三级字线电平)，稳压电源电路3的输出电压Vt2加在存储单元C1上，存储单元C1(206)处在导通状态。基准单元RC3(209)也处于导通状态。在同一栅极电平下，可以判断出Tac3时数据处于ON状态(例如，低的逻辑值为0)。
读出放大器202在Tac1，Tac2和Tac3的输出电压的关系以及输出电路241的输出电压D0和D1与各阈值电压值的关系，如表一所示：
      Tac1      Tac2     Iac3     D1       D0
Vto     0         0        0       0        0
Vt1     1         0        0       0        1
Vt2     1         1        0       1        0
Vt3     1         1        1       1        1
这种方法的优点是：通过字线电平值就可以判断晶体管导通和关断的状态，和加在不同单元的不同阈值电压以进行可靠的读出。然而，存在的问题是存取速度慢，即由于提供信号X的字线上的寄生电容C和电阻R，达到规定电压需要的时间可大致表示为C和R的乘积。当由读出放大器的字线电平值决定的读出完成时间定为Ts时，上面讲的三级字线读出速度用公式可表示为：
                   Tac＝3×C×R+3×Ts.
也就是说，为了读出和相互传输2比特的数据，读出数据所需的时间是正常读出1比特数据所用的时间的三倍。因此，市场需要的高速存储器件不能实现，只有用特别读出方法，如连续存取法以及相似的方法制成的半导体存储器件供应市场。
所要的产生所需电压的稳压电路、脉冲发生电路和控制字线过渡时间的延迟电路大约占芯片面积的20％。
如图6、图7所示的读出方法相比，在对半检索的情况下，在Tac期间的起始点，产生的一个二级字线电压加到存储单元上，以判断存储单元是导通还是关断。当存储单元处于导通的状态时，在接下来的Tac2的时段里，该字线电压值设定为一级字线电压值低于二级字线电压值。当存储单元处于关断的状态时，该字线电压值设定为三级字线电压值高于二级字线电压值。结果是，在Tac2的时段期间，通过判断存储单元导通和关断状态输出2比特的数据。然而，在多个存储单元和一个字线相连时不能用这种方法。也就是说，当一个字线与设有阈值电压Vt1的存储单元和设有阈值电压Vt2的另一个存储单元相连时，在Tac1的时段期间，前面提到的存储单元处于导通的状态。在Tac2的时段期间，为了读出前面提到的存储单元，字线电压值设置为一级字线电压。然而，因为后一个存储单元在Tac1的时段期间关断了，在Tac2的时段期间，字线电压值必须设为三级字线电压。这种读出方式要求一个字线与一个存储单元相对应以读出在Tac1的时段和在Tac2的时段期间内存储在存储单元的数据。一个问题是增加了芯片的体积。
在另一方面，就多阈值单元型晶体管存储器件而言，另外一种读出存储单元的数据方法就是象过去日本专利申请号No.SHO62-140298所公布的方法那样，提高字线电压。
图8展示了专利申请号No.SHO62-140298所讲的器件。这个电路由一个能产生三个基准电压信号的基准放大器RA10(在图上只画了由能产生一个基准电压信号的晶体管S1和晶体管S2所组成的一个基准放大器RA10)和一个由晶体管Q1、Q11和Q12构成的读出放大器所组成。晶体管存储器件可设定为四种电流值Im中其中任意一种(I1＜I2＜I3＜I4)。另外，基准电流(I1+I2、I2+I3、I3+I4)是通过各自具有电流电平I1，I2，I3和I4的晶体管S1，S2，S3和S4进行组合S1，S2，S2+S3，S3+S4而形成的。具有和读出放大器的负载MOS晶体管Q1体积一样的负载MOS晶体管Q11和Q12形成了一个电流镜面对。当流过存储单元M1的电流为I2时，流过晶体管Q1的电流变为I2，这样流过晶体管Q11和Q12的电流变为2×I2。随着有流过负载MOS晶体管Q11和Q12的电流，形成了2×I2＞I1+I2，2×I2＜I2+I3，2×I2＜I3+I4，结果是只有在2×I2＞I1+I2情况下，输出电压变为H。在其它情况下，可以测出所有电流都低。
前面已经详述，当存储单元晶体管M1的电流分别为I1或I2时，会产生作为基准电流的I1+I2以便和流过单元晶体管M1的电流进行比较。
在这种情况下，把本发明所述情况与以前的相比较，其优点是它使得高速读出存储单元里的数据成为可能。然而，由于存储单元的电流变化大导致读出不准确。进一步讲，相对于一个基准放大器而言，需要2个基准单元作为一个基准单元造成基准单元所占芯片面积扩大。为了在存储单元写入数据，用变化很小的阈值电压控制不同的电流Im是困难的，由于单元电流不同，数据写入也不可靠了。基准单元的面积也会增加。需要两个基准单元来产生一个比较值，这样错误分布也会增加一倍，并且还由于单元电流Im的变化就会产生不可靠的读数。
本发明是一个能减少芯片面积并确保高速稳定运行的多阈值型半导体器件。
本发明的半导体存储器有以下部分组成：一个可以从N个阈值(N是2或大于2的任意整数)中任取一个阈值加以设定的存储单元；一个和存储单元栅极相连的字线；一个用来控制字线的X解码器；一个用来放大存储单元输出的读出放大器；能分别设定N-1个阈值的N-1个基准单元；用来分别放大各个基准单元的输出的N-1个基准放大器；用来输入各个基准放大器的输出和读出放大器的输出的N-1个差分放大器；一个用来对N-1个差分放大器的输出进行编码的编码器；一个给N-1个基准单元的栅极提供电压的分压电路——其所供电压低于字线电压达的两个相邻阈值电压之差的一半。
有了这些附图可以更清楚说明前文所讲的发明以及它的优点和特点。附图有：
图1是根据本发明的多阈值型半导体存储器方框图。
图2是根据本发明的多阈值型半导体存储器读写同步方框图。
图3是根据本发明的多阈值型半导体存储器电路方框图。
图4是一个存储单元和一个基准单元的栅极电压与漏极电流关系图。
图5是多阈值型半导体存储器里的读出放大器输出值和基准放大器输出值比较图。
图6是一个多阈值型半导体存储器方框图。
图7是图6所示器件读写同步示意图。
图8是另外一个普通多阈值型半导体存储器的电路方框图。
图1至图5展示了本发明的具体实施例。参看图1，根据本发明第一实施例，本半导体存储器包括存储单元C1(106)和通过一条字线WOO121来选择存储单元106的一个X解码器。一个读出放大器102连接到单元106的晶体管漏极，以放大在单元106存储的数据。电平移位电路115接收X解码器101的输出，并输出一个调整过的电平经过RW122线到基准单元RC1至RC3(107，108和109)上。基准单元RC1至RC3(107到109)设置有各自不同的阈值。基准放大器1至3(103到105)放大写入到基准单元RC1至RC3(107到109)的数据，以输出各自的基准电压到线RA0至RA2(124到126)上。差分放大器1至3(110到112)接收从基准放大器1至3(103到105)各自的输出和读出放大器102的输出，以分别地判断各接收信号的电平，并在线S0至S2(127到129)上输出其结果。编码器113输入差分放大器1至3(110到112)的电压输出，并编码成两位数据D0和D1的信息输出。输出电路114放大编码输出和输出两位数据D0和D1到外部。
接着，本发明的运作将用图2来解释。一开始，从具有关式Vt0＜Vt1＜Vt2＜Vt3的阈值中的一个阈值电平被写入到存储单元C1(106)。相邻阈值间的差值几乎是相同的。另外一方面，基准单元RC1(107)，RC2(108)，RC3(109)是用不同的阈值写入的，所以是三个状态，而不是阈值Vt3被写入到基准单元。这里，基准单元RC1(107)的阈值设置到Vt0，基准单元RC2(108)的阈值设置到Vt1，和基准单元RC3(109)的阈值设置到Vt2。X解码器101通过在地址线XP(120)上地址信号选择存储单元C1(106)，使字符线W00(121)处于高电平。另一方面，比由字符线W00供给的电压要低一个数值为阈值Vt1与Vt0之差的1/2的电平经过电平移位电路115的输出线RW(122)供给基准单元RC1至RC3(107到109)。
由读出放大器102放大了存储单元C1(106)的输出，以产生由线123提供的读出电平SA。从而基准单元RC1至RC3(107到109)的输出由基准放大器1至3(103到105)中的每一个加以放大，以输出由线124到126提供的基准电压信号RA0至RA2。由基准电压信号RA0至RA2把读出电平SA输入到所有的三个差分放大器1至3(110到112)。当由三个差分放大器1至3(110到112)决定了读出电平SA和相应的基准电压信号RA0与RA2的比较和放大的结果，S0至S2的输出通过线(127到129)被传送到编码器113。编码器113由1至3(110到112)差分放大器电路的三态输入按照表2把三态数据转换成两位数据的编码。然后114输出电路接收到两位数据，并放大接收到的两位数据，以作为数据D1和D0(130)输出到外部。
                                     【表2】
  S00   S01   S03   D1   D0
   1    1    1    0    0
   0    1    1    0    1
   0    0    1    1    0
   0    0    0    1    1
用这种方法，数据可以在Tac1时段(周期)读出，有了这个结果，Tac2和Tac3时段就根本不需要了。
本发明的第二个具体实施例将用图3来解释。图3是一个电路图，它包括存储单元C1，读出放大器102，基准单元RCi(107，108，109)，基准放大器RAi(103，104，(105)，差分放大器(110，111，112)和在图1中显示的电平移位电路(115)。这里，在图1中显示的是三个读出放大器中的一个基准放大器和一个差分放大器的关系。实际上用的是三个基准单元，三个基准放大器和三个差分放大器。图3中仅显示了它们中的一对，而省去了重复的解释。在任何情况下，其它两对的结构是相同的。
读出放大器102含有一个反馈部分，它由一个包括晶体管P10、P20、N10、N20和N30(举例说，这里P10的P是表示P导电(沟道)型和N10的N是表示N导电(沟道型)的NOR电路、用于较高速度的充电晶体管、接收脉冲输入信号PW作为栅极输入和作为充电或等值电路连接到负载晶体管P30晶体管N50，和负载晶体管P40所组成。读出放大器102连接到存储单元C1作为其一个输入端，而差分放大器作为其一个输出端。基准放大器(103、104或105)作为读出放大器102是同样的结构，所以省去了基准放大器的解释。
差分放大器(110、111或112)包含有稳压电路，它由晶体管P60、P70、N80和N90组成，是为了产生所需要的调整电压电平V1。差分放大器包括有接收稳压电路输出的晶体管N71，用于分别地输入读出放大器的读出电平SA与基准电压信号RAi(i＝1、2或3)(124、125或126)的晶体管N60和N61，和构成电流镜像对的P50与P51。放大器(110、111或112)的输出作为信号SOi(i＝1、2或3)输出到线(127、128或129)。
作为分压电路的电平移位电路115包含源极上带有字线电平W00的晶体管P80，电阻元件R1连接到晶体管P80的漏极，在电阻R1的一端与地GND之间连接有电阻元件R2，晶体管N100有一个漏极，其带有一个连接点，位于电阻元件R1与R2之间，其源极接地GND。
这里，电平移位电路115的输出与供到字线W00(121)电压之间的关系，和流过存储单元C1的电流Ivt，j(j＝0、1、2或3)和流过基准单元RCi(i＝1、2或3)(107、108或109)的电流Iref(i＝1、2、或3)之间的关系将参照图4来解释。
图4表示的是字线电压Vg和在存储单元C1与基准单元RCi(i＝1、2或3)的漏极电流Id之间的关系图。开始时设置好电阻R1和R2，使基准字RW相对于字电平W00的电压降为邻近阈值Vt之间的电压差的一半，邻近阈值Vt之间的压差也就是Vt0与Vt1、Vt1与Vt2、或Vt2与Vt3之间的电压差。基准单元RCi(i＝1、2或3)(107、108或109)的阈值漂移表面上是一样的，这样即使在基准单元RCi(i＝1、2或3)(107、108或109)中设置的阈值与设置在存储单元C1(106)中的阈值相同时，流过基准单元RCi(i＝1、2或3)的电流值Iref，i(i＝1、2、或3)将必然地较小于存储单元C1(106)的电流值Ivt，j(j＝0、1、2或3)。
假定阈值Vt0被写入存储单元C1(106)和阈值Vt0电平被写在基准单元RC1上。当没有电压施加到其栅极时，存储单元C1(106)和基准单元RC1(107)的漏极电压是相同的，因为来自有同样结构的编压电路(没有显示)的电压被加在单元C1和RC1上。这里，在字线W00的电平设置为3.5伏的情况下，流过存储单元C1的电流变成为C点的电流值Ivt1。进而在图1中显示的基准单元RC2和RC3的每个电流值分别地变成为D点的电流Iref1和F点的电流Iref2。因为基准单元RC2和RC3分别地设置其阈值为Vt1和Vt2。这里已设置为Ivt0＞Iref0＞Ivt1的关系，所以Iref0是Ivt0和Ivt1间的中间值。当存储单元C1的阈值是Vt0、Vt1、Vt2和Vt3时，各自的电流值是Ivt0、Ivt1、Ivt2和Ivt3，而且基准单元RC1、RC2和RC3的电流值分别为Iref0、Iref1和Iref2。它们的关系有Ivt0＞Iref0＞Ivt1＞Iref1＞Ivt2＞Iref2＞Ivt3。
其次，读出放大器电压SAi与基准电压RAi(124至126)(i＝1，2或3)间的关系将参考图5予以解释。
当存储单元C1的阈值电压Vt取值Vt1时，SAi的电平则等于Vsa(c1＝vt1)，这是电流Ivt1流过负载晶体管P40(301)产生的电压降。另一方面，因为基准放大器RC1的阈值电压为Vt0，它的栅极上加有电压RW(122)，此电压比加到字线WOO(122)上的字线电压低(Vt1-Vt0)/2，基准放大器RC1(103)的输出端RA0(124)得到电压Vra0(508)。类似地基准放大器2的输出端RA1得到电压Vra1，基准放大器3的输出端RA2得到电压Vra2。且成立如下关系式：Vra0＜Vsa(c1＝vt1)＜Vra1＜Vra2。
在这个实施例中，当存储单元的阈值电压Vt取值Vt1时，从图5中看出因受Vra0＜Vsa(c1＝vt1)的限制，差分放大器1(110)的输出值SO0(127)变为低(逻辑值0)。类似地，由于Vra1＞Vsa(c1＝vt)，差分放大器2(111)的输出值SO1(128)变为高(逻辑值1)。因受关系Vra2＞Vsa(c1＝vt)的限制，差分放大器2(111)的输出值SO1(128)变为高(逻辑值1)。
表三列出当存储单元C1(106)的阈值电压Vt取值Vt0、Vt1、Vt2和Vt3时，输出D0和D1与输出值SD0至SD2的关系。
                        【表三】
C1的阈值Vt   Vsa与Vra关系     SO0  SO1  SO2   D1   D2
Vt0          Vsa＜Vra0         1    1    1     0    0
Vt1          Vsa0＜Vsa＜Vsa1   0    1    1     0    1
Vt2          Vra1＜Vsa＜Vra2   0    0    1     1    0
Vt3          Vra2＜Vsa         0    0    0     1    1
输出值SD0至SD2(127至129)是现有技术中相应输出的逆反。然而，如在每个输出端加上一个反相器，则可得到同样的输出状态。
将脉冲信号PW(204)提高到一种H电平，这电压加到为提高速度而设的晶体管N50(302)和N51(303)上，信号SA和RA0至RA2的电平便会同时提高到接近相等。因此，执行一次类似的相等化操作后就实现了一次速度增加。已经解释过，字线WOO(121)上的电平由电源VCC提供；然而可以用电压提升电路(未画出)将字线WOO(121)上的电压调整到比Vcc更高的值。这样，由图4可明显看出，由于读出放大器能够确定谁更大谁更早，流过存储单元C1(106)和基准单元Rc1至Rc3(107至109)的电流将进一步增加，从而进一步增加速度，而电源电压Vcc可以更小一些。更有，此实施例的说明是指4-值存储半导体器件，但要记录的值的数目并未限制于此。一般说来，本发明可应用于N-值的半导体存储器件。
如上所述，依照本发明，采用对半检索方法读取数据时，并不需要将字线增加到三级以读取数据。因为可能通过一次提高字线来读取数据，所得到的速度大体上与通常的2-值的半导体存储器件相同。因此读取速度可以高于通常的4-值存储半导体器件。换句话说，若寄生电阻和寄生电容为R和C，读出速度为Ts；则同第一篇相关的文献相比，由于字线仅仅提高一次，读数据可以如下关系进行：Tac＝C×R+Ts。因此，存取时间能够减少至以三级方式读取通常字线的4-值存储半导体器件的1/3，采用对半检索方法4-值存储半导体器件的1/2。还有，依照本发明，与以三级方式提升通常字线以读取数据的情形比较，不再需要稳压电路、传输门、延时电路等特殊电路，面积能够减少20％，因而具有减少芯片面积的优点。
同现有技术SHO62-140298的文献中描述的读出方法相比较，可用每一个基准放大器中仅含一个基准单元的方法构造基准单元；这样基准单元的占据面积能被调整到一半左右。再有，在与对比文件SHO62-140298的文献中描述的读出方法相比较的情形，因为分布态的ON电流的变化比阈值的变化要大，对于通常方法这种操作可能变得不稳定。另一方面，依照本发明，基准单元的栅极电压设定为低于字线电压，相差为相邻阈值的差的一半；藉此，考虑到写在存储单元中的阈值，要设定阈值便可以近似地设在相邻阈值的中点。结果，计及阈值的变化，也可以进行稳定的操作了。
由以上的详细说明显然，本发明并不局限于上面描述的装置，可以在不偏离本发明的精神和范围的前提下进行修正和改变。例如，电压调整电路中可以用工作在线性区的串连晶体管取代串联电阻R1和R2。

Claims (33)

1.一个半导体存储器件，包括：
一个存储单元，其阈值被设置成n种阈值之一(n＞＝2，整数)；
一条字线，它连接到上述存储单元的栅极上；
一个解码器，以选择上述字线；
一个读出放大器，用以放大上述存储单元的输出；
n-1个基准单元，可以分别设置n-1种阈值；
n-1个基准放大器，以放大上述每一个基准单元的输出；
n-1个差分放大器，以分别接收上述各基准放大器的输出和上述读出放大器的一个输出；
一个编码器，将上述n-1个差分放大器的输出进行编码；以及
一个电平移位电路，它连接到上述字线，并给所有上述基准单元的栅极施加电压，所供电压低于供给上述字线的电压达相邻阈值的一半。
2.如权利要求1所述的半导体存储器件，其中所述的读出放大器包括：
一个第一传导类型的第一晶体管，其一端连接到一个输入端子，另一端连接到一个输出端子；
一个第一传导类型的第二晶体管，其一端连接到电源，另一端连接到上述的输出端子；
一个反相器，它具有一个输入端耦合到上述输入端子，一个输出端耦合到上述第一、第二晶体管的栅极；以及
一个负载元件，它耦合在上述电源和上述输出端子之间。
3.如权利要求2所述的半导体存储器件，其中所述的负载元件是一个第三晶体管，它的一个栅极耦合到上述输出端子，一个端子连接到上述电源，另一个端子连接到上述输出端子。
4.如权利要求2所述的半导体存储器件，其中所述读出放大器还包含一个充电电路，用以给上述输出端子充电。
5.如权利要求4所述的半导体存储器件，其中所述充电电路包括：一个第一传导类型第四晶体管，耦合在第一节点和上述输出端子之间；一个第二传导类型的第五晶体管，耦合在上述第一节点和上述电源之间。
6.如权利要求2所述的半导体存储器件，其中每一个所述的基准放大器与所述的读出放大器具有相同的结构。
7.如权利要求1所述的半导体存储器件，其中所述电平移位电路由两个电阻性元件构成。
8.如权利要求7所述的半导体存储器件，其中所述两个电阻性元件是电阻器；上述充电电路还包括：上述两个电阻性元件串连在一个字电压输入端子和一个地之间，从该字电压输入端子向字线提供电压，上述两电阻性元件的连接点与上述基准单元的栅极耦合。
9.如权利要求6所述的半导体存储器件，其中所述电平移位电路还包括：一个第一传导类型的第六晶体管，耦合在上述的连接点与上述的地之间，其栅极上施加有一个信号；一个第二传导类型的第七晶体管，耦合在上述的连接点与上述的字线之间，其栅极上施加有上述信号。
10.如权利要求9所述的半导体存储器件，其中所述差分放大器包括：
一个第一传导类型的第八晶体管，耦合在一个第二节点与一个第三节点之间，其栅极上施加有上述读出放大器的一个输出；
一个第一传导类型的第九晶体管，耦合在上述第二节点与一个第四节点之间，其栅极上施加有上述基准放大器的一个输出；
一个第二传导类型的第十晶体管，耦合在上述第三节点与上述电源之间，其栅极上耦合到上述第三节点；
一个第二传导类型的第十一晶体管，耦合在上述第四节点与上述电源之间，其栅极上耦合到上述第三节点；以及
一个第二传导类型的第十二晶体管，耦合在上述第二节点与地之间。
11.如权利要求10所述的半导体存储器件，其中所述差分放大器包括：
一个第一传导类型的第十三晶体管，耦合在上述第十二晶体管的一个栅极与地之间；
一个第二传导类型的第十四晶体管，耦合在上述第十二晶体管的上述栅极与一个第五节点之间；
一个第二传导类型的第十五晶体管，耦合在上述电源与上述第五节点之间，其栅极上施加一个信号；以及
一个第一传导类型第十六晶体管，耦合在上述第十三和第十四晶体管的栅极与地之间，其栅极上施加上述信号。
12.一个半导体存储器件，包括：
一个存储单元，其阈值被设置成多种阈值之一，所述存储单元具有一个栅极，其上带有一个字线电压；
至少一个基准单元，它具有从上述多种阈值中选出的一个阈值，所述基准单元有一个栅极；以及
一个电平移位电路，它接收上述字线电压，并将一个相对于上述字线电压漂移的电压加到上述基准单元的上述栅极上。
13.如权利要求12所述的半导体存储器件，其中所述的分电压是基于一组上述的多个阈值的一个差进行划分的。
14.如权利要求13所述的半导体存储器件，其中所述的分电压低于上述字线电压达上述多个阈值中相邻阈值的差的一半。
15.如权利要求12所述的半导体存储器件，还包括一个读出放大器，其中：
一个第一传导类型的第一晶体管，其一端连接到一个输入端子，另一端连接到一个输出端子；
一个第一传导类型的第二晶体管，其一端连接到一个电源，另一端连接到上述的输出端子；
一个反相器，它具有一个输入端耦合到上述输入端子，一个输出端耦合到上述第一、第二晶体管的栅极；以及
一个负载元件，它耦合上述电源和上述输出端子。
16.如权利要求15所述的半导体存储器件，其中所述的负载元件是一个第三晶体管，其门耦合到上述输出端子，其一端连接到上述电源，另一端连接到上述输出端子。
17.如权利要求15所述的半导体存储器件，其中所述读出放大器还包含一个充电电路，用以给上述输出端子充电。
18.如权利要求17所述的半导体存储器件，其中所述充电电路包括：一个第一传导类型的第四晶体管，耦合在第一节点和上述输出端子之间；一个第二传导类型的第五晶体管，耦合上述第一节点和上述电源之间。
19.如权利要求15所述的半导体存储器件，此外还包括多个基准放大器，其中每一个都与所述的读出放大器具有相同的结构。
20.一种读出写在存储单元中的数据的方法，该存储单元的阈值被设置成多种阈值之一，包含下列步骤：
加一个字线电压到上述存储单元；
加一个基于上述字线电压的基准电压到多个的基准单元上，上述的基准电压不同于上述字线电压，上述基准单元中每一个都有从上述多个阈值上选择出的互不相同的阈值；以及
当所述存储单元上施加有字线电压时将流经其上的电流与所述基准单元上施加有基准电压时流经其上的电流作比较。
21.如权利要求20所述的方法，其中所述的基准电压基于一组上述多个阈值电压的一个差来漂移。
22.如权利要求20所述的方法，其中所述的基准电压低于所述字线电压达上述多个阈值电压中相邻阈值的差的一半。
23.一个半导体存储器件，包括：
一个存储单元，其阈值被设置成多种阈值之一，当激活时该单元流过一个第一电流；
至少一个基准单元，当所述存储单元被激活时流过第二电流；
比较装置，用来比较所述第一电流和第二电流；以及
基准单元电流产生装置，用于产生所述第二电流，当所述存储单元施加上字线电压并设置为多个阈值中的一个时，所述第二电流的值为流经所述存储单元的多个电流中选择出的相邻电流值之间的一个值。
24.如权利要求23所述的半导体存储器件，其中所述基准单元电流产生装置包括一个电平移位电路，它产生一个低于字线电压达上述多个阈值电压中相邻阈值的差的一半的电压，将它加到所述基准单元的栅极上。
25.如权利要求24所述的半导体存储器件，其中所述的比较装置包括：一个产生与上述第一电流对应的第一电压的第一装置，一个产生与上述第二电流对应的第二电压的第二装置，一个比较上述第一电压和上述第二电压的第三装置。
26.一个半导体存储器件，包括：
一个存储单元，所设置的阈值为多个阈值之一；
多个基准单元，每一个基准单元设置一个从上述多个阈值中选择出的互不相同的阈值；以及
一个电平移位电路，其基于上述多个阈值之差给每一个上述基准单元加上一个基准电压。
27.如权利要求26所述的半导体存储器件，其中所述的基准电压低于加到上述基准单元上的字线电压达相邻阈值的一半。
28.如权利要求27所述的半导体存储器件，还包括一个第一放大器，它产生与设置给上述存储单元的阈值对应的第一电压。
29.如权利要求28所述的半导体存储器件，其中，基于当所述存储单元上施加有所述字线电压时的其上流经的电流，所述第一放大器产生所述第一电压。
30.如权利要求29所述的半导体存储器件，进一步包括多个第二放大器，其对应于上述基准单元，每一个第二放大器对应于多个阈值中的各个阈值产生多个第二电压。
31.如权利要求30所述的半导体存储器件，其中，基于当每个基源单元上施加有所述基准电压时流经各个基准单元的电流，每个所述第二放大器产生所述第二电压。
32.如权利要求31所述的半导体存储器件，还包括多个第三放大器，每一个第三放大器接收上述第一电压以及各个上述第二电压。
33.如权利要求32所述的半导体存储器件，其中每个第一、第二放大器都包括一个充电电路用以输出。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1666289B (zh) * 2002-06-28 2010-04-28 艾沃思宾技术公司 平衡负载存储器和操作方法

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6282145B1 (en) 1999-01-14 2001-08-28 Silicon Storage Technology, Inc. Array architecture and operating methods for digital multilevel nonvolatile memory integrated circuit system
JP2001273796A (ja) * 2000-03-29 2001-10-05 Nec Microsystems Ltd センスアンプ回路
US6538922B1 (en) * 2000-09-27 2003-03-25 Sandisk Corporation Writable tracking cells
KR100386296B1 (ko) * 2000-12-30 2003-06-02 주식회사 하이닉스반도체 멀티레벨을 가지는 플래쉬 메모리를 프로그램/리드하기위한 회로 및 그 방법
JP4485369B2 (ja) * 2003-03-04 2010-06-23 富士通マイクロエレクトロニクス株式会社 不揮発性半導体記憶装置
US7237074B2 (en) * 2003-06-13 2007-06-26 Sandisk Corporation Tracking cells for a memory system
US7301807B2 (en) 2003-10-23 2007-11-27 Sandisk Corporation Writable tracking cells
JP4427361B2 (ja) 2004-03-16 2010-03-03 株式会社東芝 不揮発性半導体メモリ
JP4421925B2 (ja) 2004-03-30 2010-02-24 三星電子株式会社 不揮発性半導体記憶装置
US7345512B2 (en) * 2004-05-04 2008-03-18 Silicon Storage Technology, Inc. Sense amplifier for low voltage high speed sensing
JP2009205798A (ja) * 2009-06-18 2009-09-10 Renesas Technology Corp 半導体記憶装置
US8259505B2 (en) * 2010-05-28 2012-09-04 Nscore Inc. Nonvolatile memory device with reduced current consumption
CN108281163B (zh) * 2018-02-05 2020-09-25 杭州旗捷科技有限公司 耗材芯片存储器电压反馈方法及耗材芯片

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4648074A (en) * 1984-06-29 1987-03-03 Rca Corporation Reference circuit with semiconductor memory array
JPH0734312B2 (ja) * 1985-12-13 1995-04-12 株式会社リコー センス回路
JPH0738274B2 (ja) * 1988-12-22 1995-04-26 株式会社東芝 不揮発性半導体メモリシステム
JP2586722B2 (ja) * 1990-10-11 1997-03-05 日本電気株式会社 半導体記憶装置
US5202855A (en) * 1991-01-14 1993-04-13 Motorola, Inc. DRAM with a controlled boosted voltage level shifting driver
JPH0574182A (ja) * 1991-09-10 1993-03-26 Nec Corp 不揮発性半導体記憶装置
JP3213434B2 (ja) * 1993-03-25 2001-10-02 新日本製鐵株式会社 不揮発性半導体記憶装置
JP3581393B2 (ja) * 1993-04-26 2004-10-27 新日本製鐵株式会社 不揮発性半導体記憶装置
AU2593595A (en) * 1994-06-02 1996-01-04 Intel Corporation Sensing schemes for flash memory with multilevel cells
US5602774A (en) * 1995-11-16 1997-02-11 University Of Waterloo Low-power BiCMOS/ECL SRAM

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1666289B (zh) * 2002-06-28 2010-04-28 艾沃思宾技术公司 平衡负载存储器和操作方法

Also Published As

Publication number Publication date
JPH1116379A (ja) 1999-01-22
CN1120499C (zh) 2003-09-03
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JP3169858B2 (ja) 2001-05-28
TW440852B (en) 2001-06-16
KR100309299B1 (ko) 2002-01-15
KR19990007167A (ko) 1999-01-25

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