TW436801B - Semiconductor integrated circuit apparatus - Google Patents

Semiconductor integrated circuit apparatus Download PDF

Info

Publication number
TW436801B
TW436801B TW087115028A TW87115028A TW436801B TW 436801 B TW436801 B TW 436801B TW 087115028 A TW087115028 A TW 087115028A TW 87115028 A TW87115028 A TW 87115028A TW 436801 B TW436801 B TW 436801B
Authority
TW
Taiwan
Prior art keywords
data
dram
memory
sram
data conversion
Prior art date
Application number
TW087115028A
Other languages
English (en)
Inventor
Taketo Maesako
Kouki Yamamoto
Yoshinori Matsui
Kenichi Sakakibara
Original Assignee
Nippon Electric Co
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nippon Electric Co filed Critical Nippon Electric Co
Application granted granted Critical
Publication of TW436801B publication Critical patent/TW436801B/zh

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/103—Read-write modes for single port memories, i.e. having either a random port or a serial port using serially addressed read-write data registers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/005—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor comprising combined but independently operative RAM-ROM, RAM-PROM, RAM-EPROM cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/16—Multiple access memory array, e.g. addressing one storage element via at least two independent addressing line groups

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Dram (AREA)
  • Static Random-Access Memory (AREA)
  • Memory System Of A Hierarchy Structure (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Description

五、發明說明Ο) ----- 本發明係有關於一種半導體積體電路裝置， β 一 種半導體積體電路裝置其有一主要記憶部分與—次 部分形成在一半導體基底上，以及作用於該主要記憔部二 與該次要記憶部分間之一資料轉換電路。 〜°刀 一般而言，一相對低速、廉價的半導體裝置有龐大 記憶容量，例如在電腦系統中作為—般用途的動 存 取記憶體（DRAM )。 子 在近來的電腦記憶體中’组成主要記憶體之肫纽立操 作速度隨系統操作速度之增加而增加，特別是對—微處理 器單元（MPD )系統而言。但DRAM的操作速度仍然不足以 匹配’為解決此問題’通常會在MPU與主要記憶^間使用 次要記憶體。此類次要記憶體通常稱為快取記憶體 (cache memory )，其中由一高速的SRAM或ECLRAM所組 成0 快取記憶體通常在Μ P U的外部或内部使用《近來在工 作站或個人電腦中，一半導體記憶裝置之組成為由一DRAM 建構成主要記憶體與以高速SRAM作為快取記憶體而形成在 相同的半導體基底上。此類半導體裝置之實例已揭露於曰 本專利公開公告第Sho 57-20983、Sho 60-7690、Sho 62-38590以及Hei 1-146187號中。此類半導艟裝置有時被 稱為快取DRAM或CDRAM，因其中包含DRAM以及作為快取功 能的SRAM等等。快取記憶體可雙向地對應DRAM與SRAM轉換 資料。習知技術中在快取誤擊（cache mishit)的狀況下 會產生如資料轉換操作延遲的問題，而解決此類問題的技
C:\Prograra Files\Patent\7061-2180-P.ptd第 4 頁 >' 4368 Ο 1 五、發明說明（2) ·' 術已被提出。此類被提出技術之實例揭露於日本專利公開 公告第 Hei 4-25 2486、Hei 4-31 838 9 以及 Hei 5-28 72。在 此類揭露於曰本專利公開公告之技術中，鎖定器（latch )或暫存器（register)的功能被運用在DRAM部分與SRAM 部分間雙向資料轉換電路上，故SRAM部分至DRAM部分之資 料轉換與DRAM部分至SRAM部分之資料轉換可同步地完成， 且在快取誤擊時資料轉換（複製回歸，copy back)的速 度可被增加》此技術將參考日本專利公開公告第He i 4-3183 89作為實例描述。第92圖概要性地顯示一CDRAM其 一記憶陣列（memory array )之架構。在第92圖中，一半 導體記憶裝置包括含複數動態記憶單元（dynamic memory cells)之一 DRAM陣列92 0 1與複數靜態記憶單元（static memory cel 1 s )之SRAM 陣列9202，一 SRAM 陣列9 20 1 包含複 數靜態記憶單元與一雙向轉換閘電路（bi-directional transfer gate circuit ) 9 20 3 用以轉換該 DRAM 陣列 92 01 與該SR AM陣列9 2 0 2間之資料。該DRAM陣列9 201與該SRAM陣 列9 2 0 2分別使用複數列解碼器（r 〇 w d e c 〇 d e r )與複數行 解碼器（column decoder)。送入該DRAM其列解碼器與行 解碼器之位址與送入該SRAM其列解碼器與行解碼器之位址 為相互獨立且經由互異位址導線端點（address pin terminal )送入。第93與94圖顯示該雙向轉換閘電路9203 之詳細電路。關於此架構，由SBL至GI0之資料轉換與由 GI0至SBL之資料轉換會經由互異資料路控，曰會利用-鎖 定器9302與一放大器9306之功能同步地執行該項資料轉
C:\Prograra Files\Patent\7061-2180-P.ptd第 5 頁 436801 五、發明說明（3) 換。 但上述提及CDRAM會有下列的問題產生。首先，因複 數位址導線端點與控制導線端點分別為該dram陣列與該 SRAM陣列所使用’外部導線端點的數目與單一相較變 得非常龐大。因此相對於一般的DRAM，此無相容或其他之 基底可供該半導體記憶嵌入。第二’在該雙向轉換閘電路 中’母一個擁有足夠區域可執行該上述轉換之電路數目是 受到限制的。因此，可作為於該DRAM陣列與該SRAM陣列間 一次轉換之位元數被限制為1 6位元。再者，該等轉換匯流 排排列於未排列複數行選取線之區域中，且該等轉換匯流 排的數目會被該區域的寬度所限制。一般而言，轉換一次 的位元數越小所提供之快取位元速率會越低。 在曰本專利公開公告第Hei 5-210974號揭露一種技術 其所製造CDRAM位元輸入信號導線同為DRAM陣列與SRAM陣 列使用。第95與96圖顯示該技術之架構圖。此例仍存在上 述第二問題關於該DRAM陣列與該SRAM陣列間一次轉換位元 數受限於16位元。第97與98圖顯示增加一SRAM之記憶容量 以改善該快取命中（cache hi t )速率。但在此架構中會 因選取SRAM單元的複數輸入導線而喪失基底相容性，且在 該CDR AM中上述關於該DRAM陣列與該SRAM陣列’間一次轉換 位元數受限於16位元的第二問題會被解決。
在此技術領域另外一實例中，有一EDROM ( Enhanced DRAM )其為有一快取SRAM之一DRAM，例如於EDN JANUARY 5, 1 995，pp. 46 to 56之揭露所示。第99圖所示一EDRAM
C:\Program Files\Patent\7〇61-2180-P.ptd第 6 頁 五、發明說明（4) 之架構與有相同記憶容量之一般用途DRAM並不相同，且雖 然一 DRAM與一 SRAM共同地利用複數位址端點，但其並無基 底相容性的問題。一次轉換至該SRAM之位元數與反應一次 之感測放大器數目相同’且在此例中，一次轉換為5 1 2 (X 4 )位元。雖然在該EDR AM架構中可一次轉換大量的位 元數’但用以保留資料的該SRAM僅有一組（bank )(一列 (row ))記憶容量作為一次位元轉換。雖然通常一次轉 換位元的數目愈大可提供越高的快取命中速率，但快取誤 擊率亦會因該E D R A Μ僅有一組（一列）快取記憶體隨而之 增加，所以，整個系統便無法達到充分地加速。為增加該 EDRAM中邊等快取記憶體之組數（列數），必須讓Μ—單 元陣列其每一預定數目的區塊額外地使用—sram 一區塊選取器（block selector)及其他等等， . 加該等電路散佈的區域面積。 取傻曰 再者，近來發生的一個問題為如第1〇〇圖所示鲁 複數處理裝置產生複數存取要求時會使快取命中曰田 當該CDRAM或該EDRAM被用以作為如第1〇〇圖所示午邈減。 記憶體’且複數存取要求由複數處理裝置（記要 器’memory master )發出時’快取命中率會降低徑 系統操作的加速可能會因不同組（列） 氏見整體 增加而被限制。 文水數目的 置（記憶體主控器 而不是在習知記憶 此需要—種不同於 為因應大多數系統擁有複數處理裝 )’ 一記憶體部分會反應多種存取要求 部分中反應一種存取要求《也就是說，
ί ' 43 68 0 1 五、發明說明（5) 習知架構之記憶體。 因此，本發明之一目的，在提供一種半導體積體電路 裝置，為使整個系統達到高速操作，既使在從複數記憶體 主控器發出複數存取要求時亦不會降低快取命中率，其中 包含一主要記憶部分與一次要記憶部分期能對應地被分配 (assignment)至複數存取要求。 本發明的另一個目的是提供一種半導體積體電路裝置 有一主要記憶部分以及一次要記憶部分，一外部端點其架 構與該主要記憶部分相似。 本發明之一進一步的目的是提供一種半導體積體電路 裝置，其包含一主要記憶部分與一次要記憶部分，該主要 記憶部分與該次要記憶部分間做一次轉換之該位元數 目，與該組之數目予以最佳化。 本發明之另一個目的是提供一種半導體積體電路裝 置，其包含一主要記憶部分以及一次要記憶部分，其中該 次要記憶部分之一次讀出/寫入操作以及該主要記憶部分 與該次要記憶部分間之資料轉換操作可同步地執行。 為達到上述目的，本發明之一半導體積體電路裝置包 含一主要記憶部分、由複數記憶單元群組成之一次要記憶 部分以及作為該主要記憶裝置與該次要記憶.分間之一雙 向資料轉換電路，其中同步地執行該主要記憶部份與該複 數記憶單元群間一任意區域之一雙向資料轉換以及一讀出 或寫入的操作。 關於本發明其他觀點，此利用一半導體記憶裝置其中
C:\ProgramFiles\Patent\7061-2180_P. ptd第 8 頁 ί ' 4368 0 1 五、發明說明（6) 包含一主要記憶部分、由複數記憶單元群組成之一次要記 憶部分、作為該主要記憶裝置與該次要記憶部分間之一雙 向資料轉換電路、以及一電路用以在該次要記憶部分之該 複數記憶單元群中選取一預定單元群，以執行該複數記憶 單元群中兩互異記憶單元群間之資料轉換。 為讓本發明之上述和其他目的、特徵、和優點能更明 顯易懂，下文配合所附圖式作詳細說明如下： 第1圖係顯示本發明之第一實施例中一半導體記憶裝 置其整體架構之方塊圖； 第2圖係一方塊圖顯示之一記憶系統其中包含第1圖中 該半導體記憶裝置與執行對應於該半導體記憶裝置存取要 求之複數記憶體主控器； 第3圖係一方塊圖顯示之一記憶系統其中包含第1圖中 該半導體記憶裝置與執行對應於該半導體記憶裝置存取要 求之複數記憶體主控器； 第4圖係一方塊圖顯示一半導體裝置包含第1圖中該半 導體記憶裝置與一記憶控制裝置用以控制與產生一輸入信 號至該半導體記憶裝置，其形成在一相同的半導體基底 上； 第5圖係一方塊圖顯示一半導體裝置包含第1圖中該半 導體記憶裝置與一記憶控制裝置用以控制與產生一輸入信 號至該半導體記憶裝置，其形成在一相同的半導體基底 上； 第6圖係一方塊圖顯示一半導體裝置包含第1圖中該半
C:\PrograraFiles\Patent\7061-2180-P.ptd第 9 頁 Γ，4368 Ο 1 五、發明說明（7)
控制與產生一輸入信 相同的半導體基底 導體記憶裝置與一記憶控制裝置用ρ 號至該半導體記憶裝置，其形成在〜 上； 纪憶裝置之外部端點的 記憶裝置之外部端點的 記憶裝置之外部端點的 第7圖係顯示第1圖中該半導體 排列； 第8圖係顯示第1圖中該半導體 排列； 第9圖係顯示第1圖中該半導體 排列； 第10圖係顯示第1圖中該半導體記憶裝置其決定操作 功能之不同指令與該等外部端點間之對應關係； 第11圖係顯示第10圖中該等外部端點展現i讀出指 令的狀態； 第1 2圖係顯示第1 0圓中該等外部端點展現一寫入指令 的狀悲， 第1 3圖係顯示第1 0圖中該等外部端點展現一預取指令 (prefetch command )的狀態 » 第14圖係顯示第1 0圖中該等外部端點利用自動預充 (auto precharge )展現一預取指令的狀態； 第1 5圖係顯示第1 0圖中該等外部端點展現一重定指令 (restore command )的狀態 > 第16圖係顯示第10圖中該等外部端點展現有自動預充 之一重定指令的狀態； 第1 7圖係顯示第1 0圖中該等外部端點展現一啟動指令
C:\Prograra Files\Paten1:\706l-2l80-P.ptd第 貢 Γ 4368 Ο 1 五、發明說明（8) (active command )的狀態； 第18圖係顯示第10圖中該等外部端點展現有自動預充 之一預充指令(precharge command )的狀態； 第1 9圖係顯示第1 0圖中該等外部端點展現一整细預充 指令（whole bank precharge command )的狀態; 第2 0圖係顯示第1 0圖中該等外部端點展現一 CBR更新 指令（refresh command )的狀態； 第21圖係顯示第1 0圖中該等外部端點展現一未選取指 令(non-selection command )的狀態； 第22圖係顯示第10圖中該等外部端點展現一未操作指 令(non-operation command )的狀態； 第23圖係顯示第10圖中該等外部端點展現一暫存器設 定指令(register setting command ) (1 )的狀態； 第2 4圖係顯示第1 0圖中該等外部端點展現一暫存器設 定指令（2 )的狀態； 第25圖係顯示第10圖中該等外部端點展現一暫存器設 定指令的狀態； 第2 6圖係顯示第1 0圖中該等外部端點展現一模式 (mode )暫存器設定指令（其為該暫存器設定指令之—部 分）的狀態； 第2 7圖係顯示一位址序列存取所對應之資料輸入/輸 出模式之重疊次數（lap times)與叢發長度（burst 1 engths )情形； 第28圖係顯示在一讀出指令輸入時有叢發長度為4與
C:\ProgramFiles\Patent\7061-2180-P. ptd 第 11 頁 ί ' 4368 Ο 1 五、發明說明（9) ~ 讀出等待（read latency )為2之資料輸出之時序圖 (timing chart )； 第29圖係顯不在一寫入指令輸入時有叢發長度為4斑 寫入等待（write latency)為0之資料輸出之時序圖厂 第3 0圖係顯示在一讀出指令操作中一位址分配 (address assignment)與資料之流程圖； 第3 1圖係顯示在一寫入指令操作中一位址分配與資料 之流程圖； 第32圖係顯示在一預取指令操作中一位址分配與資料 之流程圖； ' 第3 3圖係顯示在一重定指令操作中一位址分配與資料 之流程圖； 弟3 4圖係顯示在一啟動指令操作中一位址分配與資料 之流程圖； 第3 5圖係概要性地顯示關於本發明中一實施例其一 半導體記憶裝置内陣列排列（array arrangment )之陣列 佈局圖（1 a y 〇 u t ); 第3 6圖係概要性地顯示關於本發明中一實施例其一半 導體記憶裝置内陣列排列之陣列佈局圖； 第3 7圖係概要性地顯示關於本發明中一貪施例其一半 導體記憶裝置内陣列排列之陣列佈局圖； 第3 8圖係概要性地顯示關於本發明中一實施例其一半 導體記憶裝置内陣列排列之陣列佈局圖； 第39圖係概要性地顯示關於本發明中一實施例其一半
C:\Program Files\Patent\7061-2180-P.ptd第 12 頁 ! ' 4 3 6 8 0 1 五、發明說明（ίο) 導體記憶裝置内陣列排列之陣列佈局圖； 第4 0圖係概要性地顯示關於本發明中一實施例其一半 導體記憶裝置内陣列排列之陣列佈局圖； 第41圖係概要性地顯示關於本發明中一實施例其一半 導體記憶裝置内整體晶片之佈局圖； 第42圖係概要性地顯示關於本發明中一實施例其一半 導體記憶裝置内整體晶片之佈局圖； 第4 3圖係概要性地顯示關於本發明中一實施例其一半 導體記憶裝置内整體晶片之佈局圖； 第44圖係概要性地顯示關於本發明中一實施例其一半 導體記憶裝置内整體晶片之佈局圖； 第45圖係概要性地顯示關於本發明中一實施例其一半 導體記憶裝置内整體晶片之佈局圖； 第46圖係概要性地顯示關於本發明中一實施例其一半 導體記憶裝置内整體晶片之佈局圖； 第47圖係概要性地顯示關於本發明中一實施例其一半 導體記憶裝置内整體晶片之佈局圖； 第48圖係概要性地顯示關於本發明中一實施例其一半 導體記憶裝置内使用一般電源之方塊圖； 第49圖係概要性地顯示關於本發明中一實施例其一半 導體記憶裝置内使用一般電源之方塊圖； 第5 0圖係概要性地顯示關於本發明中一實施例其一半 導體記憶裝置内一DRAM陣列部分之一寫入架構； 第5 1圖係顯示關於本發明中一實施例其一半導體記憶
C:\ProgramFiles\Patent\7061-2180-P. ptd第 13 頁 Γ' 4368 Ο 1 五、發明說明（11) 資料轉換部分以及一SRAM陣列 裝置内一DRAM陣列部分 部分之一寫入架構； 第52圖係顯示關於本發明中一實施例其 裝置内一DRAM陣列部分、一資料牛等體圯憶 第53圖係顯示關於本發明中—實施例其 裝置内列部分、一資料轉換部 部分之一寫入架構； 陣列 第54圖係顯示第1圖中該半導體記憶裝置其一 制電路之方塊圖； ¥ # 第55圖係詳細地顯示第1圖十該DRAM部分蛊哕 換電路之架構； 、w θ π w 第56圖係舉一實例詳細地顯示第41圖中關於本發明— 實施例其整體佈局之一其陣列架構； 第5 7圖係舉一實例詳細顯示第5 6圖中該佈局一 ‘驢]對應至4對位元線）於該轉換匯流排線與該等 間之一連接關係； 第58圖係一電路圖詳細地顯示該資料轉換電路； 第5 9圖係舉一實例顯示第5 7圖該實例用以解決問題之 一架構； · 第60圖係一方塊圖舉一實例顯示一DRAM線控制電路； 第61圖係舉一實例顯示第5 5圖所示一 DRAM列控制電路 與一 DRAM列解碼器之一實際架構； 第6 2圖係舉一貫例顯示一 D R Μ位元線選取電路之一實
C:\Program Files\Patent\7061-2180-P,ptd第 14 頁 1 ί ' 4368 Ο 1 五、發明說明（12) 際電路架構； 第6 3圖係舉一實例顯示一 DR AM位元線選取電路之一實 際電路架構； 第6 4圖係舉一實例顯示一 D R A Μ位元線選取電路之一實 際電路架構； 第6 5圖係舉一實例顯示一 dR AM位元線選取電路之一實 際電路架構； 第6 6 _係顯示第3 6圖所示該陣列佈局中一對資料轉換 匯流排線、該DRAM位元線選取電路以及該等SRAM單元間之 關係； 苐67圖係顯示第66圖中複數信號波形（signai waveforms )展現該等相對資料轉換匯流排線之一操作情 形； 第68圖係顯示第1圖所示該SRAM部分以及該等資料輸 入/輸出端點之一具體實例； 第69圖係舉一實例顯示該SRAM單元之架構； 第70圖係顯示第69圖所示該SRAM單元中一正反器 (flip-flop)之實際電路； 第71圖係舉一具體實例顯示第6 9圖所示用以連接該等 SRAM位元線之一連接電路； 第72圖係舉一具體實例顯示第6 9圖所示用以連接該等 SRAM位元線之一連接電路； 第73圖係舉一具體實例顯示第69圖所示用以連接該等 SRAM位元線之一連接電路；
C:\ProgramFiles\PatentA7061-2180-P.ptd第 15 頁 43SB Ο 五、發明說明（13) 第74圖係舉一具體實例顯示第⑼ 示 電路； 弟7 5圖係舉一且科者/» w . + 吳體實例顯示第6 8圖所示 電路； 第76圖係舉一實例顯示第75圖所示一多 (mulfiplexer)與鎖定器電路； 第7 7圖係顯示複數信號波形展現第7 6圖 之一操作情形； 第78圖係顯不第1圖所示該SRAM解碼器， 電路以及該DRAM陣列之方塊圖； 。第79圖係顯示複數信號波形展現第78圖 碼器、該資料控制電路以及⑽RAM陣列之一 第80圖係舉一具體實例顯示該SRAM部分 入/輸出端點； 第81圖係舉一實例顯示顯示當該SRAM陣 几餘線（row redundancy 1 ine ); 第82圖係舉一實例顯示一電源電壓供應 部分以及該DRAM列部分； 第8 3圖係舉一實例顯示一電源電壓供應 部分以及該DRAM列部分； 第84圖係顯示該SRAM單元在電源電壓下 一模擬結果； 第85圖係舉一具體實例顯示該SRAM陣列 貫行一暫時單元轉換功能（temporary cell 一SRAM列控制 一SRAM行控制 工器 所不該多工器 該資料控制 所示該SRAM解 操作情形； 以及該資料輸 列部分之一列 至該S R A Μ陣列 至該S R A Μ陣列 隨寫入時間之 部分之架構其 transfer
C:\Program Files\Patent\7061-2180-P.ptd第 16 頁 4l368 Ο 1 五、發明說明（14) function)； 第86圖係顯示當第85圖中當執行該暫時單元轉換而讀 出該SRAM單元之資料時複數信號波形展現一該sraM單元操 作情形； 第8 7圖係顯示複數信號波形展現一自動連續預取轉換 功能（auto successive prefetch transfer function )； 第8 8圖係舉一具體實例顯示該S R A M線控制電路用以執 行一複數線連續讀出/寫入功能（plural line successive read/wri te function )； 第89圖係顯示該複數列連續讀出/寫入功能（plural row successive read/write function )之一讀出功能; 第9 0圖係一表列顯示相對應至一即時模式設定功能 (real mode setting function)之讀出（3 )/ 寫入（3 )以及該等相對應輸入端點之狀態； 第91圖係顯示複數信號波形展現該即時模式設定功 能； 第92圖係概要地顯示一CDRAM其一記憶陣列部分之架 構； 第93圖係顯示第92圖所示該CDRAM其一雙向轉換閘電 路之方塊圖； 第94圖係顯示第92圖所示該CDRAM雙向轉換閘電路之 電路圖； 第95圖係一方塊圖概要地顯示該CDRAM ;
C:\Program Files\Patent\7061-2180-P.ptd第 17 頁 I ' 43S3 Ο 1
c:\ProgramFiles\Patent\7〇w_218〇_P.pt(i第 18 頁 五、 發明說明（15) 第96 圖係顯 示 第95圖所示 該CDRAM其該SRAM電路圖； 第97圖 係 概要地顯示 該CDRAM之架構； 第9 8圖 係 顯示第9 7圖 所示該CDRAM其該SRAM方塊之電 路 圖 9 第99圖 係 一方塊圖概 要地顯示一EDRAM之架構；以及 第0 0圖係一方塊圖概要地顯示有複數處理裝置之該 記 憶 系統之 架 構。 基 本 架構 以下將 描 述本發明一 實施例之基本架構。 根據本 發 明之一半導 體積體電路裝置包含一半導體記 怜 裝 置以及 該 半導體記憶 裝置之一控制裝置。該半導體記 憶 裝 裝置包 含 一主要記憶 部分、一次要記憶部分以及介於 該 主 要記憶 部 分與該次要 記憶部分間之一雙向資料轉換。 該 次 要記憶 部 分由每一可 作為一獨立快取記憶功能之複數 記 憶 單元群 所 構成。在本 發明之該半導體記憶裝置中，該 等 控 制端點 的 數目與該等 位址端點的數目可為相同以符合 控 制 該主要 記 憶部分之需 求。 該半導 體 積體電路裝 置將以下述貫施例做描述，其中 有 3 X 2组 的 架構的一同 步介面，其包含一64M位元DRAM 陣 列 作為該 主 要記憶部分 與一16K位元SRAM陣列作為該次 要 陣 列部分 〇 方 塊 圖 第1圖為- -方塊圖概要地顯示關於本發明之一實施例 其 整體半 導 體記憶裝置 之架構。在第1圖中，該半導體 ϊ ' 436801 五、發明說明（16) 記憶裝置100包含一動態RAM (DRAM)部分101作為一主要 記憶部分，一靜態RAM ( SRAM )部分1〇2做為一次要記憶部 分以及一雙向資料轉換電路103作為該DRAM部分1〇1與該 SRAN部分102間之資料轉換。 該DRAM部分1 0 1包含一DRAM列11 0其有複數動態記憶單 元排列於一行列矩陣（m a t r i X ) ，一 DRAM列控制電路11 5 用以產生一 DRAM列選取信號以及來自複數内部位址信號 i A0〜i A1 3之一組選取信號，一 DRAM列解碼器11 3對應至該 等DRAM列選取信號iADRO〜iADR12以及該組選取信號iAD13 用以選取該DRAM陣列110之一對應列，一DRAM行控制電路 116用以自該等内部位址信號iA5與iA6產生一 DRAM行選取 信號，以及一DRAM行解碼器114相對該等DRAM行選取信號 iADC5與iADC6用以選取一對應行。再者，該DRAM陣列1 1〇 包含一記憶單元部分111與一感測放大器11 2用以偵測並放 乂 大存於該被選取DRAM單元中之資料。再者，該DRAM陣列 1 0被劃分成稱為複數組（banks )的複數區塊，在本實施 例中，被分成兩組A與B，其中之一為利用該組選取信號 i AD13所選取。 該SRAM部分102包含一SRAM陣列102其有複數靜態記憶 單元排列於行列矩陣中，一SRAM列控制電路1 24用以自該 内部位址號iAO〜iA3中產生一 SRAM列選取信號，一 SRAM列 解碼器121對應至複數SRAM列選取信號iASRO〜i ASR3用以 選取複數SRAM列單元群中之一（在此實施例中，複數單 虜s分割每一列），一SRAM行控制電路1 22用以自該等内部
C:\ProgramFiles\Patent\7061-2180-P. ptd第 19 頁 [4368 0 1 五、發明說明（17) 信號iAO〜iA3與iA4〜iA13中產生一SRAM行選取信號，以 及一 SRAM行解碼器123利用複數SRAM行選取信號iASC4〜 iASCIO用以選取一行。 該半導體記憶裝置1 0 0還包含一操作控制電路1 5 〇用以 控制該半導體記憶裝置其對應於一外部輸入信號之一操 作’以及一資料控制電路1 6 0用以控制一外部資料輸入/輸 出操作。 雖然在此實施例中該DRAM與SRAM分別被用以作為該主 要記憶部分與該次要記憶部分，但本發明並未受限於此。 為取代該DRAM ’ 一記憶體如SRAM、遮蔽（mask ) ROM、可 程式 ROM (programmable ROM, PROM)、可抹寫 pR〇M (erasable PROM， EPROM)、電可抹寫PR〇M (electrically erasable PROM, EEPROM ) 'flush EEPROM以及鐵電記憶體（ferroeiectric memory)可作為 該主要記憶部分。組成該主要記憶部分之記憶體可最佳地 建構出此類或特殊功能而被有效的利用。例如，當一DRam 被用以作為該主要記部分的情況下，--般DRAM、一 ED0RAM、一同步DRAM、一DDR 同步GRAM、一SLDRRAM 或一 RambusDRAM皆可被利用。再者，任何隨機存取記憶體可以 作為該次要記憶體部分使該記憶體可比其作為該主要記憶 體部分提供更高速地存取。當該主要記憶部分是以一 flush EEPROM所組成的情況下，該次要記憶部分的記憶容 量最佳的情形為大於或等於該flush EEPR0M其單元袜寫區 (unit erase sector )之容量的一半 〇
I ' 4368 01 五、發明說明（18) 系統 根據本發明之該半導體記憶裝置提供該SRAM行控制電 珞1 22 ’因而一SRAM行控制模式可被改成為SRAM單元群， 此將於下文詳述。此功能可允許設定每一 SRAM單元群其一 重疊時間、一叢發長度以及一等待等（請參考下文關於1' 資料輸入/輸出模式”），因此當該SRAM單元群被選取時， 可自動地利用在該半導體記憶裝置中最初所提供之設定決 定每一SRAM單元群其該資料輸入/輸出模式。因此，切換 該資料輸入/輸出模式不需要該半導體記憶裝置之外部資 料控制或一外部資料處理控制。 本發明之半導體記憶裝置有一功能，當其接收到複數 存取要求時’該半導體記憶裝置會接收到一分配 (allocation )，在SRAM單元群單元中對每一存取要求進 行分配且/或再分配。第2圖所示為一記憶系統其有複數記 憶體主控器執行存取要求至如第1圖所示之該半導體記憶 裝置100。在第2圖中，複數SRAM單元群01、02、以及〇3從 一記憶體主控器180〇被分配到一存取要求。該等SRAM單元 群至該等存取要求之分配是不固定而且在任何時間皆可以 被改變的。再者’在第2圖中，當該半導體記憶裝置1〇〇發 出資料輸入/輸出要求而經由該記憶體主控器180 a，與該 半導體記憶裝置發出資料輸入/輸出要求而經由該記憶體 主控器180 b的情形是不相同的，其可不需使用一特殊控 制信號而可利用該記憶體主控器1 8 0 a與該記憶體主控器 1 8Ob連續地執行該資料輸入/輸出的操作。為執行此操
C:\Program Files\patent\7〇6b218〇 p 邮第 21 頁 f' 4368 0 1 五、發明說明（19) 作’該半導體記憶裝置^!)之該SRAM行控制電路122包含一 資料輸入/輸出模式記憶部分。該資料輸入/輪出模式記憶 部分可為一 1 : 1比例對應於第2圖中所示該等SRAM單元群 或第3圖争所示之複數單元群。 第4、5與6圖顯示一混和半導體裝置190其組成為該半 導體記憶裝置1 0 0以及一記憶控制裝置1 91箝合於作為該半 導體記憶裝置一個或相同之半導體基底中，用以依據由該 等記憶體主控器發出一存取要求而控制或產生一輸入信號 至該半導體記憶元件100中。該混合半導體記憶裝置19〇包 含一個架構其中經由如第4圖所示之一記憶控制裝置對所 有信號執行一輸入/輸出操作，一個架構利用如第5圖所示 之該半導體記憶裝置100直接執行一輸入/輸出操作，或是 一架構其中經由如第6圖所示之一緩衝器192對所有信號執 行一輸入/輸出操作。在該混和半導體裝置190中，從第2 或3圖所示該系統之該等對應記憶體主控器所發出之複數 存取要求自動地分配給該SRAM群或該等複數群將成為可 行。 導線排列 第7圖所示為一實例顯示根據本發明之該半導體記憶 裝置其包裝之導線排列。第7圖所示之該半導體記憶裝置 有一 X 8位元、2組之架構，其包含一 64M位元陣列與一 1 6K 位元SRAM陣列，以及一同步介面置於一54導線、40Omi 1 X 875mil含端點間距0.8mm之TS0P二型塑膠包裝中。其導線 數與該導線結構中導線排列與一般64M位元同步DRAM相
C:\ProgramFiles\PatentV7061-2180-P.ptd第 22 頁 4- ί ' 4368 Ο 1 五、發明綱⑽ ~ ~ 同。再者，不論該組數目之多寡，導線數目以及一父4位 元架構（第8圖）、一 Χ16位元架構（第9圖）、一 ^位 元架構或一 X 32位元架構之導線排列與一對應之同步⑽八对 相同。 該等相對導線之信號定義如下： CLK : 一時脈（clock )信號cu為一參考時脈，通常 為所有其他輸入/輸出信號所使用。也就是說，該時脈信 號CLK判定其他複數輸入信號之接收時序（take_in ° timing )與輸出信號時序。參考該時脈CLK之一上升邊緣 (rising edge)定義每一外部信號之設定/保留 (set-up/hold)時間。
CKE : —時脈致動（enable )信號CKE判定一伴隨CLK 信號是否有效（effective ) ^當該CKE信號在該以^信號 之上升邊緣為邏輯高準位時（HIGH)時，該CLK信號被判 定為有效，當其為邏輯低準位（LOW )時，該CLK信號被 判定為無效（invalid)。 /CS : —晶片選取信號/CS判定外部輸入信號/RAS、 /CAS、/WE是否被接受。當該信號/CS在該信號CLK前緣 (1 ead ing edge )為LOW時，在同一時間被輸入之該/R AS 信號、該/CAS信號以及該/WE信號會被接收至·該操作控制 電路中。當該信號/CS在該CLK信號前緣為HIGH時，同一時 間輸入之該/ RAS信號、該/CAS信號以及該/ WE信號會被忽 略。 /RAS、/CAS、/WE :該等分別控制信號/RAS、/CAS以
C:\PrograroFiles\Patent\7061-2180-P. ptd第 23 頁 ί 4368 Ο 1 五、發明說明（21) 及/WE相結合以判定該半導體記憶裝置之操作 Α0〜Α13 :複數信號Α〇〜Α13對應該時脈信號被接收進 該位址控制電路令，送入該])RAM解碼器、該DRAM行解碼 器、該SRAM列解碼器以及該⑽“行解碼器，用以選取該 DRM部分之一單元以及該SRAM部分之一單元。再者，該等 位址信號會被下述一模式暫存器接收，依照一内部指令信 號設定該内部操作之資料輸入/輸出模式。該位址信號Ai 3 亦為該DRAM單元陣列之一組選取信號。 — DjM : — 資料遮蔽信號.（data mask signal ) 使在 位7L單兀（bite unit)中一資料輸出失效（invalidate )(遮蔽）。 DQO〜DQ7 :複數資料信號DQ〇〜DQ7為複數數入/輪出 信號》 基本操作 以下將描述關於本發明中該半導體記憶裝置之一基本 操作。在此特別指出複數指令與該資料數目為一小型實 施例且其他組合可為任意的。 第1 0圖係一實例顯示根據本發明之該半導體記慎裝置 中依不同指令來決定其操作功能以及該等外部輸入^制信 號之狀態。但在此值得注意的是’複數指令與資料數目為 一簡單實施例且可為任意其他形式之組合。 在第10圖中顯示在一參考時脈信號之一上升邊緣時該 等個別輸入控制信號之狀態與被決定之複數操作。一符號 "HM是指一邏輯高準位，” L"為一邏輯低準位，以及” χ"為儿
C:\PrograraFiles\Patent\7061-2180-P.ptd第 24 頁 4368 Ο 1
了任意準位。再者’第10圖中複數輸入控制信號CKEn- 1顯 禾超前一標的參考時脈之一參考時脈在一個週期内該輸入 控制信號CKE的狀態，該控制信號CKE對應於該等個^令 為該CKEn-1。第1〇圖中該等指令將於下文描述。 7 1. 〔讀出指令〕 讀出指令（read command )是指自一SRAM單元中執行 一資料讀出操作。 如第11圖所示，在該外部時脈信號之上升邊緣時該個 別輸入控制信號之狀態為CKE 、/CS =L、/MS 、 /C AS = L以及/WE = Η。當該讀出指令被輸入時，該等位址 Α0〜A3與該等位址Α4〜A 1 0會被接收分別作為該等⑽“列 選取位址與該等SRAM行選取位址。該等位址之資料會在因 一等待（latency )而由讀出指令輸入所形成—被延遲時 間時被輸出至DQ0〜DQ7。 當DQM=H而時脈設定為該讀出指令時，該dq〇〜j)Q7之 資料輸出會被遮蔽且無法外部輸出。 第3 0圖.顯示根據該讀出指令一位址線號與一資料流 (data flow)在一内部操作的情形。選取複數單元 是利用該等内部位址信號i A 0〜i A3用以該SRAM列解碼器之 該列選取，以及利用由該等内部位址信號i A 4·〜i A1 3用所 產生該等SRAM選取信號iASC4〜iASCIO以該SRAM行解碼器 之該行選取。該等被選取SRAM單元會經由該資料放大器在 一指定的資料輸入/輸出模式下被輸出至外部。 2. 〔寫入指令〕
C:\Program Files\Patent\7〇61-2180-P.pt(l第 25 頁 436801 五、發明說明（23) '~' '~~' 該寫入指令（write command)用以執行該SRAM單元 其資料之一寫入操作。 八如第1 2圖所示，在該外部時脈信號之上升邊緣時該等 分別輸入控制信號之狀態為CKE 、/CS =L、/RAS =H、 /CAS—/WE；=L。當該寫入指令被輸入時，該等位址A〇〜A3 被接收作為複數別AM列寫入位址且該等位址A4〜A1 0被接 收而作為複數別紐行寫入位址。當該資料被寫入時，dq〇 〜DQ7之資料會在因一等待而由寫入指令輸入所形成一被 延遲時間時被接收。 gDQM=H伴隨DQ0〜DQ7之資料之接收時脈時，該j)Q〇 〜DQ7之資料輸出會被遮蔽且不為内部接收。 第31圖所示為依據該寫入指令其一位址信號與一資料 流之一内部操作情形，選取複數SRAN單元是利用由該等内 部位址信號i A0〜i A3所產生該等SRAM列選取信號iASRO〜 iASR3用以作為該SRAM列解碼器之該列選取，以及從該等 内部位址信號iASRO〜iASR3與iA4〜iA13所產生該SRAM選 取信號iASC4〜i ASC10用以作為該SRAM解碼器之行選取。 從DQ0〜DQ7取得之該寫入資料會經由該寫入緩衝器 (wri te buf fer )寫入該被選取SRAM單元。 如第30與第31圖所示，不論在該DRAM部分或該資料轉 換部分，該讀出指令與該寫入指令皆會執行讀出與寫入。 因此’除該SRAM列被選取作為該資料輸入/輸出與該⑽八讨 部分與/或於該DRAM部分内之操作之外，即使在複數SRAM 單元群間之資料轉換時該等指令仍可被操作。相反地，既
C:\Program Files'xPa'tent'^OeKlSO-P.ptij第 26 頁 4368 Ο 1 五、發明說明（24) 使該讀出仏號或該寫入信號被操作，除該列被選取用 以該資料輸入/輸出與該DRAM部分與/或於該DRAM部分内之 操作之外，其更可為複數SRAM單元群間其資料轉換之該等 指所操作。 3.〔預取指令〕 該預取指令（preftch command)為執行從一 DRAM單 元群至一 SRAM單元群之一資料轉換。 如第1 3圖所示’在該外部時脈信號之上升邊緣時該等 個別輸入控制信號之狀態為CKE = H、/CS = L、/ MS = fl = /CAS = H與/WE=L。再者’A10=L與A9=L。此時該預取指 令被輸入，該等位址A0〜A3被接收作為複數sraM列選取 位址、該等位址A4〜A6接收作為複數SRAM行選取位址、以 及該等位址A1 3被接收作為該DR A Μ陣列之一組選取位址。 在此實施例中，該組Α被選取。 第32圖顯示依據該寫入指令其一位址信號與一資料流 之一内部操作情形。在下述已被一啟動指令所選取之複數 DRAM單元群中’被i A1 3所分配.之一組内之一SRAM單元會被 選取。在此實施例中’該組A被選取。該等位址丨與i A6 會分配該DRAM群之複數位元線。該等位元線資料在該啟動 指令時被該放大器放大，且該等選取位元線賣料經由該資 料轉換電路被傳送至一資料轉換匯流線。由該等位址i A〇 〜i A3所選取，於該SRAM中該列之該等單元會停止保留前 次資料’接收該資料轉換匯流線上之資料，此後保留被轉 換資料。在該資料轉換後，從該感測放大器經由該資料轉
C:\ProgramFiles\Patent\7061-2180-P.ptd第 27 頁 y Λ368 〇 1 五、發明說明（25) 換電路送至該資料轉換線之輸出會被停止。 在此實施例中’利用該預取指令轉換一次之資料數為 128X8。 4.〔含自動預充之預取指令〕 該含自動預充之預取指令（prefetch command with auto precharge )用以從該DRAM單元群轉換資料至該SRAM 單元群，且在資料轉換後自動地預充該DRAM部分。 如第1 4圖所示’在該外部時脈信號之上升邊緣時該等 個別輸入控制信號之狀態為CKE = H、/CS = L、/ RAS = H = /CAS=H與/ WE=L。另外’A10=H且A9=L。與該上述預取 指令相同地，該等位址A0〜A3被接收作為複數SRAM列選取 位址、該等位址A5與A6被接收作為複數DRAM行選取位址、 以及在含自動預充之預取指令被輸入時，該等位址A13被 接收作為該DRAM陣列之一組選取位址。 以下將描述以該含自動預充之預取指令所引發於一内 部操作與資料流中之複數信號。在已被該啟動指令所選取 之複數DRAM單元群（於下文詳述）之中，被iA13分配之一 組中其一SRAM單元會被選取。該等位址iA5與iA6分配該 DRAM單元群之複數位元線。該等位元線資料在該啟動指令 時被該放大器放大，且該等選取位元線資料經由該資料轉 換電路被傳送至一資料轉換匯流線。該等位址i A 0〜i A 3所 選取於該SRAM中該列之該等單元停止保留前次資料，接收 該資料轉換匯流線上之資料，此後保留轉換資料。在該資 料轉換後，從該感測放大器經由該資料轉換電路送至該資
C:\PrograroFiles\Patent\7061-2180-P. ptd第 28 頁 436801 五、發明說明（26) 料轉換線之輸出會被停止。在從輸出之該停止頁 (stoppage )到該資料轉換匯流線之一預定時間之後，該 子元線處於未選取狀態，且該内部操作（該位元線與該感 測放大器達電位平衡）在描述該預充指令時會被執行。從 遠含自動預充之預取指令輸出其一預定時間之後’該 會自動地設定為一預充（未選取）狀態。 5.〔重定指令〕 該重定指令（restore command )用以執行自該SRAM 單元群至該DRAM單元群之一資料轉換。如第15圖所示，該 指令為擴展於該等外部信號CLK1與CLK2上之一連續輸入指 令。 如第15圖所示，在該外部時脈信號之上升邊緣時該等 個別輸入控制信號之狀態為CKE = H、/CS = L、/ RAS = H = /匸八$=11與/?£=[。另外’A10=L且A9=H。在該第一外部 時脈信號CLK1之上升邊緣時’該等位址A0〜A3被接收作為 複數SiiAM列選取位址且該等位址“與“被接收作為DRAM行 選取位址，當在該第二外部時脈信號CIjK2之上升邊緣時， 複數位址A0〜A1 2被接收作為該DRAM陣列之複數組選取位 址，其為一轉換之預定地。當該CLK1與CLK2在上升邊緣 時，該位址A 1 3被接收作為該DRAM陣列之該等組選取位 址。利用該CLK1與CLK2輸入之該等A 1 3位址必須為相同 的。 第33圖顯示因該重定指令而引發於一内部操作與資料 流中複數位址信號的情形。第3 3圖所示之複數内部位址信
4368 Ο 1 五、發明說明（27) 號i 1 AO〜i 1A 1 2在該第一時脈CLK 1時之内部位址資料，以 及複數内部位址信號i2A0〜i2A12在該第二時脈CLK2時之 内部位址資料’以每一時脈顯示相同内部位址信號線之資 料。在第一時脈CLK1時由該位址產生該等位址ilAO〜ilA3 所選取之SR AM單元群其資料會被轉換至利用該位址iA1 3選 取一組之一資料轉換匯流線。接著，該資料轉換匯流線之 資料被轉換至利用以該等位址i 1 A5與i 1A6所選取該DRAM之 複數位元線。然後，該DRAM之複數字元線被該等字元i 2A0 〜i2A 12與iA13所選取’且於該等選取字元線上等單元群 之資料分別被輸出至對應之複數位元線。與該DRAM其該等 位元線對應之複數感測放大器偵測並放大輸出至該等位元 線之該等DRAM單元群資料。並利用該等位址丨〗A5^ 1A6所 選取之該等位元線相對應之該等感測放大器會偵測並放大 由該資料轉換匯流線傳送之寫入資料。在該字元線被升高 C raised )後會停止經由該資料轉換匯流線輸出一資料至 該DRAM之該等位元線。 在此實施例中，一次被轉換之資料數目為1 2 8 X 8。 6.〔含自動預充之重定指令〕 ΐ玄含自動預充之重定指令（rest〇re command with auto precharge )執行自一SR AM單元群轉換一資料至一 DRAM單元群，並在該轉換後自動地執行該⑽“部分之一預 充。 如第1 6圖所示’在該外部時脈信號之上升邊緣時該等 個別輸入控制信號之狀態為CKE =H、/CS =L、/RAS =
C:\Program Fiies\Patent\7061-2180-P.ptd第 30 頁 '436q ο / 五、發明說明（28) /CAS = H與/ffE=L。另外，A10=H且A9=H。在該第一外部 時脈信號CLK1之上升邊緣時，該等位址A〇〜A3被接收作為 複數SRAM列選取位址且該等位址A5與A6被接收作為DRAM行 選取位址，當在該第二外部時脈信號CLK2之上升邊緣時， 複數位址A 0〜A1 2被接收作為該DRAM陣列之複數組選取位 址，其為一轉換之預定地。當該CLK1與CLK2在上升邊緣 時’該位址A 1 3被接收作為該DRAM陣列之該等組選取位 址。利用該CLK1與CLK2輪入之該等A13位址必須為相同 的0 以下將描述因該含自動預充之重定指令而引發於一内 部操作與資料流之複數位址信號。由該等位址在該第一時 脈時產生該等位址ilAO〜ilA3所選取之該SRAM單元群，其 資料會傳送至由該位址iA13所選取該組内該資料轉換匯流 線"接著，該資料轉換匯流線之資料會傳送至該等位址 iA15與ilA6所選取該DRAM中之該位元線。然後，該DRAM之 複數字元線被該位址在下一個時脈CLK2時所產生之該等位 址i2A0〜i2A12與iA13所選取，且於該等被選取字元線上 之該等單元群其資料會輸出至複數相對應之位元線。與該 等各別位元線對應之該等感測放大器偵測並放大輸出至該 等位元線之該DRAM單元群資料，且與該等位iiti 1A5與i 1A6 所選取之該等位元線對應之該等感測放大器偵測並放大由 該資料轉換匯流線轉換之寫入資料。在該字元線被升高 後，經由該資料轉換匯流線至該DRAM其該等位元線之該 輸出會被停止。在一預定時間後’該字元線被設定為未選
C:\ProgramFiles\Patent\7061-2180-P.ptd第 31 頁 'f' 4368 0 1 五、發明說明（29) 取狀態’且由一預充指令引導之一内部操作（該位元線與 該感測放大器達電位平衡）會被執行。在從該指令之一預 定時間後，該DRAM會自動地改變為預充（未選取）狀態。 7. 〔啟動指令〕 μ 該啟動指令是指將由該DRAM陣列選取之一組啟動。 如第1 7圖所示，在該外部時脈信號之上升邊緣時該等 個別輸入控制信號之狀態為CKE=H、/CS=/RAS=L - /CAS =/WE = Η。一位址A1 3在輸入該啟動指令時被接收為該 DRAM之一組選取位址’複數選取位址A〇〜A3則被接收為該 DRAM之複數列選取位址。 第34圖所示為於一内部操作中因該啟動指令與資料流 引發複數位址信號的情形。在該為位址i A1 3所選取之該組 中，該DRAM之該等字元線被該等位址iAO〜iA12選取。在 該等被選取字元線上該等DRAM單元群之資料輸出至相連接 之複數位元線’對應至該等個別位元線之該等感測放大器 偵測並放大該DRAM單元群資料至該等位元線。在此實施例 中，一次轉換資料的數目為512X8。 在根據已被啟動之一組而執行其他字元線選取被執行 的情況中’需要使該组處於一預充狀態，然後重新輸入一 啟動指令。 該指令為對應至在一般DRAM之一/RAS信號被設定為 LOW的情況下。 8. 〔預充指令〕 該預充指令（precharge command)是用以預充（不
C:\Program Files\Patent\7061-2180-P.ptd第 32 頁 436801 五、發明說明（30) 啟動，i nac t ivation)選取自一 DRA Μ陣列之一組。. 如第1 8圖所示，在該外部時脈信號之上升邊緣時該等 個別輸入控制信號之狀態為CKE 、/CS =/RAS =L、/CAS =H與/ WE=L。當在該預充指令之一輸入時，A10 = L且A13 =有效資料（valid data)時，預充（未選取）由 該位址A13資料分配之一位址。在該預充之前輸入該啟動 指令時選取該組，於下一指令輸入前無啟動指令輸入由該 預充指令分配之該組，此時該預充指令為無效的 (invalid) ° 以下將敘述因該預充指令與資料流所引發一内部操作 中之複數位址信號。 一 DRAM中被該位址iA13選取之組啟動時，使處於一未 選取狀態之一字元線可平衡字元線電位與感測放大器電 位。在該預充指令操作完成後，該被選取組轉變為預備接 收下一啟動指令。 該預充指令為對應至在一般DRAM之一 R AS信號被設定 於HIGH的情況。 ° 9-〔全組預充指令〕 該全組預充指令（all bank precharge command)為 用以預充（不啟動）一DRAM陣列之所有組。利用該指令’ 該DRAM部分被設定為一預充狀態且可結束所有组之^二動 狀態。 如第19圖所示，在該外部時脈信號之上升邊緣 個別輸入控制信號之狀態為CKE =H、/CS =/RAS =L ' * ^ Λ 〇
Τ' 43 68 Ο t 五、發明說明（3υ 與/WE=L，再者 Α10=Η。 以下將敘述因該預充指令與資料流引發一内部操作中 之複數位址信號。 一被選取DRAM之所有字元線處於非選取狀態可平衡字 元線電位與感測放大器電位。在該預充指令操作完成後， 該等所有組轉變為預備接收下一啟動指令輸入。 該預充指令為相對應至在一般DRAM之一/RAS信號被 設定於HIGH的情況。 10· 〔 CBR更新指令〕 該CBR更新指令（CBR refresh )為用以更新一DRAM部 分之資料。由内部自動地產生需要作為更新之複數位址信 號。 如第20圖所示，在該外部時脈信號之上升邊緣時該等 個別輸入控制信號之狀態為CKE =H、/CS =/RAS =/CAS =L 與/WE =H。 以下將敘述因該CBR更新指令與資料流所引發於一内 部操作中之複數位址信號。 複數位址iAO〜iA12與iA13為内部自動地產生。該内部產 生位址iA13選取一組，該等内部產生位址iAO〜iA12選取 — DRAM之複數字元線，該等被選取字元線之複數DraM單元 群分別輸出其資料至對應之複數位元線。對應至個別複數 位元線之複數感測大器偵測並放大該等dram單元群輸出至 該等位元線之資料。被該等感測放大器偵測與放大之資料 經由該等位元線再次地被寫入該等DRAM單元群中。在經
C:\Program Files\Patent\706卜2180-P_ptd第 34 頁 厂436R〇1 ^____ 五、發明說明（32) " '' ' "一' 過該$料重寫之一預定時間後，該等字元線被設定為非選 取狀以平衡該字元線與複數感測放大器之電位，完成— 更新操作。 11. 〔未操作指令〕 複數未操作指令（η〇η_〇ρ6Γ&_^ 〇n command )其CKE = Η、/CS = L、/RAS = /CAS = L· = /WE = Ιί 顯示於第21 圖中為不 執行的指令。 12. 〔裝置未選取指令〕 裝置未選取指令（device non-selection command) 其CKE =H、/CS =H顯示於第22圖中為不執行的指令。 13> 〔暫存器設定指令〕 該暫存器設定指令（register setting command)為 在一暫存器中在不同的操作模式下設定其設定資料。 如第23與第24圖所示，在該外部時脈信號之上升邊緣 時該等個別輸入控制信號之狀態為CKE 、/CS =/RAS = /CAS =/WE = L。在輸入該指令時，該等位址A0〜A1 3有效 資料被接收作為複數操作模式之設定資料。在連接一電源 後’為了初設（initialize) —裝置會利用該指令設定其 暫存器之輸入。 第25圖所示為在該暫存器設定指令時該位址資料之一 操作情形。 第25圖中部分複數暫存器設定指令（a) 、 (b )、 (c)與（d)利用第23圓所示一時脈被輸入，該暫存器設 定指令（d)之其他部分（將於下文詳述）為一第24圖
CAProgram Files\Patent\7061-2180-P.ptd第 35 頁 ' ί' 43 68 0 1 五、發明說明（33) 所示兩時脈被輸入。 該暫存器設定指令（a)於第25圖中作為一更新計數 器（re fresh coun ter )之一測試設定，其與一般同步 DRAM相似。該位址設定在A7 ==L且A8 ==L之輸入時被選取。 該暫存器設定指令（b)於第25圖中作為一未用設定 (unused set)。該位址設定在A7=L且A8=H之輸入時被 選取。 該暫存器設定指令（c)於第25圖中作為一裝置測試 設定（device test set )。該位址設定在A7=H且A8=H 之輸入時被選取。 該暫存器設定指令（d)於第25圖中作為一模式暫存 器設定（mode register set)。該位址設定在A7=L·且A8 =L之輸入與不同資料輸入/輸出模式下被選取，此將於下 文敘述。一模式暫存器（mode register )儲存該次要記 憶部分中該等個別SRAM單元群之複數資料輸入/輸出模 式。 第26圖為一表列出該模式暫存器設定之詳細設定項 目° 一模式暫存器設定（1 )指令作為一等待模式 (latency mode )與一輸入/輸出位址序列 (input/output address sequence)(重叠形式 ’lap type )。該指令以如第2 3圖所示一外部時脈信號之時脈被 輸入。當A6=L、A7=L時，該位址設定會被選取。 利用與A1、A2與A3輸入資料同步地達成該等待模式設
C:\ProgramFiles\Patent\706卜2180-P.ptd第 36 頁 ί 4368 0 1 五、發明說明（34) 定’且該輸入/輸出序列（重疊形式）以Α0之資料加以設 定。當A1=L、A2=H且A3=L時’該等待模式被設定為等 待（latency ) = 2 ’否則會變為未設定（non — sett ing ) 或未用狀態·該輸入/輸出位址序列（重疊形式）在A〇 = l 時被設定為連績狀jll (sequencial)而在A0=H時被設定 為交錯（interleave)狀態。 該模式暫存器設定（2 )指令是一位址資料設定用以 設定該SRAM中每一被選取列之叢發長度，且為輸入該SRAM 之該列分配與該叢發長度資料，其會連續地輸入超過如第 24圖中所示該外部時脈信號之兩時脈。當A6 =H、A7 ==L且 A 8 = L時，該位址設定會被選取。 一3^祕單元群會依該第一時脈〇^1中其八1、八2與八3之 資料被選取，該被選取單元群之叢發長度則由下一個時脈 CLK2中A3、A4與A5之資料加以設定。該叢發長度在A3 = L、A4=L 且A5=L 時被設定為 1，在A3=H、A4=L 與A5=L 時被設定為2，在A3=H、A4=H且A5 =L時被設定為8，在 A3 = L、A4=L與A5 =H時被設定為1 6。 以下將簡要說明不同的資料輸入/輸出模式。 叢發長度（burst length):叢發長度顯示一讀出指 令或窝入指令之輸入造成連續地輸入/輸出資‘料之數目。 該連續資料輸入/輸出為在一時脈信號基礎上被執行。第 2 7圖顯示該等個別信號作為資料讀出之時序情形，其中 該叢發長度為4。換言之，當該讀出指令在CLK0被輸入 時，四個資料會連續地在CLK2、CLK3、CLK4與CLK5時被輸
C:\ProgramFiles\Patent\7061-2180-P. ptd第 37 頁 Τ' 4368 0 1 五、發明說明（35) 出。第2 8圖顯示該等個別信號作為資料寫入之時序情形， 其中該叢發長度為4。換言之，當該寫入指令在CLK0被輸 入時，四個資料會連續地在CLK2、CLK3、CLK4與CLK5時被 接收。 等待（latency ):等待係顯示從輸入一讀出指令或 一寫入指令至當利用複數時脈數目使資料輸入/輸出轉變 為可行時之一個等待時間。第2 7圖顯示在資料讀出時個別 信號之時序。在此實施例中，在該資料讀出的等待為2。 也就是說，當一讀出指令在CLK0被輸入時，資料會在CLK2 時輸出至一 D Q端點。第2 8圖顯示在資料寫入時個別信號之 時序。在此實施例中，在該資料寫入的等待為〇。也就是 說，當該寫入指令在CLK0被輸入時，從該DQ端點會在與該 CLK0輸入同步地接收該資料。 重疊形式（lap type):重疊形式（輸入/輸出位址 序列）為當對應一設定叢發長度之時間而連續地輸入/輸 出資料時，決定資料輸入/輸出之一位址序列，其中包含 連續與交錯。第29圖顯示利用該等個別連續與交錯形式其 資料之位址序列。 在一般同步DRAM之另外一種操作下，此有一控制功能 用以控制該時脈致動信號CKE。 以下將描述根據發明之該半導體記憶裝置之部分操 作。 讀出操作在該SRAM部分中有一外部分配資料時：如第 3 0圖所示，僅依讀出指令而分配之資料會經由一資料放大
C:\ProgramFiles\Patent\7061-2180-P.ptd第 38 頁 ^ 4368 Ο 1 五、發明說明（36) 器做外部地輸出 讀出操作在該SRAM部分中 第3 4圖所示之啟動指令完成後 令會被執行且該被分配資料會 著，該被分配資料利用如第3 0 資料放大器做外部地輸出。 無—外部分配資料時：在如 ’如第32圖所示之該預取指 被轉換至該SRAM部分。接 圖所示之該讀出指令經由該 讀出操作在該SRAM部分中無一外部分配資料，且有一 ^Li-(reSi〇red)之寫人f料時：該寫人資料利用= 第33圖所不之重定指令被轉換至該卯心部分。接著，執行 如第34圖所示之啟動指令與如第32圖所示之預取指令，且 該，分配之資料會被轉換至該SRAM部分。然後，該被分配 之資料利用第30圖所示之讀出指令經由該資料放大器做外 部地輸出。 佈局 I ·〔陣列佈局〕 第35圖係概要性地顯示關於本發明中一實施例其一半 導體記憶裝置内陣列排列之陣列佈局圖。 在第35圖所示該陣列排列之架構中，整體mam陣列被 劃分成一DRAM陣列11 0-1與一DRAM陣列11 0-2以及一SRAM陣 列120，且一SRAM行解碼器1 23置於該等DRAM陣列之間。所 以’在鄰接該等DRAM陣列11 0-1與11 〇-2之該DRAM列解碼器 II 3所選取之任意DRAM上，可於該等單元群間轉換資料， 且其可利用該SRAM列解碼器121所還取之該SRAM其某一列 上之該等單元群與一直接對應系統（directive mapping
C:\Prograra Files\pai；ent\7(]61-2180-P.ptd第 39 頁 五、發明說明（37) system)以及設定聯合系統（set associative system) 之一對應系統。 用以轉換資料之該等資料轉換匯流線被排列交又於如 該DRAM陣列1 1 〇 - 1、該DR AM陣列1 1 0 - 2、該S RAM陣列1 0 2與 該SRAM行解碼器123。 在本實施例中，該DRAM陣列110-1與該DRAM陣列11 0-2 分別對應至該等組A與B。 第50 ( 1 )圖為在本架構中該DRAM陣列部分之一平面 觀察，而第50 (2)圖為在本架構中該DRAM陣列部分之一 垂直觀察’其觀察為該DRAM陣列部分在一剖面方向上之佈 線（wiring )情形。一資料轉換匯流線TBL形成於比該等 字元線DWL較高之佈線層（wiring layer)上，該等字元 線DBL與作為該等感測放大器之一佈線未示於圖中。在習 知DRAM中’該行選取信號並不會存在該等DRAM單元之上 部’而其中為排列該等資料轉換匯流線TBL。利用複數位 元線選取器開關（bit line selector switch )DBSW選擇 性地連接該等位元線與該等資料轉換匯流線執行一操作其 對應一般DRAM之行選取。在本實施例中，四對複數位元線 其一被選取並連接至該資料轉換匯流線對上。該位元線選 取信號之佈線被排列交叉於如該等資料轉換線與該等位元 線。在該DRAM部分中該單元陣列上’該等資料轉換匯流線 排列平行於該等位元線’特別是該等字元線。在第5〇圖中 省略該等資料轉換匯流線與該SRAM陣列間之連接情形。 第36圖顯示另一種架構，除第35圖中所顯示之架構
「4368 Ο 1 » 五、發明說明（38) 外，複數選取器電路131置於該等DRAM陣列110-1與110-2 以及該SRAM陣列12 0之間使該資料轉換匯流線可因此而選 擇性地被連接。利用本架構，以一信號選取該等DRAM陣列 之一’其可拆接（disconnect)在該未操作面 (non-operational side)上該DRAM陣列之該資料轉換匯 流線’使於一資料轉換期間可降低充/放電電流並改善資 料轉換速率。 第51 (1)與51 (2)圖分別於一剖面方向平面與垂直 觀察本架構中該DRAM陣列部分之佈線情形。該資料轉換匯 流線劃分每一DRAM陣列為一第一資料轉換匯流線TBLA與一 第二轉換匯流線TBLB，且其中一資料轉換匯流線會被該資 料轉換選取器電路131所選取。在此圖中省略該位元線選 取器開關與複數位元線連接至該等資料轉換線。 與第35圖相同’本本實施列中，該dram陣列110-1與 該DRAM陣列1 10-2分別對應至該等組a與B。因此，在此架 構中’在該其他組與該SRAM部分間之資料被轉換後，當執 行某一組與該SRAM部分間轉換資料瞬間，也就是，當執行 一組乒乓操作（ping-pong operation)時，在執行組分 配時其可拆連在一面上該資料轉換匯流之一負載（1〇a(J )，在該乒兵操作期間其連續操作之間隔並木受該DRAM陣 列部分中該資料轉換匯流線之該操作頻率所限制。 其可進一步地對該DRAM陣列做細部地劃分並提供—連 接器電路用以連接其至該等資料匯流線。再者，其^更細 部地劃分該S RAM陣列並提供一選取器電路用以連接至該等
C:\Program Files\Patent\7061-2180-P.ptd第 41 頁 s ' 4368 0 1 五、發明說明（39) . '' --- 資料轉換匯流線。 第37圖顯不本發明中該半導體記憶裝置其陣列佈 之應用。
第37圖中所示架構與第35圖不同在於該DRAM陣列未被 =为且該SRAM陣列與該SRAM行解焉器分別置於鄰接該dram 陣列之兩面。利用此架構，其可縮短該SRAM部分與該資料 控制電路間以及該資料控制電路與該等資料輸出/輸入端 點DQ間之距離，並加速該讀出與寫入之操作。在此實例 令，其可轉換該等單元群間之資料，其中該等單元群在由 鄰接該DRAM陣列11 〇之該DRAM列解碼器11 3所選取該DRAM之 任意列上’並且使被該SRAM列解碼器1 2 1所選取之該SRAM 中某一列上之該單元群與一直接對應系統以及設定聯合系 統成為可行。 用以轉換資料之該等資料轉換匯流線被排列於複數線 與如該DRAM陣列110-1、該DRAM陣列110、該SRAM陣列120 相交又。 第38圖所示為一佈局在當第37圖中該DRAM陣列被分割 時《在此佈局中，該資料轉換匯流線被劃分使該等DRAM陣 列與該SRAM陣列120間經由該資料選取電路131，使用不同 於該等資料轉換匯流線之一佈線層以產生連接。在此實施 例中，該資料轉換選取電路131與該SRAM陣列間之該連接 線為一全局資料轉換匯流線（global data transfer bus line ) GTL 。 第52 ( 1 )與5 2 (2)圖分別於一剖面方向平面與垂直
C:\ProgramFiles\Patent\7061-2180-P.ptd第 42 頁 r 4368 Ο 1 五、發明說明（40) 觀察本架構中該DRAM陣列部分之佈線情形。第52圖中，該 資料轉換匯流線被劃分為一第一資料轉換匯流線TBLa與一 第二資料轉換匯流線TBLB，且其中之一會被該資料轉換選 取電路131所選取並連接至該全局資料轉換匯流線GTL 〇因 該全局資料轉換匯流線連接至該SRAM陣列1 20，其可於該 DRAM與該SRAM間相互地轉換資料。雖然在本實施列中該 DRAM陣列被劃分為兩部分，但其可更細部地被劃分。第53 圖為顯示該DRAM陣列被細部劃分之一實例》此架構含有如 第36與38圖所示之佈局特徵。在第53圖中，該DRAM陣列被 劃分成四個部分，利用該第一資料轉換選取器電路132執 行該等轉換資料匯流線之選取，以及利用該第二資料轉換 選取器電路1 33執行該等全局資料轉換匯流線GTL之選取， 其可於該DRAM與該SRAM間轉換資料，使該直接對應系統與 設定聯合系統之一對應系統成為可行。該DRAM陣列可被更 細部地劃分。在此情況下，該等資料轉換匯流線與該等第 一資料轉換選去電路會平行地連接至該等全局資料轉換匯 流線。 第39圖顯示本發明中該半導體記憶裝置其陣列佈局 之應用之另一實例。 在第39圖中，運用與第36與38圖中該等資料轉換匯流 線互異之複數佈線層。用以連接排列在該DRAM陣列上該等 資料轉換匯流線至該SRAM陣列之佈線與用以該等資料轉換 匯流線的不同。在第39圖中，該SRAM陣列與該SRAM行解瑪 器被置於鄰接該DRAM列解碼器。在此實例中，其亦可在由
C:\Program Files\Patent\7061-2180-P.ptd第 43 頁 ；Λ368 01 五、發明說明（41) 鄰接該DRAM陣列11 〇之該DRAM列解碼器133所選取之該DRAM 中’其位於任意列上之該等單元群間執行資料轉換，以及 在由鄰接該S RAM陣列1 2 0之該SR A Μ列解碼器1 21所選取之該 SRAM令’其位於某一列上之該等單元群間執行資料轉換， 使該直接對應系統與設定聯合系統之一對應系統成為可 行。 如第4 0圓所示，該等資料轉換匯流線並非總是需要鄰 近排列於該DRAM列解碼器與該SRAM陣列中之位置上，.只要 是在該DRAM陣列與該SRAM陣列相連接時，該SRAM行解碼器 與該SRAM列解碼器之排列未受限制，如此即可使其間達成 資料相換轉換。 在複數匯流線如該等資料轉換匯流線與該等全局資料 轉換匯流線形成於互異佈線層之情況下，該等匯流線可以 結合的方式架構複數互異佈線層，除一般金屬佈線外，多 晶石夕佈線（polysilicon wiring )、多晶矽化物金屬佈線 (polyside wiring)、金屬矽化物佈線（silicide wiring )亦/或高熔點金屬佈線等等。在此類情形中 該 結合會考慮佈線電阻與製程限制。例如，可考慮第一層'"與 第二層為鋁佈線之結合或是第一層為鎢矽化物佈線而第二 層為鋁佈線之結合。 " 2.〔全盤佈局〕（overall layout) 第41圖係顯示關於應用本發明之一實施例其於一半導 體記憶裝置内一全盤晶片佈局圖。該半導體記憶裝置如第 41圖所示包含X8位元之一 6 4M位元DRAM陣列，2~組架構作
I ' 4368 〇 1 五、發明說明（42) 為該主要記憶部分，一1 6Κ位元SRAM陣列作為一次要記憶 部分以及一同步介面。但其仍可以其他方法建構該半導體 記憶元件。 一十字形區域其中包含一垂直中心部分以及一側面中 心部分顯示於第41圖令。複數DRAM陣列11 0-1、11〇_2、 11 0-3以及11 0-4其每一有16M位元記憶容量，分別排列於 於十字形所劃分的區域中。該等DRAM陣列U〇-l、11〇-2、 110-3與110-4之總記憶容量為64M位元。複數DRAM列解碼 器113分別置於鄰接該等DRAM陣列11 0-1與110-2之下部。 同樣地’複數DRAM行解碼器113分別置於鄰接該等DRAM陣 列110-3與110-4之上部。一SRAM陣列120-1、一SRAM列解 碼器121以及一SRAM行解碼器123排列於該等DRAM陣列 110-1 與 110-2之間。同樣地，一SRAM陣列 120-2、一SRAM 列解碼器1 21以及一 SR AM行解碼器1 2 3排列於該等D RAM陣 列11 0 - 3與11 0 - 4之間。該資料轉換匯流線與該])RAM陣列 Π 0-1、該SRAM陣列1 20與該DRAM陣列11 〇-2相交叉使資料 可於複數被選取DRAM單元群與一被選取SRAM單元群間轉 換。同樣地，該資料轉換匯流線與該⑽AM陣列〗丨〇 _ 3、該 SRAM陣列1 2 0與該DRAM陣列1 1 0 -4相交叉使資料可於複數被 選取DRAM單元群與一被選取SRAM單元群間轉換^ 一操作控制電路與一資料控制電路等排列於如第4 1圖 之其他部分。雖然可以做其他方式的排列，一輸入/輸出 端點被置於所顯示本實施例之侧面中心部分。 在第41圖中’該主要記憶部分有2-組架構有一其複數
C:\PrograraFiles\Patent\7061-2180-P.ptd第 45 頁 Γ' 4368 0 1 五、發明說明（43) 部分同時被選取但卻未集中於同一部份，所以，當該組A 被選取時，該等DRAM陣列110-1與110-4同時會被選取，且 當該組B被選取時，該等DRAM陣列11 〇-2與11 0-3同時會被 選取。也就是說，如第48圖所示，該等DRAM陣列之排列方 式會被建構如一内部電源線VCC與一内部地線GND等等，並 非僅有一邊而已。當然，其可另用該等DRAM陣列11 〇-1與 110-3作為該組A ’並利用該等DRAM陣列110-2與110-4作為 該組B ’以增加劃分區域的數目因而分散或降低同時被選 取的區域。 第4 2圖係顯示關於應用本發明之另一實施例其於一半 導體記憶裝置内一全盤晶片佈局圖。複數dram陣列 11 0 -1、11 0 - 2、11 0 - 3與11 0 - 4分別排列置於四個劃分的區 域。複數DRAM 陣列 110-1、110-2、110-3 以及 110-4 其每一 有1 6M位元記憶容量並並被分類於該等組a與B中，供應總 記億容量為6 4M位元。複數DRAM列解碼器11 3分別置於鄰接 該等DRAM陣列11 0 - 1與11 0-2之下部《同樣地，複數DRAM行 解碼器113分別置於鄰接該等DRAM陣列110-3與110-4之上 部。在該等DRAM陣列11 0-1與11 0-2之間與在該等DRAM陣列 11 0-3與11 0-4之間，分別排列複數SRAM陣列120-1、 120-2、120-3與120-4、複數SRAM列解碼器121以及複數 SRAM行解碼器123。雖然在第42圖中該等SRAM行解碼器在 圖中顯示運用於該方塊圖的兩邊，但其可為每一 SRAM陣列 提供一 SRAM行解碼器。該資料轉換匯流線用以交換一被選 取DRAM單元群以及一被選取SRAM單元群間之資料，其與該
C:\Program Files\Patent\7061-218〇-P.ptd第 46 頁 r Λ368 cn 五、發明說明（44) DRAM陣列11 〇 -1與該SR AM陣列1 2 Ο -1相互交叉使資料可於其 間交換。同樣地，該資料轉換匯流線亦使用於其他Drajj陣 列與其他SRAM陣列之間。 一操作控制電路與一資料控制電路等被排列於如第42 圖之其他部分。雖然可以做其他方式的排列，一輸入/輸 出端點被置於所顯示本實施例之側面中心部分。 第4 3圖係顯示關於應用本發明之另一實施例其於一半導體 5己憶裝置内一全盤晶月佈局圖。複數DRAM陣列110-1、 110-2、110-3與110-4分別排列置於四個劃分的區域。複
數DRAM 陣列1 10-1、110-2、110-3 以及110-4 其每一有16M 位元記憶容量並被分類於該等組A與B中，供應總記憶容量 為64M位元。複數DRAM列解碼器1 1 3分別置於鄰接該等DRAM 陣列110-1與110-2之下部。同樣地，相對於該等個別dram 陣列11 0之複數SRAM陣列120、複數SRAM列解碼器121以及 複數SRAM行解碼器123被排列鄰近於該等DTAM行解碼器 113。在一被選取之DRAM單元群與一被選取之SRAM單元群 間作為資料轉換之一資料轉換匯流線與該等DRAM陣列交叉 並經由異於該資料轉換匯流線所在之一佈線層相連接。 操作控制電路與一資料控制電路等依序排列於第4 3圖 中〇
第44圖係顯示關於應用本發明之另一實施例其於一半 導體記憶裝置内一全盤晶片佈局圖。在第44圖中，對第43 圖中該等SRAM陣列、該等DRAM列解碼器以及該等SRAM行解 碼器之排列加以改變。但此稂排列還會在一被選取之DRAM
C:\Progr挪 Files\Patent\7061-2180-P. ptd第 47 頁 五、發明說明（45) 單元群與一被選取之SRAM單元群間之資料傳輸為可行時而 被改變。 第45圖係顯示關於應用本發明之另一實施例其於一半 導體記憶裝置内一全盤晶片佈局圖。在第45圖中，在第41 圖中所示兩種佈局架構利用更細部地劃分該主要記憶部分 與該次要記憶部分而加以結合。此佈局可由數個第4丨圖所 示之架構或或結合複數個苐4 2圖中所示之架構加以建構。 附帶一提的是’第45圖所示該主要記憶部分為2-組架 構，其中該等同時被選取的架構並不會集中到該等組A與 該等組B之複數部分。因此，如第49圖所示，該等陣 列之排列會建構一負載於一内部電源佈線vcc與一内部接 地佈線GND等，並不限於一邊◊當然，其可分散或降低複 數區域同時被選取。 第46圖係顯示關於應用本發明之另一實施例其於一半 導體s己憶裝置内一全盤晶片佈局圖。在第圖中，該等資 料轉換匯流線為與第45圖相反地朝垂直方向延伸。雖缺第 46圖中該DRAM列解碼器與該SRAM列解碼器之兩邊作為g DRAM陣列與該SRAM津列之一方塊，但該DRAM列解碼器°為供 給每一 DRAM陣列所用，而該SRAM列解碼器為供給每一 sram 之該等組可經由如第4 7 再者’該DR AM列解碼器兩邊上 圖所示一般資料轉換匯流線連接。 相對應方塊之詳述 以下將詳述第1圖所示所有相對應之電路方塊
43〇8 Ο 1 五、發明說明（46) ----- 留％以下之描述為一精簡實施例且本發明並不在此限内。 1 · {操作控制電路} 第54圖為該操作控制電路150之電路圖。 户人該操^控制電路1 50由一内部時脈產生器電路4 1 0，一 曰7解碼器420，—控制邏輯430，一位址控制電路440盥 一模式暫存器45 0所組成。 一 該内部時脈產生器電路410由該等外部輸入信號CLK與 CKE產生一内部時脈信號iCLK。 〇該内部信號1 CLK被送入該指令解碼器420，該控制邏 輯430，該位址控制電路44〇與該資料控制電路中以控制該 等對應部分之時序。 該指令解碼器420包括一緩衝器421用以接收該等對應 輸入信號’以及一指令判斷電路422。該/CS信號、該/RAS 信號、該/CAS信號以及該/WE信號會與該内部時脈信號 ICLK同步地被傳送至該指令判斷電路42ι中，用以產生_ 内部指令信號iCOM ^該指令產生器電路421將依第1〇圖所 示該等指令與該等對應輸入端點狀態之對應表回應該等對 應輸入信號。 該等控制邏輯430回應該内部指令信號IC〇M、該内部 時脈信號ICLK與該暫存器信號iREG用以產生諸控制信號， 執行由該等信號所分配之操作。該控制邏輯包括一 DRAM控制電路431、一轉換控制電路432與一 SRAM控制電路 433而產生複數對應控制信號。 該等暫存器4 5 0之功能為當其接收到從該指令判·斷電
C:\ProgramFiles\Patent\7061-2180-P,ptd第 49 頁 i ' 4368 0 1 一特定位址輸入 一暫存器寫入信 料則作為該控制 路發出一特定暫存器寫入信號時，保留由 之資料其一結合所定義之資料，並持續到 號再次被輸入為止。保留於該暫存器的資 邏輯430操作時的參考。 2. {DRAM 部分} [DRAM部分與資料轉換電路] 第55圖所示為該DRAM部分與該資料轉換電路之一具體 架構。 、” 在第55圖中’該DRAM部分101包括複數動態記憶單元 DMC排列於一矩陣中》每一記憶單元mc包括一記憶電晶體 N1與一記憶電容C1。一常數電位Vgg ( l/2Vcc等）被供應 至該記憶電各之一端。再者’該dram部分1〇1包含複數 DRAM字元線DWL其為該等DRAM單元DMC在複數列中連接，以 及複數DKAM位元線其為在複數行中連接。每一位元線與一 互補位元線（complementary bit line)配對。該等DKAM 單元DMC分別置於該等字元線DWL與該等位元線DBL之交叉 點上。該DRAM部分1 0 1對應於該等位元線DBL包含複數DRAM 感測放大器DSA。該感測放大器DSA之功能為用以偵測並放 大該等配對位元線電位差，且其為複數感測控制信號 DSAP與DSAN所控制β因該DRAM陣列有一 X 8位元、2 -組架 構並有64M位元之記憶容量，該DRAM陣列包含複數字元線 DWL1〜DWL81 92、複數位元線DBL1〜DBL512以及複數感測 放大器DSA1〜DSA512。此為對應至1組之xl位元之一架 構0
C:\ProgramFiles\Patent\7061-2180-P.ptd第 50 頁 ί · 4368 01 五、發明說明（48) 該DRAM部分1 〇 1包括該DRAM列解碼器11 3用以選取一該 等字元線DWL1〜DffL81 92與該DRAM列控制電路11 5以產生複 數DRAM内部列位址信號i ADR0〜i ADR12與組選取信號 1AD13。再者，該DRAM部分1 〇1包括_dRAM位元線選取電路 DBSW ’其利用該DRAM行解碼器114產生之該等DRAM位元線 選取信號DBS 1〜DBS4選取一四位元線對，並經由該資料轉 換電路103連接至該資料轉換匯流線TBL。更進一步地，該 DRAM部分1 01包括一DRAM列控制電路11 6 ,用以產生複數 DRAM行位址信號i ADC5與i ADC6作為該DRAM行解碼器所使 用。 第56圖係顯示第41圖所示全盤佈局中該DRAM陣列 11 0-1之一具體陣列架構之實例。 在第56圖中’該dram陣列被劃分為1 6個記憶單元方塊 DMB1〜DMB16。複數DRAM列解碼器DRB1〜DRB16為對應於該 等相對應之複數記憶單元方塊jjRB1〜DRB16，且複數方塊 SAB1〜SAB1 7為對應至（感測放大器位元線選取器 電路+資料轉換電路）。在此圖中，每一記憶單元方塊 DMB1〜DMB16有一 1M位元記憶容量於512列X2048行中°此 需注意為記憶單元方塊之數量限制為丨6。 如第56圖所示，當該dRAM記憶單元陣列被劃分為複數 部分時，每一位元線之長度會縮短β因此，當讀出資料 時’該位元線的電容量與該等配對位元線之電位差會增 加。再者’因在操作期間，僅操作相對於該記憶方塊之感 測放大器其包括被該列解碼器所選取之字元線，其可降低
C:\ProgramFiles\Patent\7061-2180-P.ptd第 51 頁 t' 4368 Ο 1 五、發明說明C49) 因該位元線充/放電造成之能量消耗。 在第57圖中，係為詳細地顯示第56圖所示於該佈局其 一部份1 04中’該轉換匯流線與複數位元線間之連接關係 (包含4對複數位元線）。 在第57圖中，複數感測放大器DSA以Ζ字形排列使對應 於1行之一感測放大DSA1置於一記憶單元方塊之一端，且 使對應於一下一行之一感測放大器DSA2置於該記憶單元方 塊之另一端等等。運用此類Ζ字形方式排列該等感測放大 器之原因為’雖然在近來製程技術中可以將該記憶單元之 尺寸小型化’但卻無法按該記憶單元小型化比例而小型化 感測放大器’且當此無邊界以排列對應該位元線間隔之該 等感測放大器時卻必須達成上述要求。因此，當該位元線 間隔足夠時’該等感測放大器可被排列於僅該記憶單元方 塊之一端。一感測放大器DS Α通常為兩記憶單元方塊經由 一共用選取器電路所使用。每一位元線對被供應一位元線 控制電路用以平衡該等位元線間之一電位差並由此預取。 該位元線控制電路可被作為與該感測放大器相似之兩記 憶單元方塊。 該等位元線與該等資料轉換匯流線之相連接為經由第 58圖中所細述’利用每一選取電晶體SWTR之複數DRAM位元 線選取h號DBS1〜DBS4與複數資料轉換電路tswI與TSW2， 其所選取之複數DRAM位元線選取器電路])BSW1〜DBSW。利 用第54圖^示該操作控制電路產生該轉換控制信號以及選 取該記憶單元方塊之該等位址信號，以上述邏輯操作而獲
C:\ProgramFiles\Patent\7061-2180-P.ptd第 52 頁 4368 Ο Ί 五、發明說明（50) 得用以啟動該等資料轉換電路之複數資料轉換啟動信號 ΤΕ1與ΤΕ2。在第57圖中，因該位元線經由該DRAM資料轉換 電路與該資料轉換電路連接至該資料轉換匯流線，一記憶 單元方塊之資料轉換電路，其未被啟動，為處於未導通狀 態且因而無一連接DRAM位元線選取電路之負載。其可縮小 該資料轉換匯流線於操作狀態下之負載。但在第57圖所示 之架構中會發生一個問題，因該等資料轉換電路排列且提 供該佈線用以傳送該資料轉換啟動信號而啟動該等資料轉 換電路，其會增加晶片面積。第59圖所示為解決此類問題 之一實例。 在第5 9圖中，該位元線與該資料轉換匯流線僅經由該 等DRAM位元線選取信號DBS 1〜DBS4選取之該等DRAM位元線 選取器電路DBSW1〜DBSW4而相互連接。利用加入該資料轉_ 換啟動信號之一邏輯至該DRAM行解碼器而產生該等DRAM位 元線選取信號DBS1〜DBS4，提供該資料轉換電路功能而實 現此架構。雖然該資料轉換匯流線之負載在操作期間會增 加，但其卻可使該晶片面積變得非常小。 以下將參考第55與57圖所示詳述該DRAM部分之啟動與 該行選取以及資料轉換操作。首先將描述該DRAM部分之啟 動。在第55圖中，當如第54圖所示，利用該操作控制電路 產生該等DRAM部分控制信號中其一之該DRAM列選取控制信 號，以及該内部位址信號iAO〜iA13被輸入至該DRAM列控 制電路115中時，會產生該組選取信號IAD13與該内部DRAM 列位址信號IADR0〜IADR12並選取由該DRAM列解碼器113所
C:\Program Files\PatentA706卜2180-P.ptd第 53 頁 :4-368 0 1 五、發明說明（51) 分配該組之該字元線DWL。利用該被選取字元線DWL將保存 於該單元DMC中之資料輸出至該位元線DBL。偵測該等配對 位元線間之電位差並利用反應該等感測放大器驅動信號 DSAN與DSAP之該感測放大器DSA加以放大。在該DRAM部分 101中複數感測放大器同步地啟動之數目為512，因該DRAM 部分有該X8位元之架構，該等感測放大器同步地啟動之 數目為512 X 8 =40 98。 以下將詳述該DRAM部分之該行選取與該資料轉換。於 第55圖所示對該DRAM行選取電路116輸入一控制信號，其 為利用第54圖中該操作控制電路所產生該等DRAM部分控制 信號之一，用以反應該等内部位址信號iA5與iA6，並產生 該等DRAM行位址信號IADC5與IADC6。將該等DRAM行位址信 號IADC5與IADC6輸入至該DRAM行解碼器114，以及在產生 該等DRAM位元線選取信號DBS 1〜DBS4與選取該位元線之 後，利用於第54圖中該操作控制電路所產生該轉換控制信 號間之一邏輯，其所獲得該資料轉換啟動信號TE，以及用 以選取該記憶單元方塊之該位址信號而傳送該位元線之資 料至該資料轉換匯流線TBL。如第59圖所示，利用該DRAM 行解碼器中該資料轉換啟動信號邏輯，其可提供該資料轉 換電路功能，且該等DRAM位元線選取信號DBS1〜DBS4可利 用複數信號使同步地執行該行選取與該轉換操作。 假設，在第59圖中，選取該DRAM位元線選取信號 DBS1 ’輸入與該轉換控制信號同步的一信號至該DRAM位元 線選取電路DBW1，並將於該等位元線DBL1與/DBL1上由該
C:\ProgramFiles\Patent\7061-2180-P, ptd第 54 頁 Γ 4368 〇1 五、發明說明（52) 感測放大器DSA1加以放大之資料傳送至該等資料轉換匯流 線TBL1與/TBL1。如第55圖所示該DRAM部分包含128個如 第59圖所示部分，因其有該X 8.架構，一總數為128X8 = 1 0 2 4之資料從該位元線同步地轉換至該轉換匯流線β此同 步轉換資料之數目與於其他位元架構中相同。 [DRAM列控制電路與DRAM列解碼器] 第60圖為該DRAM列控制電路115之方塊圖。該DRAM列 控制電路115包含一 DRAM内部列位址鎖定器電路460、一多 工器470、一内部位址計數器電路480以及一更新控制電路 490。 在該DRAM部分之一般啟動中，該DRAM列控制電路1 1 5 輸出該DRAM内部列位址信號IADR0〜IADR12，以及從利用 該DRAM列位址鎖定器信號ADRL與該内部位址信號iA〇〜 iA13輸入之該位址鎖定器電路460，經由該多工器470送至 該DRAM列解碼器113之該組選取信號iADl 3。 在該更新操作中，該DRAM列控制電路1 1 5接收該更新 控制信號’且該更新控制電路49 0操作該内部位址計數器 電路480 ’以控制該多工器470從該内部位址計數器電路輸 出該選取信號。結果’該DRAM内部列位址信號〜 IADR1 2與該组選取信號I AD1 3無需輸入該位址信號即可輸 出至該DRAM列解碼器113。每當執行該更新操^一預定j 方法時’該内部位址計數器電路480會自動地加或減該位 址，使所有該等DRAM列可自動選取。 [DRAM行控制電路與DRAM行解碼器]
C:\Program Files\Patent\7061-2180-P.ptd第 55 頁 ^ · 4368 Ο 1 五、發明說明（53) 第61圖所示為第55圖中該DRAM列控制電路與該!)1^^1列 解碼器之一具體實例。 在第61圖中’該DRAM行控制電路116包括一DRAM内部 行位址鎖定器電路495以及該等DRAM内部行位址信號^!)^ 〜IADC6，其由該等内部位址信號以5與^6以及該DRAMr 位址鎖定器信號ADCL發生於一時脈週期中所產生，其中該 時脈週期為資料從該DRAM單元轉換至該SRAM單元（預取轉 換操作）以及資料從該SRAM單元轉換至該DRAM單元（重定 轉換操作）之一指令輸入。該⑽AM行位址鎖定器信號ADCL 為第54圖中該操作控制電路產生該等轉換控制信號之一。 再者，該DRAM行解碼器1 14會將利用該DRAM行控制電路116 產生之該等DRAM内部行位址信號IADC5〜IADC6進行解碼， 並於啟動該記憶方塊選取位址信號與該轉換控制信號TE時 輸出所產生之該DRAM行選取信號。因此，第57圖中該資料 轉換電路之該等啟動信號TE1與TE2為該DRAM行解碼器114 之輸出信號’且利用該DRAM位元線選取電路執行該資料轉 換電路之功能將於後詳述。 [DRAM位元線選取電路] 第62至65圖係顯示第59圖中該DRAM位元線選取電路其 電路架構之具體實例。 第62圖顯示最簡潔之架構包括複數n通道MOS開關電晶 體（以下以NMOS表示）N200與N201，其中該DRAM位元線 DBL與該資料轉換匯流線TBL利用該DRAM行選取信號相連 接。
C:\ProgramFiles\Patent\7061-2180-P.ptd第 56 頁 五'發明說明（54) 第63圖顯示該DRAM位元線該DRAM位元線選取電路之另 一種架構’其中包括一開關電晶體電路包含複數NM0S電晶 體N210與N211其閘極與對應配對dram位元線相連接，且當 於該等DRAM位元線DBL上之資料傳送至該資料轉換匯流線 TBL以及複數NMOS電晶體N212與N213，利用該預取轉換 DRAM行選取信號傳送該放大信號至該資料轉換匯流線TBL 時’將該等DRAM位元線上資料加以差動放大 (differentially amplify)。該等NMOS 電晶體N210 與 N211之一端點相連接至一固定的電位如接地電位。再者， 當該資料轉換匯流線之資料被傳送至該DRAM位元線DBL 時，該DRAM位元線選取電路包括一開關電晶體電路，其由 如第62圖所示該電路中之複數NMOS電晶體N214與N215所組 成，且該DRAM位元線DBL與該資料轉換匯流線TBL利用該重 定轉換DRAM行選取信號相連接。 第64圖係顯示該DRAM位元線選取電路之另一架構，其 中包括一開關電晶體電路包含複數NMOS電晶體N230與N231 其閘極與對應配對DRAM位元線相連接，且當於該等DRAM位 元線DBL上之資料傳送至該資料轉換匯流線TBL以及複數 NMOS電晶體N232與N233，利用該預取轉換DRAM行選取信號 傳送該放大信號至該資料轉換匯流線TBL時，·將該等DRAM 位元線上資料加以差動放大，如同第63圖所示該架構。該 等NMOS電晶體N2 30與N231之一端點相連接至一固定的電位 如接地電位。再者，當該資料轉換匯流線之資料被傳送至 該DRAM位元線DBL時，該DRAM俾元線選取電路包括一開關
C:\Prograin Files\patent\7〇61-2180-P.ptd第 57 頁 .4368 〇 1 五、發明說明（55) 電晶體電路’其由如第63圖所示該電路中之複數電晶 體N250與N251所組成’以及複數NMOS電晶體N23 4與N23 5利 用一重定轉換（restore transfer) DRAM行選取信號以傳 送該被放大信號至該等DRAM位元線。該等NM0S電晶體N250 與N251之一端會連接一固定電位如接地電位。 第65圖所示為該DRAM位元線選取電路之另一架構，其 僅利用一複數資料轉換匯流線達成第64圖中之架構^在第 65圖所示之架構中’一NM0S電晶體N260並不會差動放大於 該DRAM位元線上之資料’但會利用該j)RAM位元線上之一電 位移除該資料轉換匯流線。一OOS電晶體N280亦以同樣方 式操作。此可僅利用第6 2圖中一開關電晶體電路於該狀況 下選擇性的建構。僅利用一資料轉換匯流線，該佈線佈局 會變得簡易並可降低該等資料轉換匯流線間之雜訊。 再者，如第63圖至65圖所示，在利用該等dram位元線 或該等資料轉換匯流線接收資料之架構中，該等Ajj 位元線可完全地與該等資料轉換匯流線分離。因此，在一 邊產生之雜訊很難傳送至另一邊並使一高速操作成為可 行。 ’ [DRAM位元線選取電路與SRAM單元之架構] 第66圖為一架構圖係顯示第36圖中所示該佈局於複數 配對資料轉換位元線、該DR AM位元線選取電路以及該等 SRAM單元間之關係。 ^ 在第66圖中’經由該DRAM位元線選取電路連接該])1^1{ 單元陣列其一行之複數記憶單元至該資料轉換匯流^，
C:\Program Files\Patent\7061-2180-P,ptd第 58 頁 4368 Ο 1 五 '發明說明（56) 故該SR AM單元陣列上一行其該複數單元與複數單元間可進 行資料轉換。再者，該等資料轉換匯流線與該SRAM單元陣 列經由複數轉換匯流控制電路498相互連接。該資料轉換 匯流控制電路4 9 8包含一電路，其用以選取並連接排列於 該別^單元陣列之兩邊的複數DRAM陣列之其一（在此實例 中為複數組A與B)，使僅一啟動組可被連接，因此，其可 達成降低充/放電電流並利用該等資料轉換匯流線其負載 的降低而加快速度。再者，因在選擇性地執行該等兩組之 資料轉換（組乒乓操作）中，一組之該資料轉換匯流線可 如第67圖般彼此分離’其可同步地執行該等兩組之資料轉 換，因而縮短一有效資料轉換週期。 如前所述’因利用本發明中該半導體記憶裝置其一次 可轉換位元之數目為1 024位元，且該等資料轉換匯流線之 負載非常大’當所有資料轉換匯流線其電壓振幅被增加至 該電源電壓時’一峰值電流（peak current )與電流消耗 會變得非常地大。為大量地降低該峰值電流與電流消耗， 會限制該等資料轉換匯流線其電壓之振幅最高為該電源電 壓之一半。 然而’如果該等資料轉換匯流線其電壓之振幅是小 的’則必須利用如此小的電位差放大該SRAM車元之資料， 故會降低該資料轉換速度至某範圍。為使於該SRAM單元部 分中該資料轉換匯流線TBLS之電壓完全改變，此提供一差 動放大器電路，其於該dram組中連接至該資料轉換匯流線 TBLA或TBLB之閘極作為差動放.大。另一種情形是當在該
C:\ProgramFiles\Patent\7061-2180-P.ptd第 59 頁 1· Λ36Β〇^ 五、發明說明（57) DRAM组中該資料轉換位元線TBLA或TBLB為分離的狀態下， 一感測放大器僅可放大於該DRAM組中該資料轉換位元線 TBLS上之電壓。另一種情形是該轉換匯流控制電路498包 括一電路作為平衡或預充用。 3. {SRAM 部分} [SRAM部分與資料輸入/輸出端點] 第68圖顯示第一圖中對應該資料輸入/輸出端點Dq之 一位元之該SRAM部分其一具體架構之實例。雖然此實施例 有16K位元、X8位元架構，但本發明並非侷限於此且可利 用不同的架構將該主要記憶部分之架構相結合而擁有相似 的功效β 在第68圖中，該SRAM部分包含該等SRAM記憶單元 SMC，其中每一包含一正反器電路31 1，其可由任何其他可 儲存静態資料之電路提供’在第69圖中，利用複數連接電 路312在該正反器311兩端與該等資料轉換匯流線TBL相連 接’同時複數連接電路313在該正反器31ι兩端與該等SRM 位元線SBL相連接。該SRAM部分還包含該等sraM列解碼器 121以產生複數SRAM單元資料轉換列選取信號twli至 TWL6，用以啟動於該DRAM早元與該srajj單元間進行轉換資 料之該等連接電路312，與該等SRAM單元讀出/寫入列選取 信號SWL1至SWL6以執行讀出或寫入，以及該別“列控制電 路電路124以產生該等SRAM内部列位址信號iASR〇至 iASR3，以該等内部位址信號iA0至iA3與該SRM部分控制 信號為基礎輸入至該SRAM列解碼器。當然，其一般可運用
C:\ProgramFiles\PatentA7061-2180-P.ptd第 60 頁 五、發明說明（58) 該等SRAM單元資料轉換列選取信號TWL與該等SRAM單元讀 出/寫入列選取信號SWL。該SRAM位元線控制電路用以 平衡且/或預充該等位元線’且該SRAM行選取電路3〇4用以 使該資料輸入/輸出線SIO與該SRAM位元線SBL連接至該等 SRAM位元線SBL。該SRAM部分還包含該SRAM行解碼器123以 產生該等選取信號SSL1至SSL28輸入至該SRAM行選取電路 304 ’以及該SRAM行控制電路122以該等内部位址信號iA〇 至i A1 3與該SRAM部分控制信號為基礎產生該等⑽八^内部行 位址彳s龍iASC4至iASCIO。該SRAM位元線控制電路3〇3包括 複數感測放大器電路用以偵測並放大該等SRAM位元線SBL 之位階。再者，該等資料輸入/輸出線SI〇經由該資料輸入 /輸出電路30與該讀出/寫入放大器307連接至該等外部資 料輸入/輸出端點DQ。該等資料輸入/輸出線SI〇可分別作 為讀出與寫入用。 因在此提供作為資料轉換之該等轉換匯流線與作為讀 出用之該等SRAM位元線’不論該資料轉換操作與否其可執 行該讀出操作。 [SRAM單元] 第70 (a)與70 (b)圖顯示於第69圖中該SRAM單元其 正反器電路311之複數具體電路。第7〇 (a)崮顯示有複數 P通道M0S電晶之該正反器電路架構（此後記為pM〇s電晶體 )P100與P101以及複數NM0S電晶體N100與N101，兩者通常 在該SRAM中被採用。第70 (c)顯示一正反器電路，其以 第70 (a)圖之該架構加入受複數控制信號？£：與}^控制之
C:\Program Files\Patent\7061-2180-P.ptd第 61 頁 4368 〇 1 五、發明說明（59) 一PMOS電晶體Ρ102用以切斷電源、一NOMS電晶體Ν102與一 平衡器電路（balancer circuit ) 315 ◊該等電晶體Ρ102 與N102其一與該平衡器電路315可被省略。第70 (d)圖使 用於該DRAM内之一架構，其與一般感測放大器相類似，且 包含複數該正反器電路其每一有如第70 (a)圖所示之架 構並排列於該列之方向，一PMOS電晶體P1 〇 3利用該控制信 號SPE以控制一接觸點31 6，一NMOS電晶體N1 03利用該控制 信號SNE以控制一接觸點3 17，一平衡器電路31 8用以平衡 該等控制點3 16與317，以及提供複數平衡器315於如第70 (c)圖所示每一該等正反器電路。該電源電壓為由一電 源變壓器產生之一外部電源電壓或為一内部電源電壓。作 為切斷電源之該PMOS電晶體Ρ1 02與利用該控制信號SPE控 制該接觸點3 16之該PMOS電晶體1 03可分別為NM0S電晶體， 在此狀況下，該等控制信號PE與SPE之位階為一内部產生 之電源電壓之位階，其高於利用該電源電變壓器電路所產 生之電源電壓。 利用如第70 (c)或70 (d)圖所示之該正反器電路降 低流經該正反器之一電流，其可大量地降低在該轉換操作 時所產生之雜訊。再者’當在平衡該等相反接觸點時執行 該資料轉換，其可實現一穩定、高速轉換操作。 組成該正反電路之該等電晶體並不必是特定的且與該等 使用於該周邊電路或該等DRAM感測放大器相同。 [SRAM位元線與資料轉換匯流線之複數連接電路] 第71與73圖顯示作為連接至該等S Ram位元線s B L之該
C:\Program Files\Patent\7061-2180-P.ptd第 Θ2 頁 436801 五、發明說明（60) 等連接電路之數個電路實例。 第71圖顯示該最簡易架構包括NM0S開關電晶體N1 04與 05並利用一讀出/寫入列選取信號SWL接至該等邡心位元 | 線SBL。 第72圓所示之架構包含一開關電晶體電路由複數關〇5 電晶體N1 08與N1 09 ’其有複數閘極連接至該正反器電路之 該等對應端點，在從該正反器電路讀取資料時用以差動放 大在該等端點上之複數信號，以及複數·OS電晶體ίΠ 0 6與 Nj 0 7所組合而成，其利用一讀入列選取信號SRWL以傳送該 4被放大信號至該等SRAM位元線SBL。該等NMOS電晶體 N108與N1 0 9之另一端點連接至一固定電位如接地電位。在 該正反器電路中寫入資料時，第72圖所示該架構含包含一 開關電晶體電路其由如第π圖所示複數NM0S電晶體N11〇 與N111所组成，利用一寫入列選取信號別礼連接該等 位元線至該正反器電路β 第73圖所示之一架構包含一開關電晶體電路由複數 NMOS電晶體Ν108與Ν109，其有複數閘極連接至該正反器電 路之該等對應端點，在從該正反器電路讀取資料時用以差 動放大在該等端點上之複數信號，如第72圖所示，以及複 數NMOS電晶體Ν106與Ν107用以傳送該等被放大信號至該 SRAM位元線SRBL使SRAM利用一讀出列選取信號⑽礼讀出。 該等NMOS電晶體N1 08與N 109之一端點連接至—固定電位如 一接地電位。在該正反器電路寫入資料時，第73圖所示之 該架構中還包含一開關電晶體電路由複數NM〇s電晶體NU4 C:\ProgramFiIes\Patent\7061-2180-P.ptd第 63 頁 ! ' 4368 Ο 1 五、發明說明（61) 與Ν115，其有複數閘極接至SRAM寫入位元線對，在該正反 器電路寫入資料時用以差動放大該SRAM寫入位元線SWBL上 之該等信號，以及複數NMOS電晶體Nil 2與N113所组成，其 利用一寫入列選取信號SWWL以傳送該等被放大信號至該正 反器電路之該等相反端點。該等NMOS電晶體N114與N115之 一端連接至一固定電位如接地電位。 在第72或73圖所示之架構中，利用連接該正反器電路 之該等相反端或該等SRAM位元線轉換資料至該等電晶體之 該等閘極’其可完全地將該正反器電路之該等相反端點與 該等SRAM位元線SBL分離。因此，於一邊所產生之雜訊將 難以被傳送至另一端’且一高速操作會成為可行。 其可以、如第71、72或73圖所示之相同方式架構該連 接電路至該等資料轉換匯流線TBL。 [SRAM行控制電路] 在第75圖中’該SRAM行控制電路包含一SRAM内部行位 址鎖定器電路50 7，用以在該讀出/寫入指令輸入時由該時 脈週期產生一鎖定信號ASCL以鎖定該等内部位址信號丨A4 至ιΑΙΟ ’以及一計數器電路506，以利用一控制信號SCE取 得該DRAM内部行位址信號鎖定器電路之輸出，與以利 用可操作於一叢發操作期間之—内部計數（c〇unt —up)信 號CLKUP計數於一預定序列中，而執行對應於該SRAM之讀 出/寫入，且該等SRAM内部行位址信號USC4至i ASC1〇會被 輸出經由一多工器508其使該鎖定器電路5〇7或該計數器電 路506之輸出通過。該多工器5〇8選取在該讀出/寫入指令
__. 4368 Ο 1_ 五、發明綱⑽） ' 输入時於該時脈週期中該鎖定器電路5〇7之輸出，且受斤 於該控制信號SCSL使該SRAM内部行位址信號可在一盡能 之高速狀態下被輸出。再者，根據本發明之該SRAM行控= 電路包含一資料輸入/輸出模式記憶單元5〇5，其中為完全 地設定不同的輸入/輸出模式’例如，叢發長度'、資料7^輸 入/輸出位址序列以及等待等等，對複數單元群（在此實 例中複數SRAM單元群分割每一列）而言，以取得關於該内 部位址iAO至iA13於該前述模式暫存器設定（2 )指令週期 (在此實例中，雖僅有該叢發長度可為該等對應SRAM單元 群而被設定，其可設定該等資料輸入輸出位址序列、等 待、等等）之狀態其該等資料輸入/輸出模式，並儲存該 等資料輸入/輸出模式。該資料輸入/輸出模式記憶部分 505包含接收邏輯（take-in logic ) 5〇2作為對應複數被 为割之SRAM單元群以產生設定資料而接收該等内部位址 iAO至iA13之狀態’複數暫存器5 03作為對應該接收邏輯用 以利用由該致動信號CRE於該上述模式暫存器設定（2)指 令週期中所選取之該解碼器電路501之一輪出，取得該等 對應SRAM單元群中該資料輸入/輸出模式之設定資料（該 接收邏輯502之複數輸出），該設定資料已被該位址丨人〇至 ιΑ3所解碼’以及一多工器504，用以在以被該解碼器電路 509解碼之信號於該讀出/寫入指令週期中，利用選擇性地 控制從該SRAM内部列位址鎖定器電路350輸出之該iASRO至 iASR3 ’通過保留該等SRAM單元群之設定資料之該等暫存 器50 3其該等輸出之其一。該計數器電路5〇6取得該爹工器
C:\ProgramFiles\Patent\7061-2180-P.ptd第 65 頁 五'發明說明（63) 504之一輸出用以在該等對應別a μ單元群中，於該資料輸 入/輪出模式設定下操作該半導體記憶裝置。該資料輸入/ 輸出模式記憶部分必須供以每一該等資料輸入/輸出模式 而加以設定。該内部計數信號CLKUP、該致動信號CRE、該 等控制信號SCE與SCSL以及該鎖定信號ASCL是為利用第54 圖所示該操作控制電路所產生之該等SRAM部分控制信號。 古然’其可使該鎖定器信號ASRL輸入至該SRAM内部列位址 鎖定器電路3 50，並同時使該鎖定器信號“以輸入至該 SRAM内部行位址鎖定器電路5〇7。 為該等對應SRAM單元群利用該模式暫存器設定（2 ) 指令週期取代該資料輸入/輸出模式記憶部分5 0 5之設定， 其可一次對兩個或更多SRAM單元群設定相同資料或設定第 1^)圖所示該模式暫存器設定（2 )指令之一邏輯。例如， 當A4 =L且A5 =L時’該資料輸入/輸出模式被設定在每一 SRAM單元群中’當A4=H而A5=L時，該資料輸入/輸出模 式被設定在忽略該SRAM列資料其最後兩位元之兩SRAM單元 群中。在同樣的方式下’該資料輸入/輪出模式記憶部分 505可被設定在不同的模式下。再者，該接收邏輯5〇2之數 目如該計數器50 3—般並不會始終與該等被分該之SRAM單 元群相同’其可以該接收邏輯5 〇2與該暫存器503之其一設 定作用於複數SRAM單元群。再者，該等位址iASRO至iASR3 並非始終為來自該SR AM内部列位址鎖定器電路3 50之複數 信说’並可因而提供一分離的電路。 再者，其可利用架構該SRAM内部行位址鎖定器電路
C:\ProgramFiles\Patent\7061-2180-P.ptd第 66 頁 ,ί ' 4368 0 1
50 7與該多工器508而在高速下產生該等内部位址，使得該 内部位址在該内部位址間之一邏輯與該内部時脈信號icLK 與該外部參考信號與同步化之後立即被輸出，如第76圖中 所示。在第76圖中，INTAi與/INTAi為來自該計數_電路 506之複數位址信號，且EXTAi 與/extm為產生自該内部位 址信號ιΑι之複數位址信號。該等信號由該等控制信號 SCfL與/SCSL·以及該叢發控制信號所切換。SCSL為該控制 信號’而/SCSL為一控制信號其有與該控制信號SCSL相反 之一相位。第77圖顯示該電路操作之一實例。在此電路架 構中’從該内部時脈iCLK至該内部位址信號Yi相對於反相 器之一級被輸出之時間其一延遲會被縮減。該等内部位址 信號Y i與Y i β會被輸出作為複數位址脈衝信號β [SRAM行解碼器與資料控制電路架構] 第78圖顯示該SRAM行解碼器123與該資料控制電路之 架構一實例。該電路架構包含一第一行解碼器39〇與一第 二行解碼器391，該SRAM行選取信號iASC連續地被傳送至 該等行解碼器。為利用一位址選取資料iASC操作該等第一 與第二行解碼器，該等第一與第二行解碼器會分別被連接 至一第一行位址緩衝器392與一第二行位址緩衝器393。來 自該等第一與第二行解碼器之複數選取信號線SSL在行方 向並排，亦對應地提供含一資料輸入/輸出線S10之一第一 資料鎖定器電路395與含一資料輸入/輸出線SIO之一第二 資料鎖定器電路39 6。 第79圖顯示該等SRAM行解碼器之一内部操作時序。該
C:\Program Files\Pat印t\7061-2180-P.ptd第 67 頁 4368 0 1 五、發明說明05) "—'一 --- 等對應行位址緩衝器於該CLK信號基礎上連續地執行行解 碼器信號UASC-1與iASC-2 )。也就是說，當該行位址選 取在該叢發模式中連續地被執行時，該第一行解碼器與該 第二行解碼器會交替地操作。以該等對應解碼器所選取之 該等行（SSL-1與SSL-2)資料連續地被輸出至該等對應資 料輸入/輸出線（SI0-1與SI0-2)。該等資料輸入/輸出線 以一週期時間操作，其為兩次要求週期（twice a輸出線 request cycle)，且該第一資料鎖定器電路39 5與該第二 資料鎖定器電路396會暫時保留該資料。在該被要求週期 時間中，該資料輸出緩衝器與來自該等資料輸入/輪出端 點DQ之輸出之前，該等兩資料設定會被同步化。 利用上述提及架構，其可增加該連續的資料輸出且/ 或連續的資料寫入之週期速度，而卻不增加該内部操作週 期速度。此亦確實可運用於雙倍資料速率（Double Data Rate, DDR )之同步DRAM 上。 [SRAM部分含複數資料輸入/輸出端點之其他架構] 第80圖該SRAM部分含有X8位元架構之該等資料輸入/ 輸出端點其另一架構的實例。在該資料從該SRAM輸出的情 況下，一被選取行其該等SRAM單元之資料輸出至該等相對 資料輸入/輸出線S 10。該被選取列之該等資料輸入/輸出 線S10連接至該全局資料輸入/輸出線GIO，且該資料會被 送入一對應的資料放大器153。接著，該資料經由一讀出/ 寫入匯流線RWL、一資料鎖定器電路151以及一資料缓衝器 152通過而到達該資料輸入/輸出端點DQ。因該SRAM部分有
C:\Prograra Files\Patent\7061 -2180-Rptd第 68 頁 4368 Ο 1 五、發明說明（66) 該Χ8架構，8個複數資料輸入/輸出電路之設定會同時操 作並輸出8個資料。資料沿保留作為該資料讀出路徑之一 路徑而被寫入該等SRAM單元中。運用該等資料輸入/輸出 線SIO與該等全局資料輸入/輸出線GI〇之該電路架構，每 一SRAM單元之該SRAM列選取將成為非必要，該等SRAM列選 取信號線之負載會降低，且使該等SRAM單元之一高速資料 輸入/輸出成為可能。再者，利用此架構，該等資料輸入/ 輸出線S10之負載不會增加，此實現既使該等SRAM單元其 複數列之數目增加時可執行高速操作。 [SRAM行冗餘線電路] 第81圖係用以對應一該等輸入//輸出端點dq之一SRAM 單元陣列其該SRAM行冗餘電路架構之—實例。在第81圖 t ’ 一冗餘SRAM單元行排列在該SRAM陣列之—上端。一冗 餘資料輸入/輸出線從該SRAM單元經由一SRAM列選取開關 向上延伸，--般（非冗餘）資料輸入/輸出線從從該 SRAM單元經由另一列選取開關向下延伸。一全局資料輸入 /輸出線排列在該S R A Μ陣列之一上部，並連接至一冗餘資 料放大器與寫入緩衝器’且一全局資料輸入/輸出線排列 在該SRAM陣列之一下部，並連接至--:般（#冗餘）資料 放大器與寫入緩衝器。利用切換該全局資料輪入/輸出線 或該資料放大器與寫入緩衝器將一 Sram單元行切換至一冗 餘SRAM單元行。利用此類架構’為每—輸入/輸出端點叫 而將該SRAM陣列至該冗餘單元行將成為可行，其甚至可在 切換至該冗餘單元行時移除至該冗餘單元行一存取時間的
436801 五、發明說明（67) 差異。雖然在此實例中，該冗餘SRAM單元行、該資料輪入 /輸出線以及該金局資料輸入/輸出線排列在該SRAM單元陣 列之上部，但其排列並不受於此限。 [其他] 1. {電源電壓} 第82圖係一實例顯示該電壓源架構連接至該DRAM陣歹 部分與該SRAM部分。 在第82圖中’該半導體記憶裝置包含一電源電壓轉換 器電路603其在一外部電源VEXT基礎上產生一内部電源電、 壓VINT。該内部電源電壓VI NT供應至該DRAM陣列部分 601，而該外部電源電壓VEXT則直接供應至該SRAM陣列部 分602。在近來DRAM中強調縮減製程’並降低記憶單元之 崩潰電壓（breakdown vol t age )。但電晶體的驅動能力 必然會隨低電源電壓而降低，其為高速操作之障礙。在此 實施例中’該SRAM陣列部分的縮減相較於該DRAM陣列部分 疋交到限制的’且該SRAM部分之高速操作藉由在該sram部 分中使用該外部電源電壓VEXT來達成。例如，在外部電源 電壓VEXT=3.3V且内部電源電壓VINT=2.5V的狀況下，一 SRAM單元中寫入資料之寫入速度會增加4丨％ ，如第84圖所 示，為一SRAM單元中依資料寫入時間之電源電壓模擬 果。 ’ 第83圖所示係另一實例顯示該電壓源架構連接至該 DRAM陣列部分與該SRAM部分。 “ 在第83圖中’該半導體記憶元件包含一電源電壓轉換
C:\Program Files\Patent\706卜2180-P.ptd第 70 頁 .436801 _ 五、發明說明（68) 器電路603，其以一外部電源電壓VEXT為基礎產生一第一 内部電源電壓VINT1與一第二内部電源電壓VINT2 ^該第一 内部電電壓VINT1供應至該DRAM陣列部分601，而該第二内 部電源電壓VINT2則直接供應至該SRAM陣列部分60 2。在此 狀況下，使該第二内部電源電壓VINT2高於該第一内部電 源電壓VIN T1可得到第8 2圖所示架構之相同功效。在此狀 況下’其可利用兩電源電壓轉換器603分別產生該第一内 部電源電壓V I NT 1以及該第二内部電壓源v I NT2。 因基層電位（substrate potential)關係到電源電 壓，其可依構成該主要記憶部分與該次要記憶部分之記憶 單元種類而考慮不同的情況。例如，當該主要記憶部分是 以複數動態記憶單元所建構時’其可使用低於該主要記憶 部分或該主要記憶部分、該次要部分以及該雙向資料轉換 電路低於該基層之其他區域之電位。該等基底電位可在一 p型基層上形成一 P井（well) 、一N井以及一較深N井而實 現。 2. [其他功能之描述} [功能1 :複製轉換] 根據本發明之該半導體記憶展置中有一功能可使在同 一行上SRAM記憶單元間轉換資料，例如第6 8 ί|中，在_纪 憶單元SMC1與一記憶單元SMC16。 ° 利用此類功能，在較由DRAM單元轉換更高速的狀沉下 可將該SRAM單元陣列上一列之一單元資料複製到另—列。 再者，可執行此功能不受對應之該DRAM之資料操作影響。
t 43β8 Ο 1 五、發明說明⑽） ' ^ j下將參考第68圖描述從一複數單元之一列其包含該 記憶單元SMC 1執行一資料轉換操作送至複數單元其一列包 ，該s己憶單元SMC16。首先，SRAN單元讀出/寫入列選取信 號SWL1被啟動並將一列含該記憶單元㈣。之複數單元之資 料傳送至等對應SRAM位元線。接著，啟動該卯〇單元讀出 /寫入列選取信號SWL16將該等對應SRAM位元線之資料傳送 至二列含該記憶單元SMC16之複數單元並重寫（rewr丨te ) 該單元資料。因該資料利用該等SRAM位元線SBL傳送，所 以，例如一列含該記憶單元SMC2之複數單元，其中SMC2 為利用該SRAM單元資料轉換列選取信號TWL2所選取，該等 DRAM單元間之資料可使用該等資料轉換匯流線TBL加以轉 換’而不必考慮從該列含該記憶單元SMC丨之複數單元至該 列含該記憶單元SMC1 6之複數單元之資料轉換□所有此類 操作利用指令輸入執行’因而必須加入用以分配一轉換 SRAM單元群及一被轉換SRAM單元群之複數指令。 [功能2 :暫時單元轉換] 在第78圖所示該SRAM陣列部分之架構中，當在被分配 之SRAM單元中有資料，且為執行來自另一列之一 j)RAM單元 資料轉換（預取轉換操作）而重新讀出該資料時，利用暫 時將資料轉換至該DRAM (重定轉換操作）讀取被寫入該 SRAM單元之資料，然後從另一列之一 DRAM執行一資料轉換 (預取轉換操作）。將資料轉換至該DRAM單元的週期時間 記為tRC ’而從將資料由該DRAM單元轉換至該DRAM單元 (預取轉換操作）到該SRAM單元之資料讀出之時間記為
C:\Program Files\Patent\7061-2180-P.ptd第 72 頁 ^368 Ο 1 五、發明說明（70) tRAC，以花費時間tRC + tRAC完成資料讀出。因此，其可 利用之後的功能在更高速的狀態下讀出資料。第85顯示執 行此功能之一SRAM陣列部分其具體架構之一實例。 在第85圖中，該架構與第68圖中所示的非常相似，除 了於第85圖中還额外包含複數暫時SRAM單元之一列與一選 取器電路309利用一控制信號TCSL以選取暫時單元列。該 控制信號TCSL為利用第54圖中所示該操作控制電路所產生 之該等轉換控制信號之一’且於執行將一資料轉換至該暫 時單元時產生。因此其可建構出該SRAM陣列使得該等存在 的SR AN單元列之一可被選取作為該暫時SRAM單元列或增加 複數SRAM單元列。 一操作實例，在第8 5圖中，利用將一列之複數記憶單 元其含該記憶單元SMC1之資料轉換（複製）至一列之複數 記憶單元其含一暫時記憶單元SMCD，以讀出該等SRAM單元 之資料，且以下將參考第86圖詳述從該等DRAM單元轉換 (預取）資料至一列之該等單元其含該記憶單元SMC1。 首先，輸入一啟動指令以選取有資料被讀出之某一 DRAM單元列。然後，當輸入作為轉換資料至該等暫時SRAM 單之一重新加入指令（暫時單元複製指令）時，該控制信 號TCSL會被啟動。利用與該指令同步被輪入之一SRAM列位 址啟動該SRAM單元讀出/寫入列選取信號SWL1，一列之該 等單元含該記憶單元SMC 1之資料會被傳送至該對應該等 SRAM位元線。此後，利用該控制信號TCSL啟動該SDRAM暫 時單元讀出/寫入列選取信號SWLD，傳送該等對應位元線
C:\ProgramFiIes\Patent\7061-2180-P.ptd第 73 頁 -:4368 π 五、發明說明（71) 至一列之該等暫時 單元資料。此操作 SRAM單元陣列之某 作’其可暫時地儲 輸入該預取指令以 之該等單元其含該 SRAM記憶單元。然 讀取資料。如前所 tRAC讀取資料。此 換（暫時單元重定 [功能3 :複數列之 根據本發明之 當一DRAM之一被選 時’同步地選取複 料。 單兀*其含該暫時記憶單元SMCD以重寫該 與[功能1]中該項所描述的，複製該'^ 一列單元資料之功能相同。利用此操 存該單元資料以轉換至該DRAM。然後， 執行將資料從該等DRAM單元轉換至〜列 己憶單元SMC1 ’傳送被讀出資料至謗等 後’輪入該讀出指令以從該等邡―單元 述’其可移除該時間tRC並以該時間 後’轉換至該等暫時單元之資料會被轉 轉換操作）至該DRAM。 同步轉換] 該半導體記憶裝置有一功能，其可利用 取列中單元群資料被轉換至該⑽“部分 數列之複數SRAM單元群以轉換相同資 利用一簡單電路可加入此功能。在第68圖中，利用加 入一控制信號足夠啟動複數SRAM單元資料轉換列選取信號 TWL ’其利用一重新加入指令以執行該上述功能至該並以 該控制信號控制該SRAM内部列位址信號。 [功能4 :自動連續預取/重定轉換] 當在一被選取列之複數DRAM單元中，由該DRAM列解碼 器所選取之複數DRAM單元群其資料被轉換至該SRAM部分 時’該等半導體記憶裝置有一功能，其不以複數指令重複 資料轉換，但以一指令對應一預定晶片内部延遲時間之間
C:\Program Files\Patent\7061-2180-P.ptd第 74 頁 • 4368 0 1 五、發明說明（72) 隔重複該轉換操作，而降低資料轉換之整體時間。 第87圖顯示關於此功能之一内部操作實例。在此描述 十’其假設在一列中之該等DRAM單元被該DRAM行解碼器劃 分成4個DRAM單元群。但該等DRAM單元可被劃分為任意數 量之DRAM單元群。 ' 在第87圖中’當新加入指令（預取（2)指令）定義 此功能為輸入時’以對應晶片内部中該預定延遲時間之間 隔連續地產生4個内部計數信號。分別提供複數計數器電 路至用以產生該内部行位址信號之該DRAM行控制電路以及 用以產生該SRAM内部列位址之該SRAM列控制電路。利用一 起始内部計數信號接收與該指令之輸入同步被輸入之該 DRAM行位址與該SRAM列位址，且利用該等接續内部計數信 號對該對應位址連續地計數。在該等4個内部計數信號之 週期中轉換該對應資料。 同樣地’當複數SRAM單元群之資料利用該DRAM列解碼 器與該DRAM行解碼器被選取時，該半導體記憶裝置有一功 能可分別地轉換該等DRAM單元群，其不利用複數指令重複 該資料轉換’而是利用一指令連續地在對應一預定晶片内 部延遲時間之區間重複該轉換操作。此功能與前一功能可 同樣地被實行，利用連續地以對應一預定晶月内部延遲時 間之區間產生複數内部計數信號，並在該DRAM行控制電路 提供複數計數電路以產生該内部行位址信號，且提供該 SRAM列控制電路以產生該SRAM内部列位址。 [功能5 :複數列連續讀出/寫入]
C:\ProgramFiles\Patent\7061-2180-P.ptd第 75 頁 五、發明說明（73) 根據本發明之該半導體記憶裝置有一功能，利用一指 令為該等列之該等SRAM單元群連續地以一預定間隔所預^ 之一序列’其可讀出/寫入複數列中複數SRAM單元群之所 有資料。 利用此架構’例如當一dram之一列其複數單元資料保 留於複數SRAM單元内，其可連續地讀出/寫入於—預定序' 列中該DRAM之一列其所有單元資料，故作為以控制該半導 體記憶裝置之該記憶控制器且/或晶片設定之負載降低， 並使稍後伴隨之其他SRAM單元群與該DRAM部分之操作成為 可行。再者’當此功能與該功能4 一起使用時可提供其他 功效。 第88圖顯示用以實行此功能之一 SRAM列控制電路其具 體架構之一實例。 、/' 在第88圖中，建構此SRAM列控制電路為利用加入一計 數器電路351以一控制信號SRE接收第74圖中所示該SRAMh 部列位址鎖定器電路350之輸出，當該SRAM行位址成為最 上位位址時，利用一内部計數信號SRUp所產生之一預定位 址序列中計數該輸出，與加入一多工器352用以通過該鎖 疋器電路350之任一該等輸出’並加入一計數器電路“I至 該SRAM内部列位址鎖定電路35〇中。該多工器352由1一控 制信號SRSL控制，其於該讀出/輸入信號指令之該輸入與 該SRAM内部列列位址信號之複數輸出時，盡快地在一時 脈週期中選取該鎖定器電路350之輪出。該⑽心行控制電 路有一功能，當定義此功能之該新加入指令被輸入至如第
C:\Program Files\Patent\7061-2180-P.ptd第 76 頁 ί 436801 五、發明說明（74) 75圖所示之該計數器電路50 6時，其可從該被接收行位址 連續地位移（sh i f t )至該最上位位址。 第8 9圖為一實例顯示此功能其一讀出功能之内部操作 情形。 ” 在第89圖中，當定義此功能之一重新加入指令（讀出 (2 )指令）被輸入時產生該控制信號SRSL，且該srAM内 部列位址鎖定器電路350之輸出經該多共器352而成為該 SRAM内部列位址iASRO〜iASR3，並利用該控制信號SRE接 收進入該計數器電路351。接著，該行位址隨該參考時脈 信號CLK同步地增加’該計數器351利用當該計數變成該最 上位位址時所產生之該内部計數信號SRUP以增加該列位 址。在該計數成為該最上位位址後，該多工器352由該控 制信號81^1^控制，且該計數器電路351之輸出成為該^^ 内部列位址iASRO至iASR3。因此，其可利用連續地位移該 列與行位址將複數列中該等SRAM單元群連續地讀出。 該内部計數信號SRU0、該控制信號SRE以及該控制信 號SRSL為利用第54圖所示該操作控制電路所產味之齑勑 SRM部分控制信號^ # [功能6 :即時模式設定] 關於本發明之該半導體記憶褒置有一功能當對應該 SRAM單元’利用該指令之一輸入執行讀出/輸入操作時， 可同步地以一讀出/寫入指令輸入而設定該等資料輸入/輸 出模式如叢發長度、資料輸入/輸出位址序列以及等待 等。
C:\ProgramFiles\Patent\7061-2180-P.ptd第 77 頁 436801 五、發明說明（75) ' 利用此功能，其可連續地降低該記憶控制器與晶片組 ^負载以控制本發明之該半導體記憶裝置，因其可在每’一 次此類模式要求之時刻分配不同的資料輸入/輸出模式而 改善系統的表現。 、 第90圖顯示根據此功能於讀出（3) /寫入（3)與複 數對應輸入端狀態間之一對應表。第9 〇圖所示之表與第丄〇 圖所示差異在於叢發長度選取在讀出/寫入指令輸入時分 配給複數位址信號端All、A12與A13。所以，根據該等3位 元位址端點之狀態，其可與該讀出（3 )/輸入（3 )指令 輸入同步地選取/分配如第26圖所示之該叢發長度β雖然 此實施例中分配該叢發長度選取，但其可利用同樣的方法 分配該等資料輸入/輸出模式如資料輸入/輸出位址序列以 及等待等等。 第9 1圖所示為當此功能使用時之一操作實例。在第9 J 圖中，該資料輸入/輸出位址序列被設定為連續的，該等 待被設定為2，且該叢發長度在該讀出（3)指令輸入時會 被該等位址信號All至A13 (内部列位址信號iAll至iA13 ) 所改變。根據該叢發長度之設定並控制該SRAM内部行位址 iASC4至iASCIO ’利用控制於如.第75圖所示該SRAM行控制 電路中該計數器電路可實行該功能操作。 [功能7 :自動重定/預取轉換] 再者’根據本發明之半導體記憶裝置有一功能，在資 料從一DRAM單元群被轉換至一SRAM單元群後，將另一SRAM 單元群之資料轉換至該DRAM單元群。在該資料轉換時，内
C:\Program Files\Patent\7061-2180-P.ptd第 78 頁
部地=留賴ΑΜ列位址與細ΑΜ行位址足夠實行此功 ί電路與如LX:如第6〇圖所示該刪内部列位址鎖定 =利用對每-組提供此等鎖定器電：ίί ' Μ ,- , I 因此，無需在該重定轉換操作時分配哕 D 該_列位址’且縮短該重定轉換操作二Ϊ 二情奘ί可於該記憶控制器與晶片組中控制該半導 體，己:^置，負载會降低且會改善系統的表現。 ^ <即為完全相同地，根據本發明之該半導體記憶 置具 功能，在資料從一DRAM單元群轉換至一SRAM單元 群之4 ，可將另一DRAM單元群之資料轉換至MSRAM單元 群0 根，本發明’在一含複數處理裝置（複數記憶體主控 器）之系統中，其可得到一半導體積體電路裝置有一主^ 記憶部分與一次要記憶部分，根據複數存取要求而被分配 以增;^整個系統之一操作速度，甚至在有來自複數記憶體 主控器之存取要求時亦不需降低快取命中β
C:\Program Files\Patent\7〇61-2180-P.ptd第 79 頁

Claims (1)

  1. ί 4368 Ο 1 六'申請專利範圍 1. 一半導體記憶裝置，包括排列於複數列與複數行之 複數δ己憶單元所組成之一主要d憶部分、排列於複數列與 複數行之複數記憶單元所組成之一次要記憶部分、以及用 以經由複數資料轉換匯流排分別連接該主要記憶部分與次 要記憶部分之一雙向資料轉換電路之一雙向資^轉換電 路’其中於該主要記憶部分之一記憶單元區域上該等資料 轉換匯流線在一行方向與複數位元線平行地被排列，且經 由一行選取電路連接至該等複數位元線。 2. 如專利申請範圍第1項所述之該半導體記憶裝置， 其中用以控制該行選取電路之一信號佈線垂直該等資料轉 換匯流線。 3. —種半導體記憶裝置’包括排列於複數列與複數行 之複數記憶單元所組成之一主要記憶部分、排列於複數列 與複數行之複數記憶單元所組成之一次要記憶部分、以及 用以經由複數資料轉換匯流排分別連接該主要記憶部分與 次要記憶部分之一雙向資料轉換電路之一雙向資料轉換電 路’其中該主要記憶部分由複數記憶單元陣列組成，供應 該等資料轉換線至每一記憶單元陣列，並分別於該等資料 轉換匯流線與該次要記憶單元部分之該等記憶單元陣列間 供應複數選取電路，該等複數選取電路由該等記憶單元陣 列之複數選取信號所控制。 4. 如專利申請範圍第3項所述之該半導體記憶裝置’ 其中該主要記憶部分由複數記憶單元陣列組成’該次要記 憶部分置於至少兩該等記憶單元陣列間，以及利用置於該
    C:\PrograaiFiles\Patent\706卜2180-P.ptci第 80 頁 J__4368 Ο 1_____ 六、ΐ請專利範圍 次要記憶部分兩邊之複數選取器電路選取該等資料轉換匯 流線並由該等記憶單元陣列之複數選取信號控制。 5. 如專利申請範圍第3項所述之該半導體記憶裝置， 其中該等記憶單元陣列配屬於互異組。 6. 如專利申請範圍第5項所述之該半導體記憶裝置’ 其中該半導體記憶裝置有一功能，既使一資料轉換匯流線 連接該等組之一且該次要記憶部分被選取並執行一資料轉 換操作時，可在其他該組於一等待狀態下以及在一未選取 資料轉換匯流線上產生—下一次轉換資料。 7_如專利申請範圍第1項所述之該半導體記憶裝置， 其中該等資料轉換匯流線形成於至少兩佈線層上。 如專利申請範圍第1項所述之該半導體記憶裝置， 其中該次要記憶部分由複數有雙埠之靜態記憶單元組成， 該記憶單元記憶端經由一第一連接電路連接至該資料轉換 匯流線’且該記憶端經由一第二連接電路連接至該第二記 憶部分與一輸入/輸出電路。 9. 如專利申請範圍第8項所述之該半導體記憶裝置， 其中連接至該次要記憶部分之該資料轉換匯流線與連接該 次要記憶部分與該輸入/輸出電路之該匯流線平行地排列 於一次要記憶部分區域。 . 10. 如專利申請範圍第1項所述之該半導體記憶裝置， 其中該主要記憶部分有一架構，其於該次要記憶部分之複 數纪憶單元群間’以一列資料之丨/n ( n = 2m，m為大於或等 於1之整數）資料轉換作為轉換單元執行資料轉換，且該
    C:\ProgramFiles\Patent\7061-2180-P.ptd第 81 黃 ϊ ' 4368 0 1 六、申請專利範圍 主要記憶部分中該資料轉換單元之該等位元線有一架構， 其連續地排列η線，或有複數互異資料轉換單元之η對線， 或是η组其每一含相同輸入/輸出資料。
    C:\PrograraFiles\Patent\706l-2180-P. ptd第 82 頁
TW087115028A 1997-09-16 1998-09-09 Semiconductor integrated circuit apparatus TW436801B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP29023697A JP3161385B2 (ja) 1997-09-16 1997-09-16 半導体記憶装置

Publications (1)

Publication Number Publication Date
TW436801B true TW436801B (en) 2001-05-28

Family

ID=17753527

Family Applications (1)

Application Number Title Priority Date Filing Date
TW087115028A TW436801B (en) 1997-09-16 1998-09-09 Semiconductor integrated circuit apparatus

Country Status (7)

Country Link
US (1) US6101146A (zh)
EP (1) EP0908886B1 (zh)
JP (1) JP3161385B2 (zh)
KR (1) KR100352311B1 (zh)
CN (1) CN1212431A (zh)
DE (1) DE69838660T2 (zh)
TW (1) TW436801B (zh)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6965974B1 (en) * 1997-11-14 2005-11-15 Agere Systems Inc. Dynamic partitioning of memory banks among multiple agents
JP2000268559A (ja) * 1999-03-12 2000-09-29 Nec Corp 半導体集積回路装置
JP3319421B2 (ja) * 1999-03-15 2002-09-03 日本電気株式会社 半導体集積回路装置
JP3358612B2 (ja) 1999-03-15 2002-12-24 日本電気株式会社 半導体集積回路
US6288923B1 (en) * 1999-09-14 2001-09-11 Kabushiki Kaisha Toshiba Semiconductor memory mounted with cache memory
GB0123416D0 (en) * 2001-09-28 2001-11-21 Memquest Ltd Non-volatile memory control
JP2003132683A (ja) 2001-10-23 2003-05-09 Hitachi Ltd 半導体装置
KR100408421B1 (ko) * 2002-01-16 2003-12-03 삼성전자주식회사 서브-어레이의 개수에 관계없이 계층형 입출력 라인구조를 가지는 반도체 메모리 장치
WO2003102958A1 (fr) * 2002-06-03 2003-12-11 Fujitsu Limited Circuit integre a semi-conducteur
KR100655375B1 (ko) 2005-11-11 2006-12-08 삼성전자주식회사 메모리 코어 및 이를 구비한 반도체 메모리 장치
US8045363B2 (en) * 2008-11-06 2011-10-25 Samsung Electronics Co., Ltd. Variable resistance memory devices including arrays of different sizes
KR20110131721A (ko) 2010-05-31 2011-12-07 주식회사 하이닉스반도체 반도체 메모리 장치
KR102638791B1 (ko) * 2018-09-03 2024-02-22 에스케이하이닉스 주식회사 반도체장치 및 반도체시스템
KR102553855B1 (ko) * 2019-03-05 2023-07-12 에스케이하이닉스 주식회사 시프트레지스터
CN116705132B (zh) * 2022-02-24 2024-05-14 长鑫存储技术有限公司 数据传输电路、数据传输方法和存储器

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5720983A (en) * 1980-07-15 1982-02-03 Hitachi Ltd Memory chip
US4541076A (en) * 1982-05-13 1985-09-10 Storage Technology Corporation Dual port CMOS random access memory
JPH069114B2 (ja) * 1983-06-24 1994-02-02 株式会社東芝 半導体メモリ
JPS6238590A (ja) * 1985-08-13 1987-02-19 Fujitsu Ltd 半導体記憶装置
JPH01146187A (ja) * 1987-12-02 1989-06-08 Mitsubishi Electric Corp キヤッシュメモリ内蔵半導体記憶装置
JP2938511B2 (ja) * 1990-03-30 1999-08-23 三菱電機株式会社 半導体記憶装置
JPH0453083A (ja) * 1990-06-20 1992-02-20 Hitachi Ltd 半導体メモリ
JP3238717B2 (ja) * 1991-04-16 2001-12-17 三菱電機株式会社 半導体記憶装置におけるデータ転送装置
JP3268785B2 (ja) * 1990-12-25 2002-03-25 三菱電機株式会社 半導体記憶装置
JP3240161B2 (ja) * 1991-04-18 2001-12-17 三菱電機エンジニアリング株式会社 半導体記憶装置
JPH05210974A (ja) * 1991-10-03 1993-08-20 Smc Standard Microsyst Corp 同一チップ上でのスタティックキャッシュメモリとダイナミックメインメモリとの結合システム
US5291444A (en) * 1991-12-23 1994-03-01 Texas Instruments Incorporated Combination DRAM and SRAM memory array
JP3304413B2 (ja) * 1992-09-17 2002-07-22 三菱電機株式会社 半導体記憶装置
JP3400824B2 (ja) * 1992-11-06 2003-04-28 三菱電機株式会社 半導体記憶装置
JPH09147598A (ja) * 1995-11-28 1997-06-06 Mitsubishi Electric Corp 半導体記憶装置およびアドレス変化検出回路
US5844856A (en) * 1996-06-19 1998-12-01 Cirrus Logic, Inc. Dual port memories and systems and methods using the same
WO1998019308A1 (fr) * 1996-10-28 1998-05-07 Mitsubishi Denki Kabushiki Kaisha Dispositif a circuit integre a memoire avec structure compatible avec la logique

Also Published As

Publication number Publication date
EP0908886A3 (en) 1999-04-28
DE69838660D1 (de) 2007-12-20
EP0908886B1 (en) 2007-11-07
CN1212431A (zh) 1999-03-31
JP3161385B2 (ja) 2001-04-25
DE69838660T2 (de) 2008-10-30
JPH1186533A (ja) 1999-03-30
US6101146A (en) 2000-08-08
KR19990029790A (ko) 1999-04-26
KR100352311B1 (ko) 2002-11-18
EP0908886A2 (en) 1999-04-14

Similar Documents

Publication Publication Date Title
TW397991B (en) Semiconductor memory device
TW392174B (en) Semiconductor integrated circuit device
TW397992B (en) Semiconductor memory device
TW397990B (en) Semiconductor memory device
TW436801B (en) Semiconductor integrated circuit apparatus
JP2000260197A (ja) 半導体集積回路装置
TW421802B (en) Semiconductor integrated circuit device
JPH11339473A (ja) グローバルｉ／ｏ線の割り付け方法、及び半導体記憶装置、並びにデータ処理装置
JP3214484B2 (ja) 半導体集積回路装置
JP3317264B2 (ja) 半導体集積回路装置

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent
MM4A Annulment or lapse of patent due to non-payment of fees