DE69328396T2

DE69328396T2 - Integrierte Halbleiterschaltung und diese verwendende IC-Karte

Info

Publication number: DE69328396T2
Application number: DE69328396T
Authority: DE
Inventors: Atsuo Yamaguchi
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1992-09-11
Filing date: 1993-09-10
Publication date: 2000-12-07
Anticipated expiration: 2013-09-11
Also published as: EP0587445A3; JPH0696303A; DE69328396D1; EP0587445A2; EP0587445B1; JP3053301B2; US5517460A

Description

HINTERGRUND DER ERFINDUNG

GEBIET DER ERFINDUNG

Die vorliegende Erfindung betrifft eine IC-Karte, die mit einem externen Gerät zum Ausführen einer Datenverarbeitung verbunden ist, und eine integrierte Halbleiterschaltung, die zu demselben Zweck verwendet wird.

BESCHREIBUNG DES STANDS DER TECHNIK

Der Aufbau einer herkömmlichen IC-Karte 20 ist in Fig. 6 gezeigt. Ein ROM 24, ein EEPROM 25 und ein RAM 26 sind über einen Systembus 22 mit einer CPU 21 verbunden, die die Berechnungs- und Steueroperationen ausführt, die für die Datenverarbeitung erforderlich sind. Das ROM 24 speichert ein Programm zum Ausführen von zahlreichen Funktionen, die von einem Kartenbenutzer verwendet werden. Das EEPROM 25 schreibt eine individuelle Information eines Kartenbenutzers oder dergleichen. Das RAM 26 speichert vorübergehend die Daten, die zur Datenverarbeitung erforderlich sind. Die Eingabe/Ausgabe-(I/O)-Schaltung 27, die zum Kommunizieren mit einer externen Einheit eine Daten-Eingabe/Ausgabe-Verarbeitung ausführt, ist ebenso mit dem Systembus 22 verbunden. Die herkömmliche IC-Karte enthält ebenso Anschlüsse, wie beispielsweise einen positiven Spannungsversorgungseingangsanschluß P1, einen negativen Spannungsversorgungserdanschluß P2, einen Reset-Anschluß P3 zum Aufnehmen eines Reset-Signals, um die CPU 21 zu initialisieren, ein Taktanschluß P4 zum Aufnehmen eines externen Taktsignals Xin und einen I/O-Anschluß PS zum Ausführen einer Daten-I/O-Verarbeitung.
Ein Blockdiagramm des EEPROM 25 ist in Fig. 7 gezeigt. Ein Speicherarray 1 weist eine Vielzahl von Wortleitungen 1a von dem X-Dekoder 2 zu einer Vielzahl von Programmierspannungsschaltern (VppSWs) 7 und einer Vielzahl von Bitleitungen 1b von einem Y-Gatter 3 zu einer Vielzahl von Programmierspannungsschaltern (VppSWs) 8. Jede der Speicherzellen 1c ist an dem Kreuzungsabschnitt von der Wortleitung 1a und der Bitleitung 1b verbunden.
Die Steuerschaltung 11 ist eine sequentielle Schaltung (Folgeschaltung), die unter Verwendung eines internen Taktsignals Φ&sub1; eines Maschinenzyklus der CPU 21 als Taktsignal, vier Zustände aufweist, nämlich READY, LATCH, ERASE und WRITE. Der READY-Zustand ist kein Schreibzustand der Steuerschaltung 11. Die Steuerschaltung 11 gibt jeweils ein Speicher-(latch)-Signal, ein Lösch-(erase)-Signal und ein Schreib-(write)-Signal bei den Zuständen LATCH, ERASE bzw. WRITE aus. Bei der Erfassung eines Schreibens der CPU 21 in das EEPROM 25, geht die Steuerschaltung 11 in den LATCH-Zustand bzw. in die LATCH-Periode über und speichert anschließend die von der CPU 21 zugeführten Daten in einen Spaltenspeicher (column latch) 9. Aufgrund eines Schreibbefehls von der CPU 21, geht die Steuerschaltung 11 ebenso in den ERASE-Zustand bzw. die Erase-Periode über und im Anschluß an die WRITE-Periode wird sie schließlich abgeschlossen.
In Übereinstimmung mit dem durch die CPU 21 erzeugten internen Taktsignal Φ&sub1; mißt die Zeitschaltung (Timer oder Zeitgeber) 12 die Zeit, die vom Speichern der vorhergehenden Daten bis zu den folgenden Daten erforderlich ist, und die Zeit, die vom Speichern der Daten bis zum Eingeben eines Schreibbefehls erforderlich ist. Wenn die gemessene Zeit eine vorbestimmte Zeitbegrenzung (time out) übersteigt, bestimmt die Steuerschaltung 11 dies als abnormal, womit der vorhergehende Vorgang für ungültig erklärt wird (nullifying) und beendet wird. Wenn die Steuerschaltung 11 ein Erase- Signal und ein Write-Signal erzeugt, gibt sie ebenso ein Vpp-Erzeugungssignal an die Ladungspumpe (charge pump) 10 aus. Wenn das Vpp-Erzeugungssignal von der Steuerschaltung 11 in die Ladungspumpe 10 eingegeben wird, erhöht die Ladungspumpe 10 die Vcc-Versorgungsspannung durch ein externes Taktsignal Xin, welches über den Taktanschluß P4 eingegeben wird, und erzeugt die hohe Spannung Vpp zum Verwenden für das Schreiben, um sie so an die VppSWs 7 und 8 anzulegen.
Entsprechend einem in dem Adressspeicher (adress latch) 13 gespeicherten Adresssignal, wählen der X-Dekoder 2 und der Y-Dekoder 4 jeweils die Wortleitung 1a bzw. das Y-Gatter 3 aus. Ein Signal von der CPU 21 wird über einen Datenbus und eine Treiberschaltung 5 in das ausgewählte Y-Gatter 3 eingegeben. Das Signal von dem Y- Gatter 3 ist über einen Leseverstärker (sense amplifier) 6 mit dem Datenbus verbunden.
Der VppSW 7 legt die hohe Spannung Vpp zur Verwendung für das Schreiben, die von der Ladungspumpe 10 zugeführt wird, an die Wortleitung 1a, die durch den X- Dekoder 2 ausgewählt worden ist. Der VppSW 8 führt die hohe Spannung Vpp zu den jeweiligen Bitleitungen 1b auf der Grundlage der in dem Spaltenspeicher 9 gespeicherten Information zu. Die Schreibdaten von der Treiberschaltung 5 werden in dem Spaltenspeicher 9 durch die ausgewählte Bitleitung 1b und dem VppSW 8 gespeichert.
Da ein EEPROM im allgemeinen eine lange Schreibzeit benötigt, werden eine Vielzahl von Datenteilen, die geschrieben werden sollen, in dem Spaltenspeicher 9 gespeichert, und gleichzeitig in die Speicherzellen 1c auf den ausgewählten Wortleitungen 1a geschrieben, wodurch die Schreibzeit effektiv verringert wird.
Ein Gatter 15 erzeugt ein Signal zum Auswählen eines EEPROMs in Übereinstimmung mit dem Adresssignal von der CPU 21. Eine Anstiegssteuerschaltung 14 Zum Anheben der hohen Spannung Vpp arbeitet langsam in Übereinstimmung mit dem internen Taktsignal Φ&sub1;, das von der CPU 21 erzeugt wird, und gibt ein Anstiegssteuersignal zu der Ladungspumpe 10 aus.
Der zuvor beschriebene Stand der Technik kann aus den veröffentlichten japanischen Patentanmeldungen Nr. 64-52298, die am 21. August 1987 angemeldet worden ist; Nr. 64-53400, die am 25. August 1987 angemeldet worden ist; Nr. 1- 192099, die am 27. Januar 1988 angemeldet worden ist und der Nr. 3-181096, die am 8. Dezember 1989 angemeldet worden ist, entnommen werden.
Das herkömmliche EEPROM weist jedoch folgende Probleme auf. Wie zuvor erwähnt, wird das externe Taktsignal Xin, welches über den Taktanschluß P4 zum Betrieb der CPU 21 eingegeben wird und der CPU 21 zugeführt wird, ebenso als Takt für die Ladungspumpe 10 des EEPROMs 25 verwendet. Wenn daher die Frequenz des externen Taktsignals Xin zum Verändern der Betriebsgeschwindigkeit der CPU 21 verringert wird, wird ebenso die hohe Spannung Vpp verringert, die zur Verwendung für das Schreiben von der Ladungspumpe 10 erzeugt wird, wodurch ein korrekter Betrieb verhindert wird.
Ebenso wird die Frequenz des internen Taktsignals Φ&sub1;, das in der CPU 21 erzeugt wird, mit der Veränderung der Frequenz des externen Taktsignals Xin verändert. Ferner wird die durch die entsprechend dem internen Taktsignal Φ&sub1; arbeitende Zeitschaltung 12 bestimmte Schreibzeit zwangsläufig verändert, womit es schwierig wird, die optimale Schreibzeit zum Garantieren der Zuverlässigkeit der Speicherzelle 1c und zum Ausführen eines ausreichenden Schreibens sicherzustellen.
Die Veröffentlichung des europäischen Patents EP 0374936 offenbart die Merkmale des Oberbegriffs des Anspruchs 1, d. h., ein System mit nicht-flüchtigen Halbleiterspeicher, welches zwei Taktsignale verwendet. Eine Auswahlschaltung schaltet zwischen einem intern erzeugten Taktsignal und einem extern erzeugten Taktsignal um. Beide Taktsignale arbeiten mit der gleichen Frequenz.

ZUSAMMENFASSUNG DER ERFINDUNG

Um demgemäß die oben genannten Nachteile zu überwinden, ist es eine Aufgabe der vorliegenden Erfindung, eine integrierte Halbleiterschaltung zu schaffen, welche in der Lage ist, einen korrekten Betrieb und eine optimale Schreibzeit ungeachtet der Frequenz eines Takteingangssignals von einer externen Einheit sicherzustellen, und eine IC-Karte zu schaffen, die diese verwendet.
Um die obigen Aufgaben zu lösen, wird gemäß eines ersten Aspekts der vorliegenden Erfindung eine integrierte Halbleiterschaltung vorgesehen, die aufweist:
einen beschreibbaren nicht-flüchtigen Speicher;
eine Schreibspannung-Erzeugungsschaltung zum Erzeugen einer Schreibspannung und zum Zuführen dieser zu dem nicht-flüchtigen Speicher;
einem Schwingkreis zum Erzeugen eines ersten Taktsignals und zum Zuführen dieses Taktsignals zu der Schreibspannung-Erzeugungsschaltung;
eine Zeitschaltung zum Steuern einer Zeit, die für ein Zuführen der Schreibspannung, die in der Schreibspannung-Erzeugungsschaltung erzeugt wird, zu dem nichtflüchtigen Speicher erforderlich ist;
einer Steuerschaltung zum Steuern des Schreibens in den nicht-flüchtigen Speicher und einer Schaltvorrichtung zum Auswählen von entweder dem ersten Taktsignal, das in dem Schwingkreis erzeugt wird, oder einem zweiten Taktsignal, das extern aufgrund eines Steuersignals von der Steuerschaltung eingegeben werden soll, wodurch das ausgewählte Signal zu dem Zeitgeber und der Steuerschaltung als ein Takt zugeführt wird,
dadurch gekennzeichnet, daß die Steuerschaltung ein erstes Steuersignal oder ein zweites Steuersignal zu der Schaltvorrichtung ausgibt,
wobei das erste Steuersignal erzeugt wird, wenn die Schreibspannung zu dem nicht-flüchtigen Speicher durch die Schreibspannung-Erzeugungsschaltung zugeführt wird, und das zweite Steuersignal erzeugt wird, wenn die Schreibspannung nicht zu dem nicht-flüchtigen Speicher zugeführt wird, und
wobei die Schaltvorrichtung das erste Taktsignal auswählt und dieses der Zeitschaltung und der Steuerschaltung zuführt, wenn das erste Steuersignal von der Steuerschaltung zu der Schaltvorrichtung eingegeben wird, und die Schaltvorrichtung das zweite Taktsignal auswählt und dieses der Zeitschaltung und der Steuerschaltung zuführt, wenn das zweite Steuersignal in die Schaltvorrichtung eingegeben wird.
Gemäß einem zweiten Aspekt der vorliegenden Erfindung wird eine IC-Karte vorgesehen, die aufweist:
eine CPU, die gemäß einem zweiten Taktsignal arbeitet, und eine Datenverarbeitung ausführt;
ein ROM, der ein Programm für einen Betrieb der CPU speichert;
ein RAM, der temporär Daten speichert;
eine Eingabe-/Ausgabe-Schaltung, die eine Dateneingabe-/Ausgabe-Verarbeitung zur Kommunikation mit einer externen Einheit ausführt; und
ein beschreibbarer nicht-flüchtiger Speicher gemäß eines ersten Aspekts der vorliegenden Erfindung.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

Fig. 1 zeigt ein Blockdiagramm, das eine IC-Karte einer ersten Ausführungsform gemäß der vorliegenden Erfindung zeigt:
Fig. 2 zeigt ein Blockdiagramm, das den Aufbau eines EEPROMs, das für die in Fig. 1 gezeigte IC-Karte verwendet wird, zeigt;
Fig. 3 zeigt ein Zeitablaufdiagramm, das den Betrieb des in Fig. 2 gezeigten EEPROMs veranschaulicht;
Fig. 4 zeigt den Zustandsübergang einer Steuerschaltung, die für das in Fig. 2 gezeigte EEPROM verwendet wird;
Fig. 5 zeigt ein Blockdiagramm, das ein EEPROM gemäß einer anderen Ausführungsform zeigt;
Fig. 6 zeigt ein Blockdiagramm, das eine herkömmliche IC-Karte zeigt; und
Fig. 7 zeigt ein Blockdiagramm, das den Aufbau eines EEPROMs zeigt, das für die in Fig. 6 gezeigte IC-Karte verwendet wird.

BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN

Im folgenden wird eine Ausführungsform der vorliegenden Erfindung unter Bezugnahme auf die beiliegenden Zeichnungen beschrieben. Zuerst wird auf eine in Fig. 1 gezeigte IC-Karte Bezug genommen. Ein ROM 24, ein EEPROM 35 und ein RAM 26 sind über einen Systembus 22 mit einem CPU 21 zum Ausführen von Berechnungs- und Steuerungsvorgängen, die zur Datenverarbeitung notwendig sind, verbunden. Eine Eingabe-/Ausgabe-(I/O)-Schaltung 27, die eine Daten-I/O-Verarbeitung ausführt, ist zur Kommunikation mit einer externen Einheit ebenso mit dem Systembus 22 verbunden. Die IC-Karte der vorliegenden Verbindung enthält Anschlüsse, nämlich einen positiven Spannungsversorgungseingangsanschluß P1, einen negativen Spannungsversorgungserdungsanschluß P2, einen Resetanschluß P3 zum Aufnehmen eines Reset-Signals zum Initialisieren der CPU 21, ein Taktsignalanschluß P4 zum Aufnehmen eines externen Taktsignals Xin, und einen I/O-Anschluß PS zum Ausführen einer Daten-I/O-Verarbeitung.
Ein Blockdiagramm eines EEPROMs 35 wird in Fig. 2 gezeigt. Ein Speicherarray 1, ein X-Dekoder 2, ein Y-Gatter 3, ein Y-Dekoder 4, eine Treiberschaltung 5, ein Leseverstärker 6, Versorgungsspannungsschalter (VppSWs) 7 und 8, ein Speicherlatch 9, eine Ladungspumpe 10, eine Steuerschaltung 11, eine Zeitschaltung (Timer) 12, ein Adresslatch 13 und eine Anstiegssteuerschaltung 14 sind zu den in Fig. 7 gezeigten Bestandteile ähnlich und haben die gleichen Bezugszeichen.
Die Ladungspumpe 10 und eine Taktsignal-Erzeugungsschaltung 17 sind mit einem Schwingkreis 16 verbunden, welcher ferner mit der Steuerschaltung 11 verbunden ist. Die Steuerschaltung 11 und der Timer 12 sind über eine Schalt- bzw. Umschaltvorrichtung 18 mit der Taktsignal-Erzeugungsschaltung 17 verbunden. Der Schwingkreis 16 erzeugt ein OSC-Signal gemäß einem Schwingungssteuerungssignal, das von der Steuerschaltung 11 erzeugt wird, und führt dieses der Ladungspumpe 10 und der Taktsignal-Erzeugungsschaltung 17 zu, welche ein Taktsignal Φ&sub2; gemäß dem OSC- Signal, das von dem Schwingkreis 16 erzeugt wird, erzeugt. Die Umschaltvorrichtung 18 wählt entweder das interne Taktsignal Φ&sub1; h, das durch die CPU 21 erzeugt wird, oder das Taktsignal Φ&sub2; aus, das durch die Taktsignal-Erzeugungsschaltung 17 gemäß des Schwingungssteuersignals, das von der Steuerschaltung 11 erzeugt worden ist, aus und führt das ausgewählte Signal der Steuerschaltung 11 und dem Timer 12 zu.
Ein Gatter 19, das ein Auswahlsignal zum Zugriff auf das EEPROM 35 erzeugt, weist Eingänge für die Adressignale A13 bis A15 und ein SYNC-Signal auf, welches durch die CPU 21 erzeugt wird, wenn diese ein Befehlswort liest. Wenn bei dieser Ausführungsform ein SYNC-Signal erzeugt wird, wird von dem Gatter 19 kein Auswahlsignal erzeugt, und somit kann kein Befehlswort von dem EEPROM 35 gelesen werden, wodurch das EEPROM 35 daran gehindert wird, ein Programm zu speichern.
Die Arbeitsweise dieser Ausführungsform wird im folgenden unter Bezugnahme auf das Zeitablaufdiagramm in Fig. 3 und dem Zustandsübergang, der in Fig. 4 gezeigt ist, erläutert. Die Steuerschaltung 11 gibt ein Schwingungssteuersignal mit einem dem logischen Wert Eins entsprechenden Pegel aus (high-level), d. h. einen H-Schwingungssteuerungssignalwert, wenn sie sich entweder im Zustand ERASE oder WRITE befindet. Anschließend wird von dem Schwingkreis 16 ein OSC-Signal erzeugt und die Schaltvorrichtung 18 wählt das Taktsignal Φ&sub2; aus, das durch die Taktsignal- Erzeugungsschaltung 17 erzeugt worden ist, und führt dieses der Steuerschaltung 11 und dem Timer 12 zu. Wenn die CPU 21 in das EEPROM 35 bei dem READY-Zustand der Steuerschaltung 11 schreibt, wird von dem Gatter 19 ein high-level Auswahlsignal erzeugt, wodurch der Zustand der Steuerschaltung 11 von READY auf LATCH geändert wird. Zu diesem Zeitpunkt führt die CPU 21 ein Schreiben so oft aus, wie es für die gleiche Seite (page) erforderlich ist. Die Adresse und Daten, die geschrieben werden sollen, werden jeweils in dem Adresslatch 13 und dem Spaltenlatch 19 gespeichert. Der Timer 12 wird jedesmal, wenn die CPU 21 eine neue Adresse oder Daten schreibt, gelöscht. Wenn eine vorbestimmte Zeitdauer, die zum Ausführen des anschließenden Schreibens durch die CPU 21 erforderlich ist, d. h., zum Speichern der nachfolgenden Daten in dem Spaltenlatch 9, erreicht ist, beispielsweise 0,4 ms, ändert sich der Zustand der Steuerschaltung 11 auf READY und die Daten, die bei dem vorigen Schreiben gespeichert worden sind, werden ungültig. Oder die Steuerschaltung 11 kann in der Lage sein, sich in den ERASE-Zustand zu verändern.
Ein Schreibbefehlsignal zum Befehlen der Ausführung eines Schreibens wird von der CPU 21 in die Steuerschaltung 11 eingegeben, wodurch der Zustand der Steuerschaltung sich zu ERASE ändert und ein Schwingungssteuersignal, ein Vpp-Erzeugungssignal und ein ERASE-Signal auf einen höheren Wert angehoben werden. Aufgrund eines derartigen high-level Schwingungsteuersignals wird von dem Schwingkreis ein OSC-Signal erzeugt und die Schaltvorrichtung 18 wählt das Taktsignal Φ&sub2;, das durch die Taktsignal-Erzeugungsschaltung 17 erzeugt wird, aus und führt dieses zu der Steuerschaltung 11 und dem Timer 12 zu. Das Taktsignal Φ&sub2; wird zu der Anstiegssteuerschaltung 14 zugeführt, von welcher ein Anstiegssteuersignal zu der Ladungspumpe 10 ausgegeben wird. Das OSC-Signal von dem Schwingkreis 16 und das highlevel Vpp-Erzeugungssignal von der Steuerschaltung 11 werden in die Ladungspumpe 10 eingegeben, wodurch eine hohe Spannung Vpp erzeugt wird, die zum Schreiben gemäß dem Anstiegssteuersignal verwendet wird.
Die Steuerschaltung 11 beginnt mit dem Zählen der Erase-Zeit durch den Timer 12 und nach dem Verstreichen einer vorbestimmten Zeit z. B. 5 ms, wird sie in den WRITE-Zustand verändert, wodurch das Erase-Signal auf einen niedrigeren Wert gesetzt wird und das Write-Signal auf einen höheren Wert angehoben bzw. gesetzt wird.
Die Steuerschaltung 11 beginnt weiterhin mit dem Zählen der Write-Zeit durch den Timer 12 und nach dem Verstreichen einer vorbestimmten Zeitdauer beispielsweise 5 ms, wird sie dann in den READY-Zustand versetzt, wodurch das Schreibsignal auf einen niedrigeren Wert gesetzt wird. In ähnlicher Weise werden das Schwingungssteuersignal und das Vpp-Erzeugungssignal auf einen niedrigeren Wert gesetzt, wodurch der Schwingkreis 16 die Schwingung stoppt und die Schaltvorrichtung 18 das interne Taktsignal Φ&sub1; auswählt, das von der CPU 21 erzeugt wird, und dieses der Steuerschaltung 11 und dem Timer 12 zuführt.
Wenn der Schwingkreis 16 betätigt wird und somit die Steuerschaltung 11 mit dem Taktsignal Φ&sub2; von der Taktsignal-Erzeugungsschaltung 17 betrieben wird, kann eine Eingabe eines Taktsignals von der externen Einheit durch den Taktsignalanschluß P4 gesperrt werden, wodurch die CPU 21 angehalten wird und weiterhin eine Energieeinsparung erzielt wird.
Die vorliegende Erfindung kann wie folgt modifiziert werden. Wie es in Fig. 5 gezeigt ist, kann anstelle der Steuerschaltung 11, ein Steuerregister 31 angeordnet werden, das in der Lage ist, direkt durch die CPU 21 gesetzt bzw. zurückgesetzt zu werden, wodurch ein Schwingungssteuersignal und ein Vpp-Erzeugungssignal zu dem Schwingkreis 16 bzw. zu der Ladungspumpe 10 ausgegeben wird. In diesem Fall wird ebenso der Timer 12 direkt durch die CPU 21 gesteuert. Da somit das Steuerregister 31 und der Timer 12 direkt durch die CPU 21 gesteuert werden, ist die in Fig. 2 gezeigte Schaltvorrichtung 18 nicht erforderlich.
Obwohl in den obigen Ausführungsformen ein EEPROM als ein Speicher verwendet worden ist, können eine andere Art von beschreibbaren nicht-flüchtigen Speichern verwendet werden.

Claims

1. Integrierte Halbleiterschaltung mit:

einem beschreibbaren nicht-flüchtigen Speicher (1);

einer Schreibspannung-Erzeugungsschaltung (10) zum Erzeugen einer Schreibspannung und zum Zuführen dieser zu dem nicht flüchtigen Speicher;

einem Schwingkreis (16) zum Erzeugen eines ersten Taktsignals und zum Zuführen dieses Taktsignals zu der Schreibspannung-Erzeugungsschaltung;

einem Zeitgeber (12) zum Steuern einer Zeit, die für ein Zuführen der Schreibspannung, die in der Schreibspannung-Erzeugungsschaltung erzeugt wird, zu dem nicht-flüchtigen Speicher erforderlich ist;

einer Steuerschaltung (11) zum Steuern des Schreibens in den nicht-flüchtigen Speicher; und

einer Schaltvorrichtung (18) zum Auswählen von entweder dem ersten Taktsignal, das in dem Schwingkreis erzeugt wird, oder einem zweiten Taktsignal (φ 1), das extern eingegeben wird, aufgrund eines Steuersignals von der Steuerschaltung, wodurch das ausgewählte Signal zu dem Zeitgeber und der Steuerschaltung als ein Takt zugeführt wird,

dadurch gekennzeichnet, daß die Steuerschaltung ein erstes Steuersignal oder ein zweites Steuersignal zu der Schaltvorrichtung ausgibt, wobei das erste Steuersignal erzeugt wird, wenn die Schreibspannung dem nicht-flüchtigen Speicher durch die Schreibspannung-Erzeugungsschaltung zugeführt wird, und das zweite Steuersignal erzeugt wird, wenn die Schreibspannung nicht dem nicht-flüchtigen Speicher zugeführt wird, und wobei die Schaltvorrichtung das erste Taktsignal auswählt und dieses dem Zeitgeber und der Steuerschaltung zuführt, wenn das erste Steuersignal von der Steuerschaltung zu der Schaltvorrichtung eingegeben wird, und die Schaltvorrichtung das zweite Taktsignal auswählt und dieses dem Zeitgeber und der Steuerschaltung zuführt, wenn das zweite Steuersignal in die Schaltvorrichtung eingegeben wird.

2. Integrierte Halbleiterschaltung nach Anspruch 1, die weiterhin eine Signalspeicherschaltung (latch circuit) (9) aufweist, zum zeitlichen Puffern (latching) und Speichern einer Vielzahl von Datenteilen, um die Vielzahl von Datenteilen gleichzeitig in eine Vielzahl von Speicherzellen (1c) zu schreiben, die mit einer entsprechenden Wortzeile des nicht-flüchtigen Speichers verbunden sind, wobei der Zeitgeber ein Zeitintervall mißt, bei welchem die Datenteile durch die Signalspeicherschaltung gespeichert sind, und wobei die Steuerschaltung die vorherig in der Signalspeicherschaltung gespeicherten Daten löscht, wenn das durch den Zeitgeber gemessene Zeitintervall des Datensignalspeichers einen vorbestimmten Wert übersteigt.

3. Halbleiterschaltung nach Anspruch 1, wobei der nicht-flüchtige Speicher ein Speicherdatenfeld eines EEPROMs ist.

4. IC-Karte, die aufweist:

eine CPU (21), die gemäß einem zweiten Taktsignal arbeitet und eine Datenverarbeitung ausführt;

ein ROM (24), der ein Programm für ein Betreiben der CPU speichert;

ein RAM, der temporär Daten speichert;

eine Eingabe-/Ausgabeschaltung (27), die eine Dateneingabe/-Ausgabeverarbeitung zum Kommunizieren mit einer externen Einheit ausführt; und

eine integrierte Halbleiterschaltung nach einem der Ansprüche 1 bis 3.

5. IC-Karte nach Anspruch 4, wobei die CPU die Eingabe des zweiten Taktsignals von außerhalb der IC-Karte sperrt, wenn die Schaltvorrichtung das erste Taktsignal, das in dem Schwingkreis erzeugt wird, auswählt und das erste Taktsignal zu dem Zeitgeber und der Steuerschaltung zuführt.