DE69314533T2

DE69314533T2 - IC-Karte

Info

Publication number: DE69314533T2
Application number: DE69314533T
Authority: DE
Inventors: Atsuo Yamaguchi
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1992-04-07
Filing date: 1993-04-06
Publication date: 1998-03-19
Anticipated expiration: 2013-04-07
Also published as: JPH05342435A; EP0569131A3; US5365047A; DE69314533D1; JP2842750B2; EP0569131A2; EP0569131B1

Description

Hintergrund der Erfindung

Gebiet der Erfindung

Die vorliegende Erfindung betrifft eine IC-Karte, und insbe sondere eine Bereitschaftsfunktion der IC-Karte.

Beschreibung des relevanten Standes der Technik

Wenn IC-Karten bei einer batteriebetriebenen tragbaren Vorrichtung, wie bei tragbaren Telefonen, verwendet werden, ist eine Verringerung der durch die IC-Karten verbrauchten elektrischen Leistung zur Verlängerung der Lebensdauer der Batterien erforderlich. Aus diesem Grund werden die CMOS-Technik bzgl. der Halbleiterherstellungstechhik, eine die Zufuhr eines Taktsignals zu einer Zentraleinheit (CPU) während der Nulloperationszeit im Verlauf einer CPU-Verarbeitung-stoppende Bereitschaftsfunktion, um dadurch den Betrieb bzw. die Operation zu beenden, usw. verwendet.
IC-Karten wurden herkömmlicherweise in der Form von Kreditkarten, Bankkarten, Klinikkarten, Mitgliederkarten, ID- Karten, usw. verwendet. Bei diesen Anwendungsgebieten werden Karten in Lese-/Schreibeinrichtungen zur Verarbeitung nur dann eingeführt, wenn es erforderlich ist, und normalerweise von den Kartenbesitzern mitgeführt. In der Zwischenzeit wurden IC-Karten immer mehr in batteriebetriebenen tragbaren Vorrichtungen, wie tragbaren Telefonen, verwendet. In diesem Fall wird die IC-Karte, wenn sie einmal in der tragbaren Vorrichtung eingesetzt ist, darin zur Verwendung belassen. Das heißt, solange die tragbare Vorrichtung mit Energie versorgt wird, wird auch die IC-Karte kontinuierlich versorgt. Aufgrund der tragbären Vorrichtung muß jedoch der verschwenderische Verbrauch ihrer Batterien so klein wie möglich gehalten werden. Demnach ist es wünschenswert, daß TC-Karten in einem Bereitschaftszustand beibehalten werden, bei dem weniger elektrische Leistung verbraucht wird, und den Betrieb auf den Empfang eines Eingangssignals hin beginnen.
Zuerst wird ein Stand der Technik ohne Bereitschaftszustand beschrieben. Fig. 7 zeigt ein Blockschaltbild, das den inneren Aufbau einer herkömmlichen IC-Karte ohne Bereitschaftsfunktion schematisch darstellt. In Fig. 7 umfaßt eine IC- Karte 10 eine Zentraleinheit (CPU) 1 zur Ausführung arithme tischer Operationen und für eine Datenverarbeitung erforderlichen Steuerschritten, d. h. zur Durchführung einer Ausführung und Steuerung verschiedener für eine Datenverarbeitung erforderlicher Programme, einen Nur-Lese-Speicher (ROM) 4 als Programmspeicher zur Speicherung der für eine Datenverarbeitung erforderlichen Programme, usw., d. h. zur Speicherung von Programmen zur Ausführung verschiedener Funktionen, die tatsächlich durch die Kartenbenutzer verwendet werden, einen beschreibbaren nichtflüchtigen elektrisch löschbaren programmierbaren Nur-Lese-Speicher (EEPROM) 5 als Speicher für persönliche Informationen zur Speicherung von persönlichen Informationen eines Kartenbenutzers usw., einen Schreib-Lese- Speicher (RAM) 6 als temporäre Speichereinrichtung zur temporären Speicherung von für eine Datenverarbeitung erforderlichen Daten, eine Eingabe-/Ausgabeschaltung 7 zur Eingabe und Ausgabe von Daten aus und in eine (nicht gezeigte) externe Einrichtung und einen Systembus 2 zur Verbindung der vorstehenden Komponenten miteinander.
Des weiteren bezeichnet P1 einen positiven Energieversorgungseingangsanschluß, P2 einen negativen Energieversorgungseingangsanschluß, P3 einen Rücksetzanschluß, über den ein Rücksetzsignal zur Initialisierung der Zentraleinheit 1 eingegeben wird, P4 einen Taktanschluß, über den ein Taktsignal eingegeben wird, und P5 einen Eingangs/Ausgangs(I/O)- Anschluß, über den Daten eingegeben und ausgegeben werden. Mit dem Eingangs/Ausgangsanschluß P5 ist die Eingabe- /Ausgabeschaltung 7 verbunden, die wiederum mit dem Systembus 2 verbunden ist. Die Eingabe-/Ausgabeschaltung 7 dient zur Eingabe und Ausgabe von Daten zwischen der IC-Karte 10 und der externen Einrichtung über den Eingangs/Ausgangsanschluß P5.
Fig. 8 zeigt ein Beispiel des Schaltungsaufbaus der grundlegenden Teile einer IC-Karte, die einen 8-Bit-Mikrocomputer M38002 verwendet, der eine Bereitschaftsfunktion aufweist. In Fig. 8 bezeichnet das Bezugszeichen 20 einen Mikrocomputer mit M38002 und 30 einen EEPROM mit M5M28C64A. Der EEPROM 30 ist mit dem Mikrocomputer 20 verbunden und arbeitet vollständig unter der Steuerung des Mikrocomputers 20. Der Mikrocomputer 20 beinhaltet Funktionen entsprechend der Zentraleinheit 1, dem ROM 4, dem RAM 6 und der Eingabe- /Ausgabeschaltung 7 in Fig. 7. Auch die Anschlüsse P1 bis P5 entsprechen jeweils den Anschlüssen P1 bis P5.
Ein positiver Energieversorgungsanschluß (Vcc) des Mikrocomputers 20 ist mit dem positiven Energieversorgungseingangsanschluß P1 verbunden, während ein negativer Energieversorgungsanschluß (Vss) und ein Moduseinstelleingangsanschluß (CNVss) beide mit dem negativen Energieversorgungseingangsanschluß P2 verbunden sind. Ein Takteingangsanschluß (XIN) ist mit dem Taktanschluß P4 verbunden und ein Rücksetzanschluß (RESET) ist mit dem Rücksetzanschluß P3 verbunden. Der Mikrocomputer 20 enthält als Eingabe-/Ausgabeschaltung 7 eine (nicht separat gezeigte) Anpassungsschaltungsumsetzung von paralleler zu serieller Datenübertragung (UART), deren Eingangsanschluß (RxD) und Ausgangsanschluß (TxD) beide mit dem Eingangs/Ausgangsanschluß P5 verbunden sind. Ein Interrupteingangsanschluß (INT) ist auch mit dem Eingangs/Ausgangsanschluß PS verbunden. Zwischen dem Mikrocomputer 20 und dem EEPROM 30 sind ein Adreßbus 21, ein Datenbus 22, eine Chipfreigabesignalleitung 23, eine Ausgabefreigabesignalleitung 24 und eine Schreibfreigabesignalleitung 25 geschaltet.
Die Schaltung in Fig. 8 arbeitet zur Bereitstellung einer Bereitschaftsfunktion wie folgt. Wenn eine (nicht separat gezeigte) Zentraleinheit (CPU) in dem Mikrocomputer 20 die selbsttätig auszuführenden Verarbeitungsvorgänge beendet hat, hält sie den Betrieb durch die Ausführung eines Stoppbefehls (STP-Befehls) oder eines Wartebefehls (WIT-Befehls), die in dem Nur-Lese-Speicher gespeichert sind, an. Insbesondere sperrt die Zentraleinheit das Anlegen eines Taktsignals über den Takteingangsanschluß (XIN) und führt den STP-Befehl, wenn der Betrieb aller Kartenabschnitte anzuhalten ist, oder den WIT-Befehl aus, wenn nur der Betrieb der Zentraleinheit zu sperren ist.
Wenn der Betrieb aller Kartenabschnitte auf den STP-Befehl hin angehalten ist, wird die Zentraleinheit durch das Anlegen eines Start-Befehls über den Interrupteingangsanschluß (INT), der mit dem Eingangs/Ausgangsanschluß PS verbunden ist, gestartet, so daß alle Funktionen in betreibbaren Zuständen wiederhergestellt werden. Wenn andererseits nur die Zentraleinheit auf den WIT-Befehl hin angehalten ist, führt die UART als Eingabe-/Ausgabeschaltung den Betrieb fort, und wenn die Übertragung oder der Empfang von Daten in der UART beendet ist, wird die Zentraleinheit zum Übergang zur nächsten Operation gestartet. Der Leistungsverbrauch ist natürlich in dem Stopzustand auf den STP-Befehl hin kleiner als in dem Stopzustand auf den WIT-Befehl hin.
Bei der herkömmlichen IC-Karte mit der wie vorstehend ausgebildeten Bereitschaftsfunktion wird die Bestimmung, ob die externe Eingabe des Taktsignals der Karte auf den STP-Befehl hin zu sperren oder das Taktsignal nur für den Betrieb der Zentraleinheit auf das WIT-Signal hin zu stoppen ist, durch die Zentraleinheit entsprechend dem Programm durchgeführt.
Dadurch wurden die Probleme erhöht, daß das Programm dahingehend kompliziert wird, daß eine große Menge an Arbeit und Zeit zur Programmierung und die der Zentraleinheit aufgebürdete Last erhöht werden.
Die EP-A-0 446 519 offenbart eine IC-Karte mit einer Datenverarbeitungseinrichtung, einem Nur-Lese-Speicher (ROM) zur Speicherung von durch die Datenverarbeitungseinrichtung auszuführenden Programmen, einem eine beschreibbare nichtflüchtige Speichereinrichtung bildenden Schreib-Lese-Speicher zur Speicherung von Daten und einer Eingangs/Ausgangssteuerungsschaltung. Ein Kristalloszillator außerhalb der IC-Karte ist zur Bereitstellung von Taktsignalen zu der Karte ausgebildet. Eine Takterzeugungsschaltung in der Karte steuert die Ausgabe des Taktsignals. Im Ansprechen auf Triggersignale werden Impulse durch eine Modenschaltung erzeugt, um Startersignale für den Kristalloszillator zu erzeugen. Somit spricht die Taktsteuereinrichtung nicht auf Operationssignale von der in der IC-Karte enthaltenen Schaltungseinrichtung zum Triggern der Erzeugung von Taktsignalen für die Karte an.
Die GB-A-2 245 725 offenbart eine IC-Karte, bei der eine Zentraleinheit das Befehlssignal zum Sperren des Anlegens von Taktsignalen zu der Schaltungsanordnung in der Karte vorsieht, wenn sich die Karte in einem Bereitschaftsmodus des Betriebs befindet.

Zusammenfassung der Erfindung

Die Erfindung wurde hinsichtlich der Lösung der vorstehend beschriebenen Probleme ausgebildet, und ihr liegt die Aufgabe zugrunde, eine IC-Karte mit einer Bereitschaftsfunktion auszubilden, bei der die Bestimmung, ob eine Eingabe eines Taktsignals außerhalb der Karte gesperrt wird oder nicht, nicht über eine Zentraleinheit durchgeführt wird, wodurch die zur Programmierung und Ermöglichung einer weiteren Einsparung des Leistungsverbrauchs erforderliche Last verringert wird.
Zur Lösung der vqrstehend angeführten Aufgabe bildet die Erfindung eine JC-Karte aus, mit einer Datenverarbeitungseinrichtung zur Durchführung einer Datenverarbeitung, einer nichtflüchtigen Speichereinrichtung zur Speicherung von durch die Da:tenverarbeitungseinrichtung auszuführenden Programmen, einer Taktsteuereinrichtung zur Durchführung einer Eingabesteuerung eines Taktsignals extern der Karte, einer Dateneingabe/-ausgabeeinrichtung, die zum Starten auf die Erfassung eines zu dem Datenkopf addierten Startbits hin zur Durchführung einer Dateneingabe/-ausgabesteuerung zwischen der Karte und der Außenseite eingerichtet ist, einer beschreibbaren nichtflüchtigen Speichereinrichtung zur Speicherung verschiedener Daten, einer Zeitgebereinrichtung zum Zählen eingestellter Zeitintervalle und einer Systembuseinrichtung zum Miteinanderverbinden der jeweiligen Einrichtungen, dadurch gekennzeichnet, daß diejenigen der Dateneingabe/- ausgabeeinrichtung, der beschreibbaren nichtflüchtigen Speichereinrichtung und der Zeitgebereinrichtung, die das externe Taktsignal für den Betrieb benötigen, zur Erzeugung von Operationssignalen unter der Steuerung der Datenverarbeitungseinrichtung eingerichtet sind, die anzeigen, daß die entsprechenden Einrichtungen in Betrieb sind und das Taktsignal benötigen, und die Taktsteuereinrichtung einen Schaltsteuerabschnitt zur Durchführung einer Steuerung zum Erlauben oder Sperren der Zufuhr des externen Taktsignals zu der Datenverarbeitungseinrichtung und einen Takteingabesteuerabschnitt aufweist, der entsprechend den Operationssignalen derart arbeitet, daß, wenn eine oder mehrere Einrichtungen der Zeitgebereinrichtung, der beschreibbaren nichtflüchtigen Speichereinrichtung und der Dateneingabe/-ausgabeeinrichtung in Betrieb sind und das Taktsignal benötigen, die Eingabe und Zufuhr des externen Taktsignals zu der einen oder mehreren Einrichtungen unabhängig davon erlaubt ist, ob das externe Taktsignal der Datenverarbeitungseinrichtung zugeführt wird oder nicht.
Bei der IC-Karte der Erfindung funktioniert die Taktsteuereinrichtung derart, daß die Eingabe des Taktsignals extern der Karte erlaubt wird, falls eine Einrichtung, die das externe Taktsignal für den Betrieb erfordert, in Betrieb ist, die kontinuierliche Eingabe des Taktsignals selbst dann, nachdem die Datenverarbeitungseinrichtung den Betrieb gestoppt hat, wenn eine Einrichtung sich immer noch in einem Zustand des Erfordernisses des Taktsignals befindet, erlaubt wird, und die Eingabe des Taktsignals ohne Intervention der Datenverarbeitungseinrichtung gesperrt wird, wenn alle Einrichtungen sich in Zuständen befinden, in denen das Taktsignal nicht benötigt wird. Wenn des weiteren Daten von außen in einem Bereitschaftszustand der IC-Karte eingegeben werden, erfaßt die Datenausgabeeinrichtung die Eingangsdaten und sendet ein Operationssignal zu der Taktsteuereinrichtung, das anzeigt, daß das Taktsignal benötigt wird, woraufhin die Taktsteuereinrichtung die Eingabe des Taktsignals erlaubt. Demnach wird die Eingabe des Taktsignals ohne Intervention der Datenverarbeitungseinrichtung ermöglicht. Somit muß die Datenverarbeitungseinrichtung, d. h. eine Zentraleinheit, immer nur auf einen STP-Befehl angehalten werden, und eine Eingabesteuerung des Taktsignals wird durch die Taktsteuereinrichtung durchgeführt.

Kurzbeschreibung der Zeichnung

Fig. 1 zeigt ein Blockschaltbild des inneren Aufbaus einer IC-Karte gemäß einem Ausführungsbeispiel der Erfindung.
Fig. 2 zeigt ein Blockschaltbild, das den inneren Aufbau einer UART in Fig. 1 schematisch darstellt.
Fig. 3 zeigt eine Darstellung der Bitanordnung von Daten.
Fig. 4 zeigt ein Schaltbild einer Taktsteuerschaltung in Fig. 1.
Fig. 5 zeigt ein Blockschaltbild des inneren Aufbaus einer IC-Karte gemäß einem anderen Ausführungsbeispiel der Erfindung.
Fig. 6 zeigt ein Schaltbild einer Taktsteuerschaltung in Fig. 5.
Fig. 7 zeigt ein Blockschaltbild des inneren Aufbaus einer herkömmlichen IC-Karte.
Fig. 8 zeigt eine Darstellung des inneren Aufbaus einer IC- Karte mit einer Bereitschaftsfunktion.

Ausführliche Beschreibung der bevorzugten Ausführungsbeispiele

Die Erfindung wird nachstehend anhand von Ausführungsbeispieleh unter Bezugnahme auf die beiliegende Zeichnung beschrieben.
Fig. 1 zeigt ein Blockschaltbild des inneren Aufbaus einer IC-Karte mit einer Bereitschaftsfunktion gemäß einem Ausführungsbeispiel der Erfindung. Eine in Fig. 1 gezeigte IC-Karte looa weist den gleichen grundlegenden Aufbau wie die herkömmliche IC-Karte mit einer Bereitschaftsfunktion auf, die in Fig. 8 gezeigt ist, jedoch stellt Fig. 1 die IC-Karte 100a in der Form funktionaler getrennter Blöcke dar. Insbesondere bezeichnet das Bezugszeichen 1a eine Zentraleinheit (CPU) zur Ausführung einer Datenverarbeitung, usw., 2a einen Systembus, 3 einen Zeitgeber, 4a einen Nur-Lese-Speicher (ROM) zur Speicherung von für eine Datenverarbeitung, usw. erforderlichen Programmen, 5a einen beschreibbaren nichtflüchtigen EEPROM, 6a einen Schreib-Lese-Speicher (RAM) als temporäre Speichereinrichtung und 7a eine UART als Eingabe/Ausgabeschaltung.
Diese IC-Karte unterscheidet sich von der herkömmlichen in den folgenden Punkten. Zuerst ist eine Taktsteuerschaltung 8 vorgesehen, die mit dem Taktanschluß P4 verbunden ist, um die Eingabe eines Taktsignals extern der Karte zu steuern, wodurch die Bereitschaftsfunktion erreicht wird. Dann führen die UART 7a, der Zeitgeber 3 und der EEPROM 5a der Taktsteuerschaltung 8 Operationssignale (siehe UART-Signal, TIMER- Signal und EEPROM-Signal in Fig. 4) zu, die jeweils anzeigen, daß die entsprechende Schaltung in Betrieb ist und das Taktsignal benötigt.
Außerdem führen die UART 7a, der Zeitgeber 3 und der EEPROM 5a der Taktsteuerschaltung 8 separat Operationsendesignale (siehe RBF-Signal, TBE-Signal, TSC-Signal, TIMUP-Signal und EERDY-Signal in Fig. 4) zu, die jeweils anzeigen, daß eine entsprechende vorbestimmte Operation bzw. ein entsprechender vorbestimmter Betrieb beendet ist. Die Taktsteuerschaltung 8 steuert die Eingabe des Taktsignals extern der Karte entsprechend den Operationssignalen und einem Signal, das anzeigt, ob die Zentraleinheit 1a ein internes Taktsignal benötigt oder nicht, und steuert die Zufuhr des internen Taktsignals zu der Zentraleinheit 1a entsprechend den Operationsendesignalen und nachstehend beschriebenen Startauswahlbedingungen, die durch die Zentraleinheit 1a eingestellt sind.
Während der Nur-Lese-Speicher 4a die Programme zur Ausführung verschiedener durch die Zentraleinheit 1a auszuführender Funktionen speichert, bestimmt die IC-Karte der Erfindung des weiteren in dem Taktsteuersignal 8, ob die Eingabe des Taktsignals extern der Karte gesperrt oder nur das für einen Betrieb der Zentraleinheit 1a erforderliche interne Taktsignal gestoppt werden soll, und daher enthalten die in dem Nur- Lese-Speicher 4a gespeicherten Programme keine Programmierung bzgl. eines derartigen Bestimmungsvorgangs.
Außerdem bilden jeweils die UART (Anpassungsschaltung zur Umsetzung von paralleler zu serieller Datenübertragung) 7a eine Dateneingabe/-ausgabeeinrichtung, die Zentraleinheit 1a eine Datenverarbeitungseinrichtung&sub1; der Nur-Lese-Speicher 4a eine nichtflüchtige Speichereinrichtung zur Speicherung von Programmen, der EEPROM 5a eine beschreibbare nichtflüchtige Speichereinrichtung zur Speicherung verschiedener Daten, die Taktsteuerschaltung 8 eine Taktsteuereinrichtung, der Zeitgeber 3 eine Zeitgebereinrichtung und der Systembus 2a eine Systembuseinrichtung.
Fig. 2 zeigt ein Blockschaltbild, das den inneren Aufbau der UART 7a in Fig. 1 schematisch darstellt. Die UART 7a führt eine Eingabe/Ausgabesteuerung von Daten durch, die über den Eingangs/Ausgangsanschluß PS eingegeben oder ausgegeben werden. Das Bezugszeichen 71 bezeichnet ein Schieberegister zur Umwandlung eines über den Eingangs/Ausgangsanschluß P5 eingegebenen seriellen Signals in ein paralleles Signal, das dem Systembus 2a zugeführt wird, und zur Umwandlung eines parallelen Signals von dem Systembus 2a in ein serielles Signal, das dem Eingangs/Ausgangsanschluß P5 zugeführt wird. Die Bezugszeichen 72 und 73 bezeichnen jeweils einen zwischen dem Schieberegister 71 und dem Systembus 2a eingefügten Eingangspuffer und Ausgangspuffer. Das Bezugszeichen 75 bezeichnet eine Eingangsdatenerfassungsschaltung, die aus einem Flip- flop gebildet ist, das das UART-Signal auf ein Startbit am Kopf der an den Eingangs/Ausgangs anschluß PS angelegten Daten hin erzeugt. Das UART-Signal wird der Taktsteuerschaltung 8 zur Anzeige zugeführt, daß die UART 7a das externe Taktsignal für ihren Betrieb benötigt. Wie es in Fig. 3 gezeigt ist, umfassen externe Daten von 8 Bits normalerweise ein Startbit (1 Bit) mit einem "L"-Pegel, nachfolgende Daten (8 Bits). und ein weiter nachfolgendes Paritätsbit (1 Bit). Unter Verwendung derartiger externer Daten wird das Startbit durch die Eingangsdatenerfassungsschaltung 75 erfaßt, woraufhin die UART 7a gestartet wird.
Fig. 4 zeigt ein Schaltbild der Taktsteuerschaltung 8 in Fig. 1. Das über den Taktanschluß P4 angelegte externe Taktsignal ist mit einem Eingangsanschluß eines Nicht-Und-Gatters 101 verbunden, und ein aus dem Nicht-Und-Gatter 101 ausgegebenes Taktsignal CLK wird dem Zeitgeber 3, der UART 7a, dem EEPROM 5a und einer 1/4-Frequenzteilungsschaltung 103 zugeführt. Die 1/4-Frequenzteilungsschaltung 103 teilt die Frequenz des zugeführten Taktsignals in 1/4, und ein resultierendes Signal wird einem Eingangsanschluß eines Nicht-Und-Gatters 102 zugeführt.
Ein Ausgangssignal des Flip-Flops 104 wird dem anderen Eingangsanschluß des Nicht-Und-Gatters 102 zugeführt. Das Flip- Flop 104 bestimmt, ob die Zentraleinheit 1a zu stoppen ist oder nicht, d. h. ob die Zufuhr des internen Taktsignals zu der Zentraleinheit 1a zu sperren oder zu erlauben ist. Wenn sich das Ausgangssignal des Flip-Flops 104 auf einem "H"- Pegel befindet, führt das Nicht-Und-Gatter 102 der Zen traleinheit 1a das Taktsignal mit der auf ¼ geteilten Frequenz als internes Taktsignal ICLK zu. Wenn sich das Ausgangssignal des Flip-Flops 104 auf einem "L"-Pegel befindet, wird ein Ausgangsanschluß des Nicht-Und-Gatters 102 auf einem "H"-Pegel gehalten, um das interne Taktsignal ICLK in einem angehaltenen Zustand zu halten. Das Flip-Flop 104 wird auf einen STP-Befehl (oder ein STP-Signal), das durch die Zentraleinheit 1a selbst ausgeführt wird, rückgesetzt und auf ein Ausgangssignal eines "H"-Pegels von einem Oder-Gatter 106 hin gesetzt.
Mit dem Oder-Gatter 106 sind Ausgangssignale von Und-Gattern 107 bis 111 und ein RESET-Signal (d. h. ein Rücksetzsignal) zum zwingenden Starten der Zentraleinheit 1a verbunden. An einen der Eingangsanschlüsse der Und-Gatter 101, 108 und 109 sind jeweils von der UART 7a das RBF-Signal, das anzeigt, daß die UART 7a Daten empfangen und die Daten zu dem Eingangspuffer 72 übertragen hat, das TBE-Signal, das anzeigt, daß der Ausgangspuffer 73 der UART 7a leer ist und die Zentraleinheit 1a übertragene Daten in den Ausgangspuffer 73 schreiben kann, und das TSC-Signal, das anzeigt, daß die UART 7a die Übertragung beendet hat und der Ausgangspuffer 73 und das Schiebere gister 71 leer geworden sind, angelegt. An einen Eingangsanschluß des Und-Gatters 110 wird von dem Zeitgeber 3 das TIMUP-Signal angelegt, das anzeigt, daß der Zeitgeber 3 einen eingestellten Wert erreicht hat. Schließlich wird an einen Eingangsanschluß des Und-Gatters 111 von dem EEPROM 5a das EERDY-Signal angelegt, das anzeigt, daß ein Schreibvorgang in den EEPROM 5a abgeschlossen ist. Im Ansprechen auf eines der vorstehend genannten Signale wird die Zentraleinheit 1a wahlweise gestartet.
Ein Auswahlregister 115 ist ein Register, in das Startauswahlbedingungen von der Zentraleinheit 1a geschrieben werden und von dem Ausgangssignale, die die jeweiligen Startauswahlbedingungen anzeigen, als RBFEN-Signal, TBEEN-Signal, TSCEN- Signal, TIMUPEN-Signal und EERDYEN-Signal (die kollektiv als Startauswahlbedingungssignale bezeichnet werden) an die anderen Eingangsanschlüsse der Und-Gatter 107 bis 111 angelegt werden. Auf das Schreiben in das Auswahlregister 115 durch die Zentraleinheit 1a hin wird eine erforderliche Startbedingung ausgewählt und das ausgewählte Startauswahlbedingungssignal nimmt einen "H"-Pegel an. Beispielsweise in dem Fall, daß die Zentraleinheit 1a eine derartige Startauswahlbedingung ausgewählt hat, daß die UART 7a Daten empfangen und die Daten zu dem Eingangspuffer 72 übertragen hat, wird das RBFEN-Signal auf einen "H"-Pegel gesetzt, und danach, wenn das RBF-Signal als Operationsendesignal auf einen "H"-Pegel im Ansprechen darauf gesetzt wird, daß die UART 7a Daten empfangen und die Daten zu dem Eingangspuffer 72 übertragen hat, nimmt das Ausgangssignal des Und-Gatters 107 einen "H"-Pegel an. Das Auswahiregister 115 ist nicht immer in der Taktsteuerschaltung 8 enthalten und kann beispielsweise in einigen Fällen auch in der Zentraleinheit 1a enthalten sein.
Ein Oder-Gatter 105 empfängt die Operationssignale von der UART 7a, dem Zeitgeber 3 und dem EEPROM 5a, sowie das Ausgangssignal des Flip-Flops 104 als Operationssignal für die Zentraleinheit 1a. Wenn eines der Operationssignale anzeigt, daß die entsprechende Schaltung in Betrieb ist, geht das Ausgangssignal des Oder-Gatters 105 in einen "H"-Pegel über und wird mit dem anderen Eingangsanschluß des Nicht-Und-Gatters 101 verbunden. Wenn sich das Ausgangssignal des Oder-Gatters 105 auf einem "H"-Pegel befindet, kann das externe Taktsignal eingegeben werden, gefolgt von der Zufuhr des Taktsignals CLK zu dem Zeitgeber 3, der UART 7a, dem EEPROM 5a und der 1/4- Frequenzteilungsschaltung 103. Wenn desweiteren die Zentraleinheit 1a in Betrieb ist und sich das Ausgangssignal des Flip-Flops 104 auf einem "H"-Pegel befindet, wird das aus der Teilung der Frequenz des externen Taktsignals auf ¼ resultierende interne Taktsignal ICKL der Zentraleinheit 1a zugeführt. Wenn dagegen alle vorstehend angeführten Schaltungen im Betrieb angehalten sind, nimmt das Ausgangssignal des Oder-Gatters 105 einen "L"-Pegel an, so daß die Eingabe des externen Taktsignals gesperrt und den Schaltungen keine Taktsignale zugeführt werden.
Wenn sich andererseits die Zentraleinheit 1a in einem angehaltenen Zustand befindet, zeigt das Ausgangssignal des Oder- Gatters 105 an, daß die UART 7a und/oder der Zeitgeber 3 und/oder der EEPROM 5a in Betrieb ist und das Taktsignal extern der Karte benötigt. Insbesondere wenn der Eingangs/Ausgangsanschluß PS von einem "H"-Pegel auf einen "L"- Pegel gesetzt wird, wird die UART 7a selbst in einem Zustand gestartet, in dem keine Taktsignale an die UART 7a angelegt werden, wodurch das UART-Signal erzeugt wird, das anzeigt, daß die UART 7a das Taktsignal benötigt. Demnach wird zu dem Zeitpunkt, wenn der Eingangs/Ausgangsschluß 5 von einen "H"- Pegel auf einen "L"-Pegel gesetzt wird, die Zufuhr des Taktsignals zu der UART 7a wieder aufgenommen, so daß die UART .7a das Eingangssignal geeignet empfangen kann.
In Fig. 4 bilden die Einrichtungen 104, 106 bis 111 und 115 gemeinsam einen Schaltsteuerabschnitt, und die Einrichtungen 101 bis 103 und 105 bilden gemeinsam einen Taktsignalsteuerabschnitt. Auch bilden die Einrichtungen 104 und 106 bis 111 gemeinsam einen temporären Speicherabschnitt.
Nachstehend wird die allgemeine Arbeitsweise der Zentraleinheit 1a bei der Erfindung beschrieben. Erfindungsgemäß hält die Zentraleinheit 1a den Betrieb auf den STP-Befehl in allen Fällen ohne Verwendung eines WIT-Befehls an. Nach der Ausführung der gewünschten Verarbeitung schreibt die Zentraleinheit 1a eine oder mehrere erforderliche Auswahlbedingungen in das Auswahlregister 115 und begibt sich dann durch die Ausführung des STP-Befehls in einen angehaltenen bzw. gestoppten Zustand. Auf das Schreiben der Startauswahlbedingungen hin werden die entsprechenden Ausgangssignale des Auswahlregisters 115 auf einen "H"-Pegel gesetzt. Wenn die UART 7a, und/oder der Zeitgeber 3 und/oder der EEPROM 5a in einen Zustand übergehen, in dem die Zentraleinheit 1a als Datenverarbeitungsabschnitt einen Lese/Schreibvorgang für die assozuerte Schaltung ausführen kann, wird nachfolgend das entsprechende Operationsendesignal, das das Ende der gerade vorhergehenden Operation anzeigt, auf einen "H"-Pegel gesetzt. Daßurch wird ein Ausgangssignal der Und-Gatter 107 bis 111 auf einen "H"- Pegel gesetzt, woraufhin das Ausgangssignal des Flip-Flops 104 einen "H"-Pegel annimmt. Das interne Taktsignal wird dadurch der Zentraleinheit 1a zum Starten der Zentraleinheit 1a zur Ausführung der nächsten Verarbeitung zugeführt. Die Periode von dem Anhalten des Betriebs nach dem Schreiben der Startauswahlbedingungen bis zu den nachfolgenden Start stellt eine Leerzeit bzw. Nulloperationszeit der Zentraleinheit 1a dar. Da die Bestimmung, ob die Eingabe des Taktsignals extern der Karte oder die Eingabe des Taktsignals nur in die Zentraleinheit 1a zu sperren ist, durch die Taktsteuerschaltung 8 durchgeführt wird, muß die Zentraleinheit 1a diese Bestimmung nicht durchführen und ist auf den STP-Befehl hin wie vorstehend beschrieben immer angehalten..
Nachstehend werden speziellere Vorgänge beschrieben.

1) Aufeinanderfolgende Übertragung von Daten von 2 Bytes

Die Zentraleinheit 1a setzt das TBEEN-Signal durch das Schreiben der entsprechenden Startauswahlbedingungen in das Auswahiregister 115 auf einen "H"-Pegel. Danach stoppt die Zentraleinheit 1a den Betrieb durch die Ausführung des STP- Befehls. Die Zentraleinheit 1a bleibt dann solange gestoppt, bis das TBE-Signal auf einen "H"-Pegel übergeht. Wenn ein Zustand zur Freigabe von in den Ausgangspuffer 73 zu schreibenden Daten hergestellt wird, nachdem die UART 7a den gerade vorangehenden Vorgang beendet hat, wird das TBE-Signal auf einen "H"-Pegel gesetzt. Das Ausgangssignal des Und-Gatters 108 wird dadurch auf einen "H"-Pegel gesetzt, wodurch das Ausgangssignal des Flip-Flops 104 über das Oder-Gatter 106 einen "H"-Pegel annimmt, woraufhin das Taktsignal der Zentraleinheit 1a zum Starten dieser zugeführt wird. Die Zentraleinheit 1a schreibt dann Daten in den Ausgangspuffer 73 der UART 7a. Nach dem Schreiben der Daten stoppt die Zentraleinheit 1a den Betrieb durch die Ausführung des STP- Befehls. Danach bleibt die Zentraleinheit 1a solange gestoppt, bis das TBE-Signal wieder auf einen "H"-Pegel übergeht. Wenn das TBE-Signal auf einen "H"-Pegel gesetzt wird, schreibt die Zentraleinheit 1a die nächsten Daten in den Ausgangspuffer 73. Nach dem Schreiben dieser Daten geht die Zentraleinheit 1a zu dem nächsten Verarbeitungsvorgang über.

2) Empfangen von Daten extern der Karte in der Folge der Verarbeitung

Das RBFEN-Signal und das TIMUPEN-Signal des Auswahlregisters 115 werden durch die Zentraleinheit 1a auf einen "H"-Pegel gesetzt. Die Zentraleinheit 1a stellt auch eine vorbestimmte Zeit in dem Zeitgeber 3 ein, und erlaubt gleichzeitig den Betrieb des Zeitgebers 3. Danach stoppt die Zentraleinheit 1a den Betrieb durch die Ausführung des STP-Befehls. Die Zentraleinheit 1a bleibil dann sölange gestoppt, bis das RBF- Signal aus der UART 7a und/oder das TIMUP-Signal aus dem Zeitgeber 3 auf einen "H"-Pegel übergeht. Wenn das RBF-Signal auf einen "H"-Pegel gesetzt wird, wenn die Daten extern der Karte empfangen werden, oder wenn das TIMUP-Signal aus dem Zeitgeber 3 auf einen "H"-Pegel auf eine Zeitauslösung hin nach dem Ablauf der vorbestimmten Zeit gesetzt wird, geht die Zentraleinheit 1a zum nächsten Verarbeitungsvorgang über.

3) Schreiben von Daten in den EEPROM

Das EERDYEN-Signal des Auswahlregisters 115 wird durch die Zentraleinheit 1a auf einen "H"-Pegel gesetzt. Nach Anweisung des EEPROM 5a zum Schreiben von Daten stoppt die Zentraleinheit 1a den Betrieb durch die Ausführung des STP-Befehls. Der EEPROM 5a führt einen Schreibvorgang durch, und auf die Beendigung dieses Vorgangs hin wird das EERDY-Signal auf einen "H"-Pegel gesetzt. Die Zentraleinheit 1a bleibt solange gestoppt, bis das EERDY-Signal auf einen "H"-Pegel übergeht und führt danach den nächsten Verarbeitungsvorgang aus.

4) Warten auf den Ablauf der Zeit

Das TIMUPEN-Signal des Auswahlregisters 115 wird durch die Zentraleinheit 1a auf einen "H"-Pegel gesetzt. Dann stoppt die Zentraleinheit 1a nach dem Einstellen einer vorbestimmten Zeit in dem Zeitgeber 3 und der Erlaubnis zum Start dessen Betriebs den Betrieb durch die Ausführung des STP-Befehls. Der Zeitgeber 3 setzt das Zählen fort, und wenn die eingestellte Zeit abgelaufen ist, wird das TIMUP-Signal auf einen "H"-Pegel gesetzt. Auf den Übergang des TIMUP-Signals auf einen "H"-Pegel hin wird die Zentraleinheit 1a zur Ausführung des nächsten Verarbeitungsvorgangs gestartet.

5) Übertragung von Daten nach der Beendigung einer Folge von Verarbeitungen, gefolgt von einem Bereitschaftszustand

Das TBEEN-Signals des Auswahlregisters 115 wird durch die Zentraleinheit 1a auf einen "H"-Pegel gesetzt. Dann hält die Zentraleinheit 1a den Betrieb durch die Ausführung des STP- Befehls an. Die Zentraleinheit 1a bleibt solange angehalten, bis das TBE-Signal von der UART 7a auf einen "H"-Pegel übergeht. Wenn ein Zustand zur Freigabe von in den Ausgangspuffer 73 der UART 7a zu schreibenden Daten hergestellt ist, wird das TBE-Signal auf einen "H"-Pegel zum Starten der Zentraleinheit 1a gesetzt. Dann schreibt die Zentraleinheit 1a die Daten in den Ausgangspuffer 73 der UART 7a. Nach dem Schreiben setzt die Zentraleinheit 1a das RBFEN-Signal des Auswahlregisters 115 auf einen "H"-Pegel, gefolgt von dem Anhalten des Betriebs durch die Ausführung des STP-Befehls. Wenn die Datenübertragung in der UART 7a abgeschlossen und der Betrieb der UART 7a angehalten ist, wird die Eingabe des externen Taktsignals durch das Nicht-Und-Gatter 101 gesperrt, wodurch die Zentraleinheit 1a in einen Bereitschaftszustand versetzt wird.

6) Starten aus dem Bereitschaftszustand

Wenn in dem Bereitschaftszustand, in dem alle Schaltungen angehalten und die Eingabe des externen Taktsignals gesperrt ist, ein Signal in den Eingangs/Ausgangsanschluß 5 zum Schalten auf einen "L"-Pegel eingegeben wird, wird die UART 7a gestartet und das UART-Signal (Operationssignal) des "H"- Pegels, der anzeigt, daß die UART 7a in Betrieb ist, wird in das Oder-Gatter 105 eingegeben. Dadurch kann das externe Taktsignal über den Takteingangsanschluß P4 zur Zufuhr zu der UART 7a eingegeben werden, wodurch der UART 7a der Empfang von Daten ermöglicht wird. Nachdem die Daten vollständig empfangen wurden, wird das RBF-Signal auf den "H"-Pegel gesetzt. Da das RBFEN-Signal bereits auf einen "H"-Pegel gesetzt wurde, wie es vorstehend im Fall 5) angeführt ist, nimmt das Ausgangssignal des Und-Gatters 107 einen "H"-Pegel an, woraufhin das Taktsignal der Zentraleinheit 1a zugeführt wird, so daß die Zentraleinheit 1a zur Ausführung des nächsten Verarbeitungsvorgangs gestartet wird.

7) Eingabe von Rauschen in den Eingangs/Ausgangsanschluß im Bereitschaftszustand

Wenn im Bereitschaftszustand, in dem die Eingabe des externen Taktsignals gesperrt ist, ein Rauschen in den Eingangs/Ausgangsanschluß 5 zum Schalten auf einen "L"-Pegel eingegeben wird, wird die UART 7a gestartet, und das UART- Signal des "H"-Pegels, der anzeigt, daß die UART 7a in Betrieb ist, wird in das Oder-Gatter 105 eingegeben. Das externe Taktsignal kann dadurch über den Takteingangsanschluß P4 zur Zufuhr zu der UART 7a eingegeben werden, wodurch der UART 7a der Empfang von Daten ermöglicht wird. Im allgemeinen weist die UART jedoch eine Funktion zur Bestimmung auf, ob die empfangenen Daten normal sind oder nicht, indem das Startbit am Datenkopf erfaßt wird. Da im Fall einer Eingabe von Rauschen das Startbit nicht bestätigt werden kann, hält die UART 7a demnach den Betrieb an und das UART-Signal geht auf einen "L"-Pegel. Dadurch wird die Karte wieder in den Bereitschaftszustand versetzt, in dem die Eingabe des externen Taktsignals gesperrt ist.
Wie es in Fig. 3 gezeigt ist, enthalten die externen Daten das Startbit (1 Bit) des "L"-Pegels am Kopf der Kette. Daher kann durch Bestätigung des Startbits bestimmt werden, ob durch das Eingangssignal normale Daten dargestellt werden oder nicht. Die Bestätigung des Startbits kann beispielsweise wie folgt ausgeführt werden. Durch Bestätigung, daß das Eingangssignal auf einem "L"-Pegel nach einen halben Bit, das dem Übergang von einem "H"-Pegel auf einen "L"-Pegel folgt, bleibt, werden die Daten als normal beurteilt. Wenn sich andererseits das Eingangssignal auf einen "H"-Pegel nach einem halben Bit befindet, wird das Eingangssignal als Rauschen beurteilt.

8) Die UART 7a ist eine UART mit einer Byte-Neusendefunktion, und im Bereitschaftszustand wird ein Paritätsfehler in empfangenen Daten gefunden

In diesem Fall ist die UART 7a eine UART mit einer Byte- Neusendefunktion, wie es beispielsweise in der japanischen Patentoffenlegungsschrift Nr. 57-21145 (USP 4,556,958) offenbart ist. Wenn im Bereitschaftszustand, in dem alle Schaltungen angehalten und die Eingabe des externen Taktsignals gesperrt ist, ein Signal in den Eingangs/Ausgangsanschluß 5 zum Schalten auf einen "L"-Pegel eingegeben wird, wird die UART 7a gestartet und das UART-Signal, das anzeigt, daß die UART 7a in Betrieb ist, wird in das Oder-Gatter 105 eingegeben. Dadurch kann das externe Taktsignal über den Takteingangsanschluß P4 eingegeben werden, wodurch der UART 7a der Empfang von Daten ermöglicht wird. Dann startet die UART 7a den Betrieb zum Empfang der Daten. Im Verlauf dieses Betriebs, wenn ein Paritätsfehler erfaßt wird, überträgt die UART 7a ein Neusendeanforderungssignal. Danach hält die UART 7a den Betrieb an und das UART-Signal, das anzeigt, daß die UART 7a in Betrieb ist, wird auf einen "L"-Pegel gesetzt, worauf ein Bereitschaftszustand folgt.
Inzwischen weisen einige EEPROMs eingebaute interne Taktsignale auf und benötigen keine Taktsignale extern der Karte. Daher wird nachstehend ein anderes Ausführungsbeispiel beschrieben, bei dem die Erfindung bei einer IC-Karte mit einem derartigen EEPROM angewendet wird.
Fig. 5 zeigt ein Blockschaltbild des inneren Aufbaus einer IC-Karte 100b gemäß einem anderen Ausführungsbeispiel der Erfindung. Die TC-Karte 100b in Fig. 5 unterscheidet sich von der IC-Karte 100a in Fig. 1 dahingehend, daß ein EEPROM 5b einen eingebauten Taktgeber 50 aufweist. Demnach ist es für den EEPROM 5b nicht erforderlich, ein Operationssignal (EEPROM-Signal) zum Anfordern des externen Taktsignals zu erzeugen. Ehtsprechend der vorstehend angeführten Modifikation ist auch die Taktsteuerschaltung 8 in Fig. 5 in eine Taktsteuerschaltung 8a abgewandelt, die in einem Schaltbild in Fig. 6 gezeigt ist. Das heißt, die Bestimmung, ob die Eingabe des externen Taktsignals erlaubt oder gesperrt werden soll, wird entsprechend den Operationssignalen (UART-Signal und TIMER-Signal) von der UART 7a und dem Zeitgeber 3 sowie dem Ausgangssignal des Flip-Flops 104 durchgeführt. Das Erfordernis der Zufuhr des Taktsignals zu dem EEPROM 5b ist natürlich beseitigt.
Die Arbeitsweise dieses Ausführungsbeispiels ist grundlegend dem vorstehend beschriebenen Ausführungsbeispiel ähnlich und daher wird auf eine ausführliche Beschreibung verzichtet. Wenn bei diesem Ausführungsbeispiel die Zentraleinheit 1a, die UART 7a und der Zeitgeber 3 alle im Betrieb angehalten sind, nimmt das Ausgangssignal des Oder-Gatters 105 in Fig. 6 einen "L"-Pegel an, so daß die Eingabe des externen Taktsignals gesperrt und keine Taktsignale irgendwelchen Schaltungen zugeführt werden. Demnach läuft beispielsweise der Betrieb im Fall "3) Schreiben von Daten in den EEPROM", der bzgl. des Betriebs des vorstehenden Ausführungsbeiepiels beschrieben ist, bei diesem Ausführungsbeispiel wie folgt ab. Nach einer Anweisung für den EEPROM 5b zum Schreiben von Daten hält die Zentraleinheit 1a den Betrieb durch die Ausführung des STP-Befehls an. Diesem Anhalten folgend wird die Eingabe des externen Signals solange gesperrt, bis das EERDY- Signal einen "H"-Pegel annimmt.
Wie es vorstehend beschrieben ist, ist gemäß der IC-Karte der Erfindung eine Taktsteuerschaltung vorgesehen, die derart funktioniert, daß eine Eingabe eines Taktsignals extern der Karte selbst dann erlaubt wird, wenn die Zentraleinheit gestoppt ist, falls eine das externe Taktsignal für den Betrieb erfordernde Einrichtung in Betrieb ist, daß die kontinuierliche Eingabe des Taktsignals selbst dann erlaubt wird, nachdem die Zentraleinheit den Betrieb angehalten hat, falls eine das externe Taktsignal erfordernde Einrichtung immer noch in Betrieb ist, und daß die Eingabe des Taktsignals ohne Interven tion der Zentraleinheit gesperrt wird, wenn sich alle Einrichtungen in Zuständen befinden, in denen das Taktsignal nicht erforderlich ist. Infolgedessen können Vorteile dahingehend erhalten werden, daß die IC-Karte automatisch in einen Bereitschaftszustand ohne Intervention einer Software ver setzt werden kann, für den Betrieb der Zentraleinheit erforderliche Programme leichter entwickelt werden können und die der Zentraleinheit aufgebürdete Last bzgl. der Verarbeitung verringert werden kann.

Claims

1. IC-Karte mit

einer Datenverarbeitungseinrichtung (1a) zur Durchführung einer Datenverarbeitung,

einer nicht-flüchtigen Speichereinrichtung (4a) zur Speicherung von durch die Datenverarbeitungseinrichtung (1a) auszuführenden Programmen,

einer Taktsteuereinrichtung (8) zur Durchführung einer Eingabesteuerung eines Taktsignals extern der Karte,

einer Dateneingabe/-ausgabeeinrichtung (7a), die zum Starten auf die Erfassung eines zu dem Datenkopf addierten Startbits hin zur Durchführung einer Dateneingabe/- ausgabesteuerung zwischen der Karte (100a) und der Außenseite eingerichtet ist,

einer beschreibbaren nicht-flüchtigen Speichereinrichtung (5a; 5b) zur Speicherung verschiedener Daten,

einer Zeitgebereinrichtung (3) zum Zählen eingestellter Zeitintervalle und

einer Systembuseinrichtung (2a) zum miteinander Verbinden der jeweiligen Einrichtungen (7a, 1a, 4a, 5a, 8, 3), dadurch gekennzeichnet, daß

diejenigen der Dateneingabe/-ausgabeeinrichtung (7a), der beschreibbaren nicht-flüchtigen Speichereinrichtung (5ä) und der Zeitgebereinrichtung (3), die das externe Taktsignal für den Betrieb benötigen, zur Erzeugung von Operationssignalen unter der Steuerung der Datenverarbeitungseinrichtung (1a) eingerichtet sind, die anzeigen, daß die entsprechenden Einrichtungen in Betrieb sind und das Taktsignal benötigen, und die Taktsteuereinrichtung

einen Schaltsteuerabschnitt (104, 106 bis 111, 115) zur Durchführung einer Steuerung zum Erlauben oder Sperren der Zufuhr des externen Taktsignals (CLK) zu der Datenverarbei tungseinrichtung (1a) und

einen Takteingabesteuerabschnitt (101 bis 103, 105) aufweist, der entsprechend den Operationssignalen derart arbeitet, daß, wenn eine oder mehrere Einrichtungen der Zeitgebereinrichtung (3), der beschreibbaren nicht-flüchtigen Speichereinrichtung (5a) und der Dateneingabe/-ausgabeeinrichtung (7a) in Betrieb sind und das Taktsignal benötigen, die Eingabe und Zufuhr des externen Taktsignals zu der einen oder den mehreren Einrichtungen unabhängig davon erlaubt ist, ob das externe Taktsignal (CLK) der Datenverarbeitungseinrichtung (1a) zugeführt wird oder nicht.

2. IC-Karte nach Anspruch 1, dadurch gekennzeichnet, daß die Dateneingabe/-ausgabeeinrichtung (7a), die beschreibbare nicht-flüchtige Speichereinrichtung (4a) und die Zeitgebereinrichtung alle das externe Taktsignal für den Betrieb benötigen und zur Erzeugung der Operationssignale eingerichtet sind, die anzeigen, daß jede Einrichtung (7a, 4a, 3) in Betrieb ist und das Taktsignal benötigt.

3. IC-Karte nach Anspruch 1, dadurch gekennzeichnet, daß die beschreibbare nicht-flüchtige Speichereinrichtung (5b) ihren eigenen Taktgeber (50) aufweist, während die Dateneingabe/-ausgabeeinrichtung (7a) und die Zeitgebereinrichtung (3) beide das externe Taktsignal (CLK) für den Betrieb benötigen und zur Erzeugung jeweiliger Operationssignale eingerichtet sind, die anzeigen, daß diese Einrichtungen in Betrieb sind und das Taktsignal benötigen.

4. IC-Karte nach Anspruch 1, dadurch gekennzeichnet, daß die Dateneingabe/-ausgabeeinrichtung eine UART (7a) mit einem Schieberegister (71) aufweist und asynchron übertragen und empfangen kann, wobei die UART (7a) eine Eingangsdatenerfassungsschaltung (75) zur Erfassung des Startbits der Daten extern der Karte (100a) aufweist.

5. IC -Karte nach Anspruch 1, dadurch gekennzeichnet, daß

die Dateneingabe/-ausgabeeinrichtung (7a), die beschreibbare nicht-flüchtige Speichereinrichtung (5a) und die Zeitgebereinrichtung (3) alle zur Erzeugung verschiedener Operationsendesignale eingerichtet sind, die anzeigen, daß durch die Datenverarbeitungseinrichtung (1a) befohlene Operationen jeder Einrichtung beendet wurden, und

der Schaltsteuerabschnitt (104, 106 to 111, 115) ein Auswahlregister (115) zur Speicherung von durch die Datenverarbeitungs einrichtung (1a) eingestellten Startauswahlbedingungen und einen temporären Speicherabschnitt (104 und 106 bis 111) zum Erlauben oder Sperren der Zufuhr der Taktsignale, die für den Betrieb der Datenverarbeitungseinrichtung (1a) erforderlich sind, entsprechend Ausgangssignalen des Auswahlregisters (115) und den verschiedenen Operationsendesignalen aufweist,

wobei der Takteingabesteuerabschnitt (104, 106 bis 111, 115) entsprechend dem Betriebszustand des temporären Speicherabschnitts (104 und 106 bis 111) und den Operationssignalen derart arbeitet, daß, wenn eine oder mehrere der Einrichtungen in Betrieb sind und das Taktsignal benötigen, die Eingabe und Zufuhr des Taktsignals zu diesen Einrichtungen erlaubt ist, wobei die Zufuhr des Taktsignals zu der Datenverarbeitungseinrichtung (1a) über den temporären Speicherabschnitt (104 und 106 bis 111) gesteuert wird, und daß, wenn sich alle oder alle der mehreren Einrichtungen in Zuständen befinden, in denen das Taktsignal nicht erforderlich ist, die Eingabe des Taktsignals gesperrt ist.