DE3844033C2 - Speicherschaltung für ein Mikroprozessorsystem - Google Patents

Description

Die Erfindung betrifft eine Speicherschaltung für ein Mikroprozessorsystem gemäß dem Oberbegriff des Patentanspruches 1.

Seit einiger Zeit werden immer mehr sogenannte Chip-Karten, d. h. Kunststoffkarten mit einem oder mehreren IS-Chips zur Informationsspeicherung, verwendet, und zwar z. B. für die persönliche Identifizierung in Verbindung mit einem SB- Bankautomaten. Dabei sind insbesondere diejenigen Chip- Karten gefragt, die einen Mikroprozessor und einen PROM (programmierbaren Festspeicher) oder einen EEPROM aufwei­ sen, da in diese Chip-Karten nichtflüchtige Information einschreibbar ist, ohne daß der Speicher von den Schalt­ kreisen getrennt zu werden braucht. Die Einschreibgeschwin­ digkeit von Informationen in einen solchen Speicher kann dadurch erheblich gesteigert werden, daß seitenweises Ein­ schreiben angewandt wird, wobei eine Mehrzahl Bytes auf eine Seite, d. h. einen Block von Bytepositionen in der Speicherzellenanordnung, während eines Einschreibzyklus des Mikroprozessors eingeschrieben wird. Mit anderen Worten heißt dies, daß die Speicherzellenanordnung in Seiten mit jeweils einer gleichen Anzahl Bytes unterteilt ist, wobei jedes Byte z. B. 8 Bits hat.

Das konventionelle seitenweise Einschreiben von Information in einen PROM wird wie folgt durchgeführt. Zuerst wird in der sogenannten externen Einschreiboperation eine Folge der Datenbytes, die einer Seite der Speicherzellenanordnung entsprechen, in einem Datenhaltekreis im PROM zwischenge­ speichert. Nachdem die Zwischenspeicherung sämtlicher Datenbytes entsprechend einer Seite beendet ist, wird die sogenannte interne Einschreiboperation durchgeführt. Dabei werden die Datenbytes aus dem Datenhaltekreis in Byteposi­ tionen übertragen, die entsprechende Adressen in einer Seite der Speicherzellenanordnung haben.

Bekannte Verfahren zur Umschaltung von der externen zur internen Einschreiboperation beim Einschreiben von Information in einen PROM können grob wie folgt unterteilt werden. Beim ersten Verfahren wird eine Folge von konsekutiven Datenbytes 1-N im Datenhaltespeicher des PROM während eines vorbestimmten unveränderlichen Zeitintervalls Tewc von dem Zeitpunkt, zu dem das Zwischenspeichern des ersten Bytes (Byte 1) der Folge beginnt (Fig. 1), zwischen­ gespeichert. Nach Ablauf des Zeitintervalls Tewc schaltet der PROM automatisch von der externen zur internen Ein­ schreiboperation um, wodurch ein Einschreibzyklus beendet wird, der aus einem externen und einem internen Einschreib­ zyklus Tewc und Tiwc besteht. Bei dem zweiten Verfahren wird in bezug auf das Zeitintervall Tewc, während dem die Datenbytes in dem Datenhaltekreis zwischengespeichert wer­ den, ein Höchstwert bzw. eine Obergrenze Tewc max vorge­ geben, und wenn das Zeitintervall Tewc die vorgegebene Obergrenze Tewc max überschreitet, schaltet der PROM auto­ matisch von der externen zur internen Einschreiboperation um.

Die vorstehend erläuterten konventionellen Vorrichtungen weisen folgende Nachteile auf. Wenn eine Operation durch­ geführt wird, die ein Einschreiben von Information sein soll, aber tatsächlich das falsche Einschreiben fehlerhaf­ ter oder irrtümlicher Information in einen PROM ist, der eine Seiteneinschreibfunktion hat, was z. B. aufgrund eines fehlerhaften Kontakts zwischen dem Ein/Ausgabekreis und dem Terminal des SB-Bankautomaten, einer Fehlfunktion der CPU oder eines unkontrollierten Ablaufs eines Programms in der CPU geschehen kann, werden die im Datenhaltekreis zwischen­ gespeicherten Informationen automatisch in die interne Speicherzellenanordnung eingeschrieben.

Aus Electronic Design, 18. August 1983, Seite 189-192, 194 und 196, Electronics, 18. Dezember 1986, Seite 59-62 und dem IEEE Journal of Solid-State Circuits, Vol. SC-21, No. 5, Oktober 1986, S. 852-860 sind Speicherschaltungen basierend auf einer Speicherzellenanordnung in Form eines EEPROMs bekannt, welche unterteilte Speicherbereichsabschnitte auf­ weisen. Derartige EEPROMs sind über eine Schreibsteuerung seitenweise beschreibbar und können daher besonders vorteil­ haft als Speicher für Chip-Karten verwendet werden. Proble­ matisch ist jedoch ein u. U. möglich werdendes fehlerhaftes Beschreiben bei einer Datenübernahme von außen, da die Durchführung interner Kontrolloperationen zugunsten maximaler Schreibgeschwindigkeit reduziert ist.

Aus der US-PS 4,535,404 ist eine Anordnung einer Vielzahl von Terminals einschließlich zugehöriger Bedieneinheiten bekannt, die über einen, ggf. räumlich entfernten Host-Computer be­ trieben werden. Der dort gezeigte Host-Computer kommuniziert über einen Display-Controller mit den Terminals. Zur lokalen Speicherung von Daten sind gemäß US-PS 4,535,404 Winchester- oder Floppy-Disk-Laufwerke vorgesehen, die über einen Disk- Controller betrieben werden. Der Disk-Controller fragt einen in einer peripheren Interface-Logik des Display-Controllers vorhandenen Dual-Port-RAM hinsichtlich neuer Befehle und zum Aktualisieren der Daten ab. Die Übertragung von Daten zwischen dem Display-Controller und dem Disk-Controller soll effektiv und mit wenig Programmschritten mittels einer ein­ fachen Interface-Logik erfolgen. Die Interface-Logik dient demnach dem Austausch bzw. dem Transfer aller Daten oder von Programmschritten bzw. Befehlen zwischen dem Display-Con­ troller und dem Disk-Controller.

Das periphere Interface im Display-Controller wird durch Nutzung von vorhandenen Speicheradressen adressiert, wodurch beliebige Speicheradressen am Adreßbus dekodiert und Ein/Aus­ gabeoperationen veranlaßt werden können, mit dem Ergebnis, daß eine schnelle Datenübertragung erfolgen kann. Gleichzei­ tig erzeugt dort eine Interface-Control-Logik ein Strobe- Signal, wenn der Datentransfer von einem Transceiver zum RAM des Display-Controllers beginnt. Eine im Display-Controller angeordnete Control-Logik leitet ein Bestätigungssignal ab, wenn der Datentransfer beendet ist, und führt dieses Signal zur Interface-Control-Logik.

Die Zeitdauer des Datentransfers wird mittels eines Watch- Dog-Timers überwacht derart, daß wenn ein Datenübertragungs­ ende nicht bis zum Ablauf einer vorgegebenen Zeit signali­ siert wird, der CPU ein Interrupt-Signal aufprägbar ist, wodurch die CPU in einen Wartezustand gerät. Es kann demnach mittels des Watch-Dog-Timers geprüft werden, ob ein Daten­ transfer in einer bestimmten Zeit beendet wurde, jedoch sind die bis dahin übertragenen Daten bereits in den Speichern abgelegt. Eine Übertragung einer derartigen Anordnung auf EEPROM-Speicherzellen ist nicht ohne weiteres möglich, da bei letztgenannten Speichern ein Löschen nur mit einem zusätz­ lichen Programmschritt und unter Aktivierung einer höheren Spannung möglich ist. Bei RAM-Speichern, wie in der US-PS 4,535,404 gezeigt, kann bereits durch ein einfaches Abschal­ ten der Versorgungsspannung bzw. Refresh-Verzicht ein unge­ wünschter Dateninhalt entfernt werden.

Darüber hinaus überwacht der Watch-Dog-Timer Signale, die einerseits von der Interface-Control-Logik des Disk-Control­ lers und andererseits von der Control-Logik des Display- Controllers über den Host-Computer bereitgestellt werden. Es wird also nach beendeter Datenübernahme, z. B. in den RAM über die Control-Logik, ein quasi-Datenübernahme-Bestätigungs­ signal abgeleitet. Ein derartiges Signal steht jedoch nicht bei allen Anwendungsfällen zur Verfügung.

Es ist daher Aufgabe der Erfindung, eine Speicherschaltung für ein Mikroprozessorsystem oder ein Mikrocomputersystem mit einer Speicherzellenanordnung in Form eines EEPROMs anzuge­ ben, die es gestattet, das Einschreiben fehlerhafter Daten trotz eines ansonsten automatisch ablaufenden internen Abspeicherns zu verhindern, ohne daß externe Signale, z. B. in Form eines Bestätigungsprotokolls bereitgestellt werden müssen.

Die Lösung der Aufgabe der Erfindung erfolgt mit einem Gegenstand gemäß dem Patentanspruch 1, wobei die Unteran­ sprüche mindestens zweckmäßige Ausgestaltungen und Weiter­ bildungen umfassen.

Der Grundgedanke der Erfindung besteht demgemäß darin, mittels an sich bekannter Zeitzählmittel ohne externe Daten­ übernahme-Bestätigungssignale ein Abbruchkriterium hin­ sichtlich des Schreibens zu definieren, wobei ein Eingriff in den Programmablauf der CPU vermieden wird.

Die Erfindung soll anhand eines Ausführungsbeispieles unter Zuhilfenahme von Figuren näher erläutert werden, es zeigen:

Fig. 1 ein Ablaufdiagramm, das die Signalverläufe zeigt, die in konventionellen Mikroprozessor­ systemen mit einem eine Seiteneinschreibfunk­ tion aufweisenden PROM auftreten;

Fig. 2 das Blockschaltbild der Auslegung eines Mikro­ prozessorsystems nach einem Ausführungsbeispiel;

Fig. 3 ein Blockschaltbild, das die Einzelheiten des im Mikroprozessorsystem von Fig. 2 enthaltenen EEPROM zeigt;

Fig. 4 ein Ablaufdiagramm, das die Signalverläufe zeigt, die in dem Mikroprozessorsystem von Fig. 2 auftreten;

Fig. 5 ein Funktionsschaltbild einer Implementierung der in dem EEPROM von Fig. 3 enthaltenen ex­ ternen Einschreibsteuerschaltung; und

Fig. 6 ein Ablaufdiagramm, das die Signalverläufe zeigt, die bei einer weiteren Ausführungsform anwendbar sind.

Ein erstes Ausführungsbeispiel wird unter Bezugnahme auf die Fig. 2-5 erläutert.

Fig. 2 zeigt die Auslegung eines Mikroprozessorsystems, das aus einer integrierten Schaltung besteht, die in eine Kunstharzkarte eingebettet ist, die etwa als tragbares Speichermedium für die persönliche Identifizierung in Ver­ bindung mit einem SB-Bankautomaten dient. Das ganze System kann als ein IS-Chip ausgebildet sein.

Der Hauptspeicher des Systems umfaßt einen EEPROM 1, der einen Schaltkreis zur Vermeidung einer Fehleinschreibung von Information gemäß der Erfindung enthält, der noch näher erläutert wird; ferner einen RAM 2 mit einer Vielzahl Bytes, wobei jedes Byte aus 8 Bits besteht; und einen ROM 3 mit einer Vielzahl Bytes.

Die CPU bzw. Zentraleinheit des Systems umfaßt: eine ALU bzw. Arithmetik-Logik-Einheit 4, die parallele 8-Bit- Rechen- und -logikoperationen durchführt; einen Akkumulator 5, d. h. ein spezielles Register für die Durchführung der Additionsoperation und Speicherung des Resultats derselben; zwei Indexregister X und Y, die mit 6 bezeichnet sind, zur Speicherung von Bits, die für die Adreßmodifikation von Befehlen im indizierten Adressenmodus verwendet werden; ein Prozessorstatusregister 7 zur Speicherung der Resultate einer Rechen-Logik-Operation, d. h. der Bits, die Übertrag, Null, negativ etc. einer Operation bezeichnen; einen High- bzw. H- und einen Low- bzw. L-Programmzähler 8, die jeweils aus einem 8-Bit-Register bestehen und gemeinsam die Stelle des nächsten auszuführenden Befehls im Programm bezeichnen; einen Stapelzeiger 9, der auf die Adresse der obersten Information in einem Stapel (einem LIFO-Speicherbereich, also einer Gruppe aufeinanderfolgender Stellen in einem Hauptspeicher, in dem nach dem LIFO-Prinzip Daten gespei­ chert bzw. aus dem Daten entnommen werden) zeigt; einen Zeitgeber 11, der Taktsignale in der CPU liefert; einen Voruntersetzer 10 für den Zeitgeber; ein Befehlsregister 12 zur Speicherung der Adresse des aktuellen Befehls; und einen Befehlsentschlüßler (Dekodierer) 13 zur Entschlüsselung des im Befehlsregister 12 gespeicherten aktuellen Befehls sowie zur Ausgabe von Steuersignalen wie Lese/Schreibsignalen R/.

Das Mikroprozessorsystem umfaßt ferner einen Taktkreis 14 und einen UART (universellen asynchronen Empfänger/Sender) 15, der zwischen die Ein/Ausgabe bzw. E/A und den Adreßbus 19 und den Datenbus 20 geschaltet ist und die Umsetzung der Seriell-Parallel- bzw. der Parallel-Seriell-Übertragung von Adreß- und Datenbits bewerkstelligt. Der Adreßbus 19 ist ein Einzelrichtungsbus für 16 parallele Bits, der 16 paral­ lele Adreßbits von der CPU zum Hauptspeicher oder zum UART 15 des Systems überträgt; der Datenbus 20 ist ein Zweirich­ tungsbus für 8 parallele Bits, der 8 parallele Datenbits und Operationscodes von der CPU zum Speicher und zum UART sowie vom Speicher und vom UART 15 zur CPU überträgt.

Die in Fig. 2 gezeigte Schaltung ist mit Ausnahme des EEPROM 1, der noch im einzelnen erläutert wird, konven­ tionell.

Fig. 3 zeigt die Einzelheiten des EEPROM 1 von Fig. 2. Der zentrale Teil des EEPROM 1 umfaßt eine EEPROM-Speicherzel­ lenanordnung 21 aus nichtflüchtigen Speicherzellen, in die neue Information elektrisch einschreibbar ist, z. B. durch Anlegen einer von einem Hochspannungserzeuger 28 erzeugten Hochspannung. Die Speicherzellenanordnung 21, die für sich bekannt ist, ist in eine Mehrzahl von M Seiten unterteilt, wobei jede Seite aus der gleichen Anzahl von N Bytes be­ steht. Das Byte besteht bei diesem Mikroprozessorsystem aus 8 Bits, wie bereits gesagt wurde. Jede Bytestelle in der Speicherzellenanordnung 21 hat eine aus m + n Bits beste­ hende Adresse; die ersten m Bits bezeichnen die Seite, in der das Byte liegt, und die übrigen n Bits bezeichnen die Stelle innerhalb der Seite. Somit sind die Zahlen M und N gleich der m-ten bzw. n-ten Potenz von 2: M = 2^m, N = 2ⁿ.

Die parallel auf dem Adreßbus 19 übertragenen 16 Adreßbits werden von einem ersten Adreßentschlüßler (Dekodierer) Halteglied 24 in m Bits entschlüsselt, die die Seite in der Speicherzellen­ anordnung 21 bezeichnen, und die erhaltenen m Bits werden darin aufgenommen, um dann an die Speicherzellenanordnung 21 ausgegeben zu werden. Das zweite Adreßentschlüßler (Dekodierer) Hal­ teglied 25 dagegen erzeugt n Bits, die die Stelle auf der Seite bezeichnen, nachdem es die 16 Adreßbits vom Adreßbus 19 empfangen hat; die so erhaltenen n Bits werden darin aufgenommen, um dann an den Datenhalter/Leseverstärker 27 ausgegeben zu werden. Somit ist die Summe m + n der Zahlen m und n kleiner als die Anzahl von 16 Bits des Adreßbus 19. Der Datenhalter/Leseverstärker 27 umfaßt zusätzlich zu einem Leseverstärker, der die Datenbitsignale verstärkt, Register zur Speicherung eines Bytesatzes entsprechend einer Seite in der Speicherzellenanordnung 21. Wenn somit ein seitenweises Einschreiben in den EEPROM 1 stattfindet, kann eine Folge von n Bytes, die auf dem Datenbus 20 über­ tragen wird, im Datenhalter/Leseverstärker 27 zwischenge­ speichert werden, bevor sie daraus zur Speicherzellenan­ ordnung 21 übertragen wird, wobei jedes in der Folge von n Bytes vorhandene Byte an einer Stelle gespeichert wird, die durch das Ausgangssignal des zweiten Adreßentschlüßler/Hal­ teglieds 25 bezeichnet ist.

Das seitenweise Einschreiben ist in externe und interne Einschreiboperationen unterteilt, die von der externen Ein­ schreibsteuerung 22 bzw. der internen Einschreibsteuerung 23 gesteuert werden. Der Einschreibvorgang wird aufgrund der Befehle und Steuersignale von der CPU durchgeführt. Der Befehlshaltekreis 26 des EEPROM 1 hat seine eigene Adresse, und wenn die CPU des Systems einen Befehl an den EEPROM 1 durch den Datenbus 20 mit einem Satz zugehöriger Adreßbits des Halteglieds 26 durch den Adreßbus 19 ausgibt, inter­ pretiert der Befehlshaltekreis 26 den Befehl und gibt ein entsprechendes Signal an die externe Einschreibsteuerung 22.

Die externe Einschreiboperation in den EEPROM 1 wird wie folgt durchgeführt.

Fig. 4 zeigt Signalverläufe, die in der Schaltung von Fig. 3 in einer Betriebsart der externen Einschreiboperation auftreten. Das Lese/Schreibsignal R/W, das von der Steu­ ereinheit in der CPU des Systems an die externe Einschreib­ steuerung 22 ausgegeben wird, hat Rechteckwellenform mit einer unveränderlichen Dauer T1, wobei der L-Pegel des Si­ gnals R/ den Einschreibperioden entspricht, wie ganz oben in Fig. 4 zu sehen ist. Die Datenbytes 1-N, die in Fig. 4 zuunterst schematisch durch eine Folge von N Recht­ ecken dargestellt sind, von denen jedes 8 parallele Bits repräsentiert, werden nacheinander durch den Datenbus 20 von einer externen Vorrichtung zum Datenhalter/Leseverstär­ ker 27 übertragen. Eine Folge aus N Gruppen Adreßbits, die schematisch in Form einer Folge von Rechtecken in der Mitte von Fig. 4 dargestellt ist, wird durch den Adreßbus 19 von einer externen Vorrichtung zum ersten und zweiten Adreßent­ schlüßler/Halteglied 24 und 25 übertragen, wobei jede Grup­ pe der Adreßbits aus 16 parallelen Bits besteht, die die Speicherstelle eines zugehörigen Datenbytes bezeichnen.

Bei einem externen Einschreibvorgang im Seitenmodus in den EEPROM nach Fig. 3 unter Anwendung der Signale nach Fig. 4 wird die externe Schreibsteuerung 22 zuerst aufgrund eines Befehls von der CPU aktiviert, wobei dieser Befehl von dem Befehlshalteglied 26 interpretiert und dann der externen Schreibsteuerung 22 zugeführt wird. Wenn dann der erste L-Pegel des Lese/Schreibsignals R/ an der externen Schreibsteuerung 22 ankommt, die bereits durch das genannte Befehlssignal von dem Befehlshalteglied 26 aktiviert ist, gibt die externe Schreibsteuerung 22 ein externes Schreib­ steuersignal EXT-BUSY an den Datenhalter/Leseverstärker 27 aus. Aufgrund des Signals EXT-BUSY speichert der Datenhal­ ter/Leseverstärker 27 die Datenbytes 1-N in den Zeitinter­ vallen, in denen das eingegebene Lese/Schreibsignal R/ den L-Pegel hat, wobei die Stellen der Datenbytes darin durch die vom zweiten Adreßentschlüßler/Halteglied 25 zuge­ führten Bits bestimmt sind. Somit wird jedes Datenbyte im Datenhalter/Leseverstärker 27 an einer Stelle zwischenge­ speichert, die durch eine Adreßbitgruppe bezeichnet ist, die im selben L-Pegelintervall des Lese/Schreibsignals R/ wie das Datenbyte auftritt.

Bei einer Normaloperation folgt ein interner Schreibzyklus Tiwc auf den externen Schreibzyklus Tewc, wenn die Bytes 1-N, die in einer Seite der Speicherzellenanordnung 21 zu speichern sind, im Datenhalter/Leseverstärker 27 zwischen­ gespeichert sind und ein Einschreibbefehl WR-CMD von der CPU an das Befehlshalteglied 26 am Ende des externen Schreibzyklus Tewc ausgegeben wird, wie im untersten Si­ gnalverlauf von Fig. 4 gezeigt ist. Aufgrund des dem Signal WR-CMD entsprechenden Befehlssignals vom Befehlshalteglied 26 gibt die externe Schreibsteuerung 22 ein internes Schreibsteuersignal INT-BUSY an die interne Schreibsteue­ rung 23 aus. Infolgedessen aktiviert die interne Schreib­ steuerung 23 die Speicherzellenanordnung 21, so daß die im Datenhalter/Leseverstärker 27 zwischengespeicherten Bytes 1-N in die Seiten übertragen werden, die von den vom ersten Adreßentschlüßler/Halteglied 24 zugeführten Bits bezeichnet sind, wobei die Stellen der Bytes in der Seite durch deren Stellen im Datenhalter/Leseverstärker 27 bestimmt sind. Damit ist ein vollständiger Einschreibzyklus Twc, bestehend aus dem externen Schreibzyklus Tewc und dem internen Schreibzyklus Tiwc, beendet. Einschreibzyklen Twc werden wiederholt, um eine Anzahl Bytes zu speichern, die nicht in einer einzigen Seite der Speicherzellenanordnung 21 aufge­ nommen werden können. Im übrigen zeigt das Bereit/Besetzt­ signal R/B, das von der externen Schreibsteuerung 22 an die CPU etc. ausgegeben wird, an, ob im EEPROM eine Ein­ schreiboperation (umfassend die interne sowie die externe Schreiboperation) durchgeführt wird.

Die externe Schreibsteuerung 22 umfaßt ein Element, um das interne Schreibsteuersignal INT-BUSY zu unterdrücken, wenn die zur Beendigung des externen Schreib­ zyklus Tewc benötigte Zeit einen vorgegebenen Festwert überschreitet. Dabei wird das Signal INT-BUSY von der ex­ ternen Schreibsteuerung 22 unterdrückt, wenn die Zeit, die seit dem Beginn des externen Schreibzyklus Tewc bis zu dem Zeitpunkt, zu dem die Übertragung sämtlicher Bytes 1-N, die in einer einzigen Seite der Speicherzellenanordnung 21 zu speichern sind, beendet ist, einen vorbestimmte feste Höchstzeit überschreitet. So enthält die externe Schreib­ steuerung 22 einen Zähler, der zu Beginn des externen Schreibzyklus Tewc mit der Zählung der Anzahl der ihm zuge­ führten Taktimpulse Φ beginnt. Wenn die Anzahl Taktim­ pulse Φ während des Zeitraums, in dem eine externe Schreiboperation durchgeführt wird, eine vorbestimmte Ober­ grenze überschreitet, wird die Ausgabe des internen Schreibsteuersignals INT-BUSY an die interne Schreibsteue­ rung 23 unterdrückt, wodurch die Übertragung der im Daten­ halter/Leseverstärker 27 befindlichen Bytes in die Spei­ cherzellenanordnung 21 verhindert wird.

Fig. 5 zeigt eine Implementierung der externen Schreibsteu­ erung 22 von Fig. 4. Die Schaltung von Fig. 5 hat einen ersten Schaltungsteil A zur Bestimmung der Zeit, die seit dem Beginn des externen Schreibzyklus Tewc abgelaufen ist, und einen zweiten Schaltungsteil B, der das externe Schreibsteuersignal EXT-BUSY ausgibt. Der zweite Schal­ tungsteil B reduziert das Signal EXT-BUSY auf den L-Pegel (logisch 0), um die externe Schreiboperation zu unterbre­ chen, wenn der erste Schaltungsteil A ein Überlaufsignal ausgibt. Wenn das Signal EXT-BUSY auf den L-Pegel reduziert wird, wird die Erzeugung des internen Schreibsteuersignals INT-BUSY unterdrückt, wie noch erläutert wird. In dem Logikkreis von Fig. 5 entspricht der H-Pegel von Signalen logisch 1, und der L-Pegel entspricht logisch 0.

Der zweite Schaltungsteil B der externen Schreibsteuerung hat ein ODER-Glied 101, dem ein internes Schreibansteuer­ signal CMD-SEL und ein Speicheransteuersignal MEM-SEL von außerhalb der externen Schreibsteuerung 22, d. h. vom Be­ fehlshalteglied 26, zugeführt werden. Das interne Schreib­ ansteuersignal CMD-SEL und das Speicheransteuersignal MEM-SEL werden vom Befehlshalteglied 26 aufgrund der Befeh­ le geliefert, die von der CPU zu den Zeitpunkten ausgegeben werden, zu denen die interne und die externe Schreibopera­ tion gestartet werden sollen. Ein UND-Glied 102, dem das Ausgangssignal des ODER-Glieds 101 und der Umkehrwert des Lese/Schreibsignals R/W zugeführt werden, gibt ein Im­ pulssignal W aus:

W = (CMD-SEL + MEM-SEL) · R/ (1).

Daher ist das Impulssignal W ein Signal, das ausgegeben wird, d. h. den H-Pegel annimmt, wenn entweder eine externe oder eine interne Schreiboperation gestartet werden soll, d. h. wenn entweder MEM-SEL oder CMD-SEL in das ODER-Glied 101 eingegeben wird und das Lese/Schreibsignal R/ den L-Pegel hat. Der zweite Schaltungsteil B umfaßt ferner ein R-S-Flipflop 104, das das externe Schreibsteuersignal EXT-BUSY ausgibt. Der Rücksetzeingang R und der Setzeingang S des Flipflops 104 sind durch eine Kombination aus einem UND-Glied 110 und einem ODER-Glied 111 sowie durch ein UND-Glied 103 gebildet, denen die Signale INT-BUSY, OVERFLOW (das vom Zeitgeber/Zähler 106 des ersten Schal­ tungsteils A ausgegeben wird, wie noch erläutert wird), W und R/ zugeführt werden, wie Fig. 5 zeigt, und zwar wie folgt:

(R-Eingang) = INT-BUSY + (OVERFLOW · ) (2)

und

(S-Eingang) = R/B · W (3).

Ferner bildet das NOR-Glied 105 des zweiten Schaltungsteils B das Bereit/Besetztsignal R/ aus den Signalen EXT-BUSY und INT-BUSY:

R/B = EXT-BUSY + INT-BUSY (4).

Der erste Schaltungsteil A der externen Schreibsteuerung hat ein UND-Glied 109 und einen Zeitgeber/Zähler 106 mit einem Eingang T, der mit dem Ausgang des UND-Glieds 109 verbunden ist. An das UND-Glied 109 wird das Signal EXT-BUSY und das Taktimpulssignal Φ geführt, und am Aus­ gang treten Taktimpulse Φ während der Zeit auf, in der das Signal EXT-BUSY den H-Pegel hat. Somit ergibt sich der Eingang T des Zeitgebers/Zählers 106 wie folgt:

(T-Eingang) = EXT-BUSY · Φ (5).

Der Zeitgeber/Zähler 106 zählt die Anzahl Taktimpulse Φ, die vom UND-Glied 109 geliefert werden, und gibt ein Über­ laufsignal OVERFLOW aus, wenn der Zählwert eine vorbestimm­ te unveränderliche Zahl übersteigt. Der Rücksetzeingang R des Zeitgeber/Zählers 106 besteht aus einem UND-Glied 108 und einem ODER-Glied 107, denen die Signale R/, W und EXT-BUSY (vgl. Fig. 5) zugeführt werden:

(R-Eingang) = R/B + (W · EXT/BUSY) (6).

Das interne Schreibsteuersignal INT-BUSY wird von einem RS-Flipflop 116 ausgegeben. Der Setzeingang S des Flipflops 116 ist mit dem Ausgang eines UND-Glieds 115 gekoppelt, das zwei Eingänge EXT-BUSY und WR-CMD hat. Somit erhält man den Setzeingang S des Flipflops 116 wie folgt:

(S-Eingang) = EXT-BUSY · WR-CMD (7)

wobei das Signal WR-CMD vom Befehlshalteglied 26 aufgrund eines Einschreibbefehls von der CPU ausgegeben wird. Der Rücksetzeingang des Flipflops 116 wird durch ein Schreiben- Beendet-Signal WR-COMPLETE gebildet, das von der internen Schreibsteuerung 23 ausgegeben wird, wenn der interne Ein­ schreibvorgang, d. h. die Übertragung des Inhalts des Datenhalter/Leseverstärkers 27 in eine Seite der Speicher­ zellenanordnung 21, beendet ist.

Die Funktionsweise der Logikschaltung von Fig. 5 ist wie folgt.

Wenn weder eine externe noch eine interne Einschreibopera­ tion durchgeführt wird, haben das externe und das interne Schreibsteuersignal EXT-BUSY und INT-BUSY den L-Pegel. Damit haben diese Signale EXT-BUSY und INT-BUSY den L-Pegel im Ausgangszustand, in dem die CPU das Einschreiben von Information in den EEPROM von Fig. 3 initiiert. Infolge­ dessen hat das Bereit/Besetzt-Signal R/, das vom ODER-Glied 105 entsprechend der Gleichung (4) gebildet wird, im Anfangszustand den H-Pegel (logisch 1).

In der ersten Phase des externen Schreibvorgangs gibt das UND-Glied 102 in folgender Weise ein Impulssignal W aus. Das Speicheransteuersignal MEM-SEL, das dem zweiten Eingang des ODER-Glieds 101 zugeführt ist, nimmt den Hochpegel H an, so daß der Ausgang des ODER-Glieds den H-Pegel annimmt. Wenn somit der erste Niedrigpegel L des Lese/Schreibsignals R/ auftritt, nimmt das Ausgangssignal W des UND-Glieds 102, das durch die Gleichung (1) gegeben ist, den H-Pegel an und kehrt auf den L-Pegel zurück, wenn das Lese/Schreib­ signal R/ den H-Pegel annimmt.

Aufgrund der Erzeugung des Impulssignals W wird vom Flip­ flop 104 in folgender Weise ein externes Schreibsteuersi­ gnal EXT-BUSY ausgegeben. Der erste Eingang des UND-Glieds 103 erhält das Bereit/Besetztsignal R/, das in dieser Anfangsphase, wie erwähnt, den H-Pegel hat. Ferner erhält der zweite Eingang des UND-Glieds 103 das Impulssignal W, das den H-Pegel hat. Damit nimmt das Ausgangssignal des UND-Glieds 103, das durch Gleichung (3) gegeben ist, den H-Pegel an, so daß das Flipflop 104 gesetzt wird. Damit nimmt der Q-Ausgang des Flipflops 104, d. h. das Signal EXT-BUSY, den H-Pegel an. Dann wird das Ausgangssignal des NOR-Glieds 105, also das Bereit/Besetztsignal R/ ent­ sprechend der Gleichung (4), auf den L-Pegel reduziert.

Der Inhalt des Zeitgeber/Zählers 106 ist Null, bevor der Einschreibvorgang beginnt, weil der H-Pegel des Bereit/Be­ setztsignals R/, auf dem dieses Signal vor Beginn des Einschreibvorgangs bleibt, den Zeitgeber/Zähler 106 ent­ sprechend der Gleichung (6) rücksetzt. Wenn das externe Schreibsteuersignal EXT-BUSY vom Flipflop 104 in dieser Anfangsphase ausgegeben wird, beginnt das UND-Glied 109 die Lieferung der Taktsignale Φ an den T-Eingang des Zeitge­ ber/Zählers 106 entsprechend der Gleichung (5). Infolge­ dessen beginnt der Zeitgeber/Zähler 106 mit der Zählung der Taktimpulse Φ und gibt ein Überlaufsignal OVERFLOW aus, wenn die Anzahl der gezählten Taktimpulse Φ einen vorbe­ stimmten unveränderlichen Höchstwert übersteigt.

Wenn der externe Schreibvorgang normal abläuft, folgt auf ihn der interne Schreibvorgang. Dabei werden ein internes Schreibansteuersignal CMD-SEL und ein Schreibbefehlssignal WR-CMD den Eingängen des ODER-Glieds 101 bzw. des UND- Glieds 115 zugeführt, wenn die Zwischenspeicherung der Datenbytes 1-N in den Datenhalter/Leseverstärker 27 beendet ist. Infolgedessen wird das Impulssignal W am UND-Glied 102 bei dem ersten L-Pegel des Lese/Schreibsignals R/ ent­ sprechend der Gleichung (1) ausgegeben, und das Flipflop 116 wird entsprechend der Gleichung (7) gesetzt. Somit wird der Zeitgeber/Zähler 106 aufgrund der Erzeugung des Impuls­ signals W entsprechend der Gleichung (6) rückgesetzt, und das Flipflop 116 gibt das interne Schreibsteuersignal INT-BUSY aus. Somit wird der interne Einschreibvorgang durch die interne Schreibsteuerung 23 gestartet. Gleich­ zeitig wird das Flipflop 104 durch das Signal INT-BUSY entsprechend der Gleichung (2) rückgesetzt, und das Signal EXT-BUSY nimmt wieder den L-Pegel an. Damit hört der vom UND-Glied 109 ausgegebene Taktimpuls entsprechend der Glei­ chung (5) auf, und die Zählung der Taktimpulse durch den Zeitgeber/Zähler 106 wird während des internen Schreibvor­ gangs gestoppt.

Wenn der vorstehend beschriebene interne Schreibvorgang beendet ist, wird dem Rücksetzeingang R des Flipflops 116 das Schreiben-Beendet-Signal WR-COMPLETE zugeführt, und das Signal INT-BUSY nimmt wieder den L-Pegel an. Damit steigt das Bereit/Besetztsignal R/ auf den b-Pegel entsprechend der Gleichung (4), wodurch der gesamte Einschreibzyklus Twc beendet ist.

Wenn der externe Einschreibvorgang nicht normal ist, gibt der Zeitgeber/Zähler 106 ein Überlaufsignal OVERFLOW aus, bevor die Signale CMD-SEL und WR-CMD an die Glieder 101 und 115 gelegt werden. In einem solchen Fall wird durch die Bildung des H-Pegels des Überlaufsignals OVERFLOW das Flip­ flop 104 entsprechend der Gleichung (2) rückgesetzt, so daß das externe Schreibsteuersignal EXT-BUSY wieder den L-Pegel annimmt. Damit unterdrückt der L-Pegel des Signals EXT-BUSY die Erzeugung des internen Schreibsteuersignals INT-BUSY entsprechend der Gleichung (7). Dabei wird das Signal INT-BUSY nicht vom Flipflop 116 ausgegeben, und zwar auch dann nicht, wenn das Signal WR-CMD an das UND-Glied 115 geführt wird, und die Übertragung der fehlerhaften Daten­ bytes aus dem Datenhalter/Leseverstärker 27 zur Speicher­ zellenanordnung 21 wird verhindert. Wenn das Signal EXT-BUSY wieder den L-Pegel annimmt, steigt das Bereit/Be­ setztsignal R/ auf den H-Pegel entsprechend der Glei­ chung (4), so daß der Zeitgeber/Zähler 106 rückgesetzt wird. Damit kehrt der EEPROM 1 in seinen Ausgangszustand zurück und ist bereit zum Empfang von Daten, um sie in die Speicherzellenanordnung 21 einzuschreiben.

Bei der ersten vorstehend erläuterten Ausführungsform wird der Schreibbefehl WR-CMD von der CPU am Ende jedes externen Einschreibzyklus Tewc geliefert, wie Fig. 4 zeigt. Es ist aber auch möglich, den Schreibbefehl WR-CMD zu Beginn jedes externen Einschreibzyklus zu liefern, bevor die Datenbytes 1-N in der externen Einschreiboperation zwischengespeichert werden, wie Fig. 6 zeigt. Ferner ist es möglich, die Zu­ führung des Schreibbefehls wegzulassen, indem die Anzahl Bytes, die in jedem externen Einschreibzyklus zwischenzu­ speichern sind, voreingestellt wird.

Claims (5)

1. Speicherschaltung für ein Mikroprozessorsystem bzw. ein Mi­ krocomputersystem, welches an ein System zur Verarbeitung von Daten ankoppelbar ist, insbesondere für eine Chip-Karte, umfas­ end:
eine CPU (4-13);
eine Speicherzellenanordnung in Form eines EEPROMs (2-1), die in mehrere Speicherbereichsabschnitte mit jeweils einer vorbestimm­ ten Anzahl Bytes unterteilt ist;
einen Datenhaltekreis (27), der die vorbestimmte Anzahl Bytes, die in einem Abschnitt der Speicherzellenanordnung (21) einzu­ schreiben sind, zwischenspeichert;
einen Datenbus (20), der Datenbytes zum Datenhaltekreis (27) überträgt;
Datenhaltekreis-Aktivierungsmittel (22, 25, 26) zur Aktivierung des Datenhaltekreises (27) aufgrund eines Signals von der CPU (4-13), so daß eine auf dem Datenbus (20) übertragene Folge der vorbestimmten Anzahl Bytes in dem Datenhaltekreis (27) zwischen­ gespeichert wird;
eine interne Schreibsteuerung (23) zur Übertragung der im Daten­ haltekreis (27) zwischengespeicherten Bytes in einen der Ab­ schnitte der Speicherzellenanordnung (21);
sowie Zeitzählmittel (106, 109) gekennzeichnet durch
die Bestimmung einer Zeitdauer mit den Zeitzählmitteln (106, 109), die seit einem Zeitpunkt, zu dem die Zwischenspeicherung einer Folge der vorbestimmten Anzahl Bytes in den Datenhalte­ kreis (27) initiiert wurde, abgelaufen ist, wobei die Zeitzähl­ mittel (106, 109) einen Signalgeber aufweisen, der ein Ausgangs­ signal liefert, wenn die von den Zeitzählmitteln (106, 109) ge­ messene Zeitdauer einen vorbestimmten, unveränderlichen Höchst­ wert übersteigt; und
Unterdrückungsmittel (110, 111, 104, 115, 116) zur Unterdrückung der internen Schreibsteuerung aufgrund des Ausgangssignals des Signalgebers, so daß eine Byteübertragung aus dem Datenhalte­ kreis (27) in einen Abschnitt der Speicherzellenanordnung (21) verhindert wird, wobei die Datenhaltekreis-Aktivierungsmittel (22, 25, 26) Mittel zum Sperren des Datenhaltekreises (110, 11, 104) aufgrund des Ausgangssignals des Signalgebers aufweisen, so daß die Zwischenspeicherung einer auf den Datenbus (20) übertra­ genen Bytefolge gestoppt und eine Übernahme von Bytes aus dem Datenhaltekreis (27) in die Speicherzellenanordnung (21) verhin­ dert wird.

2. Speicherschaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Datenhaltekreis-Aktivierungsmittel ein internes Schreibaktivierungssignal-Glied 116) aufweisen, das ein in­ ternes Schreibaktivierungssignal aufgrund eines Befehles der CPU (4-13) ausgibt, daß die interne Schreibsteuerung (23) aufgrund dieses internen Schreibakti­ vierungssignals aktivierbar ist und daß die internen Schreib­ unterdrückungsmittel Mittel zur Unterdrückung einer Erzeugung des internen Schreibaktivierungssignals durch das interne Schreibaktivierungssignal-Glied und des vom Signalgeber gebil­ deten Ausgangssignals aufweisen.

3. Speicherschaltung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Zeitzählmittel einen Taktimpulsgeber (109), einen Zähler (106), der eine von dem Taktimpulsgeber erzeugte Anzahl Taktimpulse zählt, und Mittel zur Zuführung der Taktimpulse vom Taktimpulsgeber zum Zähler während einer Zeit, in der Da­ tenbytes im Datenhaltekreis (27) zwischengespeichert werden, umfassen.

4. Speicherschaltung nach einem der vorhergehenden Ansprüche, gekennzeichnet durch
einen Adreßbus (19), der die einer Adresse einer Bytestelle der Speicherzellenanordnung (21) entsprechenden Bits über­ trägt;
einen ersten Adreßdekodierer (24), der die auf dem Adreß­ bus (19) übertragenen Bits in einer Adresse eines Abschnitts der Speicherzellenanordnung (21) entschlüsselt; und
einen zweiten Adreßdekodierer (25), der die auf dem Adreß­ bus (19) übertragenen Bits in einer Adresse eines Datenbytes in einem Abschnitt der Speicherzellenanordnung entschlüsselt,
wobei die interne Schreibsteuerung (23) die in dem Datenhalte­ kreis (27) zwischengespeicherten Bytes in einen von einem Aus­ gangssignal des ersten Adreßdekodierers (24) bezeichneten Abschnitt der Speicherzellenanordnung überträgt und der Daten­ haltekreis (27) jedes Byte einer Folge der vorbestimmten Anzahl Bytes an einer von einem Ausgangssignal des zweiten Adreßdekodierers (25) bezeichneten Stelle zwischenspeichert.

5. Speicherschaltung nach einem der vorhergehenden Ansprüche, gekennzeichnet durch einen Befehlshaltekreis (26) zur Zwischenspeicherung eines auf dem Datenbus (20) von der CPU übertragenen Befehls.