AT389951B

AT389951B - Datenuebertragungseinrichtung

Info

Publication number: AT389951B
Application number: AT0320282A
Authority: AT
Original assignee: Sony Corp
Priority date: 1981-08-24
Filing date: 1982-08-24
Publication date: 1990-02-26
Also published as: CA1186803A; GB2106675B; GB2106675A; AU552610B2; ATA320282A; FR2511790A1; JPH0429102B2; FR2511790B1; JPS5833770A; DE3231445A1; NL8203312A; US4607328A; AU8727182A

Description

Nr. 389951

Die Erfindung betrifft eine Datenübertragungseinrichtung zur parallelen Übertragung einer vorbestimmten Anzahl von Datenbits zwischen zumindest einer externen Speichereinrichtung und einem Mikrocomputer, welcher eine Zentraleinheit und einen Hauptspeicher aufweist, mit einer Externspeicher-Steuereinrichtung, welche zwischen den Mikrocomputer und die externe Speichereinrichtung geschaltet ist und den Datenfluß dazwischen ermöglicht, wobei die Externspeicher-Steuereinrichtung zumindest ein erstes "Keine Daten"-Signal erzeugt, und mit einem Datenbus, welcher zwischen die Externspeicher-Steuereinrichtung und den Mikrocomputer geschaltet ist und eine der vorbestimmten Anzahl von Datenbits entsprechende Mehrzahl von Datenleitungen auf weist, über welche die Datenbits übertragbar sind.

Im allgemeinen laufen Datenübertragungsvorgänge in Mikrocomputer-Systemen zwischen einem externen Speicher, beispielsweise einem "Floppy Disc", und einem Hauptspeicher einer Mikrocomputer-Anordnung verhältnismäßig langsam ab und binden die zentrale Verarbeitungseinheit CPU für lange Zeitabschnitte.

Es ist daher bei Benutzung eines "Floppy Disc"-Systems im Zusammenhang mit einer Mikrocomputer-Anordnung wünschenswert, die Daten schnell zwischen einer "Floppy Disc"-Steuereinrichtung des betreffenden "Floppy Disc"-Systems und dem Hauptspeicher der Mikrocomputer-Anordnung zu übertragen. Um eine derartige schnelle Übertragung zu erreichen, werden herkömmlicherweise sogenannte Speicherdirektzugriffssteuerungen (DMA) benutzt, um direkte Übertragungsvorgänge für Daten zwischen der "Floppy Disc"-Steuereinrichtung und dem Hauptspeicher der Mikrocomputer-Anordnung auszuführen, ohne dabei üb» die zentrale Verarbeitungseinheit CPU zu gehen und ohne Instruktionen einzuholen, die von der zentralen Verarbeitungseinheit CPU benötigt werden. In anderen Worten ausgedrückt heißt dies, daß die gesamte Datenübertragung durch die Hardware der Speicherdirektzugriffssteuerung DMA durchgeführt wird. Daraus ergibt sich, daß die Datenübertragung mittels der DMA eine verhältnismäßig komplexe Schaltungstechnik benötigt, wodurch das gesamte System verhältnismäßig groß und teuer wird.

Aufgabe der Erfindung ist es, eine Datenübertragungseinrichtung zu schaffen, die die zuvor beschriebenen Schwierigkeiten, die sich durch Einrichtungen gemäß dem Stand der Technik ergeben, vermeidet. Die Datenübertragungseinrichtung sollte eine schnelle Übertragung von Daten zwischen einer "Floppy Disc"· Steuereinrichtung eines "Floppy Disc"-Systems und dem Hauptspeicher einer Mikrocomputer-Anordnung ohne Verwendung einer Speicherdirektzugriffssteuerung DMA ermöglichen. Weiters sollen Zustandssignale der "Floppy Disc"-Steuereinrichtung eines "Floppy Disc"-Systems über Datenleitungen zu einer zentralen Verarbeitungseinheit CPU einer Mikrocomputer-Anordnung hin übertragen werden, um eine schnelle Datenübertragung zwischen der "Floppy Disc"-Steuereinrichtung und dem Hauptspeicher der Mikrocomputer-Anordnung ohne Benutzung einer Speicherdirektzugriffssteuerung DMA zu ermöglichen.

Diese Aufgabe wird erfindungsgemäß dadurch gelöst, daß die externe Speichereinrichtung ein Diskettenlaufwerk ist, daß die Externspeicher-Steuereinrichtung eine Diskettenlaufwerk-Steuereinrichtung aufweist, welche zwischen das Diskettenlaufwerk und den Hauptspeicher und die Zentraleinheit des Mikrocomputers geschaltet ist, daß eine Torschaltung die Datenbits in beide Richtungen zwischen dem Hauptspeicher, der Zentraleinheit des Mikrocomputers und der Diskettenlaufwerk-Steuereinrichtung über die Datenleitungen des Datenbus durchschaltet und das zumindest eine erste "Keine Daten"-Signal über mindestens eine entsprechende Datenleitung der Datenleitungen zum Mikrocomputer durchschaltet, daß die Zentraleinheit beim Empfang des zumindest einen "Keine Daten"-Signals zumindest ein zweites "Keine Daten"-Signal erzeugt, und daß eine Torsteuerschaltung mit der Zentraleinheit und der Torschaltung verbunden ist und unter Steuerung durch das zweite "Keine Daten"-Signal die Torschaltung abwechselnd aktiviert, sodaß diese das zumindest eine "Keine Daten"-Signal über die entsprechende Datenleitung zum Mikrocomputer durchschaltet und die Datenbus über alle Datenleitungen zwischen dem Mikrocomputer und der Diskettenlaufwerk-Steuereinrichtung durchschallet

Die oben genannten und weitere Aufgaben, Merkmale und Vorteile der Erfindung werden aus der im folgenden anhand der Figuren gegebenen, ins einzelne gehenden Beschreibung eines verdeutlichenden Ausfiihrungsbcispicls für die vorliegende Erfindung ersichtlich.

Fig. 1 zeigt ein Blockschaltbild für eine Datenübertragungseinrichtung gemäß einem Ausführungsbc ispiel für die vorliegende Erfindung.

Fig. 2 zeigt ein mehr ins einzelne gehendes Blockschaltbild eines Teils der Einrichtung gemäß Fig. 1.

In Fig. 1 ist eine Vielzahl von "Floppy Disc" - Treiberschaltungen (A-D) zum Speichern von Daten vorgesehen. Die "Floppy Disc" - Treiberschaltungen (A-D) werden durch eine "Floppy Disc" - Steuereinrichtung (2) über eine "Floppy Disc" - Treiberschnittstelle (4) gesteuert Die "Floppy Disc" - Steuereinrichtung (2) ist allgemein als ein LSI-Chip ausgebildet. Beispielsweise kann ein MB8876-Chip von der Firma Fujisu oder ein gleichwertiges IC-Chip für die "Floppy Disc" - Steuereinrichtung (2) verwendet werden. Die "Floppy Disc" -Steuereinrichtung (2) erzeugt zahlreiche Signale für die Datenverwaltung und die "Floppy Disc" -Treibersteuerung und außerdem eine Zustandsinformation, die ins einzelne gehend im folgenden erläutert wird. Die "Floppy Disc" - Treiberschnittstelle (4) trennt Daten und Taktsignale voneinander und decodiert Treiber- und Seitenauswahlsignale.

Die "Floppy Disc" - Steuereinrichtung (2) ist mit einem Hilfscomputer oder einer Mikrocomputer-Einrichtung (6) über eine Mikrocomputer- oder Hilfscomputer-Schnittstelle (8) sowie über einen Datenbus (10), einen Adreßbus (12) und einen Steuerbus (14) verbunden. Der Datenbus (10) ist mit einer zentralen -2-

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Verarbeitungseinheit CPU (16) verbunden, und ein Hauptspeicher (18), beispielsweise ein Speicher mit wahlfreiem Zugriff (RAM), der Mikrocomputer-Einrichtung (6) ist ebenfalls mit dem Datenbus (10) verbunden. Als zentrale Verarbeitungseinheit CPU (16) kann beispielsweise eine Z80A-CPU von der Firma Zilog, Inc. verwendet werden. Im allgemeinen steuert die CPU (16) die "Floppy Disc" - Steuereinrichtung (2) entsprechend gegebenen Befehlen, wie später im einzelnen erläutert wird.

Es wird nun eine ins einzelne gehende Beschreibung eines Teils der Einrichtung gemäß Fig. 1 anhand von Fig. 2 gegeben. Ins einzelne gehend ist festzustellen, daß die Mikrocomputer-Einrichtung (6) mit der Hilfscomputer-Schnittstelle (8) über den Datenbus (10), der aus Datenleitungen (Dq - P7) besteht, den

Adreßbus (12) und den Steuerbus (14), welcher aus einer Speicherschreibleitung (WR), einer I/O-Anforderungsleitung (IORQ), einer Speicherleseleitung (RD), einer Taktleitung (CLK) und einer Rücksetzleitung (RES) besteht, verbunden ist. Die I/O-Anforderungsleitung (IORQ) nimmt einen niedrigen Pegel an, um anzuzeigen, daß das untere Byte (AQ-Ay) des Adreßbus (12) eine gültige 1/O-Zugangsadresse für einen I/O-Lese- oder -Schreibvorgang hält. Die Speicherlese- und Speicherschreibleitungen (RD) und (WR) sind ebenfalls aktiv, wenn sie einen niedrigen Pegel haben. Die Speicherleseleitung (RD) zeigt an, daß die Mikrocomputer-Einrichtung wünscht. Daten aus dem Speicher oder aus einer I/O-Einrichtung zu lesen, während die Speicherschreibleitung (WR) anzeigt, daß der Datenbus Daten hält, die unter einer Speicheradresse abgespeichert werden sollen. Das Signal aus der Speicherschreibleitung (WR) aus der Mikrocomputer-Einrichtung (6) wird an einen Eingang eines ODER-Gliedes (20) mit zwei Eingängen der Hilfscomputer-Schnittstelle (8) geliefert, wobei der andere Eingang dieses ODER-Gliedes mit dem Signal von der I/O-Anforderungsleitung (IORQ) versorgt wird. Das ODER-Glied (20) liefert seinerseits ein Schreibbereitschaftssignal (WE) an einen gleichnamigen Schreibbereitschaftseingang (WE) der "Floppy Disc" -Steuereinrichtung (2), welches Signal als ein Abtastimpuls benutzt wird, wenn Daten in interne Register der "Floppy Disc" - Steuereinrichtung (2) eingeschrieben werden. Auf die gleiche Art wird das Signal von der Speicherleseleitung (RD) einem Eingang eines weiteren ODER-Gliedes (22) der Hilfscomputer-Schnittstelle (8) zugeführt, wobei der andere Eingang dieses ODER-Gliedes mit dem Signal von der I/O-Anforderungsleitung (IORQ) versorgt wird, wodurch dieses ODER-Glied seinerseits ein Lesebereitschaftssignal (RE) an einen gleichnamigen Lesebereitschaftseingang (ftE) der "Floppy Disc" - Steuereinrichtung (2) liefert, was außerdem als ein Abtastimpuls benutzt wird, wenn Daten aus den internen Registern der "Floppy Disc" - Steuereinrichtung (2) ausgelesen werden. Auf diese Weise werden die Bereitschaftssignale (RE) und (WE) der "Floppy Disc" -Steuereinrichtung (2) zum Steuern des Auslesens und Einschreibens von Daten mit Bezug auf die "Floppy Disc" - Treiberschaltungen (A-D) zugeführt. Die restlichen Signale von der Taktleitung (CLK) und der Rücksetzleitung (RE§) werden direkt über die Hilfscomputer-Schnittstelle (8) sowohl an die "Floppy Disc" - Steuereinrichtung (2) als auch die "Floppy Disc" - Treiberschnittstelle (4) geliefert.

Die Hilfscomputer-Schnittstelle (8) enthält außerdem eine bidirektionale invertierende Pufferschaltung (24), die zwischen die Datenleitungen (Dq - Dy) des Datenbus (10) und Datenzugriffsleitungen (DALO - t>At7) der "Floppy Disc" - Steuereinrichtung zum Durchschalten der Daten zwischen der Mikrocomputer-Einrichtung (6) und der "Floppy Disc" - Steuereinrichtung (2) geschaltet sind. In dieser Hinsicht enthält die bidirektionale invertierende Pufferschaltung (24) eine Torschaltungseingangsklemme (G) zum Bereitschalten der bidirektionalen invertierenden Pufferschaltung (24), um durch diese Daten in Abhängigkeit von einem Torsignal durchschalten zu können, das der Torschaltungseingangsklemme (G) zugeführt wird, und eine Richtungssteuerungsklemme (DIR) zum Steuern der Richtung der Durchschaltung von Daten zwischen der Mikrocomputer-Einrichtung (6) und der "Floppy Disc" - Steuereinrichtung (2) in Abhängigkeit von dem Lesebereitschaftsignal (RE) von dem Ausgang des weiteren ODER-Gliedes (22). Das Torsignal, das der Torschaltungseingangsklemme (G) zugeführt wird, wird in Abhängigkeit von Befehls- oder Steuersignalen aus der CPU (16) der Mikrocomputer-Einrichtung (6) erzeugt. Es ist ersichtlich, daß die MB8876 - "Floppy Disc" -Steuereinrichtung eine negative Logik verwendet. Dementsprechend ist die Pufferschaltung eine solche des invertierenden Typs. Ein "Hochzieh" - Widerstand (26) ist ebenfalls zwischen eine Stromquelle (+B) und jede der Datenleitungen, die die Datenzugriffsleitungen (DALO - DAL7) der "Floppy Disc" - Steuereinrichtung (2) mit der bidirektionalen invertierenden Pufferschaltung (24) verbinden, geschattet

Um die "Floppy Disc" - Steuereinrichtung (2) beispielsweise mit der MB8876 - "Floppy Disc" -Steuereinrichtung von der Firma Fujitsu zu steuern, ist letztere mit I/O-Zugangsadressen (30H-34H) der Mikrocomputer-Einrichtung (6) belegt, wobei die "Floppy Disc" - Steuereinrichtung (2) eine Vielzahl von Registern entsprechend den vergebenen I/O-Zugangsadressen (30H-34H) enthält. Im einzelnen enthält die "Floppy Disc" Steuereinrichtung (2) ein Befehlsregister (CR) entsprechend der I/O-Zugangsadresse (30H), welches Befehlsregister während der Schreibbetriebsweise benutzt wird, um Befehle für die Treibereinheitensteuerung zu setzen.

Ein Zustandsregister (STR) der "Floppy Disc" - Steuereinrichtung (2) korrespondiert ebenfalls mit der I/O-Zugangsadresse (30H), und das Auslesen von Information aus dem Zustandsregister (STR) während des Lesebetriebszustandes hängt von dem eingeschriebenen Befehl aus dem Befehlsregister ab.

Die "Floppy Disc" - Steuereinrichtung (2) enthält außerdem ein Spurenregister (TR), das mit der I/O-Zugangsadresse (31H) korrespondiert. Dieses Register wird dazu benutzt, die Nummer der Spur zu speichern, -3-

Nr. 389951 auf der der Magnetkopf positioniert ist Es ist ersichtlich, daß jedes "Floppy Disc" in eine Vielzahl von Sektoren aufgeteilt ist. Dementsprechend speichert ein Sektonregister (SCR) der "Floppy Disc" - Steuereinrichtung (2), das mit der 1/O-Zugangsadresse (32H) korrespondiert, die Nummer des Sektors, aus dem mittels eines Befehls ausgelesen oder in den eingeschrieben werden soll. Ein Datenregister (DR), das mit der 1/O-Zugangsadresse (33H) korrespondiert, ist ebenfalls vorgesehen, um Daten während eines Auslesevorgangs oder eines Einschreibvorgangs zu speichern. Wenn ein Auswahlbefehl initiiert wird, der dazu dient, den Magnetkopf zu einer speziellen Spur hin zu bewegen und dadurch diese Spur auszusuchen, wird die spezielle Spumummer ebenfalls in dem Datenregister (DR) gespeichert

Mit Bezug auf die 1/O-Zugangsadresse (34H) ist ein Treiber-/Seitenauswahlregister zum Schalten der "Floppy Disc" - Treiberschaltungen und zum Auswählen der Seite der "Floppy Disc" in der betreffenden geschalteten "Floppy Disc1'- Treiberschaltung, mit der aufgezeichnet und wiedergegeben werden soll, vorgesehen. Außerdem ist ein IRQ/DRQ-Zustandsregister mit Bezug auf die I/O-Zugangsadresse (34H) vorgesehen, das ein Interrupt-Anforderungszustandssignal (IRQ) und ein Daten-Anforderungszustandssignal (DRQ) speichert. Insbesondere ist das Zustandssignal (IRQ) ein Einbit-Signal, das auf "1" gesetzt wird, wenn eine Befehlsausführung vervollständigt oder beendet ist, und das auf "0" zurückgesetzt wird, wenn das Zustandsregister (STR) ausgelesen wird oder ein anderer Befehl eingeschrieben wird. Ein Zustandssignal (DRQ) ist lediglich die invertierte Form des DRQ-Kennzeichnungssignals, das in dem Zustandsregister (STR) gespeichert ist. Insbesondere dann, wenn das Daten-Anforderungszustandssignal (DRQ) auf "0" gesetzt wird ((DRQ) ist auf "Γ gesetzt), wird eine Daten-Schreib-/Lese-Operation angefordert, und das Signal (DRQ) oder das Kennzeichnungssignal (flag) wird auf "1" zurückgesetzt, wenn die Daten eingeschrieben oder ausgelesen worden sind. Das IRQ/DRQ-Zustandsregister enthält 8 Bits, wobei dem Interrupt-Anforderungszustandssignal das am meisten signifikante Bit (MSB), d. h. die Bitposition 7, und dem Daten-Anforderungszustandssignal (DRQ) das nächstsignifikante Bit, d. h. die Bitposition 6, zugewiesen ist. Es sei angemerkt, daß dann, wenn der Bit-Zustand der Signale (IRQ) und (DRQ) geprüft wird, die verbleibenden Bits des IRQ/SSQ-Zustandsregisters stets auf "0" gesetzt werden.

Zusätzlich werden der "Floppy Disc" - Steuereinrichtung (2) zahlreiche Signale aus der Mikrocomputer-Einrichtung (6) über den Adreßbus (12) zugeführt, wobei die Adreßbits (Aq und Aj) der "Floppy Disc" -

Steuereinrichtung (2) als Registerauswahlsignale angeboten werden, die zum Adressieren eines internen Registers aus der Gesamtheit des Befehlsregisters (CR), des Zustandsregisters (STR), des Spurenregisters (TR), des Sektorregisters (SCR) und des Datenregisters (DR) der "Floppy Disc" - Steuereinrichtung (2) benutzt werden. Die Signale von dem Adreßbus (12) werden einem Decoder (28) der Mikrocomputer-Schnittstelle (8) zugeführt, der seinerseits Steuersignale erzeugt, beispielsweise ein Chip-Bereitschaftssignal (CE), das mit den Zugangsadressen (30H-33H) korrespondiert, wobei das Chip-Bereitschaftssignal (CE) einem Chip-Auswahleingang (CS) der "Floppy Disc" - Steuereinrichtung (2) als ein Chip-Auswahlsignal (CS) zugeführt wird. Wennn das Chip-Auswahlsignal CS = "0" ist, wird die "Floppy Disc" - Steuereinrichtung (2) ausgewählt, und die Datenzugriffsleitungen (DAL0 - ÜXE7) werden bereitgeschaltet, um eine Datenübertragung zwischen der "Floppy Disc" - Steuereinrichtung (2) und der Mikrocomputer-Einrichtung (6) zu gestatten. Wenn beispielsweise die Adreßbits (Ay - Aq) 00110000, 00110001,00110010 und 00110011 sind, welche mit den Zugangsadressen (30H-33H) korrespondieren, wird das Chip-Bereitschaftssignal (CE) zu "(Γ, und es wird zu allen anderen Zeitpunkten zu "1". Andererseits werden dann, wenn das Chip-Auswahlsignal CS = "Γ ist, keine Daten zwischen der Mikrocomputer-Einrichtung (6) und der "Floppy Disc" - Steuereinrichtung (2) übertragen, da sich die Datenzugriffsleitungen (DALÖ DAL7) zu dieser Zeit in einem "schwebenden” Zustand befinden. Das Chip-Bereitschaftssignal (CE) wird ebenfalls über einen Inverter (29) an einen Eingang eines NOR-Gliedes (30) mit zwei Eingängen geliefert, das seinerseits ein Torsignal an die Torschaltungseingangsklemme (G) der bidirektionalen invertierenden Pufferschaltung (24) liefert, um eine Datenübertragung zwischen der Mikrocomputer-Einrichtung (6) und der "Floppy Disc" - Steuereinrichtung (2) zu gestatten. Es ist ersichtlich, daß dann, wenn CE = "0" ist, der Inverter (29) ein Signal "Γ an das NOR-Glied (30) liefert, das seinerseits immer ein Signal ”0" an die Torschaltungseingangsklemme (G) liefert, um die Pufferschaltung (24) in die Lage zu versetzen, die Datensignale zu invertieren und zwischen den Datenzugriffsleitungen (DALÖ - £)AL7) und den Datenleitungen (Dq - Dy) des Datenbus (10) durchzuschalten. Die Richtung der Übertragung wird, wie dies zuvor beschrieben wurde, durch das Lesebereitschaftssignal (RE) gesteuert, das der Richtungssteuerungsklemme (DIR) der bidirektionalen invertierenden Pufferschaltung (24) angeboten wird.

Entsprechend der vorliegenden Erfindung werden Daten schnell zwischen der "Floppy Disc" -Steuereinrichtung (2) und der Mikrocomputer-Einrichtung (6) ohne Verwendung einer DMA-Steuereinrichtung durch Test- oder Prüfzustandssignale (IRQ) und (DRQ), die in einem IRQ/DRQ-Zustandsregister gespeichert sind, übertragen, wobei diese Zustandssignale der CPU (16) von der "Floppy Disc" - Steuereinrichtung (2) über den Datenbus (10) zugeführt werden. Im einzelnen wird das Signal (IRQ) von der "Floppy Disc" -Steuereinrichtung (2) an einen Eingang einer Torschaltung (34) über einen Inverter (32) geliefert, und das Signal (DRQ) wird aus der "Floppy Disc" - Steuerung (2) direkt an den Eingang einer weiteren Torschaltung (36) geliefert. Die Ausgänge der beiden Torschaltungen (34) u. (36) sind mit den Leitungen verbunden, die die Datenzugriffsleitung (ÖAL7) bzw. (DAL6) mit der bidirektionalen invertierenden Pufferschaltung (24) -4-

Nr. 389951 verbinden. Eine Spannungsquelle (+B) liefert ein Signal hohen Pegels "1" an die Leitungen, die die "Floppy Disc" - Steuereinrichtung (2) mit den Eingängen des Inverters (32) und der weiteren Torschaltung (36) über "Hochzieh" - Widerstände (38) verbinden. Es ist ersichtlich, daß die Torschaltungen (34) u. (36) dann, wenn sie bereitgeschaltet sind, Signale (IRQ) und (DRQ) an die bidirektionale invertierende Pufferschaltung (24) über die Leitungen liefern, die die Datenzugriffsleitung (DAL7) bzw. (t)AL6) mit der bidirektionalen invertierenden Pufferschaltung (24) verbinden. Wie aus dem folgenden ersichtlich wird, ist, wenn die Signale (IRQ) und (DRQ) an die bidirektionale invertierende Pufferschaltung (24) geliefert werden, CS = "1", so daß die Datenzugriffsleitungen (DAL0 - DAL7) in einem "schwebenden” Zustand gehalten werden, in dem keine Daten von ihnen geliefert werden. Zusätzlich liefern die "Hochzieh"- Widerstände (26) ein Signal mit dem hohen logischen Pegel "1" an die bidirektionale invertierende Pufferschaltung (24) über die Leitungen, die die Datenzugriffsleitungen (DAL0 · DAL5) mit der bidirektionalen invertierenden Pufferschaltung (24) verbinden. Die bidirektionale invertierende Pufferschaltung (24) invertiert ihrerseits die Signale, die ihr zugeführt werden, um so die Zustandssignale (IRQ) und (DRQ) über die Datenleitung (Dy bzw. D^) und Bits mit dem niedrigen logischen Pegel "0" über die verbleibenden Datenleitungen des Datenbus (10) während eines Prüfvorgangs zu übertragen.

Um die Torschaltungen (34) und (36) der Hilfscomputer-Schnittstelle (8) zu steuern, ist außerdem eine Torschaltungs-Steueranordnung in der Hilfscomputer-Schnittstelle (8) vorgesehen. Wie in Fig. 2 gezeigt, wird ein Steuersignal durch den Decoder (28) korrespondierend mit der Adresse (34H) bereitgestellt. Wenn beispielsweise die Bits (Ay - Aq), die über den Adreßbus (12) angeboten werden das Byte 00110100 korrespondierend mit der Adresse (34H) bilden, erzeugt der Decoder (28) ein Signal ”1", das einem ODER-Glied (40), welches zwei Eingänge hat, über einen weiteren Inverter (42) zugeführt wird. Das Lesebereitschaftssignal (RE) aus dem ODER-Glied (22) wird dessen anderem Eingang zugeführt. Das ODER-Glied (40) liefert seinerseits Steuersignale an "niedrigaktive" Eingangsklemmen der Torschaltungen (34) und (36), um diese letzteren Schaltungen bereitzuschalten, damit sie die Zustandssignale (IRQ) und (DRQ) an die bidirektionale invertierende Pufferschaltung (24) äbgeben. Das Steuersignal aus dem Decoder (28), das mit der Adresse (34H) korrespondiert, wird ebenfalls direkt dem anderen Eingang des NOR-Gliedes (30) zugeführt. Auf diese Weise erzeugt das NOR-Glied (30) immer dann, wenn dieses Steuersignal "1" ist, ein Signal "0", das der Torschaltungseingangsklemme (G) zugeführt wird, um die Pufferschaltung (24) bereitzuschalten, um die Zustandssignale (IRQ) und (ÖRQ) zu invertieren und zu der CPU (16) über die Datenleitungen (Dy bzw. D^) durchzuschalten.

Die grundsätzliche Arbeitsweise der Datenübertragungseinrichtung gemäß der vorliegenden Erfindung besteht darin, daß die Zustandssignale (IRQ) und (DRQ) über die Datenleitung (Dy bzw. Dg) zu der CPU (16) zum

Prüfen derselben übertragen werden, um zu bestimmen, ob ein Datenbyte zwischen dem Datenregister (DR) der "Floppy Disc” - Steuereinrichtung (2) und der CPU (16) zu übertragen jst. Wie zuvor festgestellt, wird die Datenübertragung dann, wenn das Chip-Bereitschaftssignal CE (= CS) = "1" ist, unterdrückt, da die Datenzugriffsleitungen (DAL0 - DAL7) hochohmig oder in einem "schwebenden” Zustand gehalten werden. Dementsprechend werden keine Daten zwischen dem Datenregister (DR) und der Mikrocomputer-Einrichtung (6) übertragen. Indessen wird während der Zeit, zu der das Steuersignal aus dem Decoder (28), das mit der Adresse (34H) korrespondiert, gleich "1" ist, das Ausgangssignal des Inverters (42), das an das ODER-Glied (40) geliefert wird, auf einem niedrigen Pegel oder dem Binärwert "0” gehalten. Wenn die Mikrocomputer-Einrichtung (6) an die "Floppy Disc" - Steuereinrichtung (2) Befehlssignale für einen Lesevorgang liefert, hat das Lesebereitschaftsignal (RE) ebenfalls einen niedrigen Pegel, und dementsprechend werden die Torschaltungen (34) und (36) bereitgeschaltet. Auf diese Weise werden die Signale (IRQ) und (DRQ) mit den zuvor erwähnten Bits mit logischem Pegel "1" an die bidirektionale invertierende Pufferschaltung (24) geliefert. Zu dieser Zeit gibt das NOR - Glied (30) in Abhängikeit von dem Steuersignal, das mit der Zugangsadresse (34H) aus dem Decoder (28) korrespondiert, ein Signal mit dem logischen Pegel "0" an die Torschaltungseingangsklemme (5) der bidirektionalen invertierenden Pufferschaltung (24) ab, um die ihr zugeführten Zustandssignale zu invertieren und durchzuschalten. Dementsprechend werden die Zustandssignale (IRQ) und (DRQ) mit Bits des logischen Pegels "0" zu Prüfzwecken an die CPU (16) gelegt. __

Es ist ersichtlich, daß während der Lesebetriebsweise beispielsweise dann, wenn das Zustandssignal (DRQ) den logischen Pegel "0" hat, dies anzeigt, daß das Datenregister (DR) mit einem Byte von Daten gefüllt ist, das durch die Mikrocomputer-Einrichtung (6) ausgelesen werden soll. Außerdem zeigt während der Schreibbetriebsweise der logische Pegel "0" des Zustandssignals (DRQ) an, daß ein Byte von Daten in das Datenregister (DR) einzulesen ist Wenn eine dieser Bedingungen erfüllt ist und wenn das Zustandssignal (IRQ) anzeigt, daß der betreffende Vorgang nicht vollständig abgewickelt worden ist sendet die CPU (16) Befehlssignale an die "Floppy Disc" - Steuereinrichtung (2), so daß das Chip-Bereitschaftssignal CB (= CS) = "0” ist und das Steuersignal aus dem Decoder (28), das mit der Adresse (34H) korrespondiert, ungleich "1", d. h. "0" ist. Auf diese Weise gibt das ODER-Glied (40) ein Signal mit dem logischen Pegel "1" zur Sperrung der Torschaltungen (34) und (36) aus. Zur gleichen Zeit gibt der Decoder (28) ein Signal mit dem logischen Pegel "1" über den Inverter (29) an das NOR-Glied (30) ab, das seinerseits ein Signal mit dem -5- 10

Nr. 389951 logischen Pegel "0" an die Torschaltungseingangsklemme (G) der bidirektionalen invertierenden Pufferschaltung (24) abgibt. Da das Chip-Bereitschaftssignal CE (= CS) = "0" ist, werden die Datenzugriffsleitungen (DÄLÖ -DAL?) bereitgeschaltet, so daß ein Datenbyte durch die bidirektionale invertierende Pufferschaltung (24) zwischen dem Datenregister (DR) und der CPU (16) invertiert und durchgeschaltet wird. Im einzelnen heißt dies, daß während der Lesebetriebsweise beispielsweise das Datenbyte, das von der Pufferschaltung (24) durchgeschaltet wird, zu einem ersten Register der CPU (16) übertragen und wiederum von der CPU (16) zu einem bestimmten Speicherplatz in dem Hauptspeicher (18) zurückübertragen wird. Dann werden die Torschaltungen (34) und (36) und die Torschaltungseingangsklemme (G) wieder bereitgeschaltet, wenn das Signal (CE) zu seinem Pegel "1" zurückkehrt und das Steuersignal, das mit der Adresse (34H) korrespondiert, seinen Zustand "1" annimmt. Auf diese Weise werden die Zustandssignale wieder zu Prüfzwecken zu der CPU (16) übertragen. Die oben genannten Schritte setzen sich in der gleichen Weise fort, bis das Zustandssignal (IRQ) anzeigt, daß der Lesevorgang für beispielsweise einen Sektor beendet worden ist 15

Die im folgenden angegebenen Lese- und Schreibroutinen können zum Schreiben und Lesen von Daten im Zusammenhang mit einer "Floppy Disc" - Steuereinrichtung des Typs MB8876 und mit einer CPU des Typs Z80A von der CPU (16) verwendet werden. Es ist ersichtlich, daß nur die Leseroutine behandelt wird, sich die Schrcibroutine aber auf einfache Weise daraus ableiten läßt 20 25 30 35 40 45

Schreibroutine T-Zvlden STSCK: INB, (Q 12 JR Z, WCOMD 7(12) RETM 5(11) INB, (C) 12 JP NZ, STSCK 10 WCOMD: OUT (DDATA), A 11 INC DE 6 LD A, (DE) 7 INB, (Q 12 JP NZ, STSCK 10 JP (HL) 4 Leseroutine INSTS: INB, (Q 12 JR Z, RCOMD 7(12) RETM 5(11) INB, (Q 12 JP NZ, INSTS 10 RCOMD: INA, (DDATA) 11 LD (DE), A 7 INC DE 6 INB, (Q 12 JP NZ, INSTS 10 JP (HL) 4 50 55 Während des ersten Schrittes [IN B, (C)] der Leseroutine werden die Zustandssignale (IRQ) und (DRQ) über die Datenleitung (Dy bzw. Dg) zu dem B-Register der CPU des Typs Z80A übertragen, das danach diese Bits durch das S-Kennzeichnungsbit bzw. durch das Z-Kennzeichnungsbit mittels eines darin enthaltenen Prüfprogramms prüft. Im einzelnen gilt, daß dann, wenn das Zustandssignal DRQ = "Γ (DRQ = ”0") ist, das Z-Kennzeichnungsbit ebenfalls den Binärwert "1" hat. Wie zuvor festgestellt, zeigt dies an, daß das Datcmcgistcr (DR) mit einem Datenbyte, das durch die CPU (16) ausgelesen werden soll, gefüllt ist. Dementsprechend springt beim nächsten Schritt [JR Z, RCOMD] das Programm zu einer Lesebefehls-Subroutine (RCOMD). Andererseits ist dann, wenn DRQ = "0", d. h. wenn DRQ = "Γ ist, das Z-Kennzeichnungsbit gleich ”0", und das Programm setzt sich zu dem nächsten Schritt fori. In dem nächsten Schritt wird das Zustandssignal (IRQ) durch die Instruktion [RET M] mittels eines S-Kennzeichnungsbit-Programms geprüft Wennn das Zustandssignal (IRQ) = "Γ ist ist das S-Kennzeichnungsbit ebenfalls gleich "Γ, wodurch angezeigt wird, daß der Lesebefehl vollständig ausgeführt worden ist und das Programm zu der nächsten Adresse in dem Hauptprogramm zurückkehrt Wenn indessen DRQ = IRQ = ”0" ist werden die Zustandssignale (IRQ) und (DRQ) wieder in das B-Register der CPU des Typs Z80A durch die Instruktion PN B, (C)] eingeschrieben. Zu dieser Zeit wird nur das -6- 60

Nr. 389951 Z-Kennzeichnungsbit, das mit dem Zustandssignal (DRQ) korrespondiert, geprüft. Wennn das Z-Kennzeichnungsbit den Binärwert "0" hat (DRQ = ”0"), springt das Programm zurück zum Anfang der Leseroutine (INSTS), und es werden die oben genannten Schritte wiederholt, bis das Z-Kennzeichnungsbit gleich "1" wird, um das Programm zu der Lesebefehls-Subroutine (RCOMD) springen zu lassen. Wenn in dem letzten Schritt [JP NZ, INSTS] der (INSTS)-Subroutine bestimmt wird, daß das Zustandssignal DRQ = "1" ist, setzt sich das Programm zu der Lesebefehls-Subroutine (RCOMD) fort.

Es ist ersichtlich, daß nachdem die CPU (16) bestimmt, daß das Datenregister (DR) ein Datenbyte enthält, das auszulesen ist, die Torschaltungen (34) und (36) und die Torschaltungseingangsklemme (G) gesperrt werden, so daß ein Datenbyte von den Datenzugriffsleitungen (DALÖ - DAL7) durch die bidirektionale invertierende Pufferschaltung (24) gelesen wird. In der Lesebefehls-Subroutine (RCOMD) schaltet die CPU (16) die Torschaltungseingangsklemme (G) bereit und sperrt die Torschaltungen (34) und (36), um das Datenbyte durch die Pufferschaltung (24) in ihr Register (A) durch die Instruktion [IN A, (DDATA)] einzulesen. Die CPU (16) lädt dann die Daten, die in dem Register (A) gespeichert sind, in den Hauptspeicher (18) in einen Speicherplatz, der durch ein Registerpaar (DE) mittels einer Lade-Instruktion [LD (DE), A] bezeichnet ist und erhöht die Adressennummer, die in dem Registerpaar (DE) gespeichert ist, durch die Instruktion [INC-DE] um 1, um so den Speicherplatz des nächsten Datenbytes zu bezeichnen. _

Wie zuvor ausgeführt, werden dann, wenn die Torschaltungseingangsklemme (5) bereitgeschaltet wird, um das Datenbyte zu dem Register (A) der CPU zu übertragen, die Torschaltungen (34) und (36) gesperrt. Danach wird das Signal (ÜS) zu "1", und es wird das Steuersignal aus dem Decoder (28), das mit der Adresse (34H) korrespondiert, zu "1", so daß die Datenzugriffsleitungen (DAL0 - DALt) gesperrt werden. Außerdem werden die Torschaltungen (34) und (36) sowie die Torschaltungseingangsklemme (G) bereitgeschaltet, so daß die Zustandssignale (IRQ) und (DRQ) über die Pufferschaltung (24) übertragen und in das B-Register der CPU durch die Instruktion [IN B, (C)] eingelesen werden. Danach wird nur das Z-Kennzeichnungsbit geprüft. In anderen Worten ausgedrückt heißt dies, daß dann, wenn das Zustandssignal DRQ = "0" ist, dies anzeigt, daß das Datenregister (DR) kein Datenbyte enthält, das auszulesen ist. Dementsprechend springt das Programm an den Anfang der Leseroutine, d. h. zu der Subroutine (INSTS). Andererseits setzt sich das Programm dann, wenn das Zustandssignal DRQ = "1" ist, wodurch gekennzeichnet wird, daß das Datenregister (DR) ein auszulesendes Datenbyte enthält, zu dem nächsten Schritt fort, der das Programm zu einer Stelle springen läßt, die durch das (HL)-Registerpaar der Z80A-CPU gekennzeichnet ist, d. h. an die Stelle zum Starten der Befehls-Subroutine (RCOMD) zum Auslesen eines anderen Datenbytes.

Es ist ersichtlich, daß die vorliegende Erfindung deutliche Vorteile gegenüber zuvor bekannten Systemen bietet Beispielsweise besteht bei der vorliegenden Erfindung keine Forderung, ein interrupt-getriebenes System für die "Floppy Disc" - Steuereinrichtung (2) zum Auslesen der Zustandssignale (IRQ) und (DRQ) in die CPU (16) zum Ändern eines Interrupt-Registers darin zu verwenden. Es ist ersichtlich, daß ein derartiger Vorgang verhältnismäßig lang und äußerst langsam ist. Die vorliegende Erfindung überwindet diesen Nachteil durch ein direktes Einlesen der Zustandssignale (IRQ) und (DRQ) in das B-Register der CPU (16) für Prüfzwcckc über die Datenleitung (Dy bzw. Dg). Dementsprechend wird die Geschwindigkeit der Datenübertragung zwischen der "Floppy Disc" - Steuereinrichtung (2) und dem Hauptspeicher (18) stark vergrößert Zusätzlich besteht keine Notwendigkeit, eine DMA-Steuereinrichtung zu benutzen, die eine verhältnismäßig komplexe Schaltungstcchnik hat um eine derartig erhöhte Übertragungsgeschwindigkeit zu erzielen.

Beispielsweise beträgt bei vorbekannten Systemen die Datenübertragungsgeschwindigkcit für die Datenübertragung zwischen einer "Floppy Disc" - Steuereinrichtung eines 8-Zoll "Floppy Disc" - Systems mit verdoppelter Aufzeichnungsdichte und einer Mikrocomputer-Einrichtung angenähert 500 kBit/s. Dementsprechend wird ein Datenbyte in angenähert 16 ps übertragen. Indessen beträgt die Betriebszeit der "Floppy Disc" -Steuereinrichtung des Typs MB8876 11.5 ps für den Schreibbetrieb und 13.5 ps für den Lescbcincb. Als Ergebnis daraus muß die "Floppy Disc" - Steuereinrichtung jeweils auf die CPU warten. Indessen wird gemäß der vorliegenden Erfindung, wie dies zuvor beschrieben wurde, eine Zustandsprüfung dreimal innerhalb von elf Schritten für die Lese- und Schreibroutinen durchgeführt, d. h. im Zusammenhang mit dem Zustandssignal (DRQ). Als Ergebnis daraus und wegen der Zustandspriifung für das Zustandssignal (IRQ) wird ein Datenbyte innerhalb eines Maximums von 45 Zyklen aus dem Datenregister (DR) ausgelesen und in dem Hauptspeicher (18) gespeichert. Auf diese Weise tritt dann, wenn beispielsweise die Taktfrequenz der Z80A-CPU so ausgcwählt ist, daß sie zumindest 4 MHz beträgt, ein Zyklus in weniger als 250 ns auf. In diesem Zusammenhang wird für 45 Zyklen ein maximaler Datentransport eines Bytes in weniger als 11.25 ps durchgeführt, was kürzer als die 11.5 ps-Betriebszeitperiode für den Schreibvorgang der "Floppy Disc" - Steuereinrichtung und kürzer als die 13.5 ps-Betriebszeitperiode für den Lesevorgang der "Floppy Disc" - Steuereinrichtung ist, wodurch die Datenübertragung schnell und einfach durchgeführt werden kann.

Zusammenfassend ist folgendes festzustellen:

Allgemein müssen in Mikrocomputersystemen Datenübertragungsvorgänge zwischen einem externen Speicher, beispielsweise einem "Floppy Disc", und einem Hauptspeicher einer Mikrocomputer-Einrichtung durch die zentrale Verarbeitungseinheit (CPU) der Mikrocomputer-Einrichtung ablaufen, und daher müssen sie in die Software des Systems mit aufgenommen werden. Dies schließt normalerweise die Durchführung einer ins einzelne gehenden Instruktionsfolge zum Eingeben, Ausgeben und Verfolgen jedes Datenbytes in einem Block, -7-

Nr. 389951 der zu übertragen ist, ein, wodurch die Übertragung von Daten mit einem Byte je Zeitabschnitt erfolgt. Als Ergebnis daraus überträgt die CPU die Daten verhältnismäßig langsam, und die CPU wird für lange Zeitperioden dafür belegt gehalten.

Es ist daher, wenn ein "Floppy Disc" - System zusammen mit einer Mikrocomputer-Einrichtung benutzt wird, wünschenswert, die Daten schnell zwischen der "Floppy Disc" - Steuereinrichtung des "Floppy Disc" -Systems und dem Hauptspeicher der Mikrocomputer-Einrichtung zu übertragen. Um eine derartig schnelle Übertragung zu erreichen, werden herkömmlicherweise Speicherdirektzugriffs (DMA) - Steuereinrichtungen benutzt, um die direkten Übertragungen von Daten zwischen der "Floppy Disc" - Steuereinrichtung und dem Hauptspeicher der Mikrocomputer-Einrichtung durchzuführen, ohne dazu über die CPU zu gehen und ohne daß dazu eine Instruktionseinholung durch die CPU erforderlich wäre. In anderen Worten ausgedrückt heißt dies, daß die gesamte Datenübertragung durch die Hardware der DMA-Steuereinrichtung durchgeführt wird. Als Ergebnis daraus benötigt die DMA-gesteuerte Datenübertragung eine verhältnismäßig komplexe Schaltungstechnik, wodurch das gesamte System ziemlich groß und teuer wird.

Entsprechend der vorliegenden Erfindung werden die Daten zwischen der "Floppy Disc" - Steuereinrichtung (2) und der Mikrocomputer-Einrichtung (6) ohne Benutzung einer DMA-Steuereinrichtung, jedoch durch Prüfen oder Testen von Zustandssignalen (IRQ) und (DRQ), die in dem IRQ/DRQ-Zustandsregister der "Floppy Disc” - Steuereinrichtung (2) gespeichert sind, schnell übertragen, wobei die Zustandssignale von der "Floppy Disc" - Steuereinrichtung zu der Mikrocomputer-Einrichtung (6) über den Datenbus (10) übertragen werden. Im einzelnen ist das Zustandssignal (IRQ) ein 1-Bit-Signal, das auf "1" gesetzt wird, wenn eine Befehlsausführung vervollständigt oder beendet worden ist, und das auf "0" gesetzt wird, wenn ein weiterer Befehl eingeschrieben wird. Wenn das Daten-Anforderungszustandssignal (DR<3) auf "0" gesetzt ist ((DRQ) ist auf "Γ gesetzt), wird ein Daten-Schreib/Lesevorgang verlangt. Das EtlQ-Signal oder -Kennzeichnungsbit wird auf "1" zurückgesetzt, wenn die Daten eingeschrieben oder ausgelesen worden sind.

Die grundsätzliche Arbeitsweise der vorliegenden Erfindung besteht darin, daß Zustandssignale (IRQ), (DRQ) über eine Datenleitung (Dy bzw. Dg) des Datenbus (10) an die CPU (16) zum Prüfen derselben geliefert werden, um zu bestimmen, ob ein Datenbyte zwischen einem Datenregister (DR) der "Floppy Disc" -Steuereinrichtung (2)_und der CPU (16) zu übertragen ist. Wenn ein Chip-Bereitschaftssignal (CE) (aus einem Decoder (28)) (= CS) = "1" ist, wird eine Datenübertragung von oder zu den Datenzugriffsleitungen (DALO - DAL7) der "Floppy Disc" - Steuereinrichtung (2) verhindert, da die Datenzugriffsleitungen (DALO - ÖAL7) in einem Zustand hoher Impedanz oder in einem "schwebenden" Zustand gehalten werden. Dementsprechend werden keine Daten zwischen dem Datenregister (DR) und der Mikrocomputer-Einrichtung (6) übertragen. Indessen ist während der Zeit, in der das Steuersignal (34H) aus dem Decoder (28) das mit dem IRQ/DRQ-Register der "Floppy Disc" - Steuereinrichtung (2) korrespondiert, den Binärwert "1" hat, das Ausgangssignal eines Inverters (42), das an ein ODER-Glied (40) geliefert wird, auf einem niedrigen Pegel oder dem Pegel "0". Wenn die Mikrocomputer-Einrichtung (6) Befehlssignale an die "Floppy Disc” -Steuereinrichtung (2) zum Zwecke eines Lesevorgangs liefert, ist ein Lesebereitschaftssignal (RE), das dadurch bereitgestellt wird, ebenfalls niedrig, und dementsprechend werden Torschaltungen (34), (36) bereitgeschaltet. Auf diese Weise werden die Signale (IRQ) und (DRQ) zusammen mit verbleibenden Bits des logischen Pegels "1" an eine bidirektionale invertierende Pufferschaltung (24) geliefert. Zu dieser Zeit liefert ein NOR-Glied (30) in Abhängigkeit von dem Steuersignal, das mit dem IRQ/DRQ-Register aus dem Decoder (28) korrespondiert, ein Signal mit dem logischen Pegel "0" an eine Torschaltungseingangsklemme (G) der bidirektionalen invertierenden Pufferschaltung (24), um diese Pufferschaltung (24) bereitzuschalten, die Zustandssignale, welche ihr zugeführt werden, zu invertieren und durchzuschalten. Dementsprechend werden die Zustandssignale (IRQ), (DRQ) zusammen mit Bits des logischen Pegels "0" an die CPU (16) über Datenleitungen (Dy - D0) des Datenbus (10) zu Prüfzwecken geliefert

Es ist ersichtlich, daß beispielsweise während der Lese-Betriebsweise, wenn das Zustandssignal DRQ = ”0" ist, dies anzeigt, daß das Datenregister (DR) mit einem Datenbyte gefüllt ist das durch die Mikrocomputer-Einrichtung (6) ausgelesen werden soll. Außerdem zeigt während der Schreib-Betriebsweise das Signal (DRQ), wenn dieses den logischen Pegel "0" hat, an, daß ein Datenbyte in das Datenregister (DR) einzulesen ist. Wenn eine dieser Bedingungen erfüllt ist und wenn das Zustandssignal (IRQ) anzeigt, daß der Vorgang nicht beendet worden ist, sendet die CPU (16)JBefehlssignale an die "Floppy Disc" - Steuereinrichtung (2), so daß das Chip-Bereitschaftssignal CE (= CS) = "0" und das Steuersignal aus dem Decoder (28), welches mit dem IRQ/DRQ-Register korrespondiert nicht gleich ”1", d. h. "0" ist Auf diese Weise liefert das ODER-Glied (40) ein Signal des logischen Pegels "Γ, um die Torschaltungen (34), (36) zu sperren. Zur gleichen Zeit liefert der Decoder (28) ein Signal mit dem logischen Pegel "1" über den Inverter (29) an das NOR-Glied (30), das seinerseits ein Signal mit dem logischen Pegel "0" an die Torschaltungseingangsklemme_(G) der bidirektionalen invertierenden Pufferschaltung (24) liefert. Da das Chip-Bereitschaftssignal CE (= CS) = "0" ist, werden die Datenzugriffsleitungen (DALO - DAL7) bereitgeschaltet, so daß ein Datenbyte invertiert und zwischen dem Datenregister (DR) und der CPU (16) durch die bidirektionale invertierende Pufferschaltung (24) und den Datenbus (10) durchgeschaltet wird. Im einzelnen heißt dies, daß während der Lese-Betriebsweise beispielsweise das Datenbyte, das durch die Pufferschaltung (24) durchgeschaltet wird, zu einem ersten Register der CPU (16) -8-

Claims

Nr. 389951 übertragen wird, welches daraufhin durch die CPU (16) zu einem vorbestimmten Platz in dem Hauptspeicher (18) zurückübertragen wird. Dann werden die Torschaltungen (34), (36) und die Torschaltungseingangsklemme (G) erneut bereitgeschaltet, wenn (CE) zu seinen Zustand mit dem logischen Pegel "Γ zurückkehrt und das Steuersignal, das mit dem IRQ/DRQ-Register korrespondiert, aus dem Decoder (28) seinen Zustand "1" annimmt. Auf diese Weise werden die Zustandssignale wieder zu Prüfzwecken zu der CPU (16) übertragen. Die oben genannten Schritte setzen sich in der gleichen Weise fort, bis das Zustandssignal (IRQ) anzeigt, daß der Lesevorgang, beispielsweise für einen Sektor, abgeschlossen ist. Nachdem ein besonders bevorzugtes Ausführungsbeispiel für die vorliegende Erfindung anhand der Figuren beschrieben worden ist, ist ersichtlich, daß die Erfindung nicht auf genau dieses Ausführungsbeispiel beschränkt ist und daß zahlreiche Änderungen und Modifizierungen durch den Fachmann voigenommen weiden können, ohne daß dazu der Schutzumfang, wie er durch die Ansprüche bestimmt ist, oder der allgemeine Erfindungsgedanke verlassen werden müßte. PATENTANSPRÜCHE 1. Datenübertragungseinrichtung zur parallelen Übertragung einer vorbestimmten Anzahl von Datenbits zwischen zumindest einer externen Speichereinrichtung und einem Mikrocomputer, welcher eine Zentraleinheit und einen Hauptspeicher aufweist, mit einer Externspeicher-Steuereinrichtung, welche zwischen den Mikrocomputer und die externe Speichereinrichtung geschaltet ist und den Datenfluß dazwischen ermöglicht, wobei die Externspeicher-Steuereinrichtung zumindest ein erstes "Keine Daten"-Signal «zeugt, und mit einem Datenbus, welcher zwischen die Externspeicher-Steuereinrichtung und den Mikrocomputer geschaltet ist und eine der vorbestimmten Anzahl von Datenbits ensprechende Mehrzahl von Datenleitungen aufweist, über welche die Datenbits übertragbar sind, dadurch gekennzeichnet, daß die externe Speichereinrichtung ein Diskettenlaufwerk (4) ist, daß die Externspeicher-Steuereinrichtung eine Diskettenlaufwerk-Steuereinrichtung (2) aufweist, welche zwischen das Diskettenlaufwerk (4) und den Hauptspeicher (18) und die Zentraleinheit (16) des Mikrocomputers geschaltet ist, daß eine Torschaltung (24, 34, 36) die Datenbits in beide Richtungen zwischen dem Hauptspeicher (18), der Zentraleinheit (16) des Mikrocomputers (6) und der Diskettenlaufwerk-Steuereinrichtung (2) über die Datenleitungen (Dq-D7) des Datenbus (10) durchschaltet und das zumindest eine erste "Keine Daten”-Signal (IRQ, DRQ) über mindestens eine entsprechende Datenleitung (D7, Dg) der Datenleitungen (Dq-D7) zum Mikrocomputer (6) durchschaltet, daß die Zentraleinheit (16) beim Empfang des zumindest einen "Keine Daten"-Signals (IRQ, DRQ) zumindest ein zweites "Keine Daten"-Signal erzeugt, und daß eine Torsteuerschaltung (22, 28, 29, 30, 40, 42) mit der Zentraleinheit (16) und der Torschaltung (24, 34, 36) verbunden ist und unter Steuerung durch das zweite "Keine Daten"-Signal die Torschaltung (24,34,36) abwechselnd aktiviert, sodaß diese das zumindest eine "Keine Daten"-Signal (IRQ, DRQ) über die entsprechende Datenleitung (Dy, Dg) zum Mikrocomputer (6) durchschaltet und die Datenbits über alle Datenleitungen zwischen dem Milnocomputer (6) und der Diskettenlaufwerk-Steuereinrichtung (2) durchschaltet.
2. D'atenübertragungseinrichtung nach Anspruch 1, wobei die Externspeicher-Steuereinrichtung unter Steuerung durch das zweite "Keine Daten"-Signal einen Befehl ausführt und danach ein Interrupt-Anforderungszustandssignal «zeugt, wenn der Befehl ausgeführt wurde, und ein Daten-Anforderungssignal erzeugt, wenn die Daten zur Übertragung zwischen der Externspeicher-Steuereinrichtung und dem Mikrocomputer bereitstehen, dadurch gekennzeichnet, daß das Interrupt-Anforderungszustandssignal (IRQ) und das Daten-Anforderungszustandssignal (DRQ) die ersten "Keine Daten"-Signale bilden und daß die Torschaltung (24,34, 36) einen ersten und einen zweiten Torschaltkreis (34, 36) aufweist, welche jeweils das Intemipt-Anforderungszustandssignal (IRQ) und das Daten-Anfordeningszustandssignal (DRQ) über die entsprechenden Datenleitungen (Dy, Dg) zum Mikrocomputer (6) durchschalten.
3. Datenübertragungseinrichtung nach Anspruch 2, dadurch gekennzeichnet, daß die Torschaltung (24, 34,36) einen Puffer (24) enthält, welcher in den Datenbus (10) zwischen der Externspeicher-Steuereinrichtung (2) und den Mikrocomputer (6) geschaltet ist und dazwischen die Daten über alle Datenleitungen (Dq, Dy) durchschaltet, und welcher zwischen den ersten (34) und den zweiten Torschaltkreis (36) und den Mikrocomputer (6) geschaltet ist und das Interrupt-Anforderungszustandssignal (IRQ) und das Daten-Anforderungszustandssignal (DRQ) über die entsprechenden Datenleitungen (Dy, Dg) zum Mikrocomputer (6) durchschaltet -9- Nr. 389951
4. Datenübertragungseinrichtung nach Anspruch 3, dadurch gekennzeichnet, daß die Torsteuerschaltung (22, 28, 29, 30, 40,42) einen Decoder (28) aufweist, welcher das zweite "Keine Daten"-Signal empfängt und ein erstes und ein zweites Steuersignal an den Puffer (24) liefert
5. Datenübertragungseinrichtung nach Anspruch 4, dadurch gekennzeichnet, daß die Torsteuerschaltung (22, 28, 29, 30, 40, 42) eine dritte Torschaltung (30) aufweist, welche das erste und das zweite Steuersignal an den Puffer (24) liefert. 10 Hiezu 2 Blatt Zeichnungen o -10-