JPS6041782B2 - 割込要求方式 - Google Patents
割込要求方式Info
- Publication number
- JPS6041782B2 JPS6041782B2 JP53029548A JP2954878A JPS6041782B2 JP S6041782 B2 JPS6041782 B2 JP S6041782B2 JP 53029548 A JP53029548 A JP 53029548A JP 2954878 A JP2954878 A JP 2954878A JP S6041782 B2 JPS6041782 B2 JP S6041782B2
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- JP
- Japan
- Prior art keywords
- bus
- interrupt request
- signal
- level
- common
- Prior art date
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- Expired
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- Bus Control (AREA)
Description
【発明の詳細な説明】
本発明は共通バス方式の情報処理装置における割込要求
方式に関する。
方式に関する。
ミニコンピュータ、マイクロコンピュータ等の超小型の
情報処理装置においては共通バス方式と称されるバス方
式が多用される趨勢にある。
情報処理装置においては共通バス方式と称されるバス方
式が多用される趨勢にある。
この方式は第５図に示すように数十本のラインよりなる
共通バスＣ−ＢＵＳ’に中央処理装置ＣＰＵ’、メモリ
、入出力装置等各種のデバイスＤＶＣＩ′、ＤＶＣ２′
・ ・ ・ ＤＶＣｎ′を平等に接続する一方、共通
バスＣ−ＢＵＳ’の使用を制御するバスアービタＢＡ’
を設けた構成をとつており、共通バスＣ一ＢＵＳ’を使
用したいデバイスは第６図に示すようにバスアービタＢ
Ａ’に対してバスリクエスト信号ＢＲＱ’を発し、共通
バスＣ−ＢＵＳ’を使用したい旨を伝え、これに対して
バスアービタＢＡ′は共通バスＣ−ＢＵＳ’の使用状況
、他のデバイスからのバスリクエスト信号の有無、他の
バスリクエスト信号との優先順位等を考慮した上で、当
該デバイスに対してバスアクセプト信号ＢＡＣ’を発し
て当該デバイスに対して共通バスＣ−ＢＵＳ’の占有権
を与えるようにしたものである。ところでこのような共
通バス方式のものについても各デバイスＤＶＣＩ’等か
らの中央処理装置ＣＰＵ’に対する割込要求については
割込レベルに対応する本数（第５図のものは４本）の割
込要求信号線ＩＲＩ、、ＩＲ２、ＩＲ３、ＩＲ４を設け
ることとしていた。
共通バスＣ−ＢＵＳ’に中央処理装置ＣＰＵ’、メモリ
、入出力装置等各種のデバイスＤＶＣＩ′、ＤＶＣ２′
・ ・ ・ ＤＶＣｎ′を平等に接続する一方、共通
バスＣ−ＢＵＳ’の使用を制御するバスアービタＢＡ’
を設けた構成をとつており、共通バスＣ一ＢＵＳ’を使
用したいデバイスは第６図に示すようにバスアービタＢ
Ａ’に対してバスリクエスト信号ＢＲＱ’を発し、共通
バスＣ−ＢＵＳ’を使用したい旨を伝え、これに対して
バスアービタＢＡ′は共通バスＣ−ＢＵＳ’の使用状況
、他のデバイスからのバスリクエスト信号の有無、他の
バスリクエスト信号との優先順位等を考慮した上で、当
該デバイスに対してバスアクセプト信号ＢＡＣ’を発し
て当該デバイスに対して共通バスＣ−ＢＵＳ’の占有権
を与えるようにしたものである。ところでこのような共
通バス方式のものについても各デバイスＤＶＣＩ’等か
らの中央処理装置ＣＰＵ’に対する割込要求については
割込レベルに対応する本数（第５図のものは４本）の割
込要求信号線ＩＲＩ、、ＩＲ２、ＩＲ３、ＩＲ４を設け
ることとしていた。
なお第５図中ＤＢ’はデータを転送するためのデータバ
ス、ＣＢ’は割込要求以外の制御信号を転送するための
コントロールバスである。ところがこのような方式によ
る場合は割込レベルの数だけ割込要求信号線を必要とす
るのでコストアップ要因となることは勿論、中央処理装
置ＣＰＵ’又は他のデバイス等をＬＳＩ化する場合には
ノＬＳＩの入出力ピン数の制約上不利になるという問題
点があつた。
ス、ＣＢ’は割込要求以外の制御信号を転送するための
コントロールバスである。ところがこのような方式によ
る場合は割込レベルの数だけ割込要求信号線を必要とす
るのでコストアップ要因となることは勿論、中央処理装
置ＣＰＵ’又は他のデバイス等をＬＳＩ化する場合には
ノＬＳＩの入出力ピン数の制約上不利になるという問題
点があつた。
本発明は斯かる事情に鑑みてなされたものてあつて、共
通バスの空き状態を示すバスアイドル信号をバスアービ
タから共用バス中の特定のラインタに送出するようにし
、各デバイスはこのバスアイドル信号を監視して共通バ
スが空き状態にある場合には共通バス中のデータバスに
割込要求信号をのせることとし、従来必要とした割込要
求信号線の削減を図つた割込要求方式を提案したものて
ある。
通バスの空き状態を示すバスアイドル信号をバスアービ
タから共用バス中の特定のラインタに送出するようにし
、各デバイスはこのバスアイドル信号を監視して共通バ
スが空き状態にある場合には共通バス中のデータバスに
割込要求信号をのせることとし、従来必要とした割込要
求信号線の削減を図つた割込要求方式を提案したものて
ある。
以下本発明をその実施例を示す図面に基いて詳述する。
本発明に係る割込要求方式は、バスアービタを具備する
共通バス方式の情報処理装置において、共通バスの空き
状態を示すバスアイドル信号を前記バスアービタから共
通バス中の特定のラインに送出するようにし、共通バス
に連なる各デバイスは該バスアイドル信号を監視し、共
通バスが空き状態にある場合に、割込要求信号を、その
レベル夫々に対応させた共通バス中のデータバスの所定
のビットにのせて中央処理装置に転送する一方、中央処
理装置は前記バスアイドル信号を監視し、共通バスが空
き状態にある場合には前記データバス上の信号は割込要
求信号であると判断して割込処理を行なうことを特徴と
する。第１図においてＣ−ＢＵＳは共通バスであつて、
データ転送のためのデータバスＤＢｌ前記バスアイドル
信号をのせるための１本のバスアイドル信号線ＢＩＬ及
びバスアイドル信号以外の制御信号を転送するためのコ
ントロールバスＣＢより構成され、中央処理装置ＣＰＵ
及び入出力装置等各種のデバイスＤＶＣｌ，ＤＶＣ２◆
●ＤＶＣｎがこれらの共通バスに連なり、またバスア
ービタＢＡはコントロールバスＣＢ及びバスアイドル信
号線ＢＩＬに連なつている。
共通バス方式の情報処理装置において、共通バスの空き
状態を示すバスアイドル信号を前記バスアービタから共
通バス中の特定のラインに送出するようにし、共通バス
に連なる各デバイスは該バスアイドル信号を監視し、共
通バスが空き状態にある場合に、割込要求信号を、その
レベル夫々に対応させた共通バス中のデータバスの所定
のビットにのせて中央処理装置に転送する一方、中央処
理装置は前記バスアイドル信号を監視し、共通バスが空
き状態にある場合には前記データバス上の信号は割込要
求信号であると判断して割込処理を行なうことを特徴と
する。第１図においてＣ−ＢＵＳは共通バスであつて、
データ転送のためのデータバスＤＢｌ前記バスアイドル
信号をのせるための１本のバスアイドル信号線ＢＩＬ及
びバスアイドル信号以外の制御信号を転送するためのコ
ントロールバスＣＢより構成され、中央処理装置ＣＰＵ
及び入出力装置等各種のデバイスＤＶＣｌ，ＤＶＣ２◆
●ＤＶＣｎがこれらの共通バスに連なり、またバスア
ービタＢＡはコントロールバスＣＢ及びバスアイドル信
号線ＢＩＬに連なつている。
なお第１図中矢符は情報の移動方向を示している。さて
本発明方式ではバスアービタＢＡは、該バスアービタが
いずれのデバイスにもバス占有権を与えていない場合、
すなわち共通バスＣ−ＢＵＳが空き状態にある場合にバ
スアイドル信号を発し、これをバスアイドル信号線ＢＩ
Ｌにのせる。
本発明方式ではバスアービタＢＡは、該バスアービタが
いずれのデバイスにもバス占有権を与えていない場合、
すなわち共通バスＣ−ＢＵＳが空き状態にある場合にバ
スアイドル信号を発し、これをバスアイドル信号線ＢＩ
Ｌにのせる。
すなわち第２図は本発明方式を説明するためのタイミン
グチャートであつて、いずれかのデバイスからバスリク
エスト信号ＢＲＱが発せられ、これに．呼応するバスア
クセプト信号ＢＡＣがバスアービタＢＡから発せられて
いるときを除いて、斜線を付して示す如くバスアイドル
信号ＢＩＳがバスアイドル信号線ＢＬにのせられること
になる。各デバイスＤＶＣｌ等はこのバスアイドル信号
線ＢＩＬを常一に監視していて、割込要求をしたいデバ
イスはバスアイドル信号ＢＩＳが現れたとき、すなわち
共通バスＣ−ＢＵＳが空き状態にある場合にデータバス
ＤＢに割込要求信号をのせる。しかも割込要求のレベル
をデータバスＤＢの特定ビットに対応させるようにして
割込要求信号をデータバスＤＢにのせるようにする。例
えばデータバスＤＢのビット１には割込要求レベル１を
、ビット２には割込要求レベル２を、ビット３には割込
要求レベル３を、というように対応させる。第２図はこ
の例のように対応づけた場合において、バスアイドル信
号線ＢＩＬが゜“１゛にある間に、すなわちバスアイド
ル信号ＢＩＳが現れたどきに割込要求レベル３にノ対応
するデータバスのビット３ＤＢ３が“ｒ゛になつており
、いずれかのデバイスからのレベル３の割込要求が送出
されていることを意味している。なお割込要求レベル１
に対応するデータバスのビット１ＤＢ１は途中から′４
Ｆ”になつており、ここからレベル１の割込要求が発生
したことを意味している。これらに対して割込要求レベ
ル２に対応するデータバスのビット２ＤＢ２は割込要求
信号がのつていない。すなわちレベル２の割込要求は無
いことを意味している。なお第２図の・破線で示した部
分はバスアイドル信号線ＢＬが゜゜０゛、すなわち共通
バスＣ−■おが空き状態になく、データバスＤＢにつて
データの転送等が行われている期間を示す。また各デバ
イスからの割込要求信号の送出はバスアイドル信号ＢＩ
Ｓの立上り、立下りと同時的に行われるがデータバス上
に割込要求信号が確立するのに若干の時間を要するため
、データバス上における割込要求信号の立上り、立下り
はバスアイドル信号ＢＩＳのそれよりも若干遅延してい
る。一方、中央処理装置ＣＰＵにおいてはバスアイドル
信号線ＢＬが゛゜１゛である場合にはデータバスＤＢを
経て転送される信号は割込要求信号であると判断し、し
かもその割込要求の識別はデータバスＤＢのビットによ
り行うこととしている。
グチャートであつて、いずれかのデバイスからバスリク
エスト信号ＢＲＱが発せられ、これに．呼応するバスア
クセプト信号ＢＡＣがバスアービタＢＡから発せられて
いるときを除いて、斜線を付して示す如くバスアイドル
信号ＢＩＳがバスアイドル信号線ＢＬにのせられること
になる。各デバイスＤＶＣｌ等はこのバスアイドル信号
線ＢＩＬを常一に監視していて、割込要求をしたいデバ
イスはバスアイドル信号ＢＩＳが現れたとき、すなわち
共通バスＣ−ＢＵＳが空き状態にある場合にデータバス
ＤＢに割込要求信号をのせる。しかも割込要求のレベル
をデータバスＤＢの特定ビットに対応させるようにして
割込要求信号をデータバスＤＢにのせるようにする。例
えばデータバスＤＢのビット１には割込要求レベル１を
、ビット２には割込要求レベル２を、ビット３には割込
要求レベル３を、というように対応させる。第２図はこ
の例のように対応づけた場合において、バスアイドル信
号線ＢＩＬが゜“１゛にある間に、すなわちバスアイド
ル信号ＢＩＳが現れたどきに割込要求レベル３にノ対応
するデータバスのビット３ＤＢ３が“ｒ゛になつており
、いずれかのデバイスからのレベル３の割込要求が送出
されていることを意味している。なお割込要求レベル１
に対応するデータバスのビット１ＤＢ１は途中から′４
Ｆ”になつており、ここからレベル１の割込要求が発生
したことを意味している。これらに対して割込要求レベ
ル２に対応するデータバスのビット２ＤＢ２は割込要求
信号がのつていない。すなわちレベル２の割込要求は無
いことを意味している。なお第２図の・破線で示した部
分はバスアイドル信号線ＢＬが゜゜０゛、すなわち共通
バスＣ−■おが空き状態になく、データバスＤＢにつて
データの転送等が行われている期間を示す。また各デバ
イスからの割込要求信号の送出はバスアイドル信号ＢＩ
Ｓの立上り、立下りと同時的に行われるがデータバス上
に割込要求信号が確立するのに若干の時間を要するため
、データバス上における割込要求信号の立上り、立下り
はバスアイドル信号ＢＩＳのそれよりも若干遅延してい
る。一方、中央処理装置ＣＰＵにおいてはバスアイドル
信号線ＢＬが゛゜１゛である場合にはデータバスＤＢを
経て転送される信号は割込要求信号であると判断し、し
かもその割込要求の識別はデータバスＤＢのビットによ
り行うこととしている。
従つて入力された割込要求信号のうち優先順位の高いも
のを選択して所要の割込処理に入ればよい。第３図は本
発明方式に係るデバイス、例えばＤＶＣｎの要部と共通
バス中のデータバスＤＢ及びバスアイドル信号線ＢＩＬ
との接続状態を、また第４図は本発明方式に係る中央処
理装置ＱＰＵの要部と共通バス中のデータバスＤＢ及び
バスアイドル信号線ＢＩＬとの接続状態を夫々略示する
ロジック図である。データバスＤＢ及びバスアイドル信
号線ＢＬ中の情報は負論理で、またデバイスＤＶＣｎ及
び中央処理装置ＣＰＵ中の情報は正論理で取扱われるよ
うにしている。これらの回路の動作を簡単に説明すると
バスアイドル信号線ＢＩＬにバスアイドル信号ＢＩＳが
４′ｒ′レベルＣ′Ｌ″レベル）でのつた場合にはデバ
イスＤＶＣｎ側においては、インバータ３１の存在によ
り全ＮＡＮＤゲートの一方の入力端が“゜Ｈ゛レベルと
なる。このとき例えば割込要求レベル１の割込要求が“
゜Ｈ゛レベルで発せられているとデータバスのビット１
ＤＢ１に連なるＮＡＮＤゲート３２からは６“Ｌ゛レベ
ルの割込要求信号が発せられ、このとき空き状態にある
データバスのビット１ＤＢ１にのせられる。一方中央処
理装置ＣＰＵ側においては“１゛レベルＣ６Ｖ′レベル
）のバスアイドル信号ＢＩＳがインバータ４１によつて
反転されて６６Ｗ′レベルとなり、遅延回路４２を経て
全ＡＮＤゲートの一方の入力端に入る。これにより、こ
れらのゲートの他方の入力端に連なるデータバスＤＢ土
の情報を割込要求信号として読込み得る状態となるので
あるが、前述のようにデータバスのビット１ＤＢ１によ
り“Ｌ゛レベルの割込要求信号が転送されてきたときこ
れに連なるインバータ４３によつて゜゜Ｈ゛レベルに反
転されてＡＮＤゲート４４の他方の入力端に入力される
ので、ＡＮＤゲート４４からぱ゛Ｈ゛レベルの割込要求
信号が得られることになり、この割込要求信号はＡＮＤ
ゲート４４から得られたことによりその割込要求レベル
が１であることを検知することができる。なお前記遅延
回路４２は、前述したようにデータバスＤＢ上に確立す
る割込要求信号がバスアイドル信号ＢＩＳよりも遅れる
のて、両者の中央処理装置ＣＰＵ内のＡＮＤゲート４４
等への入力タイミングを一致させるべく設けたものであ
る。叙上の如き本発明方式による場合は従来必要とされ
た割込要求レベルと同数の割込要求線に替えて１本のバ
スアイドル信号線を設けるだけで足りる。
のを選択して所要の割込処理に入ればよい。第３図は本
発明方式に係るデバイス、例えばＤＶＣｎの要部と共通
バス中のデータバスＤＢ及びバスアイドル信号線ＢＩＬ
との接続状態を、また第４図は本発明方式に係る中央処
理装置ＱＰＵの要部と共通バス中のデータバスＤＢ及び
バスアイドル信号線ＢＩＬとの接続状態を夫々略示する
ロジック図である。データバスＤＢ及びバスアイドル信
号線ＢＬ中の情報は負論理で、またデバイスＤＶＣｎ及
び中央処理装置ＣＰＵ中の情報は正論理で取扱われるよ
うにしている。これらの回路の動作を簡単に説明すると
バスアイドル信号線ＢＩＬにバスアイドル信号ＢＩＳが
４′ｒ′レベルＣ′Ｌ″レベル）でのつた場合にはデバ
イスＤＶＣｎ側においては、インバータ３１の存在によ
り全ＮＡＮＤゲートの一方の入力端が“゜Ｈ゛レベルと
なる。このとき例えば割込要求レベル１の割込要求が“
゜Ｈ゛レベルで発せられているとデータバスのビット１
ＤＢ１に連なるＮＡＮＤゲート３２からは６“Ｌ゛レベ
ルの割込要求信号が発せられ、このとき空き状態にある
データバスのビット１ＤＢ１にのせられる。一方中央処
理装置ＣＰＵ側においては“１゛レベルＣ６Ｖ′レベル
）のバスアイドル信号ＢＩＳがインバータ４１によつて
反転されて６６Ｗ′レベルとなり、遅延回路４２を経て
全ＡＮＤゲートの一方の入力端に入る。これにより、こ
れらのゲートの他方の入力端に連なるデータバスＤＢ土
の情報を割込要求信号として読込み得る状態となるので
あるが、前述のようにデータバスのビット１ＤＢ１によ
り“Ｌ゛レベルの割込要求信号が転送されてきたときこ
れに連なるインバータ４３によつて゜゜Ｈ゛レベルに反
転されてＡＮＤゲート４４の他方の入力端に入力される
ので、ＡＮＤゲート４４からぱ゛Ｈ゛レベルの割込要求
信号が得られることになり、この割込要求信号はＡＮＤ
ゲート４４から得られたことによりその割込要求レベル
が１であることを検知することができる。なお前記遅延
回路４２は、前述したようにデータバスＤＢ上に確立す
る割込要求信号がバスアイドル信号ＢＩＳよりも遅れる
のて、両者の中央処理装置ＣＰＵ内のＡＮＤゲート４４
等への入力タイミングを一致させるべく設けたものであ
る。叙上の如き本発明方式による場合は従来必要とされ
た割込要求レベルと同数の割込要求線に替えて１本のバ
スアイドル信号線を設けるだけで足りる。
この種の情報処理装置の割込要求レベルは近時数レベル
乃至十数レベルに達する傾向にあるが、データバスの本
数は十分これに見合うだけ用意されており、本発明を容
易に実施し得ることは勿論、本発明の実施による割込要
求線の節減効果は割込要求レベルが多い程著しい。この
ように本発明による場合は共通バスを構成する信号線の
本数を大幅に減らすことができ、これに伴つてドライバ
、レシーバ、コネクタ、ケーブル等の節減も可能となり
、システム全体の小型化及びコストダウンが図れる。更
に中央処理装置及び共通バスに接続される各種のコント
ローラ等をＬＳＩ化する場合、信号線の数が少いので？
Ｉのピン数に制約されることがなく設計、製造に有利で
あるなど本発明は優れた効果を奏するものである。
乃至十数レベルに達する傾向にあるが、データバスの本
数は十分これに見合うだけ用意されており、本発明を容
易に実施し得ることは勿論、本発明の実施による割込要
求線の節減効果は割込要求レベルが多い程著しい。この
ように本発明による場合は共通バスを構成する信号線の
本数を大幅に減らすことができ、これに伴つてドライバ
、レシーバ、コネクタ、ケーブル等の節減も可能となり
、システム全体の小型化及びコストダウンが図れる。更
に中央処理装置及び共通バスに接続される各種のコント
ローラ等をＬＳＩ化する場合、信号線の数が少いので？
Ｉのピン数に制約されることがなく設計、製造に有利で
あるなど本発明は優れた効果を奏するものである。
図面は本発明の実施例を示すものてあつて、第１図は本
発明に係る情報処理装置を略示するプロツ図、第２図は
本発明方式を説明するためのタイミングチャート、第３
図は本発明方式を実施するためのデバイスの要部略示ロ
ジック図、第４図は本発明方式を実施するための中央処
理装置の要部略示ロジック図、第５図は従来の割込要求
方式に係る情報処理装置を略示するブロック図、第６図
はそのバスリクエスト信号及びバスアクセプト信号を示
すタイミングチャートである。 ）ＣＰＵ・・・・・・中央処理装置、ＤＶＣｌ，ＤＶＣ
２・ ・ＤＶＣｎ・・・・・・デバイス、ＢＡ・・・・
・・バスアービタ、Ｃ−ＢＵＳ・・・・・・共通バス、
ＤＢ・・・・・・データバス、ＢＩＬ・・・・・・バス
アイドル信号線。
発明に係る情報処理装置を略示するプロツ図、第２図は
本発明方式を説明するためのタイミングチャート、第３
図は本発明方式を実施するためのデバイスの要部略示ロ
ジック図、第４図は本発明方式を実施するための中央処
理装置の要部略示ロジック図、第５図は従来の割込要求
方式に係る情報処理装置を略示するブロック図、第６図
はそのバスリクエスト信号及びバスアクセプト信号を示
すタイミングチャートである。 ）ＣＰＵ・・・・・・中央処理装置、ＤＶＣｌ，ＤＶＣ
２・ ・ＤＶＣｎ・・・・・・デバイス、ＢＡ・・・・
・・バスアービタ、Ｃ−ＢＵＳ・・・・・・共通バス、
ＤＢ・・・・・・データバス、ＢＩＬ・・・・・・バス
アイドル信号線。
Claims (1)
- １ バスアービタを具備する共通バス方式の情報処理装
置において、共通バスの空き状態を示すバスアイドル信
号を前記バスアービタから共通バス中の特定のラインに
送出するようにし、共通バスに連なる各デバイスは該バ
スアイドル信号を監視し、共通バスが空き状態にある場
合に、割込要求信号を、そのレベル夫々に対応させた共
通バス中のデータバスの所定のビットにのせて中央処理
装置に転送する一方、中央処理装置は前記バスアイドル
信号を監視し、共通バスが空き状態にある場合には前記
データバス上の信号は割込要求信号であると判断して割
込処理を行うことを特徴とする割込要求方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53029548A JPS6041782B2 (ja) | 1978-03-14 | 1978-03-14 | 割込要求方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53029548A JPS6041782B2 (ja) | 1978-03-14 | 1978-03-14 | 割込要求方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54121632A JPS54121632A (en) | 1979-09-20 |
| JPS6041782B2 true JPS6041782B2 (ja) | 1985-09-18 |
Family
ID=12279178
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53029548A Expired JPS6041782B2 (ja) | 1978-03-14 | 1978-03-14 | 割込要求方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6041782B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5833770A (ja) * | 1981-08-24 | 1983-02-28 | Sony Corp | デジタルデ−タのプログラム転送方法 |
| JPS61101898A (ja) * | 1984-10-25 | 1986-05-20 | 松下電工株式会社 | 自火報システムのデ−タ伝送方式 |
| JP4393014B2 (ja) * | 2001-05-30 | 2010-01-06 | パナソニック株式会社 | 伝送装置及び伝送方法 |
-
1978
- 1978-03-14 JP JP53029548A patent/JPS6041782B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54121632A (en) | 1979-09-20 |
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