JPS63214866A - 共有バス制御回路 - Google Patents
共有バス制御回路Info
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- JPS63214866A JPS63214866A JP4771087A JP4771087A JPS63214866A JP S63214866 A JPS63214866 A JP S63214866A JP 4771087 A JP4771087 A JP 4771087A JP 4771087 A JP4771087 A JP 4771087A JP S63214866 A JPS63214866 A JP S63214866A
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- JP
- Japan
- Prior art keywords
- bus
- processor
- common bus
- access
- signal
- Prior art date
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- Pending
Links
- 230000015654 memory Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/167—Interprocessor communication using a common memory, e.g. mailbox
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- General Physics & Mathematics (AREA)
- Information Transfer Systems (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は共有バスを利用したマルチプロセッサシステム
に関する。
に関する。
従来、共有バスを利用したマルチプロセッサシステムに
おけるバスビジーの通知方法としては、バスリクエスト
信号に対してアクノリッジ信号を返す方法、あるいはバ
スアクセスの要求発生時に割込み信号を利用してアクセ
スの禁止を通知する方法が採用されていた。
おけるバスビジーの通知方法としては、バスリクエスト
信号に対してアクノリッジ信号を返す方法、あるいはバ
スアクセスの要求発生時に割込み信号を利用してアクセ
スの禁止を通知する方法が採用されていた。
上述した従来の方法では、バス競合が生じた場合、ソフ
トウェアによる制御が必要である。
トウェアによる制御が必要である。
そして、共有バスへのアクセスが禁止されたプロセッサ
は、バスが解放されたかどうかを常に監視しなければな
らないので、そのための制御は、他のタスクへの大きな
負担となる欠点があった。
は、バスが解放されたかどうかを常に監視しなければな
らないので、そのための制御は、他のタスクへの大きな
負担となる欠点があった。
本発明は、各々のプロセッサからのバスアクセス信号よ
り、バス制御信号及びバスビジー信号を発生する制御回
路及び、前記バス制御信号を受けて共有バスを各々のプ
ロセッサのローカルバスへ接続するゲート回路を有し、
一つのプロセッサが共有バスをアクセスした場合、前記
制御回路が前記ゲート回路に与えた信号により前記一つ
のプロセッサのローカルバスカ共有バスへ接続され、こ
の間に他のプロセッサカ共有バスをアクセスした場合、
前記制御回路はバスビジー信号を発生し、アクセスサイ
クル内にウェイトステートが挿入され、共有バスが解放
されるまでアクセスをウェイトさせるようにする共有バ
ス制御回路である。
り、バス制御信号及びバスビジー信号を発生する制御回
路及び、前記バス制御信号を受けて共有バスを各々のプ
ロセッサのローカルバスへ接続するゲート回路を有し、
一つのプロセッサが共有バスをアクセスした場合、前記
制御回路が前記ゲート回路に与えた信号により前記一つ
のプロセッサのローカルバスカ共有バスへ接続され、こ
の間に他のプロセッサカ共有バスをアクセスした場合、
前記制御回路はバスビジー信号を発生し、アクセスサイ
クル内にウェイトステートが挿入され、共有バスが解放
されるまでアクセスをウェイトさせるようにする共有バ
ス制御回路である。
本発明の共有バス制御回路は、共有バスのビジー状態を
プロセッサのレディ信号をローレベルにすることによっ
て知らせ、バスの解放をレディ信号をハイレベルにする
ことによって知らせるため、バスアクセスを禁止された
ＣＰＵがバスをアクセスしようとした時は、自動的にバ
スが解放されるまでウェイト状態となる。バスアクセス
サイクル中、レディ信号がローレベルの場合、サイクル
中にウェイトステートを挿入するの１ＣＰＵのファーム
ウェアの機能であるので。
プロセッサのレディ信号をローレベルにすることによっ
て知らせ、バスの解放をレディ信号をハイレベルにする
ことによって知らせるため、バスアクセスを禁止された
ＣＰＵがバスをアクセスしようとした時は、自動的にバ
スが解放されるまでウェイト状態となる。バスアクセス
サイクル中、レディ信号がローレベルの場合、サイクル
中にウェイトステートを挿入するの１ＣＰＵのファーム
ウェアの機能であるので。
共有バス制御に関してソフトウェアはまったく関与せず
にすむようになっている。
にすむようになっている。
次に１本発明について図面を参照して説明する。
第１図は本発明を適用したマルチプロセッサ７ステムの
構成を示す。２つのプロセッサＡ。
構成を示す。２つのプロセッサＡ。
ＢのローカルバスＩＡ、ＩＢと共有パス４との間に１本
発明の共有バス制御回路３が挿入される。
発明の共有バス制御回路３が挿入される。
第２図は本発明の一実施例の概略図である。
通常では、チップセレクト信号Ｃ３−Ａ、 ０８−Ｂ
はハイレベルなので、バスビジー信号ＢＢ−Ａ。
はハイレベルなので、バスビジー信号ＢＢ−Ａ。
ＢＢ−Ｂ共にハイレベルであシ、ゲート回路３２Ａ。
３２Ｂはオーブン状態にある。 プロセッサＡから共有
メモリ５へのアクセス要求が発生すると。
メモリ５へのアクセス要求が発生すると。
クロックＣＬ−Ａがローになる。バス要求制御ロジック
回路３１によってこの要求が受けつけられると、バスビ
ジー信号ＢＢ−Ｂがローになり、ゲート回路３２Ａが閉
じてローカルバスＩＡと共有パス４とが接続される。ま
た、バスビジー信号ＢＢ−ＢはプロセッサＢのレディ信
号として使用されるため、プロセッサＢから共有メモリ
５へのアクセス要求が発生すると、レディ信号がローで
あるためプロセッサＢはバスビジー信号ＢＢ−Ｂがハイ
になるまでウェイト状態となる。プロセッサＡのアクセ
スが終了すると、クロックＣＬ−Ａはハイとなシ、バス
ビジー信号ＢＢ−Ｂもハイへもどるのでゲート回路３２
Ａは再びオープンとなシ、プロセッサＢの要求を受けつ
け可能な状態になる。
回路３１によってこの要求が受けつけられると、バスビ
ジー信号ＢＢ−Ｂがローになり、ゲート回路３２Ａが閉
じてローカルバスＩＡと共有パス４とが接続される。ま
た、バスビジー信号ＢＢ−ＢはプロセッサＢのレディ信
号として使用されるため、プロセッサＢから共有メモリ
５へのアクセス要求が発生すると、レディ信号がローで
あるためプロセッサＢはバスビジー信号ＢＢ−Ｂがハイ
になるまでウェイト状態となる。プロセッサＡのアクセ
スが終了すると、クロックＣＬ−Ａはハイとなシ、バス
ビジー信号ＢＢ−Ｂもハイへもどるのでゲート回路３２
Ａは再びオープンとなシ、プロセッサＢの要求を受けつ
け可能な状態になる。
第３図は第２図のバス要求制御ロジック回路３１である
。通常では、チップセレクト信号Ｃ３−Ａ、 Ｃ３−
Ｂは共にハイであるので、バスビジー信号ＢＢ−Ａ、
ＢＢ−Ｂも共にハイである。また。
。通常では、チップセレクト信号Ｃ３−Ａ、 Ｃ３−
Ｂは共にハイであるので、バスビジー信号ＢＢ−Ａ、
ＢＢ−Ｂも共にハイである。また。
アンドゲート４７．４８も導通状態である。プロセッサ
Ａから共有パスへのアクセス要求が発生すると、チップ
セレクト信号Ｃ３−Ａがローとなり。
Ａから共有パスへのアクセス要求が発生すると、チップ
セレクト信号Ｃ３−Ａがローとなり。
フリップフロップ４１がセットされてハイを出力する。
この時プロセッサＢが共有バスを使用していなければ、
す／ドゲート４９の出力はハイなのでアンドゲート５１
は導通状態である。よって。
す／ドゲート４９の出力はハイなのでアンドゲート５１
は導通状態である。よって。
アンドゲート５１の出力はハイとなシ、す／ドゲート関
を通してアンドゲート５２゛を非導通状態とする。７リ
ツプ７０ツブ４３の入力はハイとなるし ので、バスビジー信号ＢＢ−Ａはロー羊なり、プ、ロセ
ッサＡのバス要求は受けつけられたことになる。また、
バスビジー信号ＢＢ−Ａがローとなるためアンドゲート
４７が閉じてフリップフロッグ４１のセットはクリアさ
れる。
を通してアンドゲート５２゛を非導通状態とする。７リ
ツプ７０ツブ４３の入力はハイとなるし ので、バスビジー信号ＢＢ−Ａはロー羊なり、プ、ロセ
ッサＡのバス要求は受けつけられたことになる。また、
バスビジー信号ＢＢ−Ａがローとなるためアンドゲート
４７が閉じてフリップフロッグ４１のセットはクリアさ
れる。
この時プロセッサＢからバス要求が発生すると、チップ
セレクト信号Ｃ３−Ｂがローとなり。
セレクト信号Ｃ３−Ｂがローとなり。
７リツプフロツプ４２がセットされてハイを出力する。
しかし、アンドゲート５２が閉じているため、アンドゲ
ート５２の出力はローのままである。
ート５２の出力はローのままである。
プロセッサＡがバスアクセス権を放棄すると。
チップセレクト信号Ｃ３−Ａ Ｆｉハイとなり、フリッ
プフロップ４１にリセットがかかってローを出力する。
プフロップ４１にリセットがかかってローを出力する。
よって、バスビジー信号ＢＢ−Ａは再びハイとなると同
時に、アンドゲート４７も再び導通状態となる。この時
、す／ドゲート５０の出力はハイとなるのでアンドゲー
ト５２の出力はハイとなり、ナントゲート４９を通して
アンドゲート５１を非導通状態とする。フリップフロッ
プ４４の入力がハイとなるのでバスビジー信号ＢＢ−Ｂ
はローとなり、プロセッサＢの要求が受けつけられたこ
とになる。
時に、アンドゲート４７も再び導通状態となる。この時
、す／ドゲート５０の出力はハイとなるのでアンドゲー
ト５２の出力はハイとなり、ナントゲート４９を通して
アンドゲート５１を非導通状態とする。フリップフロッ
プ４４の入力がハイとなるのでバスビジー信号ＢＢ−Ｂ
はローとなり、プロセッサＢの要求が受けつけられたこ
とになる。
両プロセッサから同時に要求が発生した場合。
アンドゲート５１ 、５２の出力は共にハイとなるが。
アンドゲート５１がハイとなった時インバータ＆を通し
てアンドゲート潟が閉じられるために。
てアンドゲート潟が閉じられるために。
アンドゲート５２の出力はフリップフロップ４４へは伝
わらない。つまり２本実施例ではプロセッサＡにバスの
優先権が与えられている。ナントゲート４９とアンドゲ
ート潟のディレィの差によって、プロセッサＢのバス要
求の直後にプロセッサＡのバス要求が発生した場合、ア
ンドゲート５４の出力が瞬間的にハイになる可能性があ
るため、アンドゲート５１の出力はフリップフロップ４
３で、アントゲ−）５４の出力はフリップフロップ４４
で１度ラッチして、クロックＣＬ−Ｂ及びＣＬ−Ａに同
期させるようにしである。
わらない。つまり２本実施例ではプロセッサＡにバスの
優先権が与えられている。ナントゲート４９とアンドゲ
ート潟のディレィの差によって、プロセッサＢのバス要
求の直後にプロセッサＡのバス要求が発生した場合、ア
ンドゲート５４の出力が瞬間的にハイになる可能性があ
るため、アンドゲート５１の出力はフリップフロップ４
３で、アントゲ−）５４の出力はフリップフロップ４４
で１度ラッチして、クロックＣＬ−Ｂ及びＣＬ−Ａに同
期させるようにしである。
以上説明したように１本発明では複数のプロセッサから
のチップセレクト信号に優先単位をつけることによって
共有バスへのアクセスを制御し、アクセスを禁止された
プロセッサのレディ信号をローにすることによってソフ
トウェアからバス制御による負担を完全に取シ除くこと
ができる。共有バスへのアクセスを禁止されているプロ
セッサのローカルバスは、共有バスと切り離されている
ため、ローカルメモリへのアクセスは自由に行える。
のチップセレクト信号に優先単位をつけることによって
共有バスへのアクセスを制御し、アクセスを禁止された
プロセッサのレディ信号をローにすることによってソフ
トウェアからバス制御による負担を完全に取シ除くこと
ができる。共有バスへのアクセスを禁止されているプロ
セッサのローカルバスは、共有バスと切り離されている
ため、ローカルメモリへのアクセスは自由に行える。
以下今日
第１図は本発明を適用したマルチプロセッサクステムの
構成図、第２図は本発明の要部で。 第１図の共有バス制御回路であシ、第３図は第２図にお
けるバス要求制御ロジック回路の概略図である。 図中、Ａ、Ｂはプロセッサ、２Ａ、２Ｂはローカルメモ
リ、３は共有バス制御回路、５は共有メモ１ハ３１はバ
ス要求制御ロジック回路、３２Ａ。 ３２Ｂはゲート回路。
構成図、第２図は本発明の要部で。 第１図の共有バス制御回路であシ、第３図は第２図にお
けるバス要求制御ロジック回路の概略図である。 図中、Ａ、Ｂはプロセッサ、２Ａ、２Ｂはローカルメモ
リ、３は共有バス制御回路、５は共有メモ１ハ３１はバ
ス要求制御ロジック回路、３２Ａ。 ３２Ｂはゲート回路。
Claims (1)
- １、共有バスを有するマルチプロセッサシステムにおい
て、各々のプロセッサからのバスアクセス信号より、バ
ス制御信号及びバスビジー信号を発生する制御回路及び
、前記バス制御信号を受けて共有バスを各々のプロセッ
サのローカルバスへ接続するゲート回路を有し、一つの
プロセッサが共有バスをアクセスした場合、前記制御回
路が前記ゲート回路に与えた信号により前記一つのプロ
セッサのローカルバスが共有バスへ接続され、この間に
他のプロセッサが共有バスをアクセスした場合、前記制
御回路はバスビジー信号を発生し、アクセスサイクル内
にウェイトステートが挿入され、共有バスが解放される
までアクセスをウェイトさせるようにする共有バス制御
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4771087A JPS63214866A (ja) | 1987-03-04 | 1987-03-04 | 共有バス制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4771087A JPS63214866A (ja) | 1987-03-04 | 1987-03-04 | 共有バス制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63214866A true JPS63214866A (ja) | 1988-09-07 |
Family
ID=12782860
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4771087A Pending JPS63214866A (ja) | 1987-03-04 | 1987-03-04 | 共有バス制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63214866A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5741755A (en) * | 1980-08-25 | 1982-03-09 | Omron Tateisi Electronics Co | Shared memory controller |
| JPS59220821A (ja) * | 1983-05-31 | 1984-12-12 | Nec Home Electronics Ltd | コンピユ−タの共有バス制御装置 |
-
1987
- 1987-03-04 JP JP4771087A patent/JPS63214866A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5741755A (en) * | 1980-08-25 | 1982-03-09 | Omron Tateisi Electronics Co | Shared memory controller |
| JPS59220821A (ja) * | 1983-05-31 | 1984-12-12 | Nec Home Electronics Ltd | コンピユ−タの共有バス制御装置 |
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