DE3231445A1 - Datenuebertragungseinrichtung fuer ein mikrocomputer-system - Google Patents

Datenuebertragungseinrichtung fuer ein mikrocomputer-system

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DE3231445A1
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data
signal
microcomputer
control device
drq
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DE19823231445
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Shunsuke Tokyo Furukawa
Kenji Kashiwa Chiba Yamamoto
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Sony Corp
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Description

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-4-Datenübertragungseinrichtung für ein Mikrocomputer-System
Die vorliegende Erfindung bezieht sich auf eine Datenübertragungseinrichtung und ist insbesondere auf eine Anordnung zum Übertragen von Daten zwischen einer Mikrocomputer-Einrichtung und einer "Floppy Disc" - Steuereinrichtung eines "Floppy Disc" - Systems gerichtet.
Im allgemeinen laufen Datenübertragungsvorgänge in Mikrocomputer-Systemen zwischen einem externen Speicher, beispielsweise einem "Floppy Disc", und einem Hauptspeicher einer Mikrocomputer-Anordnung verhältnismäßig langsam ab und binden die zentrale Verarbeitungseinheit CPU für lange Zeitabschni tte.
Es ist daher bei Benutzung eines "Floppy Disc" - Systems im Zuzammenhang mit einer Mikrocomputer-Anordnung wünschenwert, die Daten schnell zwischen einer "Floppy Disc" - Steuereinrichtung des betreffenden "Floppy Disc" - Systems und dem Hauptspeicher der Mikrocomputer-Anordnung zu übertragen. Um eine derartige schnelle Übertragung zu erreichen, werden herkömmlicherweise sog. Speicherdirektzugriffssteuerungen (DMA) benutzt, um direkte Übertragungsvorgänge für Daten zwischen der "Floppy Disc" - Steuereinrichtung und dem Hauptspeicher der Mikrocomputer-Anordnung auszuführen, ohne dabei über die zentrale Verarbeitungseinheit CPU zu gehen und ohne Instruktionen einzuholen, die von der zentralen Verarbeitungseinheit CPU benötigt werden. In anderen Worten ausgedrückt heißt dies, daß die gesamte Datenübertragung durch die Hardware der Speicherdirektzugriffssteuerung DMA durchgeführt wird. Daraus ergibt sich, daß die Datenübertragung mittels der DMA eine verhältnismäßig komplexe Schaltungstechnik benötigt, wodurch das gesamte System verhältnismäßig groß und teuer wird.
Der vorliegenden Erfindung liegt daher die Aufgabe zugrunde, eine Datenübertragungseinrichtung zu schaffen, die die \ zuvor beschriebenen Schwierigkeiten, die sich durch Einrich-
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tungen gemäß dem Stand der Technik ergeben, vermeidet. Insbesondere besteht die Aufgabe für die vorliegende Erfindung darin, eine Datenübertragungseinrichtung zu schaffen, mittels derer Daten schnell zwischen einer "Floppy Disc" Steuereinrichtung eines "Floppy Disc" - Systems und dem Hauptspeicher einer Mikrocomputer-Anordnung ohne Verwendung einer Speicherdirektzugriffssteuerung DMA übertragen werden. Die Aufgabe für die vorliegende Erfindung besteht außerdem darin, eine Datenübertragungseinrichtung zu schaffen, in welcher Zustandssignale der "Floppy Disc" - Steuereinrichtung eines "Floppy Disc" - Systems über Datenleitungen zu einer zentralen Verarbeitungseinheit CPU einer Mikrocomputer-Anordnung hin übertragen werden, um eine schnelle Datenübertragung zwischen der "Floppy Disc" - Steuereinrichtung und dem Hauptspeicher der Mikrocomputer-Anordnung ohne Benutzung einer Speicherdirektzugriffssteuerung DMA zu ermögli chen.
Zur Lösung di eser. Auf gäbe ist erfindungsgemäß eine Einrichtung zur Datenübertragung zwischen einem externen Speicher und einem Mikrocomputer über einen Datenbus vorgesehen, wobei die Einrichtung eine externe Speichersteuerung zum Anschalten oder Verbinden über eine Schnittstelle des Mikrocomputers mit dem externen Speicher enthält, wobei die externe Speichersteuerung zumindest ein Zustandssignal erzeugt, wobei Torschaltungen zum Durchschalten dieses zumindest vorhandenen Zustandssignals über den Datenbus zu dem Mikrocomputer und zum Durchschalten der Daten zwischen dem Mikrocomputer und der externen Speichersteuerung über den Datenbus vorgesehen sind, wobei der Mikrocomputer zumindest ein Befehlssignal in Abhängigkeit von dem zumindest vorgesehenen Zustandssignal erzeugt und wobei ein Steuermittel zum Wirksamschalten der Torschaltung zum Durchschalten des zumindest vorhandenen einen Zustandssignals zu den Mikrocomputer und zum Durchschalten der Daten zwischen dem Mikrocomputer und der externen Speichersteuerung über den Datenbus in Abhängigkeit von dem zumindest einen Befehlssignalvorgesehenist.
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-δι Die oben genannten und weitere Aufgaben, Merkmale und Vorteile der Erfindung werden aus der im folgenden anhand der Figuren gegebenen, ins einzelne gehenden Beschreibung eines verdeutlichenden Ausführungsbeispiels für die vorliegende Erfindung ersichtlich.
Fig. 1 zeigt ein Blockschaltbild für eine Datenübertragungseinrichtung gemäß einem Ausführungsbeispiel für die vorliegende Erfindung.
Fig. 2 zeigt ein mehr ins einzelne gehendes Blockschaltbild eines Teils der Einrichtung gemäß Fig. 1.
In Fig. 1 ist eine Vielzahl von "Floppy Disc" - Treiberschaltungen A-D zum Speichern von Daten vorgesehen. Die "Floppy Disc" - Treiberschaltungen A-D werden durch eine "Floppy Disc" - Steuereinrichtung 2 über eine "Floppy Disc" - Treiberschnittstelle 4 gesteuert. Die "Floppy Disc" Steuereinrichtung 2 ist allgemein als ein LSI-Chip ausgebildet. Beispielsweise kann ein MB8876-Chip von der Firma Fujitsu oder ein gleichwertiges IC-Chip für die "Floppy Disc" - Steuereinrichtung 2 verwendet werden. Die "Floppy Disc" - Steuereinrichtung 2 erzeugt zahlreiche Signale für die Datenverwaltung und die "Floppy Disc" - Treibersteuerung und außerdem eine Zustandsinformation, die ins einzelne gehend im folgenden erläutert wird. Die "Floppy Disc" Treiberschnittstelle 4 trennt Daten und Taktsignale voneinander und decodiert Treiber- und Seitenauswahlsignale .
Die "Floppy Disc" - Steuereinrichtung 2 ist mit einem Hilfscomputer oder einer Mikrocomputer-Einrichtung 6 über eine Mikrocomputer- oder Hi Ifscomputer-Schnittstelle 8 sowie über einen Datenbus 10, einen Adreßbus 12 und einen Steuerbus 14 verbunden. Der Datenbus 10 ist mit einer zentralen Verarbeitungseinheit CPU 16 verbunden, und ein Hauptspeicher 18, beispielsweise ein Speicher mit wahlfreiem Zugriff (RAM), der Mikrocomputer-Einrichtung 6 ist ebenfalls mit ,, dem Datenbus 10 verbunden. Als zentrale Verarbeitungsein-
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heit CPU 16 kann beispielsweise eine Z80A-CPU von der Firma Zilog, Inc. verwendet werden. Im allgemeinen steuert die CPU 16 die "Floppy Disc" - Steuereinrichtung 2 entsprechend gegebenen Befehlen, wie später im einzelnen erläutert wird.
Es wird nun eine ins einzelne gehende Beschreibung eines Teils der Einrichtung gemäß Fig. 1 anhand von Fig. 2 gegeben. Ins einzelne gehend ist festzustellen, daß die Mikrocomputer-Einrichtung 6 mit der Hi Ifscomputer-Schnittstel1e 8 über den Datenbus 10, der aus Datenleitungen DQ - D^ besteht, den Adreßbus 12 und den Steuerbus 14, welcher aus einer Speicherschreibleitung WR, einer I/O-Anforderungsleitung 1ORQ5 einer Speicherleseleitung RD, einer Taktleitung CLK und einer Rücksetzleitung RES besteht, verbunden ist. Die I/O-Anforderungsleitung IORQ nimmt einen niedrigen Pegel an, um anzuzeigen, daß das untere Byte Aq-A-v des Adreßbus 12 eine gültige I/O-Zugangsadresse für einen 1/0-Lese- oder -Schreibvorgang hält. Die Speicherlese- und Speicherschrei bl ei tungen RD und WR sind ebenfalls aktiv, wenn sie einen niedrigen Pegel haben. Die Speicherleseleitung RD zeigt an, daß die Mikrocomputer-Einrichtung wünscht, Daten aus dem Speicher oder aus einer I/O-Einrichtung zu lesen, während die Speicherschreibleitung WR anzeigt, daß der Datenbus Daten hält, die unter einer Speicheradresse abgespeichert werden sollen. Das Signal aus der Speicherschreibleitung WR aus der Mikrocomputer-Einrichtung 6 wird an einen Eingang eines ODER-Gliedes 20 mit zwei Eingängen der Hi1fscomputer-Schnittstel1e 8 geliefert, wobei der andere Eingang dieses ODER-Gliedes mit dem Signal von der I/O-Anforderungsleitung IORQ versorgt wird. Das ODER-Glied 20 liefert seinerseits ein Schreibbereitschaftssignal WE an einen gleichnamigen Schreibbereitschaftseingang WE der "Floppy Disc" - Steuereinrichtung 2, welches Signal als ein Abtastimpuls benutzt wird, wenn Daten in interne Register der "Floppy Disc" - Steuereinrichtung 2 eingeschrieben werden. Auf die gleiche Art wird das Signal von der Speicherlesel ei tung IrTT ei nem Eingang eines weiteren ODER-Gliedes der Hi Ifscomputer-SchnittstelIe 8 zugeführt, wobei der an-
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dere Eingang dieses ODER-Gliedes mit dem Signal von der I/O-Anforderungsleitung IORQ versorgt wird, wodurch dieses ODER-Glied seinerseits ein Lesebereitschaftssignal "RT an einen gleichnamigen Leseberei tschaftsei ngang "RT der "Floppy Disc" - Steuereinrichtung 2 liefert, was außerdem als ein Abtastimpuls benutzt wird, wenn Daten aus den internen Registern der "Floppy Disc" - Steuereinrichtung 2 ausgelesen werden. Auf diese Weise werden die Berei tschaf tssi gnal e "RT und Ue der "Floppy Disc" - Steuereinrichtung 2 zum Steuern des Auslesens und Einschreibens von Daten mit Bezug auf die "Floppy Disc" - Treiberschaltungen A-D zugeführt. Die restlichen Signale von der Taktleitung CLK und der Rücksetzleitung RES werden direkt über die Hi1fscomputer-Schnittstel1e 8 sowohl an die "Floppy Disc" - Steuereinrichtung 2 als auch die "Floppy Disc" - Treiberschnittstelle 4 geliefert.
Die Hi Ifscomputer-Schnittstel1e 8 enthält außerdem eine bidirektionale invertierende Pufferschaltung 24, die zwischen die Datenleitungen DQ - D-^ des Datenbus 10 und Daten-Zugriffsleitungen DALO - DAL7 der "Floppy Disc" - Steuereinrichtung zum Durchschalten der Daten zwischen der Mikrocomputer-Einrichtung 6 und der "Floppy Disc" - Steuereinrichtung 2 geschaltet sind. In dieser Hinsicht enthält die bidirektionale invertierende Pufferschaltung 24 eine Torschaltungseiη gang skiemme G zum Bereitschalten der bidirektionalen invertierenden Pufferschaltung 24, um durch diese Daten in Abhängigkeit von einem Torsignal durchschalten zu können, das der Torschal tungsei ngangskl emme "G" zugeführt wird, und eine Richtungssteuerungskiemme DIR zum Steuern der Richtung der Durchschaltung von Daten zwischen der Mikrocomputer-Einrichtung 6 und der "Floppy Disc" - Steuereinrichtung 2 in Abhängigkeit von dem Lesebereitschaftsignal RE von dem Ausgang des weiteren ODER-Gliedes 22. Das Torsignal, das der Torschaltungseingangsklemme G zugeführt wird, wird in Abhängigkeit von Befehls- oder Steuersignalen aus der CPU 16 der Mikrocomputer-Einrichtung 6 erzeugt. Es ist ersichtlich, daß die MB8876 - "Floppy Disc" - Steuereinrichtung x eine negative Logik verwendet. Dementsprechend ist die Puf-
ferschaitung eine solche des invertierenden Typs. Ein "Hochzieh" - Widerstand 26 ist ebenfalls zwischen eine Stromquelle +B und jede der Datenleitungen, die die Datenzugriffsleitungen DALO - DAL7 der "Floppy Disc" - Steuereinrichtung 2 mit der bidirektionalen invertierenden Pufferschaltung 24 verbinden, geschaltet.
Um die "Floppy Disc" - Steuereinrichtung 2 beispielsweise mit der MB8876 - "Floppy Disc" - Steuereinrichtung von der Firma Fujitsu zu steuern, ist letztere mit I/O-Zugangsadressen 30H-34H der Mikrocomputer-Einrichtung 6 belegt, wobei die "Floppy Disc" - Steuereinrichtung 2 eine Vielzahl von Registern entsprechend den vergebenen I/O-Zugangsadressen 30H-34H enthält. Im einzelnen enthält die "Floppy Disc" Steuereinrichtung 2 ein Befehlsregister CR entsprechend der I/O-Zugangsadresse 3OH, welches Befehlsregister während der Schreibbetriebsweise benutzt wird, um Befehle für die Treibereinheitensteuerung zu setzen.
Ein Zustandsregister STR der "Floppy Disc" - Steuereinrichtung 2 korrespondiert ebenfalls mit der I/O-Zugangsadresse 3OH, und das Auslesen von Information aus dem Zustandsregi ster STR während des Lesebetriebszustandes hängt von dem eingeschriebenen Befehl aus dem Befehlsregister ab.
Die "Floppy Disc" - Steuereinrichtung 2 enthält außerdem ein Spurenregister TR, das mit der I/O-Zugangsadresse 31H korrespondiert. Dieses Register wird dazu benutzt, die Nummer der Spur zu speichern, auf der der Magnetkopf positioniert ist. Es ist ersichtlich, daß jedes "Floppy Disc" in eine Vielzahl von Sektoren aufgeteilt ist. Dementsprechend speichert ein Sektorregister SCR der "Floppy Disc" - Steuereinrichtung 2, das mit der I/O-Zugangsadresse 32H korrespondiert, die Nummer des Sektors, aus dem mittels eines Befehls ausgelesen oder in den eingeschrieben werden soll. Ein Datenregister DR, das mit der I/O-Zugangsadresse 33H korrespondiert, ist ebenfalls vorgesehen, um Daten während eines Auslesevorgangs oder eines Einschreibvorgangs zu spei·
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-ιοί ehern. Wenn ein Auswahlbefehl initiiert wird, der dazu dient, den Magnetkopf zu einer speziellen Spur hin zu bewegen und dadurch diese Spur auszusuchen, wird die spezielle Spurnummer ebenfalls in dem Datenregister DR gespeichert.
Mit Bezug auf die I/O-Zugangsadresse 34H ist ein Treiber-/ Seitenauswahlregister zum Schalten der "Floppy Disc" - Treiberschaltungen und zum Auswählen der Seite der "Floppy Disc" in der betreffenden geschalteten "Floppy Disc" - Treiberschaltung, mit der aufgezeichnet und wiedergegeben werden soll, vorgesehen. Außerdem ist ein IRQ/DRQ-Zustandsregister mit Bezug auf die I/O-Zugangsadresse 34H vorgesehen, das ein Interrupt-Anforderungszustandssignal IRQ und ein Daten-Anforderungszustandssignal DRQ speichert. Insbesondere ist das Zustandssignal IRQ ein Einbit-Signal, das auf "1" gesetzt wird, wenn eine Befehlsausführung vervollständigt oder beendet ist, und das auf "0" zurückgesetzt wird, wenn das Zustandsregister STR ausgelesen wird oder ein anderer Befehl eingeschrieben wird. Ein Zustandssignal DRQ ist lediglich die invertierte Form des DRQ-Kennzeichnungssignals, das in dem Zustandsregister STR gespeichert ist. Insbesondere dann, wenn das Daten-Anforderungszustandssi gnal DRQ auf "0" gesetzt wird (DRQ ist auf "1" gesetzt), wird eine Daten-Schreib-/Lese-Operation angefordert, und das Signal DRQ oder das Kennzeichnungssignal (flag) wird auf "1" zurückgesetzt, wenn die Daten eingeschrieben oder ausgelesen worden sind. Das IRQ/DRQ-Zustandsregister enthält 8 Bits, wobei dem Interrupt-Anforderungszustandssignal das am meisten signifikante Bit (MSB), d. h. die Bitposition 7, und dem Daten-Anforderungszustandssignal DRQ das nächstsignifikante Bit, d. h. die Bitposition 6, zugewiesen ist. Es sei angemerkt, daß dann, wenn der Bit-Zustand der Signale IRQ und DRQ geprüft wird, die verbleibenden Bits des IRQ/DRQ-Zustandsregisters stets auf "0" gesetzt werden.
Zusätzlich werden der "Floppy Disc" - Steuereinrichtung 2 \ zahlreiche Signale aus der Mikrocomputer-Einrichtung 6 über
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-πι den Adreßbus 12 zugeführt, wobei die Adreßbits AQ und A-, der "Floppy Disc" - Steuereinrichtung 2 als Registerauswahlsignale angeboten werden, die zum Adressieren eines internen Registers aus der Gesamtheit des Befehlsregisters CR, des Zustandsregisters STR, des Spurenregisters TR, des Sektorregisters SCR und des Datenregisters DR der "Floppy Disc" - Steuereinrichtung 2 benutzt werden. Die Signale von dem Adreßbus 12 werden einem Decoder 28 der Mikrocomputer-Schnittstelle 8 zugeführt, der seinerseits Steuersignale erzeugt, beispielsweise ein Chip-Bereitschaftssignal CF5 das mit den Zugangsadressen 30H-33H korrespondiert, wobei das Chip-Bereitschaftssignal "ÜE einem Chip-Auswahleingang CS der "Floppy Disc" - Steuereinrichtung 2 als ein Chip-Auswahl si gnal CS zugeführt wird. Wennn das Chip-Auswahlsi gnal TS = "O" ist, wird die "Floppy Disc" - Steuereinrichtung 2 ausgewählt, und die Datenzugriffsleitungen DALO DAL7 werden bereitgeschaltet, um eine Datenübertragung zwischen der "Floppy Disc" - Steuereinrichtung 2 und der Mikrocomputer-Einrichtung 6 zu gestatten. Wenn beispielsweise die Adreßbits A7 - AQ 00110000, 00110001, 00ΠΌ010 und 00110011 sind, welche mit den Zugangsadressen 30H-33H korrespondieren, wird das Chip-Bereitschaftssignal "CE zu "0", und es wird zu allen anderen Zeitpunkten zu "1". Andererseits werden dann, wenn das Chip-Auswahlsignal TS = "1" ist, keine Daten zwischen der Mikrocomputer-Einrichtung 6 und der "Floppy Disc" - Steuereinrichtung 2 übertragen, da sich die Datenzugriffsleitungen DALO - DAL7 zu dieser Zeit in einem "schwebenden" Zustand befinden. Das Chip-Bereitschaftssignal ΤΈ wird ebenfalls über einen Inverter 29 an einen Eingang eines NOR-Gliedes 30 mit zwei Eingängen geliefert, das seinerseits ein Torsignal an die Torschaltungs· eingangsklemme TTder bidirektionalen invertierenden Pufferschaltung 24 liefert, um eine Datenübertragung zwischen der Mikrocomputer-Einrichtung 6 und der "Floppy Disc" - Steuereinrichtung 2 zu gestatten. Es ist ersichtlich, daß dann, wenn TTE = "0" ist, der Inverter 29 ein Signal "1" an das NOR-Glied 30 liefert, das seinerseits immer ein Signal "0" an die Torschaltungseingangsklemme 1Γ1iefert, um die Puffer·
Schaltung 24 in die Lage zu versetzen, die Datensignale zu invertieren und zwischen den Datenzugriffsleitungen DALO DAL7 und den Datenleitungen DQ - D7 des Datenbus 10 durchzuschalten. Die Richtung der Übertragung wird, wie dies zuvor beschrieben wurde, durch das Lesebereitschaftssignal RE gesteuert, das der Richtungssteuerungsklemme DIR der bidirektionalen invertierenden Pufferschaltung 24 angeboten wi rd .
Entsprechend der vorliegenden Erfindung werden Daten schnell zwischen der "Floppy Disc" - Steuereinrichtung 2 und der Mikrocomputer-Einrichtung 6 ohne Verwendung einer DMA-Steuereinrichtung durch Test- oder Prüfzustandssignale IRQ und DRQ, die in einem IRQ/DRQ-Zustandsregister gespeichert sind, übertragen, wobei diese Zustandssignale der CPU 16 von der "Floppy Disc" - Steuereinrichtung 2 über den Datenbus 10 zugeführt werden. Im einzelnen wird das Signal IRQ von der "Floppy Disc" - Steuereinrichtung 2 an einen Eingang einer Torschaltung 34 über einen Inverter 32 geliefert, und das Signal DRQ wird aus der "Floppy Disc" - Steuerung 2 direkt an den Eingang einer weiteren Torschaltung 36 geliefert. Die Ausgänge der beiden Torschaltungen 34 u. 36 sind mit den Leitungen verbunden, die die Datenzugriffsleitung DAL7 bzw. DAL6 mit der bidirektionalen invertieren- den Pufferschaltung 24 verbinden. Eine Spannungsquelle +B liefert ein Signal hohen Pegels "1" an die Leitungen, die die "Floppy Disc" - Steuereinrichtung 2 mit den Eingängen des Inverters 32 und der weiteren Torschaltung 36 über "Hochzieh" - Widerstände 38 verbinden. Es ist ersichtlich, daß die Torschaltungen 34 u. 36 dann, wenn sie bereitgeschaltet sind, Signale IRQ und DRQ an die bidirektionale invertierende Pufferschaltung 24 über die Leitungen liefern, die die Datenzugriffsleitung DAL7 bzw. DAL6 mit der bidirektionalen invertierenden Pufferschaltung 24 verbinden. Wie aus dem folgenden ersichtlich wird, ist, wenn die Signale IRQ und DRQ an die bidirektionale invertierende Pufferschaltung 24 geliefert werden, CS = "1", so daß die Datenzugriffsleitungen DALO - DAL7 in einem "schwebenden"
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Zustand gehalten werden, in dem keine Daten von ihnen geliefert werden. Zusätzlich liefern die "Hochzieh" - Widerstände 26 ein Signal mit dem hohen logischen Pegel "1" an die bidirektionale invertierende Pufferschaltung 24 über die Leitungen, die die Datenzugriffsleitungen DALO - DAL5 mit der bidirektionalen invertierenden Pufferschaltung 24 verbinden. Die bidirektionale invertierende Pufferschaltung 24 invertiert ihrerseits die Signale, die ihr zugeführt werden, um so die Zustandssignale IRQ und DRQ über die Datenleitung D7 bzw. D6 und Bits mit dem niedrigen logischen Pegel "0" über die verbleibenden Datenleitungen des Datenbus 10 während eines Prüfvorgangs zu übertragen.
Um die Torschaltungen 34 und 36 der Hi Ifscomputer-Schnittstelle 8 zu steuern, ist außerdem eine Torschaltungs-Steueranordnung in der Hi Ifscomputer-Schnittstel1e 8 vorgesehen. Wie in Fig. 2 gezeigt, wird ein Steuersignal durch den Decoder 28 korrespondierend mit der Adresse 34H bereitgestellt. Wenn beispielsweise die Bits A7 - AQ, die über den Adreßbus 12 angeboten werden das Byte 00110100 korrespondierend mit der Adresse 34H bilden, erzeugt der Decoder 28 ein Signal "1", das einem ODER-Glied 40, welches zwei Eingänge hat, über einen weiteren Inverter 42 zugeführt wird. Das Lesebereitschaftssignal RE aus dem ODER-Glied 22 wird dessen anderen Eingang zugeführt. Das ODER-Glied 40 liefert seinerseits Steuersignale an "niedrigaktive" Eingangsklemmen der Torschaltungen 34 und 36, um diese letzteren Schaltungen bereitzuschalten, damit sie die Zustandssignale IRQ und DRQ an die bidirektionale invertierende Pufferschaltung 24 abgeben. Das Steuersignal aus dem Decoder 28, das mit der Adresse 34H korrespondiert, wird ebenfalls direkt dem anderen Eingang des NOR-Gliedes 30 zugeführt. Auf diese Weise erzeugt das NOR-Glied 30 immer dann, wenn dieses Steuersignal "1" ist, ein Signal "0", das der Torschaltungseingangsklemme G" zugeführt wird, um die Pufferschaltung 24 bereitzuschalten, um die Zustandssignale IRQ und DRQ zu invertieren und zu der CPU 16 über die Datenleitungen D7 bzw. Dg durchzuschalten.
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Die grundsätzliche Arbeitsweise der Datenübertragungseinrichtung gemäß der vorliegenden Erfindung besteht darin, daß die Zustandssignale IRQ und DRQ über die Datenleitung D7 bzw. D,- zu der CPU 16 zum Prüfen derselben übertragen werden, um zu bestimmen, ob ein Datenbyte zwischen dem Datenregister DR der "Floppy Disc" - Steuereinrichtung 2 und der CPU 16 zu übertragen ist. Wie zuvor festgestellt, wird die Datenübertragung dann, wenn das Chip-Bereitschaftssignal "CE (=CS) = "1" ist, unterdrückt, da die Datenzugriffsleitungen DALO - DAL7 hochohmig oder in' einem "schwebenden" Zustand gehalten werden. Dementsprechend werden keine Daten zwischen dem Datenregister DR und der Mikrocomputer-Einrichtung 6 übertragen. Indessen wird während der Zeit, zu der das Steuersignal aus dem Decoder 28, das mit der Adresse 34H korrespondiert, gleich "1" ist, das Ausgangssignal des Inverters 42, das an das ODER-Glied 40 geliefert wird, auf einem niedrigen Pegel oder dem Binärwert "0" gehalten. Wenn die Mikrocomputer-Einrichtung 6 an die "Floppy Disc" - Steuereinrichtung 2 Befehlssignale für einen Lesevorgang liefert, hat das Lesebereitschaftsignal RE ebenfalls einen niedrigen Pegel, und dementsprechend werden die Torschaltungen 34 und 36 bereitgeschaltet. Auf diese Weise werden die Signale IRQ und DRQ mit den zuvor erwähnten Bits mit logischem Pegel "1" an die bidirektionale invertierende Pufferschaltung 24 geliefert. Zu dieser Zeit gibt das NOR-Glied 30 in Abhängikeit von dem Steuersignal, das mit der Zugangsadresse 34H aus dem Decoder 28 korrespondiert, ein Signal mit dem logischen Pegel "0" an die Torschaltungseingangsklemme TT der bidirektionalen invertierenden Puffer-
3^ Schaltung 24 ab, um die ihr zugeführten Zustandssignale zu invertieren und durchzuschalten. Dementsprechend werden die Zustandssignale IRQ und DRQ mit Bits des logischen Pegels "0" zu Prüfzwecken an die CPU 16 gelegt.
Es ist ersichtlich, daß während der Lesebetriebsweise beispielsweise dann, wenn das Zustandssignal DRQ den logischen Pegel "0" hat, dies anzeigt, daß das Datenregister DR mit ^ einem Byte von Daten gefüllt ist, das durch die Mikrocompu-
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ter-Einrichtung 6 ausgelesen werden soll. Außerdem zeigt während der Schreibbetriebsweise der logische Pegel "0" des Zustandssignals DRQ an, daß ein Byte von Daten in das Datenregister DR einzulesen ist. Wenn eine dieser Bedingungen erfüllt ist und wenn das Zustandssignal IRQ anzeigt, daß der betreffende Vorgang nicht vollständig abgewickelt worden ist, sendet die CPU 16 Befehlssignale an die "Floppy Disc" - Steuereinrichtung 2, so daß das Chip-Bereitschaftssignal CE (=CS) = 11O" ist und das Steuersignal aus dem Decoder 28, das mit der Adresse 34H korrespondiert, ungleich "1", d. h. "0" ist. Auf diese Weise gibt das ODER-Glied 40 ein Signal mit dem logischen Pegel "1" zur Sperrung der Torschaltungen 34 und 36 aus. Zur gleichen Zeit gibt der Decoder 28 ein Signal mit dem logischen Pegel "1" über den Inverter 29 an das NOR-Glied 30 ab, das seinerseits ein Signal mit dem logischen Pegel "0" an die Torschaltungseingangsklemme G der bidirektionalen invertierenden Pufferschaltung 24 abgibt. Da das Chip-Bereitschaftssignal CE ( = CS") = "0" ist, werden die Datenzugriffsleitungen DALO DAL7 bereitgeschaltet, so daß ein Datenbyte durch die bidirektionale invertierende Pufferschaltung 24 zwischen dem Datenregister DR und der CPU 16 invertiert und durchgeschaltet wird. Im einzelnen heißt dies, daß während der Lesebetriebsweise beispielsweise das Datenbyte, das von der Pufferschaltung 24 durchgeschaltet wird, zu einem ersten Register der CPU 16 übertragen und wiederum von der CPU 16 zu einem bestimmten Speicherplatz in dem Hauptspeicher 18 zurückübertragen wird. Dann werden die Torschaltungen 34 und 36 und die Torschaltungseingangsklemme G wieder bereitgeschaltet, wenn das Signal CE zu seinem Pegel "1" zurückkehrt und das Steuersignal Steuersignal, das mit der Adresse 34H korrespondiert, seinen Zustand "1" annimmt. Auf diese Weise werden die Zustandssignale wieder zu Prüfzwecken zu der CPU 16 übertragen. Die oben genannten Schritte setzen sich in der gleichen Weise fort, bis das Zustandssignal IRQ anzeigt, daß der Lesevorgang für beispielsweise einen Sektor beendet worden ist.
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Die im folgenden angegebenen Lese- und Schreibroutinen können zum Schreiben und Lesen von Daten im Zusammenhang mit einer Floppy Disc-Steuereinrichtung des Typs MB8876 und mit einer CPU des Typs Z80A von der CPU 16 verwendet werden. Es ist ersichtlich, daß nur die Leseroutine behandelt wird, sich die Schreibroutine aber auf einfache Weise daraus abei ten 1äßt.
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JP (HL) 4
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-17-Während des ersten Schrittes [IN B, (Older Leseroutine werden die Zustandssignale IRQ und DRQ über die Datenleitung D7 bzw. Dg zu dem B-Register der CPU des Typs Z80A übertragen, das danach diese Bits durch das S-Kennzeichnungsbit bzw. durch das Z-Kennzeichnungsbit mittels eines darin enthaltenen Prüfprogramms prüft. Im einzelnen gilt, daß dann, wenn das Zustandssignal DRQ = "1" fÜRQ = "0") ist, das Z-Kennzeichnungsbit ebenfalls den Binärwert "1" hat. Wie zuvor festgestellt, zeigt dies an, daß das Datenregister DR mit einem Datenbyte, das durch die CPU 16 ausgelesen werden soll, gefüllt ist. Dementsprechend springt beim nächsten Schritt [JR Z, RCOMD] das Programm zu einer Lesebefehls-Subroutine (RCOMD). Andererseits ist dann, wenn DRQ = "0",
d. h. wenn DRQ = "1" ist, das Z-Kennzeichnungsbit gleich "0", und das Programm setzt sich zu dem nächsten Schritt fort. In dem nächsten Schritt wird das Zustandssignal IRQ durch die Instruktion [RET M] mittels eines S-Kennzeichnungsbit-Programms geprüft. Wennn das Zustandssignal IRQ = "1" ist, ist das S-Kennzeichnungsbit ebenfalls gleich "1", wodurch angezeigt wird, daß der Lesebefehl vollständig ausgeführt worden ist und das Programm zu der nächsten Adresse in dem Hauptprogramm zurückkehrt. Wenn indessen DRQ = IRQ = "0" ist, werden die Zustandssignale IRQ und DRQ wieder in das B-Register der CPU des Typs Z80A durch die Instruktion CN B, (C)] eingeschrieben. Zu dieser Zeit wird nur das Z-Kennzeichnungsbit, das mit dem Zustandssignal DRQ korrespon· diert, geprüft. Wennn das Z-Kennzeichnungsbit den Binärwert "0" hat (DRQ = "0"), springt das Programm zurück zum Anfang der Leseroutine (INSTS), und es werden die oben genannten Schritte wiederholt, bis das Z-Kennzeichnungsbit gleich "1 " wird, um das Programm zu der Lesebefehls-Subroutine (RCOMD) springen zu lassen. Wenn in dem letzten Schritt [JP NZ,
INSTS] der (INSTS)-Subroutine bestimmt wird, daß das Zustandssignal DRQ = "1" ist, setzt sich das Programm zu der Lesebefehls-Subroutine (RCOMD) fort.
Es ist ersichtlich, daß nachdem die CPU 16 bestimmt, daß das Datenregister DR ein Datenbyte enthält, das auszulesen
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ist, die Torschaltungen 34 und 36 und die Torschaltungseingangsklemme G gesperrt werden, so daß ein Datenbyte von den Datenzugriffsleitungen DALO - DAL7 durch die bidirektionale invertierende Pufferschaltung 24 gelesen wird. In der Lesebefehls-Subroutine (RCOMD) schaltet die CPU 16 die Torschaltungseingangsklemme G bereit und sperrt die Torschaltungen 34 und 36, um das Datenbyte durch die Pufferschaltung 24 in ihr Register A durch die Instruktion [IN A, (DDATA)] einzulesen. Die CPU 16 lädt dann die Daten, die in dem Register A gespeichert sind, in den Hauptspeicher 18 in einen Speicherplatz, der durch ein Registerpaar DE mittels einer Lade-Instruktion [LD (DE), A] bezeichnet ist und erhöht die Adressennummer, die in dem Registerpaar (DE) gespeichert ist, durch die Instruktion [INC-DE] um 1, um so den Speicherplatz des nächsten Datenbytes zu bezeichnen.
Wie zuvor ausgeführt, werden dann, wenn die Torschaltungsei ngangskl emme G bereitgeschaltet wird, um das Datenbyte zu dem Register A der CPU zu übertragen, die Torschaltungen 34 und 36 gesperrt. Danach wird das Signal CE zu "1", und es wird das Steuersignal aus dem Decoder 28, das mit der Adresse 34H korrespondiert, zu "1", so daß die Datenzugriffsleitungen DALO - DAL7 gesperrt werden. Außerdem werden die Torschaltungen 34 und 36 sowie die Torschaltungseingangsklemme G bereitgeschaltet, so daß die Zustandssignale IRQ und DRQ iber die Pufferschaltung 24 übertragen und in das B-Register der CPU durch die Instruktion [IN B, (C)] eingelesen werden. Danach wird nur das Z-Kennzeichnungsbit geprüft. In anderen Worten ausgedrückt heißt dies, daß dann, wern das Zustandssignal DRQ = "0" ist, dies anzeigt, daß das Datenregister DR kein Datenbyte enthält, das auszulesen ist. Dementsprechend springt das Programm an den Anfang der Leseroutine, d. h. zu der Subroutine (INSTS). Andererseits setzt sich das Programm dann, wenn das Zustandssignal DFQ = "1" ist, wodurch gekennzeichnet wird, daß das Datenregister DR ein auszulesendes Datenbyte enthält, zu dem nächsten Schritt fort, der das Programm zu einer Stelle \ springen läßt, die durch das (HL) -Registerpaar der Z80A-CPU
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gekennzeichnet ist, d. h. an die Stelle zum Starten der Befehls-Subroutine (RCOMD) zum Auslesen eines anderen Datenbytes.
Es ist ersichtlich, daß die vorliegende Erfindung deutliche Vorteile gegenüber zuvor bekannten Systemen bietet. Beispielsweise besteht bei der vorliegenden Erfindung keine Forderung, ein interrupt-getriebenes System für die "Floppy Disc" - Steuereinrichtung 2 zum Auslesen der Zustandssigna-Ie IRQ und DRQ in die CPU 16 zum Ändern eines Interrupt-Registers darin zu verwenden. Es ist ersichtlich, daß ein derartiger Vorgang verhältnismäßig lang und äußerst langsam ist. Die vorliegende Erfindung überwindet diesen Nachteil durch ein direktes Einlesen der Zustandssignale IRQ und DRQ in das B-Register der CPU 16 für Prüfzwecke über die Datenleitung D7 bzw. Dg. Dementsprechend wird die Geschwindigkeit der Datenübertragung zwischen der "Floppy Disc" Steuereinrichtung 2 und dem Hauptspeicher 18 stark vergrößert. Zusätzlich besteht keine Notwendigkeit, eine DMA-Steuereinrichtung zu benutzen, die eine verhältnismäßig komplexe Schaltungstechnik hat, um eine derartig erhöhte Übertragungsgeschwindigkeit zu erzielen.
Beispielsweise beträgt bei vorbekannten Systemen die Datenübertragungsgeschwindigkeit für die Datenübertragung zwischen einer "Floppy Disc" - Steuereinrichtung eines 8-Zoll-"Floppy Di se"-Systems mit verdoppelter Aufzeichnungsdichte und einer Mikrocomputer-Einrichtung angenähert 500 kBit/s. Dementsprechend wird ein Datenbyte in angenähert 16 us übertragen. Indessen beträgt die Betriebszeit der "Floppy Disc" - Steuereinrichtung des Typs MB8876 11.5 με für den Schreibbetrieb und 13.5 με für den Lesebetrieb. Als Ergebnis daraus muß die "Floppy Disc" - Steuereinrichtung jeweils auf die CPU warten. Indessen wird gemäß der vorliegenden Erfindung, wie dies zuvor beschrieben wurde, eine ZustandsprU-fung dreimal innerhalb von elf Schritten für die Lese- und Schreibroutinen durchgeführt, d. h. im Zusammenhang mit dem Zustandssignal DRQ. Als Ergebnis daraus und wegen der Zu-
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Standsprüfung für das Zustandssignal IRQ wird ein Datenbyte innerhalb eines Maximums von 45 Zyklen aus dem Datenregister DR ausgelesen und in dem Hauptspeicher 18 gespeichert. Auf diese Weise tritt dann, wenn beispielsweise die Taktfrequenz der Z80A-CPU so ausgewählt ist, daß sie zumindest 4 MHz beträgt, ein Zyklus in weniger als 250 ns auf. In diesem Zusammenhang wird für 45 Zyklen ein maximaler Datentransport eines Bytes in weniger als 11.25 vs durchgeführt, was kurzer als die 11.5 μs-Betr^ebszeitperiode für den Schreibvorgang der "Floppy Disc" - Steuereinrichtung und kurzer als die 13.5 με-ΒβίΗebszeitperiode für den Lesevorgang der Floppy Disc-Steuereinrichtung ist, wodurch die Datenübertragung schnell und einfach durchgeführt werden kann .
Zusammenfassend ist folgendes festzustellen:
Allgemein müssen in Mikrocomputersystemen Datenübertragungsvorgänge zwischen einem externen Speicher, beispielsweise einem "Floppy Disc", und einem Hauptspeicher einer Mikrocomputer-Einrichtung durch die zentrale Verarbeitungseinheit (CPU) der Mikrocomputer-Einrichtung ablaufen, und daher müssen sie in die Software des Systems mit aufgenommen werden. Dies schließt normalerweise die Durchführung einer ins einzelne gehenden Instruktionsfolge zum Eingeben, Ausgeben und Verfolgen jedes Datenbytes in einem Block, der zu übertragen ist, ein, wodurch die Übertragung von Daten mit einem Byte je Zeitabschnitt erfolgt. Als Ergebnis daraus überträgt die CPU die Daten verhältnismäßig langsam, und die CPU wird für lange Zeitperioden dafür belegt gehalten.
Es ist daher, wenn ein "Floppy Disc" - System zusammen mit einer Mikrocomputer-Einrichtung benutzt wird, wünschenswert, die Daten schnell zwischen der "Floppy Disc" - Steuereinrichtung des "Floppy Disc" - Systems und dem Hauptspeicher der Mikrocomputer-Einrichtung zu übertragen. Um eine derartig schnelle Übertragung zu erreichen, werden herkömm- \ licherweise Speicherdirektzugriffs (DMA) - Steuere!nrichtun-
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-2 ΤΙ gen benutzt, um die direkten Übertragungen von Daten zwischen der "Floppy Disc" - Steuereinrichtung und dem Hauptspeicher der Mikrocomputer-Einrichtung durchzuführen, ohne dazu über die CPU zu gehen und ohne daß dazu eine Instrukti-5 onseinhoiung durch die CPU erforderlich wäre. In anderen Worten ausgedrückt heißt dies, daß die gesamte Datenübertragung durch die Hardware der DMA-Steuereinrichtung durchgeführt wird. Als Ergebnis daraus benötigt die DMA-gesteuerte Datenübertragung eine verhältnismäßig komplexe Schaltungstechnik, wodurch das gesamte System ziemlich groß und teuer wi rd.
Entsprechend der vorliegenden Erfindung werden die Daten zwischen der "Floppy Disc" - Steuereinrichtung (2) und der Mikrocomputer-Einrichtung (6) ohne Benutzung einer DMA-Steuereinrichtung, jedoch durch Prüfen oder Testen von Zustands-Signalen IRQ und DRQ, die in dem IRQ/DRQ-Zustandsregister der "Floppy Disc" - Steuereinrichtung (2) gespeichert sind, schnell übertragen, wobei die Zustandssignale von der "Floppy Disc" - Steuereinrichtung zu der Mikrocomputer-Einrichtung (6) über den Datenbus (10) übertragen werden. Im einzelnen ist das Zustandssignal IRQ ein 1-Bit-Signal , das auf "1" gesetzt wird, wenn eine Befehlsausführung vervollständigt oder beendet worden ist, und das auf "0" gesetzt wird, wenn ein weiterer Befehl eingeschrieben wird. Wenn das Daten-Anforderungszustandssi gnal DRQ auf "0" gesetzt ist (DRQ ist auf "1" gesetzt), wird ein Daten-Schreib/Lesevorgang verlangt. Das DRQ-Signal oder -Kennzeichnungsbit wird auf "1" zurückgesetzt, wenn die Daten eingeschrieben oder ausgelesen worden sind.
Die grundsätzliche Arbeitsweise der vorliegenden Erfindung besteht darin, daß Zustandssignale IRQ, DRQ über eine Datenleitung Dy bzw. D6 des Datenbus 10 an die CPU 16 zum Prüfen derselben geliefert werden, um zu bestimmen, ob ein Datenbyte zwischen einem Datenregister DR der "Floppy Disc" Steuereinrichtung 2 und der CPU 16 zu übertragen ist. Wenn ein Chip-Bereitschaftssignal "CE (aus einem Decoder 28) ( =
-22-C~S~) = "1" ist, wird eine Datenübertragung von oder zu den Datenzugriffsleitungen DALO - DAL7 der "Floppy Disc" - Steu· ereinrichtung (2) verhindert, da die Datenzugriffsleitungen DALO - DAL7 in einem Zustand hoher Impedanz oder in einem "schwebenden" Zustand gehalten werden. Dementsprechend werden keine Daten zwischen dem Datenregister DR und der Mikrocomputer-Einrichtung 6 übertragen. Indessen ist während der Zeit, in der das Steuersignal (34H) aus dem Decoder 28 das mit dem IRQ/DRQ-Regi ster der "Floppy Disc" - Steuerennrichtung 2 korrespondiert, den Binärwert "1" hat, das Ausgangssignal eines Inverters 42, das an ein ODER-Glied 40 geliefert wird, auf einem niedrigen Pegel oder dem Pegel "0". Wenn die Mikrocomputer-Einrichtung 6 Befehlssignale an die "Floppy Disc" - Steuereinrichtung 2 zum Zwecke eines Lese-Vorgangs liefert, ist ein Lesebereitschaftssignal RT5 das dadurch bereitgestellt wird, ebenfalls niedrig, und dementsprechend werden Torschaltungen 34, 36 bereitgeschaltet. Auf diese Weise werden die Signale IRQ und DRQ zusammen mit verbleibenden Bits des logischen Pegels "1" an eine bidirektionale invertierende Pufferschaltung 24 geliefert. Zu dieser Zeit liefert ein NOR-Glied 30 in Abhängigkeit von dem Steuersignal, das mit dem IRQ/DRQ-Register aus dem Decoder 28 korrespondiert, ein Signal mit dem logischen Pegel "0" an eine Tor schaltungsei η gangs klemme G der bidirektionalen invertierenden Pufferschaltung 24, um diese Pufferschaltung 24 bereitzuschalten, die Zustandssignale, welche ihr zugeführt werden, zu invertieren und durchzuschalten. Dementsprechend werden die Zustandssignale IRQ, DRQ zusammen mit Bits des logischen Pegels "0" an die CPU 16 über Datenleitungen D7 - DQ des Datenbus 10 zu Prüfzwecken geliefert.
Es ist ersichtlich, daß beispielsweise während der Lese-Betriebsweise, wenn das Zustandssignal DRQ = "0" ist, dies anzeigt, daß das Datenregister DR mit einem Datenbyte ge-3Sf(JiIt ist, das durch die Mikrocomputer-Einrichtung 6 ausgelesen werden soll. Außerdem zeigt während der Schreib-Betriebsweise das Signal DRQ, wenn dieses den logischen Pex gel "0" hat, an, daß ein Datenbyte in das Datenregister
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DR einzulesen ist. Wenn eine dieser Bedingungen erfüllt ist und wenn das Zustandssignal IRQ anzeigt, daß der Vorgang nicht beendet worden ist, sendet die CPU 16 Befehlssignale an die "Floppy Disc" - Steuereinrichtung 2, so daß das Chip-Bereitschaftssignal ÜF (= CS") = "0" und das Steuersignal aus dem Decoder 28, welches mit dem IRQ/DRQ-Register korrespondiert, nicht gleich "1", d. h. "0" ist. Auf diese Weise liefert das ODER-Gl i edj|40!, ein Signal des logischen Pegels "1", um die TorschaT|ung.e,n 34, 36 zu sperren. Zur gleichen Zeit liefert der Deöoder 28 ein Signal mit dem logischen Pegel "1" über den Inverter 29 an das NOR-Glied 30, das seinerseits ein Signal mit dem logischen Pegel "0" an die Torschaltungseingangsklemme G der bidirektionalen invertierenden Pufferschaltung 24 liefert. Da das Chip-Bereitschaftssignal ~CE~ (= CfS) = "0" ist, werden die Datenzugriffsleitungen DALO - DAL7 bereitgeschaltet, so daß ein Datenbyte invertiert und zwischen dem Datenregister DR und der CPU 16 durch die bidirektionale invertierende Pufferschaltung 24 und den Datenbus 10 durchgeschaltet wird.
Im einzelnen heißt dies, daß während der Lese-Betriebsweise beispielsweise das Datenbyte, das durch die Pufferschaltung 24 durchgeschaltet wird, zu einem ersten Register der CPU 16 übertragen wird, welches daraufhin durch die CPU 16 zu einen vorbestimmten Platz in dem Hauptspeicher 18 zurückübertragen wird. Dann werden die Torschaltungen 34, 36 und die Torschaltungseingangsklemme G erneut bereitgeschaltet, wenn CE zu seinen Zustand mit dem logischen Pegel "1" zurückkehrt und das Steuersignal, das mit dem IRQ/DRQ-Register korrespondiert, aus dem Decoder 28 seinen Zustand "1" annimmt. Auf diese Weise werden die Zustandssignale wieder zu Prüfzwecken zu der CPU 16 übertragen. Die oben genannten Schritte setzen sich in der gleichen Weise fort, bis das Zustandssignal IRQ anzeigt, daß der Lesevorgang, beispielsweise für einen Sektor, abgeschlossen ist.
Nachdem ein besonders bevorzugtes Ausführungsbeispiel für die vorliegende Erfindung anhand der Figuren beschrieben worden ist, ist ersichtlich, daß die Erfindung nicht auf
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genau dieses Ausführungsbeispiel beschränkt ist und daß zahlreiche Änderungen und Modifizierungen durch den Fachmann vorgenommen werden können, ohne daß dazu der Schutzumfang, wie er durch die Ansprüche bestimmt ist, oder der allgemeine Erfindungsgedanke verlassen werden müßte.
IO
Patentanwalt
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Claims (6)

  1. 3231U5
    Dipl.-I ng. H. MITSCHERLICH D-8000 M U N CH E N 2 2
    Dipi.-Ing. K. GUNSCHMANN SteinsdorfstraßeJO
    Dr. rer. not. W. KÖRBER ^ (089) *296684 Dipl.-Ing. J, SCHMIDT-EVERS
    PATENTANWÄLTE
    2418.1982
    SONY CORPORATION
    7-35 Kitashinagawa 6-chome,
    Shinagawa-ku, Tokyo/Japan
    Ansprüche:
    OJ Datenübertragungsei nrichtung für ein Mikrocomputer-System zum Übertragen von Daten zwischen zumindest einer externen Speichereinrichtung und einer Mikrocomputer-Einrichtung über einen Datenbus, bestehend aus einer Externspeicher-Steuereinrichtung zum Anschalten der Mikrocomputer-Einrichtung und der zumindest einen Externspeicher-Einrichtung, wobei die Externspeicher-Steuereinrichtung zumindest ein Zustandssignal erzeugt, dadurch gekennzeichnet, daß eine Torschaltungsanordnung (24, 34,
    36) zum Durchschalten des zumindest einen Zustandssignals (IRQ, DRQ) über den Datenbus (10) zu der Mikrocomputer-Einrichtung (6) und zum Durchschalten der Daten zwischen der Mikrocomputer-Einrichtung (6) und der Externspeicher-Steuereinrichtung, beispielsweise einer "Floppy Disc" - Steuereinrichtung (2), über den Datenbus (10) vorgesehen ist, daß die Mikrocomputer-Einrichtung (6) zumindest ein Befehlssignal in Abhängigkeit von dem zumindest einen Zustandssignal (IRQ, DRQ) erzeugt und daß eine Torschaltungs-Steuereinrichtung (22, 28, 29, 30, 40, 42) zum Bereitschalten der Torschaltungsanordnung (24, 34, 36) vorgesehen ist, um das zumindest eine Zustandssignal (IRQ, DRQ) über den Datenbus (10) zu der Mikrocomputer-Einrichtung (6) durchzuschalten und um die Daten zwischen der Mikrocomputer-Einrichtung (6) und der Externspeicher-Steuereinrichtung (2) über den Daten· bus (10) in Abhängigkeit von dem zumindest einen Befehlssignal durchzuschalten.
    3231U-5
  2. 2. Datenübertragungseinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß das zumindest eine Befehlssignal mit zumindest einem auszuführenden Befehl korrespondiert, daß die Externspeicher-Steuereinrichtung (2) ein Interrupt-Anforderungszustandssignal (IRQ), das anzeigt, ob der zumindest eine Befehl ausgeführt worden ist, und ein Daten-Anforderungszustandssignal (DRQ)9 das anzeigt, ob Daten bereitstehen, die zwischen der Externspeicher-Steuereinrichtung (2) und der Mikrocomputer-Einrichtung (6) zu übertragen sind, erzeugt, und daß für die Torschaltungsanordnung (24, 34, 36) eine erste Torschaltung (34) und eine zweite Torschaltung (36) zum Durchschalten des Interrupt-Anforderungszustandssignals (IRQ) und des Daten-Anforderungszustandssignals (DRQ) zu der Mikrocomputer-Einrichtung (6) über den Datenbus (10) in Abhängigkeit von der Torschaltungs-Steuereinrichtung (22, 28, 29, 30, 40, 42) vorgesehen sind.
  3. 3. Datenübertragungseinrichtung nach Anspruch 2, dadurch gekennzeichnet, daß die Torschaltungsanordnung (24, 34, 36) ferner eine Pufferschaltung (24) enthält, die zwischen dem Datenbus (10) und der Externspeicher-Steuereinrichtung (2) zum Durchschalten der Daten zwischen der Mikrocomputer-Einrichtung und der Externspeicher-Steuereinrichtung (2) über den Datenbus (10) sowie zwischen dem Datenbus (10) und der ersten Torschaltung (34) sowie der zweiten Torschaltung (36) zum Durchschalten des Interrupt-Anforderungszustandssi gnal s (IRQ) und des Daten-Anforderungszustandssignals (DRQ) über den Datenbus (10) zu der Mikrocomputer-Einrichtung (6) angeordnet ist.
  4. 4. Datenübertragungseinrichtung nach Anspruch 3, dadurch gekennzeichnet, daß die Torschaltungs-Steuereinrichtung (22, 28, 29, 30, 40, 42) einen Decoder (28) zum Erzeugen eines ersten Steuersignals (CE) in Abhängigkeit
    von den zumindest einen Befehlssignal zum Steuern der Übertragung der Daten zwischen der Externspeicher-Steuereinrich- \ tung (2) und der Mikrocomputer-Einrichtung (6) über den
    3231U5
    Datenbus (10) und zum Erzeugen eines zweiten Befehlssignals in Abhängigkeit von dem zumindest einen Befehlssignal zum Steuern der Übertragung des Interrupt-Anforderungszustandssignals (IRQ) sowie des Daten-Anforderungszustandssignals (DRQ) über den Datenbus (10) zu der Mikrocomputer-Einrichtung (6) enthält.
  5. 5. Datenübertragungseinrichtung nach Anspruch 4, dadurch gekennzei chnet, daß die Torschaltungs-Steuereinrichtung (22, 28, 29, 30, 40, 42) eine dritte Torschaltung (30) zum Bereitschalten der Pufferschaltung (24) zum Durchschalten der Daten zwischen der Externspeicher-Steuereinrichtung (2) und der Mikrocomputer-Einrichtung (6) über den Datenbus (10) in Abhängigkeit von dem ersten Steuersignal (CE) und zum Bereitschalten der Pufferschaltung (24) zum Durchschalten des Interrupt-Anforderungszustandssignal s (IRQ) sowie des Daten-Anforderungszustandssignals (DRQ) über den Datenbus (10) zu der Mikrocomputer-Einrichtung (6) in Abhängigkeit von dem zweiten Steuersignal enthält.
  6. 6. Datenübertragungseinrichtung nach Anspruch 5, dadurch
    gekennzei chnet , daß die Torschaltungs-Steuereinrichtung (22, 28, 29, 30, 40, 42) eine vierte Torschaltungsanordnung (40, 42) zum Bereitschalten der ersten Tor-2(5 schaltung (34) und der zweiten Torschaltung (36) zum Übertragen des Interrupt-Anforderungszustandssignals (IRQ) sowie des Daten-Anforderungszustandssignals (DRQ) zu der Pufferschaltung (24) in Abhängigkeit von dem zweiten Steuersignal enthält.
    30
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