JP2530113B2

JP2530113B2 - デ―タ転送制御用インタ―フェ―ス回路及び磁気ディスク装置

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Publication number: JP2530113B2
Application number: JP6148255A
Authority: JP
Inventors: 秀夫浅野; 昌之村上
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1994-06-29
Filing date: 1994-06-29
Publication date: 1996-09-04
Anticipated expiration: 2011-09-04
Also published as: US5896540A; JPH0816321A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はデータ転送制御用インタ
フェース回路及び磁気ディスク装置に係り、特にハード
・ディスク・ドライブ（ＨＤＤ）のような周辺装置から
ホストに割込みをかけて、それらの間でデータ転送を行
うデータ転送制御用インタフェース回路及びこのような
データ転送制御用インターフェースを備えた磁気ディス
ク装置に関する。

【０００２】

【従来の技術】パーソナル・コンピュータ・システムに
おいて、ホストとその周辺装置を接続するのにいわゆる
ＡＴインタフェースが広く採用されている。磁気ディス
ク装置（ＨＤＤ）は代表的な周辺装置の一つである。周
辺装置のメーカーからすれば、ＡＴインタフェースを介
するホストとのやりとりは統一されているのが望ましい
が、コマンドによっては幾つかの動作シーケンスが可能
になっているものがある。例えば、ＨＤＤに対する読取
りコマンドは、ホストがＨＤＤの状態レジスタをいつ読
むかに応じて、２つの動作シーケンスの何れかで実行さ
れる。その第１の動作シーケンスは次のようになってい
る。

【０００３】１．ＨＤＤは、ホストに転送するデータ
（通常は１セクタ分のデータ）が準備できた時、状態レ
ジスタのデータ要求（ＤＲＱ）ビットをハイにし、同時
にホストに対して割込み要求ＩＲＱをアサートする。

【０００４】２．ＨＤＤからＩＲＱを受け取ると、ホス
トはまず、ＨＤＤの状態レジスタを読み（この時ＩＲＱ
はリセットすなわち落される。ＩＲＱは、ホストが状況
レジスタを読むと必ずリセットされる）、それからデー
タ転送を始める。

【０００５】３．１セクタ分のデータの転送が終ると、
ＨＤＤは一度ＤＲＱビットをリセットする。

【０００６】４．ステップ１〜３を必要なセクタ数だけ
繰り返す。上述のシーケンスでは、データ転送を始める前にホスト
が状態レジスタを読んでいるので、以下このシーケンス
を「前読み」（第１のモード）ということにする。しか
し、ホストによって次のように読取りコマンドを処理し
ているものもある。１．前読みのステップ１と同じ。２．ＨＤＤからＩＲＱを受け取ると、ホストはまずデー
タ転送を始め、そのセクタの終りまで転送する。３．前読みのステップ３と同じ。４．ホストはＨＤＤの状態レジスタを読む（これにより
ＩＲＱがリセットされる。なお、ステップ３のＤＲＱビ
ットがリセットされると同時にＩＲＱをリセットする場
合もある。）。５．ステップ１〜４を必要なセクタ数だけ繰り返す。

【０００７】この２番目のシーケンスでは、１セクタ分
のデータの転送が終った後でホストが状態レジスタを読
んでいるので、以下これを「後読み」（第２のモード）
ということにする。ホストが後読みモードで動作する場
合、次のような時に誤動作が生じることがあった。すな
わち、ホストが現在のセクタの状態を知ろうとしてＨＤ
Ｄの状態レジスタを読むタイミング（後読みのステップ
４）が、ＨＤＤにおいて次のセクタの準備ができるタイ
ミング（ステップ４の後のステップ１）より遅い時であ
る。この場合には、前のセクタ転送に対する状態レジス
タ読取りによって次のセクタのＩＲＱがリセットされて
しまい、その結果ホストは次のセクタのＩＲＱを待ち続
け、ＨＤＤはデータ転送を待ち続けるという異常事態が
生じる。実際、次のセクタのＩＲＱはセクタ・データの
準備ができ次第ハードウェアによってアサートされるの
で、このような事態が発生した。

【０００８】上述のような異常事態を避けるためには、
ホストが状態レジスタを読んだ後に、次のセクタのＩＲ
Ｑをアサートするようにする必要がある。しかし、ホス
トが前読みモードの場合は上のような異常事態は発生し
ないので、単純にＩＲＱを遅らせる方法をとると、ホス
トが前読みモードのときにデータ転送のパフォーマンス
が悪くなるという問題がある。従って従来は、ホストが
前読みモードか後読みモードかに応じてスイッチを設定
し、後読みの場合は、ＩＲＱを遅らせるのではなく、状
態レジスタが読まれた時に直ちにＩＲＱを再度アサート
するという方式をとっていた。これは、後読みの場合で
もパフォーマンスを悪くしないためである。しかし、最
近のホストには、オペレーティング・システム（ＯＳ）
によって前読みになったり後読みになったりする場合が
多々あり（例えば、ＯＳ／２では前読みになり、通常の
ＤＯＳでは後読みになる）、その場合はモードが変わる
度にスイッチを設定し直さなければならない。

【０００９】一方、ＩＲＱの制御をすべてマイクロコー
ドで行うようにした方式もある。この方式によると、Ｉ
ＲＱがアサートされるタイミングがいつも遅いため、前
読み及び後読みの両モードとも正常に動作するが、ハー
ドウェアでの制御に比べてパフォーマンスが悪い。

【００１０】以上のような問題を解決するため、本出願
人の先願である特開平３−３３７９９５号は、ホストの
モードが前読みか後読みかを自動的に検出するインター
フェース回路を提案している。このインターフェース回
路は、ＨＤＤのコントローラからのデータ要求信号ＤＲ
Ｑ及びホストへ送られる割込み要求信号ＩＲＱの状態に
応じて、ホストのモードを自動的に検出するモード検出
回路、ホストが後読みモードの場合にＤＲＱを所定時間
だけ遅らせる遅延回路、及び該遅延回路の出力（被制御
ＤＲＱ）に応答してホストへのＩＲＱを発生する割込み
要求発生回路を含む。ホストが前読みモードであること
をモード検出回路が検出した場合は、遅延回路は働か
ず、ＤＲＱは遅延なしに被制御ＤＲＱとして割込み要求
発生回路へ供給される。

【００１１】上述のインターフェース回路を用いると、
従来のスイッチで切り換える方法及びマイクロコードで
制御する方法に比べてパフォーマンスは上がるが、ＤＲ
Ｑの遅延時間を予め決めてしまうため、設定した遅延時
間が経過するよりも前にホストによる状態読取りが完了
したとしても、直ちにＩＲＱを出せないという問題があ
った。

【００１２】このような問題点に鑑み、本出願人は、コ
ントローラからのＤＲＱに応答してホストへの割込み要
求ＩＲＱを発生し、かつ、ホストによる状態読取りがあ
るとＩＲＱを落とす割込み要求発生回路と、ＤＲＱ及び
ＩＲＱが供給され、ＤＲＱが落とされたときにＩＲＱが
まだ発生されたままであることを検出した場合にホスト
が後読みモードであることを示す後読み信号を発生する
後読みモード検出回路と、後読み信号及びホストの状態
読取りに応答して割込み要求発生回路を付勢して新しい
ＩＲＱを発生させる割込み付勢回路と、を備えたデータ
転送制御用インターフェース回路を提案している（特願
平４−２６４３７１号）。このように、後読み信号及び
ホストの状態読取りに応答して割込み要求発生回路を付
勢して新しいＩＲＱを発生させることから、ホストが後
読みモードの場合に、状態読取があると直ちに次の割込
み要求を発生させることができる。

【００１３】

【発明が解決しようとする課題】ところで、ＨＤＤに対
する読取りコマンドが実行される動作シーケンスには、
前述した前読み、後読みの他に、さらに、データ転送の
前と後の両方においてホストがＨＤＤの状態レジスタを
読む所謂「両読み」（第３のモード）がある。

【００１４】しかし、前述した従来のデータ転送制御用
インターフェース回路では、前読み及び後読みの場合に
コントローラからのＤＲＱに応答してホストへアサート
するＩＲＱの発生を制御するものであるので、両読みモ
ードに対処することができない。

【００１５】本発明は、上記事実に鑑み成されたもの
で、前読み、後読み及び両読みのいずれに対してもホス
トに送る割込み要求を制御することの可能なデータ転送
制御用インターフェース回路及びこのようなデータ転送
制御用インターフェース回路を備えた磁気ディスク装置
を提供することを目的とする。

【００１６】

【課題を解決するための手段】上記目的達成のため請求
項１記載の発明は、周辺装置でブロック・データの転送
準備ができた時にデータ要求を発生してホストに割込み
要求を送り、該ホストから、前記割込み要求に応答して
前記周辺装置の状態を読み取ってからブロック・データ
転送を開始する第１のモード、前記ブロック・データ転
送が終了してから前記状態を読み取る第２のモード及び
前記状態を読み取ってからブロック・データ転送すると
共に前記ブロック・データ転送が終了してから前記状態
を読み取る第３のモードのいずれかで動作するコンピュ
ータ・システムにおいて、前記先頭ブロック・データ転
送後に前記状態が読み取られたか否かを判断する判断手
段と、前記判断手段の判断結果に応じてタイミングを変
更してホストに割込み要求を送る割込み要求出力手段
と、を備えている。

【００１７】請求項２記載の発明は、請求項１記載の発
明において、前記判断手段を、ホストから前記状態を読
み取る信号が入力されたことを条件としてセットされる
フリップフロップを含んで構成している。

【００１８】請求項３記載の発明は、請求項１又は請求
項２記載の発明において、前記判断手段は、前記先頭ブ
ロック・データ転送終了時から所定時間以内に前記状態
が読み取られたか否かを判断し、前記割込み要求出力手
段は、前記判断手段により前記状態が読み取られなかっ
たと判断された場合には前記所定時間経過後に、前記判
断手段により前記状態が読み取られたと判断された場合
には前記状態が読み取られたと判断された後前記所定時
間経過前に、ホストに割込み要求を送る、ようにしてい
る。

【００１９】請求項４記載の発明は、磁気ディスク装置
に請求項１記載のデータ転送制御用インターフェース回
路を備えている。

【００２０】請求項５記載の発明は、請求項４記載の発
明において、前記判断手段は、前記先頭ブロック・デー
タ転送終了時から所定時間以内に前記状態が読み取られ
たか否かを判断し、前記割込み要求出力手段は、前記判
断手段により前記状態が読み取られなかったと判断され
た場合には前記所定時間経過後に、前記判断手段により
前記状態が読み取られたと判断された場合には前記状態
が読み取られたと判断された後前記所定時間経過前に、
ホストに割込み要求を送る、ようにしている。

【００２１】

【作用】請求項１記載の発明では、周辺装置でブロック
・データの転送準備ができた時にデータ要求を発生して
ホストに割込み要求が送られる。

【００２２】ここで、第１のモード（前読み）では、該
ホストから、前記割込み要求に応答して前記周辺装置の
状態を読み取ってからブロック・データ転送を開始す
る。

【００２３】また、第２のモード（後読み）では、前記
ブロック・データ転送が終了してから前記状態を読み取
る。

【００２４】さらに、第３のモード（両読み）では、前
記状態を読み取ってからブロック・データ転送すると共
に前記ブロック・データ転送が終了してから前記状態を
読み取る。

【００２５】ここで、第１のモードでは、周辺装置の状
態を読み取ってからブロック・データ転送を開始するの
で、ブロック・データの転送が終了した後から周辺装置
でブロック・データの転送準備ができるまでの間に周辺
装置の状態が読み取られることはない。しかし、第２の
モード及び第３のモードでは、ブロック・データの転送
が終了した後に周辺装置の状態が読み取られる。

【００２６】そこで、本発明の判断手段は、先頭ブロッ
ク・データ転送後に前記状態が読み取られたか否かを判
断し、割込み要求出力手段は、該判断手段の判断結果に
応じてタイミングを変更してホストに割込み要求を送
る。

【００２７】このように、先頭ブロック・データ転送後
に前記状態が読み取られたか否かを判断し、該判断結果
に応じてタイミングを変更してホストに割込み要求を送
るようにしていることから、第１のモードか否かを判断
することができ、前読み、後読み及び両読みのいずれに
対してもホストに送る割込み要求を制御することが可能
となる。

【００２８】なお、請求項２記載の発明のように、前記
判断手段を、ホストから前記状態を読み取る信号が入力
されたことを条件としてセットされるフリップフロップ
を含んで構成するようにしてもよい。

【００２９】ここで、請求項３記載の発明では、請求項
１又は請求項２記載の発明における判断手段は、前記先
頭ブロック・データ転送終了時から所定時間以内に前記
状態が読み取られたか否かを判断し、割込み要求出力手
段は、判断手段により前記状態が読み取られなかったと
判断された場合には前記所定時間経過後に、判断手段に
より前記状態が読み取られたと判断された場合には前記
状態が読み取られたと判断された後前記所定時間経過前
に、ホストに割込み要求を送る。

【００３０】このように、先頭ブロック・データ転送終
了時から所定時間以内に前記状態が読み取られたと判断
される、すなわち、第２のモード又は第３のモードであ
ると判断されるまで、ホストに割込み要求を送るタイミ
ングを遅らせることから、データ転送終了後に、ホスト
が周辺装置の状態を確実に読み取ることを可能にでき、
また、前記状態が読み取られた後前記所定時間経過前
に、ホストに割込み要求を送ることから、前記状態が読
み取られた後不必要に時間の経過を待たずにホストはデ
ータの転送を始めることができ、コンピュータ・システ
ム全体の処理速度を向上させることができる。

【００３１】なお、請求項４記載の発明は、請求項１記
載のデータ転送制御用インターフェース回路を備えてい
るので、請求項１記載の発明と同様な作用、効果を有す
る。

【００３２】請求項５記載の発明は、請求項４記載の発
明において、請求項３記載の発明と同様な作用、効果を
有する。

【００３３】

【実施例】以下、本発明の第１の実施例を図面を参照し
て詳細に説明する。図１には、本実施例のインタフェー
ス回路を含む全体のシステム構成が示されている。本実
施例では、周辺装置としてＨＤＤを想定しているが、本
発明は前述のような前読み、後読み及び両読みの問題が
ある周辺装置であればどのようなものにも適用できる。

【００３４】図１において、破線で囲んだＨＤＤ１０は
インタフェース回路１４及びシステム・バス（ＡＴバ
ス）１６を介してホスト１２に接続される。ホスト１２
はｉ８０３８６等のマイクロプロセッサを含んでおり、
ＨＤＤ１０及び図示していない他の周辺装置（キーボー
ドやディスプレイ等）と共に、本出願人のパーソナル・
コンピュータＡＴシステム或いはその互換システムを構
成している。

【００３５】ＨＤＤ１０は、ＨＤＤ全体の制御を司るマ
イクロプロセッサ制御のデバイス・コントローラ１８を
含む。デバイス・コントローラ１８の主な機能は３つあ
る。すなわち、ヘッド２０を用いる読取り及び書込みの
制御、ヘッド２０を移動させるためのボイス・コイル・
モータ（ＶＣＭ）２２の制御、並びにディスク（図示せ
ず）を回転させるためのスピンドル・モータ２４の制御
である。ヘッド２０による読取り及び書込みは、セクタ
・バッファ２６及び読取り／書込み（Ｒ／Ｗ）回路２８
を用いて行われる。セクタ・バッファ２６は、本実施例
では６４セクタ分のデータ（３２Ｋバイト）を記憶する
ことができる。Ｒ／Ｗ回路２８は周知の構成であって、
読取り及び書込みに必要な各種回路、すなわち増幅器、
ピーク検出器、可変周波数発信器（ＶＦＯ）、符号器、
複合器、サーボ理論、アナログ・ディジタル変換器、デ
ィジタル・アナログ変換器などを含んでいる。ＶＣＭ２
２及びスピンドル・モータ２４の制御は、それぞれＶＣ
Ｍドライバ３０及びスピンドル・ドライバ３２を介して
行われる。図１に示した各システム要素は、インタフェ
ース回路１４を除くと通常のものでよく、またそれらの
構成は既に周知であるから、それらの詳細については省
略する。

【００３６】インタフェース回路１４の入出力部の構成
を図２に示す。これは、レジスタ選択器４０によって選
択される複数のレジスタ、すなわちセクタ・カウント・
レジスタ４２、アドレス・レジスタ４４、コマンド・レ
ジスタ４６、データ・レジスタ４８及び状態レジスタ５
０を含む。アドレス・レジスタ４４は、実際には４つの
レジスタ（２つのシリンダ・アドレス・レジスタ、１つ
のセクタ・アドレス・レジスタ及び１つのドライブ／ヘ
ッド・アドレス・レジスタ）から成っているが、ここで
は便宜上、それらを１つのレジスタにまとめて取り扱う
ことにする。

【００３７】セクタ・カウント・レジスタ４２は読取り
又は書込みが行われるセクタの数を保持し、アドレス・
レジスタ４４はその開始アドレスを保持し、コマンド・
レジスタ４６はコマンド・コードを保持し、データ・レ
ジスタはホスト１２からＨＤＤ１０に書込むデータ又は
ＨＤＤ１０からホスト１２に読み出すデータを保持し、
状態レジスタ５０はＨＤＤの状態を示す複数のビットを
含む（詳細については、ＡＴインタフェースの企画案で
あるＡＴアタッチメントを参照されたい）。これらのレ
ジスタは、ホスト１２からシステム・バス１６を介して
レジスタ選択器４０に供給される情報により選択され
る。その時レジスタ選択器４０は、特定のレジスタを選
択する信号Ｓｉ（ｉ＝１、２、３・・）を発生する。図
２には、本発明の理解に必要な５つのレジスタしか示し
ていないが、実際にはもっと多くのレジスタが設けられ
ている。

【００３８】ホスト１２は、インタフェース回路１４に
コマンドを送る場合、特定のレジスタを選択するアドレ
ス及び入出力書込み信号（−ＩＯＷ）をバス１６Ａに乗
せ、そして選択したレジスタに書込むべき情報をバス１
６Ｂに乗せる。バス１６Ａおよび１６Ｂはシステム・バ
ス１６の一部である。読取りコマンドを例にとると、ホ
スト１２はまず、セクタ・カウント・レジスタ４２への
書込みを指示する信号、すなわちセクタ・カウント・レ
ジスタ４２のアドレス及び入出力書込み信号をバス１６
Ａに乗せ、そしてセクタ・カウントをバス１６Ｂに乗せ
る。レジスタ選択器４０は、バス１６Ａ上の信号に応答
して、セクタ・カウント・レジスタ４２を選択する信号
Ｓ１を発生し、バス１６Ｂ上のセクタ・カウントをレジ
スタ４２にロードさせる。次にホスト１２は、アドレス
・レジスタ４４への書込みを指示する信号及び開始アド
レスをそれぞれバス１６Ａ及び１６Ｂに乗せる。レジス
タ選択器４０はこれにより信号Ｓ２を発生してアドレス
・レジスタ４４を選択し、バス１６Ｂ上の開始アドレス
をレジスタ４４にロードさせる。最後にホスト１２は、
コマンド・レジスタ４６への書込みを指示する信号及び
読取りコマンド・コードをそれぞれバス１６Ａ及び１６
Ｂに乗せ、かくして読取りコマンド・コードがコマンド
・レジスタ４６にロードされる。レジスタ４２、４４及
び４６のロードが終ると、コントローラ１８はそれらの
内容によって指定された読取り動作を実行し、ディスク
（図示せず）から読み取ったデータをセクタ・バッファ
２６に書込む。書込みコマンドの場合は、上述に加え
て、ディスクに書込むべきデータがバス１６Ｂからデー
タ・レジスタ４８に送られる。なお、書込み動作におい
ては、前述の前読み及び後読みの問題が生じないので、
ここでは書込みについては触れないことにする。

【００３９】読取り動作中のＨＤＤ１０からホスト１２
へのデータ転送は割込みに基づいて行われる。前述のよ
うに、ＨＤＤ１０は、所定数のセクタのデータ（例えば
１セクタ分のデータ）がディスクからセクタ・バッファ
２６に書込まれて、ホストへのデータ転送の準備ができ
ると、インタフェース回路１４にデータ要求信号ＤＲＱ
を送る。インタフェース回路１４はそれに応答して、セ
クタ・バッファ２６からホスト１２へのデータ転送を開
始させるため、ホスト１２に割込みをかける。

【００４０】図３は、インターフェース回路１４の割込
み制御部の詳細な回路図を示したものである。該割込み
制御部の第１フリップフロップ７２のデータ端子Ｄは常
時ハイに保たれ、クロック端子ＣＫは、反転器８６を介
してコントローラ１８からのデータ要求信号ＤＲＱを受
け取る。負リセット端子−Ｒは３ＡＮＤゲート９８の出
力に接続されている。第１フリップフロップ７２のＱ出
力は、カウンタ８０の負リセット端子−Ｒに接続され、
−Ｑ出力は、ＡＮＤゲート８８の第２入力に接続されて
いる。さらに、該−Ｑ出力は、ＯＲゲート９４の第１入
力に接続されている。ＡＮＤゲート８８の第１入力は、
コントローラ１８からのデータ要求信号ＤＲＱを受け取
る。

【００４１】ＡＮＤゲート８８の出力（図示しないバス
ドライバを介してホスト１２へのバスラインに接続され
ると共に反転器９０を介して第２フリップフロップ７４
のクロック端子ＣＫに接続される。第２フリップフロッ
プ７４のデータ端子Ｄは常時ハイに保たれ、Ｑ出力は、
ＡＮＤゲート９２の第１入力に接続されている。ＡＮＤ
ゲート９２の第２入力には、ＡＮＤゲート８８の出力が
接続されている。ＡＮＤゲート９２の出力は、第３フリ
ップフロップ７６のクロック端子ＣＫに接続されてい
る。第３フリップフロップ７６のデータ端子Ｄは常時ハ
イに保たれ、−Ｑ出力は、ＯＲゲート９６の第１入力に
接続されている。

【００４２】第１フリップフロップ７２の−Ｑ出力が第
１入力に接続されているＯＲゲート９４の第２入力に、
ホストからの状態レジスタ５０の状態を読み取る信号が
入力される。ＯＲゲート９４の出力は、第４フリップフ
ロップ７８のクロック端子ＣＫに接続されている。第４
フリップフロップ７８のデータ端子Ｄは常時ハイに保た
れ、Ｑ出力は、ＯＲゲート９６の第２入力に接続されて
いる。ＯＲゲート９６の出力は、３ＡＮＤゲート９８の
第１入力に接続され、第２入力に、書き込みコマンド信
号が入力される。

【００４３】第１フリップフロップ７２のＱ出力が負リ
セット端子−Ｒに供給されるカウンタ８０は、負リセッ
ト端子−Ｒへの負入力によりリセット状態が解除され、
クロックに応答してカウントを始める。カウンタ８０の
カウント値は比較器８４の第１入力Ａ（Ａ７、Ａ６、・
・・Ａ０）に入力される。比較器８４の第２入力Ｂ（Ｂ
７、Ｂ６、・・・Ｂ０）に、遅延レジスタ８２に設定さ
れている遅延値が入力される。遅延レジスタ８２は、パ
ワーオンの度にコントローラ１８のマイクロプロセッサ
（図示せず）から所定の遅延値をロードされる。比較器
８４の反転出力は３ＡＮＤゲート９８の第３入力に接続
されている。

【００４４】なお、図４の実施例におけるフリップフロ
ップ７２、７４、７６及び７８はいずれもクロック端子
ＣＫにおける正遷移に応答してデータ端子Ｄの状態にセ
ットされ、リセット端子−Ｒがローレベルになるとリセ
ットされるようになっている。但し本発明に関する限
り、各フリップフロップが負遷移応答型でもよく、また
セット及びリセットがハイレベルの信号で行われるもの
でもよい。更に、論理に関しても、ＮＡＮＤ及びＮＯＲ
という負論理の替りに、ＡＮＤ及びＯＲの正論理を使用
することも可能である。

【００４５】次に、本実施例のインターフェース回路の
動作の詳細を説明する。まず、前読みの場合の動作を図
４に示したタイミングチャートを参照して説明する。

【００４６】前述のように、読取りコマンドは、読み取
るべきセクタの数を指定するセクタ・カウント、開始ア
ドレス、及びコマンド・コードを含んでおり、これらが
図２のレジスタ４２、４４及び４６にそれぞれ受け取ら
れると、コントローラ１８はディスクからセクタ・バッ
ファ２６への読取りを開始する。セクタ・バッファ２６
に１セクタ分のデータが書込まれると、コントローラ１
８はデータ要求信号ＤＲＱを発生して、インターフェー
ス回路１４の割込み制御部（図３）に送る。

【００４７】このＤＲＱは、ＡＮＤゲート８８に印加さ
れると共に、反転器８６によって反転されてフリップフ
ロップ７２のクロック端子ＣＫに印加される（図４
（ａ）ｔ１）。

【００４８】ここで、反転されたＤＲＱが印加されても
フリップフロップ７２はセットされず、Ｑ出力はローの
ままであり、−Ｑ出力はハイのままである。従って、Ｄ
ＲＱとハイの−Ｑ出力が印加されるので、新しく作られ
たＤＲＱ（コントロールされたＤＲＱ（ＣＤＲＱ））に
よりＩＲＱがホストにアサートされる（図４（ｄ）ｔ
１）。その後、ＩＲＱはデータの転送終了時にリセット
される。なお、ホストにアサートされたＩＲＱがホスト
が状態レジスタを読み取ったときにリセットされるよう
にしてもよい。

【００４９】一方、フリップフロップ７６、７８は、リ
セットされているので、フリップフロップ７６の−Ｑ出
力はハイであり（図４（ｅ））、フリップフロップ７８
のＱ出力はローである（図４（ｆ））。フリップフロッ
プ７６からのハイの−Ｑ出力、ハイのコマンド及び比較
器８４からのハイの反転出力が入力されている３ＡＮＤ
ゲート９８からのハイの出力が第１フリップフロップ７
２の負リセット端子−Ｒに出力されるているので、フリ
ップフロップ７２のリセット状態は解除されている（図
４ｔ１〜ｔ４）。

【００５０】その後、データ転送が開始されて１ブロッ
ク・データの転送が終了したとき、ＤＲＱがローになる
（図４（ａ）ｔ２）。ＤＲＱがローになり、反転器８６
により反転されたＤＲＱの正遷移によりフリップフロッ
プ７２はセットされて、そのＱ出力がハイとなり（図４
（ｂ）ｔ２）、−Ｑ出力がローとなる（図４（ｃ）ｔ
２）。これにより、ＣＤＲＱがローになる（図４（ｄ）
ｔ２）。

【００５１】１ブロック・データの転送中にコントロー
ラ１８はディスクからセクタバッファ２６への読み取り
を行い、次の１セクタ分のデータが書込まれると、コン
トローラ１８は再度ＤＲＱを発生する。これにより、再
度発生したＤＲＱが入力される（図４（ａ）ｔ３）。な
お、もともとセクタバッファ２６にデータがある時は、
すぐにＤＲＱが出力される。

【００５２】また、ハイとなったフリップフロップ７２
のＱ出力は、カウンタ８０に出力され、カウンタ８０の
リセット状態が解除される。カウンタ８０は、フリップ
フロップ７２がリセットされていて、カウンタ７６の負
リセット端子−Ｒがローに保たれている限り、リセット
状態にある。カウンタ８０は、リセット状態が解除され
るとカウントを開始し、クロック・パルスの印加の度に
１ずつ増分する。カウンタ８０の内容は比較器８４に供
給され、そこで遅延レジスタ８２の内容と比較される。

【００５３】遅延レジスタ８２には、パワーオンの時に
所定の遅延値がコントローラ１８のマイクロプロセッサ
（図示せず）からロードされている。この遅延値はプロ
グラマブルであり、ホスト１２の割込み応答に支障を来
さないように、予め設定される。本実施例では、レジス
タ８２にロードされる遅延値の長さは、フリップフロッ
プ７２がセットされてＱ出力がローになったとき（図４
（ｂ）ｔ２））から７０〔μｓｅｃ〕が経過するときに
カウンタ８０のカウント値が遅延レジスタ８２の内容に
等しくなるように設定されている。

【００５４】ところで、後述する後読み及び両読みの場
合には、データ転送が終了した後、ホストが状態レジス
タ５０の状態を読取りを行うので、カウンタ８０のカウ
ント値が遅延レジスタ８２の内容に等しくなるまでの７
０〔μｓｅｃ〕間に状態レジスタ５０の読取信号がＯＲ
ゲート９４を介してフリップフロップ７８に入力され
る。これにより、フリップフロップ７８のＱ出力がハイ
となってＯＲゲート９６に入力される。しかし、前読み
では、状態レジスタ５０の状態を読み取ってからブロッ
ク・データ転送を開始するので、カウンタ８０のカウン
ト値が遅延レジスタ８２の内容に等しくなるまでの間に
状態レジスタ５０の読取信号が入力されることはない。
よって、該７０〔μｓｅｃ〕間に状態レジスタ５０の読
取信号がフリップフロップ７８に入力されたか否かによ
って、前読みか否かを判断することができる。

【００５５】カウンタ８０のカウント値が遅延レジスタ
８２の内容に等しくなると、比較器８４の出力がローに
なり（図４（ｇ）ｔ４）、３ＡＮＤゲート９８の出力が
ローとなり（図４（ｈ）ｔ４）、ローの出力がフリップ
フロップ７２の負リセット端子−Ｒに出力されて、フリ
ップフロップ７２がリセットされる。フリップフロップ
７２がリセットされると、ハイのＱ出力がローとなり
（図４（ｂ）ｔ４）、ローの−Ｑ出力がハイとなる（図
４（ｃ）ｔ４）。よって、新しく作られたＣＤＲＱ（図
４（ｄ）ｔ４）により再度ＩＲＱがホストにアサートさ
れる。なお、フリップフロップ７６の−Ｑ出力がローに
なる（図４（ｅ）ｔ５）。

【００５６】比較器８４の出力が再度ハイとなっても
（図４（ｇ）ｔ６）、状態レジスタ５０の読取信号が入
力されないのでフリップフロップ７８のＱ出力はローで
あり（図４（ｆ））、フリップフロップ７６の−Ｑ出力
もローに維持されるで（図４（ｅ）ｔ５〜）、３ＡＮＤ
ゲート９８の出力はローのまま維持される（図４（ｈ）
ｔ４〜）。よって、フリップフロップ７２がセットされ
ず、フリップフロップ７２のＱ出力はロー、−Ｑ出力は
ハイのまま維持される（図４（ｂ）及び（ｃ）ｔ４
〜）。よって、以後、コントローラ１８のＤＲＱの立ち
上がりに応じて、ＣＤＲＱが立ち上がり、ＩＲＱがホス
トにアサートされる。

【００５７】次に、後読み及び両読みの場合の動作を図
５に示したタイミングチャートを参照して説明する。

【００５８】本実施例の後読み及び両読みの場合、カウ
ンタ８０のカウント値が遅延レジスタ８２の内容に等し
くなるまでは、前読みと同様である。

【００５９】前述したように後読み及び両読み場合は、
データ転送が終了した後、ホストが状態レジスタ５０の
状態の読取りを行うので、カウンタ８０のカウント値が
遅延レジスタ８２の内容に等しくなるまでの７０〔μｓ
ｅｃ〕間に状態レジスタ５０の読取信号がＯＲゲート９
４を介してフリップフロップ７８に入力される。これに
より、フリップフロップ７８がセットされてＱ出力がハ
イのまま維持される（図５（ｆ）ｔ４〜）。

【００６０】カウンタ８０のカウント値が遅延レジスタ
８２の内容に等しくなると、比較器８４の出力がローに
なってフリップフロップ７２がリセットし、前述したよ
うに、ハイのＱ出力がローとなり（図５（ｂ）ｔ５）、
ローの−Ｑ出力がハイとなり（図５（ｃ）ｔ５）、新し
く作られたＣＤＲＱ（図５（ｄ）ｔ５）により、再度Ｉ
ＲＱがホストにアサートされる。その後、比較器８４の
出力が再度ハイとなった場合（図５（ｄ）ｔ７）、フリ
ップフロップ７６の−Ｑ出力がローとなっていても、状
態レジスタの読取信号が入力されて、フリップフロップ
７８のＱ出力がハイであり（図５（ｆ）ｔ４）、３ＡＮ
Ｄゲート９８の出力はハイとなり（図５（ｈ）ｔ７）、
フリップフロップ７２がのリセットは解除される。

【００６１】以上説明したように、フリップフロップ７
６の−Ｑ出力がローとなっても、状態レジスタの読取信
号が入力されているので、フリップフロップ７８のＱ出
力がハイとなっており、３ＡＮＤゲート９８の出力はハ
イとなる。これにより、フリップフロップ７２のリセッ
トが解除され、ＤＲＱがローとなったときから、７０
〔μｓｅｃ〕（カウンタ８０のカウント値が遅延レジス
タ８２の内容に等しくなるまで）経過した時、新しく作
られたＣＤＲＱによりＩＲＱがホストにアサートされる
ことが繰り返されることになる。

【００６２】以上説明したように本実施例では、カウン
タ８０のカウント値が遅延レジスタ８２の内容に等しく
なるまでの７０〔μｓｅｃ〕間に状態レジスタ５０の読
取信号がＯＲゲート９４を介してフリップフロップ７８
に入力されなかった場合に、前読みと判断しているの
で、前読みか、又は、後読み（両読み）かを否かを判断
することができる。

【００６３】また、前述した７０〔μｓｅｃ〕間に状態
レジスタ５０の読取信号がＯＲゲート９４を介してフリ
ップフロップ７８に入力された場合に、後読み又は両読
みとして、１ブロック・データ転送が終了してから、前
述した７０〔μｓｅｃ〕が経過するまでＩＲＱをホスト
にアサートしないようにしているので、後読み及び両読
みにおけるデータ転送終了後の状態レジスタ５０の読み
込みが確実に行われる。

【００６４】なお、以上説明した実施例では、前述の遅
延値は、フリップフロップ７２のＱ出力がハイとなって
から７０〔μｓｅｃ〕が経過するときにカウンタ８０の
カウント値が遅延レジスタ８２の内容に等しくなるよう
に設定されているが、これに限定されるものでなく、後
読み及び両読みの場合の１ブロック・データの転送が終
了した後にホストが確実に状態レジスタ５０を読み取る
ことができる遅延値であればよい。なお、この点、次に
説明する第２の実施例も同様である。

【００６５】次に、本発明の第２の実施例を図６及び図
７を参照して説明する。本実施例の構成は、図６に示す
ように、前述した第１の実施例と略同様となっおり、同
一部分には同一の符号を付して詳細な説明を省略する。

【００６６】本実施例は、前述した第１の実施例におけ
る３ＡＮＤゲート９８に代えて４ＡＮＤゲート１００を
備えている。この４ＡＮＤゲート１００のもう１つの入
力には、ＯＲゲート９４の出力が接続されている。

【００６７】本実施例の前読みの場合の動作は、前述し
た第１の実施例と同様であるので、説明を省略し、本実
施例の後読み及び両読みの動作を説明する。

【００６８】ここで、前述した第１の実施例の後読み及
び両読みでは、データ転送が終了してＤＲＱがローとな
ってからホストが状態レジスタ５０を確実に読み取るた
め、カウンタ８０のカウント値が遅延レジスタ８２の内
容に等しくなるまで（７０〔μｓｅｃ〕経過した時）Ｉ
ＲＱをホストにアサートしないようにしているが、ホス
トが状態レジスタ５０を読み取りＩＲＱをホストにアサ
ートできる状態となっても、この７０〔μｓｅｃ〕経過
するまでＩＲＱをホストにアサートできない。よって、
コンピュータ・システムの全体のパフォーマンスが悪
い。

【００６９】従って、コンピュータ・システムの全体の
パフォーマンスを向上させるためには、データ転送が終
了してＤＲＱがローとなってからホストが状態レジスタ
５０を確実に読み取ることがでるようにすると共にホス
トが状態レジスタ５０を読み取れば直ちにＩＲＱをホス
トにアサートすることが必要となる。

【００７０】そこで、本実施例では、これを可能にする
ため、前述した第１の実施例の３ＡＮＤゲート９８に代
えて４ＡＮＤゲート１００を備え、４ＡＮＤゲート１０
０のもう１つの入力に、ＯＲゲート９４の出力を接続す
るようにしている。

【００７１】すなわち、１ブロック・データの転送が終
了して、ＤＲＱがローとなり、フリップフロップ７２の
Ｑ出力がカウンタ８０に供給されてカウントが開始さ
れ、その後、ホストが状態レジスタ５０を読み取ると読
取信号がＯＲゲート９４に出力される。そして、ＯＲゲ
ート９４の出力が４ＡＮＤゲート１００に供給され、フ
リップフロップ７２の負リセット端子ーＲにローのパル
スが供給される。これにより、フリップフロップ７２の
−Ｑ出力がハイになり、ＩＲＱがホストにアサートされ
る。

【００７２】このように本実施例では、後読み又は両読
みの場合に、１ブロック・データの転送が終了した後ホ
ストが状態レジスタ５０を確実に読み取ることができる
ようにすると共に、ホストが状態レジスタ５０を読み取
ると直ちにＩＲＱをホストにアサートしているので、コ
ンピュータ・システムの全体のパフォーマンスが向上す
る。

【００７３】なお、図７のタイミングチャートに示すよ
うに、両読みの場合先頭ブロック・データの転送のため
にホストは状態レジスタ５０を読み取り（Ｐ１）、先頭
ブロック・データの転送が終了したとき再度ホストは状
態レジスタ５０を読み取る（Ｐ２）。また、次のブロッ
ク・データの転送のためにホストは状態レジスタ５０を
読み取り（Ｐ３）、該ブロック・データの転送が終了し
たとき再度ホストは状態レジスタ５０を読み取る（Ｐ
４）。このように、両読みの場合には、状態レジスタ５
０を読み取る読取信号Ｐ１、Ｐ３、Ｐ５、Ｐ７、・・・
が存在する。よって、図７に、両読みのタイミングチャ
ートを示している。一方、後読みの場合には、状態レジ
スタ５０を読み取る読取信号Ｐ１、Ｐ３、Ｐ５、Ｐ７、
・・・はないので、これらの信号Ｐ１、Ｐ３、Ｐ５、Ｐ
７、・・・を消したものが、後読みのタイミングチャー
トとなる。

【００７４】

【発明の効果】以上説明したように本発明は、先頭ブロ
ック・データ転送後に前記状態が読み取られたか否かを
判断し、該判断結果に応じてタイミングを変更してホス
トに割込み要求を送るようにしていることから、第１の
モードか否かを判断することができ、前読み、後読み及
び両読みのいずれに対してもホストに送る割込み要求を
制御することが可能となる、という効果を有する。

【図面の簡単な説明】

【図１】第１の実施例のインターフェース回路を含むコ
ンピュータ・システムの構成を示すブロック図である。

【図２】インターフェース回路におけるホストに対する
入出力部の構成を示すブロック図である。

【図３】インターフェース回路における割込み制御部の
詳細を示した回路図である。

【図４】第１の実施例における前読みの場合の動作を示
すタイミングチャートである。

【図５】第１の実施例における後読み及び両読みの場合
の動作を示すタイミングチャートである。

【図６】第２の実施例のインターフェース回路における
割込み制御部の詳細を示した回路図である。

【図７】第２の実施例における両読みの場合の動作を示
すタイミングチャートである。

【符号の説明】

１０ハードディスクドライブ１２ホスト１４インターフェース回路１８デバイス・コントローラ２６セクタ・バッファ

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特公平６−100998（ＪＰ，Ｂ２)

Claims

(57)【特許請求の範囲】

【請求項１】周辺装置でブロック・データの転送準備
ができた時にデータ要求を発生してホストに割込み要求
を送り、該ホストから、前記割込み要求に応答して前記
周辺装置の状態を読み取ってからブロック・データ転送
を開始する第１のモード、前記ブロック・データ転送が
終了してから前記状態を読み取る第２のモード及び前記
状態を読み取ってからブロック・データ転送すると共に
前記ブロック・データ転送が終了してから前記状態を読
み取る第３のモードのいずれかで動作するコンピュータ
・システムにおいて、前記先頭ブロック・データ転送後に前記状態が読み取ら
れたか否かを判断する判断手段と、前記判断手段の判断結果に応じてタイミングを変更して
ホストに割込み要求を送る割込み要求出力手段と、を備えたデータ転送制御用インターフェース回路。
【請求項２】前記判断手段を、ホストから前記状態を
読み取る信号が入力されたことを条件としてセットされ
るフリップフロップを含んで構成したことを特徴とする
請求項１記載のデータ転送制御用インターフェース回
路。
【請求項３】前記判断手段は、前記先頭ブロック・データ転送終了時から所定時間以内
に前記状態が読み取られたか否かを判断し、前記割込み要求出力手段は、前記判断手段により前記状態が読み取られなかったと判
断された場合には前記所定時間経過後に、前記判断手段
により前記状態が読み取られたと判断された場合には前
記状態が読み取られたと判断された後前記所定時間経過
前に、ホストに割込み要求を送る、ことを特徴とする請求項１又は請求項２記載のデータ転
送制御用インターフェース回路。
【請求項４】請求項１記載のデータ転送制御用インタ
ーフェース回路を備えた磁気ディスク装置。
【請求項５】前記判断手段は、前記先頭ブロック・データ転送終了時から所定時間以内
に前記状態が読み取られたか否かを判断し、前記割込み要求出力手段は、前記判断手段により前記状態が読み取られなかったと判
断された場合には前記所定時間経過後に、前記判断手段
により前記状態が読み取られたと判断された場合には前
記状態が読み取られたと判断された後前記所定時間経過
前に、ホストに割込み要求を送る、ことを特徴とする請求項４記載の磁気ディスク装置。