DE4122831C2 - Integrierte Halbleiterschaltung - Google Patents

Description

Die vorliegende Erfindung bezieht sich auf eine integrierte Halb­ leiterschaltung nach dem Oberbegriff des Patentanspruchs 1.

Fig. 7 ist ein Blockschaltbild eines Datenverarbeitungssystems, das eine Verbindungsfunktion zwischen einer CPU und der Außenwelt hat, und Fig. 8 zeigt den Aufbau eines HDLC (High­ level Data Link Control = Datenverbindungssteuerung auf hohem Niveau)-Rahmens, der durch das in Fig. 7 gezeigte System übertragen wird.

In Fig. 7 sind eine CPU 1, ein Speicher 2, ein DMA-Controller (Steuerung für direkten Speicherzugriff) 3 und Ein-/Ausgabe­ gerät 4 miteinander durch einen System-Bus 5 verbunden.

Verbindungsleitungen 6 und 7 sind mit dem Ein-/Ausgabegerät 4 zur Verbindung mit der Außenwelt verbunden.

Die Betriebsweise des in Fig. 7 gezeigten Systems ist die folgende: Es wird beispielsweise die Kommunikation mittels einer Übergabesteuerung durch den HDLC-Aufbau nach Fig. 8 beschrieben.

Wie in Fig. 8 gezeigt, umfaßt der HDLC-Paketaufbau (Rahmen) eine Anfangs-Flag F1 von ein Byte, die den Kopf des Paketes (Rahmens) anzeigt, ein Adressfeld A von 1 oder 2 Byte, ein Steuerfeld C von 1 oder 2 Byte, ein Informationsfeld I, das in Byte-Zahl von Paket zu Paket wechselt, eine Paketprüfsequenz FCS von 2 Byte und eine End-Flag F2 von 1 Byte, die das Ende des Paketes anzeigt.

Im allgemeinen enthält das Ein-/Ausgabegerät 4 ein FIFO (first-in-first-out)-Element. Wenn unter Nutzung des in Fig. 8 gezeigten Rahmens eine Kommunikation auszuführen ist, setzt die CPU 1 einmal zu übertragende Daten, d. h. das Informationsfeld I des Speichers 2, über den System-Bus 5, erzeugt ein die Daten­ übergabe zum Ein-/Ausgabegerät 4 bewirkendes Steuersignal über den System-Bus 5 und schreibt danach die zu übergebenden Daten im FIFO-Element über den System-Bus 5 in das Ein-/Ausgabe­ gerät 4.

Wenn eine DMA (direkter Speicherzugriff)-Übergabe auszuführen ist, wird die Datenübertragung vom Speicher 2 zum Ein-/Aus­ gabegerät 4 über den System-Bus 5 durch den DMA-Controller 3 ausgeführt. Dann führt das Ein-/Ausgabegerät 4 den Über­ tragungsprozeß zur Übergabe der Daten auf die Verbindungs­ leitung 7 aus. Beim umgekehrten Betrieb, d. h. wenn Daten empfangen werden sollen, führt das Ein-/Ausgabegerät 4 einen Datenempfangsvorgang aus, während das Informationsfeld I in das FIFO-Element des Ein-/Ausgabegerätes eingeschrieben wird.

Währenddessen überwacht die CPU 1 den Zustand des FIFO-Elementes im Ein-/Ausgabegerät und liest dementsprechend Daten aus dem FIFO-Element über den System-Bus aus, um dieselben in den Spei­ cher 2 einzuschreiben, um damit ein Überlaufen des FIFO-Elemen­ tes zu verhindern.

Im Datenverarbeitungssystem mit der Kommunikationsfunktion zwi­ schen der CPU und der Außenwelt nach Fig. 7 wird der Kommuni­ kationsvorgang gewöhnlich in der oben beschriebenen Weise ausge­ führt. Daher ist die Belastung der CPU 1 bezüglich der Daten­ übergabe und -aufnahme groß. Außerdem ist die Zeitdauer der Be­ legung des System-Bus 5 für die Datenübertragung lang.

Aus der Firmenschrift VALVO, Technische Informationen, Nr. 83 1031, 1983, S. 1 bis 12 ist eine integrierte Halbleiterschaltung bekannt, durch die es mit dem FIFO-RAM-Controller N8X60 möglich ist, auf eine Mehrzahl von Ein-Port-Speichern (RAMs) nach dem FIFO-Modus zuzugreifen.

Aus der eee Elektronik Applikation, Nr. 6, 19. März 1985, S. 57 bis 61 ist eine integrierte Halbleiterschaltung bekannt, bei der der Takt der CPU beim Zugriff auf die langsamere Peripherie so gedehnt wird, daß eine problemlose Kommunikation möglich ist.

Es ist daher Aufgabe der vorliegenden Erfindung, in einem Daten­ verarbeitungssystem mit der Funktion der Verbindung zwischen einer CPU und der Außenwelt eine integrierte Halbleiterschaltung für eine Schnittstelle bereitzustellen, die in der Lage ist, die Belastung der CPU durch die Verbindung zu verringern und die Zeitdauer der Belegung des System-Bus für den Datentransfer zu verkürzen.

Die Aufgabe wird durch die integrierte Halbleiterschaltung, die als Schnittstelle zwischen einer Zentralverarbeitungseinrichtung und der Außenseite dient, nach Patentanspruch 1 gelöst.

Es folgt die Erläuterung von Ausführungsbeispielen anhand der Figuren. Von den Figuren zeigen:

Fig. 1 ein schematisches Blockschaltbild einer Ausführungs­ form,

Fig. 2 ein spezielles Blockschaltbild der Übergabesteuer­ seite der in Fig. 1 gezeigten Speichereinrichtung,

Fig. 3 ein spezielles Blockschaltbild einer Aufnahmesteuer­ seite der in Fig. 1 gezeigten Speichereinrichtung,

Fig. 4 ein schematisches Blockschaltbild eines Übergabe­ steuerabschnittes,

Fig. 5 ein schematisches Blockschaltbild eines Aufnahme­ steuerabschnittes,

Fig. 6 ein Blockschaltbild, das ein System zeigt, bei dem die integrierte Halbleiterschaltung nach einer Aus­ führungsform als Ein-/Ausgabegerät verwendet wird,

Fig. 7 ein Blockschaltbild, das ein herkömmliches System zeigt, und

Fig. 8 den Aufbau eines HDLC-Rahmens.

Gemäß Fig. 1 ist eine Speichereinrichtung 12 mit einer CPU 10 über eine Bus-Schnittstelleneinheit 11, eine Adressleitung 25, eine Datenleitung 26 und eine Steuerleitung 27 verbunden. Ein Übergabesteuerabschnitt 21 ist mit der Speichereinrichtung 12 über eine Adressleitung 28, eine Steuerleitung 29 und eine Datenleitung 30 verbunden, und ein Aufnahmesteuerabschnitt 23 ist ebenso mit der Speichereinrichtung 12 über eine Adress­ leitung 31, eine Steuerleitung 32 und eine Datenleitung 33 verbunden. Die CPU 10 schreibt durch wahlfreien Zugriff auf diese Daten in die Speichereinrichtung 12 ein und liest Daten aus dieser aus. Der Übergabesteuerabschnitt 21 greift seriell auf die Speichereinrichtung 12 zu, um aus dieser auszulesen, und erzeugt einen HDLC-Paketaufbau, um die Daten auf die Ausgangsleitung 22 auszugeben. Der Aufnahmesteuerabschnitt 23 greift seriell auf die Speichereinrichtung 12 zu, um darin ent­ sprechend dem HDLC-Paketaufbau von außen auf die Eingangs­ leitung 24 übertragene Daten einzuschreiben.

Genauer gesagt, legen die Auswahleinrichtungen 13, 15, 17 und 19 ein von der CPU 10 über die Bus-Schnittstelleneinheit 11 und die Adressleitung 25 angelegtes Adressignal an die RAM 14, 16, 18 und 20 zum wahlfreien Zugreifen in Reaktion auf ein von der CPU 10 über die Bus-Schnittstelleneinheit 11 und die Steuerleitung 27 angelegtes Steuersignal an, um so von der CPU 10 angelegte Daten über die Bus-Schnittstelle-Einheit 11 und die Datenleitung 26 einzuschreiben oder auszulesen.

Die Auswahleinrichtungen 13, 15, 17 und 19 legen ein vom Übergabesteuerabschnitt 21 angelegtes Adressignal über die Adressleitung 28 an RAM 14 und 16 für serielles Zugreifen in Reaktion auf ein vom Übergabesteuerabschnitt 21 über die Steuerleitung 29 angelegtes Signal an, um vom Übergabe­ steuerabschnitt 21 über die Datenleitung 30 angelegte Daten einzuschreiben. Die Auswahleinrichtungen 17 und 19 legen ein vom Aufnahmesteuerabschnitt 23 über die Adressleitung 31 geliefertes Signal an die RAM 18 und 20 zum seriellen Zugreifen derselben in Reaktion auf ein vom Aufnahmesteuerabschnitt 23 über die Steuerleitung 32 angelegtes Steuersignal an, um über die Datenleitung 33 angelegte Daten einzuschreiben.

Fig. 2 ist ein spezielles Blockschaltbild, das die Übergabe­ seite der in Fig. 1 gezeigten Speichereinrichtung zeigt. Nach Fig. 2 umfaßt die Auswahleinrichtung 13 Gate-Schalteinrich­ tungen 131 und 151 zum Umschalten zwischen der Adressleitung 25 von der CPU 10 und der Adressleitung 28 vom Übergabesteuer­ abschnitt 21, Gate-Schalteinrichtungen 132 und 152 zum Umschalten zwischen einem Chipauswahlsignal von der CPU 10 und einem Chipauswahlsignal CS vom Übergabesteuerabschnitt 21 und NAND-Gatter 133 und 153 zum Umschalten und Anlegen eines Schreibsignals von der CPU 10 an den RAM 14 oder 16. Die Signale SEL 1 und SEL 2 werden zum Umschalten zwischen den RAM 14 und 16 benutzt. Spezieller werden, da die Datenleitungen 27 und 30 8-Bit-Struktur haben, Daten von 8 Bit in Zeitteilung in die RAM 14 und 16 eingeschrieben oder aus diesen ausgelesen.

Die Signale TR1 und TR2 zeigen an, daß der Übergabesteuer­ abschnitt 21 Daten übergibt. Wenn diese Signale TR1 und TR2 auf "H"-Pegel sind, wird ein Zugriff durch die CPU 10 verhindert. Damit werden das Signal SEL1 und das Signal TR1 an die Gate-Schaltung 134 angelegt, während das Signal SEL2 und Signal TR2 an die Gate-Schaltung 135 angelegt werden.

Im folgenden wird der Betrieb beschrieben. Wenn von der CPU 10 auf die RAM 14 und 16 wahlfrei zugegriffen wird, wird zuerst das Signal SEL1 auf "L"-Pegel gesetzt, die Signale TR1 und TR2 nehmen "H"-Pegel an und ein Ausgang von der Gate-Schaltung 134 nimmt "H"-Pegel an. Die Gate-Schalteinrichtung 131 wählt die Adressleitung 25 von der CPU 10 aus, um ein Adressignal an den RAM 14 anzulegen. Die Gate-Schalteinrichtung 132 wählt ein Chipauswahlsignal CS von der CPU 10 aus, und das NAND-Gatter 133 legt ein Schreibsignal in der CPU 10 an den RAM 14 an. Infolgedessen wird der RAM 14 wahlfrei zugegriffen, und Daten von der Datenleitung 27 werden in den RAM 14 eingeschrieben.

Dann wird, wenn das Signal SEL2 "L"-Pegel annimmt, die Adress­ leitung 25 durch die Gate-Schalteinrichtung 151 auf die gleiche Weise ausgewählt, das Chipauswahlsignal CS wird durch die Gate-Schalteinrichtung 152 ausgewählt, ein Schreibsignal wird durch das NAND-Gatter 153 ausgewählt, und der RAM 16 wird wahlfrei zugegriffen, so daß die Daten von der Datenleitung 27 in den RAM 16 eingeschrieben werden.

Wenn durch den Übergabesteuerabschnitt 21 ein serieller Zugriff auszuführen ist, nimmt das Signal TR1 "H"-Pegel an, eine Ausgabe des Signals SEL1 wird durch die Gate-Schaltung 134 verhindert. Da das Signal TR1 "H"-Pegel angenommen hat, wählt die Gate-Schalteinrichtung 131 die Adressleitung 28 vom Übergabesteuerabschnitt 21 aus, die Gate-Schalteinrichtung 132 wählt das Chipauswahlsignal CS vom Übergabesteuerabschnitt 21 aus, um dasselbe an den RAM 14 anzulegen, und das Signal TR1 wird als ein Ausgabe-Freigabesignal OEC an den RAM angelegt. Infolge dessen wird auf dem RAM 14 seriell zugegriffen, und die ausgelesenen Daten werden auf die Datenleitung 30 ausgegeben.

Wenn das Signal TR2 "H"-Pegel annimmt, wählt die Gate-Schalteinrichtung 151 die Adressleitung 28 aus, die Gate-Schalt­ einrichtung 152 wählt das Chipauswahlsignal CS vom Übergabe­ steuerabschnitt 21 aus, um es an den RAM 16 anzulegen, und das Signal TR2 wird als Ausgabe-Freigabesignal OEC an den RAM 16 angelegt. Infolgedessen wird auf dem RAM 16 seriell zuge­ griffen und die ausgelesenen Daten werden auf die Datenleitung 30 ausgegeben.

Fig. 3 ist ein spezielles Blockschaltbild, das die Aufnahme­ seite der in Fig. 1 gezeigten Speichereinrichtung zeigt. Nach Fig. 3 weist die Auswahleinrichtung 17 Gate-Schalteinrichtungen 171 und 191 zum Umschalten zwischen einer Adressleitung 25 von der CPU 10 und einer Adressleitung 31 vom Aufnahmesteuerab­ schnitt 23, Gate-Schalteinrichtungen 172 und 192 zum Umschalten zwischen dem Chipauswahlsignal CS von der CPU 10 und dem Chipauswahlsignal CS vom Aufnahmesteuerabschnitt 23, NAND-Gatter 173 und 193 zum Anlegen eines Lesesignal von der CPU 10 als Ausgabe-Freigabesignal OEC an dem RAM 18 oder 20 und AND-Gatter 174 und 194 zum selektiven Anlegen der Datenleitung 33 vom Aufnahmesteuerabschnitt 23 an den RAM 18 oder 20 auf.

Die Signale SEL1 und SEL2 werden benutzt, um zwischen den RAM 18 und 20 umzuschalten, wie unter Bezugnahme auf Fig. 2 beschrieben wurde. Die Signale REC1 und REC2 zeigen an, daß der Aufnahmesteuerabschnitt 23 Daten empfängt. Wenn die Signale REC1 und REC2 auf "H"-Pegel sind, ist ein Zugriff durch die CPU 10 unterbunden. Daher sind die Signale SEL1 und REC1 an die Gate-Schaltung 175 angelegt, und die Signale SEL2 und REC2 sind an die Gate-Schaltung 176 angelegt.

Im folgenden wird der Betrieb beschrieben:
Wenn Daten durch seriellen Zugriff auf die RAM 18 und 20 durch den Aufnahmesteuerabschnitt 23 einzuschreiben sind, nimmt das Signal REC1 "H"-Pegel an, und eine Ausgabe des Signals SEL1 wird durch die Gate-Schaltung 175 verhindert. Da das Signal REC1 "H"-Pegel angenommen hat, wählt die Gate-Schaltein­ richtung 171 die Adressleitung 31 des Aufnahmesteuerabschnitts 23 aus, die Gate-Schalteinrichtung 172 wählt des Chipauswahl­ signal CS vom Aufnahmesteuerabschnitt 23 aus, und das AND-Gatter 174 wählt die Datenleitung 33 des Aufnahmesteuerab­ schnitts 23 aus, und das Signal REC1 wird an dem RAM 18 als Schreib-Freigabesignal WEC angelegt. Infolgedessen wird der RAM 18 in Reaktion auf das Adressignal wahlfrei zugegriffen, um Daten von der Datenleitung 33 einzuschreiben.

Dann, wenn das Signal REC2 "H"-Pegel annimmt, wählt die Gate-Schalteinrichtung 191 die Adressleitung 31 vom Aufnahmesteuer­ abschnitt 23 aus, die Gate-Schalteinrichtung 192 wählt des Chipauswahlsignal CS aus, und das AND-Gatter 194 wählt die Datenleitung 33 aus. Weiter wird das Signal REC2 als Schreib-Freigabesignal WEC an den RAM 20 angelegt. Infolgedessen wird auf dem RAM 20 in Reaktion auf das Adressignal seriell zugegriffen, um Daten von der Datenleitung 33 einzuschreiben.

Wenn in die RAM 18 und 20 eingeschriebene Daten durch wahlfreien Zugriff von der CPU 10 ausgelesen werden sollen, nimmt zuerst das Signal SEL1 "L"-Pegel an, die Signale REC1 und REC2 nehmen "L"-Pegel an, und der Ausgang der Gate-Schaltung 175 nimmt in "H"-Pegel an. Infolgedessen wählt die Gate-Schalteinrichtung 171 die Adressleitung 25 von der CPU 10 aus, um ein Adressignal an den RAM 18 anzulegen. Die Gate-Schalteinrichtung 172 wählt das Chipauswahlsignal CS von der CPU 10 aus, und das NAND-Gatter 173 legt eine Lesesignal von der CPU 10 als Ausgabe-Freigabesignal OEC an den RAM 18 an. Infolgedessen wird auf den RAM 18 wahlfrei zugegriffen, und Daten werden ausgelesen und an die Datenleitung 26 der CPU 10 ausgegeben.

Wenn das Signal SEL2 "L"-Pegel annimmt, wählt die Gate-Schalt­ einrichtung 191 die Adressleitung 25 der CPU 10 aus, die Gate-Schalteinrichtung 192 wählt das Chipauswahlsignal CS aus, und ein Lesesignal wird durch das NAND-Gatter 193 ausgewählt, um an den RAM 20 angelegt zu werden. Infolgedessen wird auf dem RAM 20 in Reaktion auf das Adressignal wahlfrei zugegriffen, und Daten werden ausgelesen, um auf die Datenleitung 26 ausgegeben zu werden.

Fig. 4 ist ein schematisches Blockschaltbild des Übergabe­ steuerabschnittes. Nach Fig. 4 weist der Übergabesteuer­ abschnitt 21 eine Übergabesteuerschaltung 211, eine Parallel/Seriell-Konverterschaltung 212 und eine Paket-Assembly (Zusammensetzungs)-Schaltung 213 auf. Befehlssignale 214 wie Übergabeanforderung und Übergabestop werden von der CPU 10 an die Übergabesteuerschaltung 211 angelegt. Ein Übergabe­ beendigungssignal 215 wird von der Übergabesteuerschaltung 211 an die CPU 10 angelegt. Die Parallel/Seriell-Konverterschaltung 212 wandelt in Reaktion auf das Steuersignal von der Übergabe­ steuerschaltung 211 parallele Daten, die aus den RAM 14 und 16 ausgelesen wurden, in serielle Daten um, um diese an die Paket-Assembly-Schaltung 213 anzulegen. Ein Steuersignal 217 wird von der Übergabesteuerschaltung 211 an die Paket-Assembly-Schal­ tung 213 angelegt, und Anzeigesignale 218, die Zustände oder ähnliches anzeigen, werden von der Paket-Assembly-Schaltung 213 an die Übergabesteuerschaltung 211 angelegt. Die Paket-Assembly-Schaltung 213 liefert in Reaktion auf die von der Parallel/Seriell-Konverterschaltung 212 angelegten Daten und Paket- und Adressignale, die in den von der Übergabesteuer­ schaltung 211 angelegten Steuersignalen enthalten sind, ein HDLC-Paketformat, wie es in Fig. 8 gezeigt ist, um dieses auf den Übergabepfad auszugeben.

Fig. 5 ist ein schematisches Blockschaltbild des Aufnahme­ steuerabschnittes. Der Aufnahmesteuerabschnitt 23 umfaßt eine Aufnahmesteuerschaltung 231, eine Seriell/Parallel-Konverter­ schaltung 232 und eine Paketverteilungsschaltung 233. Befehls­ signale wie zur Datenaufnahme werden an die Aufnahmesteuer­ schaltung 231 von der CPU 10 angelegt, und ein Aufnahmebeendi­ gungssignal 235 wird von der Aufnahmesteuerschaltung 231 an die CPU 10 angelegt. Steuersignale 236 werden von der Aufnahme­ steuerschaltung 231 an die Paketverteilungsschaltung 233 angelegt, und Anzeigesignale 237, die Zustände oder ähnliches anzeigen, werden von der Paketverteilungsschaltung 233 an die Aufnahmesteuerschaltung 231 angelegt. Die Paketverteilungs­ schaltung 233 verteilt im Ansprechen auf von der Aufnahme­ steuerschaltung 231 gelieferte Steuersignale das über den Übergabepfad übertragene HDLC-Paket und legt serielle Daten an die Seriell/Parallel-Konverterschaltung 232 an. Steuersignale 238 werden von der Aufnahmesteuerschaltung 231 an die Seriell/Parallel-Konverterschaltung 232 angelegt. Die Seriell/Parallel-Konverterschaltung 232 wandelt serielle Daten in parallele Daten um, um dieselben an die RAM 18 und 20 anzulegen.

Fig. 6 ist ein Blockschaltbild, das ein System zeigt, bei dem eine integrierte Halbleiterschaltung entsprechend einer Ausführungsform als Ein-/Ausgabegerät genutzt wird. Nach Fig. 6 sind die CPU 10, der Speicher 2 und das Ein-/Ausgabegerät 40 durch einen System-Bus 5 verbunden. Eine Verbindungsleitung 6 zur Aufnahme und eine Verbindungsleitung 7 zur Übergabe sind mit dem Ein-/Ausgabegerät 40 verbunden. Wenn entsprechend der HDLC-Prozedur eine Kommunikation auszuführen ist, werden Übergabe und Aufnahme von Daten unter Nutzung des in Fig. 8 gezeigten HDLC-Rahmens ausgeführt. Zu dieser Zeit sind die durch die CPU 10 übergebenen und aufgenommenen Daten das Informationsfeld I, und die auf der Verbindungsleitung überge­ benen und aufgenommenen Daten sind das HDLC-Paket des in Fig. 8 gezeigten Aufbaues. Wenn von diesem System Daten übergeben werden sollen, betrachtet die CPU das Ein-/Ausgabegerät 40 nicht als Ein-/Ausgabegerät, sondern als Teil eines Speichers und setzt zu übertragende Daten im Ein-/Ausgabegerät 40 durch wahlfreien Zugriff. Das Ein-/Ausgabegerät 40 liest Daten durch serielles Zugreifen auf interne Speichereinrichtungen, stellt das HDLC-Paket zusammen und übergibt die Daten auf die Verbindungsleitung 7. Wenn die Operation kontinuierlich ausgeführt werden soll, übergibt das Ein-/Ausgabegerät 40 Daten von einem RAM 16, während die CPU 10 Daten in den anderen RAM 14 setzt, wozu in der Ein-/Ausgabeeinrichtung 40 zwei RAM 14 und 16 benutzt werden, wie in Fig. 1 gezeigt.

Wenn durch das System Daten empfangen werden sollen, schreibt das Ein-/Ausgabegerät 40 die über die Verbindungsleitung 6 empfangenen Daten durch seriellen Zugriff in die interne Speichereinrichtung ein, und die CPU 10 betrachtet die Ein-/Ausgabeeinrichtung 40 nicht als E/A, sondern als Teil eines Speichers, und liest Daten aus der Ein-/Ausgabeeinrichtung 40 durch wahlfreien Zugriff aus. Wenn der Empfang kontinuierlich ausgeführt werden soll, liest die CPU 10 Daten aus einem RAM 20 aus, während die Ein-/Ausgabeeinrichtung 40 empfangene Daten in den anderen RAM 18 einschreibt, wobei RAM 18 und 20, die im Ein-/Ausgabegerät 40 angeordnet sind, zur Aufnahme verwendet werden.

Obwohl zwei RAM 14 und 16 zur Übergabe und zwei RAM 18 und 20 zur Aufnahme in der Speichereinrichtung 12 der integrierten Halbleiterschaltung nach der oben beschriebenen Ausführungsform angeordnet sind, können für den jeweiligen Zweck drei oder vier RAM verwendet werden, und durch Erhöhung der Kapazität der RAM auf diese Weise können gleiche oder bessere Effekte als bei der oben beschriebenen Ausführungsform erreicht werden, beispiels­ weise kann Betriebszeit der CPU 10 gespart werden.

Claims (5)

1. Integrierte Halbleiterschaltung, die als Schnittstelle zwischen einer Zentralverarbeitungseinrichtung (10) und der Außenseite dient, mit
einer Mehrzahl von Ein-Port-Speichern (14, 16, 18, 20) zum Spei­ chern von zwischen der Zentralverarbeitungseinrichtung (10) und der Außenseite ausgetauschten Daten,
einer Einrichtung für wahlfreien Zugriff (25, 26, 27), die auf einen Be­ fehl der Zentralverarbeitungseinrichtung (10) im wahlfreien Mo­ dus auf die Mehrzahl der Ein-Port-Speicher (14, 16, 18, 20) zugreift zum Auslesen oder Einschreiben der auszutauschenden Daten und
einer seriellen Zugriffseinrichtung (21, 23, 28, 31) zum seriellen Zugreifen von außen auf die Mehrzahl der Ein-Port-Speicher (14, 16, 18, 20) im First-In-First-Out-Modus zum Einschreiben oder Auslesen der auszutauschenden Daten.

2. Integrierte Halbleiterschaltung nach Anspruch 1, gekennzeichnet durch Auswahleinrichtungen (13, 15; 17, 19) zum Umschalten zwischen seriellem Zugriff durch serielle Zugriffseinrichtungen (21; 23) und wahlfreiem Zugriff durch Einrichtungen für wahlfreien Zugriff (25, 26, 27).

3. Integrierte Halbleiterschaltung nach Anspruch 2, dadurch gekennzeichnet, daß die Auswahleinrichtungen (13, 15; 17, 19) Ein­ richtungen (175, 176) zum Verhindern des wahlfreien Zugriffs auf die Mehrzahl der Ein-Port-Speicher (14, 16, 18, 20) durch die Ein­ richtung für wahlfreien Zugriff (25, 26, 27) in Reaktion auf den seriellen Zugriff auf die Mehrzahl der Ein-Port-Speicher (14, 16, 18, 20) durch die Einrichtung für seriellen Zugriff (21, 23, 28, 31) aufweisen.

4. Integrierte Halbleiterschaltung nach Anspruch 2, dadurch gekennzeichnet, daß die Auswahleinrichtungen (13, 15; 17, 19) Ein­ richtungen (175, 176) zum Gestatten eines wahlfreien Zugriffes auf andere Ein-Port-Speicher (14, 16, 18, 20) durch die Einrich­ tungen für wahlfreien Zugriff (25, 26, 27) in Reaktion auf den seriellen Zugriff auf einen aus der Mehrzahl der Ein-Port-Spei­ cher (14, 16, 18, 20) durch die Einrichtung für seriellen Zugriff (21, 23, 28, 31) aufweisen.

5. Integriert Halbleiterschaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Mehrzahl von Ein-Port-Speichern (14, 16, 18, 20) eine erste Gruppe von Ein-Port-Speichern (14, 16) und eine zweite Gruppe von Ein-Port-Speichern (18, 20) aufweist, und die serielle Zugriffseinrichtung (21, 23, 28, 31) eine erste serielle Unterzugriffseinrichtung (21, 23) und eine zweite serielle Unterzugriffseinrichtung (28, 31) aufweist, wobei die erste serielle Unterzugriffseinrichtung (21, 23) von außen auf die erste Gruppe von Ein-Port-Speichern (14, 16) im First-In-First-Out Modus zum Auslesen der auszutauschenden Daten zugreift, und
die zweite serielle Unterzugriffseinrichtung (28, 31) von außen auf die zweite Gruppe von Ein-Port-Speichern (18, 20) im First-In-First-Out Modus zum Einschreiben der auszutauschenden Daten zugreift.