DE69601030T2

DE69601030T2 - Gefiltertes, serielles ereignisgesteuertes befehlstor für "flash" speicher

Info

Publication number: DE69601030T2
Application number: DE69601030T
Authority: DE
Inventors: Frankie Fariborz Cupertino Ca 95014 Roohparvar
Original assignee: Micron Technology Inc
Current assignee: Micron Technology Inc
Priority date: 1995-02-10
Filing date: 1996-02-08
Publication date: 1999-04-22
Anticipated expiration: 2016-02-09
Also published as: EP0808501B1; WO1996024935A1; US6581146B1; JPH10513588A; KR19980702131A; JP3241386B2; ATE173858T1; EP0808501A1; US6578124B1; DE69601030D1; US5682496A; KR100260278B1

Description

Gebiet der Erfindung

Die vorliegende Erfindung bezieht sich allgemein auf das Gebiet der elektrisch programmierbaren und elektrisch löschbaren Festspeicher und betrifft insbesondere ein gefiltertes, seriell ereignisgesteuertes Befehls-Port (Schnittstelle) für ein effektvolleres Einklinken der Zustands- und Befehlsdaten in eine Flash-Speichereinrichtung.

Hintergrund der Erfindung

Die Leistungsfähigkeit und Flexibilität von Personalcomputern hat sich seit ihrer Einführung auf dem Markt in erheblichem Maße erhöht. Als Folge davon wurde die Anwendung von Computern beträchtlich gesteigert und hat ungeheuer starke Auswirkungen auf die Gesellschaft. Personalcomputer umfassen üblicherweise im wesentlichen einen Microprozessor-Chip, einen Speicher mit direktem Zugriff (RAM) und einen energieunabhängigen (leistungslosen, nichtlöschenden) Speicher. Ein energieunabhängiger Speicher ist ein Speicher, der seine vorher gespeicherten Informationen beibehält, selbst wenn dem Speicher nicht weiter Energie zugeführt wird. Eine Art eines solchen leistungslosen Speichers ist ein Nur-Lese-Flash-Speicher (ROM-Flash-Speicher, Blitzlicht-Festspeicher), der elektrisch gelöscht werden kann, und zwar besser als wenn er ultraviolettem Licht ausgesetzt wird. Nurlese-Flash-Speicher sind außerdem elektrisch programmierbar.
Eine Vielzahl der entwickelten Speicherbefehl-Schnittstellen verfügt über vereinfachte Lese- und Schreibinformationen zu leistungslosen Speichern, die an Mikroprozessoren angeschlossen sind. Mit einer solchen Schnittstelle kann ein Mikroprozessor über Datenleitungen, die den Mikroprozessor mit dem Speicherchip verbinden, einen Befehl, wie zum Beispiel "Löschen" oder "Programmieren", ausgeben. Der Chip enthält typischerweise eine logische Schaltung zum Dekodieren und Ausführen dieser Befehle.
Gemäß dem Stand der Technik werden unterschiedliche Verfahren zur Ausbildung dieser logischen Schaltung angewendet. Fig. 1 zeigt ein Beispiel für eine solche Ausführung, die in dem US-Patent 5 222 046 offenbart ist, auf das der Oberbegriff des Anspruchs 1 zurückgeht. Um die Ausführung eines Befehls vorzunehmen, erzeugen die Steuerleitungen des Mikroprozessors extern ein asynchrones Taktsignal, indem die Leitungen (Linien) CE und WE heruntergebracht werden. Typischerweise dauert ein Taktsignal ungefähr 50 Nanosekunden (ns), und die Zeit zwischen aufeinanderfolgenden Taktsignalen ist sogar kürzer und nähert sich 10 Nanosekunden (ns).
Eine derart kurze Zeitdauer kann jedoch möglicherweise die logische Schaltung einer Speichervorrichtung bei der richtigen Ausführung eines gewünschten Befehls unterbrechen. Üblicherweise klinken die Daten in die Befehls- und Zustandsregister ein, und zwar verbunden mit dem extern erzeugten asynchronen Taktsignal. Der Zustandsdekodier block dekodiert dann die Ausgabe des Registers und befiehlt die Ausführung des richtigen Befehls. Die mit dem Chip verbundene parasitäre Kapazität verzögert üblicherweise jedoch die Bewegung der Daten über den Datenbus zu den Registern. Bevor die Daten die Register erreichen, kann der Mikroprozessor ein anderes Taktsignal erzeugen, das nach einem zweiten Befehl, der auf unterschiedlichen Daten ausgeführt werden soll, verlangt. Das kann den Dekodierblock möglicherweise durcheinanderbringen und ihn veranlassen, die Ausführung des zweiten Befehls mit falschen Daten zu befehlen, und die Ausführung des ersten Befehls ausfallen zu lassen.
Zum Beispiel kann der Mikroprozessor auf erste Daten die Ausführung eines ersten Befehls fordern. Der Zustandsdekodierblock empfängt diesen Befehl und beginnt, während er auf die ersten Daten wartet, mit dem Weiterleiten (der Daten) über den Datenbus zu den Zustands- und Befehlsregistern. Bevor die Daten jedoch die Register erreichen, kann der Mikroprozessor die Ausführung eines zweiten Befehls auf zweiten Daten verlangen. Der Dekodierblock kann diesen zweiten Befehl empfangen, bevor die ersten Daten die Register erreicht haben. Wenn die ersten Daten ankommen, befiehlt der Block die Ausführung des zweiten Befehls auf die ersten Daten und somit die Durchführung des falschen Befehls auf die ersten Daten. Ein Nachteil bei der Methode, die beim Stand der Technik angewendet wird, besteht daher darin, daß man bei der Konstruktion eines energieunabhängigen nichtlöschenden Speicherchips extreme Sorgfalt walten lassen muß, um das Auftreten dieses Problems zu verhindern.
Es soll jedoch festgehalten werden, daß ein Befehl, wenn er einmal durch die Befehlsausstattung (des Computers) empfangen worden ist, in dieser derart eingeklinkt ist, daß nachfolgende Daten, die durch die Gesamtausstattung empfangen werden, den letzten empfangenen Befehl aufweisen werden, der auf dieser durchgeführt wird. Zum Beispiel haben in der Folge BEFEHL-DATEN1-DATEN2 sowohl die DATEN1 als auch die DATEN2 den BEFEHL, der auf diesen durchgeführt wird. Mit anderen Worten erfordern die jeweils gesendeten Daten keinen separat gesendeten Befehl, das heißt, der Befehl BEFEHL-DATEN1-BEFEHL-DATEN2 ist nicht erforderlich, um zum Beispiel den BEFEHL sowohl auf die DATEN1 als auch auf die DATEN2 durchzuführen. Wo die Befehlsausstattung (Befehlsarchitektur) anfänglich gestartet wurde und zu dieser noch kein Befehl gesendet wurde, ist des weiteren typischerweise der vorgegebene Befehl in einem solchen Beispiel ein Lesebefehl.
Dieses parallele Herangehen an die Befehlsausstattung wirft auch ein Problem auf, und zwar wegen der simultanen Wesensart der Befehls- und Zustandverarbeitung, die einem parallelen Herangehen innewohnt. Das Zustandsregister muß die Daten von dem Bus lesen und verarbeiten, und zwar gleichzeitig mit dem Befehlsregister, das einen Befehl von dem Bus liest und verarbeitet. Die Register müssen die Ergebnisse ihrer Verarbeitung ungefähr gleichzeitig an den Zustandsdekodierblock ausgeben, oder der Zustandsdekodierer wird die Ausführung des Befehls auf die Daten nicht korrekt befehlen. Bei der Anwendung eines nichtlöschenden Speichers, der das Herangehen an die Befehlsarchitektur nach dem Stand der Technik anwendet, muß ein Konstrukteur die richtigen Sicherheitsvorkehrungen treffen, um das Auftreten dieser Situation zu verhindern.
Außerdem ist das nach dem Stand der Technik angewendete Verfahren in höchstem Maße empfindlich in bezug auf Geräusche auf den WE- und CE-Leitungen. Die innere logische Schaltung eines nichtlöschenden Speichergerätes kann möglicherweise sogar einen kurzen Impuls eines gleichzeitigen Geräuschs auf den WE- und CE-Leitungen als ein asynchrones Taktsignal, das extern durch den Mikroprozessor erzeugt wird, wahrnehmen. Das würde die Zustands- und Befehlsregister fälschlicherweise zum Verriegeln und den Zustandsdekodierblock zum Dekodieren veranlassen. Der Dekodierblock würde dann die Ausführung eines Befehls auf die Daten in dem Gerät befehlen, die der Mikroprozessor tatsächlich nicht verlangt hat. Somit besteht ein Nachteil bei dem nach dem Stand der Technik angewendeten Herangehen an das Problem darin, daß dieser anfällig für Geräusche auf den CE- und WE-Leitungen ist, um somit fehlerhafte Befehle, die auf den Daten in der Speichervorrichtung ausgeführt werden sollen, zu veranlassen.
Dieses Problem ist in vielen Systemen ein Ärgernis, in denen die CE-Leitung typischerweise niedrig verbunden ist. Geräusche auf der WE-Leitung sind dann ausreichend, um eine fehlerhafte Ausführung eines Befehls zu veranlassen. Eine Befehlsarchitektur könnte die Ausführung eines Löschbefehls in zwei Teile unterteilen, und zwar einen Löschungs-Inbetriebnahmebefehl, um das Auftreten des Befehls zu befehlen, und einen Löschungs-Bestätigungsbefehl, um die Ausführung des Befehls zu bestätigen. Selbst wenn der Löschungs-Inbetriebnahmebefehl richtig ausgeführt ist, wird ein Geräusch auf der WE-Leitung, und zwar bevor das Befehlsregister den Löschungs-Bestätigungsbefehl empfangen hat, die richtige Ausführung des Vorgangs zunichte machen. Das passiert deshalb, weil das Zustandsregister nach der Handlung des Löschungs-Inbetriebnahmebefehls den Empfang eines Löschungs-Bestätigungsbefehls erwartet. Wenn es das nicht tut, signalisiert es einen Fehler, selbst wenn der folgende Befehl auf dem Bus ein Löschungs-Bestätigungsbefehl ist. Eine Speichervorrichtung gemäß dem Stand der Technik, die in einem solchen geräuschvollen Umfeld betrieben wird, kann daher zu einer eingeschränkten Funktion führen.

Zusammenfassung der Erfindung

Die vorliegende Erfindung wird in den Ansprüchen 1, 8 und 9 aufgezeigt. Die vorliegende Erfindung stellt eine Schaltung zur Filterung aller Signale zur Verfügung, die sich auf den Leitungen WE und CE in weniger als einer vorbestimmten Zeitdauer behauptet oder durchgesetzt (asseriert) haben, und zur Durchführung der Verarbeitung eines Befehls und eines Zustands innerhalb der Befehlsausstattung in einer serienmäßigen (fortlaufenden) Art. Die Erfindung eliminiert die Möglichkeit für den Zustands-Dekodiererblock, die Ausführung eines falschen Befehls zu befehlen, weil die Zeitdauer notwendigerweise länger als die Verzögerung in der Datenbewegung über den Datenbus zum Register ist. Die Erfindung schaltet auch die Möglichkeit für eine fehlerhafte Ausführung aus, weil ein einzelnes Register sowohl Daten- als auch Befehlsinformationen von dem Bus weg handhabt, indem es sie in einer serienmäßigen Art verarbeitet. Die Erfindung eliminiert des weiteren die Empfindlichkeit gegenüber Geräuschen, die den Dekodierer veranlassen können, die Ausführung eines falschen Befehls zu befehlen, weil ein derartiges Geräusch in der Zeitdauer typischerweise kürzer als die ist, welche die Erfindung durchzuführen erlaubt.
Die Vorteile und Merkmale, die die vorliegende Erfindung charakterisieren, werden im besonderen in den hierzu beigefügten Ansprüchen beschrieben und bilden hierzu einen weiteren Teil. Zum besseren Verständnis der Erfindung, ihrer Vorteile und Ziele, wird auf die Zeichnungen Bezug genommen, die hierzu einen weiteren Teil bilden, sowie auf die zugehörige Beschreibung, die eine bevorzugte Ausführungsform der vorliegenden Erfindung darstellen und beschreiben.

Kurze Beschreibung der Zeichnungen

Fig. 1 ist ein Blockdiagramm, das ein Befehlsschnittstellenmittel gemäß dem Stand der Technik für einen Flash-Speicher zeigt.
Fig. 2 ist eine Blockdiagramm einer gefilterten Befehls- Port-Ausstattung, die mit der vorliegenden Erfindung kompatibel ist.
Fig. 3 ist ein Zeitablaufdiagramm, das die Funktion der gefilterten Befehls-Port-Ausstattung nach Fig. 2 wiedergibt.
Fig. 4 ist ein Blockdiagramm eines typischen Computers, der in die vorliegende Erfindung integriert sein kann.

Detaillierte Beschreibung der bevorzugten Ausführungsbeispiele

In der nachfolgenden detaillierten Beschreibung der bevorzugten Ausführungsbeispiele wird auf die zugehörigen Zeichnungen Bezug genommen, die einen Teil hiervon bilden und in denen mittels einer bildlichen Darstellung spezifische Ausführungsformen gezeigt sind, in denen die Erfindung angewendet werden kann. Es ist selbstverständlich, daß andere Ausführungsformen angewendet und bauliche Änderungen vorgenommen werden können, ohne das Wesen der vorliegenden Erfindung, wie es in den angehängten Ansprüchen definiert ist, zu verlassen. Zum Beispiel wird die Erfindung in Verbindung mit energieunabhängigen löschbaren programmierbaren Nurlesespeichern (EPROM-Speichern) und elektrisch löschbaren programmierbaren Nurlesespeicherchips (EEPROM) verwendet. Außerdem können die Schaltungen zur Filterung eingehender Befehle unter Ver wendung verschiedener Formen von aktiven und passiven Schaltkreisen ausgestattet sein, und die jeweiligen Schaltkreise, die die Eingangs- und Ausgangssignale für den Zustandsdekodierer liefern, können in einer Anzahl modifizierter Formen ausgebildet sein. Die in Fig. 2 dargestellten bevorzugten Schaltungen zeigen eine beispielhafte Anordnung und verwenden ein Filtermittel entsprechend der vorliegenden Erfindung, aber es sollte zur Kenntnis genommen werden, daß - ohne vom Grundgedanken abzuweichen - innerhalb des Bereichs der vorliegenden Erfindung andere Schaltungen ausgeführt werden können.
Fig. 2 beschreibt eine typische gefilterte Befehls-Port- Ausbildung, die in Verbindung mit der vorliegenden Erfindung angewendet werden kann. Externe Signalleitungen WE und CE 210 und 200 sind an einen Block 51 angeschlossen. Wenn die Signale der WE-Leitung 200 und der CE-Leitung 210 tief sind, wird ein Signal 105 asseriert, das für das Vorliegen zulässiger Bedingungen für eine Befehls- oder Daten-Ladeanweisung kennzeichnend ist. Das Signal 105 wird dann an einen Haupt-Taktgenerator-Schaltkreis 52 gekoppelt. Falls die Dauer des Signals 105 kleiner als eine vorbestimmte Filterdauer ist, wird eine Fortsetzung des Signals verhindert, und keine der Ausgaben des Haupt- Taktgenerator-Schaltkreises 52 wird durchgesetzt.
Die Erfindung geht einen neuen und neuartigen Weg zur Interpretation des Befehlsdurchlaufes, der gemeinhin bei leistungslosen Speichereinrichtungen benutzt wird. Eine typische spezifische Angabe für eine leistungslose Spei chereinrichtung verlangt, daß sich eine Befehl über 50 Nanosekunden (ns) durchsetzt, gefolgt von einer Periode einer "Totzeit", die 10 Nanosekunden dauert. Während der Stand der Technik die gleichzeitige Verriegelung des Zustands- und des Befehlsregisters mit dem Beginn eines neuen Zyklus beinhaltet, verzögert die Erfindung zunächst die Verriegelung um 20 Nanosekunden, wobei ein Takterzeugungsschaltkreis 52 gewährleistet, daß die Durchsetzung (Assertion) der WE- und CE-Leitungen 210 und 200 nicht aufgrund eines Geräuschs erfolgt. In den verbleibenden 30 Nanosekunden des Zyklus liest ein Befehlsregister 53 zunächst den Befehl von dem Datenbus ab und verarbeitet ihn. Das gleiche Register liest dann die Daten von dem Bus ab und verarbeitet sie. Somit teilt die Erfindung den typischen 60-Nanosekunden-Taktzyklus, der aus einer 50- Nanosekunden-Befehlsassertionszeit und einer 10-Nanosekunden-Totzeit besteht, wirksam neu auf, und zwar in eine Befehlsbeibehaltungszeit von 30 Nanosekunden und eine Totzeit von 30 Nanosekunden. Die Erhöhung der Totzeit um 20 Nanosekunden resultiert aus der Verzögerung, die durch die Filterwirkung des Takterzeugungsschaltkreises 52 auferlegt wird.
Fig. 3 gibt ein typisches Zeitablaufdiagramm eines gefilterten Befehlssignals wieder, das mit der vorliegenden Erfindung benutzt werden kann. Wenn ein extern geliefertes Befehls- oder Datensignal gefiltert wird, wird die ansteigende Flanke der Taktsignale 107, 104 und 110 um den gleichen Betrag wie die vorbestimmte Filterdauer, das heißt typischerweise 20 Nanosekunden, verzögert. Mit wei terem Bezug auf Fig. 2 wird dann das Signal 107 typischerweise an einen Befehls-Taktgenerator 55 gekoppelt, der daraufhin ein Signal 103 erzeugt. Das Signal 103 wird an das Befehlsregister 53 gekoppelt, das verwendet wird, um die auf dem Datenbus 106 vorhandenen Befehle in das Befehlsregister 53 einzuklinken. Ein Signal 102 stellt eine typische Ausgabe des Befehlsregisters 53 dar und wird üblicherweise an eine Befehlsdekodier-Logikschaltung 54 und eine Zustandszwischenspeicherrung und -logik 57 über ein Signal 109 gekoppelt. Das Signal 109 repräsentiert den gegenwärtigen Zustand der Zustands-Maschineninterpretierbefehle und der Ausführungsanweisungen in der Speicheranordnung. Die Zustandszwischenspeicherung und - logik 57 wird einige vorgeschriebene Befehle als illegal in Betracht ziehen, falls sie außerhalb der Reihe empfangen werden, und zwar in Abhängigkeit von dem gegenwärtigen Zustand.
Fig. 2 zeigt außerdem die Befehlsdekodierlogik 54, die an das Befehlsregister 53 und an die Zustandszwischenspeicherung und -logik 57 gekoppelt ist und einen entsprechenden vorgeschriebenen Kode 101 erzeugt. Die Befehlsdekodierlogik 54 dekodiert das als Signal 102 empfangene Signal nur, wenn der gegenwärtige Zustand den Befehl nicht daran hindert, außerhalb der Reihenfolge zu sein oder aus anderen Gründen. Zum Beispiel stellt ein hexadezimaler Kode 0 · 90 h eine leseintelligente Identifizier- Befehlsanweisung dar. Falls dieser Kode während einer normalen Datenablauffolge empfangen wird, wird die Ausgabe der Befehlsdekodierlogik 54 durchgesetzt, um dem Steuerschaltkreis über eine Leitung 113 die Vornahme der erforderlichen Prozesse für den Befehl zu signalisieren. Wenn jedoch in der Mitte eines Programmzyklus der gleiche Kode empfangen wird, ermittelt die Befehlsdekodierlogik 54, daß der Kode während des Programmzyklusbetriebes nicht gültig ist, und die Ausgabe der Befehlsdekodierlogik 54 wird das Signal für den Vorgang nicht durchsetzen.
Ein Zustands-Taktgenerator 56 ist über eine Leitung 112 an einen Befehls-Taktgenerator 55 gekoppelt. Auf einer ansteigenden Flanke entweder von CE oder von WE wird eine Leitung (Linie) 105 typischerweise deasseriert, und als Folge davon werden die Signale 107, 104 und 110 typischerweise ebenfalls deasseriert. Auf die De-Assertion der Linie 107 wird eine Linie 112 asseriert und der Zustands-Taktgenerator 56 wird aktiviert. Nach der Aktivierung erzeugt der Zustands-Taktgenerator 56 auf einer Leitung 108 einen Impuls von vorbestimmter Dauer. Die Zustandszwischenspeicherung und -logik 57 wird über die Leitung 108 an den Zustands-Taktgenerator 56 gekoppelt. Wegen der seriellen Taktart der Leitungen (Linien) 103 und 108 und der Tatsache, daß durch die Zeitleitung 108 asseriert wird, ist eine Leitung 101 gültig, wobei die Zustandszwischenspeicherung und -logik 57 nicht - wie bei den Erfindungen gemäß dem Stand der Technik beschrieben - an den Datenbus gekoppelt werden muß. Stattdessen wird der Zustand entfernt vom Datenbus 106 durch das Befehlsregister 53 empfangen. Die Zustandszwischenspeicherung und -logik 57, die von der abfallenden Flanke der Leitung (Linie) 108 abhängt, der gegenwärtige Zustand und der geltende dekodierte Befehl auf Leitung 101 gehen in den nächsten geeigneten Zustand über. Die Steuerlogik des Chips ist über die Leitung 113 an die Zustandszwischenspeicherung und -logik 57 angeschlossen. Ein Zustandsübergang wird auf Leitung 113 reflektiert, und die Steuerlogik erzeugt die notwendigen Signale, um die Änderung des Zustands zu bewirken.
Die Zustandszwischenspeicherung und -logik 57 ist über eine Leitung 111 bezeichnenderweise an einen Adreß-Taktgenerator 59 und einen Daten-Taktgenerator 58 angeschlossen. Der Adreß-Taktgenerator 59 und der Daten- Taktgenerator 58 sind weiterhin über Leitungen 110 und 104 in üblicher Weise an eine Takterzeugungsschaltung 52 gekoppelt. Nach Empfangen eines Signals von den Leitungen 110 und 104 senden der Adreß-Taktgenerator 59 und der Daten-Taktgenerator 58 - in Abhängigkeit von der Leitung 111, die erkennen läßt, ob die Verriegelung von Adressen und Daten erforderlich ist - Abtastimpuls-Taktsignale zu den Adreß- und Daten-Zwischenspeicherelementen.
In den bevorzugten Ausführungsbeispiel gemäß der vorliegenden Erfindung werden alle Impulse, die kürzer als 20 Nanosekunden sind, gefiltert. Das ermöglicht der Speicheranordnung, in einem Geräuschsystem zu arbeiten. Es versteht sich, daß in dem vorliegenden System für den 20- Nanosekundenbereich andere Zeitperioden eingesetzt werden können, und zwar ohne den Grundgedanken der Erfindung zu verlassen. In einer von der vorliegenden Erfindung ver körperten speziellen Speicheranordnung arbeitet diese in einer Zykluszeit von 60 Nanosekunden, von denen 50 Nanosekunden die Zeit sind, in der CE und WE typischerweise niedrig gehalten sind. Dadurch verbleiben dem Zustands- Taktgenerator 56 nur 10 Nanosekunden, um ein Signal auf der Leitung 108 einzuklinken, die üblicherweise für eine zuverlässige Funktion nicht ausreichend sind. Die vorliegende Erfindung stellt jedoch eine Takterzeugungsschaltung 52 zur Verfügung, die das Ausgangssignal auf Leitung 107 um 20 Nanosekunden verzögert. Wenn man diese Verzögerung von 20 Nanosekunden zu der vorhandenen Zeitperiode von 10 Nanosekunden addiert, wird eine Verriegelungszeit von 30 Nanosekunden zur Verfügung gestellt, die normalerweise für eine zuverlässige Funktion ausreichend ist.
Die vorliegende Erfindung kann die parallele Ausführungsmethode des Standes der Technik, wie sie in Fig. 1 beschrieben ist, in einen seriellen Vorgang, angetrieben durch die in Fig. 2 dargestellte Befehlsport-Ausstattung, umwandeln. Das resultiert unmittelbar aus der Integration des Glitch-Filters, der in die Takterzeugungsschaltung 52 eingebunden ist. Die vorliegende Erfindung schließt die Notwendigkeit aus, den Datenbus direkt an die Zustandsmaschine zu koppeln, und eliminiert außerdem nicht korrekte Operationskodes oder Befehle, und zwar bevor sie von der Zustandszwischenspeicherung und -logik 57 empfangen werden. Weil es bekannt ist, daß nicht korrekte oder nicht geltende Operationskodes vor dem Erreichen der Zustandsmaschine eliminiert werden, kann der Aufbau der Zustandsmaschine vereinfacht werden.
Fig. 4 ist ein Blockdiagramm eines beispielhaften Computers 45, der in die vorliegende Erfindung eingebunden sein kann. Der Computer 45 schließt einen Mikroprozessor 46 und einen entsprechenden Taktgeber 48 ein. Der Mikroprozessor 46 enthält die Zentralrechnereinheit (CPU) und einen angeschlossenen Steuerschaltkreis. Der Mikroprozessor 46 ist mit einer Träger-Leiterplatte 49 verbunden. Ein E/A-Schnittstellenmodul 47 ist an die Träger-Leiterplatte 49 angeschlossen und verbindet über Schnittstellen den Mikroprozessor 46 mit den peripheren Geräten, wie zum Beispiel einem Monitor und einem Drucker. Die Träger- Leiterplatte 49 enthält auch eine Vielzahl Speichermodule zur Speicherung der Daten, wie zum Beispiel Single- Inline-Speichermodule (SIMMs) 50A bis 50 N. Die Träger- Leiterplatte 49 ist mit einer Schaltungsplatte ausgestattet, und die SIMMs sind typischerweise mit Integrierte- Schaltung-Chips versehen, die in die Träger-Leiterplatte 49 eingesteckt sind. Ein energieunabhängiger leistungsloser Speicher wird gewöhnlich auf der Träger-Leiterplatte 49, den SIMMs 50A bis 50 N oder über die E/A-Schnittstellenmodule 47 verwendet.
Die vorangegangene Beschreibung, die auf dem Wege der obigen Beispiele und Ausführungen dargelegt wurde, bezieht sich auf bevorzugte Ausführungsformen der vorliegenden Erfindung, die das Prinzip der vorliegenden Erfindung umfassen. Die Ausführungsformen können verändert, modifiziert oder implementiert werden, und zwar unter Verwendung verschiedener Schaltungsarten und Anordnungen. Der Fachmann wird leicht erkennen, daß an der vorliegen den Erfindung Modifikationen und Änderungen vorgenommen werden können, ohne den hier beschriebenen und dargestellten Ausführungsbeispielen und Anwendungen strikt zu folgen und ohne dabei vom Wesen der vorliegenden Erfindung abzuweichen, das in den nachfolgenden Ansprüchen wiedergegeben ist.

Claims

1. Speicherzugangsanordnung für einen elektrisch löschbaren und programmierbaren Speicher mit einer aus einer Anzahl von selektiv angeordneten Speichervorrichtungen mit freischwebendem Gate zusammengesetzten Speichergruppe, wobei die Speicherzugangsanordnung eine zum Übertragen kodierter digitaler Signale aufgebaute und angeordnete Datenschiene (106), ein Befehlsregister (53) und ein Zustandsregister (57) aufweist, gekennzeichnet durch

eine Takterzeugungsschaltung (52, 55 und 56), die zur Erzeugung erster (103) und zweiter (108) Taktsignale mit voreilenden und nacheilenden Flanken-Zustandsübergängen ausgebildet und angeordnet ist, wobei die Voreilflanken-Zustandsübergänge des ersten Taktsignals auf mindestens ein Steuersignal reagieren, das aktiviert wird, aber die Voreilflanken-Zustandsübergänge des ersten Taktsignals durch einen Verzögerungszeitraum verzögert werden und die Voreilflanken-Zustandsübergänge des ersten Taktsignals nur erzeugt werden, wenn das mindestens eine Steuersignal mindestens für den Verzögerungszeitraum aktiviert wird, und wobei die Voreilflanken-Zustandsübergänge des zweiten Taktsignals auf die Nacheilflanken-Zustandsübergänge des ersten Taktsignals reagieren;

eine das Befehlsregister (53) einschließende erste Verriegelungsschaltung, die zum Verriegeln (Sperren) eines Speicherbefehlssignals von der Datenschiene in das Befehlsregister als Reaktion auf das erste Taktsignal angeordnet ist; und

eine das Zustandsregister (57) einschließende zweite Verriegelungsschaltung, die zur Verriegelung eines Speicherzustandssignals vom Befehlsregister in das Zustandsregister als Reaktion auf das zweite Taktsignal angeordnet ist.

2. Speicherzugangsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Takterzeugungsschaltung eine Störung filtert, deren wirksame Dauer geringer als der Verzögerungszeitraum ist.

3. Speicherzugangsanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Speichergruppe in einer bestimmten Zykluszeitdauer betrieben wird und der Verzögerungszeitraum die Zeit von den Voreilflanken-Zustandsübergängen zu den Nacheilflanken-Zustandsübergängen wirksam verringert, um die Zeit zur Verriegelung (Sperrung) des Speicherzustandssignals vom Befehlsregister gegen das Zustandsregister innerhalb der definierten Zykluszeitdauer wirksam zu erhöhen.

4. Speicherzugangsanordnung nach Anspruch 3, dadurch gekennzeichnet, daß der Verzögerungszeitraum einen signifikanten Teil der definierten Zykluszeitdauer darstellt.

5. Speicherzugangsanordnung nach Anspruch 4, dadurch gekennzeichnet, daß der Verzögerungszeitraum etwa ein Drittel der festgelegten Zykluszeitdauer ist.

6. Speicherzugangsanordnung nach Anspruch 4, dadurch gekennzeichnet, daß die festgelegte Zykluszeitdauer etwa 60 Nanosekunden beträgt und der Verzögerungszeitraum nicht wesentlich kleiner als 20 Nanosekunden ist.

7. Speicherzugangsanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die erste Verriegelungsschaltung einen Ausgang aufweist, der unabhängig von der Datenschiene zur Kopplung des Zustandssignals vom Befehlsregister mit der zweiten Verriegelungsschaltung angeordnet ist.

8. Verfahren zum Zugreifen auf einen elektrisch löschbaren und programmierbaren Speicher mit einem Datenschienenanschluß und einer aus einer Anzahl von selektiv angeordneten Speichervorrichtungen mit freischwebendem Gate zusammengesetzten Speichergruppe, gekennzeichnet durch die Schritte:

Erzeugen erster (103) und zweiter (108) Taktsignale seriell im Takt, wobei das erste und zweite Taktsignal Voreilflanken- und Nacheilflanken-Zustandsübergänge aufweist und die Voreilflanken-Zustandsübergänge des ersten Taktsignals auf mindestens ein Steuersignal reagieren, das aktiviert wird, aber die Voreilflanken-Zustandsübergänge des ersten Taktsignals durch einen Verzögerungszeitraum verzögert werden und die Voreilflanken-Zustandsübergänge des ersten Taktsignals nur erzeugt werden, wenn das mindestens eine Steuersignal mindestens für den Verzögerungszeitraum aktiviert wird, und wobei die Voreilflanken- Zustandsübergänge des zweiten Taktsignals auf die Nacheilflanken-Zustandsübergänge des ersten Taktsignals reagieren;

Bereitstellen einer ersten Verriegelungsschaltung, die ein Befehlsregister (53) einschließt, und einer zweiten Verriegelungsschaltung, die ein Zustandsregister (57) einschließt;

Verriegeln eines Speicherzugang-Zustandssignals von der Datenschiene (106) gegen das Befehlsregister als Antwort auf das erste Taktsignal; und

Verriegeln eines Speicherzugang-Zustandssignals vom Befehlsregister gegen das Zustandsregister als Antwort auf das zweite Taktsignal.

9. Computerschaltung, die einen Mikroprozessor (46) mit einer definierten Zykluszeitdauer, einen E/A-Schnittstellenmodul (47), einen elektrisch löschbaren und programmierbaren Speicher (50A-50 N), der eine aus einer Anzahl selektiv angeordneter Speichervorrichtungen mit freischwebendem Gate zusammengesetzte Speichergruppe aufweist, eine zum Übertragen kodierter digitaler Signale ausgebildete und angeordnete Datenschiene (106), ein Befehlsregister (53) und ein Zustandsregister (57) umfaßt, gekennzeichnet durch

eine Takterzeugungsschaltung (52, 55 und 56), die zur Erzeugung erster (103) und zweiter (108) Taktsignale mit voreilenden und nacheilenden Flanken-Zustandsübergängen ausgebildet und angeordnet ist, wobei die Voreilflanken-Zustandsübergänge des ersten Taktsignals auf mindestens ein Steuersignal reagieren, das aktiviert wird, aber die Voreilflanken-Zustandsübergänge des ersten Taktsignals durch einen Verzögerungszeitraum verzögert werden und die Voreilflanken-Zustandsübergänge des ersten Taktsignals nur erzeugt werden, wenn das mindestens eine Steuersignal mindestens für den Verzögerungszeitraum aktiviert wird, und wobei die Voreilflanken-Zustandsübergänge des zweiten Taktsignals auf die Nachteilflanken-Zustandsübergänge des ersten Taktsignals reagieren;

eine das Befehlsregister (53) einschließende erste Verriegelungsschaltung, die zur Verriegelung eines Speicherzustandssignals von der Datenschiene in das Befehlsregister als Antwort auf das erste Taktsignal angeordnet ist; und

eine das Zustandsregister (57) einschließende zweite Verriegelungsschaltung, die zum Verriegeln eines Speicherzustandssignals vom Befehlsregister gegen das Zustandsregister als Reaktion auf das zweite Taktsignal angeordnet ist.

10. Computerschaltung nach Anspruch 9, dadurch gekennzeichnet, daß die erste Verriegelungsschaltung auf eine Störung reagiert, die eine falsche Verriegelung des Speicherbefehlssignals gegen das Befehlsregister verursacht, wobei der Verzögerungszeitraum des ersten Taktsignals derart ausgewählt wird, daß die Takterzeugungsschaltung die Störung, die eine aktive Dauer kleiner als die Verzögerungsdauer aufweist, filtert.

11. Computerschaltung nach einem der Ansprüche 9 und 10, dadurch gekennzeichnet, daß der Verzögerungszeitraum die Zeit von den Voreilflanken- zu den Nacheilflanken-Zustandsübergängen wirksam verringert, um die Zeit zum Verriegeln des Speicherzustandssignals vom Befehlsregister gegen das Zustandsregister innerhalb der festgelegten Zykluszeitdauer des Mikroprozessors zu erhöhen.