JPH023834A - マイクロコンピュータシステム - Google Patents
マイクロコンピュータシステムInfo
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- JPH023834A JPH023834A JP63146972A JP14697288A JPH023834A JP H023834 A JPH023834 A JP H023834A JP 63146972 A JP63146972 A JP 63146972A JP 14697288 A JP14697288 A JP 14697288A JP H023834 A JPH023834 A JP H023834A
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- microcomputer
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- 238000012360 testing method Methods 0.000 claims abstract description 28
- 230000002093 peripheral effect Effects 0.000 claims abstract description 12
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000032683 aging Effects 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
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- Test And Diagnosis Of Digital Computers (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
マイクロコンピュータにエレクトリック・イレーザブル
・プログラマブル・リードオンリメモリ等の周辺回路が
接続されたマイクロコンピュータシステムに関し、 試験時間を短縮化するマイクロコンピュータシステムを
提供することを目的とし、 電源の供給及び信号の入出力を行なう端子に接続された
マイクロコンピュータと、該マイクロコンピュータにの
み接続されている端子のうちの一部端子に通常動作モー
ド時の信号のハイレベル及びローレベルより高電圧を供
給されるとテストモードとなる周辺回路とを有するマイ
クロコンピュータシステムにおいて、該周辺回路の一部
端子と接続されるマイクロコンピュータの端子に、該周
辺回路をテストモードとするとき該高電圧を出力し、通
常動作モードのときハイレベル及びローレベルの信号を
出力する出力制御回路を有し構成する。
・プログラマブル・リードオンリメモリ等の周辺回路が
接続されたマイクロコンピュータシステムに関し、 試験時間を短縮化するマイクロコンピュータシステムを
提供することを目的とし、 電源の供給及び信号の入出力を行なう端子に接続された
マイクロコンピュータと、該マイクロコンピュータにの
み接続されている端子のうちの一部端子に通常動作モー
ド時の信号のハイレベル及びローレベルより高電圧を供
給されるとテストモードとなる周辺回路とを有するマイ
クロコンピュータシステムにおいて、該周辺回路の一部
端子と接続されるマイクロコンピュータの端子に、該周
辺回路をテストモードとするとき該高電圧を出力し、通
常動作モードのときハイレベル及びローレベルの信号を
出力する出力制御回路を有し構成する。
本発明はマイクロコンピュータシステムに関し、特にマ
イクロコンピュータにエレクトリック・イレーザブル・
プログラマブル・リードオンリメモリ（ＥＥＰＲＯＭ）
等の周辺回路が接続されたマイクロコンピュータシステ
ムに関する。
イクロコンピュータにエレクトリック・イレーザブル・
プログラマブル・リードオンリメモリ（ＥＥＰＲＯＭ）
等の周辺回路が接続されたマイクロコンピュータシステ
ムに関する。
従来よりＩＣカード用のマイクロコンピュータシステム
として、シングルチップマイクロコンピュータと、ＥＥ
ＰＲＯＭとよりなるマイクロコンピュータシステムがあ
る。このようなシステムにおいては製造時の試験を短時
間で行なう必要がある。
として、シングルチップマイクロコンピュータと、ＥＥ
ＰＲＯＭとよりなるマイクロコンピュータシステムがあ
る。このようなシステムにおいては製造時の試験を短時
間で行なう必要がある。
第４図は従来システムの一例の構成図を示す。
同図中、１０はシングルチップマイクロコンピュータで
あり、ＣＰＵ、ＲＡＭ、ＲＯＭ等を内蔵している。この
マイクロコンピュータ１０は外部端子１１８〜１１ｄに
接続され、端子１１ａよりシリアルデータの入出力を行
ない、端子１１ｂ〜１１ｄ夫々よりり０ツク信号、リセ
ット信号、電源夫々を供給される。
あり、ＣＰＵ、ＲＡＭ、ＲＯＭ等を内蔵している。この
マイクロコンピュータ１０は外部端子１１８〜１１ｄに
接続され、端子１１ａよりシリアルデータの入出力を行
ない、端子１１ｂ〜１１ｄ夫々よりり０ツク信号、リセ
ット信号、電源夫々を供給される。
１２はＥＥＰＲＯＭであり、マイクロコンピュータ１０
よりアドレス及びチップイネーブルＣＥ。
よりアドレス及びチップイネーブルＣＥ。
アウトプットイネーブルＯＥ、ライトイネーブルＷＥの
制御信号を供給されてデータの書き込み及び読み出しを
行なう。書き込み時には制御信号ＢＵＳＹをマイクロコ
ンピュータ１０に供給する。
制御信号を供給されてデータの書き込み及び読み出しを
行なう。書き込み時には制御信号ＢＵＳＹをマイクロコ
ンピュータ１０に供給する。
第５図（Ａ）〜（Ｆ）は書き込み時のアドレス、データ
、制御信号ＧＥ、ＯＥ、ＷＥ、ＢＵＳＹ夫々の信号タイ
ムチャートを示す。
、制御信号ＧＥ、ＯＥ、ＷＥ、ＢＵＳＹ夫々の信号タイ
ムチャートを示す。
ＥＥＰＲＯＭｌ２は例えばバイト単位で書き込みが行な
われ、書き込みに要する時間は約１０ｍ秒である。
われ、書き込みに要する時間は約１０ｍ秒である。
製造時に試験する際にはＥＥＰＲＯＭｌ２の全領域にテ
ストデータを１き込み、これを読み出す必要があり、Ｅ
ＥＰＲＯＭｌ２の容量を８にバイトとするとテストデー
タの書き込みに約８２秒を要し、試験時間が長くなると
いう問題があった。
ストデータを１き込み、これを読み出す必要があり、Ｅ
ＥＰＲＯＭｌ２の容量を８にバイトとするとテストデー
タの書き込みに約８２秒を要し、試験時間が長くなると
いう問題があった。
一般に単体のＥＥＰＲＯＭｌ２は例えば制御信号ＯＥの
入力端子に高電圧を印加するとテスト書き込みモードと
なって入来する１バイトのデータを全領域（８にバイト
）に同時に書ぎ込むテスト機能を持つ。しかし、ＥＥＰ
ＲＯＭｌ２の制御信号σでの入力端子はマイクロコンピ
ュータ１０に接続されているだけで外部端子には接続さ
れてないために、上記のテスト機能を利用して高速の書
き込みを実現することができなかった。
入力端子に高電圧を印加するとテスト書き込みモードと
なって入来する１バイトのデータを全領域（８にバイト
）に同時に書ぎ込むテスト機能を持つ。しかし、ＥＥＰ
ＲＯＭｌ２の制御信号σでの入力端子はマイクロコンピ
ュータ１０に接続されているだけで外部端子には接続さ
れてないために、上記のテスト機能を利用して高速の書
き込みを実現することができなかった。
本発明は上記の点に鑑みなされたもので、試験時間を短
縮化するマイクロコンピュータシステムを提供すること
を目的とする。
縮化するマイクロコンピュータシステムを提供すること
を目的とする。
（ＩＩＩを解決するための手段）
第１図は本発明システムの原理構成図を示す。
マイクロコンピュータ２０はデータ、クロック。
リセット等の信号の入出力及び電源の供給を行なう端子
１１ａ〜１１ｄに接続されている。周辺回路であるＥＥ
ＰＲＯＭｌ ２はマイクロコンピュータ２０と接続され
てアドレス及び制御信号ＣＥ。
１１ａ〜１１ｄに接続されている。周辺回路であるＥＥ
ＰＲＯＭｌ ２はマイクロコンピュータ２０と接続され
てアドレス及び制御信号ＣＥ。
ＯＥ、ＷＥを供給されてデータの書き込み及び読み出し
を行ない、書き込み時にはか１１１１信号ＢＵＳＹをマ
イクロコンピュータ２０に供給する。
を行ない、書き込み時にはか１１１１信号ＢＵＳＹをマ
イクロコンピュータ２０に供給する。
また、ＥＥＰＲＯＭｌ２は信＠ＯＥが供給される一部端
子に通常動作モード時の信号ＯＥのハイレベル及びロー
レベルより高電圧を供給されるとテストモードとなり、
マイクロコンピュータ２０より供給される１バイトのデ
ータを全領域（例えば８にバイト）に同時に１き込む。
子に通常動作モード時の信号ＯＥのハイレベル及びロー
レベルより高電圧を供給されるとテストモードとなり、
マイクロコンピュータ２０より供給される１バイトのデ
ータを全領域（例えば８にバイト）に同時に１き込む。
周辺回路１２の信号ＯＥの供給される一部端子と接続さ
れるマイクロコンピュータ２０の端子には周辺回路１２
をテストモードとするとき高電圧を出力し、通常動作モ
ードのときハイレベル及びローレベルの信号を出力する
出力制＠回路２１が設けられている。
れるマイクロコンピュータ２０の端子には周辺回路１２
をテストモードとするとき高電圧を出力し、通常動作モ
ードのときハイレベル及びローレベルの信号を出力する
出力制＠回路２１が設けられている。
本発明システムにおいては、マイクロコンピュータ２０
よりＥＥＰＲＯＭ１２に第２図（Ａ）に示す如く１バイ
トのデータを供給すると共に同図（Ｂ）、（Ｄ）に示す
チップセレクト信号ＧＥ。
よりＥＥＰＲＯＭ１２に第２図（Ａ）に示す如く１バイ
トのデータを供給すると共に同図（Ｂ）、（Ｄ）に示す
チップセレクト信号ＧＥ。
ライトイネーブル信号ＷＥ夫々を供給し、更に出力制御
回路２１でアウトプットイネーブル信号ＯＥを出力する
端子を同図（Ｃ）に示す高電圧とすることにより、上記
１バイトのデータがＥＥＰＲＯＭ１２の全領域に同時に
書き込まれる。この古き込みの時間は同図（Ｅ）に示す
ヒジー信号ＢＵＳＹのＬレベル期間の約１０ＴｒＬ秒で
あり、ＥＥＰＲＯＭ１２にテストデータを書ぎ込む時間
が従来より大幅に短縮される。
回路２１でアウトプットイネーブル信号ＯＥを出力する
端子を同図（Ｃ）に示す高電圧とすることにより、上記
１バイトのデータがＥＥＰＲＯＭ１２の全領域に同時に
書き込まれる。この古き込みの時間は同図（Ｅ）に示す
ヒジー信号ＢＵＳＹのＬレベル期間の約１０ＴｒＬ秒で
あり、ＥＥＰＲＯＭ１２にテストデータを書ぎ込む時間
が従来より大幅に短縮される。
第３図はマイクロコンピュータ２０内の制御信号出力回
路の一実施例の回路図を示す。
路の一実施例の回路図を示す。
同図中、端子３０にはマイクロコンピュータ２０のＣＰ
Ｕが出力するテスト書き込みモード時にＬレベルで通常
動作モード時にＨレベルのモード切換信ＱＭＳが入来し
高耐圧ｎチャンネル電界効果トランジスタ（ＦＥＴ）Ｑ
＋のゲートに供給される。端子３１．３２夫々には通常
動作モード時においてアウトプットイネーブル信号ＯＥ
をＨレベルとするときにＨレベルとなる制御信号ＨＯ及
び信号ＯＥをＬレベルとするときにＨレベルとなる制御
信号ＬＯ夫々が入来して高耐圧ｎチャンネルＦＥＴＱ２
．０３夫々のゲートに供給される。
Ｕが出力するテスト書き込みモード時にＬレベルで通常
動作モード時にＨレベルのモード切換信ＱＭＳが入来し
高耐圧ｎチャンネル電界効果トランジスタ（ＦＥＴ）Ｑ
＋のゲートに供給される。端子３１．３２夫々には通常
動作モード時においてアウトプットイネーブル信号ＯＥ
をＨレベルとするときにＨレベルとなる制御信号ＨＯ及
び信号ＯＥをＬレベルとするときにＨレベルとなる制御
信号ＬＯ夫々が入来して高耐圧ｎチャンネルＦＥＴＱ２
．０３夫々のゲートに供給される。
ＦＥＴＱ＋のソースは接地され、ドレインは抵抗Ｒ１を
介して＋１２Ｖの高電圧電源を供給されると共に高耐圧
ｎチャンネルＦ Ｅ Ｔ Ｑ ４のゲートに接続されて
いる。ＦＥＴＱ２はドレインに＋５Ｖの電源を供給され
、ソースはＦＥＴＱ３のドレイン及び出力端子３３に接
続されており、ＦＥＴＱ３のソースは接地されている。
介して＋１２Ｖの高電圧電源を供給されると共に高耐圧
ｎチャンネルＦ Ｅ Ｔ Ｑ ４のゲートに接続されて
いる。ＦＥＴＱ２はドレインに＋５Ｖの電源を供給され
、ソースはＦＥＴＱ３のドレイン及び出力端子３３に接
続されており、ＦＥＴＱ３のソースは接地されている。
ＦＥＴＱ４のドレインは＋１２Ｖの高電圧電源を供給さ
れている。
れている。
ここで、信号ＭＳがＨレベルの通常動作モードではＦＥ
ＴＱ＋がオン、ＦＥＴＱ４がオフとなっており、信号Ｈ
ＯがＨレベルのときＦ Ｅ Ｔ Ｑ ２がオンして出力
端子３３はＨレベル（＝５Ｖ）となり、また信号ＬＯが
ＨレベルのとぎＦＥＴＱ２がオンして出力端子３３はＬ
レベル（＝ＧＮＤ）となる。
ＴＱ＋がオン、ＦＥＴＱ４がオフとなっており、信号Ｈ
ＯがＨレベルのときＦ Ｅ Ｔ Ｑ ２がオンして出力
端子３３はＨレベル（＝５Ｖ）となり、また信号ＬＯが
ＨレベルのとぎＦＥＴＱ２がオンして出力端子３３はＬ
レベル（＝ＧＮＤ）となる。
信号ＭＳ、１−１０．ＬＯが全てＬレベルのテスト書き
込みモードではＦＥＴＱ＋がオフしてＦＥＴＱ４がオン
し、出力端子は高電圧ＨＨレベル（＝１２ｖ）となる。
込みモードではＦＥＴＱ＋がオフしてＦＥＴＱ４がオン
し、出力端子は高電圧ＨＨレベル（＝１２ｖ）となる。
なお、抵抗Ｒ１としてデプレッションＦＥＴを用いても
良い。
良い。
ところで、ＥＥＰＲＯＭ１２は誤り訂正回路（ＥＣＣ）
を有し、マイクロコンピュータ２０よりの１バイト（＝
８ビット）のデータに４ビツトの誤り訂正符号を付加し
て全１２ピツｉ・の吉ぎ込み及び読み出しを行ない、読
み出した１２ビツトについて誤り検出及び訂正を行ない
８ビツトのデータのみをマイクロコンピュータ２０に供
給している。
を有し、マイクロコンピュータ２０よりの１バイト（＝
８ビット）のデータに４ビツトの誤り訂正符号を付加し
て全１２ピツｉ・の吉ぎ込み及び読み出しを行ない、読
み出した１２ビツトについて誤り検出及び訂正を行ない
８ビツトのデータのみをマイクロコンピュータ２０に供
給している。
更に、ＥＥＰＲＯＭ１２は例えば信号ＷＥを供給される
端子に１２Ｖの８電圧を印加するとＥＣＣテストモード
となって指定した４ビツトの誤り訂正符号を読み出すこ
とができる。
端子に１２Ｖの８電圧を印加するとＥＣＣテストモード
となって指定した４ビツトの誤り訂正符号を読み出すこ
とができる。
このため、マイクロコンピュータ２０の信号ＷＥを出力
する端子に出力制御回路２１と同様の回路を設計、誤り
訂正符号を読み出して誤り訂正回路の試験を行なうこと
も可能である。
する端子に出力制御回路２１と同様の回路を設計、誤り
訂正符号を読み出して誤り訂正回路の試験を行なうこと
も可能である。
上述の如く、本発明のマイクロコンピュータシステムに
よれば、テストデータの書き込み時間を短縮して試験時
間を大幅に短縮でき、更に通常では行なうことのできな
い誤り訂正回路の試験等を行なうことが可能となり、実
用上きわめて有用である。
よれば、テストデータの書き込み時間を短縮して試験時
間を大幅に短縮でき、更に通常では行なうことのできな
い誤り訂正回路の試験等を行なうことが可能となり、実
用上きわめて有用である。
第１図は本発明システムの原理構成図、第２図は第１図
のシステムの信号タイムチャート、 第３図は出力υｊ御四回路一実施例の回路図、第４図は
従来システムの一例の構成図、第５図は第４図のシステ
ムの信号タイムチャートである。 図において、 １１８〜１１ｄは外部端子、 １２はＥＥＰＲＯＭ。 ２０はマイクロコンピュータ、 ２１は出力制御回路、 ＱＩ〜Ｑ４はＦＥＴ。 Ｒ１は抵抗 を示す。 第１図
のシステムの信号タイムチャート、 第３図は出力υｊ御四回路一実施例の回路図、第４図は
従来システムの一例の構成図、第５図は第４図のシステ
ムの信号タイムチャートである。 図において、 １１８〜１１ｄは外部端子、 １２はＥＥＰＲＯＭ。 ２０はマイクロコンピュータ、 ２１は出力制御回路、 ＱＩ〜Ｑ４はＦＥＴ。 Ｒ１は抵抗 を示す。 第１図
Claims (1)
- 【特許請求の範囲】 電源の供給及び信号の入出力を行なう端子（１１ａ〜１
１ｄ）に接続されたマイクロコンピュータ（２０）と、
該マイクロコンピュータ（２０）にのみ接続されている
端子のうちの一部端子に通常動作モード時の信号のハイ
レベル及びローレベルより高電圧を供給されるとテスト
モードとなる周辺回路（１２）とを有するマイクロコン
ピュータシステムにおいて、 該周辺回路（１２）の一部端子と接続されるマイクロコ
ンピュータ（２０）の端子に、該周辺回路（１２）をテ
ストモードとするとき該高電圧を出力し、通常動作モー
ドのときハイレベル及びローレベルの信号を出力する出
力制御回路（２１）を有することを特徴とするマイクロ
コンピュータ
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63146972A JPH023834A (ja) | 1988-06-16 | 1988-06-16 | マイクロコンピュータシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63146972A JPH023834A (ja) | 1988-06-16 | 1988-06-16 | マイクロコンピュータシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH023834A true JPH023834A (ja) | 1990-01-09 |
Family
ID=15419734
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63146972A Pending JPH023834A (ja) | 1988-06-16 | 1988-06-16 | マイクロコンピュータシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH023834A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6525967B1 (en) | 1995-02-10 | 2003-02-25 | Micron Technology, Inc. | Fast-sensing amplifier for flash memory |
| US6578124B1 (en) | 1995-02-10 | 2003-06-10 | Micron Technology, Inc. | Serial command port method, circuit, and system including main and command clock generators to filter signals of less than a predetermined duration |
-
1988
- 1988-06-16 JP JP63146972A patent/JPH023834A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6525967B1 (en) | 1995-02-10 | 2003-02-25 | Micron Technology, Inc. | Fast-sensing amplifier for flash memory |
| US6578124B1 (en) | 1995-02-10 | 2003-06-10 | Micron Technology, Inc. | Serial command port method, circuit, and system including main and command clock generators to filter signals of less than a predetermined duration |
| US6581146B1 (en) | 1995-02-10 | 2003-06-17 | Micron Technology, Inc. | Serial command port method, circuit, and system including main and command clock generators to filter signals of less than a predetermined duration |
| US6744673B2 (en) | 1995-02-10 | 2004-06-01 | Micron Technology, Inc. | Feedback biasing integrated circuit |
| US6914822B2 (en) | 1995-02-10 | 2005-07-05 | Micron Technology Inc. | Read-biasing and amplifying system |
| US6996010B2 (en) | 1995-02-10 | 2006-02-07 | Micron Technology, Inc. | Fast-sensing amplifier for flash memory |
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