JPH10513588A - フラッシュ・メモリのためのフィルタリングされたシリアルイベント制御型コマンド・ポート - Google Patents

Abstract

(57)【要約】 メモリ・アレイのためのフィルタリングされたコマンド・ポート・アーキテクチャが開示される。コマンド・コントローラはメモリ・アレイへ直接に接続され、外部マイクロプロセッサからデータ・バスを介してコマンド命令を受け取る。データ・バスからコマンド・デコーダへコマンドをラッチするために、コマンド・クロックが使用される。所定の時間量よりも短く送出される到着制御信号をフィルタリングするために、タイミング信号が使用される。次に、状態デコーダが、コマンド・デコーダからのコマンドのシーケンスをトラッキングし、コマンドに応答して適切な動作を実行する。

Description

【発明の詳細な説明】 フラッシュ・メモリのためのフィルタリングされたシリアルイベント制御型コマ ンド・ポート 発明の分野 本発明は、一般的には電気的にプログラム可能で電気的に消去可能な読み出し専 用メモリに関し、具体的にはフラッシュ・メモリ装置のためのフィルタ付き順次 事象制御型コマンド・ポートに関する。 発明の背景 パーソナル・コンピュータが市場に紹介されてから、その能力と柔軟性は急速 に発達してきた。その結果、コンピュータの使用は急激に増加し、社会に非常な 影響を与えてきた。本質的には、パーソナル・コンピュータはマイクロプロセッ サ・チップ、ランダム・アクセス・メモリ、および不揮発性メモリから構成され る。不揮発性メモリとは、電力がもはやチップに供給されなくなっても、過去に 記憶した情報を保持するメモリである。不揮発性メモリの１つのタイプは読み出 し専用フラッシュ・メモリであって、これは紫外線への露光によってではなく電 気的に、消去することができる。さらに、読み出し専用フラッシュ・メモリは電 気的にプログラム可能である。 マイクロプロセッサへ接続された不揮発性メモリから情報を簡単に読み出した り書き込んだりするために、種々のメモリ・コマンド・インタフェースが考え出 されてきた。そのようなインタフェースを使用すると、マイクロプロセッサは、 メモリ・チップへ接続されたデータ線を介して「消去」または「プログラム」の ようなコマンドを出すことができる。チップは、典型的には、これらのコマンド を解読して実行する論理回路を含んでいる。 先行技術は、この論理回路を実施するのに種々の方法を使用する。図１は、米 国特許第5,222,076号に開示される実施例の１つを示す。コマンドの実行を要求 するために、マイクロプロセッサの制御線は、線ＣＥおよびＷＥを低にすること によって、非同期クロック信号を外部的に生成する。典型的には、クロック信号 は約５０ナノ秒（ｎｓ）の間継続し、連続したクロック信号の間の時間はそれよ りも短くて１０ナノ秒に近い。 しかしながら、そのような短い持続時間は、メモリ装置の論理回路が所望のコ マンドを正しく実行することを妨げる可能性がある。典型的には、データは、外 部的に生成された非同期クロック信号に付随してコマンド・レジスタおよび状態 レジスタへラッチされる。次に、状態デコーダ・ブロックがこれらのレジスタの 出力を解読し、適切なコマンドの実行を命令する。しかしながら、チップに関連 した寄生キャパシタンスは、典型的には、データがデータ・バスを通ってレジス タへ移動するのを遅延させる。データがレジスタに到達する前に、マイクロプロ セッサは他のクロック信号を生成して、２番目のコマンドが異なったデータ上で 実行されることを要求する可能性がある。これはデコーダ・ブロックを混乱させ 、デコーダ・ブロックは間違ったデータ上で２番目のコマンドの実行を命令し、 最初のコマンドの実行が行われない可能性がある。 たとえば、マイクロプロセッサは最初のデータ上で最初のコマンドの実行を要 求するものとする。状態デコーダ・ブロックはこのコマンドを受け取り、最初の データがデータ・バスを通って状態レジスタとコマンド・レジスタに移動するの を待ち始める。しかしながら、データがこれらのレジスタに到着する前に、マイ クロプロセッサは２番目のコマンドが２番目のデータ上で実行されるのを要求す るかもしれない。デコーダ・ブロックは、最初のデータがレジスタに到着する前 に、この２番目のコマンドを受け取るかもしれない。最初のデータが到着したと き、ブロックは２番目のコマンドが最初のデータ上で実行されることを命令し、 したがって間違った命令が最初のデータ上で実行されることを命令する。このよ うに、先行技術のアプローチの欠点は、この種の問題が起こるのを避けるために 、不揮発性メモリ・チップの設計に細心の注意が必要となることである。 しかしながら、注意すべきは、一度コマンドがコマンド・アーキテクチャによ って受け取られると、そのコマンドはそこにラッチされ、そのアーキテクチャに よって受け取られた次のデータは、最後に受け取られたコマンドをその上で実行 されることである。たとえば、ＣＯＭＭＡＮＤ−ＤＡＴＡ１−ＤＡＴＡ２のシー ケンスで、ＤＡＴＡ１およびＤＡＴＡ２の双方は、それらの上でＣＯＭＭＡＮＤ を実行される。言い換えれば、たとえば、ＣＯＭＭＡＮＤをＤＡＴＡ１およびＤ ＡＴＡ２の双方の上で実行するのに、それぞれの送られたデータは別個に送られ るコマンドを必要としない（コマンドをＣＯＭＭＡＮＤ−ＤＡＴＡ１−ＣＯＭＭ ＡＮＤ−ＤＡＴＡ２とする必要はない）。さらに、コマンド・アーキテクチャが 最初に電源を投入され、コマンドがまだ送られていないとき、デフォルトのコマ ンドは、典型的には読み出しコマンドとなる。 このように、コマンド・アーキテクチャへの並行的アプローチは、そのような アプローチに内在するコマンド処理と状態処理の同時的性質のために、さらに問 題を起こす。状態レジスタは、コマンド・レジスタがバスからコマンドを読み出 し処理することと並行してバスからデータを読み出し処理しなければならない。 これらのレジスタは、ほとんど同時にそれらの処理結果を状態デコーダ・ブロッ クへ出力しなければならない。そうでないと、状態デコーダは正しいデータに対 する正しいコマンドの実行を命令することができない。先行技術の不揮発性メモ リをコマンド・アーキテクチャで使用する場合、設計者はこのような状態が生じ ないように適切な注意を払わなければならない。 さらに、先行技術のアプローチは、ＷＥおよびＣＥ線上の雑音を非常に受けや すい。不揮発性メモリ装置の内部論理回路は、ＷＥおよびＣＥ線上で生じる同時 的雑音の短いバーストでさえ、マイクロプロセッサによって外部的に生成された 非同期クロック信号として受け取る可能性がある。それによって、状態レジスタ とコマンド・レジスタは誤ったラッチ動作を行い、状態デコーダ・ブロックは誤 った解読動作を行う。デコーダ・ブロックは装置内のデータ上でコマンドの実行 を命令するが、そのようなことはマイクロプロセッサが実際に要求しなかったこ とである。したがって、先行技術のアプローチの欠点は、ＣＥおよびＷＥ線上に 生じる雑音の影響を受けてメモリ装置内のデータ上で誤ったコマンドが実行され やすいことである。 この問題は、ＣＥ線が典型的に低に結合されている多くのシステムで増強され る。その場合、ＷＥ線上の雑音だけで十分にコマンドの誤った実行が生じる。コ マンド・アーキテクチャは、消去コマンドの実行を２つの部分に分ける。すなわ ち、そのコマンドの発生を命令する消去設定コマンドと、そのコマンドが実行さ れたことを検証する消去確認コマンドである。消去設定コマンドが正しく実行さ れたとしても、コマンド・レジスタが消去確認コマンドを受け取る前のＷＥ上の 雑音は、動作の正しい実行を妨げる。それは、消去設定コマンドを処理した後で 、状態レジスタが消去確認コマンドの受け取りを期待するためである。消去確認 コマンドを受け取らないと、バス上の次のコマンドが消去確認コマンドであって も、状態レジスタはエラー信号を出す。したがって、雑音の多い環境で動作する 先行技術のメモリ装置は、パフォーマンスの低下をもたらす。 発明の概要 本発明は、ＷＥおよびＣＥ線上で送出された信号の中で所定時間よりも短いも のをフィルタリングし、コマンド・アーキテクチャ内でコマンドと状態の処理を 連続的方式で実行する回路を提供することである。本発明は、状態ブロック・デ コーダが誤ったコマンドの実行を命令する潜在性を除く。なぜなら、持続時間は 、データがデータ・バスを通ってレジスタへ移動する遅延時間よりも長いことが 必要だからである。さらに、本発明は誤った実行の潜在性を除く。なぜなら、単 一のレジスタがバスからデータとコマンドの情報を取得し、それを連続的な方式 で処理するからである。さらに、本発明は、デコーダに間違ったコマンドの実行 を命令させるような雑音への感受性を除く。なぜなら、典型的に、そのような雑 音は、本発明が通過を許す信号よりも短い持続時間を有するからである。 本発明の上記の利点および他の利点ならびに特徴は、添付の特許請求の範囲と 更なる記述部分に詳細に記載されている。本発明およびその利点と目的を良好に 理解するためには、本発明の実施例を示す添付の図面および記述を参照されたい 。 図面の簡単な説明 図１は、フラッシュ・メモリのための先行技術によるコマンド・インタフェー ス手段を示すブロック図である。 図２は、本発明と両立するフィルタ付きコマンド・ポート・アーキテクチャの ブロック図である。 図３は、図２に示されたフィルタリングされたコマンド・ポート・アーキテク チャの動作を示すタイミング図である。 図４は、本発明を組み込んでよい典型的なコンピュータのブロック図である。 好適な実施態様の詳細な説明 実施例の詳細な説明では図面を参照するが、その図面には本発明が実施される 詳細な例が示されている。理解すべきは、他の実施例を使用することも可能であ り、本発明の範囲を逸脱することなく構造上の変更を加えることも可能であるこ とである。たとえば、本発明は不揮発性消去が可能で、プログラム可能な、読み 出し専用メモリ（ＥＰＲＯＭ）および電気的に消去可能で、プログラム可能な、 読み出し専用メモリ（ＥＥＰＲＯＭ）チップに使用できる。さらに、外部のマイ クロプロセッサから到着するコマンドをフィルタリングする回路は、種々の形式 の能動回路および受動回路を使用して実施することができ、入力および出力信号 を状態デコーダに与える回路は、多くの変更された形式で実施することができる 。図２に示された好適な回路は、例としての構成を示しており本発明によるフィ ルタリング手段を使用しているが、本発明の範囲内で一般性を失うことなく他の 回路も使用できることを認識されたい。 図２は、本発明で用いる典型的なフィルタリングされたコマンド・ポート・ア ーキテクチャを示す。外部信号線ＷE線２１０およびＣＥ線２００はブロック５ １に結合される。ＷＥ線２１０およびＣＥ線２００の信号が低であるとき、信号 １０５が送出され、コマンドまたはデータ・ロード命令のために正しい条件が存 在していることを示す。次に、信号１０５はメイン・クロック・ジェネレータ回 路５２へ結合される。信号１０５の間隔が所定のフィルタ時間よりも小さいと、 その信号は継続を阻止され、メイン・クロック・ジェネレータ回路５２の出力が 送出されることはない。 本発明は、不揮発性メモリ装置で通常使用されるコマンド・サイクリングを翻 訳処理するための新規なアプローチを採用する。不揮発性メモリ装置の典型的仕 様は、コマンドが５０ナノ秒（ｎｓ）の間送出され、その次に「あき」時間が１ ０ｎｓ続くものと定めている。先行技術は、新しいサイクルが開始すると、直ち に状態レジスタとコマンド・レジスタのラッチ動作を同時に行うが、本発明はま ず２０ｎｓだけラッチ動作を遅延させ、その間にクロック生成回路５２が、ＷＥ 線２１０およびＣＥ線２００の送出が雑音に起因しないことを保証する。サイク ルの残りの３０ｎｓで、コマンド・レジスタ５３はまずデータ・バスからコマン ドを読み出しそれを処理する。次に、同じレジスタがバスからデータを読み出し それを処理する。したがって、本発明は、５０ｎｓのコマンド送出時間と１０ｎ ｓの「あき」時間から構成される６０ｎｓの典型的なクロック・サイクルを、コ マンド送出時間の３０ｎｓと「あき」時間の３０ｎｓへ効果的に再配分する。２ ０ｎｓの「あき」時間の増加は、クロック生成回路５２のフィルタ効果による遅 延から生じる。 図３は、本発明で使用されるフィルタリングされたコマンド信号の典型的タイ ミング図を示す。外部から提供されたコマンドまたはデータ信号がフィルタリン グされるとき、クロック信号１０７、１０４、および１１０の上昇端は所定のフ ィルタ時間（典型的には、２０ｎｓ）と同じ時間量だけ遅延される。さらに図２ を参照すると、信号１０７は典型的には信号１０３を順次生成するコマンド・ク ロック・ジェネレータ５５に結合される。信号１０３はコマンド・レジスタ５３ に結合され、このコマンド・レジスタ５３はデータ・バス１０６上に位置するコ マンドをコマンド・レジスタ５３へラッチするために使用される。信号１０２は コマンド・レジスタ５３からの典型的な出力を表し、通常はコマンド・デコード ・ロジック回路５４へ結合され、さらに信号１０１を介して状態ラッチ・ロジッ ク５７へ結合される。信号１０９は、コマンドを翻訳処理しメモリ・アレイ中の 命令を実行している状態マシンの現在の状態を表す。状態ラッチ・ロジック５７ は、現在の状態に従って、いくつかの正しいコマンドが順序をはずれて受け取ら れたとき、それらのコマンドを正しくないと判断する。 さらに、図２は、コマンド・デコード・ロジック５４がコマンド・レジスタ５ ３および状態ラッチ・ロジック５７へ結合されること、および適切な正しいコー ド１０１を生成することを示す。コマンド・デコード・ロジック５４は、現在の 状態が順序はずれまたは他の理由でコマンドを禁止しない場合にのみ、信号１０ ２として受け取られた信号を解読する。たとえば、１６進コード０ｘ９０ｈはイ ンテリジェント識別子コマンド読み出し命令を表す。このコードが正常な読み出 しシーケンスの間に受け取られると、コマンド・デコード・ロジック５４の出力 が送出され、コマンドのために必要なタスクを実行するように線１１３を介して 制御回路へ信号を送る。しかし、このコードがプログラム・サイクルの中途で受 け取られると、コマンド・デコード・ロジック５４は、そのコードがプログラム ・サイクル動作の間では有効でないことを検出し、コマンド・デコード・ロジッ ク５４の出力は動作のための信号を送出しない。 状態クロック・ジェネレータ５６は、線１１２を介してコマンド・クロック・ ジェネレータ５５に結合される。ＣＥまたはＷＥの上昇端で、線１０５は典型的 には送出を解かれ、その結果、信号１０７、１０４、および１１０も典型的には 送出を解かれる。線１０７の送出解除で、線１１２が送出され、状態クロック・ ゲネレータ（生成器）５６が活動状態となる。活動状態となると、状態クロック 生成器５６は所定の持続時間をもったパルスを線１０８上に生成する。状態ラッ チ・ロジック５７は線１０８を介して状態クロック生成器５６へ結合される。線 １０３および１０８の連続的なクロック特性のために、および、線１０８が送出 される時間までは、線１０１が有効であるという事実のために、状態ラッチ・ロ ジック５７は先行技術の発明で説明されているようにデータ・バスに結合される 必要はない。その代わりに、状態はコマンド・レジスタ５３によってデータ・バ ス１０６から受け取られる。状態ラッチ・ロジック５７は、線１０８の下降端、 現在の状態、および線１０１上の有効な解読済みコマンドに従って次の適切な状 態へ移行する。チップの制御ロジックは線１１３を介して状態ラッチ・ロジック ５７に結合される。状態の移行は線１１３に反映され、制御ロジックは必要な信 号を生成して状態の変化を有効にする。 さらに、状態ラッチ・ロジック５７は典型的には、線１１１を介してアドレス ・クロック・ジェネレータ５９およびデータ・クロック・ジェネレータ５８に結 合される。さらに、アドレス・クロック・ジェネレータ５９およびデータ・クロ ック・ジェネレータ５８は、線１１０および１０４を介してメイン・クロック・ ジェネレータ回路５２に通常結合される。線１１０および１０４から信号を受け 取ると、アドレス・クロック・ジェネレータ５９およびデータ・クロック・ジェ ネレータ５８は、アドレスとデータのラッチが必要であるかどうかを示す線１１ １に従って、ストロボ・タイミング信号をアドレス・ラッチおよびデータ・ラッ チへ送る。 本発明の好適な実施例では、２０ｎｓよりも短いパルスはフィルタリングされ る。それによって、メモリ・アレイは雑音の多いシステムで使用することができ る。一般性を失うことなく、本システムの２０ｎｓに代えて他の持続時間を使用 できることに注意されたい。本発明を実施する特定のメモリ・アレイにおいて、 メモリ・アレイは６０ｎｓのサイクル・タイムで動作し、その中の５０ｎｓはＣ ＥまたはＷＥが典型的に低に保持される時間量である。これは、状態クロック生 成器５６が線１０８上で信号をラッチするのに１０ｎｓを残されるのみであり、 典型的に信頼性のある動作には不十分である。しかしながら、本発明はクロック ・ジェネレータ回路５２を備え、線１０７上の出力信号を２０ｎｓだけ遅延させ る。この２０ｎｓの遅延は、現存の１０ｎｓに加えられると、３０ｎｓのラッチ 持続時間を与え、通常、これは信頼性のある動作に十分である。 本発明は、図１に示されるような並行設計アプローチを、図２に示されるよう なシリアルイベント駆動型コマンド・ポート・アーキテクチャへ転換することが できる。これは、クロック・ジェネレータ回路５２内にグリッチ・フィルタを組 み込むことによって直接的に実現される。本発明は、データ・バスを状態マシン に直接結合する必要性をなくし、さらに、正しくない動作コードまたはコマンド が状態ラッチ・ロジック５７によって受け取られる前にそれらを除去する。正し くない（すなわち、無効な）動作コードまたはコマンドが状態マシンに到着する 前に除去されることが分かっているので、状態マシンの設計を単純化することが できる。 図４は、本発明を組み込んだ例示的なコンピュータ４５のブロック図である。 コンピュータ４５はマイクロプロセッサ４６および対応するクロック４８を含む 。マイクロプロセッサ４６は中央処理装置（ＣＰＵ）および関連する制御回路を 含む。マイクロプロセッサ４６はマザーボード４９へ接続される。Ｉ／Ｏインタ フェース・モジュール４７はマザーボードに接続され、マイクロプロセッサ４６ をモニタやプリンタなどの周辺装置へ連結する。さらに、マザーボード４９は、 Ｓ ＩＭＭｓ（シングル・インライン・メモリ・モジュール）５０Ａ−５０Ｎのよう な、データを記憶する複数のメモリ・モジュールを含む。マザーボード４９は典 型的にはプリント回路板において用いられ、ＳＩＭＭｓ ５０Ａ−５０Ｎは典型 的にはマザーボード４９へ「プラグ・イン」される集積回路チップで用いられる 。通常、不揮発性メモリはマザーボード４９またはＳＩＭＭｓ ５０Ａ−５０Ｎ 上で使用されるか、Ｉ／Ｏインタフェース・モジュール４７を介して使用される 。 実施例と論議により開示された以上の説明は、本発明の原理を包含する好適な 実施例についてなされている。この実施例は変更することが可能であり、また種 々の回路および構成を使用して実施することができる。当業者は、ここで説明さ れた実施例や図示された内容に厳格に従わなくても、特許請求の範囲に記載され た発明の精神と範囲から逸脱することなく、修正や変更が可能であることをすぐ に認識するであろう。

Claims (1)

1. 【特許請求の範囲】 １． 多数の選択的に配列された浮動ゲート・メモリ装置から構成されるメモ リ・アレイを有する電気的に消去可能でプログラム可能なメモリのための内部コ マンド・アーキテクチャであって、 メモリ・アレイ内の特定のメモリ装置に関連したデータに対するコマンド実行 の命令が、所定時間よりも短い送出制御信号によって開始されないようにするフ ィルタリング・クロック・ジェネレーション回路と、 メモリ・アレイに作動的に結合され、コマンド・アーキテクチャ内で、外部的 に生成されたコマンドと、メモリ・アレイ内の特定のメモリ装置に関連した一連 のデータとを転送するデータ・バスと、 前記データ・バスおよび前記フィルタリング・クロック・ジェネレーション回 路に作動的に結合され、前記データ・バスから外部的に生成されたコマンドおよ び一連のデータを連続的に読み出して、各データのために前記フィルタリング・ クロック・ジェネレーション回路からの信号の受け取りに付随した一連のデータ の各データに対するコマンド実行を命令するコマンド・レジスタとを具備する、 内部コマンド・アーキテクチャ。 ２． 前記一連のデータがメモリ・アレイ内の特定のメモリ装置に関連した単 一データである、請求項１に記載の内部コマンド・アーキテクチャ。 ３． 前記一連のデータが複数のデータからなり、これら各データがメモリ・ アレイ内の特定のメモリ装置に関連する、請求項１に記載の内部コマンド・アー キテクチャ。 ４． 外部で生成可能な信号の受け取りに付随して前記フィルタリング・クロ ック・ジェネレーション回路への制御信号を送出するため、該フィルタリング・ クロック・ジェネレーション回路に作動的に結合された、イネーブル制御回路を 更に備える、請求項１に記載の内部コマンド・アーキテクチャ。 ５． 前記フィルタリング・クロック・ジェネレーション回路によって、メモ リ・アレイ内の特定のメモリ装置に関連したデータに対するコマンド実行の命令 が、実質的に２０ナノ秒（ｎｓ）よりも短い時間の制御信号によって開始されな いようする、請求項１に記載の内部コマンド・アーキテクチャ。 ６． 前記データ・バスが複数の制御ピンおよびデータ・ピンを備える、請求 項１に記載の内部コマンド・アーキテクチャ。 ７． 前記イネーブル制御回路が、外部で生成された書き込み可能（ＷＥ）な 信号および外部で生成されたチップ可能な（ＣＥ）信号の受け取りに付随した前 記フィルタリング・クロック・ジェネレーション回路手段に制御信号を送出する 、請求項４に記載の内部コマンド・アーキテクチャ。 ８． 前記イネーブル制御回路が、高電圧のプログラミング電圧の受け取りに 付随した前フィルタリング・クロック・ジェネレーション回路手段に制御信号を 送出する、請求項４に記載の内部コマンド・アーキテクチャ。 ９． 前記イネーブル制御回路が、高電圧の消去電圧の受け取りに付随した前 記フィルタリング・クロック・ジェネレーション回路に制御信号を送出する、請 求項４に記載の内部コマンド・アーキテクチャ。 １０． 電気的に消去可能でプログラム可能なメモリ装置であって、 選択的に配列された複数の浮動ゲート・メモリ装置から構成されるメモリ・ア レイと、 該メモリ・アレイ内の特定のメモリ装置に関連したデータに対するコマンド実 行の命令が、所定の時間よりも短い送出制御信号によって開始されないようにす るフィルタリング・クロック・ジェネレーション回路と、 メモリ・アレイに作動的に結合され、コマンド・アーキテクチャ内で、外部的 に生成されたコマンドと、メモリ・アレイ内の特定のメモリ装置に関連した一連 のデータとを転送するデータ・バスと、 前記データ・バスおよび前記フィルタリング・クロック・ジェネレーション回 路に作動的に結合され、前記データ・バスから外部的に生成されたコマンドおよ び一連のデータを連続的に読み出して、各データのために前記フィルタリング・ クロック・ジェネレーション回路からの信号の受け取りに付随した一連のデータ の各データに対するコマンド実行を命令するコマンド・レジスタとを具備する、 メモリ装置。 １１． メモリ装置がフラッシュＥＰＲＯＭからなる、請求項１０に記載のメ モリ装置。 １２． マイクロプロセッサと、 タイミングユニットと、 Ｉ／Ｏインタフェース・モジュールと、 揮発性メモリ・アレイと、 選択的に配列された複数の浮動ゲート・メモリ装置からなる不揮発性メモリ・ アレイと、 メモリ・アレイ内の特定のメモリ装置に関連したデータに対するコマンド実行 の命令が、所定の時間よりも短い送出制御信号によって開始されないようにする フィルタリング・クロック・ジェネレーション回路と、 不揮発性メモリ・アレイに作動的に接続され、コマンド・アーキテクチャ内で 、外部的に生成されたコマンドと、不揮発性メモリ・アレイ内の特定のメモリ装 置に関連した一連のデータとを転送するデータ・バスと、 前記データ・バスおよび前記フィルタリング・クロック・ジェネレーション回 路へ動作的に結合され、前記データ・バスから外部的に生成されたコマンドと一 連のデータとを連続的に読み出し、各データのために前記フィルタリング・クロ ック・ジェネレーション回路からの信号の受け取りに付随した一連のデータの各 データに対するコマンド実行を命令するコマンド・レジスタとを具備する、コン ピュータ。 １３． 選択的に配列された多数の浮動ゲート・メモリ装置から構成されたメ モリ・アレイを有する電気的に消去可能でプログラム可能なメモリ内のコマンド の実行を処理する方法であって、 メモリ・アレイ内の特定のメモリ装置に関連したデータに対するコマンド実行 を開始するために制御信号を送出する工程と、 メモリ内の特定のメモリ装置に関連したデータに対するコマンド実行の意図し ない命令を妨げるために制御信号をフィルタリングする工程と、 外部的に生成されたコマンドおよびメモリ・アレイ内の特定のメモリ装置に関 連した一連のデータを連続的に転送する工程とを具備する、コマンド実行の処理 方法。 １４． 一連の各データに体する外部的に生成されたコマンド実行を命令する 工程を備える、請求項１３に記載のコマンド実行の管理方法。 １５． シリコン基板上に形成された電気的に消去可能でプログラム可能なメ モリ装置であって、 メモリ・アレイと、 該メモリ・アレイに結合され、メモリ・アレイに関してメモリ動作を実行する コマンド・コントローラと、 アドレス・ピンを介して外部プロセッサからのアドレスを受け取り、かつ、デ ータ・ピンを介してメモリ・アレイからのデータを外部プロセッサへ供給するメ モリ・アレイに結合された、複数のアドレス・ピンとデータ・ピンと、 前記複数のデータ・ピンに結合され、外部プロセッサからデータ・ピンを介し てコマンドを受け取るコマンド・ラッチ手段と、 該コマンド・ラッチ手段に結合され、外部プロセッサからのコマンドを解読す るコマンド・デコーダと、 前記コマンド・ラッチ手段に結合され、外部プロセッサからのコマンドをコマ ンド・ラッチ手段へラッチするためのコマンド・タイミング信号を生成するコマ ンド・クロック・ジェネレータと、 該コマンド・クロック・ジェネレータに結合され、外部プロセッサからのコマ ンドのコマンド・ラッチ手段へのコマンド・タイミング信号によるラッチ完了後 に、状態タイミング信号を生成する状態クロック・ジェネレータと、 前記コマンド・デコーダおよび状態クロック・ジェネレータに結合され、コマ ンドのシーケンスをトラッキングして所定の制御信号をコマンド・コントローラ へ送る状態ラッチ手段とを具備する、メモリ装置。 １６． 前記メモリ動作が読み出し動作、プログラミング動作、および消去動 作からなる、請求項１５に記載のメモリ装置。 １７． 前記メモリ装置がフラッシュＥＰＲＯＭからなる、請求項１５に記載 のメモリ装置。 １８． 前記状態ラッチ手段が、所定の状態に従って外部プロセッサからのコ マンドの解読を選択的に阻止する、請求項１５に記載のメモリ装置。 １９． データ・ピンに結合され、外部プロセッサからデータを受け取るデー タ・ラッチ手段と、 該データ・ラッチ手段に結合され、外部プロセッサからのデータをデータ・ラ ッチ手段へラッチするためのデータ・タイミング信号を生成するデータ・クロッ ク・ジェネレータと、 前記アドレス・ピンに結合され、外部プロセッサからのアドレスを受け取るア ドレス・ラッチ手段と、 該アドレス・ラッチ手段に結合され、外部プロセッサからのアドレスをアドレ ス・ラッチ手段へラッチするアドレス・クロック・ジェネレータとを具備する、 請求項１８に記載のメモリ装置。 ２０． シリコン基板上に形成された電気的に消去可能でプログラム可能なメ モリ装置であって、 メモリ・アレイと、 該メモリ・アレイに結合され、メモリ・アレイに関してメモリ動作を実行する コマンド・コントローラと、 アドレス・ピンを介して外部プロセッサからのアドレスを受け取り、かつ、デ ータ・ピンを介してメモリ・アレイからのデータを外部プロセッサへ供給するメ モリ・アレイに結合された、複数のアドレス・ピンとデータ・ピンと、 制御ピンへ結合され、無効条件を検出し第１のイネーブル信号を生成する無効 検出手段と、 該無効検出手段に結合され、第１のイネーブル信号が所定時間よりも長いとき に第２のイネーブル信号を生成するパルス幅検出手段とを具備する、メモリ装置 。 ２１． 第１のイネーブル信号が第１の電圧レベルと第２の電圧レベルからな り、第２のイネーブル信号が第３の電圧レベルと第４の電圧レベルからなり、第 １のイネーブル信号が第１の電圧レベルから第２の電圧レベルへ変化するとき、 第２のイネーブル信号が、第３の電圧レベルから第４の電圧レベルへ変化するよ うになっており、第１のイネーブル信号が第２の電圧レベルから第１の電圧レベ ルへ変化するとき、第２の能動信号が、第４の電圧レベルから第３の電圧レベル への変化を所定時間だけ遅延される、請求項２０に記載のメモリ装置。 ２２． 複数のデータ・ピンに結合され、外部プロセッサからのコマンドをデ ータ・ピンを介して受け取るコマンド・ラッチ手段と、 該コマンド・ラッチ手段に結合され、外部プロセッサからのコマンドを解読す るコマンド・デコーダと、 前記コマンド・ラッチ手段に結合され、外部プロセッサからのコマンドをコマ ンド・ラッチ手段へラッチするためのコマンド・タイミング信号を生成するコマ ンド・クロック・ジェネレータと、 該コマンド・クロック・ジェネレータに結合され、外部プロセッサからのコマン ドのコマンド・ラッチ手段へのコマンド・タイミング信号によるラッチ完了後に 、状態タイミング信号を生成する状態クロック・ジェネレータと、 前記コマンド・デコーダおよび状態クロック・ジェネレータに結合され、コマ ンドのシーケンスをトラッキングし所定の制御信号をコマンド・コントローラへ 送る状態ラッチ手段とを具備する、請求項２１に記載のメモリ装置。 ２３． データ・ピンに結合され、外部プロセッサからのデータを受け取るデ ータ・ラッチ手段と、 該データ・ラッチ手段およびパルス幅検出手段に結合され、外部プロセッサか らのデータをデータ・ラッチ手段へラッチするためのデータ・タイミング信号を 生成するデータ・クロック・ジェネレータと、 アドレス・ピンに結合され、外部プロセッサからのアドレスを受け取るアドレ ス・ラッチ手段と、 該アドレス・ラッチ手段およびパルス幅検出手段に結合され、外部プロセッサ からのアドレスをアドレス・ラッチ手段へラッチするアドレス・クロック・ジェ ネレータとを具備する、請求項２２に記載のメモリ装置。 ２４． メモリ動作が読み出し動作、プログラミング動作、および消去動作か らなる、請求項２２に記載のメモリ装置。 ２５． コマンド・コントローラが高電圧のプログラミング電圧を受け取った ときに、コマンド・コントローラがイネーブル化される、請求項１５に記載のメ モリ装置。 ２６． コマンド・コントローラが高電圧の消去電圧を受け取ったときに、コ マンド・コントローラをイネーブル化する手段を備える、請求項１５に記載のメ モリ装置。 ２７． コマンド・コントローラが高電圧のプログラミング電圧を受け取った ときに、コマンド・コントローラがイネーブル化される、請求項２２に記載のメ モリ装置。 ２８． コマンド・コントローラが高電圧の消去電圧を受け取ったときに、コ マンド・コントローラがイネーブル化される、請求項２２に記載のメモリ装置。 ２９． メモリ装置が消去可能でプログラム可能なフラッシュ読み出し専用メ モリからなる、請求項２２に記載のメモリ装置。 ３０． パルス幅検出手段が連続的に結合された複数のバッファを備え、連続 的に結合されたバッファの第１段への入力と、連続的に結合されたバッファの第 ２段からの出力とが、別個の入力としてゲートに結合され、連続的に結合された バッファによって生じた遅延が最小のパルス幅を決定する、請求項２０に記載の メモリ装置。 ３１． 第２のイネーブル手段の遅延が連続的に結合された複数のバッファに よって生じ、連続的に結合されたバッファの第１段への入力と、順次に結合され たバッファの第２段からの出力とが、別個の入力としてゲートへ結合され、連続 的に結合されたバッファによって生じた遅延が第２のイネーブル手段の遅延を決 定する、請求項２１に記載のメモリ装置。