JPH01245499A

JPH01245499A - 半導体集積回路装置

Info

Publication number: JPH01245499A
Application number: JP63069467A
Authority: JP
Inventors: Satoshi Oguchi; 聡小口; Kazuya Ito; 和弥伊藤; Kazuyuki Miyazawa; 一幸宮沢
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1988-03-25
Filing date: 1988-03-25
Publication date: 1989-09-29

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、半導体集積回路装置に関するものであり、
例えば、試験機能を有するダイナミック型ＲＡＭ　（ラ
ンダム・アクセス・メモリ）等に利用して特に有効な技
術に関するものである。

〔従来の技術〕

８ビット同時書き込み・読み出しテストやマージンテス
ト等の試験機能を持つダイナミック型ＲＡＭがある。こ
れらのダイナミック型ＲＡＭにおいて、試験機能を選択
・指定するための試験モード信号は、例えばアドレス入
力端子を兼用することによって供給される。これらの試
験モード信号は、例えば所定の入力信号が回路の電源電
圧よりも高い高電圧（ＳＶＣ：スーパＶＣＣ）とされる
ことで、ダイナｔ７り型ＲＡＭの試験回路に取り込まれ
、デコードされる。

試験機能を持つダイナミック型ＲＡＭについては、例え
ば、１９８６年ｌθ月発行の「アイ・イー・イー・イー
（ＩＥＥＥ）ジャーナル・オブ・ソリッド・ステート・
サーキット（ＪＯｌｌＲＮＡＬ　ＯＦ　５−ＯＬＩＤ−
ＳＴＡＴＥ　ＣＩＲＣｔｌｌＴＳ　）　ＶＯＬ、５Ｃ−
２１，ＮＯ，５Ｊの第６３５頁〜第６４２頁に記載され
ている。

〔発明が解決しようとする課題〕

複数の試験機能を有するダイナミック型ＲＡＭ等におい
て、例えば８ビット同時署き込み・読み出しテスト等の
試験機能をユーザに公開することが、ＪＥＤＥＣによっ
て提案されている。この場合、マージンテスト等の試験
機能は、ユーザに対して非公開とされるが、公開あるい
は非公開の試験機能を選択的に指定する方法については
、特に規定されていない、前述のように、試験機能を選
択するための試験モード信号は、所定の入力信号を高電
圧ＳｖＣとすることでダイナミック型ＲＡＭの試験回路
に取り込まれ、またこの条件に適合する限り、ユーザは
非公開の試験機能を実行することができる。これらのこ
とは、一方でユーザに高電圧ＳｖＣの入力を余儀なくす
ることでその簡便性を損なわせるとともに、他方でユー
ザが非公開の試験モードに誤って入り込み既存の試験デ
ータを破壊する等の問題が生じる。

この発明の目的は、公開又は非公開の試験機能を選択的
に指定しうるダイナミック型ＲＡＭ等の半導体集積回路
装置を提供することにある。この発明の他の目的は、公
開された試験機能に対するアクセス方法を簡便化し、ま
た非公開の試験機能がユーザ等によって誤って実行され
ることを防止することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述及び添付図面から明らかになるであろ
う。

〔課題を解決するための手段〕

本願において掲示される発明の主なものを簡単に説明す
れば、下記の通りである。すなわち、試験機能を選択・
指定する試験モード信号を、ライトイネーブル信号及び
カラムアドレスストローブ信号がロウアドレスストロー
ブ信号に先立って有効とされるいわゆるＷＣＢＲモード
とすることによって取り込み、このとき、所定の入力信
号が回路の電源電圧よりも高い高電圧とされていること
を条件に、非公開の試験機能を選択的に実行できるよう
にするものである。

〔作　　用〕

上記した手段によれば、通常の論理レベルのまま起動制
御信号を組み合わせることで、容易に公開された試験機
能を実行できるとともに、非公開の試験機能をユーザに
意識させることなくかつ明確に指定できるため、ユーザ
が誤って非公開の試験機能に入り込み既存の試験データ
等を破壊することを防止できる。

〔実施例〕

第１図には、この発明が通用されたダイナミック型ＲＡ
Ｍの一実施例のブロック図が示されている。第１図の各
ブロックを構成する回路素子は、公知の半導体集積回路
の製造技術によって、特に制限されないが、単結晶シリ
コンのような１個の半導体基板上において形成される。

この実施例のダイナミック型ＲＡＭは、特に制限されな
いが、８ビット同時書き込み・読み出しテストやマージ
ンテスト等の７種類の試験機能を持つ、このうち、特に
制限されないが、第１の試験機能すなわち２値出力の８
ビット同時書き込み・読み出しテストだけはユーザに公
開されるが、マージンテストを含む第２〜第７の試験機
能は非公開とされる。これらの試験機能は、特に制限さ
れないが、４ビツトの試験モード信号ＴＭＯ〜ＴＭ３が
アドレス入力端子ＡＯ〜Ａ３を介して対応する組み合わ
せで供給されることによって、選択的に指定される。ダ
イナミック型ＲＡＭは、上記試験機能を実現するための
試験回路を内蔵する。

この試験回路の一部は、タイミング発生回路ＴＧに設け
られ、残りの一部は、試験論理回路ＴＬに設けられる。

この実施例において、ダイナミック型ＲＡＭは、ライト
イネーブル信号ＷＥ及びカラムアドレスストローブ信号
ＣＡＳがロウアドレスストローブ信号正τ下に先立って
ロウレベルとされるいわゆるＷＣＢＲモードとされるこ
とでファンクションセットモードとされ、上記試験モー
ド信号ＴＭＯ〜ＴＭ３を取り込む、このとき、ダイナミ
ック型ＲＡＭは、特に制限されないが、アドレス入力端
子Ａｉを介して、回路の電源電圧よりも高い高電圧Ｓｖ
Ｃとされる試験制御信号ＴＣが供給されることで、上記
非公開の試験機能を選択的に実行する。

これにより、ダイナミック型ＲＡＭの公開及び非公開の
試験機能は、試験制御信号ＴＣによって明確に選択・指
定される。その結果、ユーザは非公開の試験機能を意識
することなくかつ簡便な方法で公開の試験機能を容易に
実行できるとともに、ユーザが誤って非公開の試験機能
に入り込み、既存の試験データ等が破壊されることを防
止できるものである。

第１図において、この実施例のダイナミック型ＲＡＭは
、特に制限されないが、２個のカラムアドレスデコーダ
ＣＤＯ及びＣＤＩと、これらのカラムアドレスデコーダ
をはさむように配置される４個のメモリアレイＭＡＲＹ
Ｏ，ＭＡＲＹＩ及びＭＡＲＹ２．ＭＡＲＹ３を含む。

メモリアレイＭＡＲＹＯは、特に制限されないが、２交
点方式とされ、同図の垂直方向に配置される複数のワー
ド線と、水平方向に配置される複数の相補データ線及び
これらのワード線と相補データ線の交点に格子状に配置
される複数のダイナミック型メモリセルとを含む、メモ
リアレイＭＡＲＹＩは、上記メモリアレイＭＡＲＹＯと
対称的な構成とされる。また、メモリアレイＭＡＲＹ２
及びＭＡＲＹ３は、上記メモリアレイＭＡＲＹＯ及びＭ
ＡＲＹＩにそれぞれ対応した構成とされ、対をなす。

メモリアレイＭＡＲＹＯ−ＭＡＲＹ３を構成するワード
線は、対応するロウアドレスデコーダＲＤＯ−ＲＤ３に
それぞれ結合され、ロウアドレス信号に従って択一的に
選択状態とされる。

ロウアドレスデコーダＲＤＯ〜ＲＤ３には、特に制限さ
れないが、ロウアドレスバッファＲＡＢから、上位２ビ
ツトを除（相補内部アドレス信号ａ　ｘ　Ｑ−ａ　ｘｉ
−２（ここで、例えば算反転内部アドレス信号ａｘＱと
反転内部アドレス信号ａｘＱをあわせて相補内部アドレ
ス信号ａｘＱのように表す、以下同じ）が供給される。

また、タイミング発生回路ＴＧから、タイミング信号φ
Ｘが共通に供給される。

ロウアドレスデコーダＲＤＯ〜ＲＤ３は、上記タイミン
グ信号φＸがハイレベルとされることで、選択的に動作
状態とされる。この動作状態において、ロウアドレスデ
コーダＲＤ　Ｏ−ＲＤ　３４；ｔ、上記相補内部アドレ
ス信号ａｘＯ〜ａｘｉ−２をデコードし、対応するメモ
リアレイＭＡＲＹＯ〜ＭＡＲＹ３の対応するワード線を
択一的にハイレベルの選択状態とする。

ロウアドレスバッファＲＡＢは、アドレスマルチプレク
サＡＭＸを介して伝達されるロウアドレス信号を、タイ
ミング発生回路ＴＯから供給されるタイミング信号φａ
ｒに従って取り込み、保持する。また、これらのロウア
ドレス信号をもとに、ｉ＋ｌビ７トの相補内部アドレス
信号ａｘＱ−ａｘｉを形成する。このうち、上位２ピン
トの相補内部アドレス信号上ｘｉ−１及びａｘｉは、特
に制限されないが、アレイ選択回路ＡＳＬに供給され、
その他の相補内部アドレス信号ａｘＯ〜ａｘｉ−２は、
上記ロウアドレスデコーダＲＤＯ〜ＲＤ３に共通に供給
される。

アドレスマルチプレクサＡＭＸは、ダイナミック型ＲＡ
Ｍが通常の動作モードとされタイミング発生回路ＴＧか
らロウレベルのタイミング信号φｒｅｒが供給されると
き、外部端子ＡＯ〜Ａｉを介して時分割的に供給される
Ｘアドレス信号ＡＸＯ−ＡＸｉを選択し、ロウアドレス
信号としてロウアドレスバッファＲＡＢに伝達する。ま
た、ダイナミック型ＲＡＭがリフレッシュモードとされ
上記タイミング信号φｒａｆがハイレベルとされるとき
、リフレッシュアドレスカウンタＲＦＣから供給される
リフレッシュアドレス信号ａｒＱ〜ａｒｉを選択し、ロ
ウアドレス信号としてロウアドレスバッファＲＡＢに伝
達する。

リフレッシュアドレスカウンタＲＦＣは、タイミング発
生回路ＴＧから供給されるタイミング信号φｒｃに従っ
て歩進動作を行い、上記リフレッシュアドレス信号ａｒ
Ｏ”ａｒｉを形成して、アドレスマルチプレクサＡＭＸ
に供給する。

一方、メモリアレイＭＡＲＹＯ〜ＭＡＲＹ３を構成する
各相補データ線は、その一方において、対応するセンス
アンプＳＡＯ〜ＳＡ３の対応する単位増幅回路にそれぞ
れ結合され、その他方におい°ζ、対応するカラムスイ
ッチＣ５Ｏ〜Ｃ３３の対応するスイッチＭＯＳ　Ｆ　Ｅ
Ｔに結合される。

センスアンプ５ＡＯ−３Ａ３は、対応するメモリアレイ
ＭＡＲＹＯ〜ＭＡＲＹ３の各相補データ線に対応して設
けられる複数の単位増幅回路を含む。これらの単位増幅
回路は、特に制限されないが、２個のＣＭＯＳインバー
タ回路が交差接続されてなるラッチを基本構成とする。

これらのラッチには、タイミング発生回路ＴＧから供給
されるタイミング信号φｐａに従って選択的にオン状態
とされる駆動ＭＯ３ＦＥＴを介して、回路の電源電圧及
び接地電位が選択的に供給される。

センスアンプ５ＡＯ−３Ａ３の各単位増幅回路は、上記
タイミング信号φｐａがハイレベルとされることで、選
択的に動作状態とされる。この動作状態において、各単
位増幅回路は、対応するメモリアレイＭＡＲＹＯ−ＭＡ
ＲＹ３の選択されたワード線に結合される複数のメモリ
セルから対応する相補データ線を介して出力される微小
読み出し信号を増幅し、ハイレベル又はロウレベルの２
値読み出し信号とする。

カラムスイッチＣ８Ｏ〜Ｃ３３は、対応するメモリアレ
イＭＡＲＹＯ〜Ｍ　Ａ　ＲＹ　３の各相補データ線に対
応して設けられる複数のスイッチＭＯ３ＦＥＴ対を含む
、これらのスイッチＭ　ＯＳ　Ｆ　Ｅ　Ｔ対の一方は、
前述のように、対応するメモリアレイＭＡＲＹＯ〜ＭＡ
ＲＹ３の対応する相補データ線にそれぞれ結合され、そ
の他方は、対応する２組の相補共通データ線ＣＤ０−旦
ＤＩ−旦Ｄ６・ＣＤ？　（ここで、例えば亦反転信号線
ＣＤＯと反転信号線ＣＤＯをあわせて相補共通データ線
ＣＤＯのように表す、以下同じ）に順に交互に共通結合
される。カラムスイッチＣ８Ｏ〜Ｃ３３の隣接する２組
のスイッチＭＯ３ＦＥＴ対のゲートはそれぞれ共通結合
され、対応するカラムデコーダＣＤＯ又はＣＤＩから対
応するデータ線選択信号がそれぞれ供給される。これに
より、メモリアレイＭＡＲＹＯ〜ＭＡＲＹ３の相補デー
タ線は、対応する上記データ線選択信号が択一的にハイ
レベルとされることで、２組ずつ同時に選択され、対応
する２組の相補共通データ線−〇ＤＯ・ＣＤ１〜旦Ｄ６
・ＣＤ７に選択的に接続される。

カラムアドレスデコーダＣＤＯ及びＣＤＩには、カラム
アドレスバッファＣＡＢから最上位ビットを除く相補内
部アドレス信号且ｙＯ〜互ｙｉ−１が供給され、タイミ
ング発生回路ＴＧからタイミング信号φｙが供給される
。

カラムアドレスデコーダＣＤＯ及びＣＤＩは、上記タイ
ミング信号φｙがハイレベルとされることで、選択的に
動作状態とされる。この動作状態において、カラムアド
レスデコーダＣＤＯ及びＣＤ１は、上記相補内部アドレ
ス信号上ｙ　Ｑ”−ａ　ｙｉ−１をデコードして、対応
する上記データ線選択信号を択一的にハイ、レベルとす
る。

カラムアドレスバッファＣＡＢは、外部端子ＡＯ〜Ａｔ
を介して時分割的に供給されるＹアドレス信号ＡＹＯ〜
ＡＹｉを、タイミング発生回路ＴＧから供給されるタイ
ミング信号φａｃに従って取り込み、保持する。また、
これらのＹアドレス信号ＡＹＯ〜ＡＹｉをもとに、ｉ＋
ｌビットの相補内部アドレス信号ａｙＱ〜ａｙｉを形成
する。

このうち、特に制限されないが、最上位ピントの相補内
部アドレス信号ａｙ目よ上記アレイ選択回路ＡＳＬに供
給され、その池の相補内部アドレス信号ａｙＱ〜ａｙｉ
−１はカラムアドレスデコーダＣＤＯ及びＣＤＩに共通
に供給される。

アレイ選択回路ＡＳＬは、上記ロウアドレスバッファＲ
ＡＢ及びカラムアドレスバッファＣＡＢから供給される
相補内部アドレス信号ａｘｉ−１とａｘｉ及び＾ｙｉを
デコードして、選択信号ｓＱ〜Ｓ７を択一的にハイレベ
ルとする。これらの選択信号５Ｏ−＝７は、対応するメ
インアンプＭＡ０〜ＭＡ７にそれぞれ供給される。後述
するように、ダイナミック型ＲＡＭが所定の試験モード
とされるとき、アレイ選択回路ＡＳＬは、上記選択信号
５ｏ−３７を一斉にハイレベルとする機能をあわせ持つ
。

カラムスイッチＣ８Ｏ〜Ｃ３３により対応するメモリア
レイＭＡＲＹＯ〜ＭＡＲＹ３の指定された２組の相補デ
ータ線が選択的に接続される相補共通データ＆ａ　ＣＤ
　Ｏ・立Ｄ１〜亘Ｄ６・旦Ｄ７は、対応するメインアン
プＭＡ　Ｏ−ＭＡ　７にそれぞれ結合される。

メインアンプＭＡＯ〜ＭＡＶは、特に制限されないが、
ライトアンプ及びリードアンプをそれぞれ含む。メイン
アンプＭＡＯ〜ＭＡ７の各ライトアンプの入力端子は、
後述する試験論理回路ＴＬに結合され、その出力端子は
、対応する相補共通アーク線ＣＤＯ〜ＣＤ７にそれぞれ
結合される。

また、メインアンプＭＡＯ〜ＭＡＴの各リードアンプの
入力端子は、対応する相補共通データ線−Ｑ−ＤＯ−Ｃ
Ｄ７にそれぞれ結合され、その出力端子は、上記試験論
理回路ＴＬに結合される。メインアンプＭＡＯ〜ＭＡＶ
の各ライトアンプには、タイミング発生回路ＴＧからタ
イミング信号φＷが共通に供給され、またアレイ選択回
路ＡＳＬから対応する選択信号５Ｏ−ｓ７がそれぞれ供
給される。同様に、メインアンプＭＡＯ〜ＭＡ７の各リ
ードアンプには、タイミング発生回路ＴＧからタイミン
グ信号φｒが共通に供給され、またアレイ選択回路ＡＳ
Ｌから対応する選択信号５Ｑ−ｓ７がそれぞれ供給され
る。

メインアンプＭＡＯ〜ＭＡＴの各ライトアンプは、上記
タイミング信号φＷがハイレベルとされ同時に対応する
上記選択信号３０〜３７がハイレベルとされることで、
選択的に動作状態とされる。

この動作状態において、各ライトアンプは、試験論理回
路ＴＬを介して伝達される書き込みデータに従って相補
書き込み信号を形成し、対応する相補共通データ線ＣＤ
０−ＣＤ７に伝達する。

メインアンプＭＡＯ〜ＭＡＴの各リードアンプは、上記
タイミング信号φｒがハイレベルとされ同時に対応する
上記選択信号５Ｏｚｓ７がハイレベルとされることで、
選択的に動作状態とされる。

この動作状態において、各リードアンプは、対応するメ
モリアレイＭＡＲＹＯ〜ＭＡＲＹ３の選択されたメモリ
セルから対応する相補共通データ線ＣＤＯ〜ＣＤ７を介
して出力される２値読み出し信号をさらに増幅し、読み
出しデータとして、試験論理回路ＴＬに伝達する。

試験論理回路ＴＬは、ダイナミック型ＲＡＭが通常の書
き込みモードとされるとき、データ入力端子Ｄｉｎから
データ入出力回路Ｉ１０を介して、供給される入力デー
タを、書き込みデータとして、上記メインアンプＭＡＯ
〜ＭＡ７の各ライトアンプに伝達する。また、ダイナミ
ック型ＲＡＭが通常の読み出しモードとされるとき、メ
インアンプＭＡＯ〜ＭＡＶの各リードアンプから出力さ
れる読み出しデータを、データ入出力回路Ｉ１０に伝達
する。さらに、試Ｍ論理回１８ＴＬは、ダイナミック型
ＲＡＭが試験モードとされるとき、後述するように、タ
イミング発生回路ＴＧから供給される内ｌｉｔ試験モー
ド信号ｔｍｌ〜ｔ　ｍ　７に従って、所定の試験動作を
実施する。

試験論理回路ＴＬの具体的な試験動作については、後で
詳細に説明する。

データ入出力回路！１０は、特に制限されないが、デー
タ人カバンファ及びデータ出力バッファを含む、このう
ち、データ出力バッファには、タイミング発生回路ＴＧ
からタイミング信号φＯｅが供給される。

データ入出力回路Ｉ１０のデータ人カバソファは、デー
タ入力端子Ｄｉｎを介して供給される大力データを取り
込み、保持して、上記試験論理回路ＴＬに伝達する。一
方、データ入出力回路１１０のデータ出力バッファは、
上記タイミング信号φｏｅがハイレベルとされることで
、選択的に動作状態とされる。この動作状態において、
データ出力バッファは、試験論理回路ＴＬから供給され
る読み出しデータを、データ出力端子Ｄｏｕｔを介して
外部に送出する。

タイミング発生回路ＴＧは、外部から制御信号として供
給されるロウアドレスストローブ信号ＲＡＳ、カラムア
ドレスストローブ信号ＣＡＳ、　　ライトイネーブル信
号ＷＥ及びリフレッシュ制御信号ＲＦに従って、上記各
種のタイミング信号を形成し、各回路に供給する。また
、外部端子ＡＯ〜Ａ３及びＡｉを介して供給される試験
モード信号ＴＭＯ〜ＴＭ３及び試験制御信号ＴＣに従っ
て、上記内部試験モード信号ｔ　ｍ　ｌ〜ｔ　ｍ　７を
選択的に形成し、試験論理回路ＴＬに供給する。タイミ
ング発生回路ＴＧは、上記試験モード信号ＴＭＯ〜ＴＭ
３を保持するためのランチと、これをデコードするため
のデコーダを含む、また、上記外部端子Ａｉに、回路の
電源電圧Ｖｃｃを超える高電圧が供給されることを検出
するための高電圧検出回路を含む、さらに、タイミング
発生回路ＴＯは、ダイナミック型ＲＡＭがマージンテス
ト等のような所定の試験モードとされるとき、所定のタ
イミング信号が形成されるタイミングを段階的に変化さ
せる機能をあわせ持つ。

第２図には、第１図のダイナミ７り型ＲＡＭのファンク
ションセントモードの一実施例のタイミング図が示され
ている。同図により、この実施例のダイナミック型ＲＡ
Ｍのファンクションセントモードと各種試験モードの概
要を説明する。

第２図において、ダイナミック型ＲＡＭは、ロウアドレ
スストローブ信号ＲＡＳがハイレベルからロウレベルに
変化されるのに先立ってライトイネーブル信号ＷＥ、及
びカラムアドレスストローブ信号ＣＡＳがロウレベルに
変化されるいわゆるＷＣＢＲモードとされることで、フ
ァンクションセットモードとされる。このファンクショ
ンセットモードは、特に制限されないが、所定の機能試
験が実行されるのに先立って行われ、これによってダイ
ナミック型ＲＡＭの試験モードが設定される。

ライトイネーブル信号ＷＥ及びカラムアドレスストロー
ブ信号ＣＡＳがロウレベルに変化されるのにともなって
、アドレス入力端子ＡＯ〜Ａ３には、４ビツトの試験モ
ード信号ＴＭＯ〜ＴＭ３が希望する試験モードを指定す
る所定の組み合わせで供給される。また、アドレス入力
端子Ａｉには、試験制御信号ＴＣが供給される。

この実施例において、上記起動制御信号ロウアドレスス
トローブ信号ＲＡＳ、カラムアドレスストローブ信号τ
ｘ了ｌびライトイネーブル信号ＷＥならびに試験モード
信号’ｒＭＯ〜ＴＭ３は、特に制限されないが、回路の
電源電圧をハイレベルとし回路の接地電位をロウレベル
とする通常の論理レベルで供給される。また、試験制御
信号ＴＣは、上記試験モード信号ＴＭ　Ｏ−ＴＭ　３に
よって指定される試験モードがユーザに対し”ζ非公開
のモードであるとき、選択的に回路の電源電圧■ＣＣよ
りも高い高電圧ＳＶＣとされ、公開のモードであるとき
、ドント・ケアとされる。

ダイナミック型ＲＡＭのタイミング発生回路ＴＧでは、
ロウアドレスストローブ信号ＲＡＳがハイレベルからロ
ウレベルに変化される時点で、カラムアドレスストロー
ブ信号ＣＡＳ及びライトイネーブル信号ＷＥがともにロ
ウレベルであることで、ＷＣＢＲモードが判定され、フ
ァンクションセットモードが開始される。また、ロウア
ドレスストローブ信号ＲＡＳの立ち下がりエツジにおい
て、試験モード信号ＴＭＯ〜ＴＭ３がタイミング発生回
路ＴＧ内の対応するラッチに取り込まれるとともに、タ
イミング発生回路ＴＧに設けられた高電圧検出回路によ
って試験制御信号ＴＣのレベルが判定され、試験モード
信号ＴＭＯ〜ＴＭ３のデコード条件が設定される。

すなわち、この実施例のダイナミック型ＲＡＭは、特に
制限されないが、第１表に示される７種類の試験機能を
持ち、これらの試験機能に対応して七つの試験モードが
用意される。このうち、第１の試験モードｔ　ｍ　ｌは
、公開モードとされ、第２〜第７の試験モードｔ　ｍ　
２〜ｔ　ｍ　７は、非公開モードとされる。これらの試
験モードは、内部試験モード信号ｔ　ｍ　ｌ　−ｔ　ｍ
　７によって択一的に指定される。内部試験モードｔ　
ｍ　ｌ〜ｔ　ｍ　７は、第１表に示されるように、試験
モード信号ＴＭＯ〜ＴＭ３が対応する組み合わせで論理
“０”又は論理“ｌ”とされることで、択一的にハイレ
ベルとされるが、非公開モードである試験モードｔ　’
ｍ　”１〜ｔ　ｍ　７については、試験制御信号ＴＣが
高電圧ＳＶＣであることを必要条件とする。内部試験モ
ード信号ｔ　ｍ　１　＝　ｔ　ｍ　７は、次のファンク
ションセントモードによってリセットされるまでの間、
継続してハイレベルとされ、その間、所定の試験第１表モードが実行される。

第１表において、試験モード信号ＴＭＯ〜ＴＭ３が例え
ば“１１１１”の組み合わせとされるとき、特に制限さ
れないが、内部試験モード信号ｔｍｌがハイレベルとさ
れる。このとき、試験制御信号ＴＣは、ドント・ケアと
され、高電圧ＳＶＣ又は高電圧ＳｖＣ以外の通常の論理
レベルをとりうる。これにより、ダイナミック型ＲＡＭ
は、第１の試験モードすなわち２値出力の８ビット同時
書き込み・読み出しテストモードとされる。

第１の試験モードの書き込み動作において、ダイナミッ
ク型ＲＡＭのメインアンプＭＡＯ−ＭＡ７のライトアン
プは一斉に動作状態とされ、メモリアレイＭＡＲＹＯ〜
ＭＡＲＹ３では、Ｘアドレス信号ＡＸＯ〜ＡＸｉ−２及
びＹアドレス信号ＡＹＯ〜ＡＹｉ−１によって指定され
る８個のメモリセルが同時に選択状態とされる。これに
より、試験論理回路′ｒＬ及び各メインアンプを経て、
データ入力端子ｐｉｎを介して供給される論理“Ｏ”又
は論理“１”の試験データが、選択された８個のメモリ
セルに同時に書き込まれる。

次に、第１の試験モードの読み出し動作が行われると、
ダイナミック型ＲＡＭのメインアンプＭＡＯ〜ＭＡＴの
リードアンプが一斉に動作状態とされ、同様にメモリア
レイＭＡＲＹＯ〜ＭＡＲＹ３からＸアドレス信号ＡＸＯ
〜Ａ　Ｘ　ｉ−２及びＹアドレス信号ＡＹＯ〜ＡＹｉ−
１によって指定される８個のメモリセルが同時に選択状
態とされる。これにより、これらのメモリセルから出力
された読み出しデータが、各メインアンプを介して試験
論理回路ＴＬに伝達され、ここで照合される。その結果
、８ピントの読み出しデータが全ピント一致すると、ダ
イナミック型ＲＡＭは、読み出しデータに関係なく、論
理°ｌ”の出力信号をデータ出力端子Ｄｏｕｔから送出
する。このとき、８ビ・ントの読み出しデータが全ビッ
ト一致しない場合、ダイナミック型ＲＡＭは、同様に読
み出しデータに関係なく、論理“０”の出力信号をデー
タ出力端子Ｄｏｕｔから送出する。

ファンクションセットモードにおいて、試験モード信号
ＴＭＯ〜ＴＭ３が″０１００”の組み合わせとされると
、ダイナミック型ＲＡＭのタイミング発生回路ＴＧでは
、内部試験モード信号Ｌｍ２が、試験制御信号ＴＣが高
電圧ＳＶＣであることを条件に、ハイレベルとされる。

これにより、ダイナミック型ＲＡＭは、第２の試験モー
ドすなわち非公開モードである３値出力の８ビット同時
署き込み・読み出しテストモードとされる。

第２の試験モードの書き込みモードでは、上記第１の試
験モードと同様に、８個のメモリセルが同時に選択され
、データ入力端子Ｄｉｎを介して供給される試験データ
が書き込まれる。

第２の試験モードの読み出し動作が行われると、選択さ
れた８個のメモリセルの読み出しデータが試験論理回路
ＴＬに伝達され、照合される。その結果、８ビツトの読
み出しデータが全ビット一致しかつ論理“ｌ”であると
き、ダイナミック型ＲＡＭは、論理“１”の出力信号を
データ出力端子［）ｏｕｔから送出する。また、８ビツ
トの読み出しデータが全ビット一致しかつ論理″０゛で
あると、ダイナミック型ＲＡＭは、論理“θ′の出力信
号をデータ出力端子Ｄｏｕｔから送出する。８ビツトの
読み出しデータが全ビット一致しない場合、ダイナミッ
ク型ＲＡＭは、データ出力端子Ｄｏｕｔをハイインピー
ダンス状態とする。

同様に、ファンクションセットモードにおいて、試験モ
ード信号ＴＭＯ〜ＴＭ３が６１０００”又は“１１００
”とされるとき、ダイナミック型ＲＡＭは、試験制御信
号ＴＣが高電圧ＳｖＣであることを条件に、第３又は第
４の試験モードとされる。これらの試験モードでは、上
記第１及び第２の試験モードと同様な２値出力又は３値
出力の８ビット同時書き込み・読み出しテストモードが
行われる。ただし、これらの試験モードの場合、選択さ
れた８個のメモリセルに書き込まれるデータは、データ
入力端子Ｄｉｎを介して供給される試験データそのもの
ではなく、論理“０”及び論理“１”の書き込みデータ
が組み合わされた所定のチンカーボードパターンとされ
る。

さらに、ファンクションセットモードにおいて、試験モ
ート信号′ｒＭＯ〜ＴＭ３が６００１１’″。

“１０１１’″あるいは０１１１”の組み合わせとされ
るとき、ダイナミック型ＲＡＭは、試験制御信号ＴＣが
高電圧ＳＶＣであることを条件に、第５．第６あるいは
第７の試験モードとされる。

これらの試験モードにおいて、ダイナミック型ＲＡＭの
タイミング発生回路ＴＧでは、タイミング信号φＸ、φ
ｐａあるいはφｙが、段階的に異なるタイミングで形成
され、ワード線選択動作、センスアンプ増幅動作あるい
はデータ線選択動作に対する動作マージンが確認される
。

以上のように、この実施例のダイナミック型ＲＡＭは、
タイミング発生回路ＴＧ及び試験論理回路ＴＬに分散配
置される試験回路を内蔵し、７種類の試験機能を持つ、
これらの試験機能は、そのうちの１ｆｆｆｉｌｊｌがユ
ーザに公開され、残りの６ｒｉ類は非公開とされる。各
試験機能は、アドレス入力端子ＡＯ〜Ａ３を介して人力
される試験モード信号ＴＭ　Ｏ−ＴＭ　３によって、択
一的に選択・指定される。ダイナミック型ＲＡＭは、ラ
イトイネーブル信号ＷＥ及びカラムアドレスストローブ
信号ＣＡＳがロウアドレスストローブ信号ＲＡＳに先立
って変化されるいわゆるＷＣＢＲモードとされることで
、ファンクションセットモード止され、上記試験モード
信号ＴＭＯ〜ＴＭ３を取り込み、試験モードを設定する
。このとき、非公開とされる第２〜第７の試験モードは
、アドレス入力端子Ａｉを介して供給される試験制御信
号ＴＣが回路の電源電圧よりも高い高電圧ＳｖＣとされ
ることを条件として、モード設定される。これにより、
この実施例のダイナミック型ＲＡＭでは、ユーザが簡便
な方法で公開された試験機能を容易に実行できる。また
、公開モードと非公開モードが高電圧ＳｖＣを用いた試
験制御信号ＴＣによって明確に指定されることで、ユー
ザが誤って非公開モードに入り込み試験データ等が破壊
されることを防止できるものである。

以上の本実施例に示されるように、この発明を試験機能
を有するダイナミック型ＲＡＭ等の半導体集積回路装置
に通用することで、次のような効果が得られる。すなわ
ち、（１）試験機能を選択・指定する試験モード信号を、ラ
イトイネーブル信号及びカラムアドレスストローブ信号
がロウアドレスストローブ信号に先立って有効とされる
いわゆるＷＣＢＲモードとすることによって取り込み、
このとき、所定の試験制御信号が回路の電源電圧よりも
高い高電圧とされることを条件に非公開の試験機能を選
択的に実行できるようにすることで、ユーザが、非公開
の試験機能を意識することなくかつ簡便な方法で、公開
された試験機能を容易に実行できるという効果が得られ
る。

（２）上記（１）項により、所定の試験制御信号を選択
的に高電圧とすることで、公開又は非公開の試験機能を
明確に指定することができるため、ユーザが誤って非公
開の試験機能に入り込み既存の試験データ等が破壊され
ることを防止できるという効果が得られる。

（３）上記＋１１項及び（２）項により、ダイナミック
型ＲＡＭ等に用意される試験機能を、系統だてて拡張す
ることかできるため、ＪＥＤＥＣに適合しかつ使いやす
く付加価値の高い製品を提供できるという効果が得られ
る。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることは言うまでもない０例えば、この実施例の
ダイナミック型ＲＡＭでは、試験制御信号ＴＣを高電圧
ＳｖＣとすることで公開又は非公開モードの選択を行っ
ているが、例えば、これ以外の方法によって選択するこ
ともよいし、試験制御信号ＴＣ用の外部端子を別個に設
けてもよい。また、ファンクションセットモードは、Ｗ
ＣＢＲモード以外の方法によって開始されるものであっ
てもよい、この実施例では、７種類の試験機能が用意さ
れているが、試験機能の数は任意であり、各試験機能の
内容も制限されるものではない。試験モード信号のビッ
ト数は任意であるし、アドレス入力端子以外の外部端子
を濃用するものであってもよい、第１図において、メモ
リアレイを１個だけ設け、例えば８組の相補データ線を
同時に選択するようにしてもよいし、メモリアレイを８
個設け、各メモリアレイから１組の相補データ線を選択
するようにしてもよい。

Ｘアドレス信号ＡＸＯ〜ＡＸｉ及びＹアドレス信号ＡＹ
Ｏ〜ＡＹｉは、それぞれ別個の入力端子から入力される
ものであってもよい、さらに、第１図に示されるダイナ
ミック型ＲＡＭのブロック構成ならびにアドレス信号や
制御信号等の組み合わせは、種々の実施形態を採りうる
。

以上の説明では主として本願発明者等によってなされた
発明をその背景となった利用分野であるダイナミック型
ＲＡＭに通用した場合について説明したが、それに限定
されるものではなく、例えばスタティック型ＲＡＭ等の
各種半導体記憶装置やその他のディジタル集積回路装置
等にも通用できる０本発明は、少なくとも試験機能を有
する半導体集積回路装置に広く通用できる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。すなわち、試験機能を選択・を旨定する試験モード
信号を、ライトイネーブル信号及びカラムアドレススト
ローブ信号がロウアドレスストローブ信号に先立って有
効とされるいわゆるＷＣＢＲモードとすることによって
取り込み、このとき、所定の試験制御信号が回路の電源
電圧よりも高い高電圧とされることを条件に非公開の試
験機能を選択的に実行できるようにすることで、ユーザ
が非公開の試験機能を意識することなくかつ簡便な方法
で公開された試験機能を容易に実行できるとともに、ユ
ーザが誤って非公開の試験機能に入り込み既存の試験デ
ータ等が破壊されることを防止できるものである。

【図面の簡単な説明】

第１図は、この発明が通用されたダイナｉ−ｔり型ＲＡ
Ｍの一実施例を示すブロック図、第２図は、第１図のダ
イナミック型ＲＡＭのファンクションセットモードの一
実施例を示すタイミング図である。ＭＡＲＹＯ〜ＭＡＲＹ３・・・メモリアレイ、５ＡＯ−
３Ａ３・・・センスアンプ、Ｃ８Ｏ〜Ｃ８３・・・カラ
ムスイッチ、ＲＤＱ〜ＲＤ３・・・ロウアドレスデコー
ダ、Ｃ８Ｏ〜Ｃ８３・・・カラムアドレスデコーダ、Ｒ
ＡＢ・・・ロウアドレスデコーダ、ＣＡＢ・・・カラム
アドレスバッファ、ＡＭＸ・・・アドレスマルチプレク
サ、ＲＦＣ・・・リフレッシュアドレスカウンタ、ＡＳ
Ｌ・・・アレイ選択回路、ＭＡＯ〜ＭＡ？・・・メイン
アンプ、ＴＬ・・・試験論理回路、！１０・・・データ
入出力回路、ＴＧ・・・タイミング発生回路。

Claims

【特許請求の範囲】１、所定の試験制御信号に従って、ユーザに公開された
試験機能又はユーザに公開されない試験機能を選択的に
実行する試験回路を具備することを特徴とする半導体集
積回路装置。２、上記試験制御信号は、上記ユーザに公開されない試
験機能が実行されるべきであるとき、選択的に回路の電
源電圧より高い高電圧とされるものであることを特徴と
する特許請求の範囲第１項記載の半導体集積回路装置。３、上記半導体集積回路装置は、ダイナミック型ＲＡＭ
であり、起動制御信号としてロウアドレスストローブ信
号、カラムアドレスストローブ及びライトイネーブル信
号を有するものであって、上記試験制御信号は、上記カ
ラムアドレスストローブ信号及びライトイネーブル信号
が有効とされた後、所定の時間をおいて上記ロウアドレ
スストローブ信号が有効とされた時点で、そのレベルが
判定されるものであることを特徴とする特許請求の範囲
第１項又は第２項記載の半導体集積回路装置。