JPH03201300A - 信号マージン・テスト装置 - Google Patents
信号マージン・テスト装置Info
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- JPH03201300A JPH03201300A JP2309016A JP30901690A JPH03201300A JP H03201300 A JPH03201300 A JP H03201300A JP 2309016 A JP2309016 A JP 2309016A JP 30901690 A JP30901690 A JP 30901690A JP H03201300 A JPH03201300 A JP H03201300A
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/50—Marginal testing, e.g. race, voltage or current testing
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/50—Marginal testing, e.g. race, voltage or current testing
- G11C2029/5004—Voltage
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体集積回路のための信号マージン・テ
スト装置に関するものであり、より詳細にいえば、実行
能力の高い半導体メモリ回路における信号マージンをテ
ストするための装置に関するものであって、チップ、ウ
エーファまたはモジュール・レベルにおける、大規模で
動的なランダム・アクセス・メモリにおいて好適なもの
である。
スト装置に関するものであり、より詳細にいえば、実行
能力の高い半導体メモリ回路における信号マージンをテ
ストするための装置に関するものであって、チップ、ウ
エーファまたはモジュール・レベルにおける、大規模で
動的なランダム・アクセス・メモリにおいて好適なもの
である。
半導体集積回路のテストをすることは周知のことであっ
て、製品の信頼性を保証するために、複数のテスト・モ
ードのオプションを有するメモリ・チップおよび回路を
備えている、動的なランダム・アクセス・メモリのモジ
ュール・レベルでのテスト操作のためのテスト・モード
の使用を含んでいる。
て、製品の信頼性を保証するために、複数のテスト・モ
ードのオプションを有するメモリ・チップおよび回路を
備えている、動的なランダム・アクセス・メモリのモジ
ュール・レベルでのテスト操作のためのテスト・モード
の使用を含んでいる。
アール・アイ・クング外（Ｒ，１，Ｋｕｎｇ ｅｔ ａ
ｌ）によって、１９８２年５月３日に出された米国特許
第４．４６８．７５９号に開示されている、動的なラン
ダム・アクセス・メモリのためのテスト装置または方法
においては、２進１をメモリから読み取るときには、ダ
ミー・セルにおいてより高く記憶されている基準電圧が
用いられ、また、２進Ｏを読み取るときには、より低い
ダミー基準が用いられて、メモリ・チップにパッケージ
操作を施すのに先立ち、ストレスのかかる環境の条件の
下でのメモリの実行能力を予測するようにされる。
ｌ）によって、１９８２年５月３日に出された米国特許
第４．４６８．７５９号に開示されている、動的なラン
ダム・アクセス・メモリのためのテスト装置または方法
においては、２進１をメモリから読み取るときには、ダ
ミー・セルにおいてより高く記憶されている基準電圧が
用いられ、また、２進Ｏを読み取るときには、より低い
ダミー基準が用いられて、メモリ・チップにパッケージ
操作を施すのに先立ち、ストレスのかかる環境の条件の
下でのメモリの実行能力を予測するようにされる。
ニス・デガンプール（Ｓ、 Ｄｅｈｇａｎｐｏｕｒ）に
よって、！９８６年１２月２２日に出された米国特許第
４，７５１ 、Ｅｉ７９号に開示されている、動的なラ
ンダム・アクセス・メモリのテスト・モードによれば、
メモリ・セルの全てのトランファ・デバイスのゲートが
電圧ストレス・テストを受けて、ゲート・インシュレー
タの完全性についての促進されたテストになくようにさ
れる。
よって、！９８６年１２月２２日に出された米国特許第
４，７５１ 、Ｅｉ７９号に開示されている、動的なラ
ンダム・アクセス・メモリのテスト・モードによれば、
メモリ・セルの全てのトランファ・デバイスのゲートが
電圧ストレス・テストを受けて、ゲート・インシュレー
タの完全性についての促進されたテストになくようにさ
れる。
英国のケネス・メイソン（Ｋｅｎｎｅｔｈ Ｍａｓｏｎ
）出版社によって刊行された、 “′調査・開示（Ｒｅ
ｓｅａｒｃｈＤｉｓｃｌｏｓｕｒｅ）”の１９８７年５
月、第２７７号の第２７７１８頁における、ケイ・ニス
・グレイ外（Ｋ、 Ｓ、 Ｇｒａｙｅｔ ａｌ）による
“信頼性についての良品率に対して分類されるＣ０ＭＯ
Ｓ メモリ （００ＭＯ５Ｍｅｍｏｒｙ ５ｏｒｔｅｄ
ｆｏｒ Ｙｉｅｌｄ ’／ｅｒｓｕｓ Ｒｅ１ｉａｂｉ
ｌｉｔｙ）”なる論文において、次のような装置が開示
されている。即ち、ブートストラップした（ｂｏｏｔｓ
ｔｒａｐｐｅｄ）ワード・ラインを用いることなく、チ
ップからの受け入れ可能な出力信号のためのテストをす
ることにより、高い信頼性の適用をするために、および
、ブートストラップしたワード・ラインを用いて、より
高い信頼性を必要としない適用において用いるようにチ
ップの良品率を高くするために、半導体メモリ・チップ
の分類をする装置が開示されている。
）出版社によって刊行された、 “′調査・開示（Ｒｅ
ｓｅａｒｃｈＤｉｓｃｌｏｓｕｒｅ）”の１９８７年５
月、第２７７号の第２７７１８頁における、ケイ・ニス
・グレイ外（Ｋ、 Ｓ、 Ｇｒａｙｅｔ ａｌ）による
“信頼性についての良品率に対して分類されるＣ０ＭＯ
Ｓ メモリ （００ＭＯ５Ｍｅｍｏｒｙ ５ｏｒｔｅｄ
ｆｏｒ Ｙｉｅｌｄ ’／ｅｒｓｕｓ Ｒｅ１ｉａｂｉ
ｌｉｔｙ）”なる論文において、次のような装置が開示
されている。即ち、ブートストラップした（ｂｏｏｔｓ
ｔｒａｐｐｅｄ）ワード・ラインを用いることなく、チ
ップからの受け入れ可能な出力信号のためのテストをす
ることにより、高い信頼性の適用をするために、および
、ブートストラップしたワード・ラインを用いて、より
高い信頼性を必要としない適用において用いるようにチ
ップの良品率を高くするために、半導体メモリ・チップ
の分類をする装置が開示されている。
ワード・ラインのブートストラップ操作は、ヒユーズを
切ること、または、パッド上での直流電圧レベルを変化
させることにより、チップ上で可能にされる。
切ること、または、パッド上での直流電圧レベルを変化
させることにより、チップ上で可能にされる。
この発明の目的は、集積化された半導体メモリにおける
信号マージンをテストするための、次のような簡単で効
果的な装置を提供することにある。
信号マージンをテストするための、次のような簡単で効
果的な装置を提供することにある。
即ち、ビット・ラインにおける信号の大きさ（ａｍｏｕ
ｎｔ ）をある既知の大きさだけ変化させることにより
、前記の簡単で効果的な装置を提供することを目的とす
る。ここに、ある既知の大きさとは、セル・トランスフ
ァ・デバイスのスレッシロルド電圧、該デバイスの長さ
および幅、温度、電圧、および、その信頼性（即ち、メ
モリにおいて企図された寿命）を決定するためにメモリ
回路の設計において用いられる技術のようなプロセス・
パラメータの関数である。
ｎｔ ）をある既知の大きさだけ変化させることにより
、前記の簡単で効果的な装置を提供することを目的とす
る。ここに、ある既知の大きさとは、セル・トランスフ
ァ・デバイスのスレッシロルド電圧、該デバイスの長さ
および幅、温度、電圧、および、その信頼性（即ち、メ
モリにおいて企図された寿命）を決定するためにメモリ
回路の設計において用いられる技術のようなプロセス・
パラメータの関数である。
この発明の教示によれば、ここで提供される信号マージ
ン・テスト装置は、ワード・ラインブースト回路を備え
たメモリのためのものであって、テスト・モード・でコ
ード回路を用い、ワード・ラインブースト回路を選択的
に不能化させてから、該メモリにおける記憶セルからデ
ータを読み取るようにされている。
ン・テスト装置は、ワード・ラインブースト回路を備え
たメモリのためのものであって、テスト・モード・でコ
ード回路を用い、ワード・ラインブースト回路を選択的
に不能化させてから、該メモリにおける記憶セルからデ
ータを読み取るようにされている。
ここで、第１図の図面をより詳細に参照すると、この発
明による信号マージン・テスト装置の好適な実施例が、
一部ブロック形式の回路図として示されている。この発
明によるテスト装置の好適な実施例としての回路は、相
補的な金属酸化半導体（ＣＯＭＯＳ）技術で作成されて
いる。これに備えられているＰ−チャンネルの電界効果
トランジスタは、その内部に斜線が形成された矩形であ
って、コントロール電極またはゲート電極がそれに隣接
配置されているものとして図示されており、また、Ｎ−
チャンネルの電界効果ｌ・ランジスタは、その内部に斜
線が形成されていない矩形であって、コントロール電極
またはゲート電極がそれに隣接配置されているものとし
て図示されている。第１図に例示されているこの発明の
装置に含まれているものは、シリコンから作成すること
ができる半導体チップまたはサブストレートであって、
モジュール形式でパッケージされている。そして、これ
に備えられているパッドまたはピンは、外部供給電圧を
印加するためのＶｄ ｄ、列、即ちワード・ライン、ア
ドレス・ストローブ・パルスのためのＲＡＳ１ワード・
ラインおよびビット・ライン・アドレスのためのＡＤＲ
ｌおよび、出力データ信号のためのＯＵＴである。
明による信号マージン・テスト装置の好適な実施例が、
一部ブロック形式の回路図として示されている。この発
明によるテスト装置の好適な実施例としての回路は、相
補的な金属酸化半導体（ＣＯＭＯＳ）技術で作成されて
いる。これに備えられているＰ−チャンネルの電界効果
トランジスタは、その内部に斜線が形成された矩形であ
って、コントロール電極またはゲート電極がそれに隣接
配置されているものとして図示されており、また、Ｎ−
チャンネルの電界効果ｌ・ランジスタは、その内部に斜
線が形成されていない矩形であって、コントロール電極
またはゲート電極がそれに隣接配置されているものとし
て図示されている。第１図に例示されているこの発明の
装置に含まれているものは、シリコンから作成すること
ができる半導体チップまたはサブストレートであって、
モジュール形式でパッケージされている。そして、これ
に備えられているパッドまたはピンは、外部供給電圧を
印加するためのＶｄ ｄ、列、即ちワード・ライン、ア
ドレス・ストローブ・パルスのためのＲＡＳ１ワード・
ラインおよびビット・ライン・アドレスのためのＡＤＲ
ｌおよび、出力データ信号のためのＯＵＴである。
アドレス・コントロール回路１２の入力はＲＡＳ ハツ
トに接続され、ゲー［４の第１の入力はアドレス・コン
トロール回路！２の出力に接続されており、また、付加
的な入力はアドレスＡＤＲパッドに接続されている。ワ
ード・デコード回路１６の入力は、ゲー目４の出力およ
び第１の複数本の出力ラインＬｌ（その中の１本は選択
されたラインＷＳＥＬとして識別される）、および、第
１の基準ワード・ラインＲ１ＩＬＩと第２の基準ワード
・ラインＲＷＬ２として識別される第２の複数本の出力
ラインに接続されている。ゲート１４の出力には、複数
本の出力ラインＬ２を備えたビット・デコード回路＋８
も接続されており、前記出力ラインの１本はビット・ス
イッチ・ラインＢＳとして識別される。ワード・ライン
・デコード回路１６からの出力ラインＷＳＥＬは、Ｐ−
チャンネル電界効果トランジスタＴＩを備えた第１のワ
ード・ライン・ドライバ２０に接続されている。
トに接続され、ゲー［４の第１の入力はアドレス・コン
トロール回路！２の出力に接続されており、また、付加
的な入力はアドレスＡＤＲパッドに接続されている。ワ
ード・デコード回路１６の入力は、ゲー目４の出力およ
び第１の複数本の出力ラインＬｌ（その中の１本は選択
されたラインＷＳＥＬとして識別される）、および、第
１の基準ワード・ラインＲ１ＩＬＩと第２の基準ワード
・ラインＲＷＬ２として識別される第２の複数本の出力
ラインに接続されている。ゲート１４の出力には、複数
本の出力ラインＬ２を備えたビット・デコード回路＋８
も接続されており、前記出力ラインの１本はビット・ス
イッチ・ラインＢＳとして識別される。ワード・ライン
・デコード回路１６からの出力ラインＷＳＥＬは、Ｐ−
チャンネル電界効果トランジスタＴＩを備えた第１のワ
ード・ライン・ドライバ２０に接続されている。
このＰ−チャンネル電界効果トランジスタＴＩは、Ｎ−
チャンネル電界効果トランジスタＴ２と直列に接続され
ており、トランジスタＴＩのソースはＶｄｄバッドに接
続されている。ま、このＶｄｄパッドには好適には３．
６ボルトの電圧が印加されており、当該トランジスタの
共通点はノードＡとして識別される出力であり、トラン
ジスタＴＩおよびＴ２の各々のコントロール電極は、選
択されたラインＷＳＥＬに接続されている。
チャンネル電界効果トランジスタＴ２と直列に接続され
ており、トランジスタＴＩのソースはＶｄｄバッドに接
続されている。ま、このＶｄｄパッドには好適には３．
６ボルトの電圧が印加されており、当該トランジスタの
共通点はノードＡとして識別される出力であり、トラン
ジスタＴＩおよびＴ２の各々のコントロール電極は、選
択されたラインＷＳＥＬに接続されている。
メモリ・セルのアレイ２２は、第１のセル２４および第
２のセル２６によって識別される。セル２４に含まれて
いるトランスファ・デバイスａｔ、ｐ−チャンネル電界
効果トランジスタＴ３として識別されており、これに備
えられているものは、第１のビット・ラインＥＬＩに接
続されている第１の電流搬送電極、および、記憶キャパ
シタＣ１の一方の側に接続されている第２の電流搬送電
極である。なお、記憶キャパシタＣＩの他方の側は接地
のような基準電位点に接続されている。トランジスタＴ
３のフントロール電極は、第１のワード・ラインＷＬＩ
ｔａよびドライバ２０の出力Ａに接続されている。第
２のセル２６に含まれているＰ−チャンネル電界効果ト
ランジスタＴ４に備えられているものは、第２のビット
・ラインＢＬ２に接続されている第１の電流搬送電極、
および、記憶キャパシタＣ２の一方の側に接続されてい
る第２の電流搬送電極である。なお、記憶キャパシタＣ
２の他方の側は接地に接続されている。トランジスタＴ
４のコントロール電極は、第２のワード・ライン・ドラ
イバ（図示されない）の出力に結合された第２のワード
・ラインＷＬ２に接続されている。
２のセル２６によって識別される。セル２４に含まれて
いるトランスファ・デバイスａｔ、ｐ−チャンネル電界
効果トランジスタＴ３として識別されており、これに備
えられているものは、第１のビット・ラインＥＬＩに接
続されている第１の電流搬送電極、および、記憶キャパ
シタＣ１の一方の側に接続されている第２の電流搬送電
極である。なお、記憶キャパシタＣＩの他方の側は接地
のような基準電位点に接続されている。トランジスタＴ
３のフントロール電極は、第１のワード・ラインＷＬＩ
ｔａよびドライバ２０の出力Ａに接続されている。第
２のセル２６に含まれているＰ−チャンネル電界効果ト
ランジスタＴ４に備えられているものは、第２のビット
・ラインＢＬ２に接続されている第１の電流搬送電極、
および、記憶キャパシタＣ２の一方の側に接続されてい
る第２の電流搬送電極である。なお、記憶キャパシタＣ
２の他方の側は接地に接続されている。トランジスタＴ
４のコントロール電極は、第２のワード・ライン・ドラ
イバ（図示されない）の出力に結合された第２のワード
・ラインＷＬ２に接続されている。
第１の電圧基準セル２８に含まれているトランスファ・
デバイスは、Ｐ−チャンネル電界効果トランジスタＴ５
として示されており、これに備えられているものは、第
１のビット・ラインＢＬＩに接続されている第１の電流
搬送電極、および、ダミー・セルまたは基準電圧キャパ
シタＣＲＩの一方の側に接続されている第２の電流搬送
電極である。なお、キャパシタＣＲＩの他方の側は接地
に接続されている。トランジスタＴ５のコントロール電
極は、ワード・デコード回路１６において始まる基準ワ
ード・ラインＲＷＬＩに結合されている。第２の電圧基
準セル３０に含まれているＰ−チャンネル電界効果トラ
ンジスタＴ６に備えられているものは、第２のビット・
ラインＢＬ２に接続されている第１の電流搬送電極、お
よび、ダミー・セルまたは基準電圧キャパシタＣＲＩ２
の一方の側に接続されている第２の電流搬送電極であり
、キャパシタＣＲ２の他方の側は接地に接続されている
。トランジスタＴ６のコントロール電極は基準ワード・
ラインＲＷＬ２に結合されている。先に示されているよ
うに、基準ワード・ラインＲＷＬＩおよびＲＷＬ２はワ
ード・デコード回路１Ｇにおいて始まっているが、既知
であるように、一般的には、ＲＷＬＩまたはＲＷＬ２か
らの電圧がトランジスタＴ５またはＴ６のいずれかのコ
ントロール電極に加えられるのに先立って、ドライバ回
路（図示されない）が使用される。Ｐ−チャンネル電界
効果型の等化トランジスタＴ７は、キャパシタＣＲＩお
よびＯＲ２の一方の側の間に接続されており、該トラン
ジスタＴ７のフントロール電極は等化ラインＥＱに接続
されている。等化のビット・ライン充電回路３２に含ま
れているものは、Ｐ−チャンネル電界効果型の第２の等
化トランジスタＴ７であって、第１のビット・ラインＢ
ＬＩ と第２のビット・ラインＢＬ２との間、および
、Ｐ−チャンネル電界効果型の第１のビット・ライン充
電トランジスタＴ９−Ｉ’ｄよび第２のビット・ライン
充電トランジスタＴＩＯとの間に接続されている。トラ
ンジスタＴ９は第２のビット・ラインＢＬ２とＶｄｄの
２／３のような固定電位源との間に接続されている。な
お、この電位は任意の適当なチップ搭載型の電圧発生器
によって付与されることができる。また、トランジスタ
Ｔｌ０は第１のビット・ラインＢＬＩ と固定電位源と
の間に接続されている。
デバイスは、Ｐ−チャンネル電界効果トランジスタＴ５
として示されており、これに備えられているものは、第
１のビット・ラインＢＬＩに接続されている第１の電流
搬送電極、および、ダミー・セルまたは基準電圧キャパ
シタＣＲＩの一方の側に接続されている第２の電流搬送
電極である。なお、キャパシタＣＲＩの他方の側は接地
に接続されている。トランジスタＴ５のコントロール電
極は、ワード・デコード回路１６において始まる基準ワ
ード・ラインＲＷＬＩに結合されている。第２の電圧基
準セル３０に含まれているＰ−チャンネル電界効果トラ
ンジスタＴ６に備えられているものは、第２のビット・
ラインＢＬ２に接続されている第１の電流搬送電極、お
よび、ダミー・セルまたは基準電圧キャパシタＣＲＩ２
の一方の側に接続されている第２の電流搬送電極であり
、キャパシタＣＲ２の他方の側は接地に接続されている
。トランジスタＴ６のコントロール電極は基準ワード・
ラインＲＷＬ２に結合されている。先に示されているよ
うに、基準ワード・ラインＲＷＬＩおよびＲＷＬ２はワ
ード・デコード回路１Ｇにおいて始まっているが、既知
であるように、一般的には、ＲＷＬＩまたはＲＷＬ２か
らの電圧がトランジスタＴ５またはＴ６のいずれかのコ
ントロール電極に加えられるのに先立って、ドライバ回
路（図示されない）が使用される。Ｐ−チャンネル電界
効果型の等化トランジスタＴ７は、キャパシタＣＲＩお
よびＯＲ２の一方の側の間に接続されており、該トラン
ジスタＴ７のフントロール電極は等化ラインＥＱに接続
されている。等化のビット・ライン充電回路３２に含ま
れているものは、Ｐ−チャンネル電界効果型の第２の等
化トランジスタＴ７であって、第１のビット・ラインＢ
ＬＩ と第２のビット・ラインＢＬ２との間、および
、Ｐ−チャンネル電界効果型の第１のビット・ライン充
電トランジスタＴ９−Ｉ’ｄよび第２のビット・ライン
充電トランジスタＴＩＯとの間に接続されている。トラ
ンジスタＴ９は第２のビット・ラインＢＬ２とＶｄｄの
２／３のような固定電位源との間に接続されている。な
お、この電位は任意の適当なチップ搭載型の電圧発生器
によって付与されることができる。また、トランジスタ
Ｔｌ０は第１のビット・ラインＢＬＩ と固定電位源と
の間に接続されている。
センス・アンプ回路３４の第１および第２の入力は、そ
れぞれに、第１および第２のビット・ラインＢＬＩおよ
びＢＬ２に接続されている。ビット・スイッチ回路３６
の第１および第２の入力は、それぞれに、センス・アン
プ回路３４の第１および第２の入力に接続されており、
また、その出力はファン−イン回路Ｆ！を通してデータ
出力端末、パッドまたはピン、ＯＵＴに結合されている
。図示されてはいないけれども、ビット・スイッチ回路
３６の出力は、−殻内には、例えば最終増幅段および出
力ドライバ段を通して、端末ＯＵＴに結合されているこ
とが理解されるべきである。
れぞれに、第１および第２のビット・ラインＢＬＩおよ
びＢＬ２に接続されている。ビット・スイッチ回路３６
の第１および第２の入力は、それぞれに、センス・アン
プ回路３４の第１および第２の入力に接続されており、
また、その出力はファン−イン回路Ｆ！を通してデータ
出力端末、パッドまたはピン、ＯＵＴに結合されている
。図示されてはいないけれども、ビット・スイッチ回路
３６の出力は、−殻内には、例えば最終増幅段および出
力ドライバ段を通して、端末ＯＵＴに結合されているこ
とが理解されるべきである。
アドレスＡＤＲ用のパッドから受け入れられたテスト・
モード・アドレス信号ＴＭＡは、テスト・モード・アド
レス・デコード回路３８に加えられる。
モード・アドレス信号ＴＭＡは、テスト・モード・アド
レス・デコード回路３８に加えられる。
−殻内に、テスト・モード・アドレス信号ＴＭＡは複数
のパッドまたはピンＡＤＲに加えられるが、パッドまた
はピンの数はある特定のメモリまたはチップに関連する
テスト・モードの数に存在している。例えば、メモリが
４個のテスト・モードによってテストされるように設計
されているときには、それぞれに２進情報を含んでいる
２個のデコード回路の入力が、４個のテスト・モードの
中の任意の１個を選択するデコード回路のために必要な
全てのものであるから、パッドまたはピンＡＤＨの中の
２個だけが必要とされることになる。テスト・モード・
デコード回路３８の出力は複数本のラインＬ３によって
示されているが、当該ラインの中の１本が、ワード・ラ
イン検出回路４０の第１の入力に接続されているＤＷＬ
Ｈとして識別されている。また、ワード・ライン検出回
路４０の第２および第３の入力は、それぞれに、第１お
よび第２の基準ワード・ラインＲＷＬＩおよびＲＷＬ２
に接続されている。ワード・ライン検出回路４０からの
出力ＷＬＢは、Ｎ−チャンネル電界効果型の接地トラン
ジスタＴｌｌのコントロール電極に接続されている。ト
ランジスタＴｌｌの第１の電流搬送電極は接地に接続さ
れており、また、トランジスタ１口の第２の電流搬送電
極はファン−アウトに接続されている。このファン−ア
ウトはワード・ラインのプル・ダウンＷＬＰＤとして識
別されており、その１本のラインは第１のワード・ライ
ン・ドライバ２０のトランジスタＴ２のソース電極に接
続されている。
のパッドまたはピンＡＤＲに加えられるが、パッドまた
はピンの数はある特定のメモリまたはチップに関連する
テスト・モードの数に存在している。例えば、メモリが
４個のテスト・モードによってテストされるように設計
されているときには、それぞれに２進情報を含んでいる
２個のデコード回路の入力が、４個のテスト・モードの
中の任意の１個を選択するデコード回路のために必要な
全てのものであるから、パッドまたはピンＡＤＨの中の
２個だけが必要とされることになる。テスト・モード・
デコード回路３８の出力は複数本のラインＬ３によって
示されているが、当該ラインの中の１本が、ワード・ラ
イン検出回路４０の第１の入力に接続されているＤＷＬ
Ｈとして識別されている。また、ワード・ライン検出回
路４０の第２および第３の入力は、それぞれに、第１お
よび第２の基準ワード・ラインＲＷＬＩおよびＲＷＬ２
に接続されている。ワード・ライン検出回路４０からの
出力ＷＬＢは、Ｎ−チャンネル電界効果型の接地トラン
ジスタＴｌｌのコントロール電極に接続されている。ト
ランジスタＴｌｌの第１の電流搬送電極は接地に接続さ
れており、また、トランジスタ１口の第２の電流搬送電
極はファン−アウトに接続されている。このファン−ア
ウトはワード・ラインのプル・ダウンＷＬＰＤとして識
別されており、その１本のラインは第１のワード・ライ
ン・ドライバ２０のトランジスタＴ２のソース電極に接
続されている。
ワード・ライン検出回路４０の出力ＷＬＢは、第１、第
２のインバータ！■およびＩ２を含んだバッファ回路４
２にも接続されている。第１のインバータＴｌに含まれ
ているＰ−チャンネル電界効果トランジスタＴ１２は、
Ｎ−チャンネル電界効果トランジスタＴＩ３と直列に接
続されており、また、トランジスタＴＩ２のソースは供
給電圧源Ｖｄｄに接続され、トランジスタＴＩ３のソー
スは接地に接続されている。
２のインバータ！■およびＩ２を含んだバッファ回路４
２にも接続されている。第１のインバータＴｌに含まれ
ているＰ−チャンネル電界効果トランジスタＴ１２は、
Ｎ−チャンネル電界効果トランジスタＴＩ３と直列に接
続されており、また、トランジスタＴＩ２のソースは供
給電圧源Ｖｄｄに接続され、トランジスタＴＩ３のソー
スは接地に接続されている。
トランジスタＴＩ２およびＴＩ３の各々のコントロール
電極は、ワード・ライン検出回路４０の出力ＩＢに接続
されている。インバータＴｌの出力はノードＢで示され
ている。第２のインバータＴ２に含まれているＰ−チャ
ンネル電界効果トランジスタＴ１４は、Ｎ−チャンネル
電界効果トランジスタＴＩ５と直列に接続されており、
トランジスタＴ１４のソースは供給電圧源Ｖｄｄに接続
され、トランジスタＴＩＳのソースは接地に接続されて
いる。トランジスタＴ１４およびＴ１５の各々のコント
ロール電極は、第１のインバータＴｌの出力ノードＢに
接続されている。
電極は、ワード・ライン検出回路４０の出力ＩＢに接続
されている。インバータＴｌの出力はノードＢで示され
ている。第２のインバータＴ２に含まれているＰ−チャ
ンネル電界効果トランジスタＴ１４は、Ｎ−チャンネル
電界効果トランジスタＴＩ５と直列に接続されており、
トランジスタＴ１４のソースは供給電圧源Ｖｄｄに接続
され、トランジスタＴＩＳのソースは接地に接続されて
いる。トランジスタＴ１４およびＴ１５の各々のコント
ロール電極は、第１のインバータＴｌの出力ノードＢに
接続されている。
第２のインバータＴ２の出力はノードＣで示されている
。ブーストキャパシタＣ８の第１のプレートＰＩはバッ
ファ回路４２の出力ノードＣに接続されており、また、
その第２のプレートＰ２はファン−アラ） ＷＬＰＤお
よび第２の電流搬送電極または接地トランジスタＴｌｌ
のドレインに接続されている。
。ブーストキャパシタＣ８の第１のプレートＰＩはバッ
ファ回路４２の出力ノードＣに接続されており、また、
その第２のプレートＰ２はファン−アラ） ＷＬＰＤお
よび第２の電流搬送電極または接地トランジスタＴｌｌ
のドレインに接続されている。
この発明による信号マージン・テスト装置の動作につい
て、その理解をより良くするためには、第１図に示され
ている回路図に加えて、第２図に示されているパルス波
形図またはプログラムの参照をすることが好適である。
て、その理解をより良くするためには、第１図に示され
ている回路図に加えて、第２図に示されているパルス波
形図またはプログラムの参照をすることが好適である。
まず、第１図においてアレイ２２で示されている動的な
ランダム・アクセス・メモリの正常な動作について考え
る。ここで、ワード・ラインＷＬＩ またはＷＬ２上の
電圧、および、基準ワード・ラインＲＷＬＩまたはＲＷ
Ｌ２上の電圧がブーストされ、即ち、−０，５ボルトの
ような接地以下の電圧に駆動されて、センス・アンプ３
４の入力における強力な信号の付与、および、当該メモ
リへの改善された実行能力の付与がなされる。
ランダム・アクセス・メモリの正常な動作について考え
る。ここで、ワード・ラインＷＬＩ またはＷＬ２上の
電圧、および、基準ワード・ラインＲＷＬＩまたはＲＷ
Ｌ２上の電圧がブーストされ、即ち、−０，５ボルトの
ような接地以下の電圧に駆動されて、センス・アンプ３
４の入力における強力な信号の付与、および、当該メモ
リへの改善された実行能力の付与がなされる。
第２図のグラフにおける実線を参照して認められること
は、時点ｔｏにおいて、ＲＡＳｌＷＬＩ、 ＲＷＬ１１
ＲＷＬ２およびＥＱでは、例えば３．６ボルトのように
電圧が高く、また、ＷＳＥＬ、 ＷＬＦ’ＤおよびＤ！
ＩＬＥでは、例えば接地のように電圧が低いということ
である。
は、時点ｔｏにおいて、ＲＡＳｌＷＬＩ、 ＲＷＬ１１
ＲＷＬ２およびＥＱでは、例えば３．６ボルトのように
電圧が高く、また、ＷＳＥＬ、 ＷＬＦ’ＤおよびＤ！
ＩＬＥでは、例えば接地のように電圧が低いということ
である。
また、この時点ｔｏにおいて、記憶キャパシタＣ２での
電圧は約！、３ボルト、基準電圧キャパシタＯＲ＋およ
びＣＲ２の各々での電圧は約１．８ボルト、そして、ビ
ット・ラインＢＬＩおよびＢＬ２の各々での電圧は約２
．４ボルトである。
電圧は約！、３ボルト、基準電圧キャパシタＯＲ＋およ
びＣＲ２の各々での電圧は約１．８ボルト、そして、ビ
ット・ラインＢＬＩおよびＢＬ２の各々での電圧は約２
．４ボルトである。
既知であるように、メモリ・セルの読み取りまたは書き
込みのいずれかのために、または、読み取りおよび書き
込みの双方のために活動サイクルを開始するためには、
列（ｒｏｗ ）アドレス・ストローブ・パルスＲＡＳが
オンにされる。この例においては、時点ｔｌでＲＡＳが
Ｏボルトに降下して活動サイクルが始まり、アドレス・
コントロール回路１２をしてゲート■４をオンにさせる
。ゲート１４がオンにされると、列アドレス（即ち、ワ
ード・アドレス）がワード・デコード回路１Ｂに通され
て、ラインＬｌの中の１本が選択される。この例では、
ワード・セレクト・ラインはＷＳＥＬであり、その電圧
が３．６ボルトに上昇する。この時点において、該ワー
ド・デコード回路１６は基準ワード・ラインＲＷＬ Ｉ
またはＲＷＬ２の中の１本をも選択するが、ここでの例
では、ラインＲＷＬ２が選択されている。時点ｔｌから
しばらくして、行（ｃｏｌｕｍｎ）アドレス（即ち、ビ
ット・アドレス）がビット・デコード回路１８に通され
て、複数本のラインＬ２の中の１本が選択される。この
例では、ラインＢＳが選択されている。
込みのいずれかのために、または、読み取りおよび書き
込みの双方のために活動サイクルを開始するためには、
列（ｒｏｗ ）アドレス・ストローブ・パルスＲＡＳが
オンにされる。この例においては、時点ｔｌでＲＡＳが
Ｏボルトに降下して活動サイクルが始まり、アドレス・
コントロール回路１２をしてゲート■４をオンにさせる
。ゲート１４がオンにされると、列アドレス（即ち、ワ
ード・アドレス）がワード・デコード回路１Ｂに通され
て、ラインＬｌの中の１本が選択される。この例では、
ワード・セレクト・ラインはＷＳＥＬであり、その電圧
が３．６ボルトに上昇する。この時点において、該ワー
ド・デコード回路１６は基準ワード・ラインＲＷＬ Ｉ
またはＲＷＬ２の中の１本をも選択するが、ここでの例
では、ラインＲＷＬ２が選択されている。時点ｔｌから
しばらくして、行（ｃｏｌｕｍｎ）アドレス（即ち、ビ
ット・アドレス）がビット・デコード回路１８に通され
て、複数本のラインＬ２の中の１本が選択される。この
例では、ラインＢＳが選択されている。
ワード・セレクト・ラインＷＳＥＬ上の電圧が高いとき
には、ワード・ドライバ２０のトランジスタＴ２がオン
になって、第１のワード・ラインＷＬＩを放電し、第１
のセル２４のトランジスタＴ３をしてオンにさせる。そ
の一方で、ワード・ライン・ドライバ２０のそれと同様
なドライバ（図示されない）にも結合されている、基準
ワード・ラインＲＷＬ２上の電圧も放電を開始させる。
には、ワード・ドライバ２０のトランジスタＴ２がオン
になって、第１のワード・ラインＷＬＩを放電し、第１
のセル２４のトランジスタＴ３をしてオンにさせる。そ
の一方で、ワード・ライン・ドライバ２０のそれと同様
なドライバ（図示されない）にも結合されている、基準
ワード・ラインＲＷＬ２上の電圧も放電を開始させる。
時点ｔ２においては、ラインＲＷＬ２が約１ボルトまで
放電した後で、ワード・ライン検出回路４０は、ワード
・ラインブースト部ＷＬＢ上の電圧をＯボルトにして、
接地トランジスタＴｌｌをオフにし、また、トランジス
タＴＩ２をオンにする。そして、バッファ回路４２の第
１のインバータのトランジスタＴＩ３をオフにし、これ
に次いで、トランジスタＴＩ５をオフにし、また、第２
のインバータＴ２のトランジスタＴ１４をオフにする。
放電した後で、ワード・ライン検出回路４０は、ワード
・ラインブースト部ＷＬＢ上の電圧をＯボルトにして、
接地トランジスタＴｌｌをオフにし、また、トランジス
タＴＩ２をオンにする。そして、バッファ回路４２の第
１のインバータのトランジスタＴＩ３をオフにし、これ
に次いで、トランジスタＴＩ５をオフにし、また、第２
のインバータＴ２のトランジスタＴ１４をオフにする。
トランジスタＴＩ５がオンにされていると、トランジス
タＴ１４を通して先に充電されているブーストキャパシ
タＣＢのプレー１−ＰＩ上の電圧が接地に向けて降下を
初め、トランジスタＴ１１がオンであることに基づく、
ワード・ラインのプル・ダウンＷＬＰＤにおける電圧で
示されるように先に接地にされている、第２のプレー）
Ｒ２上での電圧をして、第２図におけるグラフのＷＬＰ
Ｄで示されるような約−〇、５ボルトの電圧まで、接地
を下回って下がるようにする。
タＴ１４を通して先に充電されているブーストキャパシ
タＣＢのプレー１−ＰＩ上の電圧が接地に向けて降下を
初め、トランジスタＴ１１がオンであることに基づく、
ワード・ラインのプル・ダウンＷＬＰＤにおける電圧で
示されるように先に接地にされている、第２のプレー）
Ｒ２上での電圧をして、第２図におけるグラフのＷＬＰ
Ｄで示されるような約−〇、５ボルトの電圧まで、接地
を下回って下がるようにする。
ワード・ラインのプル・ダウンＷＬＰＤにおける電圧が
−０，５ボルトになり、該当のワード・ラインＷＳＥＬ
における電圧が３，６ボルトになると、トランジスタＴ
２がオンにされて、第１のワード・ラインＷＬＩをも−
０，５ボルトにすることが困難になる。
−０，５ボルトになり、該当のワード・ラインＷＳＥＬ
における電圧が３，６ボルトになると、トランジスタＴ
２がオンにされて、第１のワード・ラインＷＬＩをも−
０，５ボルトにすることが困難になる。
第１のワード・ラインＷＬＩが−０，５ボルトであり、
第１のビット・ラインＢＬＩが２．４ボルトであると、
第２図のグラフで時点ｔ２において示されているように
、トランスファ・トランジスタＴ３がオンにされて、ト
ランスファ・セルを該第１のビット・ラインＢＬＩ ま
で迅速に充電することが困難になる。
第１のビット・ラインＢＬＩが２．４ボルトであると、
第２図のグラフで時点ｔ２において示されているように
、トランスファ・トランジスタＴ３がオンにされて、ト
ランスファ・セルを該第１のビット・ラインＢＬＩ ま
で迅速に充電することが困難になる。
記憶キャパシタａｔにおける電圧の迅速な上昇は、第２
図のグラフにおいて、大体時点ｔｌとｔｌととの間で示
されている。ここで注意されるべきことは、第１のワー
ド・ラインＷＬＩにおける電圧によってトランジスタＴ
３がオンにされている間に、第２の電圧基準セル３０の
トランジスタｔ６が、第２の基準ワード・ラインＲ１ｆ
Ｌ２における電圧によってオンにされるということであ
る。しかしながら、基準キャパシタＣＲ２における基準
電圧が初期的には第１の記憶キャパシタＣ５における電
圧よりも高いことから、基準キャパシタＣＲ２における
電圧は、ビット・ラインＢＬＩおよびＢＬ２が接続され
ているセンス・アンプ３４におけるビット・ライン信号
の増幅に基づき、約３．６ボルトに達するまで上昇を継
続する。時点ｔ２の後で、センス・アンプ３４は既知の
手段によりオンにされて、第１の記憶キャパシタにおけ
る記憶セルＣ４に記憶されている情報を読み取るように
される。第１のビット・ラインＢＬＩにおける電圧はＯ
ボルトになるまで減少を継続し、また、第２のビット・
う・ｆンＢＬ２における電圧は３．６ボルトの供給電圧
源の値に達するまで増大を継続する。この情報は、ビッ
ト・デコード回路１８からのラインＢＳにおける電圧に
よってオンにされるビット・スイッチ回路３６を介して
、出力端末ＯＵＴに通される。ここで注意されることは
、この読み取りは極めて信頼度が高く、また、ブースト
キャパシタＣＢによって与えられるブースト動作のため
に、その実行が極めて迅速になされるということである
。
図のグラフにおいて、大体時点ｔｌとｔｌととの間で示
されている。ここで注意されるべきことは、第１のワー
ド・ラインＷＬＩにおける電圧によってトランジスタＴ
３がオンにされている間に、第２の電圧基準セル３０の
トランジスタｔ６が、第２の基準ワード・ラインＲ１ｆ
Ｌ２における電圧によってオンにされるということであ
る。しかしながら、基準キャパシタＣＲ２における基準
電圧が初期的には第１の記憶キャパシタＣ５における電
圧よりも高いことから、基準キャパシタＣＲ２における
電圧は、ビット・ラインＢＬＩおよびＢＬ２が接続され
ているセンス・アンプ３４におけるビット・ライン信号
の増幅に基づき、約３．６ボルトに達するまで上昇を継
続する。時点ｔ２の後で、センス・アンプ３４は既知の
手段によりオンにされて、第１の記憶キャパシタにおけ
る記憶セルＣ４に記憶されている情報を読み取るように
される。第１のビット・ラインＢＬＩにおける電圧はＯ
ボルトになるまで減少を継続し、また、第２のビット・
う・ｆンＢＬ２における電圧は３．６ボルトの供給電圧
源の値に達するまで増大を継続する。この情報は、ビッ
ト・デコード回路１８からのラインＢＳにおける電圧に
よってオンにされるビット・スイッチ回路３６を介して
、出力端末ＯＵＴに通される。ここで注意されることは
、この読み取りは極めて信頼度が高く、また、ブースト
キャパシタＣＢによって与えられるブースト動作のため
に、その実行が極めて迅速になされるということである
。
記憶セルの読み取りがなされた後で、ビット・ラインＢ
ＬＩおよびＢＬ２が先に記憶された情報の保持を継続し
ている間に、記憶キャパシタＣ２は当初の情報をもって
再書き込みがなされる。情報の再書き込みをするために
は、時点ｔ３において、基準キャパシタＯＲ＋および記
憶キャパシタＣＩにおける電圧は、ワード・デコード回
路１Ｂの動作による接地を下回るＷＬＰＤの第２のブー
スト動作によって！、３ボルトまで減少する。ここで、
第１の基準ワード・ラインＲＷＬＩはオンにされて、フ
ァン−アウトＷＬＰＤに接続されて（図示されない）い
る。ビット・ラインＢＬＩおよびＢＬ２における情報が
第１のセル２４に先書き込みされた後では、ラインＷＳ
ＥＬにおける電圧は高く留まり、ラインＷＬＢにおける
電圧は低く留まる。情報の再書き込みがされた後、時点
ｔ４におイテは、ＷＬＩ １ＲＷＬＩおよびＲＷＬ２に
おける電圧はそれらの高い値に留まる。基準キャパシタ
ＣＲＩおよびＣＲ２における基準電圧は、時点ｔ５にお
いて、パルスＥＱをもって等化トランジスタＴ７をオン
にすることによって等化にされる。時点ｔ４において、
ワード・ラインブースト部ＷＬＢを等化回路（図示され
ない）に接続することにより、基準ワード・ラインのパ
ルスＲＷＬＩとＲＷＬ２およびワード・ラインブースト
部ＷＬＢの双方が高い値になるときに、パルスＥＱが発
生することができる。ビット・ラインＢＬＩおよびＢＬ
２における電圧も、等化・充電回路３２の等化トランジ
スタＴ８をオンにすることで、同様にして等化にされる
。ビット・ラインＢＬｌおよびＢＬ２における電圧を等
化にしている間に、該ビット・ラインも、２／３ Ｙｄ
ｄ電圧発生器（図示されない）をトランジスタＴ９およ
びＴＩＯを介してビット・ラインに接続することにより
、Ｖｄｄの電圧の２７３のような値まで充電される。な
お、これらのトランジスタＴ９およびＴＩＯも電圧また
はパルスＥＱによってコントロールされるものである。
ＬＩおよびＢＬ２が先に記憶された情報の保持を継続し
ている間に、記憶キャパシタＣ２は当初の情報をもって
再書き込みがなされる。情報の再書き込みをするために
は、時点ｔ３において、基準キャパシタＯＲ＋および記
憶キャパシタＣＩにおける電圧は、ワード・デコード回
路１Ｂの動作による接地を下回るＷＬＰＤの第２のブー
スト動作によって！、３ボルトまで減少する。ここで、
第１の基準ワード・ラインＲＷＬＩはオンにされて、フ
ァン−アウトＷＬＰＤに接続されて（図示されない）い
る。ビット・ラインＢＬＩおよびＢＬ２における情報が
第１のセル２４に先書き込みされた後では、ラインＷＳ
ＥＬにおける電圧は高く留まり、ラインＷＬＢにおける
電圧は低く留まる。情報の再書き込みがされた後、時点
ｔ４におイテは、ＷＬＩ １ＲＷＬＩおよびＲＷＬ２に
おける電圧はそれらの高い値に留まる。基準キャパシタ
ＣＲＩおよびＣＲ２における基準電圧は、時点ｔ５にお
いて、パルスＥＱをもって等化トランジスタＴ７をオン
にすることによって等化にされる。時点ｔ４において、
ワード・ラインブースト部ＷＬＢを等化回路（図示され
ない）に接続することにより、基準ワード・ラインのパ
ルスＲＷＬＩとＲＷＬ２およびワード・ラインブースト
部ＷＬＢの双方が高い値になるときに、パルスＥＱが発
生することができる。ビット・ラインＢＬＩおよびＢＬ
２における電圧も、等化・充電回路３２の等化トランジ
スタＴ８をオンにすることで、同様にして等化にされる
。ビット・ラインＢＬｌおよびＢＬ２における電圧を等
化にしている間に、該ビット・ラインも、２／３ Ｙｄ
ｄ電圧発生器（図示されない）をトランジスタＴ９およ
びＴＩＯを介してビット・ラインに接続することにより
、Ｖｄｄの電圧の２７３のような値まで充電される。な
お、これらのトランジスタＴ９およびＴＩＯも電圧また
はパルスＥＱによってコントロールされるものである。
時点ｔ６において、ライン、パッドおよび端末の全てが
、時点ｔｏで見出されたと同一の値に復元される。
、時点ｔｏで見出されたと同一の値に復元される。
第１のメモリ・セル２４の記憶キャパシタＣＩに記憶さ
れている情報について信号マージンのテスト操作を実行
するために、アドレスＡＤＨパッドから受け入れられた
テスト・モード・アドレス信号ＴＭＡが、テスト・モー
ド・デコード回路３８に加えられ、ＲＡＳ電圧がＯボル
トまで降下した後の時点ｔｌにおいて、複数本のライン
Ｌ３について不能なワード・ラインブースト部ＤＷＬＢ
を選択するようにされる。その後で、ラインＤＷＬＢに
おける電圧は３．６ボルトまで増大して、いかなる適当
な手段によっても、基準ワード・ラインＲＷＬＩまたは
ＲＷＬ２のいずれの電圧に対しても、ワード・ライン検
出回路４０が応答しなくなるようにされる。従って、グ
ラフにおいて時点ｔｌとｔ４との間の点線で示されてい
るように、ラインＷＬＢにおける電圧は高く留まり、こ
のために、トランジスタＴｌｌは、全体的な活動サイク
ルを通して、ファン−アウトまたはワード・ライン・プ
ル・ダウンＷＬＰＤの電圧を接地レベルに維持するため
に、連続的に留まるようにされる。
れている情報について信号マージンのテスト操作を実行
するために、アドレスＡＤＨパッドから受け入れられた
テスト・モード・アドレス信号ＴＭＡが、テスト・モー
ド・デコード回路３８に加えられ、ＲＡＳ電圧がＯボル
トまで降下した後の時点ｔｌにおいて、複数本のライン
Ｌ３について不能なワード・ラインブースト部ＤＷＬＢ
を選択するようにされる。その後で、ラインＤＷＬＢに
おける電圧は３．６ボルトまで増大して、いかなる適当
な手段によっても、基準ワード・ラインＲＷＬＩまたは
ＲＷＬ２のいずれの電圧に対しても、ワード・ライン検
出回路４０が応答しなくなるようにされる。従って、グ
ラフにおいて時点ｔｌとｔ４との間の点線で示されてい
るように、ラインＷＬＢにおける電圧は高く留まり、こ
のために、トランジスタＴｌｌは、全体的な活動サイク
ルを通して、ファン−アウトまたはワード・ライン・プ
ル・ダウンＷＬＰＤの電圧を接地レベルに維持するため
に、連続的に留まるようにされる。
その一方で、ワード・デコード回路で選択されたライン
ＷＳＥＬにより、ワード・ライン・ドライバ２０のトラ
ンジスタＴ２がオンにされる。ワード・ラインのプル・
ダウンＷＬＰＤにおける電圧が接地電位にあるだけであ
り、−０，５ボルトのブーストされた電圧にはないから
、「信号マージン・テスト・サイクルの動作の時は、ワ
ード・ライン電圧がブーストされる通常の動作の時はど
、トランジスタｔ２が強くオンにならない。」従って、
ビット・ラインＢＬＩにおける電圧は、ワード・ライン
ＷＬＩの電圧がブーストされる場合と異なり、第２図の
グラフのＢＬＩにおいて点線で示されているように、迅
速に降下することはない。その結果として、センス・ア
ンプ３４によれば、第２のビット・ラインＢＬ２におけ
る電圧を、通常のブーストした動作の間になされた程迅
速には」二昇させることはない。
ＷＳＥＬにより、ワード・ライン・ドライバ２０のトラ
ンジスタＴ２がオンにされる。ワード・ラインのプル・
ダウンＷＬＰＤにおける電圧が接地電位にあるだけであ
り、−０，５ボルトのブーストされた電圧にはないから
、「信号マージン・テスト・サイクルの動作の時は、ワ
ード・ライン電圧がブーストされる通常の動作の時はど
、トランジスタｔ２が強くオンにならない。」従って、
ビット・ラインＢＬＩにおける電圧は、ワード・ライン
ＷＬＩの電圧がブーストされる場合と異なり、第２図の
グラフのＢＬＩにおいて点線で示されているように、迅
速に降下することはない。その結果として、センス・ア
ンプ３４によれば、第２のビット・ラインＢＬ２におけ
る電圧を、通常のブーストした動作の間になされた程迅
速には」二昇させることはない。
センス・アンプ３４がオンにされているときは、時点ｔ
２におけるビット・ラインＢＬＩおよびＢＬ２の電圧の
差は、第２図における点線で示されているように、通常
のブーストされている動作の間におけるよりは相当に小
さいから、センス・アンプで検出される信号は、第１の
メモリ・セル２４のキャパシタＣ２のような記憶キャパ
シタから導出されるものだけであって、これには少なく
とも時点ｔ２におけるある所与のレベルの電荷が含まれ
ている。
２におけるビット・ラインＢＬＩおよびＢＬ２の電圧の
差は、第２図における点線で示されているように、通常
のブーストされている動作の間におけるよりは相当に小
さいから、センス・アンプで検出される信号は、第１の
メモリ・セル２４のキャパシタＣ２のような記憶キャパ
シタから導出されるものだけであって、これには少なく
とも時点ｔ２におけるある所与のレベルの電荷が含まれ
ている。
従って、この信号マージン・テストによれば、ワード・
ラインＷＬＩ上でのブースト電圧を用いることなく、時
点ｔ２においてセンス・アンプによってセンスするのに
十分な強さの信号をビット・ラインＢＬＩおよびＢＬ２
上に発生できるメモリ・セルを識別できる。このような
信号が、ワード・ラインのブースト電圧を用いることな
く、その読み取り操作の間に検出されるのに十分な強さ
のものであることから、この装置によれば、メモリの信
号の強度について極めて有用な計測がなされる。
ラインＷＬＩ上でのブースト電圧を用いることなく、時
点ｔ２においてセンス・アンプによってセンスするのに
十分な強さの信号をビット・ラインＢＬＩおよびＢＬ２
上に発生できるメモリ・セルを識別できる。このような
信号が、ワード・ラインのブースト電圧を用いることな
く、その読み取り操作の間に検出されるのに十分な強さ
のものであることから、この装置によれば、メモリの信
号の強度について極めて有用な計測がなされる。
ここで注意されるべきことは、テストの目的のためのメ
モリに対するアクセスは、モジュール上に配置されてい
る利用可能なアドレスＡＤＨピンを通してであることか
ら、このテストはチップがモジュールとしてパッケージ
された後で実行できるということである。ここで理解さ
れるべきことは、テスト操作の間に読み取られた情報が
セル内に再書き込みされるときには、第２図のＣＩにお
ける点線によって示されているように、記憶セルＣ８に
おける電圧は１．５ボルトであるということである。
モリに対するアクセスは、モジュール上に配置されてい
る利用可能なアドレスＡＤＨピンを通してであることか
ら、このテストはチップがモジュールとしてパッケージ
された後で実行できるということである。ここで理解さ
れるべきことは、テスト操作の間に読み取られた情報が
セル内に再書き込みされるときには、第２図のＣＩにお
ける点線によって示されているように、記憶セルＣ８に
おける電圧は１．５ボルトであるということである。
ここでまた注意されるべきことは、装置の動作の説明は
第１のセル２４に記憶された“ｌｏ“′なる２進デジツ
ト（即ち、低電圧）についてなされたけれども、この装
置によれば、 “１”′なる２進デジツト（即ち、高電
圧）が第１のセル２４に記憶されているときに、同様な
利点が付与されるということである。高電圧が第１のセ
ル２４に記憶されているときの最も重大な差異は、上昇
電圧が第１のワード・ラインＷＬＩに力０えられ、セン
ス・アンプ３４におけるフィードバック操作を通して、
第２のビット・ラインＢＬ２における電圧が迅速に降下
するときに、第１のビット・ラインＢＬＩが時点ｔ！と
ｔ２との間で迅速に充電されるということである。テス
ト操作の間に同様な動作がなされるけれども、そノヒッ
ト・ラインの電圧値は、第２図のグラフＢＬＩおよびＢ
Ｌ２における点線で示されている。ここで理解されるべ
きことは、情報の読み取りがキャパシタＣ５からなされ
るときに、キャパシタＣＲＩおよびＣＲ２における基準
セル電圧が同様に修正されて、ビット◆ラインにおける
信号の強度を減少するようにされる。
第１のセル２４に記憶された“ｌｏ“′なる２進デジツ
ト（即ち、低電圧）についてなされたけれども、この装
置によれば、 “１”′なる２進デジツト（即ち、高電
圧）が第１のセル２４に記憶されているときに、同様な
利点が付与されるということである。高電圧が第１のセ
ル２４に記憶されているときの最も重大な差異は、上昇
電圧が第１のワード・ラインＷＬＩに力０えられ、セン
ス・アンプ３４におけるフィードバック操作を通して、
第２のビット・ラインＢＬ２における電圧が迅速に降下
するときに、第１のビット・ラインＢＬＩが時点ｔ！と
ｔ２との間で迅速に充電されるということである。テス
ト操作の間に同様な動作がなされるけれども、そノヒッ
ト・ラインの電圧値は、第２図のグラフＢＬＩおよびＢ
Ｌ２における点線で示されている。ここで理解されるべ
きことは、情報の読み取りがキャパシタＣ５からなされ
るときに、キャパシタＣＲＩおよびＣＲ２における基準
セル電圧が同様に修正されて、ビット◆ラインにおける
信号の強度を減少するようにされる。
メモリ・アレイ２２は２個のセル２４および２６だけを
有するものとして示されているけれども、ここで理解さ
れるべきことは、ビット・ラインの各々が多くのセルに
接続できるようにされていること、および、該メモリ・
アレイ２２には、所望により、数百のビット・ライン対
および数百のワード・ラインを含めることができるよう
にされていることである。更に、ここで理解されるべき
ことは、例えばトランスファ・デバイスＴ３ないしＴ６
のためにＰ−チャンネル電界降下トランジスタが示され
ているけれども、電圧の極性における適当に知られた変
更をもって、Ｎ−チャンネル電界降下トランジスタで交
替できるということである。
有するものとして示されているけれども、ここで理解さ
れるべきことは、ビット・ラインの各々が多くのセルに
接続できるようにされていること、および、該メモリ・
アレイ２２には、所望により、数百のビット・ライン対
および数百のワード・ラインを含めることができるよう
にされていることである。更に、ここで理解されるべき
ことは、例えばトランスファ・デバイスＴ３ないしＴ６
のためにＰ−チャンネル電界降下トランジスタが示され
ているけれども、電圧の極性における適当に知られた変
更をもって、Ｎ−チャンネル電界降下トランジスタで交
替できるということである。
このテスト・モードを開始させるために、テスト・モー
ド・アドレス・パルスの使用がなされたけれども、ここ
で理解されるべきことは、ワード・ライン・ブーストを
無効にするために他の電圧を用いることができるという
ことである。
ド・アドレス・パルスの使用がなされたけれども、ここ
で理解されるべきことは、ワード・ライン・ブーストを
無効にするために他の電圧を用いることができるという
ことである。
ここで提供された信号マージン・テスト装置は、モジュ
ールのレベルまたは装置のレベルにおいて、もしくはウ
エーファ・テストにおいてさえも、テスト◆モード・シ
ーケンスを介して簡単に実施されるものであり、また、
メモリへのアクセスが容易であることからテストのため
の時間を節減するという潜在的な可能性もある。更にこ
こで理解されるべきことは、テスト操作のためのこの電
圧ブースト無効化の技術によれば、プロセス、温度およ
び電圧に関する個別の信号量の節減がもたらされる。こ
の個別の信号量の節減により、メモリ・チップの品質を
正確に計測するための重要なパラメータが付与される。
ールのレベルまたは装置のレベルにおいて、もしくはウ
エーファ・テストにおいてさえも、テスト◆モード・シ
ーケンスを介して簡単に実施されるものであり、また、
メモリへのアクセスが容易であることからテストのため
の時間を節減するという潜在的な可能性もある。更にこ
こで理解されるべきことは、テスト操作のためのこの電
圧ブースト無効化の技術によれば、プロセス、温度およ
び電圧に関する個別の信号量の節減がもたらされる。こ
の個別の信号量の節減により、メモリ・チップの品質を
正確に計測するための重要なパラメータが付与される。
この技術を実施するためには、付加的な外部電圧やピン
は必要とされず、また、チップ・ノイズが付加されるこ
ともない。
は必要とされず、また、チップ・ノイズが付加されるこ
ともない。
第１図は、この発明の動的なランダム・アクセス・メモ
リおよび信号マージン・テスト装置についての、部分的
にブロック形式の回路図である。 第２図は、前記第１図に示されているメモリおよびテス
ト装置の動作についての説明に関して用いられるパルス
・プログラム図である。 １２ニアドレス・コントロール回路 Ｉ６：ワード・デコード回路 １８： ビット・デコード回路 ３４：゛センス・アンプ、３６：ビット・スイッチ３８
：テスト・モード・デフード回路 ４０：ワード・ライン検出回路。
リおよび信号マージン・テスト装置についての、部分的
にブロック形式の回路図である。 第２図は、前記第１図に示されているメモリおよびテス
ト装置の動作についての説明に関して用いられるパルス
・プログラム図である。 １２ニアドレス・コントロール回路 Ｉ６：ワード・デコード回路 １８： ビット・デコード回路 ３４：゛センス・アンプ、３６：ビット・スイッチ３８
：テスト・モード・デフード回路 ４０：ワード・ライン検出回路。
Claims (20)
- （１）第１のワード・ラインを備えているメモリ・アレ
イ、 第１の時間インタバルの間、前記ワード・ラインに対し
てある所与の大きさの第１の電圧を印加するためのブー
スト回路を含んでいる手段、および、 ある信号に応答して、前記所与の大きさよりも小さい大
きさの第２の電圧を前記ワード・ラインに対して印加す
るために、第２の時間インタバルの間、前記ブースト回
路を不動作にする手段、を含んでなる信号マージン・テ
スト装置。 - （２）前記信号応答手段には、アドレス信号に応答する
テスト・モード・デコード回路が含まれている、請求項
１に記載の信号マージン・テスト装置。 - （３）前記第２の電圧の大きさは、絶対値において、前
記第１の電圧のそれよりも小さい、請求項１に記載の信
号マージン・テスト装置。 - （４）前記第１の電圧の大きさは−０．５ボルトであり
、前記第２の電圧の大きさは０ボルトである、請求項３
に記載の信号マージン・テスト装置。 - （５）前記ブースト回路にはキャパシタが含まれている
、請求項１に記載の信号マージン・テスト装置。 - （６）前記信号応答手段には、アドレス信号に応答する
テスト・モード・デコード回路が含まれている、請求項
５に記載の信号マージン・テスト装置。 - （７）前記第１の電圧を印加する手段には、更に、第１
、第２の入力および１個の出力を備えたワード・ライン
検出回路が含まれており、前記出力は前記ブースト回路
に結合され、前記第１の入力前記テスト・モード・デコ
ード回路の１個の出力に接続されている、請求項６に記
載の信号マージン・テスト装置。 - （８）前記メモリ・アレイには基準ワード・ラインが含
まれており、前記ワード・ライン検出回路の第２の入力
は前記基準ワード・ラインに接続されている、請求項７
に記載の信号マージン・テスト装置。 - （９）少なくとも１本のワード・ラインを含んでいるメ
モリ・アレイ、 前記ワード・ラインに接続されているドライバ、前記ド
ライバに結合されており、第１の時間インタバルの間は
第１の回路を通して第１の大きさの電圧を前記ワード・
ラインに印加し、また、第２の時間インタバルの間は第
２の回路を通して第２の大きさの電圧を前記ワード・ラ
インに印加する手段、および、 前記ワード・ラインへの電圧印加手段に結合されており
、前記第１の時間インタバルの間は第１の信号に応答し
て前記第１の回路を励起し、また、前記第２の時間イン
タバルの間は第２の信号に応答して前記第２の回路を励
起する手段、 を含んでなる信号マージン・テスト装置。 - （１０）前記第１の信号は前記ワード・ラインから導出
されるものであり、また、前記第２の信号はアドレス信
号である、請求項９に記載の信号マージン・テスト装置
。 - （１１）前記第１の回路にはキャパシタが含まれており
、前記第２の回路にはトランジスタが含まれている、請
求項１０に記載の信号マージン・テスト装置。 - （１２）前記第１および第２の信号に応答する手段には
、該第１の信号に応答するワード・ライン検出回路、お
よび、該第２の信号に応答するテスト・モード・デコー
ド回路であって、前記ワード・ライン検出回路の入力に
接続された出力を備えたものが含まれている、請求項１
１に記載の信号マージン・テスト装置。 - （１３）前記第１の信号は前記ワード・ラインの１本か
ら導出されるものであり、また、前記第２の信号はアド
レス信号である、請求項１２に記載の信号マージン・テ
スト装置。 - （１４）前記メモリ・アレイには更に基準ワード・ライ
ンが含まれており、前記第１の信号は前記基準ワード・
ラインから導出されるものである、請求項１３に記載の
信号マージン・テスト装置。 - （１５）第１および第２のビット・ライン、および、前
記第１および第２のビット・ラインに接続された入力を
備えたセンス・アンプ回路、 が更に含まれており、 前記メモリ・アレイには、 前記第１のワード・ラインおよび前記第１のビット・ラ
インに接続されたデータ記憶セル、および、 前記基準ワード・ラインおよび前記第２のビット・ライ
ンに接続された電圧基準セル、 が更に含まれている、 請求項１４に記載の信号マージン・テスト装置。 - （１６）複数のアドレスを受け入れるパッド手段、第１
および第２の出力を備えたワード・デコード手段、 前記ワード・デコード手段のある１個の入力に対して前
記複数のアドレスの第１のものを加えるための手段、 １個の入力および１個の出力を備えており、前記入力は
前記ワード・デコード手段の該第１の出力に結合されて
いるワード・ライン・ドライバ、複数の入力および１個
の出力を備えており、前記入力は前記複数のアドレスの
第２のものを受け入れるテスト・モード・デコード手段
、 第１、第２の入力および１個の出力を備えており、前記
第１の入力は前記ワード・デコード手段の第２の出力に
結合され、また、前記第２の入力は前記テスト・モード
・デコード手段の出力に結合されているワード・ライン
検出手段、 前記ワード・ライン・ドライバの出力に結合されている
ワード・ライン・プルダウン・ノード、前記ワード・ラ
イン・プルダウン・ノードとある１個の基準電位点との
間に配置されたコントロール電極を備えており、前記コ
ントロール電極は前記ワード・ライン検出手段の出力に
結合されているトランジスタ、 第１および第２のプレートを備えており、前記第１のプ
レートは前記ワード・ライン・プルダウン・ノードに結
合されているキャパシタ、および、前記ワード・ライン
検出手段の出力に結合された１個の入力、および、前記
キャパシタの第２のプレートに結合された１個の出力を
備えているバッファ回路、 を含んでなる信号マージン・テスト装置。 - （１７）前記トランジスタはＮ−チャンネルの電界効果
トランジスタである、請求項１６に記載の信号マージン
・テスト装置。 - （１８）前記バッファ回路には第１および第２のインバ
ータが含まれており、前記インバータの各々には、Ｎ−
チャンネルの電界効果トランジスタと直列に接続された
Ｐ−チャンネルの電界効果トランジスタが含まれている
、請求項１７に記載の信号マージン・テスト装置。 - （１９）前記ワード・ライン・ドライバの出力に結合さ
れた第１のワード・ライン、前記ワード・デコード手段
の第２の出力に結合された基準ワード・ライン、記憶セ
ルおよび基準記憶セルが含まれているメモリ・アレイ、 第１および第２の入力を備えているセンス・アンプ手段
、および、 それぞれに前記センス・アンプ手段の第１および第２の
入力に対して結合されている第１および第２のビット・
ライン、 が更に含まれており、 前記記憶セルは前記第１のワード・ラインおよび前記第
１のビット・ラインに接続され、前記基準電圧セルは前
記基準ワード・ラインおよび前記第２のビット・ライン
に接続されている、 請求項１８に記載の信号マージン・テスト装置。 - （２０）選択された複数のメモリ・セルは１個のアクセ
ス・サイクルの間に読み取りまたは書き込みのためにア
クセスされ、該メモリ・セルの各々にはアクセス信号を
受け入れるコントロール電極を備えたトランジスタが含
まれていて、第１のコントロールされた電極は出力ライ
ンに結合され、また、第２のコントロールされた電極お
よび記憶手段は前記トランジスタの第２のコントロール
された電極に結合されているメモリ・システムのための
テスト装置に、 アクセス・サイクルの間に少なくとも１回アクセス信号
をブーストさせるための第１の手段、前記メモリ・シス
テムがテスト・モードにあることを検出するための第２
の手段、および、前記第２の手段に応答して、前記テス
ト・モードの間に、少なくとも１個の完全なアクセス・
サイクルにわたって前記第１の手段の動作を防止するた
めの第３の手段、 を含むことを特徴とするテスト装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US46988589A | 1989-12-28 | 1989-12-28 | |
| US469885 | 1989-12-28 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03201300A true JPH03201300A (ja) | 1991-09-03 |
Family
ID=23865423
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2309016A Pending JPH03201300A (ja) | 1989-12-28 | 1990-11-16 | 信号マージン・テスト装置 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0434904B1 (ja) |
| JP (1) | JPH03201300A (ja) |
| DE (1) | DE69023467T2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6067263A (en) * | 1999-04-07 | 2000-05-23 | Stmicroelectronics, Inc. | Dynamic random access memory circuit having a testing system and method to determine the sensitivity of a sense amplifier |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63308793A (ja) * | 1988-02-12 | 1988-12-16 | Hitachi Ltd | メモリ装置 |
| JPH01245499A (ja) * | 1988-03-25 | 1989-09-29 | Hitachi Ltd | 半導体集積回路装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0059184A1 (en) * | 1980-09-08 | 1982-09-08 | Mostek Corporation | Go/no go margin test circuit for semiconductor memory |
| JPS5891594A (ja) * | 1981-11-27 | 1983-05-31 | Fujitsu Ltd | ダイナミツク型半導体記憶装置 |
| DE3232215A1 (de) * | 1982-08-30 | 1984-03-01 | Siemens AG, 1000 Berlin und 8000 München | Monolithisch integrierte digitale halbleiterschaltung |
| JPS6238592A (ja) * | 1985-08-14 | 1987-02-19 | Fujitsu Ltd | 相補型メモリの行選択線駆動回路 |
-
1990
- 1990-09-03 DE DE1990623467 patent/DE69023467T2/de not_active Expired - Fee Related
- 1990-09-03 EP EP19900116851 patent/EP0434904B1/en not_active Expired - Lifetime
- 1990-11-16 JP JP2309016A patent/JPH03201300A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63308793A (ja) * | 1988-02-12 | 1988-12-16 | Hitachi Ltd | メモリ装置 |
| JPH01245499A (ja) * | 1988-03-25 | 1989-09-29 | Hitachi Ltd | 半導体集積回路装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0434904A3 (en) | 1992-05-13 |
| EP0434904B1 (en) | 1995-11-08 |
| DE69023467T2 (de) | 1996-06-20 |
| EP0434904A2 (en) | 1991-07-03 |
| DE69023467D1 (de) | 1995-12-14 |
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