JPS63308793A - メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は、メモリ装置に関する。

以下、この発明の実施例を図面とともに説明する。

〔ダイナミックメモリシステムの構成及び動作〕本発明
のダイナミックメモリシステムの構成を第１図に従って
説明する。まず、点線で囲まれ゛たブロックダイアグラ
ムはダイナミックメモリシステムを示しておυ、このシ
ステムはＤ−ＲＡＭ工Ｃ！　　ＡＲＲＡＹ（以下、Ｄ−
ＲＡＭと称する。）並びに計算機の中央処理装置（以下
、ｃｐｔｙと称する図示せず。）とＤ−ＲＡＭとの間の
インターフェイス回路から構成されている。

次に上記ダイナミックメモリシステムとｃＰＵとの間の
入出力信号を説明する。まず、アドレス信号Ａ　Ｏ−Ａ
　ｋはＤ−ＲＡＭのアドレスを選択する信号である。Ｒ
ＫＦＧＲＮＴはＤ−ＲＡＭのメモリ情報をリフレッシュ
させる、リフレッシュ指示信号である。ＷＥはライトイ
ネーブル信号であり、Ｄ−ＲＡＭｉＣｂけるデータの読
出し及び書込み命令信号である。ＭＳはＤ　−Ｒ，Ａ　
Ｍのメモリ動作？開始ざぜる、メモリ起動信号である。

Ｄ１〜Ｄ８はＣＰＵとＤ−ＲＡＭとを結ぶデータバスに
おける人出力データである。ＲＥ　Ｆ　Ｒ，ｇ　ＱはＤ
−ＲＡＭのメモリ情報のリフレッシュ要求信号である。

次にダイナミックメモリシステム’ｉＤ−ＲＡＭと上記
インターフェイス回路に分けて説明する。

まず、Ｄ−ＲＡＭはｎｋビット集状状回路以下、ｎｋと
称する。なお、１にピットは２１°＝　１０２４ピント
を示している。）２列にｍ個、行にＢＩ’［！！配列し
、（ｎｘｍ）ワードＸＢビット°のマトリクス構成され
たＩＣアレイより成っている。

次にインターフェイス回路全説明する。ＲＡＲはＣＰＵ
から送出きれるアドレス信号Ａ６−ＡｋのうちＡｏ％Ａ
ｌ全受信し、Ｄ−ＲＡＭの動作にあったタイミングのア
ドレス信号に変換するロウアドレスレシーバであり、Ｏ
ＡＲは上記アドレス信号ＡＯ−Ａｋのうち、Ａｉ＋＋−
ＡＪｌｆｒ、受信し、Ｄ−ＲＡＭの動作にあったタイミ
ングのアドレス信号に変換するカラムアドレスレシーバ
であり、ＡＤＨは上記アドレス信号Ａ６−Ａｋのうち、
ＡＪ刊〜Ａｋを受信し、Ｄ−ＲＡＭの動作にあったタイ
ミングのアドレス信号に変換するアドレスレシーバであ
る。

ＤＣＲはＤ−ＲＡＭのチップを選択するだめのチップ選
択制御信号（以下、ａＳ、〜ａＳｎと称する。ｍ＝２に
−Ｊ）１送出するデコーダでちる。

ＲＡＳ−ＣＴはＤ−ＲＡＭの動作にあったタイミングの
チップ選択信号及びロウアドレス取込用信号を送出する
ＲＡＳコントロール回路である。

ＡＤＭは上記アドレス信号ＡＱ％Ａｉ並びにＡｉ＋１”
’ＡＪを時系列的に多重化してＤ−ＲＡＭに送出するア
ドレスマルチプレクサでちろっＲ２ＯはＤ−ＲＡＭのメ
モリ情報をリフレノ・／ユするタイミングを決めるリフ
レッシュ同期発生回路である。

ＲＡＯはＤ−ＲＡ　Ｍのメモリ情報をリフレッシュする
ためにリフレッンユアドレス信号Ｒ８−Ｒ１を送出する
リフレッシュアドレスカウンタである。

ＤＢＤはＣＰＵ、！：Ｄ−ＲＡＩＪとの間のデータ人出
力がＷＥ信号により切換えられるデータバスドライバで
ある。

Ｃ−ＣＴは上記ＲＡＣ！、Ａ′ＤＭ、ＲＡＳ−ＣＴ　。

ＤＢＤ　、Ｄ−ＲＡＭｆｔ制御する信号を送出するコン
トロール回路である。

次にダイナミックメモリシステム内におけるアドレス信
号の働きを説明する。

ａｐＵかものアドレス信号ＡＯ−Ａｋはダイナミックメ
モリシステム内でアドレス信号Ａ　ｏ〜ＡＪとアドレス
信号ＡＪ＋ｌ〜Ａｌ（０２つの機能をもたせているう すなわち、アドレス信号Ａｏ％Ａ、７はＤ−ＲＡ）、１
の各チップ内の人モリマトリクスのアドレス信号として
使用される。また、アドレス信号ＡＪ＋ｌ〜ＡｋはＤ−
ＲＡＭのチップからみた場合、そのチップ全体を選ぶか
否かのチップ選択信号になる。

ここでアドレス信号Ａ６％ＡＪはＤ−ＲＡＭのＴＣチッ
プ内のマトリクスに合わせて、アドレス信号Ａ６−Ａ　
＞’ｉ工Ｃチンプアレイのロウ選択に、Ａｉ−＋−＋〜
Ａ、ｉＩＣチンプアレイのカラム選択に割り当てるよう
に設計されている。

次にダイナばツクメモリ７ステム内における回路動作を
説明する。

はじめにＲＡＳ信号、ＲＡＳ、−ＲＡＳ口信号、ロープ
信号であり、ＣＡＢ信号はカラムアドレ゛スストロープ
信号である。

まず、アドレス信号ＡＱ〜Ａ　ｉ　、Ａｉｉ〜Ａ。

はそれぞれＲＡＲ、ＣＡＲ’ｊ５介してＡＤＭｉて印加
源れる。

ＡＤＭに卦いて、ＲＡＳｂ信号がちるレベルになるとロ
ウアドレ・ス信号ＡＱ　−Ａｉが送出きれ、Ｄ−ＲＡＭ
のアドレス端子に印加でれる。このとき、カラムアドレ
ス信号Ａ１＋１〜ＡＪは送出されないようになっている
。

次にＲＡＳｂ信号が上記と逆レベルになるとカラムアド
レス信号Ａ１＋１〜ＡＪがＡＤＭから送出され、上記ア
ドレス端子に印加されろうこのとき、ロウアドレス信号
Ａｏ〜Ａ１はＡ　Ｄ　Ｍから送出されないようになって
いる、 このようべして上記アドレス信号ＡＯ−Ａ、１及びＡ１
＋１〜ＡＪはＲＡＳ　ｂ信号のレベルにより時系列的に
Ｄ−ＲＡＭのアドレス端子に印加される。

なｉｌ−１ＡＤ及びＲＡＣにリフレッシュ制御信号Ｒｃ
、が印加されていないため、リフレッシュアドレス信号
Ａｏ−ＲｔはＡＤＭから送出でれ・ないようになってい
る。

また、チップ選択信号Ａｉ＋ｘ−ＡｋはＤＣＲを通して
主としてＤ−ＲＡＭ内のチップを選択する。

チップ選択制御信号ａｓ、　〜ｃｓｍ（ｍ＝２　ｋ−Ｊ
）に変換嘔れ、でらにＲＡＳａ信号によってタイミング
が制御されたＲＡＥＩ、−ＲＡＳｍ信号に変換され、チ
ップ選択、用信号及びロウアドレス取込み用信号として
使われる。

次にＤ−ＲＡＭの各列におけるチップ内のアドレスの設
定動作を説明する。

まず、ロウアドレス信号ＡＱ％ＡｌがＤ−ＲＡＭのすべ
ての工Ｃチップのアドレス端子に印加される。

その後、ＲＡＳ、−ＲＡＳｍ信号のうち、１つの信号た
とえばＲＡＳ、信号があるレベルになると最上段のＢ個
の工Ｃが選択てれると仮定する。

このとき、上記ｘｃ（ＩＣ，、、工Ｃ，□、・・・・・
・Ｘ　Ｃ＋　Ｂ）　ｆ−ツブ内のメモリマトリクスアレ
イのロウアドレスに上記ロウアドレス信号Ａ０〜Ａ１が
取込まれる。ここで、上記ロウアドレス信号Ａ。

〜Ａ１がａｈＳ、信号よりも前に上記ＩＯに印加される
理由はＲＡＳ、信号が上記ロウアドレス信号Ａ０〜Ａ１
よりも前に印加されると、ロウアドレス信号以外の信号
を取込む可能性があるからである。

次にカラムアドレス信号Ａｉ＋＋〜ＡＪがＤ−ＲＡＭの
すべてのＩＣチップのアドレス端子に印加てれる。

その後、ＲＡＳｌ信号から遅延したＣＡＳ信号があるレ
ベルになると上記最上段のｎｋ、Ｂ個のＩＣチップ内の
メモリマトリクスアレイのカラムアドレスに上記カラム
アドレス信号Ａｉ＋＋〜ＡＪが取込まれる。ここで、上
記カラムアドレス信号Ａ１＋１〜ＡＪがＣＡＢ信号よυ
も前に上記ＩＣに印加芒れる理由は上記理由と同様であ
る。

また、ＣＡＳ信号の働きは、ロウアドレス信号ＡＱ−Ａ
Ｉあるいはカラムアドレス信号Ａ１＋１〜ＡＪのどちら
を送っているかを区分することにある。

以上の動作により、Ｄ−ＲＡＭの最上段ｎｋ。

Ｂ個のチップ内アドレスが設定される。

また、Ｄ−ＲＡＭの最上段を除（工ＣはＲＡＳ２〜ＲＡ
Ｓｍ信号がＲＡＳＩのレベルと逆レベルのため選択され
ないようになっている。

次に上記設定されたアドレスにおけるデータの書込み動
作及び読出し動作を説明する。

データの書込み動作及び読出し動作はライトイネーブル
信号（以下、ＷＺ傷信号称す。）のノ・イレベルまたは
ロウレベルによって決定されるように設計てれている。

書込み動作は、ＷＥ傷信号あるレベルのときに書込まれ
る。上記設定されたアドレスにｃｐＵからのデータＤＩ
Ｉ〜ＤＩＢ　がＤＢＤ’ｉ介してＢビット入力として印
加され、書込まれる。

読出し動作は書込みを完了している上記それぞれのアド
レスからデータＤｏｔ−Ｄｏ８がＷＥ傷信号上記と逆レ
ベルのときにＢピット出力として読出される。

〔コントロール信号の働き〕

略号は信号の働きを意味しており、反転記号（バー、ｂ
ａｒ）が略号の上に付けられているものはその信号が’
　Ｑ　’　（Ｌｏｗ　Ｌｅｖｅｌ　）ノときに、その略
号のもつ意味の働きを実行し、ｂａｒ記号がない場合は
−１’　（Ｈｌｇｈ　Ｌｅｖｅｌ　）のときにそれ？実
行することを意味している。

Ｃ−Ｃ！ＴはＣＰＵからの命令信号子なわちＲＦｉＦＧ
ＲＮＴ信号、ＷＺ傷信号ＭＳ信号を受け、ＯＡＳ信号、
ＲＡＳａ信号、ＲＡＳｂ信号、ＷＥ傷信号ＲＣ８信号を
それぞれ送出する。これらの送出されるコントロールは
号の働きを説明する。

ＣＡＢ信号は、ロウアドレス信号Ａｏ＝Ａｉ６るいはカ
ラムアドレス信号Ａ１＋１〜ＡＪのどちらがＤ−ＲＡＭ
内の各チップに送出されているかを区分するための信号
及び工Ｃチップのカラムアドレス信号を取込むための信
号である。

ＲＡＳａ信号はＯ８，〜Ｏ８ｍ信号をタイミノグ金合わ
せてＤ−ＲＡＭ内の工Ｃテンプアレイに供給するための
信号である。

ＷＺ傷信号Ｄ　−ＲＡ　ＭのＩＣチップ内のメモリセル
からのデータの読出し及びメモリセルへのデータの書込
みを決定するための信号である。

ＲＣ８信号はリフレッシュ動作の開始及びＡＤＭからア
ドレス信号Ａ、〜Ａｉ　、Ａｉ＋１〜Ａ、Ｔの送出を禁
止すると共にＲＡＯからのリフレッシュアドレス信号Ｒ
＠−Ｒ４に切換えるための信号である。

ＲＡＳｂ信号はＡＤＭからロウアドレス信号Ａ　ＯＳ−
Ａ　ｉ及びカラムアドレス信号Ａｉ＋ｔＡ−Ａ、ｒを時
系列多重化信号に変換するための切換えタイミング信号
であるとともに、ＲＡＳ（ＲＡＳｌ　〜ａａｓｍ）信号
の１つが選択ぐれたとき、ＡＤＭからはロウアドレス信
号Ａ（１％ＡＩが出力されているように１　ロウアドレ
ス信号ＡＱ？Ａｌとカラムアドレス信号Ａ１＋１〜Ａ７
の切換え時間’５ＲＡＳａ信号よシ遅延ざぜた信号であ
る。

次に前記ＷＥ傷信号データバスドライバ（ＤＢＤ）の関
係を説明する。

ｃ−ｃ’ｒから送出されたＷＦＪ信号はＤ−ＲＡＭ及び
ＤＢＤに印加される。例えばＷＥ傷信号高レベルの時、
読出しモードとなり、Ｄ−ＲＡＭのデータが出力され、
？ＢＤを介してＣＰＵへ送出され、このとさ、入力デー
タはＷＺ傷信号よりＤＢＤからＤ−ＲＡＭに取込まない
ように制御されている。またＷＥ傷信号低レベルの時、
書込みモードとなり、Ｄ−ＲＡＭのデータ入力端子にＣ
ＰＵから入力データがＤＢＤ’ｉ介して印加され、設定
されたアドレスにデータが書込まれる。このときＤ−Ｒ
ＡＭのデータ出力はＷＥ傷信号よりＤＢＤから出力きれ
ないように制御てれている。

〔リフレッシュ動作〕

Ｄ−ＲＡＩＪのメモリセル回路ではＭＯＳキャノくシタ
にチャージを貯えることにより情報を保持しており、こ
のチャージはり−ク亀流により時間とともに消失する。

ここで問題なのは情報ゝＩＩ（Ｈｌｇｈ　Ｌｅｖｅｌ　
）のチャージが消失して１・情報１１′と’　Ｏ’　（
Ｌｏｗ　Ｌｅｖｅｌ　）１判別する基準レベルより小さ
くなると情報１１′が１０“と判別され、誤動作となっ
てしまうことである。そこで、情報１１′　を記憶させ
続けろＫはＮ荷が上記基量レベルより減少する前に電荷
をリフレッシュする必要がらるＯそして１このリフレッ
シュ動作はメモＩ）セルの情報蓄積時間内に必ず行なわ
なければナラないＯ従って、このリフレッシュモート°
は読出しモードや書込みモードより優先する。

次にリフレッシュ動作を第１図に従って説明する。

まス、リフレツ・シュ同期発生回路（以下、Ｒ２Ｏと称
する。）はリフレッシュ要求信号（以下、ＲＥＦＲＥＱ
と称する。）を（情報蓄積時間）／（リフレッシュサイ
クル数）の同期毎にＣＰＵへ送出している。（なお、リ
フレッシュサイクル数はカラムデータ線につながるワー
ド線の数と等価である。） ＣＰＵでは上記ＲＥＦＲＥ（Ｌ２受けて、リフレッシュ
指示信号（以下、ＲＥＦＧＲＮＴと称する。）を送出す
る。このときｃｐＵからはライトイネーブル信号（以下
、ＷＺ傷信号称するＪ　）及びメモリ起動信号（以下、
ＭＳと称する。）は送出されない。上記ＲＥＦＧＲＮＴ
がコントロール回路（以下、Ｃ−Ｃ！Ｔと称する。）に
印加されると、その出力信号でちるリフレッシュ制御信
号（以下、ＲＣ８と称する。）はアドレスマルチプレク
サ（以下、ＡＤＭと称する。）及びリフレッシュアドレ
スカウンタ（以下、ＲＡＯと称する。）に印加される。

そうすると、ＡＤＭでは°ＲａＳ信号によってランダム
・アクセス用のアドレス信号Ａ０〜ＡＪに代えてリフレ
ッシュ専用のアト１／ス信号Ｒ０〜ＲｔをＤ−ＲＡＭに
送る。

Ｄ−ＲＡＭにおけるリフレッシュ方法は２つに大別され
る。その１つはＩＣＣランプレイの各列毎（ＩＣ目、Ｉ
ＣＩ！・・・・・・、Ｉｃｅｓ　ｋ１列とする。）に順
番にリフレッシュを行なう方法である。この方法はリフ
レッシュに要する消費電力が少なくて丁む利点があるが
、リフレッシュに要する時間がかかるという欠点がある
。

もう１つの方法はＤ−ＲＡＭの全ＩＣチップアレイを同
時にリフレッシュする方法である。この方法は第１図に
は図示していないが、アドレスレシーバからのアドレス
信号Ａ、７＋ｌ〜Ａｋがデコーダ（以下、ＤＣ！Ｒと称
する。）を介嘔ず、ＲＡＳコントロール回路（以下、Ｒ
Ａ１９−ＣＴ’ｉ称する。）Ｋ印加され、ＲＡＳ−ＣＴ
のすべての出力信号ＦｔＡＥｌ、　〜ＲＡＳｍがあるレ
ベルになり、Ｄ−ＲＡＭの全列のＩＣが同時に選択され
ることによってリフレッシュを行なうものである。

この利点はリフレッシュに要する時間が少ないというこ
とであり、また欠点は消費電力が多いということである
。

次にＤ−ＲＡＭのＩＣ内のマトリクスアレイにおけるリ
フレッシュ動作を説明する。ＡＤＭからＤ−ＲＡＭのア
ドレス端子にリフレッシュアドレス信号ＲｏｘＲ２が印
加され、その後ＲＡＳ信号があるレベルになり、工Ｃマ
トリクスアレイの２ｔ＋１本のロウアドレスが順次選択
される。このと＠、ＯＡＳ信号は上記と逆レベルとなっ
ている。従って、選択でれたロウアドレスにつナカって
いるメモリセルの情報をセンスアンプ（図示ぜず）で１
１′及び１０′のレベル差を広げるように増幅すること
によってリフレッシュを行なっている。

なお、”（３号はリフレッシュ動作時にＤ−ＲＡＭ及び
ＤＢ］）に送出されていないため、ＤＢＤからのデータ
の入出力は行なわれない。

（ＵＡＳ系信号及びＣＡＳ系信号の働き〕ＲＡＳ系信号
（以下、ＲＡＳ−φと称する。）及びＣＡＳ系信号（以
下、０ＡＩＩＩＩ−φと称する。）の働きｔ−第２図に
従って説明する。

（Ｘ）　　ＲＡＳ−φ φ＾Ｒはアドレスバッファ制御信号であり、これはアド
レスバッファ（以下、ＡＤＢと称する。）に印加され、
ＡＤＢにラッチされている、ロウアドレス信号Ａｏ〜Ａ
１に対応するレベルａｏ　。

ａｏ　、・・・・・・ａｌ、ａ１１ｉロウ瞼カラムデコ
ーダ（以下、ＲＣ−ＤＣＲと称する。）へ送出するか否
かを決定する信号である。

φＸはワード線制御信号であり、これはＲＣ−ＤＣＨに
印加され、メモリアレイ（以下、Ｍ−ＡＲＹと称する。

）のロウアドレスを選択するために選択された信号ｆ＞
１−ＡＲＹへ送出するか否かを決定する信号である。

φＰムはセンスアンプ制御信号であり、これはセンスア
ンプに印加され、センスアンプを駆動する信号である。

（２）ＣＡＳ−φ φＡＣはアドレスバッファ制御信号でらシ、これはＡＤ
ＢＫ印加てれ、ＡＤＢにラッチされているカラムアドレ
ス信号Ａ１＋１〜ＡＪに対応するレベルａｉ＋＋　、ａ
ｉ＋＋　、”・”　ｊ　＋　ａｊをＲＣ−ＤＣＲへ送出
するか否かを決定する信号である。

φＹはカラムスイッチ制御信号でちゃ、これはＲＣ−Ｄ
ＣＲＫ印加てれ、選択された信号によってＭ−ＡＲＹの
カラムデータ線に接続されているカラムスイッチを選択
する信号でおる。

φＯＰはデータ出力バツ７ア及び出力アンプ制御信号で
あり、これはデータ出力バッファ（、以下、ＤＯＢと称
する。）及び出力アンプ（以下、ＯＡと称する。）に印
加され、Ｍ−ＡＲＹからの読出しデータを出力データ（
Ｄｏｕｔ　）端子へ送出する信号である。

φＲＷはデータ人カバツ７７制御信号であり、これはデ
ータ人力バッファ（以下、ＤＩＢと称する。）に印加さ
れ、入力データ（Ｊｎ）端子からの書込みデータｉＭ−
ＡＲＹへ送出させる信号である。

φＲＷはデータ出力パツファ制御柩号でちり、これはＤ
ＯＢに印加でれ、書込み動作時に読出しデータ全データ
出力（Ｄｏｕｔ）端子に出力しないようにする信号であ
る。

［Ｄ−ＲＡＭの構成及び動作］ Ｄ−ＲＡＭの構成を第２図に従って説明する。

点線で囲まれたブロックはＤ−ＲＡＭの集積回路（以下
、ＩＣと称する。）ｔ−示している。

上記ＩＣにおいて、一点鎖纏で囲まれたブロックはタイ
ミングパルス発生ブロックであＬ　　ｐ−ＲＡＭの各回
路の動作を制御する信号全発生する回路から構成されて
いる。

次にＤ−ＲＡＭの各回路の動作金第３図のタイミンク図
に従って説明する。

ロウアドレス信号Ａ、〜Ａ１がアドレスバッファ（以下
、ＡＤＢと称する。）に取込まれ、ラッチされるとロウ
アドレス信号Ａｏ＝Ａｉより遅れてＲＡＳＡ号がロウレ
ベルとなる・　ここで、刀コ信号をロウアドレス信号Ａ
Ｑ−Ａｉより遅らせる理由はメモリアレイにおけるロウ
アドレスとしてロウアドレス信号Ａｏ＝Ａｌｔ確実に取
込むためである。

次ＫＲＡＳ信号から遅延した信号φ＾ＲがＡＤＢＫ印加
でれ、上記ラッチされ九ロウアト°レス信号に対応した
レベルａＯ、’Ｏ＋　”””　’　ｌ　＊　’　ｌをロ
ウ・カラムデコーダ（以下、ＲＣ−ＤＣＲと称する。）
へ送出する。Ｒｅ−ＤＣＲに上記レベル已。、ａｏ　、
・・・・・・ａｌ　、ａｉが印加されるとＲＣ−ＤＣＲ
は選択されたものだけハイレベルに留り、選択されない
ものはロウレベルとなる動作を行なう。

そして、上記選択された信号はφＡＲから遅延した信号
φＸがＲｅ−ＤＣＲに印加されるとＭ−ＡＲＹへ送出さ
れる。ここで、φＸがφ人Ｂより遅らせる理由はＡＤＢ
の動作完了後、ＲＣ−ＤＯＲを動作させるためである。

こうしてＭ−ＡＲＹにおけるロウアドレスは、ＲＣ−Ｄ
ＯＨの２１＋１本の出力信号のうち、１本がハイレベル
となるため、それに対応したＭ　−Ａ、　ＲＹ内の１本
のロウアドレス線が選択されることによって設定される
。

次にＭ−ＡＲＹＫおける選択された１本のロウアドレス
線に接続畜れているメモリセルの′１Ｋ又はゝＯＩの情
報をセンスアンプ（以下、ｓＡと称する。）でそれぞれ
増幅する。このＳＡの動作はφＰＡが印加てれると開始
する。

その後、カラムアドレス信号Ａｉ−＋−＋〜ＡＪがＡＤ
Ｂに取込まれ、ラッチされるとカラムアドレス信号Ａ１
＋１〜ＡＪより遅れて「Ｔｉ信号がロウレベルとなる。

ここで、ＯＡＳ［号をカラムアドレス信号Ａｉ　＋　＋
〜ＡＪより遅らせる理由はメモリアレイにおけるカラム
アドレスとしてカラムアドレス信号を確実に取込むため
である。

次にＣＡＳＡ号から遅延した信号φＡＣがＡＤＢＫ印加
されると上記カラムアドレス信号に対応しタレヘルａｉ
＋ｔ　＋τｉ＋ｔ　＋・・・・・・ａＪ、τ、７１Ｒ（
！−ＤＣＲへ送出する。そしてＲＣ−ＤＯＲは上記と同
様の動作を行牟う。そして上記選択された信号はφ＾Ｃ
から遅延した信号φＹがＲＯ−ＤＣＲに印加されるとカ
ラムスイッチ（以下、Ｃ−８Ｗと称する。）へ送出され
る。こうしてＭ−ＡＲＹにおけるカラムアドレスはＡＤ
−ＤＣＲの２Ｊ−１本の出力信号のう“ち、１本がハイ
レベルとなるため、１つのＣ−ＧＷが選択てれ、このｃ
−８Ｗに接続されているカラムアドレス線すなわちデー
タ線が選択されることによって設定される。

このようにして、Ｍ−ＡＲＹ内の１つのアドレスが設定
される。

次に上記のように設定されたアドレスに対する読出し及
び書込み動作を説明する。

読出しモードにおいてはＷＥ倍信号・・イレペルとなる
。このＷＥ倍信号ＣＡＳ（，４号がロウレベルになる前
に・・イレベルになるように設計されている。なぜなら
、ＣＡＳ信号信号口ウレベルになると結果的にＭ−ＡＲ
Ｙの１つのアドレスが設定されるため、その前からＷＥ
倍信号ハイレベルにしておき、読出し動作の準備全して
読出し開始時間を短くするためである。

また、Ｃ！Ａｓ系信号のφｏｐが出力アンプに印加され
ると出力アンプがアクティブになシ、上記設定されたア
ドレスの情報が増幅され、データ出力バッファ（以下、
ＤＯＢと称する。）を介してデータ出力（Ｄｏｕｔ）端
子に読出される。このようにして読出しが行なわれるが
、ＣＡＳＡ号がハイレベルになると読出し動作は完了す
る。

次に書込みモードにおいてはＷＥ倍信号ロウレベルとな
る。このロウレベルのＷＥ倍信号ロウレベルのＯＡ日傷
信号よりつくられる信号φＲＷがハイレベルとなってデ
ータ人カバソファ（以下、Ｄよりと称する。）に印加さ
れるとＤＩＲがアクティブになり、入力データ（Ｄｉｎ
　）ＱＷａ子からの書込みデータ全上記Ｍ　−Ａ、　Ｒ
Ｙの設定でれたアドレスに送出し、書込み動作が行なわ
れる。

このとき、上記φｎｗの反転信号、っま９０つレベルの
信号φＭＷがＤＯＢに印加され、書込み動作時に、デー
タの読出しが行なわれないように制御している。

また上記タイミングパルス発生ブロック（ＴＧＢ）から
発生されるＲＡＳ系信号（ＲＡＳ−φ）には、上述した
以外にＲＡＳ信号が順次遅延てせられた信号ＲＡＳ口、
　ＲＡ　Ｓ！！、　ＲＡＳ１３　およびφＸｄｐが含ま
れ、ＣＡＳ系信号（Ｃ″ＡＥＩ−φ）には、上述した以
外に「Ｘゴ信号が順次遅延てぜられた信号０ＡＳＬ、・
、ＣＡＳ口およびＣＡ　Ｂ、　、が含まれる（図示せず
）。

（Ｄ−ＲＡＭトランジスタ回路の構成と動作の概要〕 第４Ａ、Ｂ図に示した回路では、ＮチャンネルＭ　　工
　Ｓ　　Ｆ　　Ｆ、Ｔ　　（Ｍｅｔｅｌ　　工ｎ５ｕｌ
ａｔｏｒ　　Ｓｅｍ１ｃｏｎｄｕ　　−ｃｔｏｒ　Ｆｉ
ｅｌｄ　Ｅｆｆｅｃｔ、　Ｔｒａｎｓｉｓｔｏｒ　）　
ｆ代表とするＮチャンネルエＧ　Ｆ　Ｆ、　Ｔ　（Ｉｎ
５ｕｌａｔｓｒ　−ＧａｔｅＦｉｅｌｄＦＪｆｆｅｃｔ
、　Ｔｒａｎｓｉｓｔｏｒ　）　ｆ例にして説明する。

１ピツトのＭ−ＣＥＬは情報蓄積用のキャパシタ０日と
アドレス選択用のＭＩＳＦ’ＥＴＱＭとからなり　、％
　１１　、　％　□　Ｉの情報はキャパシタａｓに電荷
があるかないかの形で記憶される。

情報の読み出しは、ＭＩＳＦ’ＫＴＱｕ乏ＯＮにしてＣ
８を共通のカラムデータ線ＤＬにつなぎ、データ線ＤＬ
の電位がａＳに蓄積された電荷量に応じてどのような・
変化が起きるかをセンスすることによって行なわれる。

データ線ＤＬの浮遊容量ｃｏに前もって充！されていた
電位を電源電圧ＶＣａとすると、ＣＢに蓄積てれていた
情報Ｃ１〃（Ｖｃｃの電位）であった場合、アドレス時
においてデータ線ＤＬの電位（ＶＤＬ　）’　、　’は
ｖｃｃの電位のままであり、それが’Ｏ’　　（ＯＶ）
であった場合、（ＶＤＬＥ　　ｚは（Ｃｏ−Ｖｃｃ　　
Ｏｓ（Ｖｗ　　Ｖｔｈ　）ｌ／ｃｏとなる。但し、ｖ　
ｒ、はＭＩＳＦＥＴＱ、ＭＯゲート電圧、ＶｔｈはＭＩ
ＳＦＥＴＱ、Ｍのしきい値電圧である。ここで論理ゝゝ
１“と論理１０′　との間の差すなわち検出される信号
量Δｖ８は ΔＶｓ＝（Ｖｐｂ）％ｚ　　（ＶＤＬ）％　　　ｚｌ　
　　　　　　　　　　　　　　　０＝（ｖｖ−ｖｔｈ）
”　Ｃｓ／Ｃ０ と表る。ｖｖ”ｖａｏとすると、信号量Δｖ８はΔＶｓ
＝（Ｖｃａ−Ｖｔｈ　）　　・ＣＢ／　Ｃ＋となる。

メモリセルを小さくシ、かつ共通のデータ線に多くのメ
モリセルをつないで高集積大容量のメモリマトリクスに
しであるため、ｖ８　＜ｃｏ　％すなわちＣＢ　／　Ｃ
（１は・非常に小さな値になる。従ってΔＶｓは非常に
微少な信号となっている。

読み取りの基準信号 このような微少な信号を検出するための基準としてダミ
ーセルＤ−１：Ｌが用いられる。Ｄ−ＣＥＬはキャパシ
タＣｃｌｓの容量値がＣ８のほぼ半分であることを除き
、Ｍ−（ＫＬと同じ製造条件、同じ設計定数で作られて
いる。Ｃｄｓはアドレスに先立ってＭＩＳＦＥＴＱ、Ｄ
２によって接地電位に充電（他方の電極はＶａＣに固定
）されている。

従って、アドレス時に共通のカラムデータｉＤＬに与え
る信号変化量ΔＶＲは、メモリセルのそれ（ΔＶｓ）と
同様に次式で表わされる。但し、ＶＤＷはＭ工５ＦＩＴ
（ＬＤｚのゲート電圧、　Ｖｔｈ’はＭ工５ＦＥＴＱｎ
ｚのしきい値電圧である。

ΔＶＲ＝（ＶＤＷ−’Ｖｔｈ’）　・Ｏａｓ／Ｃ！。

ＶＤＷ　＝ｖａｃとすると、ΔｖＲは次式で表わされる
。

ΔＶＲ＝（ＶＯＣ−Ｖｔｈ’　）−Ｃｄｓ；／ｃ。

前述したように、Ｃ！ａｓはＣＧの約半分に設定されて
いるため、ΔＶ・ＲはΔｖＱのほぼ半分に等しい。

従って、メモリセルのデータ線ＤＬに与える電位変化が
ダミーセルのそれ（ΔＶＲ）よシ小テいか大きいかでゝ
Ｉ′、ゝｏｌの情報が判別できる。

各回路の配置 ＳＡ、はアドレス時に生ずるこのような電位変化の差を
、タイミング信号（センスアンプ制御信号）φＰ’Ａで
決まるセンス期間に拡大するセンスアンプであ！ｌｌ（
！Ｊｈ作は後述する）、１対の平行に配置でれた相補デ
ータ線ＤＬ、　　、　、　ＤＬ、　　、にその人出ノー
ドが結合てれている。データ線ＤＬ、、。

ＤＬＬ−、に結合されるメモリセルの数は検出精度を上
げるため等しくされ、ＤＩｌｌ−五、ＤＬｌ−１のそれ
ぞれに１ケずつダミーセルが結合されている。

また各メモリセルは１本のワード線ＷＩＩと相補対デー
タ線の一方との間に結合される。各ワード線ＷＬは双方
のデータ線対と交差しているので、ワード線ｗｂに生じ
る雑音成分が静電結合によシデータ線にのっても、その
雑音成分は双方のデータ線に等しく現われ、差動型のセ
ンスアンプＳＡによって相殺でれる。

相補データ線対ＤＬＩ−，、Ｉ）ＩＩ、−、の一方に結
合されたメモリセルが選択された場合、他方のデータ線
には必ずダミーセルが結合されるよう１対のダミーワー
ド線ＤＷＬ、−、、ＤＷ恥−２の一方が選択される。

センス・アンプの動作 このセンス・アンプｓＡ、ｔｉ１対の交差結合され７ｊ
ＭＩ８Ｆ１！！ＴＱ８ｍ　、（Ｌｓ＊　ｔｌＷし、それ
らの正帰還作用に工り、微少な信号を差動的に増幅する
っこの正帰還動作はＭＩＳＦ］１ｃＴＱｓ＋ｏがタイミ
ンク信号（センスアンプ制御信号）φ１’Ａによって導
通し始めると同時に開始され、アドレシング時に与えら
れた電位差にもとづき、高い方のデータ線電位（ＶＨ）
は遅い速度で低い方のそれ（ＶＬ）は速い速度で共にそ
の差が広がシながら下降していく。こうしてｖＴＪが交
差結合Ｍ工５ＦＥＴのしきい値電圧ｖｔｈに下降したと
き正帰還動作が終了し、ｖＨの下降はＶＣＣより小嘔く
ｖｔｈより大きい電位に留まると共ＫＳＶＬは最終的に
はＯｖに刺違する。

アドレッシングの際、一旦破壊でれたメモリセルの記憶
情報は、このセンス動作によって得られたｖＨもしくは
ＶＬの電位をそのま１受け取ることによって回復する（
再＠き込みでれる）。

論理１１ルベルの補償 しかしながら、ｖＸｌがｖｃｃ　Ｋ対して一定μ上落ち
込むと、何回か読み出し、再書き込みを繰り返している
うちに論理１０′として読み取られるところの誤動作が
生じる。この誤動作を防ぐために設けられたのがアクテ
ィブリストア回路ＡＲ。

であシ、このＡＲＩは、ｖＴＪＫ対しては何らの影響を
与えずｖＨのみを選択的にＶＯＯの電位にブーストする
働きがある。ＣＢｔ　１及びＯＢＩ、　Ｋは図面左側の
端子に印加される電圧に応じてその静電容量が変化する
ＭＩ日型可変容量素子であυ、論理的にはしきい値電圧
ｖｔｈを基準として篇い電圧でキャパシタができ、低い
方の電圧でキャパシタができないと理解されたい。

タイミング信号（アクティブリストア制御信号）φｒｇ
によってＭ　Ｘ　８１ｌＰＫ　Ｔ　Ｑ、ｓａ　Ｉ　Ｑｓ
ｓが導通し比とき、ＶＨＯｔ位にあるデータ線電位する
可変容全素子ＣＢが充電きれ、次にタイミング信号（ア
クティブリストア制御信号）φγ８が・・イレベルにな
ったときそのデータ線に属するＭＩＳＦＥＴＱｇｓ又は
Ｑｓｙのゲート電位が’／Ｇｏよシ充分高くなりＶＨの
電位はＶＣＣに回復される。この場合、Ｑａｓ　＋　Ｑ
、ｓｔ　　の電力損失を小てくするためそれぞれのＶｔ
ｈは骨白のないＭ工８ＦＩＣＴＫ比べ小さく設計されて
いる。

（Ｄ−ＲＡＭ）ランジスタ回路の時系列的な動作〕 読み出し動作 プリチャージ期間 φＰＧがノ・イレペルのとき（Ｖｃａよシ高い）Ｍ工Ｅ
３ＩＰＺＴＣ４，３ｔ、Ｑａｓ　　が導通し相補データ
線対ＤＬ、−レＤＬ、−，の浮遊容量ＣＯがＶＣＣに予
充電される。このと＠　Ｍ　Ｘ　Ｂ　Ｆ　Ｔ、　Ｔ　Ｑ
ｓｘも同時に導通するので、Ｑｓｚ＋Ｑ８ｘ　　Ｋよる
予充電にアンバランスが生じても相補データ線対ＤＩＪ
Ｉ　−（ｒ　ＤＬｉ　　＋は短絡され同電位・の条件に
設定される。ＭＩＳ　ＦＥ　Ｔ　Ｑｓ＋からＱｓｓ　は
それぞれのソース・ドレイン間に電圧損失が生じないよ
う骨白のないＭＩＳＰＥＴに比べｖｔｈが低く設定てれ
ている。

このときタイミング信号（ディスチャージ制御信号）φ
ｄａによってＭ　Ｘ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑｄｚが導通し
ダミーセルＤ−（１！：Ｌも同様に所定の状態にリセッ
トてれる。

ロウアドレス期間 タイミング信号（アドレスパンファ制御信号）φＡＲ（
第３図参照）のタイミングでアドレスバ７７７ＡＤＢか
ら供給されたロウアドレス信号ＡｏなｔｎしＡ１は、ロ
ウ骨カラムデコーダＲＣ−ＤＣＨによってデコード（解
読）されワード線制御信号φＸの立上りと同時にメモリ
・セルＭ−ＣＫＩ４びダミーセルＤ−ＣＥｌｉ１．＋の
アドレッシングが開始される。

その結果、相補データ線対ＤＬ＋　−ｓ　ｒ　ＤＬＲ−
。

の間には前述した通シメモリ・セルの記憶内容にもとづ
きほぼΔｖ８／２の電圧差が生じる。

センシング タイミング信号（センスアンプ制御信号）φＰ＾に！ｊ
）Ｍ工５ＦＥＴＱｓ＋ｏが導通し始めると同時にセンス
アンプＥＩＡ、は正帰還動作を開始し、アドレス時に生
じたΔＶ　ｇ　／　２の検出信号を増幅する。増幅動作
がほぼ完了したのち、タイミング信号（アクティブリス
トア制御信号）φｒｓに同期して前述したアクティブリ
ストア回路ＡＲ，が論理１１′のレベルｔＶｃｃに回復
する。

データ出力動作 タイミング信号（アドレスバッファ制御信号）φＡＯに
同期してアドレスバッファＡＤＢかも送られてきたカラ
ムアドレス信号Ａ１＋１ないしＡｊはロウ・カラムデコ
ーダＲＯ−ＤＣ！Ｒで解読され次いでタイミング信号（
カラムスイッチ制御信号）φ、にょって選択されたカラ
ムアドレスにおけるメモリセルＭ−ＯＫＬの記憶情報が
カラムスイッチｃ−ｓｗ１’６介してコモン入出力線０
ＤＩＪ、　。

０ＤＬ１に伝達される。

次にタイミング信号（データ出力バッファ及びメインア
ンプ制御信号）φＯＦによってメインアンプ・データ出
力バッファＭＡ＆ＤＯＩ３が動作し、読み取った記憶情
報がチップの出力端子ＤｏｕｔＫ送り出でれる。なおこ
のＭＡ＆ＤＯＢＴｌｉ書き込み時にはタイミング信号（
データ出カバソファ制御信号）φＲＷＫより不動作には
れる。

書き込み動作 ロウアドレッシング期間 プリチャージ、アドレッシング、センシング動作は前述
の読み出し動作と全く同じである。従って相補データ線
対ＤＬ、−，、ＤＬ、　　、　　には人カ書き込み情報
Ｄｉｎの論理値Ｋかまわず本来書き込みを行なうべきメ
モリセルの記憶情報が読み出される。この読み出し情報
は後述の８き込み動作によって無視されることになって
いるのでここまでの動作は実質的にはロウアドレスの選
択が行なわれていると考えてよい。

書き込み期間 読み出し動作と同様、タイミング信号（カラムスイッチ
制御信号）φｒＫ同期して選択てれたカラムに位置する
データ線対ＤＬＩ　−１、ＤＬ、　−１がカラムスイッ
チｃ−ｓｗ、２介してコモン入出力線ＣＤＬ、　、　Ｃ
ＤＩ、、に結合でれる。

次にタイミング信号（データ人力バッファ制御信号）φ
ＲＷに同期してデータ人力バッファＤＩＲから供給され
る相補書き込み入力信号ｄｉｎ＋ｄｉｎがカラムスイッ
チｃ−ｓｗ、１介してメモリΦセルＭ−ＣＥＬＫ書き込
まれる。このとさ、センスアンプＳＡＩ　　も動作して
（・）る力”データ入力パノ７アＤ工Ｈの出力インピー
ダンスが低いので、カラムデータ線対ＤＬＩ−，、ＤＬ
Ｉ−、に現われる情粍は入力Ｄｉｎの情報によって決定
される。

リフレッシュ動作 リフレッシュはメモリセルＭ−ＣＥＬに記ｔｔｇれた失
なわれつつある情報を一旦カラム共通データ線ＤＬＩ／
Ｃ読み出し、読み出した情報をセンスアンプＳＡＩ並び
にアクティブリストア回路ＡＲ。

によって回復したレベルにして再びメモリセルＭＣＫＬ
Ｋ！！込むことによって行なわれる。従でリフレッシュ
の動作は読み出し動作で説明したところのロウアドレッ
シングないしセンシング期間の動作と同様である。ただ
しこの場合、カラムスイッチ０−８Ｗ、は不動作にして
全カラム同時にか・り各ロウ項番にリフレッシュが行な
われる。

〔２マット方式５４に−Ｄ−ＲＡＭ回路構成〕第５Ａ図
は、約６４にピントのメモリセルを、それぞれ１２８列
（ロウ）ｘ２５６行（カラム）＝３２，７６８　　ビッ
ト（３２にビット）の記憶容量を持つ２つのメモリセル
マトリクス（メモリアレイＭ−ＡＲＹＩ　　、Ｍ−ＡＲ
Ｙ２　）Ｋ分けて配列したＤ−ＲＡＭ回路構成図を示し
ている。この図（Ｃおける主要なブロックは実際の幾何
学的な配置に合わせて描かれている。

各メモリフレイＭ−ＡＲＹＩ　　、Ｍ−ＡＲＹ、のロウ
系のアドレス選択線（ワード線ＷＩ、）には、ロウアド
レス信号Ａｏ％Ａ＠に基づいて得られる２”−４２８通
りのデコード出力信号が、各ロウデコーダ（兼ワードド
ライバ）Ｒ−ＤＣＲ，、尺−ＤＣＲ２よシ印加される。

カラムデコーダＣ−ＤＣＲは、カラムアドレス信号Ａ９
〜ＡＩＳに基づいて１２８通りのデコード出力信号を提
供する。このカラム選択用デコード出力信号は、左右の
メモリアレイ並びに各メモリアレイ内の隣り合う上下の
カラムに対して、すなわち合計４つのカラムに対して共
通である。

これら４つのカラムのうちいずれか１つを選択するため
に、アドレス信号Ａ７によびＡｌが割り当てられる。例
えばＡ、は左右の選択、Ａ、は上下の選択に割り当てら
れる。

アドレス信号Ａ７．ＡＩに基づいて４通シの組み合せに
解読するのがφｙ１ｊ信号発生回路φｙｉｊ−８（）で
アリ、その出力信号φｙｏａ　＋φ７０＋　１φ７１Ｇ
　。

φｙ目に基づいてカラムを切シ換えるの〃：カラムスイ
ッチセレクタＣ３Ｗ−日、、ｃｓｗ−ｓ、である。

このように、メモリアレイのカラムを選択するためのデ
コーダは、カラムデコーダＣ−ＤＣＲＩ：びカラムスイ
ッチセレクタａｓｗ−８，、ｃｓｗ−８２の２段に分割
される。デコーダを２段に分割したねらいは、まず第１
に、ＩＣチップ内で無駄な空白部分が生じないようにす
ることにある。

つまシ、カラムデコーダＣ−ＤＯＨの左右一対の出力信
号線を担う比較的大きな面積を有するＮ。

Ｒゲートの縦方向の配列間隔（ピッチ）ヲ、メモリ七ル
のカラム配列ピッチに合わせることにある。

すなわち、デコーダを２段に分割することによって、前
記ＮＯＲゲート全７敗するトランジスタの数が低減され
、その占有面積を小でくできる。

デコーダｆｃ２段に分割した第２のねらいは、１つのア
ドレス信号線に接続される前記ＮＯＲゲートの数と減少
でぜることにより、１つのアドレス信号線の有する負荷
を軽くシ、スイッチングスピードを向上させることにあ
る＠ アドレスバッファＡＤＢは、マルチプレクスされたそれ
ぞれ８つの外部アドレス信号Ａ、〜Ａ７；Ａ８〜Ａｔ５
ｔ、それぞれ８糎類の相補対アドレス信号（ａ６，７丁
）〜（ａ７．τ７）：（’Ｉ＋τ丁）〜（ａ１５　、τ
ｔｓ）Ｋ加工し、ＩＣチップ内の動作に合わせたタイミ
ングφＡＲＴφＡＣでデコーダ回路に送出する。

〔２マット方式６４に−Ｄ−ＲＡＭ回路動作〕２マット
方式６４に−Ｄ−ＲＡＭにおけるアドレス設定過程の回
路動作を、第５Ａ図、萬５Ｂ図に従って説明する。

まずロウ系のアドレスバッファ制御信号φＡＲがハイレ
ベルに立上ることによって、ロウアドレス信号Ａｏ％Ａ
、に対応した？ｆｌｌ類の相補対ロウアドレス信号（ａ
Ｑ、ａ丁り〜（ａ６．τ７）が、アドレスバッファＡＤ
Ｂからロウアドレス線Ｒ−Ａ　Ｄ　Ｌ、全弁してロウデ
コザ°Ｒ−Ｄ（Ｒ，、Ｒ−ＤＣＲ２に印加？れる。

次にワード線制御信号φＸが））イレペルに立上ること
Ｋよって、ロウデコーダＲ−ＤＣＲ，，Ｒ−ＤＯＲＩが
アクティブとなシ、各メモリアレイＭ−ＡＲＹＩ　、　
Ｍ−ＡＲＹ２　　のワード線ＷＬのうちそれぞれ１本づ
つが準択され、ノ・イレベルにされる。

次にカラム系のアドレスバッファ制御信号φＡＣがハイ
レベルに立上ることによって、カラムアドレス信号Ａ％
””ＡＬＳに対応した７種類の相補対カラムアドレス信
号（ａｇ、τ７）〜（ＩＬＩＳ〜τ乙）がアドレスバッ
ファＡＤＢからカラムアドレス線Ｃ−ＡＤ−？介してカ
ラムデコーダＣ−ＤＣＲに印加嘔れる。

この結果カラムデコーダＣ−ＤＣＨの１２８対の出力信
号線のうち１対がノ・イレベルとなυ、このハイレベル
信号がカラムスイッチセレクタＣ３Ｗ−Ｓ、　、　（！
　Ｓ　Ｗ−８２に印加される。

次にカラムスイッチ制御信号φｒが）・イレペルに立上
ると、φｙｉｊ信号発生回路φｙｉｊ−８Ｇが動作可能
となる。

一方、すでにアドレス信号Ａ７に対応した相補ｎ信号（
ａｙ　　、Ｔｔ　　）はアドレス／（ツファ制御信号φ
ＡＲがハイレベルになつ之ときに、またアドレス信号Ａ
、に対応した相補対信号（ａ、、７丁）はアドレスバッ
ファ制御信号φＡＯがハイレベルになったときに、それ
ぞれφｙｉｊ信号発生回路φｙ　ｌ　ｊ　−Ｓ　Ｇ　Ｉ
ｃ印加されている。従ってカラムスイッチ蚤す？１’Ｊ
信号−Ｙがハイレベルになると、これとほぼ同時にφｙ
ｉｊ信号発生回路φｙｌｊ−８Ｇはカラムスイッチセレ
クタＣｔＳＷ−８，，０８Ｗ−８！に信号を送出するｂ このようにしで、カラムスイッチＣ−５Ｗｌ　。

Ｃ−Ｓ　Ｗｚにおける合計５１２のトランジスタ対のう
ち一対が選択され、メモリアレイ内の一対のデータ線Ｄ
Ｌがコモンデータ線ＣＤＬに接続てれる。

〔２マット方式Ｄ−ＲＡＭ　工（！レイアウトパターン
〕 −（固のＩＣチップの中でメモリアレイが２つに分けら
れたいわゆる２マット方式のＤ−ＲＡＭ工Ｃレイアウト
パターンを第６図に従って説明するうまず、複数のメモ
リセルによって構成嘔れた２つのメモリアレイＭ−ＡＲ
Ｙ！、　Ｍ−ＡＲＹ、は互いに離間して工Ｃチップの中
に配置されている。

このＭ−ＡＲＹＩとＭ−ＡＲＹ、との間の工Ｃチップ中
央部だ共通のカラムデコーダ（：！−ＤＣＲが配置され
ている。

Ｍ−ＡＲＹＩのためのカラムスイッチＯ−８Ｗ。

および複数のダミーセルから成るダミーアレイＤ−ＡＲ
Ｙ１はＭ−ＡＲＹｌ　とＣ−ＤＣＲとの間に配置されて
いる。

一方、Ｍ−ＡＲＹ２のためのカラムスイッチＣ−５ｗ２
ｂ、Ｈび複数のダミーセルから成るダミーアレイＤ−Ａ
ＦＹｚは、Ｍ−ＡＲＹ２　と（！−ＤＣＲとの間に配置
されている。

センスアンプＳＡＩ、ＳＡ、は雑音、例えばＣ−ＤＣ！
Ｈに印加される信号によって誤動作しないようにするた
め、また配線のレイアウトを容易（てするためにＸＣチ
ップの左端部、右端部にそれぞれ配置されている。

ＩＣチップの上部右側には、データ入カバソファＤＩＲ
、リード・ライト信号発生回路Ｒ／　Ｗ　−ＳＧふ・よ
びＲＡＳ系信号発生回路ＥＩＧ！が配置されてＡる。そ
して、これらの回路に近接してＲＡＳ信号印加パッドＩ
’　−ｒ、　Ａｓ、ＷＥ信号印加バッドｐ−ｗｚ、デー
タ信号印加バッドＰ−Ｄｉｎが配置されている。

一方、工Ｃチップの上部右側には、データ出力バッファ
ＤＯＢ　、（！Ａ日信号発生回路ＯＡ＋３−８Ｇおよび
ＣＡＢ系信号発生回路ＳＧ、が配ｔｉｎれている。そし
て、これらの回路に近接してＶＳＳ電圧供給・くラドｐ
、−ｖＢｓ、（：！Ａｓ信号印加パッドＰ−ＣＡＳ、デ
ータ信号取り出しバッドＰ　−Ｄｏｕｔおよびアドレス
信号Ａ６供給バッドＤ−Ａ６が配置されている。

ＲＡＥ３系信号発生回路ＳＧｌとＣＡＳ系信号発生回路
ＳＧ２との間にはメインアンプＭＡが配置されている。

ＲＡＳ系信号発生回路ｓｏ、、ＣＡｓ系信号発生回路Ｓ
Ｇ２あるいはメインアンプＭＡのように占有面積の大き
い回路の上部にはＶＢＢ発生回路ＶＢＢ　　Ｇが配置さ
れている。なぜならば、ＶＢＢ−Ｇは少数キャリアを発
生し、この少数キャリアによってＭ−ＡＲＹＩ　　、Ｍ
−ＡＲＹ２を構成するメモリセルが不所望な情報反転を
こうむる危険がある。それゆえ、これを防止するために
”ＢＢ発生回路ＶＢＢ−Ｇは上述したようにＭ−ＡＲＹ
、。

Ｍ−ＡＲＹ、からできるだけ離れた位置に配置されてい
る。

ＩＣチップの下部左側にＭ−ＡＲＹｌのためのロウデコ
ーダＲ−ＤＯＲＩが配置されている。そして、このＲ−
ＤＣＲｌに近接してアドレス信号供給バッドＰ−Ａｏ、
　Ｐ−Ａｌ　　、　Ｐ−Ａｌ　ｋよびｖｃｃｔ圧供給バ
ンドＰ−ＶＣＣが配置されている。

一方、工Ｃチップの下部右側には、Ｍ−ＡＲＹ２のため
のロウデコーダＲＤＣＲｚが配置されている。そして、
このロウデコーダＲ，−Ｄ　Ｃ！ＲＺに近接してアドレ
ス信号印加バッドＰ−Ａ３、Ｐ−Ａ４　　、Ｐ−Ａ５　
　、Ｐ−Ａ、が配置されている。

そして、Ｒ−ＤＣＲ，とＲ−ＤＣ！Ｒ，との間にはアド
レスバッファＡＤＢが配置されている。

〔８マット方式６４に−Ｄ−ＲＡＭ画路構成〕第７Ａ図
は、約６４にビットのメモリセルを、それぞれ１２８列
（ロウ）×６４行（カラム）＝８．１９２ピツ）（８に
ビット）の記憶容量を持つ８つのメモリセルマトリクス
（メモリアレイＭ　−ＡＲＹ、〜＄）に分けて配列した
Ｄ−ＲＡＭ回路構成図を示している。この図にかける主
要なブロックは実際の幾何学的な配置に合わせて描かれ
ている。

各メモリアレイＭ−λＲＹ　ｌ−、−８のロウ系のアド
レス選択朦（ワード線ＷＬ）には、アドレス信号Ａｏ　
％Ａｓ　Ｋ基づいて得られる２’＝１２８通りのデコー
ド出力信号が印加される。

この際、ワード線ＷＬの配線長を短くするために、つ′
１リワード線ＷＬ上の信号伝達の伝播遅延時間を小でく
する几めに、合計４つのロウデコーダ（兼ワードドライ
バ）Ｒ−ＤＣＲ，〜４がそれぞれ２つのメモリアレイの
間に配置されている。

カラムデコーダＣ−ＤＯＲは、アドレス信号Ａ９〜Ａ目
に基づいて１２８通りのデコード出力信号を提供する。

このカラム選択用デコード出力信号は、左右のメモリア
レイ並びに各メモリアレイ内の隣シ合う上下のカラムに
対して、すなわち合計４つのカラムに対して共通である
。

これら４つのカラムのうちいずれか１つを選択するため
に、アドレス信号Ａ、に％よびＡｓが割り当てられる。

例えばＡ７は左右の選択、Ａ８は上下の選択に割り当て
られる。

アドレス信号ＡＴ、Ａ８に基づいて４通りの組み合せに
解読するのがφｙ１ｊ信号発生回路φｙ１ｊ−８Ｇであ
り、その出力信号φ７００１φｙｏＩ。

φｙｔｏ　＋φ７１１に基づいて力ジム炉≠ｍｉ切り換
えるのがカラムスイッチセレクタｃｓｗ−８ｌ。

ｃｓｗ−ｓ２　　である。

このように、メモリアレイのカラムを選択するためのデ
コーダは、カラムデコーダＣ−ＤＣＲおよびカラムスイ
ッチセレクタｃｓｗ−８，、Ｃ３Ｗ−８，０２段に分割
される。デコーダを２段に分割したねらいは、まず第１
に、工Ｃチップ内で無駄な空白部分が生じないようにす
ることにある。

つまり、カラムデコーダＣ−ＤＯＨの左右一対の出力信
号線を担う比較的大きな面積を有するＮＯＲゲートの縦
方向の配列間隔（ピッチ）ｔ−、メモリセルのカラム配
列ピッチに合わせること′に、ある。

すなわち、デコーダｔ−２段に分割することによって、
前記ＮＯＲゲートを構成するトランジスタの数が低減さ
れ、その占有面積を小さくできる。

デコーダを２段に分割した第２のねらいは、１つのアド
レス信号１１ＡＫ接続される前記ＮＯＲゲートの数を減
少させることＫより、１つのアドレス信号線の有する負
荷を軽くシ、スイッチングスピードを向上でぜることに
６る。

アドレスバッファＡＤＢは、マルチプレクスされたそれ
ぞれ８つの外部アドレス信号Ａ６〜Ａア：Ａ８〜Ａｔ５
ｔ”、それぞれ８種類の相補対アドレス信号（ａＯ、ａ
（１）〜（＋！Ｌ７　、τ７）；（ａｓ、ａ８）（ａｓ
ｓ　−ａｓｓ　）に加工し、ＩＣＣチップ内勤動作合わ
せたタイミングφＡＲ１φＡＱでデコーダ回路に送出す
る。

ところで、上記相補対アドレス信号（’６　ｖτ「）〜
（ａｙ、τ７）および（＆８．π）〜（”１＄＋τｔｓ
）は依然としてマルチプレクスされたｉｔである。その
主な理由の一つは、アドレスバッファを、アドレス信号
Ａ、−Ａ？とＡｓ〜ＡＩ５とに対して共用することによ
って、アドレスバッファ数ｆ、１６＠でカく８個に節約
することにあり、もう一つの理由は次の説明から明らか
となろう。

図中中央では、８種類の相補対アドレス信号線（カラム
拳ロウアドレス線（Ｌ−ＡＤＩ＋）が縦方向に走ってい
る（実際にはカラムデコーダＣ−ＤＣＲのほぼ中央を通
り抜けている）。これらのアドレス信号線は、ロウ選択
用アドレス信号Ａｏ〜Ａ７およびカラム選択用アドレス
信号Ａ　Ｉ　’＝　Ａ　ｌ　５に対して共通に使用され
るので、独立にした場合に比べて配線数並びに占有面積
が半分に低減されている。

上記カラム−ロウアドレスｇＯＦＩ−ＡＤＬは、メモリ
アレイの１列目と２列目の間および３列目と４列目の間
付近で、カラム・ロウ切換スイッチＣ／Ｒ−８Ｗ、ｂよ
びＣ／Ｒ−８Ｗｚｔ−介して左右両方向に分岐されると
ともに、ロウデコーダＲ−ＤＣＲ，〜４に接続される。

上記カラム・ロウ切換スイッチＣ／Ｒ−ＥＩＷＩ。

Ｃ！／Ｒ−８Ｗ２は相補対ロウアドレス信号（ｅＬＱ。

τｒ）〜（ＩＬ６　、　ａ６　）のみを通すように口、
つ系のタイミング信号φｘｙ　（カラム・ロウ切換スイ
ッチ制御信号）で制御される。を九、カラムデコーダＣ
−ＤＣ！Ｒそのものの動作は、カラム系のタイミング信
号φａで　（カラムデコーダ制御信号）によって制御で
れるので、マルチグレクスされた相補対カラムアドレス
信号（ａ９．τ７）〜（−目。

１Ｔ）は、相補対ロウアドレス線号（ａｏ、τ７）〔８
マット方式６４に−Ｄ−ＲＡＭ回路動作〕８マット方式
６４に−Ｄ−Ｒ，ＡＭにおけるアドレス設定過程の回路
動作を、第７Ａ図、第７Ｂ図に従って説明する。

ロウ系のアドレス／４ツファ制御信号φＡ１がハイレベ
ルに立上ることによって、アドレス信号Ａｏ〜Ａ７　に
対応した８８類の相補対ロウアドレス信号（ａｏ〜ａｏ
　）〜（ａｔ〜ａｔ　　）がアドレスバッファＡＤＢか
らカラム・ロウアドレス線ＣＲ−ＡＤＬに送出される。

このとき、カラム・ロウ切換スイッチＣ／Ｒ−８Ｗ１．
Ｃ／Ｒ−８ｗｔは共にハイレベル状態のカラム・ロウ切
換スイッチ制御信号φ８．を受けている。

従って上記相補対ロウアドレス信号（ａ（、＋ａｏ）〜
（ａ６・ａ６　　）はカラム・四つ切換スイッチＣ／Ｒ
。

−ＳＷ、およびロウアドレス線Ｒ，−ＡＤＬ、を介して
ロウデコーダ几−ＤＣＲ，，Ｒ−ＤＣＲ２に印加される
とともに、カラム・ロウ切換スイッチＣ／Ｒ。

−ＳＷ、およびロウアドレス線Ｒ−ＡＤＬ、を介してロ
ウデコーダＦｔ−ＤＣＲ，，Ｒ−ＤＣＲ，、に印加され
る。

次にワード線制御信号φ工がハイレベルに立上ることに
よって４つのロウデコーダＲ−Ｄ　ＣＲ１〜４がアクテ
ィブとなり、各メモリアレイＭ−ＡＲＹ。

〜ａのワード線ＷＬのうちそれぞれ１本づつが選択され
、ハイレベルにされる。

次にカラム系のアドレスバッファ制御信号φ、。

がハイレベルに立上ることによってアドレス信号Ａ、〜
Ａ１．に対応した８種類の相補対カラムアドレス信号（
ａ、　ｌ　ａｌ　）〜（ａｌ！　Ｔ　ａｓｓ　）　　が
アドレスバッファＡＤＢからカラム・ロウアドレス線Ｃ
Ｒ−ＡＤＬに送出される。

このときカラム・ロウ切換線スイッチＣ／几−８Ｗ、、
Ｃ／几−８Ｗ２は既にＯＦＦ’となっているので、相補
対カラムアドレス信号（ａ、、　ａ、　）〜（ａｌ５　
ｅ　ａＳ５　）がロウデコーダＲ−ＤＣＲに印加される
ことはない。

次にカラムスイッチ制御信号φアがハイレベルに立上る
と、φ、／ｙｉｊ信号発生回路φ、１ｊ−８Ｇが動作可
能となる。一方、丁でにアドレス信号人。

に対応した相補対信号（初、ａ、）はアドレスバッファ
制御信号φＡＲがハイレベルになったときに、またアド
レス信号Ａ、に対応した相補対信号（ａ、。

ａＳ）はアドレスバッファ制御信号φ、。がハイレベル
になったときに、それぞれφ、ｉｊ信号発生回絡φｙｉ
ｊ−８Ｇに印加されている。従ってカラムスイッチ制御
信号φｙがノ・イレベルに立上ると、これとほぼ同時に
φ、ｉｊ信号発生回路φｙｉｊ　−８Ｇはカラムスイッ
チセレクタｃｓｗ−ｓ、、ｃｓｗ−８，に信号を送出す
る。

このようにして、カラムスイッチＣ−８Ｗ、、Ｃ−８Ｗ
ｔにおける合計５１２のトランジスタ対のうち一対が選
択され、メモリアレイ内の一対のデータ線ＤＬがコモン
データ線ＣＤＬに接続される。

〔８マット方式Ｄ−ＲＡＭＩＣレイアウトパターン〕−
個のＩＣチップの中で、メモリアレイが８つに分けられ
たいわゆる８マット方式のＤ−ＲＡＭＩＣレイアウトパ
ターンン第８図に従って説明する。

第８図に示したように複数のメモリセルＭ　−ＣＥＬに
よって構成された８つのメモリアレイＭ−ＡＲＹ、〜Ｍ
−ＡＲＹ、は互いに分離してＩＣチップの中に配置され
ている。

Ｍ−ＡＲＹ、とＭ−ＡＲＹ、との間にはＣ−ＤＣＲの一
部であるところのカラムデコーダＣ−ＤＣＲ，が配置さ
れ、そして、さらにＭ−ＡＲ，Ｙ、とＣ−ＤＣＲ，との
間にはＭ　−Ａ　ＲＹ　ｔのためのダミーアレイＤ−Ａ
ＲＹ、およびＣ−５Ｗ、の一部であるところのカラムス
イッチＣ−Ｓ　Ｗ、、が配置されている。一方、Ｍ−Ａ
ＲＹ、とＣ−Ｄ　ＣＲ，との間にはＭ−ＡＲＹ、のため
のダミーアレイＤ−ＡＲＹ。

およびＣ−５Ｗ、の一部であるところのカラムスイッチ
Ｃ−Ｓ　Ｗ、、が配置されている。

Ｍ−ＡＲＹ、とＭ−ＡＲＹ、との間にはＣ−ＤＣＲの一
部であるところのカラムデコーダＣ−ＤＣＲ２が配置さ
れ、そして、さらにＭ−ＡＲＹｊとＣ−Ｄ　ＣＲ，との
間にＭ−ＡＲＹｌのためのダミーアレイＤ−ＡＲＹ、お
よびＣ−８Ｗ、の一部であるところのカラムスイッチＣ
−Ｓ　Ｗ１！が配置され１いる。一方、Ｍ−ＡＲＹ、と
Ｃ−ＤＣＲ，との間にはＭ−ＡＲＹ４のためのダミーア
レイＤ−ＡＲＹ、およびＣ−Ｓ　Ｗ、の一部であるとこ
ろのカラムスイッチＣ−Ｓ　Ｗ、、が配置されている。

Ｍ−ＡＲＹＳとＭ−人ＲＹ、との間にはＣ−ＤＣＲの一
部であるところのカラムデコーダＣ−ＤＣ恥が配置され
、そして、さらにＭ−ＡＲＹ、　　とＣ−Ｄ　ＣＲ，、
との間にＭ−ＡＲＹ、のためのＤ−ＡＲＹ、およびＣ−
５Ｗ、　　の一部であるところのカラムスイッチＣ−Ｓ
　Ｗ、、が配置されている。一方、Ｍ−ＡＲＹ、　　と
ｙｙ５開〆Ｃ−ＤＣＲ，との間にＭ−ＡＲＹ６のための
ダミーアレイＤ−ＡＲＹ４およびＣ−５Ｗ、の一部であ
るところのカラムスイッチＣ−Ｓ　Ｗ２！が配置されて
いる。

Ｍ−ＡＲＹフとＭ−ＡＲＹ、との間にはＣ−ＤＣＲの一
部であるところのカラムデコーダＣ−ＤＣＲ１が配置さ
れ、そしてさらにＭ−ＡＲＹ、とＣ−ＤＣＲ，との間に
はＭ−ＡＲＹ、のためのダミーアレイＤ−ＡＲＹ、およ
びＣ−５Ｗ、の一部であるところのカラムスイッチＣ−
Ｓ　Ｗ、４が配置されている。一方、Ｍ−ＡＲＹ、とＣ
−Ｄ　ＣＲ４との間にはＭ−ＡＲＹ、のためのメミーア
レイＤ−ＡＲＹ＆およびＣ−５Ｗ、の一部であるところ
のカラムスイッチＣ−５Ｗｕが配置されている。

Ｍ　−Ａ　ＲＹ、とＭ−ＡＲＹ３との間にはそれらのた
めのロウデコーダ几−Ｄ　ＣＲ，が、Ｍ−ＡＨ，Ｙ。

とＭ−ＡＲＹ４との間にはそれらのためのロウデコーダ
Ｒ−ＤＣＲ，が、Ｍ−ＡＲＹ、とＭ−ＡＲＹ。

との間にはそれらのためのロウデコーダＲ−ＤＣ現が、
そしてＭ−ＡＲＹ、とＭ−ＡＲＹ、との間にはそれらの
ためのロウデコーダＲ，−ＤＣＲ，がそれぞれ配置され
ている。

Ｃ−ＤＣＲ，、Ｃ−ＤＣ島、Ｒ，−ＤＣＲ，および几−
Ｄ　ＣＲ，によって取り囲まれた位置にカラム・ロウ切
換スイッチＣ／Ｒ，−８Ｗ１が配置されている。

一方、Ｃ−ＤＣＲ，、Ｃ−ＤＣＲ，、Ｒ−ＤＣＲ。

およびＲ−Ｄ　ＣＲ，によって取り囲まれた位置に左記 ラム・ロウ切換スイッチＣ／Ｒ−８Ｗ、がば置されてい
る。

Ｍ−人ＲＹ、〜Ｍ−ＡＲＹ、のためのセンスアンプＳＡ
、−３Ａ、は雑音９例えばＣ−ＤＣＲ，〜Ｃ−Ｄ　ＣＲ
，に印加される信号によって誤動作しないようにするた
め、また配線レイアウトを容易にするためにＩＣチ、プ
の左端および右端部に配置されている。

ＩＣチ、ブの上部左側には、データ入力バッファＤＩＢ
　、リード・ライト信号発生回路Ｒ／Ｗ−８Ｇ、ＲＡＳ
信号発生回路ＲＡＳ−８ＧおよびＲＡＳ系信号発生回路
ＳＧ１が配置されている。そして、これらの回路に近接
してＲ，ＡＳ信号印加バデータ信号印加バッドＰ−Ｄｉ
ｎが配置されている。

一方、ＩＣチップの上部右側においては、データ出カバ
、ファＤθＢ、ＣＡＳ信号発生回路ＣＡＳ−３Ｇおよび
ＣＡＳ系信号発生回路ＳＧ２が配置されている。そして
、これらの回路に近接してｖ８ｓ！圧供給バッドＰ−Ｖ
　ｓ　ｓ　ｒ　ＣＡ　Ｓ信号印加バ、ドＰ−ＣＡＳ　、
データ信号取り出しバッドＰ−Ｄｏｕｔおよびアドレス
信号Ａ・の印加バッドＤ−Ａ、が配置されている。

ＲＡＳ系信号発生回路ＳＧ、と　ＣＡＳ系信号発生回路
ＳＧ２との間にはメインアンプＭＡが配置されている。

ＲＡＳ系信号発生回路ＳＧ、、ＣＡＳ系信号発生回路Ｓ
Ｇ２あるいはメインＭＡのように占有面積の大きい回路
の上部にはＶＢＢ発生回路ｖＢＢ−Ｇが配置されている
。なぜならば、ｖＢＢ−Ｇは少数キイ９フ２発生し、こ
の少数キャリアによって＆１−ＡＲＹ１．Ｍ−ＡＲＭ、
を構成するメモリセルが不所望な情報反転をこうむる危
険がある。それゆえ、これｔ防止するためにｖＢＢ発生
回路ｖＢＢ−Ｇは上述したようにＭ−ＡＲＹ、・Ｍ−Ａ
ＲＹ！からできるだけ離れた位置に配置されズいる。

ＩＣチップの下部には、Ｃ−ＤＣＲ，に近接してアドレ
スバッファＡＤＢが配置されている。そして、特にその
ＩＣチップの下部左側には、アドレス信号供給バッドＰ
−Ａ０．Ｐ−Ａ、、Ｐ−Ａ、および■ｃｃ電圧供給パッ
ドｐ−ｖ、、が配置されている。一方、そのＩＣチップ
の下部右側には、アドレス信号供給バッドＰ−Ａ３．　
Ｐ　−Ａ、　、　Ｐ　−Ａ、。

Ｐ−Ａ、が配置されている。

〔メモリセルの素子構造〕

第９図は一個のメそりセルＭ−ＣＥＬ、の素子構造を示
す斜断面図であり、ｌはＰ型半導体基板、２は比較的厚
い絶縁膜（以下フィールド絶Ｒ膜という）、３は比較的
薄い絶縁膜（以下ゲート絶縁膜という）、４および５は
Ｎ＋型半導体領域、６は第１多結晶シリコン層、７はＮ
型表面反転層、８は第２多結晶シリコン層、９はＰＳＧ
（リン・シリケート嗜ガラス）層、１０はアルミニウム
層を示す。

一個のメモリセルＭ−ＣＥＬ中のＭＩ　ＳＦＥＴＱＭは
、その基板、ソース領域、ドレイン領域。

ゲート絶縁膜およびゲート電極が上述のＰ歴年導体基板
１．Ｎ＋型半導体領域４．Ｎ＋型半導体領域５．ゲート
絶縁膜３および第２多結晶シリコン層８によってそれぞ
れ構成される。第２多結晶シリコン層８は、例えば第４
Ａ図に示したワード線ＷＬ、　　として使用される。Ｎ
＋型半導体領域５〜２ に接続されたアルミニウム層１０は例えば第４Ａ図に示
したデータ線ＤＬ、〜、として使用される。

一方、メモリセルＭ−ＣＥＬ中の記憶用キャパシタＣｓ
は、一方の電極、防電体層および他方の電極が、第１多
結晶シリコン層７．ゲート絶縁膜３およびＮ型表面反転
層７によってそれぞれ構成されろ。丁たわち、第１多結
晶シリコン！ａ６には電源電圧Ｖ。Ｃが印加されている
ため、この電源電圧Ｖ。Ｃはゲート絶縁膜３を介しての
電界効果によってＰ型半導体基板１の表面にＮ型表面反
転層７を誘起せしめる。

〔ダミーセルの素子構造〕

第１０図は一個の夕°ミーセルＤ−ＣＥＬの素子構造？
示す斜断面図である。第１Ｏ図において、特に、１１〜
１４はＮ＋型半導体領域、１５は第１多結晶シリコン層
、１６はＮ型表面反転層、１７および１８は第２多結晶
シリコン層、１９はアルミニウム層を示す。

一個のダミーセルＤ−ＣＥＬ中のＭＩＳＦＥＴＱＤＩは
、その基板、ドレイン領域、ソース領域。

ゲート絶縁膜およびゲート電極がＰ型半導体基板１、Ｎ
＋型半導体領域１１．Ｎ＋型半導体領域１２゜ゲート絶
縁膜３および第２多結晶シリコン層１７によってそれぞ
れ構成される。そして、この第２多結晶シリコン層１７
は、例えば第４Ａ図に示したダミーワード線Ｉ）ＷＬ、
〜、としてＰ型半導体基板ｌ上に延びている。Ｎ＋型半
導体領域に接続されたアルミニウム層１９は、伊Ｊえば
第４Ａ図に示したダミーデータ線ＤＬ、〜１としてＰ型
半導体基板１上に延びている。

中 ダミーセルＤ−ＣＥＬｙｊのＭ　Ｉ　Ｓ　Ｆ　Ｂ　Ｔ　
Ｑ　ｏ　ｔは七の基板、ドレイン領域、ソース領域、ゲ
ート絶縁膜およびゲート電極がＰ型半導体領域１．Ｎ＋
型半導体領域１３．Ｎ＋型半導体領域１４．ゲート絶縁
膜３および第２多結晶シリコン／ｉ！５１８によってそ
れぞれ構成される。そして、この多結晶シリコン層１８
には、例えば第４Ａ図のダミーセルＤ−ＣＥＬ内に図示
したディスチャージ信号φｄ０が印加される。アルミニ
ウム配線層を介して第２多結晶シリコン層２４とＮ＋型
半導体領域２２と！接続すると第２多結晶シリコン！！
２４とそのアルミニウム配線層とのボンタクトエリアが
必要であり、配線密度遺向上させることができない。し
たがって、配線密度を向上させるために上述した接続手
段が採用されている。

上述したキャパシタＣＢＩＩの他方の電極は半導体基板
１表面に形成される反転層によって構成される。この反
転層は第２多結晶シリコン層２５に供給される電圧によ
って形成されろ。そして、第１１図に示していないが、
この反転層は、半導体基板１内に形成された第４Ａ図の
アクティブリストア制御信号φ１．が印加されるところ
のＮ＋型半導体領域につながる。

第２多結晶シリコン１２６は第４Ａ図に示したキャパシ
タＣ１，の一方の電極であり、その一部はキャパシタＣ
ＢＩＩと同様に第４Ａ図に示したＭＩＳＦ　Ｅ　Ｔ　Ｑ
Ｓ！のソース領域に直接接続され、また他の一部はＭ　
Ｉ　Ｓ　Ｆ　ＢＴ　ＱＳ？のゲート電極に連続的に接続
されている。

〔周辺回路（アクティブリストア）の一部素子構造〕第
１１図はメモリアレイＭ−ＡＲＹの周辺に形成された周
辺回路、例えば第４Ａ図に示したアクティブリストアＡ
Ｒ，中の一部素子構造を示す一部斜断面図である。第１
１図において、特に２０〜２３はＮ＋型半導体領域、２
４〜２７は第２多結晶シリコン層、２８はアルミニウム
／！！！Ｙ示Ｙ。

第４Ａ図に示したアクティブリストアＡＲ，中のＭ　Ｉ
　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　３８は、その基板、ソース領域
、ドレイン領域、ゲート絶縁膜およびゲート電極がＰ型
半導体基板１．Ｎ＋型半導体領域２０．Ｎ＋型半導体領
域２１．ゲート絶縁膜３および第２多結晶シリコン層２
４によってそれぞれ構成されている。

アクティブリストアＡＲ，中のＭＩＳＦＥＴＱｓ。

は、ソノ基板、ソース領域、ドレイン領域、ゲート絶縁
膜およびゲート電極がＰ型半導体基板１゜Ｎ＋型半導体
領域２２．Ｎ＋型半導体領域２３゜ゲート絶縁膜３およ
び第２多結晶シリコン層２７によってそれぞれ構成され
ている。この第２多結晶シリコン１！２７には第４人図
に示したアクティブリストア制御信号φｒｇが印加され
る。

アクティブリストアＡＲ，中のキャパシタｃＢｔｔは、
一方の電極および誘電体層が第２多結晶シリコンＷＪ２
５およびゲート絶縁膜３によってそれぞれ構成されろ。

この第２多結晶シリコン層２５はＭ　Ｉ　Ｓ　Ｆ　Ｅ　
Ｔ　Ｑｓａのゲート電極として使用される第２多結晶シ
リコン層２４に連続的に接続されている。また、この第
２多結晶シリコン層２５の一部２５ａはＭＩＳＦＥＴＱ
、４のＮ＋型半導体領域２２に直接接続されている。な
ぜならば、ダミーセルＤ−ＣＥＬ中のキャパシタＣｄｓ
は、一方の電極、誘電体層および他方の電極が、第１多
結晶シリコン層１５．ゲート絶縁膜３およびＮ型表面反
転層１６によってそれぞれ構成される。丁なわち、第１
多結晶シリコン層１５には電源電圧ｖＣＣが印加されて
いるため、この電源電圧ｖＣｏはゲート絶縁膜３を介し
ての電界効果によってＰ型半導体基板ｌの表面にＮ型表
面反転層１６を誘起せしめる。

次に、第４Ａ図のＲＣ−ＤＣＲの要部具体的一実施例回
路の構成”２斌１２図に示す。

Ｍ−ＡＲＹ及びＤ−ＡＲＹのワード線は、ワード線選択
スイッチＭ　Ｉ　Ｓ　Ｆ　Ｂ　Ｔ　Ｔ、。、、Ｔ、、ｙ
ａ−介して共通化されている。これらのワード線選択ス
イッチＭＩＳＦＥＴＴ、。〜ＴｗｏのゲートとＲ−ＤＣ
Ｒとの間には、ゲートに電源電圧Ｖ。Ｃが印加されたい
わゆるカットＭＩｓＦＥＴＴ、ｏ二う、りそれぞれ設け
られている。

上記ＭＩＳＦＥ〒Ｔ、〜Ｔｚ−’＆介して共通化された
コそンワード線には、このコモンワード線とワード線制
御信号φｘｔ供給するパルス発生回路（以下、φ、−Ｇ
ＥＮＥと称する。）及び上記φ８−ＧＥＮＥによって決
められたコモンワード線のレベルを高めるためのブース
ター回路（以下、φ８−ＢＯＯ３と称する。）が結合さ
れている。

上記φ、−ＢＯＯ３＝ａ＝動作させるために、上記φニ
ーＧＥＮＥから出力されろ制御信号φ工に対して実質的
に位相が偏移された制御信号φｐａｄが必要とされる。

特に制限されないが、上記制御信号φｐａｄは、図示の
ように、上記制御信号φ工を受けろことによって、これ
に対して遅延した信号を形成する遅延回路（以下、φ、
−ＤＥＬＡＹと称する。）によって形成される。

この実施例におけるφニーＢＯＯ３は、φニー〇ＥＮＥ
の負荷容量を軽減するため、次の構成とされる。すなわ
ち、φ、−ＧＥＮＥの出力線であるコモンワード線と回
路接続点Ｎ１との間にＭＩＳＦＥＴＴ５１が設けられる
。上記ＭＩＳＦＢＴＴ、、のゲートには電源電圧ｖＣＣ
が印加される。上記回路接続点Ｎ１と回路接続点Ｎ２と
の間には、ＭＩＳ容量で構成されたブートストラップ容
量ＣＢ２−；設けられる。

また、コモンワード線と回路接続点Ｎｓとの間にはＭＩ
ＳＦＥＴＴ！、が設けられ、そのゲートは回路接続点Ｎ
、に接続されろ。

上記回路接続点Ｎ３と回路接続点Ｎ２との間には、ＭＩ
Ｓ容量で構成されたプートストラップ容量ＣＢ□２が設
けられる。

そして、回路接続点Ｔ１と電源電圧ＶｃＣとの間には、
ブートストラップ容量量ＣＢ２２をプリチャージするダ
イオード形態に接続されたＭＩＳＦＥＴＴ、。

が設けられる。上記回路接続点Ｎ、には、上記のように
φ、−ＤＥＬＡＹＣ形成されたパルス信号φｐユｄが印
加される。

この実施例回路の基本的動作は、次のように説明できる
。

ワード線制御信号φ工及びその遅延されたパルス信号φ
ｐａｄが共にローレベル（ＯＶ）にされているとき、Ｍ
ＩＳＦＥＴＴ、、−４通してブートストラップ容量ＣＢ
２２には回路接続点Ｎ、の電圧がＶｃｃ−ｖｔｈまでチ
ャージアップされる。但し、Ｖｔｈは、ＭＩＳＦＥＴの
しきい値電圧である（以下同じ）。

なお、このときプートストラップ容量ＣＢ！１　がＭＩ
ＳＦＥＴＴｓ＋Ｙ通して放電されているため、ＭＩＳＦ
ＥＴＴ、、はオフ状態にされている。従って、上記ＭＩ
ＳＦＥＴＴ、２は回路接続点Ｎ、の電位を低めるように
は作用しな〜・。

次に、Ｒ−ＤＣＲによって選択された例えばワード線選
択スイッチＭＩＳＦＥＴＴ、のゲートには、ＭＩＳＦＥ
ＴＴ舅ン介してワード線選択信号が印加されることにな
る。これに応じて上記ＭＩＳＦＥＴＴ−はそのゲート電
極の下の牛導体基体表面にチャンネル領域が誘起される
ので、オン状態にされる。このときに、コモンワード線
及び上記ＭＩＳＦＥＴＴやによって選択されるワード線
は、未だ、はｙ回路の接地電位のロウレベルにされてい
る。上記ＭＩＳＦＥＴＴｚは、上記のようにゲート′ｒ
ＩＬ極の下にチャンネル領域が誘起されるので、比較的
大きいゲート・チャンネル間容量を持つようになる。Ｍ
ＩＳＦＥＴＴ３ｏを介してゲートｔｔｉに”ｃｃ−Ｖｔ
ｈの電位が与えられるので、上記ＭＩＳＦＥＴＴ、。の
ゲー）−チャンネル間容量はｖｃｃ−”ｔｈにチャージ
アップされることになる。

次に、φ、−ＧＥＮＥによってワード線制御信号φ、カ
上記のロウレベルから■。。レベルに立上げられる。こ
れに応じて、上記ワード線選択スイッチＭＩＳＦＥＴＴ
２．の４−今ンネル電位が上昇させられろ。前記のよう
に、ゲート−チャンネル間容量が予め■ｃｃ−ｖｔｈに
チ・マージアップされ（いろことによって、上記ＭＩＳ
ＦＢＴＴ、、のゲート電位は、例えばｖｃｃ＋■ｔｈ以
上に上昇させられるここの工うに、ゲート電位が上昇さ
せられることに二ってＭＩＳＦＥＴＴ、。は充分にオン
状態にされる。それに応じて、ＭＩＳＦＥＴＴ！。にお
けるしきい値電圧の存在にもかかわらずに、ワード線Ｗ
１の電位はコモンワード線の電位ｖｃ０にはｇ等しい電
位にまで上昇させられることになる。なお、このときＭ
ＩＳＦＢＴＴ、。は、そのゲート電極が電源電圧ｖｃｃ
ｌＣ維持され、喧たその電極Ｅ。

がＲ，−ＤＣＲＫ工ってはソｖ。。に維持されているの
で、上記ＭＩ８ＦＢＴＴ、。の上記の：うなゲート電位
の上昇に工つてその電極Ｅ２の電位が上昇させられると
、オフ状態にされる。そのため、上記ＭＩＳＦＥＴＴ２
゜のゲート電位は、上記のエラな高電圧に維持され続け
る。なお、上記の工つなゲート電位の上昇は、ダミーワ
ード線ＤＷ、を選択するＭＩＳＦＥＴＴ、、においても
起される。

上記の工うにワード線制御信号φ工のｖｃｃレベルへが
立ち上けられると、これに応じてＭＩＳＦＥＴＴ、Ｘを
通してブートストラップ容量ＣＢ２．がチャージアップ
されることになる。なおこのときのチャージレベルはｖ
ｃｃ　−”ｔｈとなる。なおこのときＭＩＳＦＢＴＱｓ
ｔは、そのゲート電位が回路接続点Ｎ、の電位とはソ同
電位にされるにすぎないのでオフ状態にされたままであ
る。

φニーＢＯＯ８を動作させるだめのパルス信号φｐａｄ
は、前記の１うなφニーＤＥＩ、ＡＹの動作に二って、
制御信号φ工がＶ。０レベルのノ・イレベルにされた後
にはｙ接地電位のロウレベルからはｙｖｏｃレベルのハ
イレベルに変化させられる。

前記の二うに、ブートストラップ容量ＣＢ２．及びＣＢ
２□が充電されているので、回路接続点Ｎ１及びＮ、の
電位は、上記信号φｐａｄがｖｃｃレベルに上昇させら
れることに工って、上昇させられる。

コツトき、ＭＩＳＦＥＴＴ、、は、前記ＭＩＳＦＥＴＴ
、ｏと同様な動作に工りオフ状態にされる。従って、回
路接続点Ｎ、における高電位は、そのま＼保持される。

Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｔ　５２は、そのゲート電極
がブートストラップ容量ＣＢ２．にエラて高電位にされ
るので、オン状態にされる。なおこのとき、ＭＩＳＦＥ
ＴＴ！２のコモンワード線に結合された電極Ｅ、は、そ
のゲート電極及び回路接続点Ｎ、に結合された電極Ｅ、
が高電位にされるのでソース電極とし工作用することに
なる。

上記回路接続点Ｎ、における高電圧は、上記ＭＩＳＦＥ
ＴＴ、、を介してコモンワード線に供給され、さらに選
択スイッチＭＩＳＦＥＴＴ２゜を介してワード線（供給
される。すなわち、上記信号φｐａｄにもとづいて、コ
モンワード線及び選択されたワード線の電位が、予めφ
ニーＱＥＮＥ　Ｋ工って決められていたはｙＶ。Ｃのレ
ベルから、更に上昇させられろことになる。

なお、選択スイッチＭＩＳＦＥＴＴ、。のゲート電位は
、前記と同様な動作に工ってコモンワード線の電位がｖ
ｃｃから上昇させられることにＬつて更に上昇させられ
る。従って、上記選択スイッチＭＩ８ＦＥＴＴ、。は、
充分にオン状態にされる。

上記のブースト動作において、上記ブートストラップ容
量ＣＢ、、における充電々荷は、コモンワード線選択ワ
ード線及びダミーワード線に存在する寄生容量Ｃ１ない
しＣ３に分散されることになる。従って、選択ワード線
における電位上昇量は、上記ブートストラップ容量ＣＢ
、及び寄生容量から溝底される総合容量と、上記ブート
ストラップ容量に予め充電されていた電荷とによりて決
められる工うな値となる。

ＩＣにおいて、ＭＩＳ容量は、後述のように半導体基体
上に形成された半導体領域を１つの電極とし、この半導
体領域上に比較的薄い絶縁膜を介して形成された導体層
を残りの１つの！極とする工うな横取とされる。この場
合、１つの電極としての上記半導体領域は、通常、半導
体基体との間に比較的大きい寄生容量を形成する。従っ
て、ブスト動作を充分なものにさせるために第１２図に
おけるブートストラップ容’ｌ　ＣＢ　ｔｔ及びＣＢ２
２は、その半導体領域によって溝底される′ＦＬ極がφ
ニーＤＥＬＬＡ′ｌｖ−結合される方が望ましい。

前記アクティブリストア動作等に工って、はソ電源電位
ｖｃｃの工うなハイレベルにされたデータ線の電位は、
上記のようにワード線の電位がＶ。Ｃよりも上昇させら
れることによって、メモリセル内のスイッチＭＩＳＦＥ
Ｔのしきい値電圧によって低下させられることなく、そ
のＭＩ８容量に供給されることになる。

すなわち、メモリ４ル内のλＩＩＳ容量は、上記データ
線の電位ｖｃｃにはソ等しい電圧となるＬうに充電され
ることになる。このように、メモリセルにおけるデータ
の９き込みレベルが上昇させられることによって、Ｄ−
Ｒ，ＡＭのＳＮ比の改善を図ることができ、また周知の
：つなα線に基づくメモリの誤動作を防ぐことができる
。

なお、言うまでもないが、ワード線ブーストを行なわな
い場合、すなわちワード線のハイレベルをはソＶ。０に
するときは、例えデータ線のハイレベルがｖｃｃとされ
ても、メモリセル内のＭＩＳ容量には、そのスイッチＭ
ＩＳＦＥＴのしきい値電圧ｖｔｈＴ／ｃ応じて”ｃｃ−
”ｔｈの電圧しか加えられないことになる。これに応じ
てＤ−ＲＡＭにおいて高いＳＮ比を得ることが困難とな
る。またＤ−Ｒ。

ＡＭは、α線にＬって誤動作しやすくなる。

上記から明らかな二うに、データ書き込み動作もしくは
データ再書き込み動作において、はソｖｃｃのハイレベ
ル（されるデータ線におけるデータを充分なレベルをも
つてメモリセル内に書き込ませるためには、選択ワード
線は、少なくともｖｃｃ　＋ｖｔｈ以上にさせられなけ
ればならない。

前記のように、ブースト動作の結果として生ずるワード
線電位上昇量は、電荷分散にＬって低められる。ワード
線電位上昇量を充分に増加させるためには、ブートスト
ラップ容量ＣＢｚ、１ｃ、比較的大容量、例えば上記寄
生容量Ｃ８ないしＣ１の和の容量値に対し工ないし２倍
のような容量値にしなければならない。ちなみに、６４
にビットＲＡＭＫあっては上記寄生容量Ｃ８ないしＣ５
の和Ｈ１ＺＺＰＦ程度である。これに応じて、ブートス
トラップ容量ＣＢ、２は、例えば３０ＰＦ程度となるよ
うに設定される。

なお、第１２図において、ブートストラップ容量ＣＢ□
は、ブースト動作時に、回路接続点・Ｎ。

における電位を上昇させるだけで良（、ＭＩＳＦＥＴＴ
Ｓｌの電極Ｅ、と牛導体基体との間の寄生容量（図示し
ない）及びＭＩＳＦＢＴＴ、、のゲート容量を考慮して
も、数ＰＦのような比較的小容量であって良い。

コモンワード線及びワード線等の電位を上昇させるため
に、第１ｚ図に示されたよつなφニーＢ００Ｓにかえて
、コモンワード線とφニーＤＥＬＡＹとの間に直接にブ
ートストラップ容量を配置する回路を用いることができ
る。この場合、ブートストラップ容量は、φニーＤＢＮ
Ｅ　Ｋｊって直接にプリチャージされることになり、コ
モンワード線及びワード線等は、φニーＤＥＬＡＹに工
ってその電位が上昇させられることになる。

しかしながら、前記のように、ブートストラップ容量が
比較的大容量にされなければならないので、この工うブ
ートストラップ回路は、φニー　ｑＥＮＨに対し非常に
重い負荷となってしまうことになる。これに応じて制御
信号φ工の立上りを速くさぜる工うにすることが困難と
なり、その結果として速いアクセスタイムのＤ−ＲＡＪ
−得ろことが困難となってくる。

これに対して、この実施列のφニー　ＢＯＯ８におい℃
は、上記のように比較的大容量の上記ブートストラップ
容量ＣＢ　、がワード線制御信号φ工の立ち上り時には
、コモンデータ線から分離されており、かつ、他の経路
（ＭＩＳＦＢＴＴ、、）によって予めチャージアップが
なされている。そのため、φニーＧＥＮＢの負荷は寄生
容量Ｃ１ないしＣ，に工って決められるような比較的軽
いものとされる。

したがって、ワード線制御信号φ工の立ち上り速度を大
幅に向上させることができ、これに工りＲＡＭの動作サ
イクルの短縮化が図られ、その高速動作を実現すること
ができる。

この発明の＃実施例では、ダミーワード線選択スイッチ
ＭＩＳＦＢＴＴ、、、Ｔ、、へのＲ−ＤＣＲの出力端子
と基準電位間に上記パルス信号φｐａｄに１って制御さ
れるＭＩＳＦＦｊＴＴ４゜ｔＴ４１　　が設けられる。

これらのＭＩＳＦＢＴＴ４゜、Ｔ４．は、φニーＢＯＯ
８の動作タイミング、換言すれば、アクチイブリストア
の動作タイミングでは、ダミーセルの属するワード線の
電位を高くする必要がないことに着目し、ダミーワード
線選択スイッチＭＩＳＦＥＴＴ□、Ｔ２．をオフさせる
ために設けられる。すなわち、アクティブリストア動作
は、ＳＡで読み出された■８の電位にあるデータ線をｖ
ｃｃレベルにアップしてメモリセルへのハイレベル再書
き込みを行なうものである。したがう℃、ダミセルへの
上述のような書き込みは特別な意義がない。上述の工う
なダミーワード線選択スイッチＭＩＳＦＥＴＴｔｓ−Ｔ
ｗｏ（−万のＭＩＳＦＢＴｈＲ。

−ＤＣＲの非選択出力信号にエリオフ状態にされている
）のオフ状態に工す、ブートストラップ容量ＣＢ　、か
ら電荷分散されろ寄生容量をコモンデータ線容量Ｃ３と
ワード綜寄生容量Ｃ１のみとすることができる。これに
エリ、ブートストラップ容量ＣＢ２！の容量値を小さく
でき、その結果として低消費電力化を図ることができ、
また及びブートストラップ容量ＣＢ　、のサイズの小型
化を図ることができる。

なお上記のように、ダミーワード線を分離する構成は、
前記のようにコモンワード線に直接にブートストラップ
容量を結合させる回路構成においても採用することがで
きる。すなわち、上記ＭＩＳＦＥＴＴ、。、Ｔ４１の挿
入にｚｂ、アクティブリストア時のにブートストラップ
容量に結合される寄生容量の容ｉ″ｉを軽減させること
ができるので、ブートストラップ容量の容量値を小さく
できることになる。それに応じて、φニーＧＥＮＥに対
する負荷容量を小さくでき、その立ち上りを速くできる
ことになる。ただ、この実施的におけるφニーＢＯＯ８
と組み合せることにエリ、二りいっそうの効果があるこ
とは言うまでもない。

この発明の他の実施ψりでは、カラムスイッチ制御信号
φ、を形成するパルス発生回路（以下φニーσ漉と称す
。）にも上記同様なブースター回路（以下、φニーＢＯ
Ｏ３と称す。）が設けられる。

すなわち、一対のデータ線は、カラム選択スイッチＭＩ
ＳＦＢＴＱ、、、Ｑ、、を介して、一対のコモン入出力
線に接続される。上記カラム選択スイッチＭＩＳＦＢＴ
Ｑ、□、Ｑ１．〜Ｑ＋ｚｓＱｔｔのゲートは、カラムア
ドレススイッチＭＩＳＦＢＴＱニー、ｌＱエニー１１：
介してコモンカラム線に接続される。そして、上記カラ
ムアドレススイッチＭＩＳＦＢＴＱ　ｔ−ｔ　、　Ｑよ
−、のゲートは、カットＭＩＳＦＥＴＴ１．。

Ｔ、。を介してＣ−ＤＣ−Ｒに接続される。上記カッ）
　Ｍ　ＸＳ　Ｆ　Ｂ　Ｔ　Ｔ　ｓｓ　−Ｔ　ｓａ　（０
’！−トＫ　ハ、′ｒ！Ｌ源電圧ｖｃｃが印加される。

上記コモンカラム線には、φ、−ＧＥＮＥで形成された
カラムスイッチ制御信号φ工が印加される。

そして、このコモンカラム線には、φニーＢＯＯ８と、
カラムスイッチ制御信号φＹを遅延させた）くルス信号
φｍａｄ　を形成する遅延回路（以下、φ、−ＤＥＬＡ
Ｙと称す。）が設けられる。このパルス信号幅、ｄは、
φニーＢＯＯ８のブートストラップ動作のために用いら
れる。

φアーＢＯＯ８は、単にブートストラップ容量のみによ
って、構成することができる。この理由は、φ、−ＧＥ
ＮＥの負荷容量が小さいことに起因している。すなわち
、φニーＧＥＮＤの負荷は、コモンカラム線の寄生容量
と、選択されたカラム選択スイッチＭＩＳＦＥＴＱ１重
、Ｑｌｌ等のゲート容量のみとなり、φニーＧＥＮＥの
負荷に比べて小さいからである。ちなみに、６４にビッ
トＲＡＭＫ６つては、上記負荷の容量値は、７ｐＦ程度
でちる。

この回路の動作は、前記φニーＢＯＯ８の動作とほぼ同
様でおる。すなわち、この回路はカラム選択スイッチＭ
　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　＋ｔ、Ｑｏのゲート電圧ヲ
ｖｃｃレベルンス上に高くさせる。上記ＭＩＳＦＥＴＱ
＋ｔ、Ｑ＋＋な、そのゲート電圧によって、そのソース
、ドレイン間インピーダンスが充分に低下させられる。

しかも、ＤＩＰから供給された■ｃｏレベルのデータ信
号は、上記ＭＩＳＦＥＴＱ７８．ζ１．のしきい値電圧
ｖｔｈ　Ｋ二るレベル低下を受けることなくデータ線に
供給されることになる。同様にデータ線におけるデータ
はレベル低下を受けることなくＭＡ＆ＤＯＢに供給され
る工うになる。その結果として、カラム選択スイッチＭ
ＩＳＦＢＴＱｏ−Ｑ＋ｔを通して行なウデータの授受の
伝送スピードの向上を図ることができる。

この発明の他の実施例では、φＹ−ＢＯＯ８として、第
１ｚ図におけるφニーＢＯＯ８と同様な回路が用いられ
る。この場合には、前記同様にφアーＧＢＮＥからブー
トストラップ容量を分離することができるため、φｙ−
Ｉ−ＧＥＮＥの負荷の軽減を図ることができる。それに
応じてφ工の立ち上りスピードが速くできるという効果
を得ることができる。

また、よりいっそうの軽負荷化°によって、φ１−ＧＥ
ＮＨの出力電流容量を小さくできろため、φニーＧＥＮ
Ｅの出力ＭＩＳＦＦＪＴのチップサイズの小型化を図る
こともできる。

前記及び上述の工うなφ、−ＢＯＯ８と前記φニーＢＯ
Ｏ８との組み合せによると、上述のようなデータの授受
の伝送スピードの向上を図ることができるとともに、上
記のようにメモリセルへの書き込みハイレベルをｖｃｏ
レベルまでアップさせることができる。すなわちφニー
ＢＯＯ８及びφアーＢＯＯ８の動作によって、ワード線
選択レベルがｖＣｃ＋■ｔｈ　以上となり、カラム選択
スイッチＭＩ　Ｓ　Ｆ　ＥＴＱＩＩ−Ｑ、１等のカラム
選択レベルがｖｃｃ＋ｖｔｈ以上となり、データ線に”
ＣＧレベルの書き込°みハイレベルが伝えられるからで
ある。したがって、Ｄ−４ＡＭにおける書き込み後読み
出し又はリフレッシ纂動作に至るまでの間におけるＳ／
Ｎその動作波形図が示されている。パルス信号ＲＡＳ、
、。

ＲＡＳｓｓは、ＲＡＳ−８Ｇで形成されたＲＡＳ系信分
信号つであり、ＲＡＳ−ＣＴで形戊された例えばＲＡＳ
、の遅延された信号である。

この実施例では、ブーストラップ容量ＣＢ□へのプリチ
ャージレベルを■。。レベルにさせるために、パルス信
号ＲＡＳ、３がゲートに印加されたＭＩＳＦＢＴＴ、、
−ｉ介１．−ＣＭＩ　５ＦＥＴＴ、、のゲートに電源電
圧Ｖ。０が印加されている。そしてブーストラップ時に
ＭＩＳＦＢＴＴｉｌをオフさせるために、パルス信号φ
ｐａｄがゲートに印加されたＭＩＳＦＥＴＴ、ｓが上記
ＭＩ８ＦＥＴＴ、、のゲートと基準電位点との間に設け
られている。

信号ＲＡＳ、、がハイレベル期間であって、ワード線制
御信号φ工がローレベルのとき、ＭＩＳＦＥＴ　Ｔ　、
４を介してＭＩＳＦＢＴＴ、、のゲートにｖｏ。

−ｖｔｈのハイレベルが印加される。これに工り上記Ｍ
１３ＦＥＴＴ□のゲート電極下にチャンネルが誘起され
る。このときワード線制御信号φ工がロウレベルｆ保っ
ている。従りてゲート電極とチャンネル間の容量がＶ。

ｃ−ｖｔｈにプリチャージされる。

その後、パルス信号Ｒ，Ａ８．．がロウレベルにされる
。これに：すＭＩＳＦＢＴＴ、、はオフ状態となる。次
いでワード線制御信号φ工が■ｃｃ　　レベルに立上る
。このｖｃｃレベルは上記ＭＩｓＦＥＴＴ５゜のチャン
ネルに伝わるため、上記ＭＩ８ＦＥＴＴ、。

のゲート電圧はｖＣｃ＋ｖｔｈ以上に上昇する。そのゲ
ート電圧がｖｃｃ＋ｖｔｈとなることにより、ＭＩＳＦ
ＥＴＴ、１は、その”ｔｈに影響されずにワード線制御
信号φ工の■ｃｃレベルをブートストラップ容量ＣＢ、
、に伝えることができるようになる。従ってブートスト
ラップ容量ＣＢ２には上記ワード線制御信号のｖＣｃレ
ベルにエリプリチャージされる。

次に、パルス信号φｐａｄがｖＣｃレベルに立ち上げら
れる。するとＭＩＳＦＥＴＴ、、がオンして、ＭＩＳＦ
ＥＴＴ□がオフされる。この結果ブートストラップ容量
ＣＢｔｌは、Ｍ　Ｉ　Ｓ　Ｆ　ＥＴ　Ｔ　５１−を通し
てコモンワード線に放電されないので、パルス信号φｐ
ａｄの立ち上がりにエリＭ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｔ　
ｓｔのゲート電圧を例えば略２ｖｃｃまで上昇させるこ
とができる。

なお、この実施例では、ＭＩＳＦＢＴＴＳｌのゲート電
圧は、ｖｏｃ＋ｖｔｈ以上に上昇させる必要がないこと
、及びパルス信号φｐａｄ　でオンするＭＩＳＦＥＴＴ
、、によるＭＩＳＦＥＴ７５ｍのゲート電圧の立ち下り
を早くしてブートストラップ容量ＣＢ□のコモンワード
線への電荷もれを小さくするた込に、ＭＩＳＦＥＴＴｓ
ｌのゲートと電源電圧端子ｖｃｃとの間にダイオード形
態のＭＩＳＦＦＪＴＴ５６が設けられている。このＭＩ
ＳＦＢＴＴ５．の動作に工り、ＭＩＳＦＥＴＴ、、のゲ
ートにおけるブートストラッブ電圧は、ｖｃｃ＋ｖｔｈ
にクラップされる。

なお、上記の工うに、パルス信号φｐａｄ　ＶＣ工りＭ
ＺＳＦＥＴＴ、、をオフとした場合には、ＭＩＳＦ　Ｅ
　Ｔ　Ｔ　ｓｚのゲート充電々荷に対する何らの放電経
路も設けないとパルス信号φｐａｄがローレベルにもど
されたときにおいて、上記ＭＩ８ＦＢＴＴ、。

のゲートには、略ｖｃｃの電圧が保持されることにこの
ようにＭＩＳＦＢＴＴ、２がオン状態にされたままであ
るとパルス信号ＲＡＳ、１により上記コモンワード線が
ロウレベルにリセットされる際、すなわちパルス信号Ｒ
ＡＳ、１がハイレベルにされ、そのレベルによりＭＩＳ
ＦＥＴＴ、。がオン状態にされる際、コモンワード線に
ＭＩＳＦＢＴＴ３．を介してブートストラップ容量が結
合されることによってコモンワード線のレベルの立下り
が遅くされてしまい、またコモンワード線にプリチャー
ジＭＩＳＦＢＴＴ、、を介して電源電圧から電流が流さ
れ、その結果、ブートストラップ容量における充電が良
好に行なわれなくなり、かつ回路の消費電力が増加させ
られてしまうという不都合が生ずる。

そこで、第１８Ａ図においては、図示のようにブートス
トラップ容量”　Ｂ１１を放電させろために、パルス信
号ＲＡ　Ｓ　、、で制御されるＭＩＳＦＥＴＴ、８が図
示のように設けられている。また、このＭ　ＪＳＦＥＴ
Ｔ、、ｆｉ直列接続されゲートに電源電圧Ｖ。Ｃが印加
されたＭＩＳＦＥＴＴ、、は、上記ブートストラップ動
作時の接続点Ｎ１におけろほぼ’２”ｃｃの高電圧によ
って、ＭＩＳＦＢＴＴ５．にパンチスルーが生じること
を防止する高耐化のために設げられる。

このような回路の追加により、ブートストラップ容ｆ［
ＣＢ！＋にはワード線制御用信号φ工のｖＣ。

レベルが直接印加されるようになるとともに、パルス信
号φｐａｄがＶＣ。レベルに立上る際、ＭＩＳＦＥＴＴ
、、を介してブートストラップ容量ＣＢ、。

の電荷のコモンワード線へのもれが少なくなるため、こ
のブートストラップ容量ＣＢ　、の容量値を小さくする
ことができる。従ってφニーＧＥＮＥの負荷をさらにい
っそう軽減することができる。

また、他の実施例では、ブートストラップ容量ＣＢ、、
へのプリチャージレベル’！ｉ：　”ＣＣレベルに高め
るために、ＭＩＳＦＥＴＴ、、に次のブースター□回路
が設けられる。すなわち、ＭＩＳＦＥＴＴ、。

のゲートと電源電圧端子■。。との間には、ダイオード
形態のＭＩＳＦＥＴＴ、、と、ＭＩＳＦＥＴＴ、。

のゲートと回路接続点Ｎ４との間にはブートストラップ
容量ＣＢ、が設げられる。そして、回路接続点Ｎ、には
、パルス信号ＲＡＳ、、が印加される。

この回路の動作は、パルス信号ＲＡＳ＋３がロウレペヤ
とされている期間にＭＩＳＦＢＴＴ、、を介してブート
ストラップ容量ＣＢ、がプリチャージされろ。そして、
このプリチャージ動作によりＭＩＳＦＥＴＴ、、のゲー
ト電位は■ＣＣ”ｔｈとなる。

このため、後述するように、ブートストラップ容’Ｐｉ
　ＣＢ　２２へのプリチャージが終了しているとき、及
び回路接続点Ｎ、の電位がはｙ２ｖＣＣレベルに上昇し
ている期間、ＭＩＳＦＥＴＴ、、はオフしている。すな
わち、ブートストラップ容ｆＫＣＢ　２□へのプリチャ
ージ及びプートストラップ動作の以前のＤ−ＲＡＭの選
択サイクル時に、上記ブートストラップ容量ＣＢｕがプ
リチャージされろ。次いで、Ｄ−ＲＡＭの非選択時にパ
ルス信号ＲＡＳ、。

がハイレベルとされろ。これによりＭＩ　Ｓ　ＰＥＴＴ
５３のゲート電圧は、ｖＣＣ＋ｖ、ｈ以上に上昇するの
で、ブートストラップ容：ｆｆ［ＣＢ２２は、ＭＩＳＦ
’ＥＴ′ｒ；５．ヲ介して”ＣＣレベルまでチャージア
ッフされる。その後、Ｄ−４ＡＭが選択され、パルス信
号ＲＡＳ、、がロウレベルへ立ち下ると、ＭＩＳＦＥＴ
Ｔ！３はオフするとともに、次の動作のためにＭＩＳＦ
ＥＴＴ、、を介して電源電圧■。０からプートストラッ
プ容量ＣＢゎへのプリチャージがなされる。以上の動作
によってプートストラップ容−ＩｉＣＢ！！ノＶｃｃレ
ベルまでのチャージアップカ終わるので、次にパルス信
号φｐａｄがｖｃｃレベルに上昇したとき回路接続点Ｎ
、の電位をほぼ２■ｃｃまで上昇させることができる。

なお、このときにはＭＩＳＦＥＴＴ、、がオンしている
。このためコモンワード線及びワード線の寄生容量０１
〜Ｃ１と上記ブートストラップ容量ＣＢ　、、との相互
間で電荷分散が行なわれ、コモンワード線及びワード線
の電位は、これらの容量間の電荷分散によって決定され
る電圧まで上昇する。

この実施例では、プートストラップ容量ＣＢ、□へのプ
リチャージレベルを高めることができる。

したがりて、ワード線への必要とされる電圧ｖｃｃ＋Ｖ
ｔｈを得るためのプートストラップ容ｉｃＢ、□の容量
値を小さくできる。この結果プートストラップ容量ＣＢ
２２のチップサイズの小型化を図ることができる。さら
に、この実施例と第１ｚ図に示したダミーワード線をブ
ートストラップ容量時に分離する回路とをどみ合せた垣
合には、よりいっそうプートストラップ容ｆｃ　ＣＢｎ
の容量値を小さくできるという効果がある。

また、上記ＭＩＳＦＥＴＴ、ｌｋ設けられたブースター
回路と、ＭＩＳＦＢＴＴ、、に設けられたブースター回
路は、それぞれ独自の効果を有する。

従ってどちらか一方のみを第１ｚ図に示した基本された
ＭＩＳＦＥＴは、そのソース・ドレイン間での電力損失
を小さくするために脣印の付されていないＭＩＳＦＥＴ
Ｋ、比べそのしきい値電圧”ｔｈが小さく設定されてい
る。また忰印の付されたＭＩｓ容量は、その基析閲電極
にハイレベルの信号が印加された際、すみやかにゲート
側電極の電位が立上るようにするために畳印の付されて
いたいＭ　Ｉ　Ｓ容量に比べそのしきい値電圧が小さく
設定されている。

田 七を用いて説明する。上記簀印の付されたＭＩＳ容量に
関しても上記Ｍ’ｌ５ＦＥＴと同様な方法でその動作波
形図が示されている。パルス信号ｃＡ５１　（＠ＣＡ　
８　、、は、Ｃ入５−８Ｇによってそれぞれ形成された
ＣＡＳ系信号の１つであり、Ｃ−ＣＴで形と略同−であ
るので説明は省略する。ただ、このφ　−ＢＯＯ８は、
上記φニーＢＯＯ８Ｋ比ベコモンカラム線、プートスト
ラップ容量ＣＢ５１のりセットを行なう放電経路が異な
っている。すなわち、コモンカラム線のりセットは、パ
ルス信号ＣＡＳ、、。

１’ｔＡＳ、、がそれぞれゲートに印加されたＭＩＳＦ
ＥＴＴ＆ｌ、Ｔ、’によって行なわれ、ブートストラッ
プ容ｆｉ：ｃＢｘのリセットＧ文、）（ルス信号ＲＡＳ
、、。

Ｃ入Ｓｕがゲートに印加されたＭＩＳＦＥＴＴ、、。

ＴｏＫよって行なわれるものである。

これはＲＡＳ信号、ＣＡＳ信号およびＷＥ傷信号それぞ
れのタイミング関係がある条件にあるとき不確定なデー
タが誤ってメモリセルに書き込まれることがあり、これ
を防ぐためにパルス信号ＲＡＳ、２．ＣＡＳ、、、によ
ってコモンカラム線等をリセットするようにしたもので
ある。

上記φＹ−８０Ｏ８の動作は、前記φニーＢＯＯ３の動
作と略同−であるので、その説明は省略する。

この実施例回路によって、ブートストラップ容量ＣＢ３
．．ＣＢ、、の容量値を小さくできること等φ　−ＢＯ
Ｏ３におけるのと同様の効果が期待できる。

第１５図には、この発明の他の一実施例を示すメモリア
レイのロウ（ワード線）を選択するためのデコーダの回
路図が示されている。

この実施例では、前記説明したメモリアレイのカラムを
選択するためのデコーダのように、ロウデコーダが２段
に分割される。すなわち、　　Ｒ−ＤＣＲを構成するＮ
ＯＲ，ゲートの横方向の配列間隔（ピッチ）を、メモリ
プレイのワード線配列のピッチに合せることにより、Ｉ
Ｃチップ内で無駄な空白部分が生じないようにするもの
である。

このために、メモリアレイから引き出された複数のワー
ド線は、ワード線選択スイッチＭＩＳＦＥＴＴ、〜Ｔｌ
？をそれぞれ介して１本のコモンワード線にすべて共通
に結合されるのではなく、４本のワード線ごとに分割さ
れるのである。すなわち。

４分割されたコモンワード線によって順次共通化される
ものである。そして、互いに異なるコモンワード線に接
続されるワード線選択スイッチ〜１１ＳＦＥＴＴ２ｏ−
Ｔ、、及びＴ！、〜Ｔ、、等のゲートは、それぞれカッ
トＭＩＳＦＥＴＴ、。〜Ｔｓｓ及びＴ３４〜Ｔ３．を介
してＮＯＲゲートで構成されたロウデコーダ回路Ｒ−Ｄ
ＣＲ，Ｒ−ＤＣＲゎ２２．の出力【１）　　嘗 に共通に接続されるものである。したがって、例えげ、
Ｒ−ＤＣＲ，）Ｋよって、その出力にロウ選択信号が形
成されると、ＭＩＳＦＥＴＴ、。〜Ｔ２３がオンして、
４つのワード線が選択されるものとなるが、４分割され
たコモンワード線のうち１つのワード線制御信号（例え
ばφｘｏｏ）Ｌか選択されないから、メモリアレイ忙対
しては、１のワード線しか選択されない。

このようなワード線制御信号φ工。。・〜φＸ１１を形
成するのがロウスイッチセレクタ（以下、ＲｓＷ−８と
称す）である。

したがって１例えば、ロウアドレス信号ａ　Ｘ　Ｏ〜ａ
　Ｘ　Ｓ及びａｘｏ〜ａ　Ｘ　Ｓのうち、ロウアドレス
信号ａ　ｘ　ｏ〜ａ　Ｘ　１はａｓｗ−ｓに入力され、
ロウアドレス信号ａｘ２〜ａｘ６は、Ｒ−ＤＣＲに入力
されて、上述のようなワード線選択が行なわれる。

上記ａｓｗ−ｓは、言い換えればロウアドレス信号ａ　
Ｘ　Ｏ〜ａ　Ｘ　１によって、φニー〇ＥＮＥで形成さ
れたワード線制御信号φ工を４分割されたコモンワード
線のいずれか１つに伝達する動作を行なうものである。

この場合、単に伝送ゲー）ＭＩＳＦＥＴ等で構成された
マルチブレフサによってワード線制御信号φ工を伝える
のでは、〜−ＢＯＯ３を設げて例えハｖｃｃ＋■ｔｈの
ハイレベルを選択されたコモンワード線及びワード線に
伝えることができない。

そこで、φニーＢＯＯ３を設げた場合には、俯１６図の
実施例に示された回路が使用される。

この実施例回路は、ｌのコモンワード線を選択する回路
であり、同様の回路（ロウアドレス信号のみが異なる）
が４組設けられて、ａｓｗ−ｓが構成される。

この実施９り回路の構成は、次のように炉開できる。ゲ
ートにパルス信号φｘｄｐが印加されたＭＩＳＦＥＴＴ
、４のドレインは、電源電圧端子Ｖ。。に接続される。

そして、そのソースと基準を位端子との間に並列１ｃＭ
１ｓＦＥＴＴ、。、Ｔ１．が設けられる。ＭＩＳＦｇＴ
Ｔ、。１Ｔ７１のゲートには、それぞれロウアドレス信
号ａＸＯｌ　”ＸＩが印加される。

また、ＭＩＳＦＥＴＴ、のゲートと電源ｔ［Ｅ端子■Ｃ
Ｃとの間にはＭＩＳＦＥＴＴ７．が設けられる。

ＭＩＳＦＥＴＴ、、のゲートには、上記パルス信つφ工
６．が印加される。ＭＩＳＦＥＴＴ、の入力側のソース
又はドレインには、ワード線制御信号φ工が印加される
。そして１Ｍｌ５ＦＥＴＴ、の出力側であるソース又は
小゛レインと基準電位端子との間には並列接続されたＭ
ＩＳＦＥＴＴ、□、Ｔ、、が設げられる。Ｍ　Ｉ　Ｓ　
ＦＥＴＴ、　、　Ｔ７．のゲートには、それぞれロウア
ドレス信号ａＸｉ　ｌ　ａＸＯが００口される。

また、ＭＩＳＦＦＪＴＴ、、の出力側のソース又はドレ
インと基準電位端子間にはＭＩＳＦＥＴＴ、。

が設けられ、ゲートにパルス信号ＲＡＳ、、が印加され
ている。さらに、ＭＩ　Ｓ　ＦＥＴＴ、４のソースとＭ
ＩＳＦＥＴＴ、、のゲート間には、ＭＩＳＦＥＴ　Ｔ　
ｔｓが設けられる。ＭＩＳＦＥＴＴ、、のゲートには電
源電圧ｖｃｃが印加さ惟ている。この実施例回路におい
て、畳印を付したへ・Ｉ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔは、前記
同様に低しきい値電圧に設定されている。

この回路の動作は、第１７図の動作波形図を参照して、
次に説明する。

上記パルス信号φｘｄｐおよびＲＡＳｌ、は、それぞれ
Ｒ，Ａｓ−３Ｇで形成されたＲＡＳ系信号の１つであり
、ＲＡＳ−ＣＴで形成されたＲＡＳ信号が遅延された信
号である。

Ｒ８Ｗ−８が非選択時に上記パルス信号φｘｄｐがハイ
レベルとされる。このためノードＴ、が”ＣＣ−”ｔｈ
にプリチャージされる。

その後、ロウアドレス信号ａｘｏＢよびａＸｉの少なく
ともいずれか一方の電位が例えばＩ・イレペルになると
、上記ノードＴ、はディスチャージされるとともに、ワ
ード線制御信号φ工。。の電位は回路の接地電位となる
。すなわちワード線制御信号φ工。。は非選択状態とな
る。

これに対して、上記ロウアドレス信号ａ　Ｘ　Ｏおよび
ａ　Ｘ　ｔのそれぞれの電位がロウレベルであると、そ
の後制御信号φ工のレベルがｖｃＣ＋ｖ、ｈ以上になる
ことにより、上記ワード線制御信号φ工。。のレベルは
ｖｃｃ＋■ｔｈ以上となる。すなわち、上記φ工。。は
選択状態となる。なおこのときＭＩＳＦＥＴＴ、、のゲ
ート電圧は、上記φ工のレベルがロウレベルのとき、ゲ
ートと基板間がＶｃｃ−ｖｔｈにチャージアップされ、
その後上記φ工のレベルがｖｃｃレベルとなり、これが
基板（チャンネル領域）尾伝えられるため、ｖｃＣ＋ｚ
ｖｔｈ以上となる。この結果上述したようにワード線制
御信号φ工のレベルがほぼそのままワード線制御信号φ
工。。に伝えられるようになる。

この発明に係るブースター回路は、ブースター回路が設
げられるパルス発生回路の負荷を軽減できるものとして
、前記説明したＤ−ＲＡＭの他。

広く一般に利用できるものである。

〔メモリアレイおよびダミーアレイのレイアウトパター
ンコメモリアレイＭ−ＡＲＹおよびダミーアレイＤ−Ａ
ＲＹのレイアウトパターンを第１８Ａ図に従って説明す
る。

第１８Ａ図に示すメモリアレイ〜Ｉ−ＡＲＹは竿９図に
示したメモリセルＭ−ＣＥＬの複数個が半導体基板１に
配列されたものであるう一方、第１８Ａ図に示すダミー
アレイＤ−ＡＲＹは第１θ図に示したダミーセルＤ−Ｃ
Ｅ　Ｌの複数個が半導体基板１に配列されたものである
。

まず、第１９人図に示すメモリアレイＭ−ＡＲＹは以下
のように構成されている。

半導体基板１０表面でＭＩＳＦＥＴＱＭと記憶用キャパ
シタＣｓかも構成された複数のメモリセルＭ−ＣＥＬ間
を互いに分離するため、フィールド絶縁膜２が第１３Ａ
ａ図に示したパターンを基本として形成されている。

このような基本パターンルールと異なりて、第１多結晶
シリコン層６に電源電圧Ｖ。を印加するためのコンタク
トホールＣＨｏの下部にフィールド絶縁膜２ａが例外的
に配置されている。従って、このコンタクトホールＣＨ
ｏ付近でのアルミニウム層と多結晶シリコン層との相互
反応に基づいて形成されるアルミ・シリコン合金がコン
タクトホールＣＨｏ直下の絶縁膜を貫通し半導体基板１
の表面に不所望に到達するという事故を防止することが
できる。

このフィールド絶縁膜２およびゲート絶縁膜３上にはメ
モリセルＭ−ＣＥＬ中の記憶用キャパシタＣ３の一方の
電極として使用する第１多結晶シリコン層６が第１８人
す図に示したパターンを基本として形成されている。

さらに、第１多結晶シリコン層６上には第１８Ａ図のた
て方向に泪５て第９図中の第２多結晶シリコン層８によ
って形成されたところのワード線ＷＬ　　　−ＷＬｌ−
、が延びている。

！−１ さらに、上記記憶用キャパシタＣ８の一電極としての多
結晶シリコン層６にと記コンタクトホールＣＨを介して
電源電圧ｖｃｃを供給す器ための電源供給線Ｖ。Ｃ−Ｌ
が、第１１Ａ図のよこ方向に延びている。

一方、第９図中のアルミニウム層ｌＯによって形成され
たところのデータ線ＤＬ　　　、ＤＬ、。

が、第１８Ａ図に示すように上記電源供給線ｖＣｃ−り
とほぼ平行に延びている。データ線ＤＬ、、、−，はコ
ンタクトホールＣＨ，を介してメモリセルＭ−ＣＥＬ中
のＭｉＳＦＥＴＱ、のドレイン領域に接続され、データ
線ＤＬ、、はコンタクトホールＣＨ２を介して他のメモ
リセルＭ−ＣＥＬ中のＭＩＳＦＥＴＱＭのドレイン領域
尤接続されている。

また、データ線Ｄ　Ｌ　ｓ　＋＋　２　＋　Ｄ”　ｓ−
２はデータ線ＤＬニー、。

ＤＬ　ｔ−ｔ　と同様ＶＣ第１８Ａ図のよこ方向に延び
。

所定の部分でコンダクトホールを介してメモリセルＭ−
Ｃ，ＥＬ中のＭＩＳＦＢＴＱＭのドレイン領域に接続さ
れている。

次に、ｇｌａＡ図に示すダミー七ルＤ−ＣＥＬ。

は以下のようＫｍ成されている。

半導体基板１の表面の一部分にはフィールド絶縁膜２が
形成され、半導体基板１０表面の他の部分にはゲート絶
縁膜３が形成されている。

このフィルド絶縁膜２およびゲート絶縁膜８上に第１９
Ａ図に示すたて方向に沿って第１多結晶シリコン層１５
ａ、１５ｂが互いに離間して延びて−・る。この第１多
結晶シリコン層１５ａ、１５ｂの幅はダミーセルＤ−Ｃ
ＢＬ中のキャパシタ（ｄ）の容量値を決定する上で極め
てＩＬ要である。この第１多結晶シリコン層１５ａと第
１多結晶シリコン層１５ｂとの間には第１１図に示した
Ｎ＋型半導体領域１４が位置している。このＮ＋型半導
体領域１４は複数のダミーセルＤ−ＣＥｔ、の共通アー
スラインとして使用される。

さらに、第１多結晶シリコン層１５ａ上には第１０図中
の第２多結晶シリコン層１７によって形成されたところ
のダミーワード線ＤＷＬ＝１が延びている。このダミー
ワード線ＤＷＬ＋−ｔはダミーセルＤ−ＣＥＬ中のＭＩ
ＳＦＥＴＱｏｌのゲート電極を構成している。一方、第
４Ａ図に示したディスチャージ制御信号φｄｃを印加す
るために第１０図中の第２多結晶シリコン層１８によっ
て形成されたところの制御信号線φｄｃ−Ｌ１がダミー
フード線Ｄ”ｉ７／Ｌ　　　から離されるとともにこれ
と平行に延びている。この制御信号線φｄｃ”２はダミ
ーセルＤ−ＣＢＬ中のＭＩＳＦＥＴＱ、２のゲート同様
に、ダミーワード線ＤＶ／Ｌ！＝よ、−よび制御信号φ
ｄｃ−Ｌ、　　と平行にダミーワード線ＤＷＩ、ｌ＝お
よび制御信号線φｄａ−Ｌ！が延びている。

そして、さらにデータ線ＤＬ＝、、ＤＬ、＝、ＤＬ、−
、。

ＤＬｌ、　　が第１８Ａａに示すようにメモリアレイＭ
−ＡＲＹから延びている。ＤＬ、、ｆｌコンタクトドホ
ールＣＨ，ン介してダミーセルＤ−ＣＥＬ中のＭＩＳＦ
ＥＴＱＤｌ　のドレイン領域に接続され、ＤＬ、　、　
　も同様にコンタクトホールＣＨ，を介して他のＤ−Ｃ
ＥＬ中のＭＩＳＦＥＴＱ、　　のドレイン領域に接続さ
ｎている。

〔周辺回路のレイアウトパターン〕

周辺回路、例えば＠４Ａ図に示したセンスアンプＳＡ、
の一部のレイアウトパターンを第１８Ｂ図に示す。

第１８Ｂ図において、ＡＲｉｔアクティブリストア部、
ＰＣはデータ線プリチャージ用回路部でろる。

アクティブリスト部ＡＲには第４Ａ図に示したアクティ
ブリストアＡ几、が２個配置さｎている。

すなわち、第１８Ｂ図に示した矢印Ａ側に一つのアクテ
ィブリストアが構成され、矢印Ｂ側に他のアクティブリ
ストアが構成されている。そして、このアクティブリス
トア部ＡＲ中にはそれぞれめアクティブリストアに対し
て共通のアクティブリストア制御信号線φｒｇ−ムφｒ
ｓ−Ｌ　　およびｔ原電圧線ｖＣＣ−Ｌが第１８Ｂ図に
示すように配置されている。

一方、プリチャージ周回路部ＰＣＫｉ−ｉ上記２個のア
クティブリストアに対応した２個のデータ線プリチャー
ジ用回路が配置されている。そして、このプリチャージ
用回路ｉＰｃ中ＶＣに電位線”　Ｄ　Ｐ−Ｌ　’プリチ
ャージ制御用信号線φ、Ｃ−いそして第１８Ａ図のメモ
リアレイＭ−ＡＲＹに延びるデータ線ＤＬ１−．　、　
ＤＬ、　、　、　ＤＬ、−、、ＤＬ、　、が第１８Ｂ図
に示すように配置さｎている。

第４Ａ図中のＭ　Ｉ　Ｓ　Ｆ　ＥＴＱｓ、〜Ｑｓ、　　
およびキャパシタＣＢ１１．ＣＢｌ□がＺ１８Ｂ図に示
すように配置されろ。

（Ｎチャンネル型ダイナミックＲ，ＡＭの製造プロセス
〕 Ｎチャンネル型ダイナミックＲＡＭの＝Ｑｕ造プロセス
を第１９Ａ図〜第１９Ｔ図に従って説明する〇各図にお
いて、ＸＩは第１８Ａ図に示したメモリアレイＭ−ＡＲ
ＹのＸ、−Ｘ、切断部分の工程断面図、Ｘ！は第１８Ｂ
図に示したアクティブリストアＡ几のＸ、−Ｘ、切断部
分の工程断面図、そしてＸ、ｄ第１８Ｂ図に示したアク
ティブリストアＡ凡のＸ３−ＸＳ切断部分の工程断面図
である。

（１！化膜および耐酸化膜形成工程） 第１９Ａ図に示すように半導体基板１０１の表面に酸化
膜１０２および酸素１通さない絶縁膜すなわち耐酸１ヒ
膜１０３を形成する。

半導体基板１０１．酸化膜１０２及び耐酸化膜１０３の
好ましい具体的な材料として（１００）結晶を有するＰ
型巣結晶シリコン（Ｓｉ）基板。

二酸化シリコン（Ｓｉｎり膜および窒化シリコン（Ｓｉ
３Ｎ４）膜がそｎぞれ使用される。

上記５ｉＯＪＪＩ　０２は下記の理由のためにＳｉ基板
１０１の表面酸化によって約５０ＯＡの厚さに形成され
る。すなわち、５ｉＪＮ４膜１０３￥直接Ｓｉ基板１０
１の表面に形成した場合、Ｓｉ基板１０１とＳｉ３Ｎ４
膜１０３との熱膨張係数との違いによりＳｉ基板、１０
１の表面に熱な与える。

このため、Ｓｉ基板１０１の表面に結晶欠陥を生ずる◇
これを防止するために”　’ｓＮ＜　ｍｌ　Ｏ３の形成
前にＳｉｎ、膜１０２がＳｉ基板１０１の表面に形成さ
ｎる〇 一方、Ｓｉ、Ｎ４膜１０３は、後で詳しく述べるように
、Ｓｉ基板１０１の選択酸化用マスクとして使用するた
めに、例えばＣＶ　Ｄ　（ＣｈｅｍｉｃａｌＶａｐｏｒ
　Ｄｅｐｏｓｉｔｉｏｎ）法により約１４０ＯＡの厚さ
に形成される。

（耐酸化膜の選択的除去およびイオン打込み工程）比較
的厚い酸化膜すなわちフィールド絶Ｒ膜を形成すべきＳ
ｉ基板１０１の表面上のＳｉ３Ｎ、膜１０３？：選択的
に除去するために、まずエツチング用マスクとしてホト
レジスト１１０４ｇ５・ｉ、Ｎ。

膜１０３の表面上に選択的に形成する。この状態で、例
えば精度のよいエツチングが可能なプラズマエッチ法に
より露出している部分のＳｉ３Ｎ、膜１０３￥除去する
。

つづいて、フィールド絶縁膜が形成されるところのＳｉ
基板１０１の表面に基板と反対導電型の層いわゆる反転
石が形成されないようにするため、Ｆｎ　１９　Ｂ図に
示すようにホトレジスト膜１０４￥残した状態で露出し
ているＳ１０．膜１０２ン通してＳｉ基板１０１中へ基
板と同じ導電型の不純物すなわちＰ型不純物を導入する
。このＰ型不純物の導入法としてはイオン打込みが好ま
しい。例えばＰ型不純物であるボロンイオノが打込みエ
ネルギー７５ｋｅＶ　　でＳｉ基板１０１中へ打込″！
ｎる。

この時のイオンのドーズ１Ｈ３Ｘ１０１！原子／閤１で
ある。

（フィールド絶縁膜形成工程） Ｓｉ基板１０１の表面にフィールド絶縁膜１０５を選択
的に形成する。すなわち、第１９Ｃ図に示すようにホト
レジスト膜１０４１除去した後、Ｓｉ、Ｎ４膜１０３を
マスクとしてＳｉ基板１０１の表面Ｚ熱酸化によって選
択的に酸化し、厚さ約９５０ＯＡのＳｉｎ、膜１０５（
以下、フィールドＳｉｎ、膜と言う）を形成する。この
フィールド・Ｓｉｎ、膜１０５の形成時に、イオン打込
みされたボロンがＳｉ基板１０１内の引き伸し拡散さね
、そして所定の深さｔ有するＰ型反転防止層（図示せず
）が、フィールドＳｉｎ、膜１０５の直下に形成される
。

（耐酸化膜およびＱ化膜除去工程） フィールドＳｉｎ、膜１０５が形成されていないところ
のＳｉ基板１０１の表面￥露出するために、Ｓｉ３Ｎ、
膜１ｃ１３￥例えば熱リン酸（Ｈ，ＰＯ，）液ン用いて
除去する。つづいて−Ｓ五〇Ｊｊｌ　Ｏ２を例えばフッ
酸（ＨＦ）液ン用いて除去し、第１９Ｄ図に示すように
Ｓｉ基板１０１の表面を選択的に露出する。

Ｓｉ、Ｎ、膜１０３および５ｉＯｔ膜１０２を除去した
状態でのメモリアレイ、ダミーアレイの平置図２第２０
Ａ図９周辺回路部の平面図を第２０Ｂ図に示す。すなわ
ち、第２０Ａ図で線ＸＩＤＶｃ沿って基板を切断した場
合の断面図が第１９Ｄ図のＸｌの部分に示され、第２０
Ｂ図で線Ｘ、Ｄ　に沿って基板を切断した場合の断面図
が第１９Ｄ図のＸ意の部分に示され、第２０Ｂ図で線Ｘ
１．に沿って基板を切断した場合の断面図が第１９Ｄの
Ｘｓの部分に示されている。

（第１ゲート絶Ｉｌ＆膜形成工程） メモリセルＭ−ＣＥＬおよびダミーセルＤ−ＣＥＬ中の
キャパシタＣｓｒ　Ｃｄｓの誘電体層を得るために露出
したＳｉ基板１０１０表面に第１ゲート絶縁膜１０６を
第１９Ｅ図に示すように形成する。すなわち、露出した
Ｓｉ基板１０１の表面を熱酸化することによって厚さ約
４３ＯＡの第１ゲート絶縁膜１０６をその表面に形成す
る。したがって、第１ゲート絶縁膜１０６はＳｉｎ、か
ら成っている。

（第１導体層被着工程） メモリセルおよびダミーセル中のキャパシタの一方の電
極として使用するために第１導体／ｉ！！１０７をＳｉ
基板１０１上全面に第１９Ｆ図に示すように形成する。

すなわち、第１導体層１０７として例えば多結晶シリコ
ン層１０７ｔＣＶＤ法によりＳｉ基板１０１上面に形成
する。この多結晶シリコン層１０７の厚さは約４０００
Ａ程度である。

つづいて、多結晶１０７の抵抗値を小さくするためこの
多結晶シリコン１５１０？中に拡散法によりＮ型不純物
、例えばリンを導入する。この結果、多結晶シリコン層
１０７の抵抗値は約１６ｆｆシ′口（第１導体層の選択
除去工程） 第１導体層すなわち第１多結晶シリコン暦１０７を所定
の電極形状とするために、ｇ１９Ｇ図に示すよりにホト
エツチング法によって第１多結晶シリコン層１０７を選
択的に除去し、電極１０８を形成する。この第１多結晶
シリコン層１０７の選択的除去法として精度のよいエツ
チングが可能なプラズマエツチングが適している。引き
つづいて、露出した第１ゲー）Ｓｉｎ、膜１０６もエツ
チングし、Ｓｉ基板１０ｔの表面を部分的に露出する。

第１多結晶シリコン層１０７および第１ゲートＳｉｎ、
膜１０６を選択的に除去した状態でのメモリアレイ、ダ
ミーアレイの平面図ン第２１Ａ図。

周辺回路部の平面図￥：第２１Ｂ図に示す。すなわち第
ＺＬＡ図で線Ｘ１ｏ　に沿って基板を切断した場合の断
面図が第１９Ｇ図のＸｌの部分に示され、第２１Ｂ図で
線Ｘ２゜に沿って基板を切断した場合の断面図が第１９
Ｇ図のＸ２の部分に示され、第２１Ｂ図で線Ｘ、、に沿
って基板を切断した場合の断面図が第１９Ｇ図のＸ、の
部分に示さｎている。

（第２ゲート絶縁膜形成工程） メモリアレイＭ−ＡＲＹ、　　ダミーアレイＤ−ＡＲＹ
ならびに周辺回路部中のＭＩＳＦＢＴのゲート絶縁膜Ｚ
得るために、露出したＳｉ基板１０１０表面に第２ゲー
ト絶縁膜１０９を第１９Ｈ図に示すように形成する。す
なわち、露出したＳｉ基板１０１０表面を熱酸化するこ
とによって厚さ約５３０Ａの第２ゲート絶縁膜１０９ｔ
その表面に形成する。したがって、第２ゲート絶瞑膜１
０９＃ｒｉｓｉｏ、から成っている。第２ゲート絶縁膜
すなわち第２ゲー）Ｓｉｎ、膜１０９の形成と同時に第
１多結晶シリコンから成る電極１０８の表面も酸化され
、その表面に厚さ約２２０ＯＡの８ｉ０２膜１１０が形
成される。このＳｉＯ□膜１１膜上１０１０８と後述す
る第２多結晶シリコンから成る電極との１３間絶縁の役
目′？：ハたす。

（低しきい値電圧制御イオン打込み工程）第４Ａ図に示
した低しきい値電圧乞有するへ１工Ｓ　Ｆ　Ｅ　Ｔ　　
Ｑ　Ｓｌ　〜Ｑ　５３１　Ｑ、ｓａおよびＱＳ？のしき
い値電圧な規定するために、第１９工図に示すように第
２ゲー）　Ｓ　ｉＯｘ膜１０９’Ｙ通して基板表面にＰ
型不続物ンイオン打込み法によって導入する。

Ｐ型不純物は例えばボロンが使用される。打込みエネル
ギーは７５ｋＰＶで、イオンのドーズ量け２、４　Ｘ　
１０”ｉｆ／ｃｎ”が好まシイ。

この時のイオン打込みは全く選択マスクを使用しないた
め、その他のＭＩＳＦＥＴ例えばＱＭ。

ＱＤ、ｌ　ＱＤ、ＩＱ、４１Ｑ□　を形成すべき基板表
面部分にもボロンか導入されろ。

（高しきい値電圧制御イオン打込み工程）第４北図に示
したＭＩ　５ＦＥＴ　　Ｑｓ１〜ｑ、。

Ｑ　Ｓ　ａおよびＱｓ７に比べて高いしきい値電圧を有
するＭＩＳＦＥＴ、例えばメモリセル中のＭＩＳＦＥＴ
　　ＱＭ、　　ダミーセル中の〜ｆＩＳＦＥＴＱＤ、。

Ｑ□　あるいげアクティブリストア中のＭＩＳＦＦ、Ｔ
　Ｑ８４’　ＱＳｓのしきい値電圧を規定するために、
第１９Ｊ図および第２２Ｂ図に示すようにイオン打込み
用マスクすなわちホトレジスト膜１１１をＭ”　ＳＦＥ
”　　ＱＳｔ　〜ｑｓｓ　ｌ　ＱＳａ　ＩＱ　Ｓ　７　
　のチャンネル領域部分の第２ゲー）　Ｓ　ｉｏ。

！！！１Ｅ１０Ｇ上に形成し、ホトレジスト膜１１１’
ａ’第２２Ａ図および第２２Ｂ図に示すようにＭＩＳＦ
ＥＴＱＭＩ　ＱＯｔ　＊　ＱＤｌ　ｅ　Ｑ３４　ｅ　Ｑ
Ｓｓのチャンネル領域上には形成せず、この状態でボロ
ンイオンの打込を行う。打込みエネルギーは７５ｋｅＶ
で、イオンのドース量は１．０Ｘ１０ｔｔ原子／工２が
好ましい。

この結果、Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　　ＱＭＩ　ＱＤＩ
　＋　Ｑｐ２　。

Ｑ　Ｓ　４そしてＱ、、？形成すべき部分の基板表面の
不純物濃度は一原高められるので、これらのＭ　ｌ５Ｆ
ＥＴのしきいｌＩは高い値ン有することになる。

イオン打込み状態でのメモリアレイ、ダミーアレイの平
面図を第２２Ａ図１周辺回路部の平面図を第２２Ｂ図に
示す。

（ダイレクトコンタクトホール形成工程）第１１図を用
いて説明したように、キャパシタＣＢ１１の一方の電極
２５　Ｙ　ｒｖｌ　Ｉ　Ｓ　Ｆ　Ｂ　Ｔ　　Ｑ　ｓ　４
のＮ＋型半導体頌域２２に直接接続するためのコンタク
トホールいわゆるダイレクトコンタクトＣＨ＋ｏａ’ｉ
’第１ｉＫ図に示すようにホトレジスト膜１１２’ａ−
マスクとして第２ゲー）Ｓｉｎ、膜の選択的エツチング
により形成する。

二の時の状態のメモリプレイ、ダミーアレイの平面図を
第２３Ａ図１周辺回路部の平面図を第２３Ｂ図に示す。

特に第２．８Ｂ図に示すようにこのダイレクトコンタク
トホールＣＨ，。。はＭＩＳＦＥＴ　Ｑ４となるべき部
分ｔキャパシタＣ□、となるべき部分との間に設けられ
る。

（第２導体屡被着工程） すべてのＭＩＳＦＢＴのゲート電極ならびに配＠居とし
て使用するために第２導体層１１３をＳｔ基板１０１上
全面に形成する。すなわち、第１９Ｌ図に示すように第
２導体層１１８として例えば多結晶シリコン暦をＣＶＤ
法により８ｉ基板１０１上全面に形成する。この多結晶
シリコン層１１３の厚さは約３５００Ａ程度である。つ
づいて、抵抗値を小さくするためこの多結晶シリコン層
１１３中に拡散法によりＮ型不純物、例えばリンを導入
する。この結果、多結晶シリコン層１１８の抵抗値は約
１０Ω／口となる。このようなリン処理の間、リンネ続
物はダイレクトコンレフトホールＣＨ，。。１通して８
ｉ基板１０１内に導入さｎる。

（第２導体層の選択除去工程） 第２導体層すなわちｇ２多結晶シリコン層１１３を所定
の電極あるいは配線形状にホトエッチフグ法によって選
択的に除去する。つまり、第１９Ｍ図に示すようにホト
エツチング後のシリコン湿１１３ｔ−！第１８Ａ図で示
したワード線ＷＬ１．〜ＷＬｔｗ　　ｆ　ミー　ｒｙ　
−’−ト線ＤＷＬ、−，、ＤＷＬ、−、、ｆｆｉ制御信
号線φ量線−Ｌ、’、φｄｃ−Ｌ、ｑ形成し、また第１
８Ｂ図で示したアクティブリストア制御信号線φｒｇ−
Ｌ、−？−？パシタＣＢ、、　＋　ＣＢ、ノ’ｍｆｆ１
ｌ　１４あるいｒｉＭＩｓＦＥＴ　　ＱＳｌ”””Ｑｓ
ｓのゲート電離を形成する。

第１８Ｍ図に示すようにさらに露出した露出した第２ゲ
・−）ＳｉＯ，［１０ｇ−ｇ除去し、Ｓｉ基板１０１の
Ｆ面を露出し、この状態でのメモリアレイ、ダミーアレ
イの平面図！第１８Ａ図２周辺回路部の平面図７第２４
Ｂ図に示す。すなわち第２４Ａ図で線Ｘ１に沿って基板
を切断した場合の断面図が第２４Ｍ図のＸＩの部分に示
され、第２４Ｂ図で線Ｘ４　に沿って基板を切断した場
合の断面図がｉｌＱＭ図のＸ、の部分に示され、！２４
Ｂ図で線Ｘ８Ｍ　に沿って基板を切断した場合の断面図
が第１９Ｍ図のＸ、の部分に示されている。

（表面酸化工程） ＭＩ　５ＦＥＴのソース領域ならびにドレイン領域ｌ形
成すべき表面が汚染されないようにするため、第１９Ｎ
図に示すように露出したＳｉ基板１０１の表面にその表
面の熱酸化によって厚さ１００ＸのＳＩＯ！膜１１５１
形成する。Ｓｉｎ、膜１１５の形成と同時に第２多結晶
シリコ／から成るワード線Ｗ　Ｌ　ｔ−ｔ〜ＷＬ１−、
、ダミーワード線ＤＷＬ、、、ＤＷＬ１．、制御信号線
φｄｃ−Ｌ、、φｄａ−Ｌ１．キャパシタＣＢ　Ｓ　１
　ｔ　ＣＢ　！　１の電極１１４あるイはＮ（Ｉ　Ｓ　
Ｆ　Ｅ　Ｔ　　Ｑ　ｓ　、〜ｑｓｓのゲート電極の表面
も酸化さね、その結果そｎらの表面に厚さ約３００Ｘの
ｓｉｏ、膜１１６が第２ＯＮ図に示すように形成されろ
。

（ソース・ドレイン領域形成工程） ＭＩＳＦＢＴのソース・ドレイン領域ｌＳｉ基板１０１
内に選択的に形成するために第１９０図に示すようにＳ
ｉｎ、膜１１５を通してＮ型不純物。

例えばヒ素ｌＳｉ基板１０１内に導入する。このＮ型不
純物の導入法としてはイオン打込みが好ましい。例えば
、ヒ素イオンが打込みエネルギー８０ｋｅＶ　でＳｉ基
板１０１内に打込まれる。この時のイオンのドーズ量は
ｌＸｌ０”原子多′ム２である。

（コンタクトホール形成工程（１）） 第１導体層すなわち第１多結晶シリコン層１０８と後で
述べる第３導体層との接続用コンタクトホールｇｓｉｏ
、膜１１６に形成する。すなわち、第１９Ｐ図に示すよ
うにコンタクトホールＣＨＩＯ１￥ホトレジスト膜１１
７ｔマスクとしてＳｉＯ，膜１１０中に選択的に形成す
る。

なお、このコンタクトホールＣＨ，。１は第１８Ａ図に
示したコンタクトホールＣＨＯに対応している。

第１多結晶シリコン暦１０８と第３導体層との接続用コ
ンタクトホールＣＨ１゜、のみ！形成する理由は以下の
通りである。

すなわち、前記したように第１多結晶シリコン層１０８
０表面に形成されたＳｉｎ、膜１１０の厚さは３００Ａ
である。一方、Ｓｉ基板１０１０表面に形成されたＳｉ
ｎ！膜１１５の厚さ１００Ａである。したがって、こ才
りらのＳ　？Ｏ！膜１１５．１１０！同時にエツチング
すると、第１多結晶シリコン膜１０８が完全に露出する
までにＳ　ｉ　Ｏ！膜１１５がオーバエッチさｎてしま
う危険がある。こ１ｒｔｌ防止するために上述したよう
にコンタクトホールＣＨ１゜１は独立に形成さｎる。

コンタクトホールＣＨ１０１が形成さｎた状態でのメモ
リアレイ、ダミーアレイの平面図ｙＩ／ｇ２５Ａ図２周
辺回路部の平面図ン第２５Ｂ図に示す。すなわち第２５
Ａ図で線Ｘ１．に沿って基板を切断した場合の断面図が
第１９Ｐ図のＸ、の部分に示さｎ、第２５Ｂ図で線Ｘ２
．にηって基板を切断した場合の断面図が第１９Ｐ図の
Ｘ２の部分に示さｎ、第２５Ｂ図で線Ｘ３．にηって基
板ン切断した場合の断面図が第１９Ｐ図のＸ、の部分に
示でｎでいる。

（コンタクトホール形成工程（２）） ソース・ドレイン領域と第３導体層との接続用コンタク
トホール’ｔ−８’ｏ＊膜１１５に形成する。

すなわち、所定のマスクを用いてＳ　ｉｏ、１１５の選
択的エツチングにより第１９Ｑ図に示すようにコンタク
トホールＣＨＩＯ！〜”　Ｈ１０４Ｙ形成する。

上記マスクはコンタクトホールＣＨＩＩに対応する部分
にも開口を有しているが、コンタクトホールＣＨＩＧＩ
におけるＳｉｎ、膜１１０のオーバーエッチに実用上問
題とならない。なお、コンタクトホールＣＨ，。、は第
１８Ａ図のコンタクトホールＣＨ。

に対応している。

この時の状態でのメモリアレイ、ダミーアレイの平面図
乞第２６Ａ図１周辺回路部の平面図￥第２６Ｂ図に示す
。すなわち２６Ａ図で線ＸＩＱ　に沿って基板を切断し
た場合の断面図が第１９Ｑ図のＸ、の部分に示さｎ、第
２６Ｂ図で線Ｘ２ＱＶｃ沿って基板を切断した場合の断
面図が第１９Ｑ図のＸ暑の部分に示され、第２８Ｂ図で
線Ｘ１．に沿って基板を切断した場合の断面図が＊１９
Ｑ図のＸ３の部分に示されている。

（層間絶縁属形成工程） Ｓｉ基板１０１上全面に眉間絶縁膜を形成する。

すなわち、第１９几図に示すように眉間絶縁膜１１８、
例えば厚さ約８００　ＯＡのリン・シリケート・ガラス
（ＰＳＧ）膜をＳｉ基板１０１上全面に形成する。この
Ｐ８Ｇ膜１１８ＦｉＭＩＳＦＥＴの特性に影ＩＩＩを与
えるナトリウムイオンのゲッターｌ兼ねている。

（コンタクトホール形成工程（３）） 第２多結晶シリコン沼と第３導体層との間およびソース
・ドレイン領域と第３導体層との間を接続するためにＰ
ＳＧ膜１１８にコンタクトホールを形成する。すなわち
、第１９８図に示すようにＰＳＧ膜１１８を選択的にエ
ッチし、コンタクトホールＣＨ１Ｏ１〜ｃ）ｌｔｏａ￥
形成する。このコンタクトホールＣＨ，。１〜ＣＨ＋ｏ
４Ｙ形成する際に使用されるマスクは前記コンタクトホ
ール形成工程（２）でコンタクトホールＣＨ，。１〜Ｃ
Ｈ＋ａ４Ｙ形成するため使用されたマスクと同じものが
使用さｎる。

つづいて、ＰＳＧ膜１１８の平坦化を計るために約１０
００ｔ：’の温度でＰＥＧ膜１１８’Ｙ熱処理する。こ
の時の熱処理によって、これらコンタクトホールｃ）（
ｔａｘ〜ＣＨ１１１４が形成された状態でのメモリアレ
イ、ダミーアレイの平面図を第２７Ａ図９周辺回路部の
平面図を第２７Ｂ図に示す。

ところで、上記コンタクトホール形成工程（２）で説明
したイオン打込みされたヒ素不続物愕引き伸し拡散され
、所定の深さを有するＮ＋型半導体領域１１９〜１２６
が形成されろ。これらＮ＋型半導体領域１１９〜１２６
がソース・ドレイン領域となる。Ｓｉｎ、膜１１５に対
するコンタクトホール形成はＰｆ３Ｇ膜１１８に対する
コンタクトホール形成と同時に達成することも可能でお
る。しかしながら、Ｓｉｎ、膜１１５に対するコンタク
トホールが完成さｎる間にＰＳＧ膜１１８もエッチされ
てしまう。すなわち、ＰＳＧ膜１１８のオーバーエッチ
が生じる。したがって、このオーバーエッチを防止する
ために、上述したようにＰＳＧ膜１１８に対するコンタ
クトホール形成とＳｉｎ！膜１１５に対するコンタクト
ホール形成は別々に行うことが好ましい。

（第３導体１形成工程） 第１８人図で示した電源供給線ｖＣＣ−！、ｌ　データ
線ＤＬ！、ｅ　Ｉ）ＩＪ！−１１ＤＬＩ−１、ＤＬｌ−
１を形成するためにまず、Ｓｔ基板１０１．）−全面に
第３の導体層、例えば厚さ１２０００Ａのアルミニウム
層？形成する０つづいて、このアルミニウム層？選択的
にエッチし、第１９Ｔ図に示すように、電源供給線Ｖ。

。−１，データ線Ｄ　Ｌ　、−、および配線Ｖ１２７を
形成する。

【図面の簡単な説明】

第１図は、この発明に係るダイナミックメモリシステム
構成を示すブロック図、第２図は、この発明に係るＤ−
ＲＡＭのブロック図、雰＃仕珊＃Ｂ田 ｈｉの一実施例を示す回路、第４Ｅ母は、その動作ＩＩ
Ｉ の概略を説明するための波形図、第５社は、上Ｍの他の
一実施例を示す回路構成図、第７舌母は、ドパターン図
、第９図は、この発明に係る一個のメモリセルの素子構
造を示す斜断面図、第１０図に、この発明に係るダミー
セルの素子構造を示す斜断面図、＄１１図は、この発明
に係るアクティブリストア中の一部構造素子Ｚ示す一部
斜断面図、具体的一実施例１示す回路図、第１３おけ、
数例を示す回路図、第１４′＠＄は、その動作を説明す
るための波形図、第１５図は、この発明の−実施例な示
すワード線選択回路の回路図、第１６図に、その具体的
一実施例を示す回路図、第１７図ム 程に従ったメモリ、ダミーアレイおよび周辺回路の平面
図。 〈／？ｆＡＤＣＹＣＬＥン ３　因 ぐＷＥ’／’ｒｆ　ＣＹＣＬＥン 第　　９　図 第１０図 第１；３Ａ図 第１３８図 第１４Ａ図 第１４８図 □ 第１５図 第１６図　　　第１７図 第１８Ａ良図 手続補正書（方式） 事件の表示 昭和６３年　特許願　第２８６６３号 発明の名称 メモリ装置 補正をする者 事件との関係　　特許出願人

Claims (1)

【特許請求の範囲】
1. １、ロウアドレスデコーダ回路と、ワード線制御信号を
   形成するパルス発生回路と、上記パルス発生回路の出力
   パルスが供給される信号線と、ワード線と上記信号線と
   の間に設けられ上記ロウアドレスデコーダ回路の出力に
   基づいて上記信号線の信号をワード線に供給するスイッ
   チング手段と、上記パルス発生回路の出力パルス信号に
   対して少なくとも立上り時間が遅延されたタイミング信
   号を受け上記信号線の電位を昇圧させるブースト回路と
   を備え、上記信号線の昇圧された信号がダミーワード線
   に供給されないようにすることを特徴とするメモリ装置
   。